KR102393190B1 - Chip type supercapacitor - Google Patents

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KR102393190B1
KR102393190B1 KR1020200109591A KR20200109591A KR102393190B1 KR 102393190 B1 KR102393190 B1 KR 102393190B1 KR 1020200109591 A KR1020200109591 A KR 1020200109591A KR 20200109591 A KR20200109591 A KR 20200109591A KR 102393190 B1 KR102393190 B1 KR 102393190B1
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손진형
최순주
임병일
송승환
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코칩 주식회사
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Abstract

본 발명의 실시예는 칩 타입 수퍼캐패시터에 관한 것으로, 해결하고자 하는 기술적 과제는 소형화 및 경량화가 가능하고, 추가적인 구조물 없이 표면 실장이 가능하면서도 전해액의 누액 현상을 방지할 수 있는 칩 타입 수퍼캐패시터를 제공하는데 있다.
이를 위해 본 발명은 제1절연 부재와, 제1절연 부재 상에 형성된 제1전극 활물질층과, 제1절연 부재 상에 형성되되 제1전극 활물질층으로부터 이격된 제2전극 활물질층과, 제1,2전극 활물질층 사이의 이격된 갭 사이에 충진된 전해질과, 제1전극 활물질층 상에 형성된 제1집전체와, 제2전극 활물질층 상에 형성된 제2집전체와, 제1절연 부재, 제1,2전극 활물질층, 전해질, 제1,2집전체의 외측 표면을 덮는 제2절연 부재를 포함하는, 칩 타입 수퍼캐패시터를 개시한다.An embodiment of the present invention relates to a chip-type supercapacitor, and the technical problem to be solved is to provide a chip-type supercapacitor that can be miniaturized and light-weighted, can be surface mounted without an additional structure, and can prevent leakage of electrolyte is doing
To this end, the present invention provides a first insulating member, a first electrode active material layer formed on the first insulating member, a second electrode active material layer formed on the first insulating member and spaced apart from the first electrode active material layer; , An electrolyte filled between the gaps between the two electrode active material layers, a first current collector formed on the first electrode active material layer, a second current collector formed on the second electrode active material layer, and a first insulating member; Disclosed is a chip-type supercapacitor comprising first and second electrode active material layers, an electrolyte, and a second insulating member covering outer surfaces of first and second current collectors.

Description

칩 타입 수퍼캐패시터{Chip type supercapacitor}Chip type supercapacitor

본 발명의 실시예는 칩 타입 수퍼캐패시터에 관한 것이다.An embodiment of the present invention relates to a chip type supercapacitor.

정보통신 기기와 같은 각종 전자제품에서 안정적인 에너지의 공급은 중요한 요소가 되고 있다. 일반적으로 이러한 기능은 캐패시터(capacitor)에 의해 수행된다. 즉, 캐패시터는 정보통신 기기 및 각종 전자제품의 회로에서 전기를 모았다가 내보내는 기능을 담당하며, 주로 회로 내의 전류를 안정화시키는 역할을 한다.Stable energy supply is becoming an important factor in various electronic products such as information and communication devices. In general, this function is performed by a capacitor. That is, the capacitor is responsible for collecting and discharging electricity from the circuits of information communication devices and various electronic products, and mainly serves to stabilize the current in the circuit.

최근에 수퍼캐패시터 또는 전기 이중층 캐패시터(EDLC, Electric Double Layer Capacitor)는 충방전 시간이 짧으면서 출력 밀도가 높은 특성을 가지므로, 종래의 콘덴서와 이차전지가 수용하지 못하는 성능특성영역을 만족시킬 수 있는 제품으로서 각광을 받고 있다.Recently, supercapacitors or electric double layer capacitors (EDLCs) have short charge/discharge times and high power density, so they can satisfy the performance characteristics that conventional capacitors and secondary batteries cannot accommodate. It is popular as a product.

일반적으로, 전기 이중층 캐패시터(EDLC)는 에너지 밀도, 출력 밀도 및 사이클 특성에서 콘덴서와 이차전지의 중간적인 특성을 갖는 것으로 이해될 수 있다.In general, an electric double layer capacitor (EDLC) may be understood to have intermediate characteristics between a capacitor and a secondary battery in energy density, output density, and cycle characteristics.

간단히 설명하면, EDLC의 특징은, ① 과충전/과방전을 일으키지 않기 때문에 전기회로가 단순화되고, 제품 가격을 인하하는 요인을 제공하고, ② 전압으로부터 잔류용량의 파악이 가능하며, ③ 광범위의 내구온도특성(-30℃ ~ +90℃)을 나타내며, ④ 친환경적 재료로 구성되어 있는 등의 콘덴서나 이차전지에 없는 장점을 가지고 있다.Briefly explained, the characteristics of EDLC are: ① Because it does not cause overcharge/overdischarge, the electric circuit is simplified and provides a factor to reduce product price, ② it is possible to determine the residual capacity from the voltage, and ③ a wide range of endurance temperature. It shows characteristics (-30℃ ~ +90℃) and ④ has advantages that capacitors or secondary batteries do not have, such as being made of eco-friendly materials.

특히, EDLC는 휴대전화 또는 AV, 카메라와 같은 가전제품의 백업용 전원으로 활용되고 있으며, 향후에, 무정전 전원장치(UPS), HEV/FCEV 분야 등이 주된 활용분야가 될 것으로 예상된다. 특히, 자동차 수명과 같은 사이클 라이프(cycle life)와 고출력 특성으로 인해 자동차의 가속, 시동용 전원으로서 활용되는 방안도 연구되고 있다.In particular, EDLC is being used as a backup power source for home appliances such as mobile phones, AVs, and cameras, and it is expected that the uninterruptible power supply (UPS) and HEV/FCEV fields will become the main application fields in the future. In particular, due to cycle life such as vehicle life and high output characteristics, a method to be used as a power source for acceleration and starting of a vehicle is also being studied.

이러한 EDLC는 다공성 전극과 같이 표면적이 상대적으로 큰 전극(electrode), 전해질(electrolyte), 집전체(current collector), 분리막(separator)을 포함한 기본적인 구조를 가지며, 단위 셀 전극의 양단에 수 볼트의 전압을 가해 전해액 내의 이온들이 전기장을 따라 이동하여 전극 표면에 흡착되어 발생되는 전기 화학적 메카니즘을 작동원리로 한다.Such an EDLC has a basic structure including an electrode with a relatively large surface area like a porous electrode, an electrolyte, a current collector, and a separator, and a voltage of several volts is applied to both ends of the unit cell electrode. The principle of operation is the electrochemical mechanism in which the ions in the electrolyte move along the electric field and are adsorbed on the electrode surface.

이러한 전기 이중층 캐패시터는 회로 기판에 표면 실장하기 위해서 브라킷(bracket)을 전기 이중층 캐패시터의 상하면에 용접하여 회로 기판에 실장될 수 있는 구조를 갖는다. 하지만, 이러한 구조의 전기 이중층 캐패시터는 표면 실장을 위해 필요한 추가 구조물에 의해 두꺼워질 수 있다. 또한, 칩에 외형 케이스 구조물이 사용될 경우에, 후속 공정(에이징, 솔더링 리플로우 등)에서 외형 케이스 구조물의 취약부분으로부터 전해액이 액출되는 문제로 인해 칩형 EDLC의 제품의 신뢰성과 수명이 쉽게 저하되는 문제가 있을 수 있다.The electric double layer capacitor has a structure that can be mounted on the circuit board by welding brackets to upper and lower surfaces of the electric double layer capacitor for surface mounting on the circuit board. However, the electric double layer capacitor of this structure may be thickened by additional structures necessary for surface mounting. In addition, when an external case structure is used in a chip, the reliability and lifespan of the chip-type EDLC product is easily reduced due to the problem of electrolyte leaking from the weak part of the external case structure in the subsequent process (aging, soldering reflow, etc.) there may be

이러한 발명의 배경이 되는 기술에 개시된 상술한 정보는 본 발명의 배경에 대한 이해도를 향상시키기 위한 것뿐이며, 따라서 종래 기술을 구성하지 않는 정보를 포함할 수도 있다.The above-described information disclosed in the background technology of the present invention is only for improving the understanding of the background of the present invention, and thus may include information that does not constitute the prior art.

본 발명의 실시예에 따른 해결하고자 하는 과제는 소형화 및 경량화가 가능하고, 추가적인 구조물 없이 표면 실장이 가능하면서도 전해액의 누액 현상을 방지할 수 있는 칩 타입 수퍼캐패시터를 제공하는데 있다.An object to be solved according to an embodiment of the present invention is to provide a chip-type supercapacitor capable of miniaturization and weight reduction, surface mounting without an additional structure, and preventing leakage of electrolyte.

본 발명의 실시예에 따른 칩 타입 수퍼캐패시터는 제1절연 부재; 상기 제1절연 부재 상에 형성된 제1전극 활물질층; 상기 제1절연 부재 상에 형성되되 상기 제1전극 활물질층으로부터 이격된 제2전극 활물질층; 상기 제1,2전극 활물질층 사이의 이격된 갭 사이에 충진된 전해질; 상기 제1전극 활물질층 상에 형성된 제1집전체; 상기 제2전극 활물질층 상에 형성된 제2집전체; 및 상기 제1절연 부재, 상기 제1,2전극 활물질층, 상기 전해질, 상기 제1,2집전체의 외측 표면을 덮는 제2절연 부재를 포함할 수 있다.A chip-type supercapacitor according to an embodiment of the present invention includes a first insulating member; a first electrode active material layer formed on the first insulating member; a second electrode active material layer formed on the first insulating member and spaced apart from the first electrode active material layer; an electrolyte filled between the gaps spaced apart between the first and second electrode active material layers; a first current collector formed on the first electrode active material layer; a second current collector formed on the second electrode active material layer; and a second insulating member covering outer surfaces of the first insulating member, the first and second electrode active material layers, the electrolyte, and the first and second current collectors.

상기 제1,2전극 활물질층은 상기 제1,2절연 부재 사이에서 수평 방향으로 동일 평면을 이룰 수 있다.The first and second electrode active material layers may form the same plane between the first and second insulating members in a horizontal direction.

상기 제1,2집전체는 상기 제1,2절연 부재 사이에서 수평 방향으로 동일 평면을 이룰 수 있다.The first and second current collectors may form the same plane between the first and second insulating members in a horizontal direction.

상기 제1,2전극 활물질층 사이의 갭은 수평 방향으로 연장된 미앤더(meander) 형상일 수 있다.A gap between the first and second electrode active material layers may have a meander shape extending in a horizontal direction.

상기 전해질은 수평 방향으로 연장된 미앤더(meander) 형상일 수 있다.The electrolyte may have a meander shape extending in a horizontal direction.

상기 제1,2집전체 사이의 갭이 수평 방향으로 연장된 미앤더(meander) 형상일 수 있다.A gap between the first and second current collectors may have a meander shape extending in a horizontal direction.

상기 제1집전체는 제2집전체를 향하여 형성된 제1집전체 제1돌출부, 제1집전체 제1돌출부의 일측에 형성된 제1집전체 제1요홈, 제1집전체 제1요홈의 일측에 형성된 제1집전체 제2돌출부, 제1집전체 제2돌출부의 일측에 형성된 제1집전체 제2요홈 및 제1집전체 제2요홈의 일측에 형성된 제1집전체 제3돌출부를 포함하고,The first current collector includes a first current collector first protrusion formed toward the second current collector, a first current collector first recess formed on one side of the first current collector first protrusion, and one side of the first current collector first recess The formed first current collector second protrusion, the first current collector second recess formed on one side of the first current collector second protrusion, and the first current collector third protrusion formed on one side of the first current collector second recess,

상기 제2집전체는 제1집전체를 향하여 형성된 제2집전체 제1돌출부, 제2집전체 제1돌출부의 일측에 형성된 제2집전체 제1요홈, 제2집전체 제1요홈의 일측에 형성된 제2집전체 제2돌출부, 제2집전체 제2돌출부의 일측에 형성된 제2집전체 제2요홈 및 제2집전체 제2요홈의 일측에 형성된 제2집전체 제3돌출부를 포함하며,The second current collector includes a second current collector first protrusion formed toward the first current collector, a second current collector first recess formed on one side of the second current collector first protrusion, and at one side of the second current collector first recess. It includes a second current collector second protrusion formed, a second current collector second recess formed on one side of the second current collector second protrusion, and a second current collector third protrusion formed at one side of the second current collector second recess,

상기 제1집전체 제1요홈이 상기 제2집전체 제1돌출부를 향하고, 상기 제1집전체 제2돌출부가 상기 제2집전체 제1요홈을 향하며, 상기 제1집전체 제2요홈이 상기 제2집전체 제2돌출부를 향하고, 상기 제1집전체 제3돌출부가 상기 제2집전체 제2요홈을 향할 수 있다.The first current collector first recess faces the second current collector first protrusion, the first current collector second protrusion faces the second current collector first recess, and the first current collector second recess faces the The second current collector may face the second protrusion, and the third protrusion of the first current collector may face the second concave groove of the second current collector.

상기 제1집전체는 제1본딩 패드를 더 포함하고, 상기 제1본딩 패드는 상기 제2절연 부재를 통해 외측으로 노출될 수 있으며,The first current collector may further include a first bonding pad, and the first bonding pad may be exposed to the outside through the second insulating member,

상기 제2집전체는 제2본딩 패드를 더 포함하고, 상기 제2본딩 패드는 상기 제2절연 부재를 통해 외측으로 노출될 수 있다.The second current collector may further include a second bonding pad, and the second bonding pad may be exposed to the outside through the second insulating member.

본 발명의 실시예에 따른 칩 타입 수퍼캐패시터 패키지는 상술한 칩 타입 수퍼캐패시터; 상기 칩 타입 수퍼캐패시터가 부착되는 세라믹 서브스트레이트; 상기 칩 타입 수퍼캐패시터와 상기 세라믹 서브스트레이트를 전기적으로 접속하는 상호 접속 부재; 및 상기 세라믹 서브스트레이트를 밀봉하여 상기 칩 타입 수퍼캐패시터 및 상기 상호 접속 부재를 외부 환경으로부터 격리하는 덮개를 포함할 수 있다.A chip-type supercapacitor package according to an embodiment of the present invention includes the above-described chip-type supercapacitor; a ceramic substrate to which the chip-type supercapacitor is attached; an interconnection member electrically connecting the chip-type supercapacitor and the ceramic substrate; and a cover sealing the ceramic substrate to isolate the chip-type supercapacitor and the interconnection member from an external environment.

상기 세라믹 서브스트레이트는 상기 칩 타입 수퍼캐패시터가 부착되는 세라믹 유전체와, 상기 세라믹 유전체에 형성되어 상기 칩 타입 수퍼캐패시터와 상호 접속 부재로 접속되는 도전성 단자를 포함할 수 있다.The ceramic substrate may include a ceramic dielectric to which the chip-type supercapacitor is attached, and a conductive terminal formed on the ceramic dielectric and connected to the chip-type supercapacitor by an interconnection member.

본 발명의 실시예는 소형화 및 경량화가 가능하고, 추가적인 구조물 없이 표면 실장이 가능하면서도 전해액의 누액 현상을 방지할 수 있는 칩 타입 수퍼캐패시터를 제공한다.An embodiment of the present invention provides a chip-type supercapacitor that can be miniaturized and lightened, and can be mounted on a surface without an additional structure while preventing leakage of an electrolyte.

도 1a 및 도 1b는 본 발명의 실시예에 따른 칩 타입 수퍼캐패시터를 도시한 평면도 및 단면도이다.
도 2a 및 도 2b는 본 발명의 실시예에 따른 칩 타입 수퍼캐패시터 패키지를 도시한 평면도 및 단면도이다.1A and 1B are a plan view and a cross-sectional view illustrating a chip type supercapacitor according to an embodiment of the present invention.
2A and 2B are a plan view and a cross-sectional view illustrating a chip-type supercapacitor package according to an embodiment of the present invention.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.Examples of the present invention are provided to more completely explain the present invention to those of ordinary skill in the art, and the following examples may be modified in various other forms, and the scope of the present invention is as follows It is not limited to an Example. Rather, these examples are provided so that this disclosure will be more thorough and complete, and will fully convey the spirit of the invention to those skilled in the art.

또한, 이하의 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이며, 도면상에서 동일 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다. 또한, 본 명세서에서 "연결된다"라는 의미는 A 부재와 B 부재가 직접 연결되는 경우뿐만 아니라, A 부재와 B 부재의 사이에 C 부재가 개재되어 A 부재와 B 부재가 간접 연결되는 경우도 의미한다.In addition, in the following drawings, the thickness or size of each layer is exaggerated for convenience and clarity of description, and the same reference numerals in the drawings refer to the same elements. As used herein, the term “and/or” includes any one and all combinations of one or more of those listed items. In addition, in the present specification, "connected" means not only when member A and member B are directly connected, but also when member A and member B are indirectly connected with member C interposed between member A and member B. do.

본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise, include)" 및/또는 "포함하는(comprising, including)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및 /또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.The terminology used herein is used to describe specific embodiments, not to limit the present invention. As used herein, the singular form may include the plural form unless the context clearly dictates otherwise. Also, as used herein, “comprise, include” and/or “comprising, including” refer to the referenced shapes, numbers, steps, actions, members, elements, and/or groups thereof. It specifies the presence and does not exclude the presence or addition of one or more other shapes, numbers, movements, members, elements and/or groups.

본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안 됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제2부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.Although the terms first, second, etc. are used herein to describe various members, parts, regions, layers and/or parts, these members, parts, regions, layers, and/or parts are limited by these terms so that they It is self-evident that These terms are used only to distinguish one member, component, region, layer or portion from another region, layer or portion. Accordingly, a first member, component, region, layer, or portion described below may refer to a second member, component, region, layer or portion without departing from the teachings of the present invention.

"하부(beneath)", "아래(below)", "낮은(lower)", "상부(above)", "위(upper)"와 같은 공간에 관련된 용어가 도면에 도시된 한 요소 또는 특징과 다른 요소 또는 특징의 용이한 이해를 위해 이용될 수 있다. 이러한 공간에 관련된 용어는 본 발명의 다양한 공정 상태 또는 사용 상태에 따라 본 발명의 용이한 이해를 위한 것이며, 본 발명을 한정하기 위한 것은 아니다. 예를 들어, 도면의 요소 또는 특징이 뒤집어지면, "하부" 또는 "아래"로 설명된 요소 또는 특징은 "상부" 또는 "위에"로 된다. 따라서, "하부"는 "상부" 또는 "아래"를 포괄하는 개념이다.Space-related terms such as “beneath”, “below”, “lower”, “above”, and “upper” refer to an element or feature shown in the drawing It may be used to facilitate understanding of other elements or features. These space-related terms are for easy understanding of the present invention according to various process conditions or usage conditions of the present invention, and are not intended to limit the present invention. For example, if an element or feature in a figure is turned over, an element or feature described as "below" or "below" becomes "above" or "above". Accordingly, "lower" is a concept encompassing "upper" or "below".

도 1a 및 도 1b는 본 발명의 실시예에 따른 칩 타입 수퍼캐패시터(100)를 도시한 평면도 및 단면도이다.1A and 1B are a plan view and a cross-sectional view illustrating a chip type supercapacitor 100 according to an embodiment of the present invention.

도 1a 및 도 1b에 도시된 바와 같이, 본 발명의 실시예에 따른 칩 타입 수퍼캐패시터(100)는 제1절연 부재(110)와, 제1절연 부재(110) 상에 형성된 제1전극 활물질층(121)과, 제1절연 부재(110) 상에 형성되되 제1전극 활물질층(121)으로부터 이격된 제2전극 활물질층(122)과, 제1,2전극 활물질층(121,122) 사이의 이격된 갭(160) 사이에 충진된 전해질(130)과, 제1전극 활물질층(121) 상에 형성된 제1집전체(141)와, 제2전극 활물질층(122) 상에 형성된 제2집전체(142)와, 제1절연 부재(110), 제1,2전극 활물질층(121,122), 전해질(130), 제1,2집전체(141,142)의 외측 표면을 덮는 제2절연 부재(150)를 포함할 수 있다.1A and 1B , the chip-type supercapacitor 100 according to the embodiment of the present invention includes a first insulating member 110 and a first electrode active material layer formed on the first insulating member 110 . Spaced between the 121 and the second electrode active material layer 122 formed on the first insulating member 110 and spaced apart from the first electrode active material layer 121, and the first and second electrode active material layers 121 and 122 The electrolyte 130 filled between the gaps 160 , the first current collector 141 formed on the first electrode active material layer 121 , and the second current collector formed on the second electrode active material layer 122 . 142 and the first insulating member 110 , the first and second electrode active material layers 121 and 122 , the electrolyte 130 , and the second insulating member 150 covering the outer surfaces of the first and second current collectors 141 and 142 . may include

일부 예들에서, 제1,2전극 활물질층(121,122)은 제1,2절연 부재(110,150) 사이에서 수평 방향으로 동일 평면을 이룰 수 있다.In some examples, the first and second electrode active material layers 121 and 122 may form the same plane between the first and second insulating members 110 and 150 in the horizontal direction.

일부 예들에서, 제1,2집전체(141,142)는 제1,2절연 부재(110,150) 사이에서 수평 방향으로 동일 평면을 이룰 수 있다.In some examples, the first and second current collectors 141 and 142 may form the same plane between the first and second insulating members 110 and 150 in the horizontal direction.

일부 예들에서, 제1,2전극 활물질층(121,122) 사이의 갭(160)은 수평 방향으로 연장된 미앤더(meander) 형상일 수 있다.In some examples, the gap 160 between the first and second electrode active material layers 121 and 122 may have a meander shape extending in a horizontal direction.

일부 예들에서, 전해질(130)은 수평 방향으로 연장된 미앤더(meander) 형상일 수 있다.In some examples, the electrolyte 130 may have a meander shape extending in a horizontal direction.

일부 예들에서, 제1,2집전체(141,142) 사이의 갭(160)이 수평 방향으로 연장된 미앤더(meander) 형상일 수 있다.In some examples, the gap 160 between the first and second current collectors 141 and 142 may have a meander shape extending in a horizontal direction.

일부 예들에서, 제1집전체(141)는 제2집전체(142)를 향하여 형성된 제1집전체 제1돌출부와, 제1집전체 제1돌출부의 일측에 형성된 제1집전체 제1요홈과, 제1집전체 제1요홈의 일측에 형성된 제1집전체 제2돌출부와, 제1집전체 제2돌출부의 일측에 형성된 제1집전체 제2요홈과, 제1집전체 제2요홈의 일측에 형성된 제1집전체 제3돌출부를 포함할 수 있다.In some examples, the first current collector 141 includes a first current collector first protrusion formed toward the second current collector 142 , a first current collector first recess formed at one side of the first current collector first protrusion, and , A first collector second protrusion formed on one side of the first collector first groove, a first collector second groove formed on one side of the first collector second protrusion, and one side of the first collector second groove It may include a first current collector third protrusion formed on the.

일부 예들에서, 제2집전체(142)는 제1집전체(141)를 향하여 형성된 제2집전체 제1돌출부와, 제2집전체 제1돌출부의 일측에 형성된 제2집전체 제1요홈과, 제2집전체 제1요홈의 일측에 형성된 제2집전체 제2돌출부와, 제2집전체 제2돌출부의 일측에 형성된 제2집전체 제2요홈과, 제2집전체 제2요홈의 일측에 형성된 제2집전체 제3돌출부를 포함할 수 있다.In some examples, the second current collector 142 includes a second current collector first protrusion formed toward the first current collector 141 , a second current collector first recess formed at one side of the second current collector first protrusion, and , a second collector second protrusion formed on one side of the second collector first groove, a second collector second groove formed on one side of the second collector second protrusion, and one side of the second collector second groove It may include a second current collector third protrusion formed on the.

일부 예들에서, 제1집전체 제1요홈이 제2집전체 제1돌출부를 향하고, 제1집전체 제2돌출부가 제2집전체 제1요홈을 향하며, 제1집전체 제2요홈이 제2집전체 제2돌출부를 향하고, 제1집전체 제3돌출부가 제2집전체 제2요홈을 향할 수 있다.In some examples, the first current collector first recess faces the second current collector first protrusion, the first current collector second protrusion faces the second current collector first recess, and the first current collector second recess faces the second The current collector may face the second protrusion, and the third protrusion of the first current collector may face the second concave groove of the second current collector.

일부 예들에서, 제1집전체(141)는 제1본딩 패드(141a)를 더 포함하고, 제1본딩 패드(141a)는 제2절연 부재(150)를 통해 외측으로 노출될 수 있다.In some examples, the first current collector 141 may further include a first bonding pad 141a , and the first bonding pad 141a may be exposed to the outside through the second insulating member 150 .

일부 예들에서, 제2집전체(142)는 제2본딩 패드(142a)를 더 포함하고, 제2본딩 패드(142a)는 제2절연 부재(150)를 통해 외측으로 노출될 수 있다.In some examples, the second current collector 142 may further include a second bonding pad 142a , and the second bonding pad 142a may be exposed to the outside through the second insulating member 150 .

일부 예들에서, 제1절연 부재(110), 제1전극 활물질층(121), 제2전극 활물질층(122), 전해질(130), 제1집전체(141), 제1본딩 패드(141a), 제2집전체(142), 제2본딩 패드(142a) 및 제2절연 부재(150)중 적어도 하나는 스프레이, 인쇄, 3차원 프린팅, CVD, PVD, 아크, 스퍼터, 진공증착 또는 도금 방식으로 형성될 수 있다.In some examples, the first insulating member 110 , the first electrode active material layer 121 , the second electrode active material layer 122 , the electrolyte 130 , the first current collector 141 , and the first bonding pad 141a , the second current collector 142, the second bonding pad 142a, and at least one of the second insulating member 150 is sprayed, printed, 3D printing, CVD, PVD, arc, sputtering, vacuum deposition or plating method. can be formed.

도 2a 및 도 2b는 본 발명의 실시예에 따른 칩 타입 수퍼캐패시터 패키지(200)를 도시한 평면도 및 단면도이다.2A and 2B are a plan view and a cross-sectional view illustrating a chip type supercapacitor package 200 according to an embodiment of the present invention.

도 2a 및 도 2b에 도시된 바와 같이, 본 발명의 실시예에 따른 칩 타입 수퍼캐패시터 패키지(200)는 상술한 칩 타입 수퍼캐패시터(100)와, 칩 타입 수퍼캐패시터(100)가 부착되는 세라믹 서브스트레이트(210)와, 칩 타입 수퍼캐패시터(100)와 세라믹 서브스트레이트(210)를 전기적으로 접속하는 상호 접속 부재(221,222)와, 세라믹 서브스트레이트(210)를 밀봉하여 칩 타입 수퍼캐패시터(100) 및 상호 접속 부재(221,222)를 외부 환경으로부터 격리하는 덮개(230)를 포함할 수 있다.As shown in FIGS. 2A and 2B , the chip-type supercapacitor package 200 according to the embodiment of the present invention includes the above-described chip-type supercapacitor 100 and the ceramic sub-capacitor to which the chip-type supercapacitor 100 is attached. The straight 210, interconnecting members 221 and 222 electrically connecting the chip-type supercapacitor 100 and the ceramic substrate 210, and sealing the ceramic substrate 210 to form a chip-type supercapacitor 100 and A cover 230 may be included to isolate the interconnect members 221 , 222 from the external environment.

일부 예들에서, 세라믹 서브스트레이트(210)는 칩 타입 수퍼캐패시터(100)가 부착되는 세라믹 유전체(210a)와, 세라믹 유전체(210a)에 형성되어 칩 타입 수퍼캐패시터(100)와 상호 접속 부재(221,222)로 접속되는 도전성 단자(211,212)를 포함할 수 있다.In some examples, the ceramic substrate 210 includes a ceramic dielectric 210a to which the chip-type supercapacitor 100 is attached, and a ceramic dielectric 210a formed on the chip-type supercapacitor 100 and interconnection members 221 and 222 . It may include conductive terminals 211 and 212 connected to .

일부 예들에서, 상호 접속 부재(221,222)는 칩 타입 수퍼캐패시터(100)의 제1본딩 패드(141a)에 접속되는 제1상호 접속 부재(221)와 칩 타입 수퍼캐패시터(100)의 제2본딩 패드(142a)에 접속되는 제2상호 접속 부재(222)를 포함할 수 있다.In some examples, the interconnection members 221 and 222 include the first interconnection member 221 connected to the first bonding pad 141a of the chip-type supercapacitor 100 and the second bonding pad of the chip-type supercapacitor 100 . and a second interconnection member 222 connected to 142a.

일부 예들에서, 도전성 단자(211,212)는 제1상호 접속 부재(221)에 접속되는 제1도전성 단자(211)와 제2상호 접속 부재(222)에 접속되는 제2도전성 단자(212)를 포함할 수 있다.In some examples, the conductive terminals 211 and 212 may include a first conductive terminal 211 connected to the first interconnect member 221 and a second conductive terminal 212 connected to the second interconnect member 222 . can

일부 예들에서, 상호 접속 부재(221,222)는 도전성 와이어 또는 도전성 볼을 포함할 수 있다.In some examples, the interconnect members 221 and 222 may include conductive wires or conductive balls.

일부 예들에서, 덮개(230)는 금속, 플라스틱 수지 또는 인캡슐란트를 포함할 수 있다.In some examples, lid 230 may include a metal, plastic resin, or encapsulant.

이상에서 설명한 것은 본 발명에 따른 칩 타입 수퍼캐패시터를 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.What has been described above is only one embodiment for implementing the chip-type supercapacitor according to the present invention, and the present invention is not limited to the above-described embodiment. Without departing from, it will be said that the technical spirit of the present invention exists to the extent that various modifications can be made by anyone with ordinary knowledge in the field to which the invention pertains.

100; 칩 타입 수퍼캐패시터
110; 제1절연 부재 121; 제1전극 활물질층
122; 제2전극 활물질층 130; 전해질
141; 제1집전체 141a; 제1본딩 패드
142; 제2집전체 142a; 제2본딩 패드
150; 제2절연 부재 160: 갭
200; 칩 타입 수퍼캐패시터 패키지
210; 세라믹 서브스트레이트 210a; 세라믹 유전체
211; 제1도전성 단자 212; 제2도전성 단자
221; 제1상호 접속 부재 222; 제2상호 접속 부재
230; 덮개100; chip type supercapacitor
110; a first insulating member 121; first electrode active material layer
122; a second electrode active material layer 130; electrolyte
141; first current collector 141a; first bonding pad
142; a second current collector 142a; 2nd bonding pad
150; second insulating member 160: gap
200; Chip type supercapacitor package
210; ceramic substrate 210a; ceramic dielectric
211; first conductive terminal 212; second conductive terminal
221; a first interconnection member 222; second interconnection member
230; cover

Claims (10)

제1절연 부재;
상기 제1절연 부재 상에 형성된 제1전극 활물질층;
상기 제1절연 부재 상에 형성되되 상기 제1전극 활물질층으로부터 이격된 제2전극 활물질층;
상기 제1,2전극 활물질층 사이의 이격된 갭 사이에 충진된 전해질;
상기 제1전극 활물질층 상에 형성된 제1집전체;
상기 제2전극 활물질층 상에 형성된 제2집전체; 및
상기 제1절연 부재, 상기 제1,2전극 활물질층, 상기 전해질, 상기 제1,2집전체의 외측 표면을 덮는 제2절연 부재를 포함하고,
상기 제1집전체는 상기 제2집전체를 향하여 형성된 제1집전체 제1돌출부, 상기 제1집전체 제1돌출부의 일측에 형성된 제1집전체 제1요홈, 상기 제1집전체 제1요홈의 일측에 형성된 제1집전체 제2돌출부, 상기 제1집전체 제2돌출부의 일측에 형성된 제1집전체 제2요홈 및 상기 제1집전체 제2요홈의 일측에 형성된 제1집전체 제3돌출부를 포함하며,
상기 제2집전체는 상기 제1집전체를 향하여 형성된 제2집전체 제1돌출부, 상기 제2집전체 제1돌출부의 일측에 형성된 제2집전체 제1요홈, 상기 제2집전체 제1요홈의 일측에 형성된 제2집전체 제2돌출부, 상기 제2집전체 제2돌출부의 일측에 형성된 제2집전체 제2요홈 및 상기 제2집전체 제2요홈의 일측에 형성된 제2집전체 제3돌출부를 포함하고,
상기 제1집전체 제1요홈이 상기 제2집전체 제1돌출부를 향하고, 상기 제1집전체 제2돌출부가 상기 제2집전체 제1요홈을 향하며, 상기 제1집전체 제2요홈이 상기 제2집전체 제2돌출부를 향하고, 상기 제1집전체 제3돌출부가 상기 제2집전체 제2요홈을 향하는, 칩 타입 수퍼캐패시터.a first insulating member;
a first electrode active material layer formed on the first insulating member;
a second electrode active material layer formed on the first insulating member and spaced apart from the first electrode active material layer;
an electrolyte filled between the gaps spaced apart between the first and second electrode active material layers;
a first current collector formed on the first electrode active material layer;
a second current collector formed on the second electrode active material layer; and
a second insulating member covering outer surfaces of the first insulating member, the first and second electrode active material layers, the electrolyte, and the first and second current collectors;
The first current collector includes a first current collector first protrusion formed toward the second current collector, a first current collector first groove formed at one side of the first current collector first protrusion, and the first current collector first concave groove A first collector second protrusion formed on one side of the first collector second protrusion formed on one side of the first current collector second protrusion portion, and a first collector third groove formed on one side of the first collector second concave groove comprising a protrusion;
The second current collector includes a second current collector first protrusion formed toward the first current collector, a second current collector first recess formed at one side of the second current collector first protrusion, and the second current collector first recess a second current collector second protrusion formed on one side of the second current collector second protrusion formed on one side of the second current collector second protrusion part, and a second current collector third groove formed on one side of the second current collector second concave groove including a protrusion;
The first current collector first recess faces the second current collector first protrusion, the first current collector second protrusion faces the second current collector first recess, and the first current collector second recess faces the A chip type supercapacitor, wherein the second current collector faces the second protrusion, and the first current collector third protrusion faces the second current collector second recess. 제1항에 있어서,
상기 제1,2전극 활물질층은 상기 제1,2절연 부재 사이에서 수평 방향으로 동일 평면을 이루는, 칩 타입 수퍼캐패시터.According to claim 1,
wherein the first and second electrode active material layers form the same plane in a horizontal direction between the first and second insulating members. 제1항에 있어서,
상기 제1,2집전체는 상기 제1,2절연 부재 사이에서 수평 방향으로 동일 평면을 이루는, 칩 타입 수퍼캐패시터.According to claim 1,
The first and second current collectors form the same plane in a horizontal direction between the first and second insulating members, a chip type supercapacitor. 제1항에 있어서,
상기 제1,2전극 활물질층 사이의 갭은 수평 방향으로 연장된 미앤더(meander) 형상인, 칩 타입 수퍼캐패시터.According to claim 1,
A gap between the first and second electrode active material layers has a meander shape extending in a horizontal direction. 제1항에 있어서,
상기 전해질은 수평 방향으로 연장된 미앤더(meander) 형상인, 칩 타입 수퍼캐패시터.According to claim 1,
The electrolyte has a meander shape extending in a horizontal direction, a chip type supercapacitor. 제1항에 있어서,
상기 제1,2집전체 사이의 갭이 수평 방향으로 연장된 미앤더(meander) 형상인, 칩 타입 수퍼캐패시터.According to claim 1,
A chip type supercapacitor, wherein a gap between the first and second current collectors has a meander shape extending in a horizontal direction. 삭제delete 제1항에 있어서,
상기 제1집전체는 제1본딩 패드를 더 포함하고, 상기 제1본딩 패드는 상기 제2절연 부재를 통해 외측으로 노출되며,
상기 제2집전체는 제2본딩 패드를 더 포함하고, 상기 제2본딩 패드는 상기 제2절연 부재를 통해 외측으로 노출되는, 칩 타입 수퍼캐패시터.According to claim 1,
The first current collector further includes a first bonding pad, the first bonding pad is exposed to the outside through the second insulating member,
The second current collector further includes a second bonding pad, wherein the second bonding pad is exposed to the outside through the second insulating member. 제1항에 기재된 칩 타입 수퍼캐패시터;
상기 칩 타입 수퍼캐패시터가 부착되는 세라믹 서브스트레이트;
상기 칩 타입 수퍼캐패시터와 상기 세라믹 서브스트레이트를 전기적으로 접속하는 상호 접속 부재; 및
상기 세라믹 서브스트레이트를 밀봉하여 상기 칩 타입 수퍼캐패시터 및 상기 상호 접속 부재를 외부 환경으로부터 격리하는 덮개를 포함하는, 칩 타입 수퍼캐패시터 패키지.The chip type supercapacitor according to claim 1;
a ceramic substrate to which the chip-type supercapacitor is attached;
an interconnection member electrically connecting the chip-type supercapacitor and the ceramic substrate; and
and a cover sealing the ceramic substrate to isolate the chip type supercapacitor and the interconnect member from an external environment. 제9항에 있어서,
상기 세라믹 서브스트레이트는 상기 칩 타입 수퍼캐패시터가 부착되는 세라믹 유전체와, 상기 세라믹 유전체에 형성되어 상기 칩 타입 수퍼캐패시터와 상호 접속 부재로 접속되는 도전성 단자를 포함하는, 칩 타입 수퍼캐패시터 패키지.10. The method of claim 9,
wherein the ceramic substrate includes a ceramic dielectric to which the chip-type supercapacitor is attached, and a conductive terminal formed in the ceramic dielectric and connected to the chip-type supercapacitor by an interconnection member.
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