KR102374027B1 - 수신측 크로스토크 소거 - Google Patents

수신측 크로스토크 소거 Download PDF

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KR102374027B1
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마틴 브록스
미카엘 디이터 리히터
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마이크론 테크놀로지, 인크
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Abstract

수신측 크로스토크 소거를 위한 방법, 시스템 및 디바이스가 설명된다. 상이한 전송 라인을 통해 다수의 신호를 수신하는 디바이스는 크로스토크를 소거하기 위한 회로를 포함할 수 있다. 회로는 다수의 수신 회로의 입력과 결합된 하나 이상의 커패시터 또는 인덕터를 포함할 수 있다. 회로는 또한 수신 회로와 결합된 저항기의 세트를 포함할 수 있다. 일부 경우에, 디바이스는 특정 대역폭 또는 강도의 소거를 제공하는 소거 회로를 동적으로 구성할 수 있다. 이러한 경우에, 디바이스는 자율적으로 또는 다른 디바이스의 제어 정보에 기초하여 회로를 구성할 수 있다.

Description

수신측 크로스토크 소거
상호 참조
본 특허 출원은, 미국 특허 출원 제16/809,449호(출원일: 2020년 3월 4일, 발명자, Spirkl 등; 명칭: "RECEIVE-SIDE CROSSTALK CANCELATION") 및 미국 특허 가출원 제62/816,480호(출원일: 2019년 3월 11, 발명자, Spirkl 등; 명칭: "RECEIVE-SIDE CROSSTALK CANCELATION")에 대한 우선권을 주장하며, 이들 기초출원의 각각은 본 양수인에게 양도되고 그들 전문이 참조에 의해 명확히 원용된다.
다음은 일반적으로 적어도 하나의 메모리 디바이스를 포함하는 시스템에 관한 것이고, 보다 구체적으로 수신측 크로스토크 소거(receive-side crosstalk cancelation)에 관한 것이다.
메모리 디바이스는 컴퓨터, 무선 통신 디바이스, 카메라, 디지털 디스플레이 등과 다양한 전자 디바이스에 정보를 저장하기 위해 널리 사용된다. 정보는 메모리 디바이스의 상이한 상태를 프로그래밍하는 것에 의해 저장된다. 예를 들어, 2진 디바이스는 때때로 논리 1 또는 논리 0으로 표기되는 2개의 상태 중 하나를 저장한다. 다른 디바이스에서, 2개 이상의 상태가 저장될 수 있다. 저장된 정보에 액세스하기 위해, 디바이스의 구성요소(component)는 메모리 디바이스에서 적어도 하나의 저장된 상태를 판독 또는 감지할 수 있다. 정보를 저장하기 위해, 디바이스의 구성요소는 메모리 디바이스에 상태를 기록 또는 프로그래밍할 수 있다.
자기 하드 디스켓, 랜덤 액세스 메모리(RAM), 판독 전용 메모리(ROM), 동적 RAM(DRAM), 동기식 동적 RAM(SDRAM), 강유전성 RAM(FeRAM), 자기 RAM(MRAM), 저항성 RAM(RRAM), 플래시 메모리, 상 변화 메모리(PCM) 등을 포함하는 다양한 유형의 메모리 디바이스가 존재한다. 메모리 디바이스는 휘발성이거나 비휘발성일 수 있다. 비휘발성 메모리, 예를 들어, FeRAM은 심지어 외부 전원의 부재시에도 장기간 동안 그 저장된 논리 상태를 유지할 수 있다. 휘발성 메모리 디바이스, 예를 들어, DRAM은 외부 전원으로부터 분리될 때 그 저장된 상태를 상실할 수 있다. 하나의 예로서, FeRAM은 휘발성 메모리와 유사한 밀도를 달성할 수 있지만, 저장 디바이스로서 강유전체 커패시터의 사용으로 인하여 비휘발성 특성을 가질 수 있다.
정보는 전송 라인을 통해 전기 신호를 전송하는 것에 의해 메모리 디바이스와 처리 디바이스 사이에서 전달될 수 있다. 전송 라인들 사이의 크로스토크 또는 다른 형태의 간섭을 완화시키기 위한 개선된 해결책이 필요할 수 있다.
도 1은 본 명세서에 개시된 바와 같은 다양한 예에 따른 수신측 크로스토크 소거를 지원하는 시스템의 예를 도시한다.
도 2는 본 명세서에 개시된 바와 같은 다양한 예에 따른 수신측 크로스토크 소거를 지원하는 메모리 다이의 예를 도시한다.
도 3은 본 명세서에 개시된 바와 같은 다양한 예에 따른 수신측 크로스토크 소거를 지원하는 시스템의 예를 도시한다.
도 4는 본 명세서에 개시된 바와 같은 다양한 예에 따른 수신측 크로스토크 소거를 지원하는 메모리 디바이스의 예를 도시한다.
도 5는 본 명세서에 개시된 바와 같은 다양한 예에 따른 수신측 크로스토크 소거를 지원하는 메모리 디바이스의 예를 도시한다.
도 6은 본 명세서에 개시된 바와 같은 예에 따른 수신측 크로스토크 소거를 지원하는 메모리 디바이스의 예를 도시한다.
도 7은 본 명세서에 개시된 바와 같은 다양한 예에 따른 수신측 크로스토크 소거를 지원하는 메모리 디바이스의 예를 도시한다.
도 8은 본 명세서에 개시된 바와 같은 다양한 예에 따른 수신측 크로스토크 소거를 지원하는 프로세스 흐름의 예를 도시한다.
도 9는 본 명세서에 개시된 바와 같은 예에 따른 수신측 크로스토크 소거를 지원하는 프로세스 흐름의 예를 도시한다.
도 10은 본 명세서에 개시된 바와 같은 예에 따른 수신측 크로스토크 소거를 지원하는 장치의 블록도를 도시한다.
도 11 및 도 12는 본 명세서에 개시된 바와 같은 예에 따른 수신측 크로스토크 소거를 위한 방법 또는 방법들을 예시하는 흐름도를 도시한다.
메모리 디바이스는 일부 예에서 메모리 디바이스의 수신기와 송신기 사이에 위치될 수 있는 소거 회로를 통해 전송 라인들 사이의 크로스토크를 완화시킬 수 있다. 소거 회로는 동적으로 또는 정적으로 구성될 수 있고, 하나의 전송 라인(예를 들어, 데이터 신호를 전달하는 전송 라인)에 의해 경험되는 크로스토크에 기초하여 다른 전송 라인(예를 들어, 기준 신호를 전달하는 전송 라인)에 대한 크로스토크 기여도(crosstalk contribution)를 도입할 수 있다.
일부 시스템 또는 디바이스에서, 저장될 데이터 또는 저장 장치로부터 검색된 데이터는 하나 이상의 전송 라인을 통해 처리 유닛(예를 들어, 그래픽 처리 유닛(GPU), 범용 GPU(GPGPU), 중앙 처리 유닛(CPU))과 메모리 디바이스(예를 들어, DRAM))사이에서 교환될 수 있다. 그러나, 일부 예에서, 전송 라인의 근접성은 전파 동안 일부 데이터 신호에 대한 원하지 않는 기여(예를 들어, 간섭)를 초래할 수 있다. 예를 들어, 크로스토크는 (예를 들어, 용량성 또는 유도성 결합으로 인해) 밀접하게 이격된 전송 라인들을 통해 다수의 신호가 동시에 전송될 때 발생할 수 있다. 교차 결합으로서 또한 지칭될 수 있는 이러한 크로스토크는 신호에 악영향을 미치거나 또는 이를 변질시킬 수 있으며, 신호를 수신하는 디바이스에서 하나 이상의 데이터 오류를 초래할 수 있다. 그러므로, 부정확한 데이터는 검색된 것으로서 저장되거나 또는 해석될 수 있으며, 이는 성능에 부정적인 영향을 미칠 수 있다. 크로스토크가 전송 라인들 사이의 간격이 감소될수록 증가하기 때문에, 디바이스의 성능은 입력/출력(I/O)의 양이 증가함에 따라서, I/O의 근접성이 증가함에 따라서, 또는 둘 모두에 따라서 저하될 수 있다. 이러한 문제는 차동 전송 기술과 달리, 본질적으로 크로스토크를 완화시키지 못하는 단일 종단 전송 기술을 사용하는 시스템을 포함하여 일부 시스템에서 악화될 수 있다.
본 명세서에서 설명된 기술에 따르면, 전송 라인을 통해 신호를 수신하는 디바이스는 신호의 동시 전송으로부터 발생하는 크로스토크를 (예를 들어, 수동적으로) 소거할 수 있다. 수동적 소거(passive cancelation)는 수동적 구성요소(예를 들어, 저항, 커패시터, 인덕터 및 변압기)를 포함하는 소거, 또는 소거 신호의 능동적 생성을 포함하지 않는 소거를 지칭할 수 있다. 예를 들어, 디바이스는 희생자 신호(victim signal)에 의해 전달된 정보를 검출하도록 사용되는 기준 신호에 기여도(예를 들어, 동일한 기여도, 크로스토크 효과에 기초한 기여도)를 추가하는 것에 의해 희생자 신호에 추가된 크로스토크 기여도를 소거하는 소거 회로를 포함할 수 있다. 소거 회로는 기준 신호에 기여도를 추가할 수 있다. 일부 예에서, 이러한 것은 데이터 신호가 전송된 후에, 그러나 데이터 신호 또는 기준 신호가 디바이스의 수신기에 의해 수신되기 전에 발생할 수 있다. 소거에 참여하는 구성요소는 (예를 들어, 다른 요인 중에서 크로스토크 측정치에 적어도 부분적으로 기초하여) 사전 구성될 수 있거나, 또는 동적으로 선택될 수 있다.
위에서 소개된 본 개시내용의 특징은 수신측 소거를 지원하는 메모리 디바이스, 시스템, 및 회로의 맥락에서 도 1 내지 도 3을 참조하여 더 설명된다. 이어서, 특정 예들이 크로스토크를 보상하는 소거 회로 예를 도시하는 도 4 내지 도 7을 참조하여 설명된다. 본 개시내용의 이들 및 다른 특징은 수신측 소거를 지원하는 프로세스 흐름, 장치 다이어그램, 및 흐름도를 도시하는 도 8 내지 도 12에 대해 추가로 설명된다.
도 1은 본 명세서에 개시된 바와 같은 예에 따른 수신측 크로스토크 소거를 지원하는 시스템(100)의 예를 도시한다. 시스템(100)은 외부 메모리 제어기(105), 메모리 디바이스(110), 및 외부 메모리 제어기(105)와 메모리 디바이스(110)를 결합하는 복수의 채널(115)을 포함할 수 있다. 시스템(100)은 하나 이상의 메모리 디바이스를 포함할 수 있지만, 설명의 용이성을 위해, 하나 이상의 메모리 디바이스는 단일 메모리 디바이스(110)로서 설명될 수 있다.
시스템(100)은 컴퓨팅 디바이스, 모바일 컴퓨팅 디바이스, 무선 디바이스, 또는 그래픽 처리 디바이스와 같은 전자 디바이스의 양태를 포함할 수 있다. 시스템(100)은 휴대용 전자 디바이스의 예일 수 있다. 시스템(100)은 컴퓨터, 랩톱 컴퓨터, 태블릿 컴퓨터, 스마트폰, 휴대폰, 웨어러블 디바이스, 인터넷 연결 디바이스 등의 예일 수 있다. 메모리 디바이스(110)는 시스템(100)의 하나 이상의 다른 구성요소를 위한 데이터를 저장하도록 구성된 시스템의 구성요소일 수 있다. 일부 예에서, 시스템(100)은 다른 시스템 또는 디바이스와의 양방향 무선 통신(예를 들어, 기지국 또는 액세스 지점을 사용하여)을 위해 구성된다. 일부 예에서, 시스템(100)은 기계 유형 통신(MTC), 기계 대 기계(M2M) 통신, 또는 디바이스 대 디바이스(D2D) 통신을 할 수 있다.
시스템(100)의 적어도 일부는 호스트 디바이스의 예일 수 있다. 이러한 호스트 디바이스는 컴퓨팅 디바이스, 모바일 컴퓨팅 디바이스, 무선 디바이스, 그래픽 처리 디바이스, 컴퓨터, 랩톱 컴퓨터, 태블릿 컴퓨터, 스마트폰, 휴대폰, 웨어러블 디바이스, 인터넷 연결 디바이스, 일부 다른 고정식 또는 휴대용 전자 디바이스 등과 같은, 프로세스를 실행하기 위해 메모리를 사용하는 디바이스의 예일 수 있다. 일부 경우에, 호스트 디바이스는 외부 메모리 제어기(105)의 기능을 구현하는 하드웨어, 펌웨어, 소프트웨어, 또는 이들의 조합을 지칭할 수 있다. 일부 경우에, 외부 메모리 제어기(105)는 호스트, 호스트 디바이스(예를 들어, 그래픽 처리 유닛(GPU)), 또는 처리 디바이스로서 지칭될 수 있다. 본 명세서에 설명된 기술에 따르면, 호스트 디바이스는 (예를 들어, 호스트 디바이스로부터 메모리 디바이스로 전송되는) 하나 이상의 신호에 영향을 미치는 크로스토크를 나타내거나 이에 관한 정보를 수신할 수 있다. 정보는 크로스토크의 다양한 특성(예를 들어, 그 시간 상수 또는 심각도)을 나타낼 수 있다. 크로스토크의 특성에 기초하여, 호스트 디바이스와 같은 디바이스는 메모리 디바이스와 같은 다른 디바이스에, 하나 이상의 소거 회로를 구성하는 방법을 지시할 수 있다.
일부 경우에, 메모리 디바이스(110)는, 시스템(100)의 다른 구성요소와 통신하고 시스템(100)에 의해 잠재적으로 사용되거나 참조될 물리적 메모리 어드레스/공간을 제공하도록 구성되는 독립 디바이스 또는 구성요소일 수 있다. 일부 예에서, 메모리 디바이스(110)는 적어도 하나 또는 복수의 상이한 유형의 시스템(100)과 함께 작업하도록 구성 가능할 수 있다. 시스템(100)의 구성요소와 메모리 디바이스(110) 사이의 신호 방식(signaling)은 신호를 변조하기 위한 변조 방식, 신호를 통신하기 위한 상이한 핀 설계, 시스템(100) 및 메모리 디바이스(110) 사이의 별개의 패키징, 시스템(100)과 메모리 디바이스(110) 사이의 클록 신호 방식 및 동기화, 타이밍 규정, 및/또는 다른 요인을 지원하도록 동작 가능할 수 있다.
메모리 디바이스(110)는 시스템(100)의 구성요소를 위한 데이터를 저장하도록 구성될 수 있다. 일부 경우에, 메모리 디바이스(110)는 시스템(100)에 대해 슬레이브형 디바이스로서의 역할을 할 수 있다(예를 들어, 외부 메모리 제어기(105)를 통해 시스템(100)에 의해 제공된 명령에 응답하고 이를 실행한다). 이러한 명령은 기록 동작을 위한 기록 명령, 판독 동작을 위한 판독 명령, 리프레시 동작을 위한 리프레시 명령, 또는 다른 명령과 같은 액세스 동작을 위한 액세스 명령을 포함할 수 있다. 메모리 디바이스(110)는 데이터 저장을 위해 원하는 또는 지정된 용량을 지원하기 위해 2개 이상의 메모리 다이(memory dice)(160)(예를 들어, 메모리 칩)를 포함할 수 있다. 2개 이상의 메모리 다이를 포함하는 메모리 디바이스(110)는 다수의 다이 메모리 또는 패키지(다수의 칩 메모리 또는 패키지로서 또한 지칭됨)로서 지칭될 수 있다.
시스템(100)은 프로세서(120), 기본 입력/출력 시스템(BIOS) 구성요소(125), 하나 이상의 주변 구성요소(130), 및 입력/출력(I/O) 제어기(135)를 더 포함할 수 있다. 시스템(100)의 구성요소는 버스(140)를 사용하여 서로 전자 통신할 수 있다.
프로세서(120)는 시스템(100)의 적어도 일부를 제어하도록 구성될 수 있다. 프로세서(120)는 범용 프로세서, 디지털 신호 프로세서(DSP), 주문형 집적 회로(ASIC), 필드 프로그래밍 가능한 게이트 어레이(FPGA) 또는 다른 프로그래밍 가능한 논리 디바이스, 이산 게이트 또는 트랜지스터 로직, 이산 하드웨어 구성요소일 수 있거나, 또는 이러한 유형의 구성요소의 조합일 수 있다. 이러한 경우에, 프로세서(120)는 다른 예 중에서, 중앙 처리 유닛(CPU), 그래픽 처리 유닛(GPU), 범용 그래픽 처리 유닛(GPGPU), 또는 시스템 온 칩(SoC)의 예일 수 있다.
BIOS 구성요소(125)는 시스템(100)의 다양한 하드웨어 구성요소를 초기화하고 실행할 수 있는 펌웨어로서 동작되는 BIOS를 포함하는 소프트웨어 구성요소일 수 있다. BIOS 구성요소(125)는 또한, 프로세서(120)와 시스템(100)의 다양한 구성요소, 예를 들어, 주변 구성요소(130), I/O 제어기(135) 등 사이의 데이터 흐름을 관리할 수 있다. BIOS 구성요소(125)는 판독 전용 메모리(ROM), 플래시 메모리, 또는 임의의 다른 비휘발성 메모리에 저장된 프로그램 또는 소프트웨어를 포함할 수 있다.
주변 구성요소(들)(130)는 임의의 입력 디바이스 또는 출력 디바이스, 또는 시스템(100)에 또는 이와 통합될 수 있는 이러한 디바이스를 위한 인터페이스일 수 있다. 예는 디스켓 제어기, 사운드 제어기, 그래픽 제어기, 이더넷 제어기, 모뎀, 범용 직렬 버스(USB) 제어기, 직렬 또는 병렬 포트, 또는 주변 구성요소 상호 연결(PCI) 또는 특별 그래픽 포트와 같은 주변 카드 슬롯을 포함할 수 있다. 주변 구성요소(들)(130)는 당업자에 의해 주변 장치로서 이해되는 다른 구성요소일 수 있다.
I/O 제어기(135)는 프로세서(120)와 주변 구성요소(들)(130), 입력 디바이스(145), 또는 출력 디바이스(150) 사이의 데이터 통신을 관리할 수 있다. I/O 제어기(135)는 시스템(100)에 또는 이와 통합되지 않은 주변 장치를 관리할 수 있다. 일부 경우에, I/O 제어기(135)는 외부 주변 구성요소에 대한 물리적 연결 또는 포트를 나타낼 수 있다.
입력 디바이스(145)는 시스템(100) 또는 그 구성요소에 정보, 신호, 또는 데이터를 제공하는, 시스템(100) 외부의 디바이스 또는 신호를 나타낼 수 있다. 이러한 것은 사용자 인터페이스를 포함할 수 있거나, 다른 디바이스와의 또는 그 사이의 인터페이스를 포함할 수 있다. 일부 경우에, 입력(145)은 하나 이상의 주변 구성요소(130)를 통해 시스템(100)과 접속하는 주변 장치일 수 있거나, 또는 I/O 제어기(135)에 의해 관리될 수 있다.
출력 디바이스(150)는 시스템(100) 또는 그 구성요소 중 임의의 것으로부터 출력을 수신하도록 구성된, 시스템(100) 외부의 디바이스 또는 신호를 나타낼 수 있다. 출력(150)의 예는 디스플레이, 오디오 스피커, 인쇄 디바이스, 또는 인쇄 회로 기판의 또 다른 프로세서 등을 포함할 수 있다. 일부 경우에, 출력(150)은 하나 이상의 주변 구성요소(130)를 통해 시스템(100)과 접속하는 주변 장치일 수 있거나, 또는 I/O 제어기(135)에 의해 관리될 수 있다.
시스템(100)의 구성요소는 그 기능을 수행하도록 설계된 범용 또는 특수 목적 회로로 만들어질 수 있다. 이러한 것은 본 명세서에서 설명된 기능을 수행하도록 구성된 다양한 회로 소자, 예를 들어, 전도성 라인, 트랜지스터, 커패시터, 인덕터, 변압기, 저항기, 증폭기, 또는 기타 능동 또는 수동 소자를 포함할 수 있다. 일부 예에서, 능동 소자는 기능하기 위해 전력을 소비하거나 에너지를 사용하는 구성요소(예를 들어, 트랜지스터 및 증폭기)일 수 있다. 일부 예에서 수동 소자는 기능하기 위해 전력을 소비하지 않거나 에너지를 사용하지 않는 구성요소(예를 들어, 커패시터, 저항기, 인덕터 및 변압기)를 지칭할 수 있다.
메모리 디바이스(110)는 디바이스 메모리 제어기(155) 및 하나 이상의 메모리 다이(160)를 포함할 수 있다. 각각의 메모리 다이(160)는 로컬 메모리 제어기(165)(예를 들어, 로컬 메모리 제어기(165-a), 로컬 메모리 제어기(165-b), 및/또는 로컬 메모리 제어기(165-N)), 및 메모리 어레이(170)(예를 들어, 메모리 어레이(170-a), 메모리 어레이(170-b) 및/또는 메모리 어레이(170-N))를 포함할 수 있다. 메모리 어레이(170)는 메모리 셀의 집합(예를 들어, 그리드)일 수 있으며, 각각의 메모리 셀은 적어도 1 비트의 디지털 데이터를 저장하도록 구성된다. 메모리 어레이(170) 및/또는 메모리 셀의 특징은 도 2를 참조하여 더욱 상세하게 설명된다.
메모리 디바이스(110)는 메모리 셀의 2차원(2D) 어레이의 예일 수 있거나, 또는 메모리 셀의 3차원(3D) 어레이의 예일 수 있다. 예를 들어, 2D 메모리 디바이스는 단일 메모리 다이(160)를 포함할 수 있다. 3D 메모리 디바이스는 2개 이상의 메모리 다이(160)(예를 들어, 메모리 다이(160-a), 메모리 다이(160-b), 및/또는 임의의 양의 메모리 다이(160-N))를 포함할 수 있다. 3D 메모리 디바이스에서, 복수의 메모리 다이(160-N)는 서로의 상단에 또는 서로의 옆에 적층될 수 있다. 일부 경우에, 3D 메모리 디바이스에서의 메모리 다이(160-N)는 데크(deck), 레벨, 층 또는 다이로서 지칭될 수 있다. 3D 메모리 디바이스는 임의의 양의 적층된 메모리 다이(160-N)(예를 들어, 2개의 하이, 3개의 하이, 4개의 하이, 5개의 하이, 6개의 하이, 7개의 하이, 8개의 하이)를 포함할 수 있다. 이러한 것은 단일 2D 메모리 디바이스와 비교하여 기판에 위치될 수 있는 메모리 셀의 양을 증가시킬 수 있으며, 이는 차례로 생산 비용을 감소시키거나 또는 메모리 어레이의 성능을 증가시키거나, 둘 모두일 수 있다. 일부 3D 메모리 디바이스에서, 상이한 데크들은 일부 데크가 워드 라인, 디지트 라인 및/또는 플레이트 라인 중 적어도 하나를 공유할 수 있도록 적어도 하나의 공통 액세스 라인을 공유할 수 있다.
디바이스 메모리 제어기(155)는 메모리 디바이스(110)의 동작을 제어하도록 구성된 회로 또는 구성요소를 포함할 수 있다. 이와 같이, 디바이스 메모리 제어기(155)는, 메모리 디바이스(110)가 명령을 수행할 수 있게 하는 하드웨어, 펌웨어, 및 소프트웨어를 포함할 수 있으며, 메모리 디바이스(110)와 관련된 명령, 데이터 또는 제어 정보를 수신, 전송 또는 실행하도록 구성될 수 있다. 디바이스 메모리 제어기(155)는 외부 메모리 제어기(105), 하나 이상의 메모리 다이(160), 또는 프로세서(120)와 통신하도록 구성될 수 있다. 일부 경우에, 메모리 디바이스(110)는 외부 메모리 제어기(105)로부터 데이터 및/또는 명령을 수신할 수 있다. 예를 들어, 메모리 디바이스(110)는, 메모리 디바이스(110)가 시스템(100)의 구성요소(예를 들어, 프로세서(120))를 대신하여 특정 데이터를 저장해야 하는 것을 나타내는 기록 명령, 또는 메모리 디바이스(110)가 메모리 다이(160)에 저장된 특정 데이터를 시스템(100)의 구성요소(예를 들어, 프로세서(120))에 제공해야 한다는 것을 나타내는 판독 명령을 수신할 수 있다. 일부 경우에, 디바이스 메모리 제어기(155)는 메모리 다이(160)의 로컬 메모리 제어기(165)와 함께 본 명세서에서 설명된 메모리 디바이스(110)의 동작을 제어할 수 있다. 디바이스 메모리 제어기(155) 및/또는 로컬 메모리 제어기(165)에 포함된 구성요소의 예는 외부 메모리 제어기(105)로부터 수신된 신호를 복조하기 위한 수신기, 신호를 변조하여 외부 메모리 제어기(105)로 전송하기 위한 디코더, 로직, 디코더, 증폭기, 필터 등을 포함할 수 있다.
로컬 메모리 제어기(165)(예를 들어, 메모리 다이(160)에 로컬인)는 메모리 다이(160)의 동작을 제어하도록 구성될 수 있다. 또한, 로컬 메모리 제어기(165)는 디바이스 메모리 제어기(155)와 통신하도록(예를 들어, 데이터 및/또는 명령을 수신하고 전송하도록) 구성될 수 있다. 로컬 메모리 제어기(165)는 본 명세서에서 설명된 바와 같은 메모리 디바이스(110)의 동작을 제어하기 위해 디바이스 메모리 제어기(155)를 지원할 수 있다. 일부 경우에, 메모리 디바이스(110)는 디바이스 메모리 제어기(155)를 포함하지 않으며, 로컬 메모리 제어기(165) 또는 외부 메모리 제어기(105)는 본 명세서에서 설명된 다양한 기능을 수행할 수 있다. 이와 같이, 로컬 메모리 제어기(165)는 디바이스 메모리 제어기(155), 다른 로컬 메모리 제어기(165)와 통신하거나, 또는 외부 메모리 제어기(105) 또는 프로세서(120)와 직접 통신하도록 구성될 수 있다.
외부 메모리 제어기(105)는 시스템(100)의 구성요소(예를 들어, 프로세서(120))와 메모리 디바이스(110) 사이의 정보, 데이터, 및/또는 명령의 통신을 가능하게 하도록 구성될 수 있다. 외부 메모리 제어기(105)는 시스템(100)의 구성요소가 메모리 디바이스의 동작의 세부 사항을 알 필요가 없도록 시스템(100)의 구성요소와 메모리 디바이스(110) 사이의 연락자(liaison)로서의 역할을 할 수 있다. 시스템(100)의 구성요소는 외부 메모리 제어기(105)가 충족시키는 요청(예를 들어, 판독 명령 또는 기록 명령)을 외부 메모리 제어기(105)에 제공할 수 있다. 외부 메모리 제어기(105)는 시스템(100)의 구성요소와 메모리 디바이스(110) 사이에서 교환된 통신을 변환 또는 전환할 수 있다. 일부 경우에, 외부 메모리 제어기(105)는 공통(소스) 시스템 클록 신호를 생성하는 시스템 클록을 포함할 수 있다. 일부 경우에, 외부 메모리 제어기(105)는 공통(소스) 데이터 클록 신호를 생성하는 공통 데이터 클록을 포함할 수 있다. 본 명세서에서 논의된 바와 같이, 외부 메모리 제어기(105)는 크로스토크 특성 및 소거에 관하여 메모리 디바이스(110)와 통신할 수 있다.
일부 경우에, 본 명세서에서 설명된 외부 메모리 제어기(105) 또는 시스템(100)의 다른 구성요소 또는 그 기능은 프로세서(120)에 의해 구현될 수 있다. 예를 들어, 외부 메모리 제어기(105)는 프로세서(120) 또는 시스템(100)의 다른 구성요소에 의해 구현되는 하드웨어, 펌웨어, 또는 소프트웨어, 또는 이들의 일부 조합일 수 있다. 외부 메모리 제어기(105)가 메모리 디바이스(110) 외부에 있는 것으로서 묘사되었지만, 일부 경우에, 본 명세서에서 설명된 외부 메모리 제어기(105) 또는 그 기능은 메모리 디바이스(110)에 의해 구현될 수 있다. 예를 들어, 외부 메모리 제어기(105)는 디바이스 메모리 제어기(155) 또는 하나 이상의 로컬 메모리 제어기(165)에 의해 구현되는 하드웨어, 펌웨어, 또는 소프트웨어, 또는 이들의 일부 조합일 수 있다. 일부 경우에, 외부 메모리 제어기(105)는, 외부 메모리 제어기(105)의 일부가 프로세서(120)에 의해 구현되고 다른 부분들이 디바이스 메모리 제어기(155) 또는 로컬 메모리 제어기(165)에 의해 구현되도록 프로세서(120) 및 메모리 디바이스(110)에 걸쳐서 분산될 수 있다. 마찬가지로, 일부 경우에, 디바이스 메모리 제어기(155) 또는 로컬 메모리 제어기(165)에 대해 본 명세서에서 설명된 하나 이상의 기능은 일부 경우에 외부 메모리 제어기(105)(예컨대, 프로세서(120)와 별개이거나 이에 포함된 것들)의해 수행될 수 있다.
시스템(100)의 구성요소는 복수의 채널(115)을 사용하여 메모리 디바이스(110)와 정보를 교환할 수 있다. 일부 예에서, 채널(115)은 외부 메모리 제어기(105)와 메모리 디바이스(110) 사이의 통신을 가능하게 할 수 있다. 각각의 채널(115)은 시스템(100)의 구성요소와 관련된 단자들 사이의 하나 이상의 신호 경로 또는 전송 매체(예를 들어, 전도체)를 포함할 수 있다. 예를 들어, 채널(115)은 외부 메모리 제어기(105)에 있는 하나 이상의 핀 또는 패드, 및 메모리 디바이스(110)에 있는 하나 이상의 핀 또는 패드를 포함하는 제1 단자를 포함할 수 있다. 핀은 시스템(100)의 디바이스의 전도성 입력 또는 출력 지점의 예일 수 있고, 핀은 채널의 일부로서의 역할을 하도록 구성될 수 있다. 일부 경우에, 단자의 핀 또는 패드는 채널(115)의 신호 경로의 일부일 수 있다.
추가 신호 경로는 시스템(100)의 구성요소 내에서 신호의 루트를 정하기 위해 채널의 단자와 결합될 수 있다. 예를 들어, 메모리 디바이스(110)는, 채널(115)의 단자로부터 메모리 디바이스(110)의 다양한 구성요소(예를 들어, 디바이스 메모리 제어기(155), 메모리 다이(160), 로컬 메모리 제어기(165), 메모리 어레이(170))로 신호의 경로를 정하는 신호 경로(예를 들어, 메모리 다이(160) 내부와 같은, 메모리 디바이스(110) 또는 그 구성요소 내부의 신호 경로)를 포함할 수 있다. 신호 경로는 차동 전송 라인 및 단일 종단 전송 라인(single-ended transmission line)을 포함하는 하나 이상의 유형의 전송 라인을 사용하여 구현될 수 있다.
채널(115)(및 관련 신호 경로 및 단자)은 특정 유형의 정보를 통신하는데 전용될 수 있다. 일부 경우에, 채널(115)은 통합된 채널일 수 있고, 그러므로 다수의 개별 채널을 포함할 수 있다. 예를 들어, 데이터 채널(190)은 x4(예를 들어, 4개의 신호 경로를 포함), x8(예를 들어, 8개의 신호 경로를 포함), x16(16개의 신호 경로를 포함) 등일 수 있다. 채널을 통해 통신되는 신호는 더블 데이터 레이트(DDR) 타이밍 방식을 사용할 수 있다. 예를 들어, 신호의 일부 심볼은 클록 신호의 상승 에지에 대해 등록될 수 있고, 신호의 다른 심볼은 클록 신호의 하강 에지에 대해 등록될 수 있다. 채널을 통해 통신되는 신호는 싱글 데이터 레이트(SDR) 신호 방식을 사용할 수 있다. 예를 들어, 신호의 하나의 심볼은 각각의 클록 사이클을 위해 등록될 수 있다.
일부 경우에, 채널(115)은 하나 이상의 명령 및 어드레스(CA) 채널(186)을 포함할 수 있다. CA 채널(186)은 메모리 디바이스(110)와 외부 메모리 제어기(105) 사이에서 명령(예를 들어, 어드레스 정보)과 관련된 제어 정보를 포함하는 명령을 통신하도록 구성될 수 있다. 예를 들어, CA 채널(186)은 원하는 데이터의 어드레스를 갖는 판독 명령을 포함할 수 있다. 일부 경우에, CA 채널(186)은 상승 클록 신호 에지 및/또는 하강 클록 신호 에지에 대해 등록될 수 있다. 일부 경우에, CA 채널(186)은 어드레스 및 명령 데이터를 디코딩하기 위해 임의의 양의 신호 경로(예를 들어, 8개 또는 9개의 신호 경로)를 포함할 수 있다.
일부 경우에, 채널(115)은 하나 이상의 클록 신호(CK) 채널(188)을 포함할 수 있다. CK 채널(188)은 외부 메모리 제어기(105)와 메모리 디바이스(110) 사이에서 하나 이상의 공통 클록 신호를 통신하도록 구성될 수 있다. 각각의 클록 신호는 하이 상태(high state)와 로우 상태(low state) 사이에서 발진하고 외부 메모리 제어기(105) 및 메모리 디바이스(110)의 동작을 조화시키도록 구성될 수 있다. 일부 경우에, 클록 신호는 차동 출력(예를 들어, CK_t 신호 및 CK_c 신호)일 수 있고, CK 채널(188)의 신호 경로는 이에 따라 구성될 수 있다. 일부 경우에, 클럭 신호는 단일 종단일 수 있다. CK 채널(188)은 임의의 양의 신호 경로를 포함할 수 있다. 일부 경우에, 클록 신호(CK)(예를 들어, CK_t 신호 및 CK_c 신호)는 메모리 디바이스(110)에 대한 명령 및 어드레싱 동작, 또는 메모리 디바이스(110)에 대한 다른 시스템 전반의 동작을 위한 타이밍 기준을 제공할 수 있다. 그러므로, 클록 신호(CK)는 제어 클록 신호(CK), 명령 클록 신호(CK) 또는 시스템 클록 신호(CK)로서 다양하게 지칭될 수 있다. 시스템 클록 신호(CK)는 하나 이상의 하드웨어 구성요소(예를 들어, 발진기, 크리스탈(crystal), 논리 게이트, 트랜지스터 등)를 포함할 수 있는 시스템 클록에 의해 생성될 수 있다.
일부 경우에, 채널(115)은 하나 이상의 데이터(DQ) 채널(190)을 포함할 수 있다. 데이터 채널(190)은 외부 메모리 제어기(105)와 메모리 디바이스(110) 사이에서 데이터 및/또는 제어 정보를 통신하도록 구성될 수 있다. 예를 들어, 데이터 채널(190)은 메모리 디바이스(110)에 기록될 정보(예를 들어, 양방향) 또는 메모리 디바이스(110)로부터 판독된 정보를 통신할 수 있다.
일부 경우에, 채널(115)은 다른 목적에 전용될 수 있는 하나 이상의 다른 채널(192)을 포함할 수 있다. 이들 다른 채널(192)은 임의의 양의 신호 경로를 포함할 수 있다.
일부 경우에, 다른 채널(192)은 하나 이상의 기록 클록 신호(WCK) 채널을 포함할 수 있다. WCK에서의 'W'가 명목상으로 "기록"을 나타낼 수 있지만, 기록 클록 신호(WCK)(예를 들어, WCK_t 신호 및 WCK_c 신호)는 일반적으로 메모리 디바이스(110)를 위한 액세스 동작을 위한 타이밍 기준(예를 들어, 판독 및 기록 동작 모두를 위한 타이밍 기준)을 제공할 수 있다. 따라서, 기록 클록 신호(WCK)는 데이터 클록 신호(WCK)로서 또한 지칭될 수 있다. WCK 채널은 외부 메모리 제어기(105)와 메모리 디바이스(110) 사이에 공통 데이터 클록 신호를 통신하도록 구성될 수 있다. 데이터 클록 신호는 외부 메모리 제어기(105) 및 메모리 디바이스(110)의 액세스 동작(예를 들어, 기록 동작 또는 판독 동작)을 조화시키도록 구성될 수 있다. 일부 경우에, 기록 클록 신호는 차동 출력(예를 들어, WCK_t 신호 및 WCK_c 신호)일 수 있고, WCK 채널의 신호 경로는 이에 따라 구성될 수 있다. WCK 채널은 임의의 양의 신호 경로를 포함할 수 있다. 데이터 클록 신호(WCK)는 데이터 클록에 의해 생성될 수 있으며, 이는 하나 이상의 하드웨어 구성요소(예를 들어, 발진기, 광석 정류기, 논리 게이트, 트랜지스터 등)를 포함할 수 있다.
일부 경우에, 다른 채널(192)은 하나 이상의 오류 검출 코드(EDC) 채널을 포함할 수 있다. EDC 채널은 시스템 신뢰성을 개선하기 위해 체크섬(checksum)과 같은 오류 검출 신호를 통신하도록 구성될 수 있다. EDC 채널은 임의의 양의 신호 경로를 포함할 수 있다.
채널(115)은 다양한 다른 아키텍처를 사용하여 외부 메모리 제어기(105)를 메모리 디바이스(110)와 결합할 수 있다. 다양한 아키텍처의 예는 버스, 점대점 연결, 크로스바, 실리콘 인터포저(silicon interposer)와 같은 고밀도 인터포저, 또는 유기 기판에 형성된 채널 또는 이들의 일부 조합을 포함할 수 있다. 예를 들어, 일부 경우에, 신호 경로는 실리콘 인터포저 또는 유리 인터포저와 같은 고밀도 인터포저를 적어도 부분적으로 포함할 수 있다.
채널(115)을 통해 통신된 신호는 다양한 다른 변조 방식을 사용하여 변조될 수 있다. 일부 경우에, 2진 심볼(또는 2진 레벨) 변조 방식은 외부 메모리 제어기(105)와 메모리 디바이스(110) 사이에서 통신된 신호를 변조하기 위해 사용될 수 있다. 2진 심볼 변조 방식은 M이 2인 M-진(M-ary) 변조 방식의 예일 수 있다. 2진 심볼 변조 방식의 각각의 심볼은 1 비트의 디지털 데이터를 나타내도록 구성될 수 있다(예를 들어, 심볼은 논리 1 또는 논리 0을 나타낼 수 있다). 2진 심볼 변조 방식의 예는 비제로 복귀(non-return to-zero: NRZ), 유니폴라 인코딩, 바이폴라 인코딩, 맨체스터 인코딩, 2개의 심볼을 갖는 펄스 진폭 변조(PAM)(예를 들어, PAM2) 등을 포함하지만, 이들로 제한되지 않는다.
일부 경우에, 다중 심볼(또는 다중 레벨) 변조 방식은 외부 메모리 제어기(105)와 메모리 디바이스(110) 사이에 통신된 신호를 변조하기 위해 사용될 수 있다. 다중 심볼 변조 방식은 M이 3 이상인 M-진 변조 방식의 예일 수 있다. 다중 심볼 변조 방식의 각각의 심볼은 1 비트보다 많은 디지털 데이터를 나타내도록 구성될 수 있다(예를 들어, 심볼은 논리 00, 논리 01, 논리 10 또는 논리 11을 나타낼 수 있다). 다중 심볼 변조 방식의 예는 PAM4, PAM8, 직교 진폭 변조(QAM), 직교 위상 편이 변조(QPSK) 등을 포함하지만, 이들로 제한되지 않는다. 다중 심볼 신호 또는 PAM4 신호는 1 비트보다 많은 정보를 인코딩하기 위해 적어도 3개의 레벨을 포함하는 변조 방식을 사용하여 변조되는 신호일 수 있다. 다중 심볼 변조 방식 및 심볼은 대안적으로 비 2진, 다중 비트, 또는 고차 변조 방식 및 심볼로서 지칭될 수 있다.
일부 경우에, 채널(115)을 통해 신호를 수신하는 디바이스는 소거 회로를 통해 크로스토크의 영향을 완화시킬 수 있다. 예를 들어, 크로스토크 기여도가 데이터 신호에 추가될 때, 소거 회로는 데이터 신호에 대응하는 기준 신호에 동일한(또는 거의 동일한, 예를 들어, 유사한) 크로스토크 기여도를 도입할 수 있다. 크로스토크 기여도의 생성은, 사전 구성될 수 있거나 또는 동적으로 조정될 수 있는 소거 회로의 구성으로부터 발생할 수 있다.
도 2는 본 명세서에 개시된 바와 같은 다양한 예에 따라서 수신측 크로스토크 소거를 지원하는 메모리 다이(200)의 예를 도시한다. 메모리 다이(200)는 도 1을 참조하여 설명된 메모리 다이(160)의 예일 수 있다. 일부 경우에, 메모리 다이(200)는 메모리 칩, 메모리 디바이스, 또는 전자 메모리 장치로서 지칭될 수 있다. 메모리 다이(200)는 상이한 논리 상태를 저장하도록 프로그래밍 가능한 하나 이상의 메모리 셀(205)을 포함할 수 있다. 각각의 메모리 셀(205)은 2개 이상의 상태를 저장하도록 프로그래밍 가능할 수 있다. 예를 들어, 메모리 셀(205)은 한 번에 1 비트의 디지털 논리(예를 들어, 논리 0 및 논리 1)를 저장하도록 구성될 수 있다. 일부 경우에, 단일 메모리 셀(205)(예를 들어, 다중 레벨 메모리 셀)은 한 번에 1비트보다 많은 디지털 논리(예를 들어, 논리 00, 논리 01, 논리 10 또는 논리 11)를 저장하도록 구성될 수 있다.
메모리 셀(205)은 디지털 데이터를 나타내는 상태(예를 들어, 분극 상태 또는 유전 전하)를 저장할 수 있다. FeRAM 아키텍처에서, 메모리 셀(205)은 프로그래밍 가능 상태를 나타내는 전하 및/또는 분극을 저장하기 위한 강유전성 재료를 포함할 수 있는 커패시터를 포함할 수 있다. DRAM 아키텍처에서, 메모리 셀(205)은 프로그래밍 가능 상태를 나타내는 전하를 저장하기 위해 유전 재료를 포함하는 커패시터를 포함할 수 있다.
판독 및 기록과 같은 동작은 워드 라인(210), 디지트 라인(215) 및/또는 플레이트 라인(220)과 같은 액세스 라인을 활성화하거나 또는 선택하는 것에 의해 메모리 셀(205)에서 수행될 수 있다. 일부 경우에, 디지트 라인(215)은 또한 비트 라인으로서 지칭될 수 있다. 액세스 라인, 워드 라인 및 디지트 라인, 플레이트 라인 또는 이와 유사한 것에 대한 참조는 이해 또는 동작의 손실 없이 상호 교환 가능하다. 워드 라인(210), 디지트 라인(215) 또는 플레이트 라인(220)을 활성화하거나 선택하는 것은 각각의 라인에 전압을 인가하는 것을 포함할 수 있다.
메모리 다이(200)는 그리드형 패턴으로 배열된 액세스 라인(예를 들어, 워드 라인(210), 디지트 라인(215), 및 플레이트 라인(220))을 포함할 수 있다. 메모리 셀(205)은 워드 라인(210), 디지트 라인(215) 및/또는 플레이트 라인(220)의 교차점들에 위치될 수 있다. 워드 라인(210), 디지트 라인(215), 및 플레이트 라인(220)을 바이어싱하는 것에 의해(예를 들어, 워드 라인(210), 디지트 라인(215), 또는 플레이트 라인(220)에 전압을 인가하는 것에 의해), 단일 메모리 셀(205)은 이들의 교차점에서 액세스될 수 있다.
메모리 셀(205)에 액세스하는 것은 행 디코더(225), 열 디코더(230), 및 플레이트 드라이버(235)를 통해 제어될 수 있다. 예를 들어, 행 디코더(225)는 로컬 메모리 제어기(265)로부터 행 어드레스(row address)를 수신하고, 수신된 행 어드레스에 기초하여 워드 라인(210)을 활성화할 수 있다. 열 디코더(230)는 로컬 메모리 제어기(265)로부터 열 어드레스(column address)를 수신하고, 수신된 열 어드레스에 기초하여 디지트 라인(215)을 활성화한다. 플레이트 드라이버(235)는 로컬 메모리 제어기(265)로부터 플레이트 어드레스를 수신하고, 수신된 플레이트 어드레스에 기초하여 플레이트 라인(220)을 활성화할 수 있다. 예를 들어, 메모리 다이(200)는 WL_1 내지 WL_M으로 표기된 다수의 워드 라인(210), DL_1 내지 DL_N으로 표기된 다수의 디지트 라인(215), 및 PL_1 내지 PL_P로 표기된 다수의 플레이트 라인을 포함할 수 있으며, 여기에서, M, N 및 P는 메모리 어레이의 크기에 의존한다. 그러므로, 워드 라인(210), 디지트 라인(215), 및 플레이트 라인(220), 예를 들어, WL_1, DL_3 및 PL_1을 활성화하는 것에 의해, 그들의 교차점에 있는 메모리 셀(205)이 액세스될 수 있다. 2차원 또는 3차원 구성에서의 워드 라인(210)과 디지트 라인(215)의 교차점은 메모리 셀(205)의 어드레스로서 지칭될 수 있다. 일부 경우에, 워드 라인(210), 디지트 라인(215), 및 플레이트 라인(220)의 교차점은 메모리 셀(205)의 어드레스로서 지칭될 수 있다.
메모리 셀(205)은 커패시터(240) 및 스위칭 구성요소(245)와 같은 논리 저장 구성요소를 포함할 수 있다. 커패시터(240)는 강유전체 커패시터의 예일 수 있다. 커패시터(240)의 제1 노드는 스위칭 구성요소(245)와 결합될 수 있고, 커패시터(240)의 제2 노드는 플레이트 라인(220)와 결합될 수 있다. 스위칭 구성요소(245)는 2개의 구성요소 사이의 전자 통신을 선택적으로 확립하거나 또는 확립 해제하는 트랜지스터 또는 임의의 다른 유형의 스위치 디바이스의 예일 수 있다.
메모리 셀(205)을 선택하거나 선택 해제하는 것은 스위칭 구성요소(245)를 활성화하거나 불활성화하는 것에 의해 달성될 수 있다. 커패시터(240)는 스위칭 구성요소(245)를 사용하여 디지트 라인(215)과 전자 통신할 수 있다. 예를 들어, 커패시터(240)는 스위칭 구성요소(245)가 불활성화될 때 디지트 라인(215)으로부터 격리될 수 있고, 커패시터(240)는 스위칭 구성요소(245)가 활성화될 때 디지트 라인(215)과 결합될 수 있다. 일부 경우에, 스위칭 구성요소(245)는 트랜지스터이고, 그 동작은 트랜지스터 게이트에 전압을 인가하는 것에 의해 제어될 수 있으며, 여기에서, 트랜지스터 게이트와 트랜지스터 소스 사이의 전압 차이는 트랜지스터의 임계 전압보다 크거나 작을 수 있다. 일부 경우에, 스위칭 구성요소(245)는 p형 트랜지스터 또는 n형 트랜지스터일 수 있다. 워드 라인(210)은 스위칭 구성요소(245)의 게이트와 전자 통신할 수 있고, 워드 라인(210)에 인가되는 전압에 기초하여 스위칭 구성요소(245)를 활성화/불활성화할 수 있다.
워드 라인(210)은 전자 통신하고 있는 메모리 셀(들)(205)에 대한 액세스 동작을 수행하기 위해 사용될 수 있는 전도성 라인일 수 있다. 일부 아키텍처에서, 워드 라인(210)은 메모리 셀(205)의 스위칭 구성요소(245)의 게이트와 전자 통신할 수 있고, 메모리 셀의 스위칭 구성요소(245)를 제어하도록 구성될 수 있다. 일부 아키텍처에서, 워드 라인(210)은 메모리 셀(205)의 커패시터의 노드와 전자 통신할 수 있고, 메모리 셀(205)은 스위칭 구성요소를 포함하지 않을 수 있다.
디지트 라인(215)은 메모리 셀(205)을 감지 구성요소(250)와 연결하는 전도성 라인일 수 있다. 일부 아키텍처에서, 메모리 셀(205)은 액세스 동작의 부분 동안 디지트 라인(215)과 선택적으로 결합될 수 있다. 예를 들어, 메모리 셀(205)의 워드 라인(210) 및 스위칭 구성요소(245)는 메모리 셀(205)의 커패시터(240) 및 디지트 라인(215)을 선택적으로 결합 및/또는 격리하도록 구성될 수 있다. 일부 아키텍처에서, 메모리 셀(205)은 디지트 라인(215)과 (예를 들어, 끊임없이) 전자 통신할 수 있다.
플레이트 라인(220)은 전자 통신하고 있는 메모리 셀(들)(205)에 대한 액세스 동작을 수행하도록 사용되는 전도성 라인일 수 있다. 플레이트 라인(220)은 커패시터(240)의 노드(예를 들어, 셀 바닥)와 전자 통신할 수 있다. 플레이트 라인(220)은 (예를 들어, 디지트 라인(215)과 함께) 메모리 셀(205)의 액세스 동작 동안 커패시터(240)를 바이어싱하도록 구성될 수 있다.
감지 구성요소(250)는 메모리 셀(205)의 커패시터(240)에 저장된 상태(예를 들어, 분극 상태 또는 전하)를 검출하고 검출된 상태에 기초하여 메모리 셀(205)의 논리 상태를 결정하도록 구성될 수 있다. 메모리 셀(205)에 의해 저장된 전하는 일부 경우에 극히 작을 수 있다. 이와 같이, 감지 구성요소(250)는 메모리 셀(205)의 신호 출력을 증폭시키는 하나 이상의 감지 증폭기를 포함할 수 있다. 감지 증폭기는 판독 동작 동안 디지트 라인(215)의 전하에서의 사소한 변화를 검출할 수 있고, 검출된 전하에 기초하여 논리 0 또는 논리 1에 대응하는 신호를 생성할 수 있다.
판독 동작 동안, 메모리 셀(205)의 커패시터(240)는 신호를 그 대응하는 디지트 라인(215)으로 출력할 수 있다(예를 들어, 전하를 방전할 수 있다). 신호는 디지트 라인(215)의 전압이 변하도록 할 수 있다. 감지 구성요소(250)는 디지트 라인(215) 양단에 걸쳐 메모리 셀(205)로부터 수신된 신호를 기준 신호(255)(예를 들어, 기준 전압)와 비교하도록 구성될 수 있다. 감지 구성요소(250)는 비교에 기초하여 메모리 셀(205)의 저장된 상태를 결정할 수 있다. 예를 들어, 2진 신호 방식에서, 디지트 라인(215)이 기준 신호(255)보다 높은 전압을 가지면, 감지 구성요소(250)는 메모리 셀(205)의 저장된 상태가 논리 1이라고 결정할 수 있고, 디지트 라인(215)이 기준 신호(255)보다 낮은 전압을 가지면, 감지 구성요소(250)는 메모리 셀(205)의 저장된 상태가 논리 0이라고 결정할 수 있다.
감지 구성요소(250)는 하나 이상의 신호에서의 차이를 검출하고 증폭시키기 위한 다양한 트랜지스터 또는 증폭기를 포함할 수 있다. 메모리 셀(205)의 검출된 논리 상태는 열 디코더(230)를 통해 출력될 수 있다. 일부 경우에, 감지 구성요소(250)는 다른 구성요소(예를 들어, 열 디코더(230), 행 디코더(225))의 일부일 수 있다. 일부 경우에, 감지 구성요소(250)는 행 디코더(225), 열 디코더(230), 플레이트 드라이버(235), 다른 구성요소, 또는 이들의 임의의 조합과 전자 통신할 수 있다.
로컬 메모리 제어기(265)는 다양한 구성요소(예를 들어, 행 디코더(225), 열 디코더(230), 플레이트 드라이버(235) 및 감지 구성요소(250))를 통해 메모리 셀(205)의 동작을 제어할 수 있다. 로컬 메모리 제어기(265)는 도 1을 참조하여 설명된 로컬 메모리 제어기(165)의 예일 수 있다. 일부 경우에, 행 디코더(225), 열 디코더(230), 플레이트 드라이버(235) 및 감지 구성요소(250) 중 하나 이상은 로컬 메모리 제어기(265)와 공용되도록 배치될 수 있다. 로컬 메모리 제어기(265)는 외부 메모리 제어기(105)(또는 도 1을 참조하여 설명된 디바이스 메모리 제어기(155))로부터 하나 이상의 명령 및/또는 데이터를 수신하고, 메모리 다이(200)에 의해 사용될 수 있는 정보로 명령 및/또는 데이터를 전환하고, 메모리 다이(200)에 대해 하나 이상의 동작을 수행하고, 하나 이상의 동작을 수행하는 것에 응답하여 메모리 다이(200)로부터 외부 메모리 제어기(105)(또는 디바이스 메모리 제어기(155))로 데이터를 통신하도록 구성될 수 있다.
로컬 메모리 제어기(260)는 전송 라인을 통해 외부 디바이스에 콘텐츠를 전송하고 외부 디바이스로부터 콘텐츠를 수신할 수 있다. 예를 들어, 로컬 메모리 제어기(260)는 수신기(270)를 통해 콘텐츠를 수신할 수 있다. 본 명세서에서 설명된 바와 같이, 로컬 메모리 제어기(260)는 수신기(270)의 하나 이상의 소거 회로를 구성할 수 있다. 일부 경우에, 로컬 메모리 제어기(260)는 외부 디바이스로부터 로컬 메모리 제어기(260)로 전송된 하나 이상의 신호에 기초하여 또는 이에 의해 경험되는 크로스토크에 관한 정보를 외부 디바이스로 전송할 수 있다. 이러한 경우에, 로컬 메모리 제어기(260)는 외부 디바이스로부터 수신된 정보에 따라서 소거 회로를 구성할 수 있다. 대안적으로, 로컬 메모리 제어기(260)는 하나 이상의 소거 회로를 자율적으로 구성할 수 있다. 소거 회로가 크로스토크의 영향을 보상하는 방식으로 기준 신호를 변경할 수 있기 때문에, 희생자 신호는 수신기(270)에서 보다 신뢰 가능하게 수신될 수 있다(예를 들어, 감소된 오류율로 수신될 수 있다).
로컬 메모리 제어기(265)는 타깃 워드 라인(210), 타깃 디지트 라인(215), 및 타깃 플레이트 라인(220)을 활성화하기 위해 행, 열, 및/또는 플레이트 라인 어드레스 신호를 생성할 수 있다. 로컬 메모리 제어기(265)는 또한 메모리 다이(200)의 동작 동안 사용되는 다양한 전압 또는 전류를 생성하고 제어할 수 있다. 일반적으로, 본 명세서에서 논의된 인가된 전압 또는 전류의 진폭, 형상 또는 지속 시간은 조정되거나 변경될 수 있으며, 메모리 다이(200)를 동작시키는데 있어서 논의된 다양한 동작에 대해 상이할 수 있다.
일부 경우에, 로컬 메모리 제어기(265)는 메모리 다이(200)에 대한 사전 충전 동작(precharge operation)을 수행하도록 구성될 수 있다. 사전 충전 동작은 메모리 다이(200)의 하나 이상의 구성요소 및/또는 액세스 라인을 하나 이상의 전압 레벨로 사전 충전하는 것을 포함할 수 있다. 일부 예에서, 메모리 셀(205) 및/또는 메모리 다이(200)의 부분은 상이한 액세스 동작 사이에 사전 충전될 수 있다. 일부 예에서, 디지트 라인(215) 및/또는 다른 구성요소는 판독 동작 전에 사전 충전될 수 있다.
일부 경우에, 로컬 메모리 제어기(265)는 메모리 다이(200)의 하나 이상의 메모리 셀(205)에 대한 기록 동작(예를 들어, 프로그래밍 동작)을 수행하도록 구성될 수 있다. 기록 동작 동안, 메모리 다이(200)의 메모리 셀(205)은 목적하는 논리 상태를 저장하도록 프로그래밍될 수 있다. 일부 경우에, 복수의 메모리 셀(205)은 단일 기록 동작 동안 프로그래밍될 수 있다. 로컬 메모리 제어기(265)는 기록 동작이 수행될 타깃 메모리 셀(205)을 식별할 수 있다. 로컬 메모리 제어기(265)는 타깃 메모리 셀(205)(예를 들어, 타깃 메모리 셀(205)의 어드레스)과 전자 통신하는 타깃 워드 라인(210), 타깃 디지트 라인(215), 및/또는 타깃 플레이트 라인(220)을 식별할 수 있다. 로컬 메모리 제어기(265)는 타깃 메모리 셀(205)을 액세스하기 위해 (예를 들어, 워드 라인(210), 디지트 라인(215), 또는 플레이트 라인(220)에 전압을 인가하여) 타깃 워드 라인(210), 타깃 디지트 라인(215) 및/또는 타깃 플레이트 라인(220)을 활성화할 수 있다 로컬 메모리 제어기(265)는 메모리 셀(205)의 커패시터(240)에 특정 상태를 저장하기 위해 기록 동작 동안, 디지트 라인(215)에 특정 신호(예를 들어, 전압)를 인가하고 플레이트 라인(220)에 특정 신호(예를 들어, 전압)를 인가할 수 있으며, 특정 상태는 목적하는 논리 상태를 나타낸다.
일부 경우에, 로컬 메모리 제어기(265)는 메모리 다이(200)의 하나 이상의 메모리 셀(205)에 대해 판독 동작(예를 들어, 감지 동작)을 수행하도록 구성될 수 있다. 판독 동작 동안, 메모리 다이(200)의 메모리 셀(205)에 저장된 논리 상태가 결정될 수 있다. 일부 경우에, 복수의 메모리 셀(205)이 단일 판독 동작 동안 감지될 수 있다. 로컬 메모리 제어기(265)는 판독 동작이 수행될 타깃 메모리 셀(205)을 식별할 수 있다. 로컬 메모리 제어기(265)는 타깃 메모리 셀(205)(예를 들어, 타깃 메모리 셀(205)의 어드레스)과 전자 통신하는 타깃 워드 라인(210), 타깃 디지트 라인(215), 및/또는 타깃 플레이트 라인(220)을 식별할 수 있다. 로컬 메모리 제어기(265)는 타깃 메모리 셀(205)에 액세스하기 위해 (예를 들어, 워드 라인(210), 디지트 라인(215) 또는 플레이트 라인(220)에 전압 인가하여) 타깃 워드 라인(210), 타깃 디지트 라인(215) 및/또는 타깃 플레이트 라인(220)을 활성화할 수 있다.
타깃 메모리 셀(205)은 액세스 라인을 바이어싱하는 것에 응답하여 감지 구성요소(250)에 신호를 전달할 수 있다. 감지 구성요소(250)는 신호를 증폭시킬 수 있다. 로컬 메모리 제어기(265)는 감지 구성요소(250)를 파이어링(예를 들어, 감지 구성요소를 래칭)할 수 있고, 이에 의해 메모리 셀(205)로부터 수신된 신호를 기준 신호(255)와 비교할 수 있다. 그 비교에 기초하여, 감지 구성요소(250)는 메모리 셀(205)에 저장되는 논리 상태를 결정할 수 있다. 로컬 메모리 제어기(265)는 메모리 셀(205)에 저장된 논리 상태를 판독 동작의 일부로서 외부 메모리 제어기(105)(또는 디바이스 메모리 제어기)에 통신할 수 있다.
일부 메모리 아키텍처에서, 메모리 셀(205)에 액세스하는 것은 메모리 셀(205)에 저장된 논리 상태를 저하시키거나 파괴할 수 있다. 예를 들어, 강유전성 메모리 셀에 대해 수행된 판독 동작은 강유전성 커패시터에 저장된 논리 상태를 파괴할 수 있다. 다른 예에서, DRAM 아키텍처에서 수행되는 판독 동작은 타깃 메모리 셀의 커패시터를 부분적으로 또는 완전히 방전시킬 수 있다. 로컬 메모리 제어기(265)는 메모리 셀을 그 원래의 논리 상태로 되돌리기 위해 재기록 동작 또는 리프레시 동작을 수행할 수 있다. 로컬 메모리 제어기(265)는 판독 동작 후에 논리 상태를 타깃 메모리 셀에 재기록할 수 있다. 일부 경우에, 재기록 동작은 판독 동작의 일부로 간주될 수 있다. 추가적으로, 워드 라인(210)과 같은 단일 액세스 라인을 활성화하는 것은 그 액세스 라인과 전자 통신하는 일부 메모리 셀에 저장된 상태를 교란할 수 있다. 그러므로, 재기록 동작 또는 리프레시 동작은 액세스되지 않았을 수 있는 하나 이상의 메모리 셀에 대해 수행될 수 있다.
도 3은 본 명세서에 개시된 다양한 예에 따른 수신측 크로스토크 소거를 지원하는 시스템(300)의 예를 도시한다. 시스템(300)은 도 1을 참조하여 설명된 시스템(100)의 예일 수 있다. 시스템(300)은 송신기(305) 및 수신기(310)를 포함할 수 있다. 송신기(305)는 송신기의 동작의 양태를 지시하거나 제어할 수 있는 제어기(315)와 전자 통신하거나 이와 결합될 수 있다. 제어기(315)는 도 1을 참조하여 설명된 바와 같이, 외부 메모리 제어기(105)(호스트 또는 호스트 디바이스로서 또한 지칭됨), 프로세서(120)(예를 들어, GPU, GPGPU, CPU), 로컬 메모리 제어기(165) 또는 메모리 디바이스(110)의 예일 수 있다. 일부 경우에, 송신기(305)는 호스트 디바이스에 포함되거나 이와 결합될 수 있다. 수신기(310)는 수신기의 동작의 양태를 지시하거나 제어할 수 있는 제어기(320)를 포함하거나 이와 결합될 수 있다.
제어기(320)는 도 1을 참조하여 설명된 디바이스 메모리 제어기(155) 또는 로컬 메모리 제어기(165), 또는 도 2를 참조하여 설명된 로컬 메모리 제어기(260)의 예일 수 있다. 그래서, 일부 예에서, 수신기(310)는 제어기(320)를 통해 메모리 어레이 또는 메모리 다이(예를 들어, 메모리 다이(200))에 결합된다. 예를 들어, 수신기(310)는 도 2를 참조하여 설명된 수신기(270)의 예일 수 있다.
송신기(305)는 전송 라인(335) 상에서 전기 신호를 구동(예를 들어, 출력)할 수 있는 출력 드라이버(325)를 포함할 수 있다. 예를 들어, 출력 드라이버(325-a)는 제1 전송 라인(335-b) 상에서 제1 데이터 신호를 구동할 수 있으며, 출력 드라이버(325-b)는 제2 전송 라인(335-a) 상에서 제2 데이터 신호를 구동할 수 있으며, 출력 드라이버(325-c)는 제3 전송 라인(335-c) 상에서 제3 데이터 신호를 구동할 수 있다. 전송 라인(335)을 통해 전송된 신호는, 비록 하나의 예로서 데이터 신호로 지칭될지라도, 제어 정보 또는 사용자 콘텐츠를 전달할 수 있고, 일부 예에서 데이터를 포함하거나 포함하지 않을 수 있다(예를 들어, 다른 유형의 신호가 전송될 수 있다). 콘텐츠의 유형에 관계없이, 신호는 동시에 전송될 수 있다(예를 들어, 시간상 적어도 부분적으로 중첩되도록 병렬로 전송될 수 있다).
다수의 데이터 신호를 동시에 전송하는 것은 (예를 들어, 전송 라인(335)이 밀접하게 이격될 때) 신호들 사이에 크로스토크를 초래할 수 있다. 예를 들어, 송신기(305)가 전송 라인(335-a), 전송 라인(335-b), 및 전송 라인(335-c) 상에서 데이터 신호를 동시에 구동할 때, 전송 라인(335-a) 상의 데이터 신호 및 전송 라인(335-c) 상의 데이터 신호는 전송 라인(335-b)의 데이터 신호를 간섭할 수 있다. 전송 라인 사이의 용량성 결합 또는 유도성 결합으로 인해 발생하는 이러한 간섭은 본 명세서에서 크로스토크 또는 교차 결합으로서 지칭될 수 있다.
전송 라인(335-b)의 관점에서 고려할 때, 전송 라인(335-a) 및 전송 라인(335-c)은 공격자 전송 라인(aggressor transmission line)이라고 하고(그리고 이들의 신호는 공격자 신호로서 지칭되며), 전송 라인(335-b)는 희생자 라인이라고 한다(그리고 이들의 신호는 희생자 신호로서 지칭된다). 전송 라인(335-b)에서의 신호가 또한 전송 라인(335-a 및 335-c)에서의 신호와 간섭하더라도, 예시의 용이성을 위해, 크로스토크는 단일 전송 라인(335)의 관점으로부터 논의될 것이다. 그러나, 본 명세서에서 설명된 소거 기술은 크로스토크를 경험하는 각각의 전송 라인과 같은 각각의 전송 라인(335)은 아니더라도 적어도 일부에 대해 적용되거나 구현될 수 있다. 본 명세서에서 설명된 기술은 또한, 임의의 양(예를 들어, 임의의 수, 1 내지 N)의 공격자 신호 또는 공격자 전송 라인을 보상하도록 사용될 수 있다.
전송 라인(335)은 각각 도 1을 참조하여 설명된 바와 같은 데이터 채널(190)과 같은 채널(115)에 포함될 수 있다. 희생자 전송 라인(335)의 임계 거리 내에 있거나 그렇지 않으면 다른 라인에 대해 크로스토크를 유발하는 전송 라인(335)은 공격자 전송 라인(335)으로 간주될 수 있다. 2개의 바로 인접한 공격자 전송 라인을 참조하여 설명되었지만, 본 명세서에서 설명된 기술은 임의의 배향 또는 구성으로 임의의 수의 공격자 전송 라인에 적용 가능하다.
시스템(300)에서 도시된 바와 같이, 전송 라인(335)은 하나의 구성요소(예를 들어, 송신기(305))에서 기원할 수 있고, 동일한 디바이스 내에 있거나 있지 않을 수 있는 다른 구성요소(예를 들어, 수신기(310))에서 종료할 수 있다. 기원 및 종료 지점은 노드(핀, 패드, 단자, 전송 라인 인터페이스, 인터페이스 구성요소 또는 연결 지점 등)로 지칭될 수 있으며, 전송 라인(335)과 전송 및 수신 디바이스 사이의 인터페이스를 제공할 수 있다. 예를 들어, 노드는 전송 라인(335) 및 송신기(305)(또는 수신기(310))로 및 이로부터 전하를 전달할 수 있는 전도성 재료를 포함할 수 있다. 그러므로, 노드는 전송 라인(335)을 송신기(305) 및 수신기(310)의 더욱 큰 전기 네트워크에 (예를 들어, 물리적으로 및 전기적으로) 연결할 수 있다.
전송 라인(335)은 차동 전송 라인 또는 단일 종단 전송 라인일 수 있다. 그러므로, 전송 라인(335)은 차동 신호 방식 또는 단일 종단 신호 방식을 구현하기 위해 사용될 수 있다. 차동 신호 방식에서, 2개의 차동 전송 라인은 송신기로부터 수신기로 단일 전기 신호를 전달하도록 사용된다. 하나의 전송 라인은 신호를 운반할 수 있고, 다른 전송 라인은 반전된 버전의 신호를 운반할 수 있다. 수신기는 반전된 신호와 비반전 신호 사이의 전위차를 검출하는 것에 의해 신호로부터 정보를 추출할 수 있다. 단일 종단 신호 방식에서, 단일 종단 전송 라인은 송신기로부터 수신기로 단일 전기 신호를 전달하도록 사용된다. 이러한 경우에, 수신기는 예를 들어, 신호와 기준 신호(예를 들어, 기준 전압 회로(340)에 의해 생성될 수 있는 기준 신호(VREF)) 사이의 전위차를 검출하는 것에 의해 신호로부터 정보를 추출할 수 있다. 그러므로, 단일 종단 전송 기술을 통해 전달된 데이터 신호는, 데이터 신호를 기준 신호와 비교하고 차이를 증폭시키고 데이터의 표시를 출력하는 차동 수신기와 같은 수신기에 의해 수신될 수 있다.
상술한 바와 같이, 크로스토크는 다수의 신호가 상이한 전송 라인을 통해 동시에 전송될 때(예를 들어, 다수의 신호가 시간 도메인에서 중첩될 때) 발생할 수 있다. 이러한 크로스토크는 영향을 받는 신호의 전압을 높이거나 낮추는 것에 의해 이들 신호의 무결성에 영향을 줄 수 있다. 예를 들어, 교류 (AC) 크로스토크 성분은 직류(DC) 데이터 신호에 추가될 수 있다. 크로스토크가 임계량을 초과하여 신호의 전압을 변화시키면(예를 들어, 데이터 눈(data eye) 또는 의도된 심볼을 위한 심볼 마진 외부에 있도록), 신호에 의해 전달된 데이터는 손상되거나 손실될 수 있다.
그러나, 본 명세서에서 설명된 기술에 따르면, 수신기는 대응하는 기준 신호에 크로스토크 기여도(예를 들어, 등가 크로스토크 기여도)를 추가하는 것에 의해 데이터 신호에 대한 크로스토크 기여도를 보상할 수 있다. 기준 신호에 크로스토크 기여도의 추가는 희생자 수신 회로 및 공격자 수신 회로와 결합될 수 있는 소거 회로(345)를 통해 달성될 수 있다. 단일 종단 신호 방식이 데이터 신호와 기준 신호 사이의 차이에 기초하여 검출될 수 있기 때문에, 기준 신호 크로스토크 기여도를 데이터 신호 크로스토크 기여도에 일치시키는 것은 두 신호 사이의 관계를 보전한다.
소거 회로(345)에 의해 도입된 크로스토크 기여도는 소거 회로(345)의 전기적 특성(예를 들어, 커패시턴스, 저항, 인덕턴스)의 함수일 수 있다. 이들 특성은 소거 회로를 즉석에서 구성하는 것에 의해 동적으로 조정될 수 있다. 대안적으로, 이러한 특성은 소거 회로(345)가 제조 동안 구성될 때 설정될 수 있다.
도 4는 본 명세서에 개시된 바와 같은 다양한 예에 따른 수신측 크로스토크 소거를 지원하는 메모리 디바이스(400)의 예를 예시한다. 메모리 디바이스(400)는 도 1을 참조하여 설명된 바와 같이 메모리 디바이스(110)의 일부이거나 또는 이와 결합될 수 있다. 그러므로, 메모리 디바이스(400)는 메모리 디바이스(400)가 결합되는 하나 이상의 메모리 어레이 또는 메모리 다이를 위한 콘텐츠(예를 들어, 데이터 및/또는 제어 정보)를 수신할 수 있다. 메모리 디바이스(400)는 수신기(예컨대, 도 3을 참조하여 설명된 수신기(310)), 및 소거 회로(예컨대, 도 3을 참조하여 설명된 소거 회로(345))를 포함할 수 있다.
메모리 디바이스(400)는 도 3을 참조하여 설명된 바와 같이 시스템(300)의 일부일 수 있다. 그러므로, 메모리 디바이스(400)는 도 3을 참조하여 설명된 수신 회로(330)의 예일 수 있는 수신 회로(405-a, 405-b, 405-c)를 포함할 수 있다. 수신 회로(405)는 연산 증폭기(op amps)일 수 있거나 또는 이를 포함할 수 있다. 일부 경우에, 수신 회로(405)는 단일 종단 전송 라인(예를 들어, 전송 라인(410))과 결합되는 차동 수신기일 수 있다. 비록 3개의 수신 회로(405)로 설명되었지만, 본 명세서에서 설명된 소거 기술은 임의의 양의 수신 회로(405)를 사용하여 구현될 수 있다. 수신 회로(405)는 수신기로서 또한 지칭될 수 있다.
각각의 수신 회로(405)는 제1 반전 단자(또는 "음의" 단자)와 같은 제1 입력 단자, 및 비반전(또는 "양의") 단자와 같은 제2 입력 단자와 같은, 2개 이상의 입력 단자를 포함할 수 있다. 비반전 단자는 또한 단자로서 지칭될 수 있다. 하나 이상의 비반전 입력 단자는 각각의 송신기로부터 데이터 신호를 전달하는 전송 라인과 결합될 수 있고, 하나 이상의 반전 입력 단자는 (예를 들어, VREF, 기준 전압 회로(415)에 의해 생성될 수 있는) 기준 신호를 전달하는 전송 라인과 결합될 수 있다. 수신 회로(405)는 데이터 신호의 콘텐츠를 결정하기 위해 데이터 신호를 기준 신호와 비교할 수 있다. 예를 들어, 단일 종단 신호 방식에서, 수신 회로(405)는 데이터 신호의 전압을, 논리 0에 대한 값과 논리 1에 대한 값 사이의(예를 들어, 사이에 집중된) 값일 수 있는 기준 신호의 전압과 비교할 수 있다. 기준 전압은 기준 전압을 특정 레벨로 유지하도록 구성된 노드에 존재할 수 있다.
언급한 바와 같이, 크로스토크는 다수의 신호가 전송 라인(410)을 통해 동시에 전송될 때(예를 들어, 호스트 디바이스에 의해) 발생할 수 있다. 예를 들어, 신호(b)는 신호(a) 및 신호(c)에 의해(예를 들어, 용량성 및/또는 유도성 결합을 통해) 영향을 받을 수 있다. 크로스토크의 특성은 다른 요인들 중에서 그 시간 상수(또한 RC 또는 LC 상수로서 지칭됨) 및 심각도(또한 레벨로서 지칭됨)와 같은 특성에 의해 정의될 수 있다. 일부 예에서, 크로스토크의 레벨은 애플리케이션 및 회로 특정될 수 있으며, 전압의 관점에서 표현될 수 있다.
일부 예에서, 크로스토크가 용량성일 때, 시간 상수는 희생자 전송 라인의 저항(예를 들어, 전송 라인(410-b)의 저항) 및 희생자 전송 라인과 공격자 전송 라인 사이의 기생 커패시턴스의 함수일 수 있다. 다른 예에서, 크로스토크가 유도성일 때, 시간 상수는 희생자 전송 라인과 공격자 전송 라인 사이의 기생 인덕턴스 및 희생자 전송 라인의 저항(예를 들어, 전송 라인(410-b)의 저항)의 함수일 수 있다. 크로스토크 신호의 주파수는 일부 경우에 크로스토크에 대한 시간 상수의 역수일 수 있다.
도 3을 참조하여 설명된 소거 회로(345)와 같은 수동적 네트워크는 전송 라인들 사이의 크로스토크의 영향을 완화시키도록 사용될 수 있다. 크로스토크가 희생자 수신 회로(405-b)의 비반전 입력 단자에 들어가는 데이터 신호에 영향을 미치기 때문에, 소거 회로는 희생자 수신 회로(405-b)의 비반전 입력 단자에서 동일한 크로스토크를 생성하도록 구성될 수 있다. 예를 들어, 소거 회로는 신호(b)에 대해 만들어진 크로스토크 기여도가 수신 회로(405-b)에 도달하기 전에 대응하는 기준 신호(VREF)에 대해 설명되는(예를 들어, 또한 이에 대해 만들어지는) 것을 보장할 수 있다.
이러한 소거 회로의 하나의 예는 커패시터(C)(420) 및 저항기(R)(425)를 포함한다. 이러한 유형의 소거 회로(예를 들어, RC 소거 회로)는 시스템에서의 크로스토크가 용량성 결합으로부터 발생할 때 적절할 수 있다. RC 소거 회로에서, 커패시터는 공격자 수신 회로(들)(예를 들어, 수신 회로(405-a 및 405-c))의 비반전 입력 단자(들)와 희생자 수신 회로(예를 들어, 수신 회로(405-b))의 비반전 단자(들)과 결합될 수 있다(예를 들어, 전자 통신할 수 있다). 예를 들어, 소거 회로는 커패시터(420-a) 및 커패시터(420-c)를 포함할 수 있다. 커패시터(420-a)는 전송 라인(410-a)에 의해 유발되거나 또는 이와 관련된 크로스토크에 대한 소거를 제공할 수 있으며, 커패시터(420-c)는 전송 라인(410-c)에 의해 유발되거나 또는 이와 관련된 크로스토크에 대한 소거를 제공할 수 있다.
커패시터(420-a)는 수신 회로(405-a)의 비반전 입력 단자 및 수신 회로(405-b)의 반전 입력 단자와 결합될 수 있다. 유사하게, 커패시터(420-c)는 수신 회로(405-c)의 비반전 입력 단자 및 수신 회로(405-b)의 반전 입력 단자와 결합될 수 있다. 그 반응 특성으로 인해, 커플링 커패시터는 신호의 고주파수(예를 들어, AC 성분)는 통과시키고 신호의 저주파수(예를 들어, DC 성분)는 차단하는 고역 통과 필터로서 역할을 할 수 있다. 커패시터 값이 전송 라인들 사이의 기생 커패시턴스와 유사하면, 소거 회로를 통과한 신호는 데이터 신호에 추가된 신호와 일치한다. 그러므로, 데이터 신호와 대응하는 기준 신호 사이의 전압 차이는 전파 동안 도입된 크로스토크에 관계없이 유지될 것이다.
RC 소거 회로의 저항기(425)는 수신 회로의 단자(예를 들어, 반전 입력 단자) 및 기준 전압(VREF)(예를 들어, 기준 전압 회로(415) 또는 기준 전압을 갖는 노드)과 결합될 수 있다. 예를 들어, 저항기(425-a)는 수신 회로(405-a)의 반전 입력 단자와 결합될 수 있고, 저항기(425-b)는 수신 회로(405-b)의 반전 입력 단자와 결합될 수 있으며, 저항기(425-c)는 수신 회로(405-c)의 반전 입력 단자와 결합될 수 있다. 저항기(425)의 값은 일부 예에서 크로스토크 소거의 레벨을 결정할 수 있다.
RC 회로를 참조하여 설명되었지만, 본 명세서에서 설명된 소기 기술은 다양한 다른 회로를 사용하여 구현될 수 있으며, 예를 들어, 그 예가 도 5에 도시되어 있는 LC 회로를 사용하여 구현될 수 있다.
도 5는 본 명세서에 개시된 바와 같은 다양한 예에 따른 수신측 크로스토크 소거를 지원하는 메모리 디바이스(500)의 예를 예시한다. 메모리 디바이스(500)는 도 3을 참조하여 설명된 바와 같은 시스템(300)의 일부일 수 있다. 그러므로, 메모리 디바이스(500)는 도 3을 참조하여 설명된 수신 회로(330)의 예일 수 있는 수신 회로(505-a, 505-b, 505-c)를 포함할 수 있다. 예를 들어, 수신 회로(505)는 도 3을 참조하여 설명된 바와 같이 수신기(310)의 일부일 수 있다. 그러므로, 메모리 디바이스(500)는 메모리 디바이스(500)가 결합되는 메모리 어레이를 위한 콘텐츠를 수신할 수 있다. 일부 경우에, 메모리 디바이스(500)는 또한 메모리 제어기와 결합될 수 있다. 메모리 디바이스(500)는 도 3을 참조하여 설명된 기준 전압 회로(340)의 예일 수 있는 기준 전압 회로(515)를 포함할 수 있다. 메모리 디바이스(500)는 LC 소거 회로의 예를 포함할 수 있다.
LC 회로는 인덕터(L) 및 저항기(R)를 포함할 수 있다. 이러한 유형의 소거 회로는 시스템에서의 크로스토크가 전송 라인(510)들 사이의 유도성 결합으로 인해 발생할 때 적절할 수 있다. LC 소거 회로에서, 인덕터는 공격자 수신 회로(들)(예를 들어, 수신 회로(505-a 및 505-c)의 비반전 입력 단자(들)와 같은 하나 이상의 단자 및 희생자 수신 회로(예를 들어, 수신 회로(505-b)의 반전 단자와 같은 하나 이상의 단자와 결합될 수 있다(예를 들어, 이와 전자 통신할 수 있다).
예를 들어, LC 소거 회로는 변압기(520-a) 및 변압기(520-c)를 포함할 수 있다. 변압기(520-a)는 수신 회로(505-a)의 비반전 입력 단자 및 수신 회로(505-b)의 반전 입력 단자와 결합될 수 있다. 유사하게, 변압기(520-c)는 수신 회로(505-c)의 비반전 입력 단자 및 수신 회로(505-b)의 반전 입력 단자와 결합될 수 있다. 커플링 커패시터와 마찬가지로, 변압기는 신호의 고주파수(예를 들어, AC 성분)를 통과시키는 반면에 신호의 저주파수(예를 들어, DC 성분)를 차단하는 고역 통과 필터로서의 역할을 할 수 있다. 변압기 값이 전송 라인(510)들 사이의 기생 인덕턴스와 유사하면, LC 소거 회로를 통과한 신호는 데이터 신호에 추가된 신호와 일치할 것이다. 그러므로, 데이터 신호와 대응하는 기준 신호 사이의 전압 차이는 전파 동안 도입되는 크로스토크에 관계없이 유지된다.
도 4를 참조하여 설명된 RC 소거 회로의 저항기와 유사하게, LC 소거 회로의 저항기(들)(525)는 수신 회로 및 기준 전압(VREF)(예를 들어, 기준 전압 회로(515) 또는 기준 전압을 갖는 노드)의 반전 입력 단자와 같은 단자와 결합될 수 있다. 저항기(들)(525)의 값(들)은 일부 예에서 LC 소거 회로에 의해 제공되는 크로스토크 소거의 레벨을 결정할 수 있다.
커패시터를 참조하여 설명되었지만, 본 명세서에 설명된 임의의 소거 회로 구성 또는 동작 기술은 다른 예시적인 구성요소 또는 구성요소의 조합 중에서 커패시터 대신에 또는 이에 추가하여 인덕터를 사용하여 구현될 수 있다.
도 6은 본 명세서에 개시된 다양한 예에 따른 수신측 크로스토크 소거를 지원하는 메모리 디바이스(600)의 예를 도시한다. 메모리 디바이스(600)는 구성 가능한 레벨의 소거를 제공하는 소거 회로를 포함할 수 있다. 메모리 디바이스(600)는 수신 회로(605), 전송 라인(610), 기준 전압 회로(615), 커패시터(620), 및 저항기(625)를 포함할 수 있다. 저항기(625)는 또한 저항성 구성요소 또는 소자로서 지칭될 수 있다. 메모리 디바이스(600)의 소거 회로는, 커패시터로 (예를 들어, RC 회로로서) 도시되었지만, 인덕터로 (예를 들어, LC 회로로서) 구현될 수 있다. 수신 회로(605)는 각각 도 2 및 도 3을 참조하여 설명된 수신기(270 또는 310)의 일부일 수 있다. 그러므로, 수신 회로(605)는 메모리 디바이스(600)가 결합되는 하나 이상의 메모리 어레이를 위한 콘텐츠(예를 들어, 데이터 또는 제어 콘텐츠)를 수신할 수 있다. 일부 경우에, 메모리 디바이스(600)는 소거 회로를 구성하는 제어기를 포함하거나 이와 결합될 수 있다.
각각의 수신 회로(605)는 저항기(625)의 세트와 결합될 수 있다(예를 들어, 이와 전자 통신할 수 있다). 예를 들어, 각각의 수신 회로(605)의 반전 입력 단자는 2개 이상의 저항기(625)와 결합될 수 있다. 그러므로, 수신 회로(605-a)의 반전 입력 단자는 저항기(625-a-1 및 625-a-2)와 결합될 수 있고, 수신 회로(605-b)의 반전 입력 단자는 저항기(625-b-1 및 625-b-2)와 결합될 수 있고, 수신 회로(605-c)의 반전 입력 단자는 저항기(625-c-1 및 625-c-2)와 결합될 수 있다. 반전 입력 단자들과 결합되는 것에 더하여, 저항기(625)는 또한 기준 전압(VREF)(예를 들어, 기준 전압 회로(615)에 의해 생성된 것)를 공급하는 노드와 결합될 수 있다. 저항기(625)는, 직렬로 구성된 것으로(예를 들어, 분압기 구성으로) 도시되었지만, 일부 구현예에서, 대안적으로 병렬로 구성될 수 있다.
일부 경우에, 수신 회로(605)는 스위칭 구성요소(630)(예를 들어, 트랜지스터, 다이오드, 멀티플렉서 등)와 같은 하나 이상의 개재 구성요소를 통해 저항기와 결합될 수 있다. 스위칭 구성요소는 또한 선택 구성요소로서 지칭될 수 있다. 스위칭 구성요소(630)는 (예를 들어, 스위칭 구성요소에 인가된 전압의 레벨에 기초하여) 반전 입력 단자와 저항기(625)를 전기적으로 결합 및 분리할 수 있다. 스위칭 구성요소(630) 중 하나를 선택(예를 들어, 활성화)하는 것에 의해, 메모리 디바이스(600)는 소거 회로에 의해 제공되는 소거 레벨을 조정할 수 있다. 이러한 것은 소거 레벨이 소거 회로에서의 저항의 레벨에 비례하기 때문이다. 그래서, 스위칭 구성요소(630-a-1)를 선택하는 것은 제1 레벨의 소거(예를 들어, 50%)를 제공할 수 있고, 스위칭 구성요소(630-a-2)를 선택하는 것은 제2 레벨의 소거(예를 들어, 100%)를 제공할 수 있다.
소거 회로에 의해 제공되는 저항(그러므로 소거 레벨)이 메모리 디바이스(600)에 의해 자율적으로 선택될 수 있을지라도(예를 들어, 메모리 디바이스가 동작하고 있는 동안), 일부 경우에, 저항은 메모리 디바이스(600)의 제조 동안 선택될 수 있다. 이러한 경우, 저항기의 세트당 단일 스위칭 구성요소(630)가 활성화될 수 있다. 다른 예에서, 소거 회로는 스위칭 구성요소(630) 대신에 트레이스 중단(trace interruption)을 특징으로 할 수 있다(예를 들어, 각각의 스위칭 구성요소는 전송 라인을 형성하는 재료의 중단으로 대체될 수 있다). 이러한 경우에, 각각의 공격자에 대해 제공되는 소거 레벨은 원하는 (예를 들어, 전도성 재료로 갭을 채우는) 노드에 대한 브릿지와 같은 금속 소자를 형성하는 것에 의해 설정할 수 있다. 그러므로, 수신측 소거 회로에 의해 제공되는 소거 레벨은 (예를 들어, 제조 동안) 동적으로 선택되거나 또는 (예를 들어, 동작 동안) 정적으로 구성될 수 있다.
도 7은 본 명세서에 개시된 바와 같은 다양한 예에 따른 수신측 크로스토크 소거를 지원하는 메모리 디바이스(700)의 예를 도시한다. 메모리 디바이스(700)는 도 4 내지 도 6을 참조하여 설명된 각각의 구성요소의 예일 수 있는 수신 회로(705), 전송 라인(710), 커패시터(720), 및 저항기(725)를 포함할 수 있다. 일부 경우에, 메모리 디바이스(700)는 또한 도 3 내지 도 5를 참조하여 설명된 바와 같은 기준 전압 회로를 포함할 수 있다. 메모리 디바이스(700)는 구성 가능한 레벨의 소거뿐만 아니라 구성 가능한 시간 상수(예를 들어, 소거의 주파수 또는 대역폭)를 제공하는 소거 회로를 포함할 수 있다. 그러므로, 메모리 디바이스(700)의 소거 회로는 2개의 자유도를 제공할 수 있다. 메모리 디바이스(600)의 소거 회로는, 커패시터로 (예를 들어, RC 회로로서) 도시되었지만, 인덕터를 사용하여(예를 들어, LC 회로로서) 구현될 수 있다.
수신 회로(705)는 각각 도 2 및 도 3을 참조하여 설명된 바와 같은 수신기(270 또는 310)의 일부일 수 있다. 그러므로, 수신 회로(705)는 메모리 디바이스(700)가 결합되는 하나 이상의 메모리 어레이를 위한 콘텐츠(예를 들어, 데이터 또는 제어 콘텐츠)를 수신할 수 있다. 일부 경우에, 메모리 디바이스(700)는 소거 회로를 구성하는 제어기를 포함하거나 이와 결합될 수 있다.
소거의 대역폭(또는 "컷오프 주파수(fc)")은, 하나 이상의 커패시터(720)를 권능화(enabling)하는 반면에 다른 커패시터(들)를 무능화하는(disabling) 것에 의해 선택될 수 있다. 예를 들어, 커패시터(720-a-1)는 커패시터(720-a-2)의 값과 다른 제1 값을 가질 수 있다. 소거의 대역폭이 커패시턴스의 함수(예를 들어,
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)일 수 있기 때문에, 커패시터(720-a-1)를 권능화하는 것은 소거의 제1 대역폭을 제공할 수 있고, 커패시터(720-a-2)를 권능화하는 것은 소거의 제2 대역폭을 제공할 수 있다.
예를 들어, 커패시터(720-a-1)의 값이 커패시터(720-a-2)의 값의 절반이면, 커패시터(720-a-1)의 대역폭(예를 들어, 컷오프 주파수(fc1))은 커패시터(720-a-2)의 대역폭(예를 들어, 컷오프 주파수(fc2))의 두 배일 수 있다. 그러므로, 커패시터(720-a-1)는 그 컷오프 주파수(fc1)보다 보다 높은 주파수를 통과시키면서 그 컷오프 주파수(fc1)보다 낮은 주파수를 갖는 크로스토크 신호를 차단할 수 있다. 그리고, 커패시터(720-a-2)는 그 컷오프 주파수(fc2)보다 높은 주파수를 통과시키면서 그 컷오프 주파수(fc2)보다 낮은 주파수를 갖는 크로스토크 신호를 차단할 수 있다. 추가 대역폭(예를 들어, 컷오프 주파수)은 커패시터(720) 중 어느 것도 권능화하지 않거나 또는 둘 모두를 권능화하는 것에 의해 제공될 수 있다.
커패시터(720)가 병렬로 위치될 수 있기 때문에, 원하는 커패시터와 희생자 수신 회로(예를 들어, 수신 회로(705-b))의 반전 입력 단자 사이에 전도성 경로를 확립하는 것에 의해 하나 또는 둘 모두가 선택될 수 있다. 전도성 경로(들)는 스위칭 구성요소(730)와 같은 하나 이상의 개재 구성요소를 활성화(예를 들어, 권능화)하는 것에 의해 확립될 수 있다. 예를 들어, 스위칭 구성요소(730-a-1)를 활성화하는 것은 수신 회로(705-a)의 비반전 입력 단자 및 수신 회로(705-b)의 반전 입력 단자 사이에 전도성 경로를 제공할 수 있다. 그리고, 스위칭 구성요소(730-a-2)를 활성화하는 것은 수신 회로(705-a)의 비반전 입력 단자와 수신 회로(705-b)의 반전 입력 단자 사이에 전도성 경로를 제공할 수 있다. 그래서, 적절한 스위칭 구성요소를 활성화하는 것에 의해, 메모리 디바이스(700)는 소거 회로에 의해 제공되는 크로스토크 소거의 대역폭을 동적으로 선택할 수 있다.
스위칭 구성요소(730)가 상이한 소거 대역폭을 선택하도록 사용될 수 있을지라도, 이용 가능한 대역폭은 양이 제한될 수 있다(예를 들어, 2n 대역폭으로 제한되며, 여기서 n은 커패시터의 양이다). 대안적인 구성에서, 소거 회로는 하나 이상의 전압 제어형 커패시터(버랙터 다이오드(varactor diode) 또는 바리캡 다이오드(varicap diode)로서 또한 지칭됨)를 사용하여 더욱 넓은 범위의 소거 대역폭을 전달할 수 있다. 전압 제어형 커패시터는 이것의 제3(예를 들어, 제어) 단자에 인가된 전압에 기초하여 변하는 2개의 단자 사이의 커패시턴스를 갖는 3-단자 구성요소일 수 있다. 커패시턴스가 아날로그 전압에 반응하기 때문에, 전압 제어형 커패시터는 광범위한 커패시턴스를 제공하는 것일 수 있으며, 이는 소거 회로가 그 소거를 미세 조정하는 것을 가능하게 할 수 있다. 전압 제어형 커패시터의 사용은 또한 스위칭 구성요소(730-a)에 대한 필요성을 제거하는 것에 의해 소거 회로의 풋프린트를 감소시킬 수 있다.
구성 가능한 소거 대역폭을 제공하는 것에 추가하여(예를 들어, 구성 가능한 커패시턴스를 제공하는 것에 의해), 소거 회로는 또한 (예를 들어, 구성 가능한 저항을 제공하는 것에 의해) 구성 가능한 소거 레벨을 제공할 수 있다. 예를 들어, 소거 회로는 하나 이상의 가변 저항 회로(735)를 포함할 수 있다. 가변 저항 회로(735)는 희생자 수신 회로(705-b)의 반전 입력 단자와 결합될 수 있다. 일부 경우에, 공격자 수신 회로(705-a 및 705-c)의 반전 입력 단자는 또한 가변 저항 회로(735)와 결합될 수 있거나; 또는 공격자 수신 회로는 그 자신의 각각의 가변 저항 회로와 결합될 수 있다.
가변 저항 회로(735)는 저항기(725) 및 스위칭 구성요소(730)를 포함할 수 있다. 저항기(725-a-1) 및 저항기(725-a-2)는 병렬이고 저항기(725-a-3)와 결합될 수 있다. 추가적으로, 저항기(725-a-1)는 스위칭 구성요소(730-b-1)와 직렬일 수 있고, 저항기(725-a-2)는 스위칭 구성요소(730-b-2)와 직렬일 수 있다. 기준 전압(VREF)에 의해 경험되고 소거 회로에 의해 제공되는 저항은 스위칭 구성요소(730-b) 중 하나 또는 둘 모두를 활성화하는 것에 의해 변할 수 있다. 예를 들어, 제1 레벨의 저항은 스위칭 구성요소(730-b-1)를 활성화하고 스위칭 구성요소(730-b-2)를 비활성화하는 것에 의해 제공될 수 있다. 제2 레벨의 저항은 스위칭 구성요소(730-b-2)를 활성화하고 스위칭 구성요소(730-b-1)를 비활성화하는 것에 의해 제공될 수 있다. 그리고, 제3 레벨의 저항은 스위칭 구성요소(730-b-1)와 스위칭 구성요소(730-b-2) 모두를 활성화하는 것에 의해 제공될 수 있다. 그러므로, 가변 저항 회로(735)는 소거 회로를 위해 구성 가능한 저항을 제공할 수 있다.
도 8은 본 명세서에 개시된 바와 같은 다양한 예에 따른 수신측 크로스토크 소거를 지원하는 프로세스 흐름(800)의 예를 도시한다. 프로세스 흐름(800)의 양태는 호스트(805) 및 수신기(810)에 의해 수행될 수 있다. 호스트(805)는 도 1을 참조하여 설명된 외부 메모리 제어기(105)의 예일 수 있으며, 수신기(810)는 도 3을 참조하여 설명된 수신기(310)의 예일 수 있다. 수신기(810)는 도 3 내지 도 7을 참조하여 설명된 소거 회로 중 하나 이상을 포함할 수 있다. 프로세스 흐름(800)은 소거 회로(들)을 위한 협력 구성 프로세스의 양태를 포함할 수 있다. 2개의 신호를 참조하여 설명되었지만, 프로세스 흐름(800)의 구성 기술은 임의의 양의 신호에 대해 구현될 수 있다.
(815)에서, 수신기(810) 및 호스트(805)는 구성 프로세스를 설정하고 개시하는 제어 신호 방식을 교환할 수 있다. (820)에서, 호스트(805)는 하나 이상의 테스트 신호를 전송할 수 있고, 수신기(810)는 수신할 수 있다. 예를 들어, 호스트(805)는 제1 전송 라인을 통해 제1 테스트 신호를 수신기(810)로 전송할 수 있다. 제1 테스트 신호는 다른 신호와 독립적으로 전송될 수 있다(예를 들어, 제1 테스트 신호는 기간(x) 동안 전송된 유일한 신호일 수 있다). 그러므로, 제1 테스트 신호는 크로스토크를 경험하지 않은 베이스라인 신호로서 작용할 수 있다. 제1 테스트 신호(및 대응하는 기준 신호)를 수신할 때, 수신기(810)는 825)에서 제1 테스트 신호에 대한 측정을 수행할 수 있다. 수신기(825)는 추후 참조를 위해 측정 결과를 저장하고, 및/또는 호스트(805)로 측정 결과를 전송할 수 있다.
(830)에서, 수신기(810)는 상이한 전송 라인을 통해 동시에 다수의 테스트 신호를 수신할 수 있다. 예를 들어, 수신기(810)는 제1 전송 라인을 통해 제1 테스트 신호의 다른 버전을, 그리고 제2 전송 라인을 통해 제2 테스트 신호를 수신할 수 있다. 테스트 신호들의 수신은 시간적으로 적어도 부분적으로 중첩될 수 있고, 데이터 신호들은 PAM2, PAM4 등과 같은 다중 레벨 변조 방식으로 변조될 수 있다. 또한 830에서, 또는 이전 또는 이후의 임계 시간 양 내에서, 수신기(810)는 하나 이상의 기준 신호를 수신할 수 있다. 기준 신호는 논리 0과 논리 1에 대응하는 데이터 신호의 전압 값 사이에 있는 값을 갖는 DC 전압일 수 있다. 기준 신호(들)는 저항기와 같은 하나 이상의 저항성 소자가 산재된 전송 라인들을 통해 수신될 수 있다.
(835)에서, 수신기(810)는 제1 테스트 신호에 대한 측정을 수행할 수 있다. 측정은 (825)에서 수행된 것과 동일하거나 유사할 수 있다. (840)에서, 수신기(810)는, 제2 데이터 신호에 의해 유발되고 제1 데이터 신호에 의해 경험되는 크로스토크의 특성을 결정할 수 있다. 수신기(810)는 테스트 신호의 측정에 기초하여 크로스토크 특성을 결정할 수 있다. 일부 예에서, 크로스토크 특성은 크로스토크 기여도의 주파수(예를 들어, 크로스토크 신호의 주파수) 및/또는 크로스토크의 심각도(예를 들어, 크로스토크 신호의 전압 또는 전류 레벨)를 포함한다. 일부 경우에, (835)에서의 측정 결과는 호스트(805)에서 분석을 위해 호스트(805)로 전송될 수 있다.
(845)에서, 수신기(810)는 크로스토크 특성에 관한 정보를 호스트(805)에 전송할 수 있다. 정보는 크로스토크 주파수 및/또는 심각도의 표시를 포함할 수 있다. (850)에서, 수신기(810)는 (예를 들어, 크로스토크 정보에 응답하여) 호스트(805)로부터 제어 정보를 수신할 수 있다. 제어 정보는 수신기(810)에 포함된 소거 회로의 구성을 나타낼 수 있다. 하나의 예에서, 제어 정보는 수신기(810)가 활성화 및/또는 비활성화해야 하는 특정 스위칭 구성요소를 나타낼 수 있다. 다른 예에서, 제어 정보는 소거 회로의 특정 구성에 대응하는 소거 모드의 표시를 포함할 수 있다. 예를 들어, 소거 회로는, 각각 대역폭 및 강도의 고유한 조합과 관련되고 각각 소거 모드에 의해 표현되는 소거의 x 변형을 제공할 수 있다.
(855)에서, 수신기(810)는 제어 정보에 기초하여 또는 제어 정보에 의해 나타난 바와 같은 소거 회로를 구성할 수 있다. 소거 회로를 구성하는 것은 (예를 들어, 소거 회로 내에서 하나 이상의 전도성 경로를 설정 및/또는 차단하는 것에 의해) 하나 이상의 스위칭 구성요소를 활성화 및/또는 비활성화하는 것을 포함할 수 있다. 추가적으로 또는 대안적으로, 수신기(810)는 소거 회로의 하나 이상의 구성요소에 인가된 전압(들)을 변경하는 것에 의해 (예를 들어, 스위칭 구성요소 또는 전압 의존형 커패시터에 인가된 제어 전압을 변경하는 것에 의해) 소거 회로를 구성할 수 있다.
수신기(810)가 크로스토크 특성을 결정하는 것으로 설명되었지만, 일부 경우에, 호스트(805)가 크로스토크 특성을 결정할 수 있다. 예를 들어, 호스트(805)는 수신기(810)로부터 측정 정보를 수신하여 크로스토크 특성을 스스로 결정할 수 있다. 크로스토크 특성을 결정하는 디바이스에 관계없이, 특성은 소거 회로(들)의 구성을 위한 기초로서 역할을 할 수 있다.
도 9는 본 명세서에 개시된 바와 같은 다양한 예에 따른 수신측 크로스토크 소거를 지원하는 프로세스 흐름(900)의 예를 예시한다. 프로세스 흐름(900)의 양태는 호스트(905) 및 수신기(910)에 의해 수행될 수 있다. 호스트(905)는 도 1을 참조하여 설명된 외부 메모리 제어기(105)의 예일 수 있으며, 수신기(910)는 도 3을 참조하여 설명한 수신기(910)의 예일 수 있다. 수신기(910)는 도 3 내지 도 7을 참조하여 설명된 바와 같은 소거 회로 및 수신 회로 중 하나 이상을 포함할 수 있다. 프로세스 흐름(900)은 소거 회로(들)에 대한 자율 구성 프로세스의 양태를 포함할 수 있다. 2개의 신호를 참조하여 설명되었지만, 프로세스 흐름(900)의 구성 기술은 임의의 양의 신호를 위해 구현될 수 있다.
(915-a)에서, 수신기(910)는 제1 회로(예를 들어, 수신 회로)의 제1 비반전 입력에서 제1 데이터 신호를 수신할 수 있다. 제1 데이터 신호는 제1 회로의 제1 비반전 입력과 결합된 제1 전송 라인을 통해 수신될 수 있다. (915-b)에서, 수신기(910)는 제2 회로(예를 들어, 수신 회로)의 제2 비반전 입력에서 제2 데이터 신호를 수신할 수 있다. 제2 데이터 신호는 제2 회로의 제2 비반전 입력과 결합된 제2 전송 라인을 통해 수신될 수 있다. (915-c)에서, 수신기(910)는 하나 이상의 기준 신호(예를 들어, 제1 회로의 반전 입력에서의 제1 기준 신호 및 제2 회로의 반전 입력에서의 제2 기준 신호)를 수신할 수 있다. (915)에서 수신된 신호는 동시에 또는 실질적으로 동시에 수신될 수 있다.
(920)에서, 수신기(910)는 제2 데이터 신호로 인해 제1 데이터 신호에 추가된 크로스토크의 하나 이상의 특성을 결정할 수 있다. 크로스토크는 기준 신호에 및/또는 베이스라인 신호 방식(예를 들어, 도 8을 참조하여 설명된 것)과의 비교에 적어도 부분적으로 기초하여 결정될 수 있다. 예를 들어, 크로스토크 특성은 데이터 신호의 측정에 기초하여 결정될 수 있다. 일부 경우에, 수신기(910)는 예를 들어, (925)에서, 제2 데이터 신호에 의해 유발된 크로스토크 기여도의 신호 주파수를 결정할 수 있다. 추가적으로 또는 대안적으로, 수신기(910)는 크로스토크 기여도의 심각도(예를 들어, 데이터 신호에 대한 크로스토크 신호의 비율)를 결정할 수 있다.
(935)에서, 수신기(910)는 크로스토크 특성에 기초하여 소거 회로를 구성할 수 있다. 예를 들어, (940)에서, 수신기(910)는 크로스토크 신호(들)의 주파수에 기초하여 소거 회로의 커패시턴스를 조정할 수 있다. 이러한 예에서, 수신기(910)는 제1 회로의 반전 입력과 하나 이상의 커패시터 또는 인덕터 사이에 전도성 경로를 확립할 수 있다. 그러므로, 수신기(910)는 소거 회로에 의해 제공되는 소거 대역폭을 구성할 수 있다. 다른 예에서, 수신기(910)는 예를 들어, 945에서, 크로스토크의 심각도에 기초하여 소거 회로의 저항을 조정할 수 있다. 이러한 예에서, 수신기(910)는 제1 회로의 반전 입력과 하나 이상의 저항기 사이에 전도성 경로를 확립할 수 있다. 그러므로, 수신기(910)는 소거 회로에 의해 제공되는 소거 강도를 구성할 수 있다. 소거 회로의 커패시턴스, 인덕턴스, 및/또는 저항을 구성하는 것에 의해, 수신기(910)는 제1 회로에 의해 경험되는 크로스토크를 보상하기 위해 소거를 조정할 수 있다.
도 10은 본 명세서에 개시된 바와 같은 다양한 예에 따른 수신측 크로스토크 소거를 지원하는 장치(1005)의 블록도(1000)를 도시한다. 장치(1005)는 도 1을 참조하여 설명된 메모리 디바이스(110) 또는 메모리 다이(160)의 예일 수 있다. 장치(1005)는 수신기(1010), 크로스토크 구성요소(1015), 송신기(1020), 및 구성 관리자(1025)를 포함할 수 있다. 이들 모듈의 각각은 (예를 들어, 하나 이상의 버스를 통해) 서로 직접 또는 간접적으로 통신할 수 있다. 장치(1005)는 또한 (예를 들어, 수신기(1010)와 결합된) 하나 이상의 소거 회로를 포함할 수 있다. 장치(1005)에 도시된 구성요소 중 하나 이상은 도 3을 참조하여 설명된 바와 같이 제어기(320)에 포함되거나 또는 이와 결합될 수 있다.
일부 경우에, 장치(1005)는 이것의 소거 회로 중 하나 이상에 대한 구성을 결정하기 위해 호스트 디바이스와 협력할 수 있다. 이러한 경우에, 수신기(1010)는 제1 전송 라인을 통해 제1 신호를, 제2 전송 라인을 통해 제2 신호를 동시에 수신할 수 있다. 크로스토크 구성요소(1015)는 제1 신호에 대한 제2 신호의 크로스토크 기여도를 결정할 수 있다. 송신기(1020)는 크로스토크 기여도의 표시를 호스트 디바이스에 전송할 수 있다. 수신기(1010)는 (예를 들어, 표시에 응답하여) 제2 신호에 의해 유발된 크로스토크를 소거하기 위한 회로(예를 들어, 소거 회로)의 구성을 나타내는 제어 정보를 수신할 수 있다. 소거 회로는 제2 전송 라인과 결합되고, 제1 전송 라인으로부터 격리될 수 있다. 그리고, 구성 관리자(1025)는 제어 정보에 적어도 부분적으로 기초하여 소거 회로를 구성할 수 있다.
수신기(1010)는 도 3 내지 도 7을 참조하여 설명된 수신기의 예일 수 있다. 따라서, 수신기(1010)는 하나 이상의 전송 라인을 통해 다양한 데이터 신호, 테스트 신호, 제어 신호, 및 기준 신호를 수신할 수 있다. 반대로, 송신기(1020)는 하나 이상의 전송 라인을 통해 다양한 데이터 신호, 테스트 신호, 제어 신호, 및 기준 신호를 전송할 수 있다. 수신기(1010) 및 송신기(1020)는, 별도의 구성요소로서 도시되었지만, (예를 들어, 트랜시버 내에서) 공용되도록 배치될 수 있다. 협력 구성의 예에서, 수신기(1010)는 제3 전송 라인을 통해 기준 신호를 수신할 수 있다.
크로스토크 구성요소(1015)는 (예를 들어, 하나 이상의 측정 및/또는 비교를 만드는 것에 의해) 하나 이상의 신호에 의해 경험되는 크로스토크의 특성을 결정할 수 있다.
구성 관리자(1025)는 다양한 구성요소에 다양한 전압을 인가하는 것에 의해 소거 회로(들)를 구성할 수 있다. 협력 구성의 맥락에서, 수신기(1010)가 제3 전송 라인을 통해 기준 신호를 수신할 때, 구성 관리자(1025)는 제3 전송 라인과 결합된 회로의 스위칭 구성요소의 상태를 변경하는 것에 의해 크로스토크를 소거하기 위한 회로를 구성할 수 있다. 이러한 경우에, 회로는 제3 전송 라인과 결합된 저항기를 포함할 수 있다. 그러므로, 스위칭 구성요소의 상태를 변경하는 것은 스위칭 구성요소를 활성화하는 것에 의해 저항기와 수신기 사이에 전도성 경로를 확립하는 것을 포함할 수 있다.
협력 구성의 일부 경우에, 구성 관리자(1025)는 회로의 커패시터 또는 인덕터와 결합된 스위칭 구성요소의 상태를 변경하는 것에 의해 소거 회로를 구성할 수 있으며, 여기에서, 커패시터 또는 인덕터는 제2 전송 라인과 결합된다. 하나의 예에서, 상태를 변경하는 것은 제어 정보에 의해 표시되는 소거 모드 또는 제어 정보에 포함된 스위칭 구성요소의 표시에 적어도 부분적으로 기초한다. 다른 예에서, 커패시터 또는 인덕터가 전압 제어형 커패시터일 때, 소거 회로를 구성하는 것은 전압 제어형 커패시터에 인가되는 전압을 변경하는 것을 포함할 수 있다.
일부 경우에, 장치(1005)는 (예를 들어, 호스트 디바이스와 제어 정보를 교환함이 없이) 그의 소거 회로(들)를 자율적으로 구성할 수 있다. 이들 예에서, 수신기(1010)는 제1 회로의 입력에서 제1 데이터 신호를 수신하고, 제1 회로의 반전 입력에서 기준 신호를 수신할 수 있다. 수신기(1010)는 또한 제2 회로의 입력에서 제2 데이터 신호를 수신할 수 있다. 크로스토크 구성요소(1015)는 기준 신호에 적어도 부분적으로 기초하여 제1 데이터 신호에 대한 제2 데이터 신호의 크로스토크 기여도를 결정할 수 있다. 그리고, 구성 관리자(1025)는 크로스토크 기여도에 적어도 부분적으로 기초하여 소거 회로를 구성할 수 있으며, 소거 회로는 제1 회로의 반전 입력 및 제2 회로의 입력과 결합된다.
자율 구성의 하나의 예에서, 크로스토크 구성요소(1015)는 크로스토크 기여도의 레벨을 결정할 수 있다. 이러한 경우에, 구성 관리자(1025)는 크로스토크 기여도의 레벨을 결정하는 것에 적어도 부분적으로 기초하여 제1 회로의 반전 입력과 하나 이상의 저항기 사이에 전도성 경로를 확립하는 것에 의해 소거 회로를 구성할 수 있다. 구성 관리자(1025)는 또한 제1 회로의 반전 입력으로부터 하나 이상의 저항기를 격리할 수 있다.
자율 구성의 다른 예에서, 크로스토크 구성요소(1015)는 크로스토크 기여도의 신호 주파수를 결정할 수 있다. 이러한 경우에, 구성 관리자(1025)는 크로스토크 기여도의 신호 주파수를 결정하는 것에 적어도 부분적으로 기초하여 제1 회로의 반전 입력과 하나 이상의 커패시터 또는 인덕터 사이에 전도성 경로를 확립하는 것에 의해 소거 회로를 구성할 수 있다. 구성 관리자(1025)는 또한 제1 회로의 반전 입력으로부터 회로의 하나 이상의 커패시터 또는 인덕터를 격리할 수 있다.
도 11은 본 명세서에 개시된 바와 같은 다양한 예에 따른 수신측 크로스토크 소거를 지원하는 방법(1100)의 예를 도시한다. 방법(1100)의 동작은 협력적인 구성 프로세스를 용이하게 할 수 있다. 방법(1100)의 동작은 본 명세서에 설명된 바와 같은 장치 또는 그 구성요소에 의해 구현될 수 있다. 예를 들어, 방법(1100)의 동작은 도 3 내지 도 7을 참조하여 설명된 바와 같은 수신기에 의해 수행될 수 있다. 일부 예에서, 메모리 제어기는 다음에 설명된 기능을 수행하도록 메모리 디바이스의 기능 요소를 제어하기 위해 명령의 세트를 실행할 수 있다. 추가적으로 또는 대안적으로, 메모리 디바이스는 특수 목적 하드웨어를 사용하여 다음에 설명된 기능의 양태를 수행할 수 있다.
(1105)에서, 방법은 호스트 디바이스로부터 메모리 디바이스에서, 제1 전송 라인을 통해 제1 신호를, 제2 전송 라인을 통해 제2 신호를 동시에 수신하는 단계를 포함할 수 있다. (1105)의 동작은 도 3 내지 도 9를 참조하여 설명된 방법에 따라서 수행될 수 있다. 일부 예에서, (1105)의 동작의 양태는 도 3 내지 도 7 및 도 10을 참조하여 설명된 바와 같은 수신기에 의해 수행될 수 있다.
(1110)에서, 방법은 제1 신호에 대한 제2 신호의 크로스토크 기여도를 결정하는 단계를 포함할 수 있다. (1110)의 동작은 도 3 내지 도 9를 참조하여 설명된 방법에 따라서 수행될 수 있다. 일부 예에서, (1110)의 동작의 양태는 도 10을 참조하여 설명된 바와 같은 크로스토크 구성요소(1015)에 의해 수행될 수 있다.
(1115)에서, 방법은 호스트 디바이스에 크로스토크 기여도의 표시를 호스트 디바이스에 전송하는 단계를 포함할 수 있다. (1115) 단계의 동작은 도 3 내지 도 9를 참조하여 설명된 방법에 따라서 수행될 수 있다. 일부 예에서, (1115)의 동작의 양태는 도 10을 참조하여 설명된 바와 같은 송신기(1020)에 의해 수행될 수 있다.
(1120)에서, 방법은 호스트 디바이스로부터(예를 들어, 표시에 응답하여), 제2 신호에 의해 유발된 크로스토크를 소거하기 위한 회로의 구성을 나타내는 제어 정보를 수신하는 단계를 포함할 수 있다. 회로는 제2 전송 라인과 결합될 수 있고, 제1 전송 라인으로부터 격리될 수 있다. (1120)의 동작은 도 3 내지 도 9를 참조하여 설명된 방법에 따라서 수행될 수 있다. 일부 예에서, (1120)의 동작의 양태는 도 3 내지 도 7 및 도 10을 참조하여 설명된 바와 같은 수신기에 의해 수행될 수 있다.
(1125)에서, 방법은 제어 정보에 적어도 부분적으로 기초하여 크로스토크를 소거하기 위한 회로를 구성하는 단계를 포함할 수 있다. (1125) 단계의 동작은 도 3 내지 도 9를 참조하여 설명된 방법에 따라서 수행될 수 있다. 일부 예에서, (1125)의 동작의 양태는 도 10을 참조하여 설명된 바와 같은 구성 관리자(1025)에 의해 수행될 수 있다.
일부 예에서, 본 명세서에서 설명된 바와 같은 장치는 방법(1100)과 같은 방법 또는 방법들을 수행할 수 있다. 장치는, 제1 전송 라인을 통해 제1 신호를, 제2 전송 라인을 통해 제2 신호를 동시에 수신하고; 제1 신호에 대한 제2 신호의 크로스토크 기여도를 결정하고; 크로스토크 기여도의 표시를 호스트 디바이스에 전송하고; 표시에 응답하여, 제2 신호에 의해 유발된 크로스토크를 소거하기 위한 회로의 구성을 나타내는 제어 정보를 수신하되, 여기서 상기 회로는 제2 전송 라인과 결합되고 제1 전송 라인으로부터 격리되고; 그리고 제어 정보에 적어도 부분적으로 기초하여 크로스토크를 소거하기 위한 회로를 구성하기 위한 특징, 수단 또는 명령(예를 들어, 프로세서에 의해 실행 가능한, 비일시적 컴퓨터 판독 가능 매체 저장 명령)을 포함할 수 있다.
장치는 또한 회로의 커패시터 또는 인덕터와 결합된 스위칭 구성요소의 상태를 변경하기 위한 특징, 수단 또는 명령을 포함할 수 있으며, 커패시터 또는 인덕터는 제2 전송 라인과 결합된다. 일부 경우에, 상태를 변경하는 것은 제어 정보에 의해 표시되는 소거 모드 또는 제어 정보에 포함된 스위칭 구성요소의 표시에 적어도 부분적으로 기초한다. 일부 경우(예를 들어, 커패시터 또는 인덕터가 전압 제어형 커패시터일 때), 회로를 구성하기 위한 특징, 수단 또는 명령은 전압 제어형 커패시터에 인가되는 전압을 변경하기 위한 특징, 수단 또는 명령을 포함한다.
장치는 또한 제3 전송 라인을 통해 기준 신호를 수신하기 위한 특징, 수단 또는 명령을 포함할 수 있으며, 크로스토크를 소거하기 위한 회로를 구성하는 것은 제3 전송 라인과 결합된 회로의 스위칭 구성요소의 상태를 변경하는 것을 포함한다. 이러한 예에서, 회로는 제3 전송 라인과 결합된 저항기를 포함할 수 있다. 그러므로, 일부 예에서, 스위칭 구성요소의 상태를 변경하기 위한 특징, 수단 또는 명령은 스위칭 구성요소를 활성화하는 것에 의해 저항기와 수신기 사이에 전도성 경로를 확립하기 위한 특징, 수단 또는 명령을 포함한다.
도 12는 본 명세서에 개시된 바와 같은 다양한 예에 따른 수신측 크로스토크 소거를 지원하는 방법(1200)의 예를 예시한다. 방법(1200)의 동작은 자율 구성 프로세스를 용이하게 할 수 있다. 방법(1200)의 동작은 본 명세서에 설명된 바와 같은 장치 또는 그 구성요소에 의해 구현될 수 있다. 예를 들어, 방법(1200)의 동작은 도 3 내지 도 7을 참조하여 설명된 바와 같은 수신기에 의해 수행될 수 있다. 일부 예에서, 메모리 제어기는 다음에 설명된 기능을 수행하도록 메모리 디바이스의 기능 요소를 제어하기 위해 명령의 세트를 실행할 수 있다. 추가적으로 또는 대안적으로, 메모리 디바이스는 특수 목적 하드웨어를 사용하여 다음에 설명된 기능의 양태를 수행할 수 있다.
(1205)에서, 방법은 메모리 디바이스에서, 제1 회로의 입력에서 제1 데이터 신호 및 제1 회로의 반전 입력에서 기준 신호를 수신하는 단계를 포함할 수 있으며, 제1 신호는 호스트 디바이스로부터 수신된다. (1205)의 동작은 도 3 내지 도 9를 참조하여 설명된 방법에 따라서 수행될 수 있다. 일부 예에서, (1205)의 동작의 양태는 도 3 내지 도 7 및 도 10을 참조하여 설명된 바와 같은 수신기에 의해 수행될 수 있다.
(1210)에서, 방법은 호스트 디바이스로부터, 제2 회로의 입력에서 제2 데이터 신호를 수신하는 단계를 포함할 수 있다. (1210)의 동작은 도 3 내지 도 9를 참조하여 설명된 방법에 따라서 수행될 수 있다. 일부 예에서, (1210)의 동작의 양태는 도 3 내지 도 7 및 도 10을 참조하여 설명된 바와 같은 수신기에 의해 수행될 수 있다.
(1215)에서, 방법은 기준 신호에 적어도 부분적으로 기초하여 제1 데이터 신호에 대한 제2 데이터 신호의 크로스토크 기여도를 결정하는 단계를 포함할 수 있다. (1215) 단계의 동작은 도 3 내지 도 9를 참조하여 설명된 방법에 따라서 수행될 수 있다. 일부 예에서, (1215)의 동작의 양태는 도 10을 참조하여 설명된 바와 같은 크로스토크 구성요소(1015)에 의해 수행될 수 있다.
(1220)에서, 방법은 크로스토크 기여도에 적어도 부분적으로 기초하여 크로스토크를 소거하기 위한 회로를 구성하는 단계를 포함할 수 있고, 크로스토크를 소거하기 위한 회로는 제1 회로의 반전 입력 및 제2 회로의 입력과 결합된다. (1220)의 동작은 도 3 내지 도 9를 참조하여 설명된 방법에 따라서 수행될 수 있다. (1220의 동작의 양태는 도 10을 참조하여 설명된 바와 같은 구성 관리자(1025)에 의해 수행될 수 있다.
일부 예에서, 본 명세서에서 설명된 장치는 방법(1200)과 같은 방법 또는 방법들을 수행할 수 있다. 장치는 제1 회로의 입력에서 제1 데이터 신호를, 그리고 제1 회로의 반전 입력에서 기준 신호를 수신하고; 제2 회로의 입력에서 제2 데이터 신호를 수신하고; 기준 신호에 적어도 부분적으로 기초하여 제1 데이터 신호에 대한 제2 데이터 신호의 크로스토크 기여도를 결정하고; 크로스토크 기여도에 적어도 부분적으로 기초하여 크로스토크를 소거하기 위한 회로로서, 제1 회로의 반전 입력 및 제2 회로의 입력과 결합된 상기 회로를 구성하기 위해 특징, 수단 또는 명령(예를 들어, 프로세서에 의해 실행 가능한, 비일시적 컴퓨터 판독 가능 매체 저장 명령)을 포함할 수 있다.
장치는 또한 크로스토크 기여도의 레벨을 결정하기 위한 특징, 수단 또는 명령(예를 들어, 프로세서에 의해 실행 가능한, 비일시적 컴퓨터 판독 가능 매체 저장 명령)을 포함할 수 있다. 이러한 경우에, 회로를 구성하기 위한 특징, 수단 또는 명령(예를 들어, 프로세서에 의해 실행 가능한, 비일시적 컴퓨터 판독 가능 매체 저장 명령)은 크로스토크를 제거하기 위한 특징, 수단 또는 명령을 포함할 수 있고, 크로스토크 기여도의 레벨을 결정하는 것에 적어도 부분적으로 기초하여 제1 회로의 반전 입력과 하나 이상의 저항기 사이에 전도성 경로를 확립하는 것을 포함할 수 있다. 장치는 또한 회로를 구성하기 위한 특징, 수단 또는 명령을 포함할 수 있으며, 또한 제1 회로의 반전 입력으로부터 하나 이상의 저항기를 격리하는 것을 포함할 수 있다.
장치는 또한 크로스토크 기여도의 신호 주파수를 결정하기 위한 특징, 수단 또는 명령을 포함할 수 있다. 이러한 경우에, 회로를 구성하기 위한 특징, 수단 또는 명령은 크로스토크 기여도의 신호 주파수를 결정하는 것에 적어도 부분적으로 기초하여 제1 회로의 반전 입력과 하나 이상의 커패시터 또는 인덕터 사이에 전도성 경로를 확립하기 위한 특징, 수단 또는 명령을 포함할 수 있다. 일부 예에서, 회로를 구성하기 위한 특징, 수단 또는 명령은 제1 회로의 반전 입력으로부터 회로의 하나 이상의 커패시터 또는 인덕터를 격리하기 위한 특징, 수단 또는 명령을 포함할 수 있다.
일부 예에서, 방법(1100 및/또는 1200)의 양태를 수행하는 장치는, 각각의 메모리 셀이 용량성 저장 소자를 포함하는, 메모리 셀의 어레이; 메모리 셀 어레이와 결합되고 메모리 셀 어레이를 위한 데이터 신호 또는 명령 신호, 또는 둘 모두를 복조하거나 또는 디코딩하도록 구성된 제어기; 제어기와 결합되고, 기준 신호를 증폭시키도록 구성된 제1 반전 입력 및 제1 데이터 신호를 증폭시키도록 구성된 제1 입력을 포함하는 제1 회로; 제어기와 결합되고, 기준 신호를 증폭시키도록 구성된 제2 반전 입력, 및 제2 데이터 신호를 증폭시키도록 구성된 제2 입력을 포함하는 제2 회로; 및 제1 반전 입력 및 상기 제2 입력과 결합되고, 임계 주파수보다 낮은 제2 데이터 신호의 주파수 서브 세트를 차단하도록 구성된 커패시터 또는 인덕터를 포함할 수 있다.
일부 경우에, 커패시터 또는 인덕터는 임계 주파수보다 높은 제2 데이터 신호의 제2 주파수 서브 세트를 제1 반전 입력에 전달하도록 추가로 구성된다.
일부 경우에, 장치는, 커패시터 또는 인덕터와 결합되고 제1 반전 입력 및 커패시터 또는 인덕터를 포함하는 전도성 경로를 선택적으로 확립하도록 구성된 스위칭 구성요소를 포함한다. 이러한 경우에, 장치는 또한 제2 입력과 결합된 제2 커패시터 또는 인덕터, 및 제2 커패시터 또는 인덕터와 결합되고 제1 반전 입력 및 제2 커패시터 또는 인덕터를 포함하는 제2 전도성 경로를 선택적으로 확립하도록 구성된 제2 스위칭 구성요소를 포함할 수 있다.
일부 경우에, 장치는 전압을 생성하기 위한 회로로부터 기준 신호를 제공하도록 구성된 노드와 결합된 저항기, 및 저항기와 제1 반전 입력 사이에 전도성 경로를 선택적으로 확립하도록 구성된 스위칭 구성요소를 포함할 수 있다.
일부 예에서, 방법(1100 및/또는 1200)의 양태를 수행하는 장치는, 복수의 메모리 셀을 포함하는 메모리 어레이; 메모리 어레이에 결합된 제어기; 제어기와 결합되고 반전 입력 단자를 포함하는 제1 수신기; 제어기와 결합되고 입력 단자를 포함하는 제2 수신기; 제1 수신기의 반전 입력 단자 및 제2 수신기의 입력 단자와 결합된 커패시터 또는 인덕터; 및 반전 입력 단자 및 기준 전압 회로와 결합된 저항기를 포함한다.
일부 경우에, 장치는 저항기와 직렬인 제2 저항기, 및 저항기 및 제2 저항기와 결합되고 반전 입력 단자 및 제2 저항기를 포함하는 전도성 경로를 따라서 위치된 스위칭 구성요소를 포함한다.
일부 경우에, 장치는 저항기와 병렬인 제2 저항기, 저항기와 직렬인 제1 스위칭 구성요소, 및 제2 저항기와 직렬인 제2 스위칭 구성요소를 포함할 수 있다.
일부 경우에, 장치는 커패시터 또는 인덕터와 결합되고 반전 입력 단자 및 커패시터 또는 인덕터를 포함하는 전도성 경로를 따라서 위치된 스위칭 구성요소를 포함할 수 있다. 이러한 경우에, 장치는 또한 입력 단자 및 반전 입력 단자와 결합된 제2 커패시터 또는 인덕터, 및 제2 커패시터 또는 인덕터와 결합되고 제2 커패시터 또는 인덕터 및 반전 입력 단자를 포함하는 제2 전도성 경로를 따라서 위치된 제2 스위칭 구성요소를 포함할 수 있다.
일부 경우에, 장치는 제2 수신기의 제2 반전 입력 단자, 및 제1 수신기의 제2 입력 단자를 포함할 수 있고, 커패시터 또는 인덕터는 제2 반전 입력 단자 및 제2 입력 단자로부터 격리된다. 이러한 경우에, 장치는 또한 기준 전압을 생성하기 위한 회로를 포함할 수 있고, 반전 입력 단자 및 제2 반전 입력 단자는 회로와 결합된다. 일부 경우에, 입력 단자는 제1 송신기와 결합되고, 제2 입력 단자는 제2 송신기와 결합된다.
상기 설명된 방법이 가능한 구현을 설명하고, 동작 및 단계가 재배열되거나 그렇지 않으면 수정될 수 있고 다른 구현이 가능하다는 것을 유의해야 한다. 또한, 방법 중 2개 이상으로부터의 양태가 조합될 수 있다.
본 명세서에서 설명된 정보 및 신호는 다양한 상이한 기술 및 기법 중 임의의 것을 사용하여 표현될 수 있다. 예를 들어, 상기 설명 내내 참조될 수 있는 데이터, 명령어, 명령, 정보, 신호, 비트, 심볼, 및 칩은 전압, 전류, 전자기파, 자기장 또는 입자, 광학장 또는 입자, 또는 이의 임의의 조합에 의해 표현될 수 있다. 일부 도면은 신호를 단일 신호로서 도시할 수 있으며; 그러나, 신호가 신호의 버스를 표현할 수 있고, 여기에서, 버스는 다양한 비트 폭을 가질 수 있다는 것이 당업자에 의해 이해될 것이다.
본 명세서에서 사용된 바와 같이, 용어 "가상 접지"는 대략 0 볼트(0V)의 전압으로 유지되지만 접지와 직접적으로 결합되지 않은 전기 회로의 노드를 지칭한다. 따라서, 가상 접지의 전압은 일시적으로 변동하고 정상 상태에서 대략 0V로 복귀할 수 있다. 가상 접지는 연산 증폭기 및 저항기로 구성된 전압 분배기와 같은 다양한 전자 회로 요소를 사용하여 구현될 수 있다. 다른 구현이 또한 가능하다. "가상 접지하는" 또는 "가상으로 접지된"은 대략 0V에 연결된다는 것을 의미한다.
용어 "전자 통신", "전도성 접촉", "연결된", 및 "결합된"은 구성요소 사이의 신호의 흐름을 지원하는 구성요소 사이의 관계를 지칭할 수 있다. 구성요소 사이의 신호의 흐름을 언제든지 지원할 수 있는 구성요소 사이에 임의의 전도성 경로가 존재하면, 구성요소는 서로 전자 통신하는(또는 전도성 접촉하거나 연결되거나 결합된) 것으로 고려된다. 임의의 주어진 시간에, 서로 전자 통신하는(또는 전도성 접촉하거나 연결되거나 결합된) 구성요소 사이의 전도성 경로는 연결된 구성요소를 포함하는 디바이스의 동작에 기초한 개방된 회로 또는 폐쇄된 회로일 수 있다. 연결된 구성요소 사이의 전도성 경로는 구성요소 사이의 직접적인 전도성 경로일 수 있거나, 또는 연결된 구성요소 사이의 전도성 경로는 스위치, 트랜지스터, 또는 다른 구성요소와 같은 중간 구성요소를 포함할 수 있는 간접적인 전도성 경로일 수 있다. 일부 경우에, 연결된 구성요소 사이의 신호의 흐름은 예를 들어, 스위치 또는 트랜지스터와 같은 하나 이상의 중간 구성요소를 사용하여 잠시 동안 중단될 수 있다.
용어 "결합하는"은 신호가 현재 전도성 경로를 통해 구성요소 사이에 전달될 수 없는 구성요소 사이의 개방된 회로 관계로부터, 신호가 전도성 경로를 통해 구성요소 사이에 전달될 수 있는 구성요소 사이의 폐쇄된 회로 관계로 이동하는 조건을 지칭한다. 제어기와 같은 구성요소가 다른 구성요소를 함께 결합할 때, 구성요소는 이전에 신호가 흐르는 것을 허용하지 않은 전도성 경로를 통해 다른 구성요소 사이에 신호가 흐르는 것을 허용하는 변경을 개시한다.
용어 "격리된"은 신호가 현재 구성요소 사이를 흐를 수 없는 구성요소 사이의 관계를 지칭한다. 구성요소들은 그 사이에 개방된 회로가 존재하면 서로 격리된다. 예를 들어, 구성요소 사이에 배치되는 스위치에 의해 분리된 2개의 구성요소는 스위치가 개방될 때 서로 격리된다. 제어기가 2개의 구성요소를 서로 격리할 때, 제어기는 이전에 신호가 흐르는 것을 허용한 전도성 경로를 사용하여 구성요소 사이에 신호가 흐르는 것을 방지하는 변경에 영향을 준다.
본 명세서에서 사용된 바와 같이, 용어 "실질적으로"는 변경된 특성(예를 들어, 용어 실질적으로에 의해 수식된 동사 또는 형용사)이 절대적일 필요는 없지만 특성의 장점을 성취할 만큼 충분히 가깝다는 것을 의미한다.
본 명세서에 사용된 바와 같이, 용어 "단락(shorting)"은 당해 2개의 구성요소 사이의 단일 중간 구성요소의 활성화를 통해 구성요소 사이에 전도성 경로가 확립되는 구성요소 사이의 관계를 지칭한다. 예를 들어, 제2 구성요소에 단락된 제1 구성요소는 2개의 구성요소 사이의 스위치가 폐쇄될 때 제2 구성요소와 신호를 교환할 수 있다. 그러므로, 단락은 전자 통신하고 있는 구성요소(또는 라인) 사이의 전하의 흐름을 가능하게 하는 동적 작업일 수 있다.
메모리 어레이를 포함하는 본 명세서에서 논의된 디바이스는 실리콘, 게르마늄, 실리콘 게르마늄 합금, 갈륨 비소, 질화 갈륨, 등과 같은 반도체 기판에 형성될 수 있다. 일부 경우에, 기판은 반도체 웨이퍼이다. 다른 경우에, 기판은 실리콘 온 글래스(SOG) 또는 실리콘 온 사파이어(SOP)와 같은 실리콘 온 절연체(SOI) 기판, 또는 또 다른 기판의 반도체 재료의 에피택셜 층일 수 있다. 기판 또는 기판의 서브 영역의 전도성은 인, 붕소 또는 비소를 포함하지만, 이들로 제한되지 않는 다양한 화학종을 사용하는 도핑을 통해 제어될 수 있다. 도핑은 기판의 초기 형성 또는 성장 동안, 이온 주입에 의해, 또는 임의의 다른 도핑 수단에 의해 수행될 수 있다.
본 명세서에서 논의된 스위칭 구성요소 또는 트랜지스터는 전계 효과 트랜지스터(FET)를 나타내고, 소스, 드레인 및 게이트를 포함하는 3-단자 디바이스를 포함할 수 있다. 단자는 전도성 재료, 예를 들어, 금속을 통해 다른 전자 소자에 연결될 수 있다. 소스 및 드레인은 전도성일 수 있으며, 고농도로 도핑된, 예를 들어, 퇴화된 반도체 영역을 포함할 수 있다. 소스 및 드레인은 약하게 도핑된 반도체 영역 또는 채널에 의해 분리될 수 있다. 채널이 n형(즉, 대부분의 캐리어가 전자인)이면, FET는 n형 FET로서 지칭될 수 있다. 채널이 p형(즉, 대부분의 캐리어가 홀인)이면, FET는 p형 FET로서 지칭될 수 있다. 채널은 절연 게이트 산화물에 의해 캡핑(capping)될 수 있다. 채널 전도성은 게이트에 전압을 인가하는 것에 의해 제어될 수 있다. 예를 들어, n형 FET 또는 p형 FET에 각각 양의 전압 또는 음의 전압을 인가하는 것은 채널이 전도성이 되는 것을 초래할 수 있다. 트랜지스터는 트랜지스터의 임계 전압 이상의 전압이 트랜지스터 게이트에 인가될 때 "온" 또는 "활성화"될 수 있다. 트랜지스터는 트랜지스터의 임계 전압보다 작은 전압이 트랜지스터 게이트에 인가될 때 "오프" 또는 "불활성화"될 수 있다.
첨부된 도면과 관련하여 본 명세서에서 제시된 설명은 예시적인 구성을 설명하고 구현될 수 있거나 청구범위의 범위 내에 있는 모든 예를 나타내지 않는다. 본 명세서에서 사용된 용어 "예시적인"은 "예, 사례, 또는 예시의 역할을 하는 것"을 의미하고, "선호된" 또는 "또 다른 예에 비해 유리함"을 의미하지 않는다. 상세한 설명은 설명된 기법의 이해를 제공하는 것에 대한 특정 세부 사항을 포함한다. 그러나, 이러한 기법은 이 특정 세부 사항 없이 실행될 수 있다. 일부 예에서, 널리 공지된 구조 및 디바이스는 설명된 예의 개념을 모호하게 하는 것을 회피하기 위해 블록도 형태로 도시된다.
첨부된 도면에서, 유사한 구성요소 또는 특징은 동일한 참조 부호를 가질 수 있다. 또한, 동일한 유형의 다양한 구성요소는 유사한 구성요소 사이를 구별하는 제2 부호 및 대시에 의한 참조 부호를 따르는 것에 의해 구별될 수 있다. 명세서에서 제1 참조 부호만 사용되면, 설명은 제2 참조 부호에 관계 없이 동일한 제1 참조 부호를 갖는 유사한 구성요소 중 임의의 하나에 적용 가능하다.
본 명세서에서 설명된 정보 및 신호는 다양한 상이한 기술 및 기법 중 임의의 것을 사용하여 표현될 수 있다. 예를 들어, 상기 설명에 내내 참조될 수 있는 데이터, 명령어, 명령, 정보, 신호, 비트, 심볼, 및 칩은 전압, 전류, 전자기파, 자기장 또는 입자, 광학장 또는 입자, 또는 이의 임의의 조합에 의해 표현될 수 있다.
본 명세서에서의 개시와 관련하여 설명된 다양한 예시적인 블록 및 모듈은 범용 프로세서, DSP, ASIC, FPGA 또는 다른 프로그래밍 가능한 논리 디바이스, 별개의 게이트 또는 트랜지스터 로직, 별개의 하드웨어 구성요소, 또는 본 명세서에서 설명된 기능을 수행하도록 설계된 이의 임의의 조합으로 구현되거나 수행될 수 있다. 범용 프로세서는 마이크로 프로세서일 수 있지만, 대안적으로, 프로세서는 임의의 종래의 프로세서, 제어기, 마이크로 제어기, 또는 상태 기계일 수 있다. 프로세서는 또한, 컴퓨팅 디바이스의 조합(예로서, DSP 및 마이크로 프로세서, 다수의 마이크로 프로세서, DSP 코어와 함께 하나 이상의 마이크로 프로세서, 또는 임의의 다른 이러한 구성의 조합)으로서 구현될 수 있다.
본 명세서에서 설명된 기능은 하드웨어, 프로세서에 의해 실행된 소프트웨어, 펌웨어, 또는 이의 임의의 조합으로 구현될 수 있다. 프로세서에 의해 실행된 소프트웨어로 구현되면, 기능은 컴퓨터 판독 가능 매체의 하나 이상의 명령어 또는 부호에 저장되거나 하나 이상의 명령어 또는 부호로서 전송될 수 있다. 다른 예 및 구현은 본 발명 및 첨부된 청구범위의 범위 내에 있다. 예를 들어, 소프트웨어의 특성으로 인해, 상기 설명된 기능은 프로세서, 하드웨어, 펌웨어, 하드와이어링, 또는 이들 중 임의의 것의 조합에 의해 실행된 소프트웨어를 사용하여 구현될 수 있다. 기능을 구현하는 특징은 또한, 기능의 일부가 상이한 물리적 위치에서 구현되도록 분산되는 것을 포함하는 다양한 위치에 물리적으로 위치될 수 있다. 또한, 청구범위를 포함하여 본 명세서에서 사용된 바와 같이, 항목의 목록(예를 들어, "~중 적어도 하나" 또는 "~중 하나 이상"과 같은 문구가 앞에 있는 항목의 목록)에서 사용된 바와 같이 "또는"은 예를 들어, A, B, 또는 C 중 적어도 하나의 목록이 A 또는 B 또는 C 또는 AB 또는 AC 또는 BC 또는 ABC(즉, A 및 B 및 C)를 의미하도록 포괄적인 목록을 나타낸다. 또한, 본 명세서에 사용된 바와 같이, 문구 "~에 기초하여"는 폐쇄된 세트의 조건에 대한 참조로서 해석되지 않을 것이다. 예를 들어, "조건(A)에 기초하여"로서 설명되는 예시적인 단계는 본 발명의 범위를 벗어남이 없이 조건(A) 및 조건(B) 둘 모두에 기초할 수 있다. 즉, 본 명세서에서 사용된 바와 같이, 문구 "~에 기초하여"는 문구 "~에 적어도 부분적으로 기초하여"와 동일한 방식으로 해석될 것이다.
컴퓨터 판독 가능 매체는 하나의 장소로부터 또 다른 장소로의 컴퓨터 프로그램의 전송을 용이하게 하는 임의의 매체를 포함하는 통신 매체 및 비일시적 컴퓨터 저장 매체 둘 모두를 포함한다. 비일시적 저장 매체는 범용 또는 특수 목적 컴퓨터에 의해 액세스될 수 있는 임의의 이용 가능한 매체일 수 있다. 제한이 아닌 예로서, 비일시적 컴퓨터 판독 가능 매체는 RAM, ROM, 전기 소거 가능한 프로그래밍 가능한 판독 전용 메모리(EEPROM), 콤팩트 디스켓(CD) ROM 또는 다른 광학 디스켓 저장 디바이스, 자기 디스켓 저장 디바이스 또는 다른 자기 저장 디바이스, 또는 원하는 프로그램 부호 수단을 명령어 또는 데이터 구조의 형태로 운반하거나 저장하기 위해 사용될 수 있고 범용 또는 특수 목적 컴퓨터, 또는 범용 또는 특수 목적 프로세서에 의해 액세스될 수 있는 임의의 다른 비일시적 매체를 포함할 수 있다. 또한, 임의의 연결부는 컴퓨터 판독 가능 매체로 적절하게 명명된다. 예를 들어, 소프트웨어가 동축 케이블, 광섬유 케이블, 꼬임 쌍선(twisted pair), 디지털 가입자 회선(DSL), 또는 적외선, 무선, 및 마이크로파와 같은 무선 기술을 사용하여 웹사이트, 서버, 또는 다른 원격 소스로부터 전송되면, 동축 케이블, 광섬유 케이블, 꼬임 쌍선, 디지털 가입자 회선(DSL), 또는 적외선, 무선, 및 마이크로파와 같은 무선 기술이 매체의 정의에 포함된다. 본 명세서에서 사용된 바와 같이, 디스켓 및 디스크는 CD, 레이저 디스크, 광학 디스크, 디지털 다기능 디스크(DVD), 플로피 디스켓 및 블루레이 디스크를 포함하고, 여기에서, 디스켓은 일반적으로, 데이터를 자기적으로 재생하고, 디스크는 레이저를 사용하여 데이터를 광학적으로 재생한다. 상기 언급한 것의 조합은 또한, 컴퓨터 판독 가능 매체의 범위 내에 포함된다.
본 명세서에서의 설명은 당업자가 본 발명을 하거나 사용하는 것을 가능하게 하기 위해 제공된다. 본 발명에 대한 다양한 변경은 당업자에게 용이하게 자명할 것이고, 본 명세서에서 정의된 일반적인 원리는 본 발명의 범위를 벗어남이 없이 다른 변형에 적용될 수 있다. 따라서, 본 발명은 본 명세서에서 설명된 예 및 설계로 제한되지 않고, 본 명세서에 개시된 원리 및 신규 특징과 일치하는 가장 넓은 범위에 부합되어야 한다.

Claims (24)

  1. 장치로서,
    각각이 용량성 저장 소자를 포함하는 메모리 셀의 어레이;
    상기 메모리 셀 어레이와 결합되고, 상기 메모리 셀 어레이를 위한 데이터 신호 또는 명령 신호, 또는 둘 모두를 복조하거나 또는 디코딩하도록 구성된 제어기;
    상기 제어기와 결합되고, 기준 신호를 증폭시키도록 구성된 제1 반전 입력 및 제1 데이터 신호를 증폭시키도록 구성된 제1 입력을 포함하는 제1 회로;
    상기 제어기와 결합되고, 상기 기준 신호를 증폭시키도록 구성된 제2 반전 입력 및 제2 데이터 신호를 증폭시키도록 구성된 제2 입력을 포함하는 제2 회로; 및
    상기 제1 반전 입력 및 상기 제2 입력과 결합되고, 임계 주파수보다 낮은, 상기 제2 데이터 신호의 주파수 서브 세트를 차단하도록 구성된 커패시터 또는 인덕터
    를 포함하는, 장치.
  2. 제1항에 있어서, 상기 커패시터 또는 인덕터는 상기 임계 주파수보다 높은, 상기 제2 데이터 신호의 제2 주파수 서브 세트를 상기 제1 반전 입력에 전달하도록 추가로 구성되는, 장치.
  3. 제1항에 있어서,
    상기 커패시터 또는 인덕터와 결합되고, 상기 제1 반전 입력 및 상기 커패시터 또는 인덕터를 포함하는 전도성 경로를 선택적으로 확립하도록 구성된 스위칭 구성요소(switching component)를 더 포함하는, 장치.
  4. 제3항에 있어서,
    상기 제2 입력과 결합된 제2 커패시터 또는 인덕터; 및
    상기 제2 커패시터 또는 인덕터와 결합되고, 상기 제1 반전 입력 및 상기 제2 커패시터 또는 인덕터를 포함하는 제2 전도성 경로를 선택적으로 확립하도록 구성된 제2 스위칭 구성요소
    를 더 포함하는, 장치.
  5. 제1항에 있어서,
    전압을 생성하기 위한 회로로부터 상기 기준 신호를 제공하도록 구성된 노드와 결합된 저항기; 및
    상기 저항기와 상기 제1 반전 입력 사이에 전도성 경로를 선택적으로 확립하도록 구성된 스위칭 구성요소
    를 더 포함하는, 장치.
  6. 방법으로서,
    호스트 디바이스로부터 메모리 디바이스에서, 제1 전송 라인을 통해 제1 신호를, 제2 전송 라인을 통해 제2 신호를 동시에 수신하는 단계;
    상기 제1 신호에 대한 상기 제2 신호의 크로스토크 기여도를 결정하는 단계;
    상기 크로스토크 기여도의 표시를 상기 호스트 디바이스로 전송하는 단계;
    상기 표시에 응답하여 상기 호스트 디바이스로부터, 상기 제2 신호에 의해 유발된 크로스토크를 소거하기 위한 회로의 구성을 나타내는 제어 정보를 수신하는 단계로서, 상기 회로는 상기 제2 전송 라인과 결합된, 상기 제어 정보를 수신하는 단계; 및
    상기 제어 정보에 적어도 부분적으로 기초하여 상기 크로스토크를 소거하기 위한 회로를 구성하는 단계
    를 포함하는, 방법.
  7. 제6항에 있어서, 상기 크로스토크를 소거하기 위한 회로를 구성하는 단계는,
    상기 회로의 커패시터 또는 인덕터와 결합된 스위칭 구성 요소의 상태를 변경하는 단계를 포함하고, 상기 커패시터 또는 인덕터는 상기 제2 전송 라인과 결합되는, 방법.
  8. 제7항에 있어서, 상기 상태를 변경하는 단계는 상기 제어 정보에 의해 표시되는 소거 모드, 또는 상기 제어 정보에 포함된 상기 스위칭 구성요소의 표시에 적어도 부분적으로 기초하는, 방법.
  9. 제7항에 있어서, 상기 커패시터 또는 인덕터는 전압 제어형 커패시터를 포함하고, 상기 크로스토크를 소거하기 위한 회로를 구성하는 단계는
    상기 전압 제어형 커패시터에 인가된 전압을 변경하는 단계를 포함하는, 방법.
  10. 제6항에 있어서,
    제3 전송 라인을 통해 기준 신호를 수신하는 단계를 더 포함하고, 상기 크로스토크를 소거하기 위한 회로를 구성하는 단계는 상기 제3 전송 라인과 결합된 상기 회로의 스위칭 구성요소의 상태를 변경하는 단계를 포함하는, 방법.
  11. 제10항에 있어서, 상기 회로는 상기 제3 전송 라인과 결합된 저항기를 더 포함하고, 상기 스위칭 구성요소의 상태를 변경하는 단계는
    상기 스위칭 구성요소를 활성화하는 것에 의해 상기 저항기와 수신기 사이에 전도성 경로를 확립하는 단계를 포함하는, 방법.
  12. 방법으로서,
    메모리 디바이스에서, 제1 회로의 입력에서 제1 데이터 신호 및 상기 제1 회로의 반전 입력에서 기준 신호를 수신하는 단계 - 상기 제1 데이터 신호는 호스트 디바이스로부터 수신됨 - ;
    상기 호스트 디바이스로부터, 제2 회로의 입력에서 제2 데이터 신호를 수신하는 단계;
    상기 기준 신호에 적어도 부분적으로 기초하여 상기 제1 데이터 신호에 대한 상기 제2 데이터 신호의 크로스토크 기여도를 결정하는 단계; 및
    상기 크로스토크 기여도에 적어도 부분적으로 기초하여 크로스토크를 소거하기 위한 회로를 구성하는 단계로서, 상기 크로스토크를 소거하기 위한 회로는 상기 제1 회로의 반전 입력 및 상기 제2 회로의 입력과 결합되는, 상기 크로스토크를 소거하기 위한 회로를 구성하는 단계
    를 포함하는, 방법.
  13. 제12항에 있어서, 상기 크로스토크 기여도를 결정하는 단계는
    상기 크로스토크 기여도의 레벨을 결정하는 단계를 포함하고, 상기 크로스토크를 소거하기 위한 회로를 구성하는 단계는
    상기 크로스토크 기여도의 레벨을 결정하는 것에 적어도 부분적으로 기초하여 상기 제1 회로의 반전 입력과 하나 이상의 저항기 사이에 전도성 경로를 확립하는 단계를 포함하는, 방법.
  14. 제13항에 있어서, 상기 회로를 구성하는 단계는
    상기 제1 회로의 반전 입력으로부터 하나 이상의 저항기를 격리하는 단계를 더 포함하는, 방법.
  15. 제12항에 있어서, 상기 크로스토크 기여도를 결정하는 단계는
    상기 크로스토크 기여도의 신호 주파수를 결정하는 단계를 포함하고, 상기 회로를 구성하는 단계는
    상기 크로스토크 기여도의 신호 주파수를 결정하는 것에 적어도 부분적으로 기초하여 상기 제1 회로의 반전 입력과 하나 이상의 커패시터 또는 인덕터 사이에 전도성 경로를 확립하는 단계를 포함하는, 방법.
  16. 제15항에 있어서, 상기 크로스토크를 소거하기 위한 회로를 구성하는 단계는
    상기 제1 회로의 반전 입력으로부터 상기 회로의 하나 이상의 커패시터 또는 인덕터를 격리하는 단계를 더 포함하는, 방법.
  17. 장치로서,
    복수의 메모리 셀을 포함하는 메모리 어레이;
    상기 메모리 어레이와 결합된 제어기;
    상기 제어기와 결합되고 반전 입력 단자 및 제2 입력 단자를 포함하는 제1 수신기;
    상기 제어기와 결합되고 입력 단자 및 제2 반전 입력 단자를 포함하는 제2 수신기;
    상기 제1 수신기의 상기 반전 입력 단자 및 상기 제2 수신기의 상기 입력 단자와 결합된 커패시터 또는 인덕터로서, 상기 제2 반전 입력 단자 및 상기 제2 입력 단자로부터 격리되는, 상기 커패시터 또는 인덕터; 및
    상기 반전 입력 단자 및 기준 전압 회로와 결합되는 저항기
    를 포함하는, 장치.
  18. 제17항에 있어서,
    상기 저항기와 직렬인 제2 저항기; 및
    상기 저항기 및 상기 제2 저항기와 결합되고, 상기 반전 입력 단자 및 상기 제2 저항기를 포함하는 전도성 경로를 따라서 위치되는 스위칭 구성요소
    를 더 포함하는, 장치.
  19. 제17항에 있어서,
    상기 저항기와 병렬인 제2 저항기;
    상기 저항기와 직렬인 제1 스위칭 구성요소; 및
    상기 제2 저항기와 직렬인 제2 스위칭 구성요소
    를 더 포함하는, 장치.
  20. 제17항에 있어서,
    상기 커패시터 또는 인덕터와 결합되고, 상기 반전 입력 단자 및 상기 커패시터 또는 인덕터를 포함하는 전도성 경로를 따라서 위치되는 스위칭 구성요소를 더 포함하는, 장치.
  21. 제20항에 있어서,
    상기 입력 단자 및 상기 반전 입력 단자와 결합되는 제2 커패시터 또는 인덕터; 및
    상기 제2 커패시터 또는 인덕터와 결합되고, 상기 제2 커패시터 또는 인덕터 및 상기 반전 입력 단자를 포함하는 제2 전도성 경로를 따라서 위치되는 제2 스위칭 구성요소
    를 더 포함하는, 장치.
  22. 제17항에 있어서,
    기준 전압을 생성하기 위한 회로를 더 포함하되, 상기 반전 입력 단자 및 상기 제2 반전 입력 단자는 상기 회로와 결합되는, 장치.
  23. 제17항에 있어서, 상기 입력 단자는 제1 송신기와 결합되고, 상기 제2 입력 단자는 제2 송신기와 결합되는, 장치.
  24. 삭제
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20200313722A1 (en) * 2020-06-16 2020-10-01 Intel Corporation Transmit crosstalk cancellation system
US12087393B2 (en) * 2021-04-29 2024-09-10 Micron Technology, Inc. Multi-driver signaling
KR102715784B1 (ko) * 2023-04-20 2024-10-11 고려대학교 산학협력단 크로스토크를 제거할 수 있는 용량성 구동 채널을 위한 pam-4 송수신기 및 그 동작 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100894489B1 (ko) 2007-11-02 2009-04-22 주식회사 하이닉스반도체 반도체 장치 및 반도체 메모리장치
KR100936796B1 (ko) 2008-04-30 2010-01-14 주식회사 하이닉스반도체 반도체 소자
US20170199242A1 (en) 2001-03-07 2017-07-13 Rambus Inc. Technique for Determining Performance Characteristics Of Electronic Devices And Systems
US20180137903A1 (en) 2015-12-04 2018-05-17 Integrated Device Technology, Inc. Compensation of deterministic crosstalk in memory system

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5898619A (en) * 1993-03-01 1999-04-27 Chang; Ko-Min Memory cell having a plural transistor transmission gate and method of formation
US6490200B2 (en) 2000-03-27 2002-12-03 Sandisk Corporation Non-volatile memory with improved sensing and method therefor
DE10127345A1 (de) 2001-06-06 2003-01-16 Siemens Ag Optisches Übertragungssystem zur hochbitratigen Übertragung von optischen Signalen mit Dispersionskompensationseinheiten
KR101284147B1 (ko) 2007-08-09 2013-07-10 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 신호 간섭 보상 방법
KR20090079656A (ko) * 2008-01-18 2009-07-22 삼성전자주식회사 결합 잡음을 보상하는 반도체 메모리 장치 및 반도체메모리 시스템
US8692574B2 (en) * 2009-10-01 2014-04-08 Rambus Inc. Methods and systems for reducing supply and termination noise
CN107093464A (zh) * 2010-07-13 2017-08-25 桑迪士克科技有限责任公司 后台存储器系统接口的动态优化
US10061444B2 (en) * 2013-07-31 2018-08-28 Apple Inc. Self capacitance touch sensing
US9432020B2 (en) * 2014-06-25 2016-08-30 Stmicroelectronics S.R.L. Communication cell for an integrated circuit operating in contact and contactless mode, electronic chip comprising the communication cell, electronic system including the chip, and test apparatus
US10374510B2 (en) * 2017-04-07 2019-08-06 Texas Instruments Incorporated Compensated active electro-magnetic interference filters

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170199242A1 (en) 2001-03-07 2017-07-13 Rambus Inc. Technique for Determining Performance Characteristics Of Electronic Devices And Systems
KR100894489B1 (ko) 2007-11-02 2009-04-22 주식회사 하이닉스반도체 반도체 장치 및 반도체 메모리장치
KR100936796B1 (ko) 2008-04-30 2010-01-14 주식회사 하이닉스반도체 반도체 소자
US20180137903A1 (en) 2015-12-04 2018-05-17 Integrated Device Technology, Inc. Compensation of deterministic crosstalk in memory system

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