KR102367900B1 - Apparatus and method for generating digital value - Google Patents

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KR102367900B1 KR1020150140593A KR20150140593A KR102367900B1 KR 102367900 B1 KR102367900 B1 KR 102367900B1 KR 1020150140593 A KR1020150140593 A KR 1020150140593A KR 20150140593 A KR20150140593 A KR 20150140593A KR 102367900 B1 KR102367900 B1 KR 102367900B1
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Abstract

디지털 값 생성 장치는 복수의 단위셀을 포함하는 식별값 생성부, 그리고 상기 복수의 단위셀의 출력 값을 이용하여 복수 비트의 식별값을 출력하는 식별값 인출부를 포함하고, 상기 복수의 단위셀 각각은 동일 층에 형성된 제1 상부 전극과 제2 상부 전극을 포함하는 식별값 생성 소자를 포함하고, 상기 제1 상부 전극과 상기 제2 상부 전극의 전기적 연결 또는 차단에 따라서 상기 출력 값을 결정하며, 상기 전기적 연결 또는 차단은 상기 제1 상부 전극과 상기 제2 상부 전극의 하부에 식각을 통해 형성되는 비아 홀간의 식각 깊이 단차에 의해서 결정된다. The digital value generating apparatus includes an identification value generating unit including a plurality of unit cells, and an identification value retrieving unit for outputting a plurality of bit identification values by using the output values of the plurality of unit cells, each of the plurality of unit cells includes an identification value generating element including a first upper electrode and a second upper electrode formed on the same layer, and determines the output value according to electrical connection or disconnection between the first upper electrode and the second upper electrode, The electrical connection or disconnection is determined by an etch depth step between a via hole formed through etching under the first upper electrode and the second upper electrode.

Description

디지털 값 생성 장치 및 방법{APPARATUS AND METHOD FOR GENERATING DIGITAL VALUE}Apparatus and method for generating digital values {APPARATUS AND METHOD FOR GENERATING DIGITAL VALUE}

본 발명은 디지털 값 생성 장치 및 방법에 관한 것으로, 특히 반도체 식각 공정을 이용하여 디지털 값을 생성하는 장치 및 방법에 관한 것이다. The present invention relates to an apparatus and method for generating a digital value, and more particularly, to an apparatus and method for generating a digital value using a semiconductor etching process.

정보화 사회가 고도화 됨에 따라 개인 프라이버시 보호의 필요성도 높아지고 있고, 정보를 암호화 및 복호화하여 안전하게 전송하는 보안 시스템을 구축하는 기술이 반드시 필요한 중요 기술로 자리잡고 있다. As the information society advances, the need for personal privacy protection is also increasing, and the technology to establish a security system that safely transmits information by encrypting and decrypting it is positioned as an essential technology.

전자 장치의 정보 보안, 임베디드 시스템(Embedded System)의 정보 보안, SoC(System on a Chip)의 정보 보안, 스마트 카드의 정보 보안, USIM(Universal Subscriber Identity Module) 카드의 정보 보안, M2M(Machine to Machine) 통신의 정보보안, IoT(Internet of Things) 정보 보안, 스마트 자동차의 V2V(Vehicle to Vehicle), V2I(Vehicle to Infrastructure), IVN(In-Vehicle Network) 통신 정보 보안, 스마트폰의 정보 보안 등을 위하여 식별값, 정보 암호화 및 복호화용 키값, 디지털 서명 및 인증 등에 필요한 식별키, 초기화 벡터값, 통신의 세션키값 등의 디지털 값이 사용된다. 또한 RFID(Radio-Frequency Identification)용 식별값, 컴퓨터에 사용되는 랜덤수, 스포츠나 게임에 사용되는 랜덤수, 수학 및 과학 및 통계 등에 사용되는 랜덤수 등 다양한 분야에 디지털 값이 사용된다. Information security of electronic devices, information security of embedded systems, information security of SoC (System on a Chip), information security of smart cards, information security of USIM (Universal Subscriber Identity Module) card, Machine to Machine (M2M) ) communication information security, IoT (Internet of Things) information security, V2V (Vehicle to Vehicle), V2I (Vehicle to Infrastructure), IVN (In-Vehicle Network) communication information security of smart cars, information security of smart phone, etc. For this purpose, digital values such as an identification value, a key value for information encryption and decryption, an identification key necessary for digital signature and authentication, an initialization vector value, and a communication session key value are used. In addition, digital values are used in various fields, such as identification values for RFID (Radio-Frequency Identification), random numbers used in computers, random numbers used in sports or games, and random numbers used in math, science and statistics.

이와 같은 디지털 값이 정보 보안에 사용되기 위해서는 디지털 값의 비트들이 1일 확률과 0일 확률이 완전히 랜덤해야 하며, 생성된 디지털 값이 시간이 지나도 변하지 않아야 하며 물리적으로 복제가 불가능하여 외부의 공격에 강인해야 한다. In order for such a digital value to be used for information security, the probability that the bits of the digital value are 1 and 0 must be completely random. have to be strong

디지털 값을 랜덤하게 생성하기 위해 반도체 공정을 이용하는 방법이 제안되었다. 반도체 공정을 통해서 디지털 값을 생성하는 기술로는 SRAM의 초기값의 난수성을 이용하는 방식, 공정의 편차에 따른 반도체의 전기적 특성값변이를 비교하여 식별값을 추출하는 방식, 그리고 의도적으로 반도체 디자인 룰을 위반하여 전도성 레이어 사이에 위치하는 비아 크기를 작게 설계하여 회로의 단선을 유발하여 난수값을 생성하는 방식 등이 있다. A method using a semiconductor process to randomly generate digital values has been proposed. Techniques for generating digital values through the semiconductor process include a method of using the randomness of the initial value of SRAM, a method of extracting identification values by comparing changes in electrical characteristics of semiconductors according to process deviations, and intentionally using semiconductor design rules. There is a method of generating a random number value by designing a small size of a via located between conductive layers in violation of

그러나 반도체 공정을 이용하여 디지털 값을 생성하는 상기 방식들은 복잡한 회로를 설계해야 하거나 디자인 룰을 일부러 어겨서 난수값을 생성해야 한다는 점에서 한계가 있다. However, the above methods of generating a digital value using a semiconductor process have limitations in that a complex circuit must be designed or a random number value must be generated by deliberately violating a design rule.

본 발명이 해결하려는 과제는 복잡한 회로 설계 없이 디자인 룰을 어기지 않고도 진성 난수성(True Random) 및 시불변성을 확보할 수 있고 물리적으로 복제가 불가능한 디지털 값 생성 장치 및 방법을 제공하는 것이다. An object to be solved by the present invention is to provide an apparatus and method for generating a digital value that can secure true randomness and time invariance without violating design rules without complex circuit design and cannot be physically reproduced.

본 발명의 한 실시 예에 따르면, 디지털 값을 생성하는 장치가 제공된다. 디지털 값 생성 장치는 복수의 단위셀을 포함하는 식별값 생성부, 그리고 상기 복수의 단위셀의 출력 값을 이용하여 복수 비트의 식별값을 출력하는 식별값 인출부를 포함하고, 상기 복수의 단위셀 각각은 동일 층에 형성된 제1 상부 전극과 제2 상부 전극을 포함하는 식별값 생성 소자를 포함하고, 상기 제1 상부 전극과 상기 제2 상부 전극의 전기적 연결 또는 차단에 따라서 상기 출력 값을 결정하며, 상기 전기적 연결 또는 차단은 상기 제1 상부 전극과 상기 제2 상부 전극의 하부에 식각을 통해 형성되는 비아 홀간의 식각 깊이 단차에 의해서 결정된다. According to an embodiment of the present invention, an apparatus for generating a digital value is provided. The digital value generating apparatus includes an identification value generating unit including a plurality of unit cells, and an identification value retrieving unit for outputting a plurality of bit identification values by using the output values of the plurality of unit cells, each of the plurality of unit cells includes an identification value generating element including a first upper electrode and a second upper electrode formed on the same layer, and determines the output value according to electrical connection or disconnection between the first upper electrode and the second upper electrode, The electrical connection or disconnection is determined by an etch depth step between a via hole formed through etching under the first upper electrode and the second upper electrode.

상기 식별값 생성 소자는 기판 위에 형성되는 제1 절연막, 상기 제1 절연막 위에 형성되는 제2 하부 전극, 상기 제2 하부 전극 위에 형성되는 제2 절연막, 상기 제2 절연막 위에 형성되는 제1 하부 전극, 상기 제1 하부 전극 위에 형성되는 제3 절연막, 상기 제3 절연막의 하부로 식각 공정을 통해 각각 설정된 깊이로 형성되는 제1 비아 홀 및 제2 비아 홀, 상기 제1 비아홀 및 제2 비아 홀에 각각 도체를 채워 형성되는 제1 비아와 제2 비아, 그리고 상기 제1 비아와 상기 제2 비아 위에 형성되는 상기 제1 상부 전극 및 상기 제2 상부 전극을 포함할 수 있다. The identification value generating element includes a first insulating film formed on a substrate, a second lower electrode formed on the first insulating film, a second insulating film formed on the second lower electrode, a first lower electrode formed on the second insulating film, A third insulating layer formed on the first lower electrode, a first via hole and a second via hole formed to a depth set through an etching process to a lower portion of the third insulating layer, respectively, in the first via hole and the second via hole, respectively It may include a first via and a second via formed by filling a conductor, and the first upper electrode and the second upper electrode formed on the first via and the second via.

상기 제1 비아 홀과 상기 제2 비아 홀은 상기 식각 공정을 통해서 서로 다른 깊이로 형성될 수 있다. The first via hole and the second via hole may be formed to have different depths through the etching process.

상기 제1 비아와 상기 제2 비아가 모두 상기 제1 하부 전극 또는 상기 제2 하부 전극의 서로 다른 위치에 도달하는 경우 상기 제1 상부 전극과 상기 제2 상부 전극은 전기적으로 연결되고, 상기 제1 비아와 상기 제2 비아 중 하나의 비아만이 상기 제1 하부 전극 또는 상기 제2 하부 전극에 도달하는 경우 상기 제1 상부 전극과 상기 제2 상부 전극은 전기적으로 차단된다. When both the first via and the second via reach different positions of the first lower electrode or the second lower electrode, the first upper electrode and the second upper electrode are electrically connected, and the first When only one of the via and the second via reaches the first lower electrode or the second lower electrode, the first upper electrode and the second upper electrode are electrically cut off.

상기 복수의 단위셀의 일부는 상기 제1 상부 전극과 상기 제2 상부 전극이 전기적으로 연결되는 식별값 생성 소자를 포함하고, 상기 복수의 단위셀의 나머지 일부는 상기 제1 상부 전극과 상기 제2 상부 전극이 전기적으로 차단되는 식별값 생성 소자를 포함할 수 있다. A portion of the plurality of unit cells includes an identification value generating element electrically connected to the first upper electrode and the second upper electrode, and a remaining portion of the plurality of unit cells includes the first upper electrode and the second upper electrode. The upper electrode may include an identification value generating element that is electrically blocked.

상기 복수의 단위셀 각각은 제1 전압을 공급하는 제1 전압원과 상기 제1 전압보다 낮은 제2 전압을 공급하는 제2 전압원 사이에 연결되는 상기 식별값 생성 소자, 그리고 상기 식별값 생성 소자의 상기 전기적 연결 또는 차단에 따라서 상기 출력 값으로 0 또는 1을 출력하는 출력 노드를 포함할 수 있다. Each of the plurality of unit cells includes the identification value generating element connected between a first voltage source supplying a first voltage and a second voltage source supplying a second voltage lower than the first voltage, and the identification value generating element It may include an output node that outputs 0 or 1 as the output value according to electrical connection or disconnection.

상기 복수의 단위셀 각각은 상기 제2 전압원과 상기 식별값 생성 소자 사이에 연결되는 저항을 더 포함하고, 상기 제1 상부 전극이 상기 제1 전압원에 연결되고, 상기 제2 상부 전극이 상기 저항에 연결되며, 상기 출력 노드가 상기 제2 상부 전극에 연결될 수 있다. Each of the plurality of unit cells further includes a resistor connected between the second voltage source and the identification value generating element, the first upper electrode is connected to the first voltage source, and the second upper electrode is connected to the resistor. connected, and the output node may be connected to the second upper electrode.

상기 복수의 단위셀 각각은 상기 제1 전압원과 상기 식별값 생성 소자 사이에 연결되는 저항을 더 포함하고, 상기 제1 상부 전극이 상기 저항에 연결되고, 상기 제2 상부 전극이 상기 제2 전압원에 연결되며, 상기 출력 노드가 상기 제1 상부 전극에 연결될 수 있다. Each of the plurality of unit cells further includes a resistor connected between the first voltage source and the identification value generating element, the first upper electrode is connected to the resistor, and the second upper electrode is connected to the second voltage source. connected, and the output node may be connected to the first upper electrode.

상기 복수의 단위셀 각각은 상기 식별값 생성 소자를 커패시터로 사용하여 상기 출력 값으로 구형파 주파수를 출력하는 발진 회로를 포함할 수 있다. Each of the plurality of unit cells may include an oscillation circuit for outputting a square wave frequency as the output value using the identification value generating element as a capacitor.

상기 식별값 인출부는 상기 복수의 단위셀 각각으로부터 출력되는 구형파 주파수를 원하는 시점에서 각각 샘플링하여 복수의 이진 디지털 값을 출력하는 샘플링부, 그리고 상기 복수의 이진 디지털 값으로부터 상기 복수 비트의 식별값을 출력하는 출력부를 포함할 수 있다. The identification value extraction unit samples the square wave frequency output from each of the plurality of unit cells at a desired time point and outputs a plurality of binary digital values, and outputs the plurality of bit identification values from the plurality of binary digital values. It may include an output unit that

상기 샘플링부는 상기 복수의 단위셀 각각으로부터 출력되는 구형파 주파수를 입력으로 받고, 클럭 신호가 인가되었을 때의 구형파 주파수의 값으로부터 0 또는 1을 출력하는 복수의 D 플립플롭을 포함할 수 있다. The sampling unit may include a plurality of D flip-flops that receive a square wave frequency output from each of the plurality of unit cells as an input and output 0 or 1 from a value of the square wave frequency when a clock signal is applied.

상기 복수의 단위셀의 적어도 일부의 식별값 생성 소자들의 상기 제1 비아의 깊이는 서로 다를 수 있다. The depth of the first via of at least some of the identification value generating elements of the plurality of unit cells may be different from each other.

본 발명의 다른 한 실시 예에 따르면, 디지털 값을 생성하는 장치가 제공된다. 디지털 값 생성 장치는 각각 복수의 단위셀을 포함하며, 상기 복수의 단위셀의 출력 값을 이용하여 복수 비트의 식별값을 출력하는 복수의 식별값 처리부, 그리고 상기 복수의 식별값 처리부로부터 각각 출력되는 복수의 식별값을 이용하여 진성난수를 추출하고, 추출된 상기 진성난수를 출력하는 진성난수 추출부를 포함하고, 상기 복수의 단위셀 각각은 동일 층에 형성된 제1 상부 전극과 제2 상부 전극을 포함하는 식별값 생성 소자를 포함하고, 상기 제1 상부 전극과 상기 제2 상부 전극의 전기적 연결 또는 차단에 따라서 상기 출력 값을 결정하며, 상기 전기적 연결 또는 차단은 상기 제1 상부 전극과 상기 제2 상부 전극의 하부에 식각을 통해 형성되는 비아 홀간의 식각 깊이 단차에 의해서 결정된다.According to another embodiment of the present invention, an apparatus for generating a digital value is provided. The digital value generating apparatus each includes a plurality of unit cells, a plurality of identification value processing units for outputting identification values of a plurality of bits by using the output values of the plurality of unit cells, and a plurality of identification value processing units respectively output from the plurality of identification value processing units and a true random number extraction unit for extracting a genuine random number using a plurality of identification values and outputting the extracted true random number, wherein each of the plurality of unit cells includes a first upper electrode and a second upper electrode formed on the same layer and an identification value generating element that determines the output value according to electrical connection or disconnection between the first upper electrode and the second upper electrode, wherein the electrical connection or disconnection is performed between the first upper electrode and the second upper electrode. It is determined by the etch depth step between the via holes formed through etching under the electrode.

상기 식별값 생성 소자는 기판 위에 형성되는 제1 절연막, 상기 제2 절연막 위에 형성되는 제2 하부 전극, 상기 제2 하부 전극 위에 형성되는 제2 절연막, 상기 제2 절연막 위에 형성되는 제1 하부 전극, 상기 제1 하부 전극 위에 형성되는 제3 절연막, 상기 제3 절연막의 하부로 식각 공정을 통해 각각 설정된 깊이로 형성되는 제1 비아 홀과 제2 비아 홀, 상기 제1 비아 홀과 상기 제2 비아 홀에 각각 도체를 채워 형성되는 제1 비아와 제2 비아, 그리고 상기 제1 비아와 상기 제2 비아 위에 형성되는 상기 제1 상부 전극 및 상기 제2 상부 전극을 포함할 수 있다. The identification value generating element includes a first insulating film formed on a substrate, a second lower electrode formed on the second insulating film, a second insulating film formed on the second lower electrode, a first lower electrode formed on the second insulating film, A third insulating layer formed on the first lower electrode, a first via hole and a second via hole formed to a depth set through an etching process under the third insulating layer, respectively, and the first via hole and the second via hole It may include a first via and a second via formed by filling a conductor in the , respectively, and the first upper electrode and the second upper electrode formed on the first via and the second via.

상기 제1 비아 홀과 상기 제2 비아 홀은 상기 식각 공정을 통해서 서로 다른 깊이로 형성될 수 있다. The first via hole and the second via hole may be formed to have different depths through the etching process.

상기 복수의 단위셀의 일부는 상기 제1 상부 전극과 상기 제2 상부 전극이 전기적으로 연결되는 식별값 생성 소자를 포함하고, 상기 복수의 단위셀의 나머지 일부는 상기 제1 상부 전극과 상기 제2 상부 전극이 전기적으로 차단되는 식별값 생성 소자를 포함할 수 있다. A portion of the plurality of unit cells includes an identification value generating element electrically connected to the first upper electrode and the second upper electrode, and a remaining portion of the plurality of unit cells includes the first upper electrode and the second upper electrode. The upper electrode may include an identification value generating element that is electrically blocked.

상기 복수의 단위셀의 적어도 일부의 식별값 생성 소자들의 상기 제1 비아와 상기 제2 비아간 깊이 단차가 서로 다르거나, 상기 복수의 단위셀의 적어도 일부의 식별값 생성 소자들의 상기 제1 비아의 깊이가 서로 다를 수 있다. A depth step between the first via and the second via of at least some of the identification value generating elements of the plurality of unit cells is different from each other, or the first via of the identification value generating elements of at least some of the plurality of unit cells. The depth may be different.

본 발명의 또 다른 실시 예에 따르면, 디지털 값 생성 장치에서 디지털 값을 생성하는 방법이 제공된다. 디지털 값 생성 방법은 식별값 생성 소자를 각각 포함하는 복수의 단위셀을 이용하여 복수의 출력 값을 생성하는 단계, 그리고 상기 복수의 출력 값을 이용하여 복수 비트의 식별값을 출력하는 단계를 포함하고, 상기 식별값 생성 소자는 기판 위에 형성되는 제1 절연막, 상기 제2 절연막 위에 형성되는 제2 하부 전극, 상기 제2 하부 전극 위에 형성되는 제2 절연막, 상기 제2 절연막 위에 형성되는 제1 하부 전극, 상기 제1 하부 전극 위에 형성되는 제3 절연막, 상기 제3 절연막의 하부로 식각 공정을 통해서 각각 설정된 깊이로 형성되는 제1 비아 홀과 제2 비아 홀, 상기 제1 비아 홀 및 상기 제2 비아 홀에 각각 도체를 채워 형성되는 제1 비아와 제2 비아, 그리고 상기 제1 비아와 상기 제2 비아 위에 형성되는 상기 제1 상부 전극 및 상기 제2 상부 전극을 포함한다. According to another embodiment of the present invention, a method for generating a digital value in a digital value generating apparatus is provided. The digital value generation method includes generating a plurality of output values using a plurality of unit cells each including an identification value generating element, and outputting a plurality of bit identification values by using the plurality of output values, , the identification value generating element includes a first insulating film formed on a substrate, a second lower electrode formed on the second insulating film, a second insulating film formed on the second lower electrode, and a first lower electrode formed on the second insulating film. , a third insulating layer formed on the first lower electrode, a first via hole and a second via hole, the first via hole and the second via formed to have a depth set to a lower portion of the third insulating layer through an etching process, respectively a first via and a second via formed by filling a hole with a conductor, respectively; and the first upper electrode and the second upper electrode formed on the first via and the second via.

상기 생성하는 단계는 상기 제1 비아와 상기 제2 비아를 통해서 상기 제1 상부 전극과 상기 제2 상부 전극이 전기적으로 연결 또는 차단되는지에 따라서 상기 출력 값을 0 또는 1로 생성하는 단계를 포함하며, 상기 제1 비아 홀과 상기 제2 비아 홀은 상기 식각 공정을 통해서 서로 다른 깊이로 형성될 수 있다. The generating includes generating the output value as 0 or 1 depending on whether the first upper electrode and the second upper electrode are electrically connected or disconnected through the first via and the second via, , the first via hole and the second via hole may be formed to have different depths through the etching process.

상기 생성하는 단계는 상기 식별값 생성 소자를 커패시터로 사용하여 상기 출력 값으로 구형파 주파수를 생성하는 단계를 포함하고, 상기 출력하는 단계는 상기 복수의 단위셀 각각으로부터 출력되는 구형파 주파수를 원하는 시점에서 각각 샘플링하여 복수의 이진 디지털 값을 생성하는 단계, 그리고 상기 복수의 이진 디지털 값으로부터 상기 복수 비트의 식별값을 출력하는 단계를 포함하며, 상기 제1 비아 홀과 상기 제2 비아 홀은 상기 식각 공정을 통해서 서로 다른 깊이로 형성될 수 있다. The generating includes using the identification value generating element as a capacitor to generate a square wave frequency as the output value, and the outputting includes the square wave frequency output from each of the plurality of unit cells at a desired time. generating a plurality of binary digital values by sampling, and outputting the plurality of bit identification values from the plurality of binary digital values, wherein the first via hole and the second via hole perform the etching process It can be formed at different depths through

본 발명의 실시 예에 의하면, 식각 공정의 편차와 식각 깊이 단차로 인해서 비아 홀이 랜덤하게 생성되고, 이 비아 홀에 비아를 형성하고 전원을 인가하면 이진 디지털 값이 0 또는 1 중 어떤 값으로 든 랜덤하게 고정적으로 출력되거나 원하는 시점에 샘플링할 때마다 변경된 랜덤한 이진 디지털 값이 출력될 수 있다. 또한 랜덤한 가변주파수 값을 출력할 수도 있다. 이와 같이, 예측이 불가능한 이진 디지털 식별 값을 생성하고, 이후에는 그 값이 고정되어 식별값으로 사용하기에 적합하다.According to an embodiment of the present invention, a via hole is randomly generated due to a deviation in the etching process and an etching depth step. It may be randomly and fixedly output, or a random binary digital value changed whenever sampling at a desired time point may be output. It is also possible to output a random variable frequency value. In this way, an unpredictable binary digital identification value is generated, and thereafter, the value is fixed and suitable for use as an identification value.

그리고 예측이 불가능한 가변주파수값을 발생할 수 있고, 이는 정보탈취를 위한 전력분석공격방어나 일반 디지털 저전력회로 구성에 요구되는 클럭 소스로 사용할 수 있다. And it can generate an unpredictable variable frequency value, which can be used as a clock source required for power analysis attack defense for information stealing or general digital low-power circuit configuration.

또한 이진 디지털 값 0과 1의 결정이 물리적으로 랜덤하게 이뤄지므로 생성된 식별값의 진성 난수성이 확보되므로, 생성된 식별값을 예상하기 어려워 이를 탈취하려는 공격에 강하다.In addition, since the binary digital values 0 and 1 are physically randomly determined, the genuine randomness of the generated identification value is secured.

또한 제작과정이 간단하고, 물리적으로 복제가 불가능하여 식별값 또는 진성난수의 보안성이 높다. 뿐만 아니라 식별값 생성 소자 또는 식별값 생성부를 최소의 개수로 설계하고, 이를 복사하여 단순히 배열하면 식별값 및 진성난수 또는 주파수 발진기를 간단히 만들 수 있다.In addition, the manufacturing process is simple, and the security of the identification value or genuine random number is high because it cannot be physically copied. In addition, by designing the minimum number of identification value generating elements or identification value generating units, copying them and simply arranging them, it is possible to simply create an identification value and a true random number or frequency oscillator.

도 1은 본 발명의 한 실시 예에 따른 디지털 값 생성 장치를 나타낸 도면이다.
도 2는 본 발명의 실시 예에 따른 식별값 생성 소자를 설명하는 블록도이다.
도 3 내지 도 6은 각각 비아 홀 깊이의 일 예를 나타낸 도면이다.
도 7 내지 도 10은 각각 도 3 내지 도 6에 도시된 비아 홀을 이용하여 형성된 식별값 생성 소자의 일 예를 나타낸 도면이다.
도 11 및 도 12는 각각 본 발명의 한 실시 예에 따른 단위셀을 나타낸 도면이다.
도 13은 본 발명의 다른 실시 예에 따른 단위셀을 나타낸 도면이다.
도 14는 본 발명의 한 실시 예에 따른 식별값 인출부를 나타낸 도면이다.
도 15는 본 발명의 다른 실시 예에 따른 식별값 인출부를 나타낸 도면이다.
도 16은 본 발명의 실시 예에 따른 식별값 생성부를 이용하여 구현할 수 있는 가변 주파수 인출 장치의 일 예를 나타낸 도면이다.
도 17은 본 발명의 다른 실시 예에 따른 디지털 값 생성 장치를 나타낸 도면이다.
도 18은 본 발명의 한 실시 예에 따른 디지털 값 생성 방법을 나타낸 흐름도이다.
도 19는 본 발명의 다른 실시 예에 따른 디지털 값 생성 방법을 나타낸 흐름도이다. 1 is a diagram illustrating an apparatus for generating a digital value according to an embodiment of the present invention.
2 is a block diagram illustrating an identification value generating device according to an embodiment of the present invention.
3 to 6 are views each showing an example of a via hole depth.
7 to 10 are views illustrating an example of an identification value generating device formed using the via hole shown in FIGS. 3 to 6 , respectively.
11 and 12 are views each showing a unit cell according to an embodiment of the present invention.
13 is a view showing a unit cell according to another embodiment of the present invention.
14 is a diagram illustrating an identification value retrieval unit according to an embodiment of the present invention.
15 is a view showing an identification value retrieval unit according to another embodiment of the present invention.
16 is a diagram illustrating an example of a variable frequency extractor that can be implemented using an identification value generator according to an embodiment of the present invention.
17 is a diagram illustrating an apparatus for generating a digital value according to another embodiment of the present invention.
18 is a flowchart illustrating a digital value generation method according to an embodiment of the present invention.
19 is a flowchart illustrating a digital value generation method according to another embodiment of the present invention.

아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시 예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다. Hereinafter, with reference to the accompanying drawings, embodiments of the present invention will be described in detail so that those of ordinary skill in the art to which the present invention pertains can easily implement them. However, the present invention may be implemented in several different forms and is not limited to the embodiments described herein. And in order to clearly explain the present invention in the drawings, parts irrelevant to the description are omitted, and similar reference numerals are attached to similar parts throughout the specification.

명세서 및 청구범위 전체에서, 어떤 부분이 어떤 구성 요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것을 의미한다. Throughout the specification and claims, when a part "includes" a certain element, it means that other elements may be further included, rather than excluding other elements, unless otherwise stated.

이제 본 발명의 실시 예에 따른 디지털 값 생성 장치 및 방법에 대하여 도면을 참고로 하여 상세하게 설명한다. Now, an apparatus and method for generating a digital value according to an embodiment of the present invention will be described in detail with reference to the drawings.

도 1은 본 발명의 한 실시 예에 따른 디지털 값 생성 장치를 나타낸 도면이다.1 is a diagram illustrating an apparatus for generating a digital value according to an embodiment of the present invention.

도 1을 참고하면, 디지털 값 생성 장치(1)는 식별값 생성부(10) 및 식별값 인출부(20)를 포함한다. Referring to FIG. 1 , the digital value generating device 1 includes an identification value generating unit 10 and an identification value retrieving unit 20 .

식별값 생성부(10)는 복수의 단위셀(111~11N)을 포함하고, 복수의 단위셀(111~11N) 각각에서 출력되는 복수의 디지털 비트들을 식별값 인출부(20)로 출력한다. 복수의 단위셀(111~11N) 각각은 1비트의 디지털 값을 생성할 수 있다. 복수의 단위셀(111~11N) 각각은 식별값 생성 소자의 전기적 통전 또는 차단을 통해 0 또는 1의 이진 디지털 값을 생성할 수 있다. 본 발명의 실시 예에 따른 식별값 생성 소자에 대해서는 후술한다. The identification value generating unit 10 includes a plurality of unit cells 11 1 to 11 N , and extracting a plurality of digital bits output from each of the plurality of unit cells 11 1 to 11 N by the identification value extracting unit 20 . output as Each of the plurality of unit cells 11 1 to 11 N may generate a 1-bit digital value. Each of the plurality of unit cells 11 1 to 11 N may generate a binary digital value of 0 or 1 through electrical conduction or blocking of the identification value generating element. An identification value generating device according to an embodiment of the present invention will be described later.

식별값 인출부(20)는 식별값 생성부(10)의 복수의 단위셀(111~11N)로부터 각각 출력되는 디지털 값을 입력으로 받아 복수의 디지털 비트들을 이용하여 N비트의 식별값을 출력한다. The identification value retrieval unit 20 receives, as an input, digital values output from the plurality of unit cells 11 1 to 11 N of the identification value generation unit 10, and uses the plurality of digital bits to generate an N-bit identification value. print out

도 2는 본 발명의 실시 예에 따른 식별값 생성 소자를 설명하는 블록도이다. 2 is a block diagram illustrating an identification value generating device according to an embodiment of the present invention.

도 2를 참고하면, 식별값 생성 소자(200)는 제1 상부 전극(210), 제2 상부 전극(220), 복수의 하부 전극 예를 들면, 제1 하부 전극(230), 제2 하부 전극(240), 제1 비아(250), 제2 비아(260) 및 출력부(270)를 포함한다. Referring to FIG. 2 , the identification value generating element 200 includes a first upper electrode 210 , a second upper electrode 220 , and a plurality of lower electrodes, for example, a first lower electrode 230 , and a second lower electrode. 240 , a first via 250 , a second via 260 , and an output unit 270 .

제1 상부 전극(210) 및 제2 상부 전극(220)는 동일한 층에 형성되며, 제1 비아(250) 및 제2 비아(260)를 통해서 제1 상부 전극(210) 및 제2 상부 전극(220)이 전기적으로 통전 또는 차단되는지에 따라서 0 또는 1의 이진 디지털 값이 생성된다. The first upper electrode 210 and the second upper electrode 220 are formed on the same layer, and the first upper electrode 210 and the second upper electrode 220 are formed through the first via 250 and the second via 260 . 220) is electrically energized or disconnected, a binary digital value of 0 or 1 is generated.

제1 하부 전극(230)과 제2 하부 전극(240)은 제1 상부 전극(210) 및 제2 상부 전극(220)의 하부에 위치하며, 서로 다른 층에 형성된다. 제1 하부 전극(230)과 제2 하부 전극(240) 사이에는 절연막이 위치한다. 또한 제1 및 제2 상부 전극(210)과 제1 하부 전극(230) 사이에도 절연막이 위치한다. 도 2에서는 편의상 제1 하부 전극(230)과 제2 하부 전극(240)을 도시하였지만, 더 많은 개수의 하부 전극이 서로 다른 층에 형성될 수 있다. The first lower electrode 230 and the second lower electrode 240 are positioned under the first upper electrode 210 and the second upper electrode 220 and are formed on different layers. An insulating layer is positioned between the first lower electrode 230 and the second lower electrode 240 . In addition, an insulating layer is also positioned between the first and second upper electrodes 210 and the first lower electrode 230 . Although the first lower electrode 230 and the second lower electrode 240 are illustrated in FIG. 2 for convenience, a larger number of lower electrodes may be formed on different layers.

제1 비아(250)는 제1 하부 전극(230) 하부에 형성되는 비아 홀을 도체로 채워 형성되고 제1 상부 전극(210)과의 연결을 제공한다. The first via 250 is formed by filling a via hole formed under the first lower electrode 230 with a conductor and provides a connection to the first upper electrode 210 .

제2 비아(260)는 제2 하부 전극(240) 하부에 형성되는 비아 홀을 도체로 채워 형성되고 제2 상부 전극(210)과의 연결을 제공한다. The second via 260 is formed by filling a via hole formed under the second lower electrode 240 with a conductor and provides a connection to the second upper electrode 210 .

제1 비아(250)와 제2 비아(260)의 깊이는 서로 다르게 설정된다. The depths of the first via 250 and the second via 260 are set to be different from each other.

제1 비아(250) 및 제2 비아(260)가 모두 제1 하부 전극(230) 또는 제2 하부 전극(240)에 도달하면, 제1 상부 전극(210) 및 제2 상부 전극(220)은 제1 비아(250) 및 제2 비아(260)를 통해서 전기적으로 연결된다. 반면, 제1 비아(250) 및 제2 비아(260)가 서로 다른 층에 있는 하부 전극이나 절연막에 도달하면, 제1 상부 전극(210) 및 제2 상부 전극(220)은 전기적으로 차단된다. When both the first via 250 and the second via 260 reach the first lower electrode 230 or the second lower electrode 240 , the first upper electrode 210 and the second upper electrode 220 are They are electrically connected through the first via 250 and the second via 260 . On the other hand, when the first via 250 and the second via 260 reach a lower electrode or an insulating layer in different layers, the first upper electrode 210 and the second upper electrode 220 are electrically cut off.

출력부(270)는 제1 상부 전극(210) 및 제2 상부 전극(220)이 전기적 연결 또는 차단되는지에 따라서 0 또는 1의 이진 디지털 값을 생성하고, 생성된 이진 디지털 값을 출력한다. The output unit 270 generates a binary digital value of 0 or 1 depending on whether the first upper electrode 210 and the second upper electrode 220 are electrically connected or disconnected, and outputs the generated binary digital value.

도 3 내지 도 6은 각각 비아 홀 깊이의 일 예를 나타낸 도면이다.3 to 6 are views each showing an example of a via hole depth.

도 3 내지 도 6을 참고하면, 기판(310) 위에 절연막(320)이 형성되고, 제2 하부 전극(240)은 절연막(320) 위에 형성된다. 제2 하부 전극(240) 위에 절연막(330)이 형성되고, 제1 하부 전극(230)은 절연막(330) 위에 형성된다. 제1 하부 전극(230) 위에 절연막(340)이 형성된다. 그리고 제1 상부 전극(210)과의 연결을 위한 제1 비아(250)의 비아 홀(252a, 252b, 252c, 252d)이 소정 깊이까지 식각 공정을 통해 형성되고, 제2 상부 전극(220)과의 연결을 위한 제2 비아(260)의 비아 홀(262a, 262b, 262c, 262d)이 소정 깊이까지 식각 공정을 통해 형성된다. 이때 비아 홀(도 3의 252a와 262a, 도 4의 52b와 262b, 도 5의 252c와 262c, 도 6의 252d와 262d)은 서로 다른 깊이로 형성된다. 즉 비아 홀(도 3의 252a와 262a, 도 4의 52b와 262b, 도 5의 252c와 262c, 도 6의 252d와 262d)은 설정된 깊이 단차를 가진다. 이와 같이 비아 홀(도 3의 252a와 262a, 도 4의 52b와 262b, 도 5의 252c와 262c, 도 6의 252d와 262d)간 깊이 단차가 설정되어도 식각 공정 시 다양한 요인에 의해서 깊이 단차에 오차가 발생될 수 있다. 3 to 6 , the insulating film 320 is formed on the substrate 310 , and the second lower electrode 240 is formed on the insulating film 320 . An insulating film 330 is formed on the second lower electrode 240 , and the first lower electrode 230 is formed on the insulating film 330 . An insulating layer 340 is formed on the first lower electrode 230 . In addition, via holes 252a, 252b, 252c, and 252d of the first via 250 for connection with the first upper electrode 210 are formed through an etching process to a predetermined depth, and the second upper electrode 220 and Via holes 262a , 262b , 262c , and 262d of the second via 260 are formed through an etching process to a predetermined depth. At this time, the via holes (252a and 262a in FIG. 3 , 52b and 262b in FIG. 4 , 252c and 262c in FIG. 5 , and 252d and 262d in FIG. 6 ) are formed to have different depths. That is, the via holes (252a and 262a in FIG. 3 , 52b and 262b in FIG. 4 , 252c and 262c in FIG. 5 , and 252d and 262d in FIG. 6 ) have a set depth step. In this way, even if the depth step between the via holes (252a and 262a in FIG. 3, 52b and 262b in FIG. 4, 252c and 262c in FIG. 5, and 252d and 262d in FIG. 6) is set, there is an error in the depth step due to various factors during the etching process. may occur.

예를 들면, 비아 홀(도 3의 252a와 262a, 도 4의 52b와 262b, 도 5의 252c와 262c, 도 6의 252d와 262d)의 깊이 단차는 A로 설정될 수 있으며, 도 3 내지 도 6에 도시한 바와 같이 식각 공정에 의해 비아 홀(도 3의 252a와 262a, 도 4의 52b와 262b, 도 5의 252c와 262c, 도 6의 252d와 262d)간 깊이 단차가 A만큼 발생되도록 하는 다양한 깊이의 비아(250, 260)가 형성될 수 있다. For example, the depth step of the via hole (252a and 262a in Fig. 3, 52b and 262b in Fig. 4, 252c and 262c in Fig. 5, and 252d and 262d in Fig. 6) may be set to A, and Figs. As shown in Fig. 6, the depth step between the via holes (252a and 262a in Fig. 3, 52b and 262b in Fig. 4, 252c and 262c in Fig. 5, 252d and 262d in Fig. 6) is generated by the etching process as shown in Fig. 6 Vias 250 and 260 of various depths may be formed.

도 3을 참고하면, 절연막(340)에서 하부로 식각 공정을 진행한다. 식각 공정에 의해서 비아 홀(252a)의 바닥면이 제1 하부 전극(230)의 상부까지 도달할 수 있으며, 비아 홀(252a)의 바닥면으로부터 A만큼의 깊이 단차에 의해서 비아 홀(262a)의 바닥면은 절연막(330)의 내부까지 도달할 수 있다. Referring to FIG. 3 , an etching process is performed downward from the insulating layer 340 . The bottom surface of the via hole 252a may reach the top of the first lower electrode 230 by the etching process, and the depth of the via hole 262a is formed by a depth step A from the bottom surface of the via hole 252a. The bottom surface may reach the inside of the insulating layer 330 .

또한 도 4를 참고하면, 식각 공정에 의해서 비아 홀(252b)의 바닥면이 제1 하부 전극(230)의 내부까지 도달할 수 있으며, 비아 홀(252b)의 바닥면으로부터 A만큼의 깊이 단차에 의해서 비아 홀(262b)의 바닥면은 제2 하부 전극(240)의 상부까지 도달할 수 있다. Also, referring to FIG. 4 , the bottom surface of the via hole 252b may reach the inside of the first lower electrode 230 by the etching process, and the depth step A from the bottom surface of the via hole 252b is Accordingly, the bottom surface of the via hole 262b may reach the top of the second lower electrode 240 .

이와 달리, 도 5를 참고하면, 식각 공정에 의해서 비아 홀(252c)의 바닥면은 제1 하부 전극(230)을 통과하여 절연막(330)의 내부까지 도달할 수 있으며, 비아 홀(252c)의 바닥면으로부터 A만큼의 깊이 단차에 의해서 비아 홀(262c)의 바닥면은 제2 하부 전극(240)의 내부까지 도달할 수 있다. Alternatively, referring to FIG. 5 , the bottom surface of the via hole 252c may pass through the first lower electrode 230 to reach the inside of the insulating layer 330 by the etching process, and The bottom surface of the via hole 262c may reach the inside of the second lower electrode 240 due to the depth step A from the bottom surface.

또한 도 6에 도시한 바와 같이, 식각 공정에 의해서 비아 홀(252d)의 바닥면은 제1 하부 전극(230)과 절연막(330)을 통과하여 제2 하부 전극(240)의 상부까지 도달할 수 있으며, 비아 홀(252d)의 바닥면으로부터 A만큼의 깊이 단차에 의해서 비아 홀(262d)의 바닥면은 제2 하부 전극(240)의 내부까지 도달할 수 있다. Also, as shown in FIG. 6 , the bottom surface of the via hole 252d passes through the first lower electrode 230 and the insulating layer 330 to reach the upper part of the second lower electrode 240 by the etching process. Also, the bottom surface of the via hole 262d may reach the inside of the second lower electrode 240 due to the depth step A from the bottom surface of the via hole 252d.

이와 같이, 식각 공정에 의해 다양한 깊이의 비아(250, 260)가 생성될 수 있다. In this way, the vias 250 and 260 having various depths may be generated by the etching process.

도 7 내지 도 10은 각각 도 3 내지 도 6에 도시된 비아 홀을 이용하여 형성된 식별값 생성 소자의 일 예를 나타낸 도면이다. 7 to 10 are views illustrating an example of an identification value generating device formed using the via hole shown in FIGS. 3 to 6 , respectively.

도 7을 참고하면, 도 3과 같이 형성된 비아 홀(252a, 262a)에 도체가 채워지면 비아(250, 260)가 형성되고, 비아(250, 260) 위에 각각 제1 상부 전극(210) 및 제2 상부 전극(220)이 형성된다. 그리고 제1 상부 전극(210) 및 제2 상부 전극(220)은 각각 전압원과의 연결을 위한 연결 부재(211, 221)를 포함할 수 있다. Referring to FIG. 7 , when conductors are filled in the via holes 252a and 262a formed as shown in FIG. 3 , vias 250 and 260 are formed, and the first upper electrode 210 and the second upper electrode 210 are respectively formed on the vias 250 and 260 . 2 The upper electrode 220 is formed. In addition, the first upper electrode 210 and the second upper electrode 220 may include connecting members 211 and 221 for connecting to a voltage source, respectively.

비아(250)는 제1 상부 전극(210)과 제1 하부 전극(230)의 상부 사이에 형성되고, 비아(260)는 제2 상부 전극(220)과 절연막(330)의 내부 사이에 형성되므로, 식별값 생성 소자(200)의 제1 상부 전극(210)과 제2 상부 전극(220)은 전기적으로 차단된다. Since the via 250 is formed between the upper portions of the first upper electrode 210 and the first lower electrode 230 , the via 260 is formed between the second upper electrode 220 and the inside of the insulating layer 330 . , the first upper electrode 210 and the second upper electrode 220 of the identification value generating element 200 are electrically cut off.

도 8을 참고하면, 도 4과 같이 형성된 비아 홀(252b, 262b)을 도체로 채움으로써, 비아(250, 260)가 형성되고, 비아(250, 260) 위에 각각 제1 상부 전극(210) 및 제2 상부 전극(220)이 형성된다. 비아(250)는 제1 상부 전극(210)과 제1 하부 전극(230)의 내부 사이에 형성되고, 비아(260)는 제2 상부 전극(220)과 제2 하부 전극(240)의 상부 사이에 형성된다. 따라서 식별값 생성 소자(200)의 제1 상부 전극(210)과 제2 상부 전극(220)은 전기적으로 차단된다. Referring to FIG. 8 , by filling the via holes 252b and 262b formed as in FIG. 4 with a conductor, vias 250 and 260 are formed, and the first upper electrode 210 and the first upper electrode 210 and A second upper electrode 220 is formed. The via 250 is formed between the first upper electrode 210 and the inside of the first lower electrode 230 , and the via 260 is formed between the second upper electrode 220 and the upper part of the second lower electrode 240 . is formed in Accordingly, the first upper electrode 210 and the second upper electrode 220 of the identification value generating element 200 are electrically cut off.

도 9를 참고하면, 도 5와 같이 형성된 비아 홀(252c, 262c)을 도체로 채움으로써, 비아(250, 260)가 형성되고, 비아(250, 260) 위에 각각 제1 상부 전극(210) 및 제2 상부 전극(220)이 형성된다. 비아(250)는 제1 상부 전극(210)과 절연막(330)의 내부 사이에 형성되고, 비아(260)는 제2 상부 전극(220)과 제2 하부 전극(240)의 내부 사이에 형성된다. 따라서 식별값 생성 소자(200)의 제1 상부 전극(210)과 제2 상부 전극(220) 또한 전기적으로 차단된다. Referring to FIG. 9 , by filling the via holes 252c and 262c formed as in FIG. 5 with a conductor, vias 250 and 260 are formed, and the first upper electrode 210 and the first upper electrode 210 and A second upper electrode 220 is formed. The via 250 is formed between the first upper electrode 210 and the inside of the insulating layer 330 , and the via 260 is formed between the inside of the second upper electrode 220 and the second lower electrode 240 . . Accordingly, the first upper electrode 210 and the second upper electrode 220 of the identification value generating element 200 are also electrically cut off.

한편, 도 10을 참고하면, 도 6과 같이 형성된 비아 홀(252d, 262d)을 도체로 채움으로써, 비아(250, 260)가 형성되고, 비아(250, 260) 위에 각각 제1 상부 전극(210) 및 제2 상부 전극(220)이 형성된다. 비아(250)는 제1 상부 전극(210)과 제2 하부 전극의 상부 사이에 형성되고, 비아(260)는 제2 상부 전극(220)과 제2 하부 전극(240)의 내부 사이에 형성된다. 따라서 식별값 생성 소자(200)의 제1 상부 전극(210)과 제2 상부 전극(220)은 도 7 내지 도 9와 달리 전기적으로 연결된다. Meanwhile, referring to FIG. 10 , by filling the via holes 252d and 262d formed as shown in FIG. 6 with a conductor, vias 250 and 260 are formed, and the first upper electrode 210 is formed on the vias 250 and 260 , respectively. ) and the second upper electrode 220 are formed. The via 250 is formed between the first upper electrode 210 and upper portions of the second lower electrode, and the via 260 is formed between the second upper electrode 220 and the inside of the second lower electrode 240 . . Accordingly, the first upper electrode 210 and the second upper electrode 220 of the identification value generating element 200 are electrically connected to each other unlike FIGS. 7 to 9 .

도 7 내지 도 10에 도시된 식별값 생성 소자(200)는 설명의 편의를 위한 예시로서, 비아(250, 260)간 깊이 단차를 가지는 더 다양한 식별값 생성 소자(200)가 형성될 수 있으며, 이렇게 형성되는 식별값 생성 소자(200)들이 N개의 단위셀(111~11N)의 식별값 생성 소자들로 사용될 수 있다. The identification value generating element 200 shown in FIGS. 7 to 10 is an example for convenience of description, and more various identification value generating elements 200 having a depth step difference between the vias 250 and 260 may be formed, The identification value generating elements 200 thus formed may be used as identification value generating elements of the N unit cells 11 1 to 11 N .

도 11 및 도 12는 각각 본 발명의 한 실시 예에 따른 단위셀을 나타낸 도면이다. 도 11 및 도 12에서는 하나의 단위셀(111)만을 도시하였지만, 나머지 단위셀(112~11N)들도 단위셀(111)과 동일 또는 유사하게 구성될 수 있다. 11 and 12 are views each showing a unit cell according to an embodiment of the present invention. Although only one unit cell 11 1 is illustrated in FIGS. 11 and 12 , the remaining unit cells 11 2 to 11 N may be configured the same as or similar to the unit cell 11 1 .

도 11 및 도 12를 참고하면, 단위셀(111)은 식별값 생성 소자(111) 및 출력 노드(113)를 포함한다. 단위셀(111)은 저항(R)을 더 포함할 수 있다. 식별값 생성 소자(111)는 도 7 내지 도 10에서 설명한 식별값 생성 소자(200) 중에서 하나일 수 있다. 11 and 12 , the unit cell 11 1 includes an identification value generating element 111 and an output node 113 . The unit cell 11 1 may further include a resistor R. The identification value generating element 111 may be one of the identification value generating elements 200 described with reference to FIGS. 7 to 10 .

도 11을 보면, 식별값 생성 소자(111)는 기준 전압원(VDD)과 저항(R)의 일단 사이에 연결되고, 저항(R)의 타단이 그라운드 전압원(GND)에 연결된다. 구체적으로, 제1 상부 전극(210)이 기준 전압원(VDD)에 연결되고, 제2 상부 전극(220)이 그라운드 전압원(GND)에 연결된 저항(R)에 연결된다. 제2 상부 전극(220)이 출력 노드(113)에 연결된다. 출력 노드(113)는 제1 상부 전극(210)과 제2 상부 전극(220) 사이의 전기적 연결 또는 차단을 통해서 이진 디지털값인 0 또는 1을 출력한다. 이때 앞에서 설명한 바와 같이 깊이 단차를 가진 비아(250, 260)가 모두 제1 하부 전극(230) 또는 제2 하부 전극(240)에 도달하는지에 따라서 제1 상부 전극(210)과 제2 상부 전극(220) 사이의 전기적 연결 또는 차단이 결정되고, 이에 따라서 0 또는 1이 결정된다. 예를 들어, 식별값 생성 소자(111)로 도 10에 도시된 식별값 생성 소자(200)가 사용되는 경우 출력 노드(113)는 1을 출력하고, 식별값 생성 소자(111)로 도 7 내지 도 9에 도시된 식별값 생성 소자(200)가 사용되는 경우 출력 노드(113)는 0을 출력한다. Referring to FIG. 11 , the identification value generating element 111 is connected between the reference voltage source VDD and one end of the resistor R, and the other end of the resistor R is connected to the ground voltage source GND. Specifically, the first upper electrode 210 is connected to the reference voltage source VDD, and the second upper electrode 220 is connected to the resistor R connected to the ground voltage source GND. The second upper electrode 220 is connected to the output node 113 . The output node 113 outputs 0 or 1, which is a binary digital value, through electrical connection or disconnection between the first upper electrode 210 and the second upper electrode 220 . At this time, as described above, the first upper electrode 210 and the second upper electrode ( 220) is determined to be electrically connected or disconnected, and thus 0 or 1 is determined. For example, when the identification value generating element 200 shown in FIG. 10 is used as the identification value generating element 111, the output node 113 outputs 1, and as the identification value generating element 111, FIGS. When the identification value generating element 200 shown in FIG. 9 is used, the output node 113 outputs 0.

이와 달리, 도 12에 도시한 바와 같이, 제1 상부 전극(210)과 기준 전압원(VDD) 사이에 저항(R)이 연결되고, 제2 상부 전극(220)이 그라운드 전압원(GND)에 연결되며, 제1 상부 전극(210)이 출력 노드(113)에 연결될 수 있다. Alternatively, as shown in FIG. 12 , the resistor R is connected between the first upper electrode 210 and the reference voltage source VDD, and the second upper electrode 220 is connected to the ground voltage source GND. , the first upper electrode 210 may be connected to the output node 113 .

도 1에서 설명한 바와 같이, 식별값 생성부(10)는 N비트의 식별값을 생성하기 위해 N개의 단위셀(111~11N)을 포함하는데, N개의 단위셀(111~11N)이 모두 도 11에 도시된 단위셀과 같이 구성될 수도 있고, 도 12에 도시된 단위셀과 같이 구성될 수도 있으며, 도 11과 도 12에 도시된 단위셀들이 섞여 구성될 수도 있다. As described in FIG. 1 , the identification value generator 10 includes N unit cells 11 1 to 11 N to generate an N-bit identification value, and the N unit cells 11 1 to 11 N . All of these may be configured like the unit cell shown in FIG. 11 , may be configured like the unit cell shown in FIG. 12 , or may be configured by mixing the unit cells shown in FIGS. 11 and 12 .

그리고 N개의 단위셀(111~11N)에서 1과 0이 균등하게 나타나도록 N개의 단위셀(111~11N)의 일부는 도 10에서 설명한 식별값 생성 소자(200)로 구성될 수 있고, 나머지 일부는 도 7 내지 도 9에서 설명한 식별값 생성 소자(200)로 구성될 수 있다. 예를 들어, N개의 단위셀(111~11N)로부터 출력되는 N개의 이진 디지털 값 중에서 1의 값이 N/2개이고, 0이 N/2개이면 식별값에서 0과 1이 균등하다고 할 수 있다. 따라서 0과 1이 균등한 N비트의 식별값을 얻기 위해서는 N개의 단위셀(111~11N)에서 제1 상부 전극(210)과 제2 상부 전극(220)이 전기적으로 연결되는 식별값 생성 소자(200)와 제1 상부 전극(210)과 제2 상부 전극(220)이 전기적으로 차단되는 식별값 생성 소자(200)의 비율이 동일하도록, N개의 단위셀(111~11N)을 설계하면 된다. 이때 식각 공정에 의해 깊이 단차를 가진 비아(250, 260)에 의해서 제1 상부 전극(210)과 제2 상부 전극(220)이 전기적으로 연결 또는 차단되는지 결정되지만, 이 외에도 다양한 변수가 존재할 수 있다. And a part of the N unit cells 11 1 to 11 N so that 1 and 0 appear equally in the N unit cells 11 1 to 11 N may be composed of the identification value generating device 200 described in FIG. and the remaining part may be composed of the identification value generating device 200 described with reference to FIGS. 7 to 9 . For example, among the N binary digital values output from the N unit cells (11 1 to 11 N ), if there are N/2 values of 1 and N/2 0s, it is assumed that 0 and 1 are equal in the identification value. can Therefore, in order to obtain an N-bit identification value in which 0 and 1 are equal, an identification value is generated in which the first upper electrode 210 and the second upper electrode 220 are electrically connected in the N unit cells 11 1 to 11 N . N unit cells 11 1 to 11 N are formed so that the ratio of the identification value generating device 200 in which the device 200, the first upper electrode 210, and the second upper electrode 220 are electrically blocked is the same. design it At this time, it is determined whether the first upper electrode 210 and the second upper electrode 220 are electrically connected or blocked by the vias 250 and 260 having a depth step by the etching process, but various variables may exist in addition to this. .

예를 들어, 비아 홀(도 3의 252a와 262a, 도 4의 52b와 262b, 도 5의 252c와 262c, 도 6의 252d와 262d)을 형성하기 위한 식각홀의 크기나 비아 홀(도 3의 252a와 262a, 도 4의 52b와 262b, 도 5의 252c와 262c, 도 6의 252d와 262d)을 형성하기 위한 식각홀간의 연면 간격, 제1 하부 전극(230), 제2 하부 전극(240), 절연막(330, 340)의 두께나 물질, 식각 공정의 시간이나 온도 등이 반도체 식각 공정에서 변수로 작용될 수 있고, 이 변수들이 반도체 식각 공정 시에 작용하여 제1 상부 전극(210)과 제2 상부 전극(220)간 전기적 연결 또는 차단을 랜덤하게 한다. 따라서 이들 변수들을 적절하게 조절 및 제어함으로써, 0과 1이 균등한 N비트의 식별값을 얻기 위한 N개의 단위셀(111~11N)을 구현할 수 있다. 0과 1의 균등성 확인은 싱글 런(Single Run)을 통한 양산 공정 전에 MPW(Multi-Project Wafer) 공정을 이용하여 저렴한 공정 비용으로 파라미터들을 달리한 설계 및 공정 값에 따른 식별값 생성 소자를 다수 개 배열하여 식별값 생성부 또는 식별값 인출부를 시제품으로 만들어 0과 1의 균등성을 확인할 수 있으며, 균등성을 확인한 후 0과 1의 균등성이 확보된 파라미터를 선별하여 양산 공정에 적용함으로써, 0과 1을 균등하게 출력하는 단위셀(111~11N)을 구현할 수 있다.For example, the size of an etch hole for forming via holes (252a and 262a in FIG. 3 , 52b and 262b in FIG. 4 , 252c and 262c in FIG. 5 , and 252d and 262d in FIG. 6 ) or via holes (252a in FIG. 3 ) and 262a, 52b and 262b in FIG. 4, 252c and 262c in FIG. 5, and 252d and 262d in FIG. 6), the creepage gap between the etch holes, the first lower electrode 230, the second lower electrode 240; The thickness or material of the insulating layers 330 and 340, the time or temperature of the etching process, etc. may act as variables in the semiconductor etching process, and these variables act during the semiconductor etching process to form the first upper electrode 210 and the second Electrical connection or blocking between the upper electrodes 220 is randomized. Therefore, by appropriately adjusting and controlling these variables, it is possible to implement N unit cells 11 1 to 11 N for obtaining an N-bit identification value in which 0 and 1 are equal. To check the equality of 0 and 1, before the mass production process through Single Run, MPW (Multi-Project Wafer) process is used to generate a number of identification value generating elements according to design and process values with different parameters at low process cost. You can check the equality of 0 and 1 by making a prototype by arranging the identification value generating unit or identification value retrieval unit. Unit cells 11 1 to 11 N that output uniformly can be implemented.

한편, 도 7 내지 도 10에 도시된 식별값 생성 소자(200)는 제2 하부 전극(240), 절연막(330) 및 제1 하부 전극(230) 순으로 적층되어 있어서, 전자부품의 커패시터(Capacitor)의 기능을 수행할 수도 있다. 이때 도 7 내지 도 10에 도시된 식별값 생성 소자(200)의 제1 상부 전극(210)과 제2 상부 전극(220)사이의 커패시턴스 값은 서로 다른 값을 갖게 된다. 이러한 특성을 이용하는 단위셀에 대해서 도 13을 참고로 하여 설명한다. On the other hand, since the identification value generating device 200 shown in FIGS. 7 to 10 is stacked in the order of the second lower electrode 240 , the insulating film 330 , and the first lower electrode 230 , the capacitor of the electronic component ) can also perform the function of At this time, capacitance values between the first upper electrode 210 and the second upper electrode 220 of the identification value generating device 200 shown in FIGS. 7 to 10 have different values. A unit cell using these characteristics will be described with reference to FIG. 13 .

도 13은 본 발명의 다른 실시 예에 따른 단위셀을 나타낸 도면이다.13 is a view showing a unit cell according to another embodiment of the present invention.

도 13을 참고하면, 단위셀(111)은 식별값 생성 소자(111), 인버터(112, 114), 저항(R1, R2) 및 출력 노드(116)를 포함한다. 식별값 생성 소자(111)는 도 7 내지 도 10에서 설명한 식별값 생성 소자(200) 중에서 하나일 수 있다. 이러한 단위셀(111)은 발진 회로로서 동작하게 되며, 출력 노드(116)를 통해서 1/(2.2R2Cv)의 구형파 주파수 f[Hz]를 출력하게 된다. 도 13에서 Cv는 식별값 생성 소자(111)의 커패시턴스 값을 나타낸다. Referring to FIG. 13 , the unit cell 11 1 includes an identification value generating element 111 , inverters 112 and 114 , resistors R1 and R2 , and an output node 116 . The identification value generating element 111 may be one of the identification value generating elements 200 described with reference to FIGS. 7 to 10 . This unit cell 11 1 operates as an oscillation circuit, and outputs a square wave frequency f[Hz] of 1/(2.2R 2 Cv) through the output node 116 . In FIG. 13 , Cv denotes a capacitance value of the identification value generating element 111 .

단위셀(111)로부터 출력되는 구형파 주파수 값은 원하는 시점에서 샘플링하여 고정된 이진 디지털 값을 생성하는 데 사용될 수 있으며, 디지털 회로의 구동에 필수적인 클럭으로 사용될 수 있다. The square wave frequency value output from the unit cell 11 1 may be sampled at a desired time point and used to generate a fixed binary digital value, and may be used as a clock essential for driving a digital circuit.

이때 제1 상부 전극(210)과 제2 상부 전극(220)간의 커패시턴스 값이 N개의 단위셀(111~11N)의 식별값 생성 소자(111)마다 다른 값을 갖도록 구현될 수 있다. In this case, the capacitance value between the first upper electrode 210 and the second upper electrode 220 may be implemented to have a different value for each identification value generating element 111 of the N unit cells 11 1 to 11 N .

제1 상부 전극(210)과 제2 상부 전극(220)간의 커패시턴스 값은 수학식 1과 같이 결정된다.A capacitance value between the first upper electrode 210 and the second upper electrode 220 is determined as shown in Equation (1).

Figure 112015096882643-pat00001
Figure 112015096882643-pat00001

여기서,

Figure 112015096882643-pat00002
는 제1 상부 전극(210)과 제2 상부 전극(220)간 물질의 비유전율을 나타내고, A는 제1 상부 전극(210) 또는 제2 상부 전극(220)의 면적을 나타내며, t는 제1 상부 전극(210)과 제2 상부 전극(220)간 간격을 나타낸다. here,
Figure 112015096882643-pat00002
denotes the relative permittivity of the material between the first upper electrode 210 and the second upper electrode 220 , A denotes the area of the first upper electrode 210 or the second upper electrode 220 , and t denotes the first The distance between the upper electrode 210 and the second upper electrode 220 is shown.

앞에서 설명한 바와 같이, 비아 홀(도 3의 252a와 262a, 도 4의 52b와 262b, 도 5의 252c와 262c, 도 6의 252d와 262d)을 형성할 식각홀의 크기나 비아 홀(도 3의 252a와 262a, 도 4의 52b와 262b, 도 5의 252c와 262c, 도 6의 252d와 262d)을 형성하기 위한 식각홀간의 연면 간격, 제1 하부 전극(230), 제2 하부 전극(240), 절연막(330, 340)의 두께나 물질, 식각 공정의 시간이나 온도 등이 반도체 식각 공정에서 변수로 작용될 수 있고, 이 변수들이 반도체 식각 공정 시에 작용하여 제1 상부 전극(210)과 제2 상부 전극(220)간 커패시턴스 값이 랜덤하게 결정될 수 있다. 따라서 이들 변수들을 적절하게 조절 및 제어함으로써, N개의 단위셀(111~11N)의 식별값 생성 소자(111)마다 제1 상부 전극(210)과 제2 상부 전극(220)간 커패시턴스 값이 다르게 구현될 수 있다. 그리고 N개의 단위셀(111~11N)의 제1 상부 전극(210)과 제2 상부 전극(220)간 커패시턴스 값의 확인 또한 MPW 공정을 이용하여 테스트할 수 있다. As described above, the size of the etching hole or via hole (252a in FIG. 3) for forming the via hole (252a and 262a in FIG. 3, 52b and 262b in FIG. 4, 252c and 262c in FIG. 5, and 252d and 262d in FIG. 6) and 262a, 52b and 262b in FIG. 4, 252c and 262c in FIG. 5, and 252d and 262d in FIG. 6), the creepage gap between the etch holes, the first lower electrode 230, the second lower electrode 240; The thickness or material of the insulating layers 330 and 340, the time or temperature of the etching process, etc. may act as variables in the semiconductor etching process, and these variables act during the semiconductor etching process to form the first upper electrode 210 and the second A capacitance value between the upper electrodes 220 may be randomly determined. Therefore, by appropriately adjusting and controlling these variables, the capacitance value between the first upper electrode 210 and the second upper electrode 220 for each identification value generating element 111 of the N unit cells 11 1 to 11 N is It can be implemented differently. In addition, the capacitance value between the first upper electrode 210 and the second upper electrode 220 of the N unit cells 11 1 to 11 N may be checked using the MPW process.

도 14는 본 발명의 한 실시 예에 따른 식별값 인출부를 나타낸 도면이다.14 is a diagram illustrating an identification value retrieval unit according to an embodiment of the present invention.

도 14를 참고하면, 식별값 인출부(20)는 입출력부(201)를 포함한다. Referring to FIG. 14 , the identification value retrieval unit 20 includes an input/output unit 201 .

입출력부(201)는 식별값 생성부(10)의 복수의 단위셀(111~11N)로부터 각각 출력되는 이진 디지털 값을 입력으로 받아 N비트의 식별값을 출력한다. 이때 복수의 단위셀(111~11N)은 도 11에 도시된 단위셀과 같이 구성될 수도 있고, 도 12에 도시된 단위셀과 같이 구성될 수도 있으며, 도 11과 도 12에 도시된 단위셀들이 섞여 구성될 수도 있다. The input/output unit 201 receives as an input binary digital values output from the plurality of unit cells 11 1 to 11 N of the identification value generating unit 10 and outputs an N-bit identification value. At this time, the plurality of unit cells 11 1 to 11 N may be configured like the unit cell shown in FIG. 11 or may be configured like the unit cell shown in FIG. 12 , and the unit shown in FIGS. 11 and 12 . Cells may be mixed.

한편, 복수의 단위셀(111~11N)이 도 13과 같이 구성되는 경우, 식별값 인출부(20)는 N비트의 식별값을 생성하기 위해 복수의 단위셀(111~11N)로부터 각각 출력되는 구형파 주파수 값을 샘플링해야 한다. 복수의 단위셀(111~11N)이 도 13과 같이 구성되는 경우 식별값 인출부(20)에 대해서 도 15를 참고로 하여 설명한다.On the other hand, when the plurality of unit cells 11 1 to 11 N is configured as shown in FIG. 13 , the identification value fetching unit 20 generates a plurality of unit cells 11 1 to 11 N to generate an N-bit identification value. The square wave frequency values output from each should be sampled. When the plurality of unit cells 11 1 to 11 N is configured as shown in FIG. 13 , the identification value retrieval unit 20 will be described with reference to FIG. 15 .

도 15는 본 발명의 다른 실시 예에 따른 식별값 인출부를 나타낸 도면이다.15 is a view showing an identification value retrieval unit according to another embodiment of the present invention.

도 15를 참고하면, 식별값 인출부(20)는 샘플링부(202) 및 출력부(204)를 포함한다. Referring to FIG. 15 , the identification value retrieval unit 20 includes a sampling unit 202 and an output unit 204 .

샘플링부(202)는 복수의 단위셀(111~11N)로부터 각각 출력되는 구형파 주파수 값(f1~fN)을 입력으로 받는 복수의 D 플립플롭을 포함한다. The sampling unit 202 includes a plurality of D flip-flops that receive as inputs the square wave frequency values f 1 to f N output from the plurality of unit cells 11 1 to 11 N .

복수의 D 플립플롭은 각각 입력 단자(D)와 출력 단자(Q) 및 클럭 단자(CLK)를 가지며, 클럭 단자(CLK)로 클럭 신호(SCLK)가 인가되었을 때 입력 단자(D)로 입력되는 입력 신호가 1이면 출력 단자(Q)를 통해 1을 출력하고, 입력 단자(D)로 입력되는 입력 신호가 0이면 출력 단자(Q)를 통해 0을 출력한다. Each of the plurality of D flip-flops has an input terminal D, an output terminal Q, and a clock terminal CLK, and is inputted to the input terminal D when the clock signal SCLK is applied to the clock terminal CLK. When the input signal is 1, 1 is output through the output terminal Q, and when the input signal input to the input terminal D is 0, 0 is outputted through the output terminal Q.

샘플링을 원하는 시점에서 클럭 신호(SCLK)가 클럭 단자(CLK)로 입력되면, 복수의 D 플립플롭은 각각 복수의 단위셀(111~11N)로부터 각각 출력되는 구형파 주파수 값(f1~fN) 중에서 이 시점의 주파수 값에 해당하는 이진 디지털값을 출력 단자(Q)를 통해 출력부(204)로 출력한다.When the clock signal SCLK is inputted to the clock terminal CLK at a time point at which sampling is desired, the plurality of D flip-flops are square wave frequency values f 1 to f outputted from the plurality of unit cells 11 1 to 11 N , respectively. N ), a binary digital value corresponding to the frequency value at this point in time is output to the output unit 204 through the output terminal Q.

출력부(204)는 복수의 D 플립플롭으로부터 각각 출력되는 이진 디지털 값을 입력으로 받아 N비트의 식별값을 출력한다.The output unit 204 receives as an input binary digital values output from the plurality of D flip-flops, and outputs an N-bit identification value.

도 16은 본 발명의 실시 예에 따른 식별값 생성부를 이용하여 구현할 수 있는 가변 주파수 인출 장치의 일 예를 나타낸 도면이다. 16 is a diagram illustrating an example of a variable frequency extractor that can be implemented using an identification value generator according to an embodiment of the present invention.

도 16을 참고하면, 가변 주파수 인출 장치(1600)는 복수의 단위셀(111~11N)로부터 각각 출력되는 구형파 주파수 값(f1~fN)을 입력으로 받아서 하나의 구형 주파수 값을 선택하여 출력하는 멀티플렉서(MUX)(1610)를 포함한다.Referring to FIG. 16 , the variable frequency extractor 1600 receives as an input the square wave frequency values f 1 to f N output from the plurality of unit cells 11 1 to 11 N , and selects one square frequency value. and a multiplexer (MUX) 1610 for outputting it.

멀티플렉서(1610)는 선택값 입력단자를 통해서 입력되는 선택값(S1~SN)에 따라서 복수의 구형파 주파수 값(f1~fN) 중에서 하나의 구형파 주파수 값을 선택하여 출력한다. 이를 이용하면 디지털 회로의 구동에 필수적인 클럭을 원하는 주파수 값으로 용이하게 변경할 수 있다. The multiplexer 1610 selects and outputs one square wave frequency value from among a plurality of square wave frequency values f 1 to f N according to the selection values S 1 to S N input through the selection value input terminal. By using this, a clock essential for driving a digital circuit can be easily changed to a desired frequency value.

도 17은 본 발명의 다른 실시 예에 따른 디지털 값 생성 장치를 나타낸 도면이다. 17 is a diagram illustrating an apparatus for generating a digital value according to another embodiment of the present invention.

도 17을 참고하면, 디지털 값 생성 장치(1')는 복수의 식별값 처리부(17101~1710M) 및 진성난수 추출부(1720)를 포함할 수 있다. 여기서 식별값 처리부(17101~1710M)는 각각 앞에서 설명한 식별값 생성부(10) 및 식별값 인출부(20)를 포함한다. 도 17에서는 편의상 식별값 처리부(17101)만이 식별값 생성부(10) 및 식별값 인출부(20)를 포함하는 것으로 도시하였으나, 나머지 식별값 처리부(17102~1710M)도 식별값 처리부(17101)와 같이 구성될 수 있다.Referring to FIG. 17 , the digital value generating apparatus 1 ′ may include a plurality of identification value processing units 1710 1 to 1710 M and a true random number extracting unit 1720 . Here, the identification value processing units 1710 1 to 1710 M include the identification value generating unit 10 and the identification value retrieving unit 20 described above, respectively. In FIG. 17, for convenience, only the identification value processing unit 1710 1 is illustrated as including the identification value generating unit 10 and the identification value retrieving unit 20, but the remaining identification value processing units 1710 2 to 1710 M also include the identification value processing unit ( 1710 1 ) may be configured as follows.

식별값 처리부(17101~1710M)는 각각 N비트의 식별값을 진성난수 추출부(1720)로 출력한다. The identification value processing units 1710 1 to 1710 M respectively output N-bit identification values to the true random number extraction unit 1720 .

진성난수 추출부(1720)는 식별값 처리부(17101~1710M)로부터 각각 출력되는 N비트의 식별값을 이용하여 진성난수를 추출한다. 진성난수 추출부(1720)는 식별값 처리부(17101~1710M)로부터 각각 출력되는 N비트의 식별값을 순차적으로 인출하여 진성난수를 추출할 수 있다. 또는 진성난수 추출부(1720)는 M개의 N비트의 식별값 중에서 랜덤하게 하나 또는 다수 개의 N비트의 식별값을 인출하여 진성난수를 추출할 수 있다. 진성난수 추출부(1720)는 생성된 진성난수를 출력한다. The genuine random number extracting unit 1720 extracts a true random number by using the N-bit identification values output from the identification value processing units 1710 1 to 1710 M , respectively. The genuine random number extraction unit 1720 may sequentially extract the N-bit identification values output from the identification value processing units 1710 1 to 1710 M , respectively, and extract the true random number. Alternatively, the true random number extraction unit 1720 may extract one or a plurality of N-bit identification values randomly from among the M N-bit identification values to extract the true random number. The genuine random number extraction unit 1720 outputs the generated genuine random number.

도 18은 본 발명의 한 실시 예에 따른 디지털 값 생성 방법을 나타낸 흐름도이다.18 is a flowchart illustrating a digital value generation method according to an embodiment of the present invention.

도 18을 참고하면, 디지털 값 생성 장치(1)는 앞에서 설명한 식별값 생성 소자를 각각 포함하는 복수의 단위셀(111~11N) 각각에 의해 1비트의 디지털 값을 생성한다(S1810). 한편, 복수의 단위셀(111~11N)이 도 13과 같이 구성되는 경우, 디지털 값 생성 장치(1)는 복수의 단위셀(111~11N)로부터 각각 출력되는 구형파 주파수 값을 샘플링하고, 샘플링한 시점의 주파수 값에 해당하는 1비트의 디지털 값을 생성할 수 있다. Referring to FIG. 18 , the digital value generating apparatus 1 generates a 1-bit digital value by each of the plurality of unit cells 11 1 to 11 N each including the aforementioned identification value generating element ( S1810 ). On the other hand, when the plurality of unit cells 11 1 to 11 N is configured as shown in FIG. 13 , the digital value generating apparatus 1 samples the square wave frequency values output from the plurality of unit cells 11 1 to 11 N , respectively. and a 1-bit digital value corresponding to the frequency value at the time of sampling may be generated.

디지털 값 생성 장치(1)는 복수의 단위셀(111~11N) 각각에 의해 생성된 1비트의 디지털 값을 인출하여 N비트의 식별값을 출력한다(S1820). The digital value generating apparatus 1 fetches a 1-bit digital value generated by each of the plurality of unit cells 11 1 to 11 N and outputs an N-bit identification value (S1820).

도 19는 본 발명의 다른 실시 예에 따른 디지털 값 생성 방법을 나타낸 흐름도이다.19 is a flowchart illustrating a digital value generation method according to another embodiment of the present invention.

도 19를 참고하면, 디지털 값 생성 장치(1')는 복수의 식별값 처리부(17101~1710M)를 이용하여 M개의 N비트의 식별값을 생성한다(S1910). Referring to FIG. 19 , the digital value generating apparatus 1 ′ generates M N-bit identification values using a plurality of identification value processing units 1710 1 to 1710 M ( S1910 ).

디지털 값 생성 장치(1')는 M개의 N비트의 식별값을 이용하여 N비트의 진성난수를 추출한다(S1920). M개의 N비트의 식별값을 이용하여 N비트의 진성난수를 추출하는 방법으로는 다양한 방법이 사용될 수 있다. The digital value generating device 1' extracts an N-bit true random number by using the M N-bit identification values (S1920). Various methods may be used as a method of extracting an N-bit true random number by using the M N-bit identification values.

디지털 값 생성 장치(1')는 추출된 N비트의 진성난수를 출력한다(S1930). The digital value generating device 1' outputs the extracted N-bit true random number (S1930).

발명의 실시 예는 이상에서 설명한 장치 및/또는 방법을 통해서만 구현되는 것은 아니며, 본 발명의 실시 예의 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해 구현될 수도 있으며, 이러한 구현은 앞서 설명한 실시 예의 기재로부터 본 발명이 속하는 기술 분야의 전문가라면 쉽게 구현할 수 있는 것이다. The embodiment of the present invention is not implemented only through the apparatus and/or method described above, and a program for realizing a function corresponding to the configuration of the embodiment of the present invention or a recording medium in which the program is recorded may be implemented. The implementation can be easily implemented by an expert in the technical field to which the present invention pertains from the description of the above-described embodiments.

이상에서 본 발명의 실시 예에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리 범위에 속하는 것이다. Although the embodiments of the present invention have been described in detail above, the scope of the present invention is not limited thereto, and various modifications and improvements by those skilled in the art using the basic concept of the present invention defined in the following claims are also provided. is within the scope of the right.

Claims (20)

디지털 값을 생성하는 장치로서,
복수의 단위셀을 포함하는 식별값 생성부, 그리고
상기 복수의 단위셀의 출력 값을 이용하여 복수 비트의 식별값을 출력하는 식별값 인출부
를 포함하고,
상기 복수의 단위셀 각각은 동일 층에 형성된 제1 상부 전극과 제2 상부 전극을 포함하고, 상기 제1 상부 전극 및 상기 제2 상부 전극의 전기적 연결 또는 차단에 따라 1비트의 이진 디지털 값을 결정하는 식별값 생성 소자를 포함하고,
상기 식별값 생성 소자는
식각 공정을 통해 각각 설정된 깊이로 상기 제1 상부 전극과 상기 제2 상부 전극의 하부에 형성되는 제1 비아 홀 및 제2 비아 홀,
상기 제1 상부 전극과 상기 제2 상부 전극의 하부에 상기 제1 비아홀 및 제2 비아 홀에 각각 도체를 채워 형성되는 제1 비아와 제2 비아,
기판 위에 형성되며, 상기 제1 비아를 통해 상기 제1 상부 전극과 연결되는 제1 하부 전극, 그리고
상기 제1 하부 전극과 다른 층에 형성되며, 상기 제2 비아를 통해 상기 제2 상부 전극과 연결되는 제2 하부 전극을 더 포함하고,
상기 제1 상부 전극 및 상기 제2 상부 전극의 전기적 연결 또는 차단은 상기 제1 및 제2 비아 홀간의 식각 깊이 단차에 의해 상기 제1 비아와 제2 비아가 모두 상기 제2 하부 전극에 도달하는지 여부에 따라 결정되는 디지털 값 생성 장치. A device for generating a digital value, comprising:
An identification value generator including a plurality of unit cells, and
An identification value fetching unit for outputting a plurality of bit identification values by using the output values of the plurality of unit cells
including,
Each of the plurality of unit cells includes a first upper electrode and a second upper electrode formed on the same layer, and a 1-bit binary digital value is determined according to electrical connection or disconnection of the first upper electrode and the second upper electrode. Including an identification value generating element that
The identification value generating element is
a first via hole and a second via hole formed under the first upper electrode and the second upper electrode to a depth set through an etching process, respectively;
a first via and a second via formed under the first upper electrode and the second upper electrode by filling conductors in the first and second via holes, respectively;
a first lower electrode formed on the substrate and connected to the first upper electrode through the first via; and
a second lower electrode formed on a different layer from the first lower electrode and connected to the second upper electrode through the second via;
Whether the first via and the second via both reach the second lower electrode due to an etch depth step between the first and second via holes in the electrical connection or blocking of the first upper electrode and the second upper electrode A device for generating digital values determined according to 제1항에서,
상기 식별값 생성 소자는
상기 기판과 상기 제2 하부 전극 사이에 형성되는 제1 절연막,
상기 제2 하부 전극과 상기 제1 하부 전극 사이에 형성되는 제2 절연막, 그리고
상기 제1 하부 전극 위에 형성되는 제3 절연막을 더 포함하는 디지털 값 생성 장치.In claim 1,
The identification value generating element is
a first insulating film formed between the substrate and the second lower electrode;
a second insulating layer formed between the second lower electrode and the first lower electrode; and
The digital value generating device further comprising a third insulating layer formed on the first lower electrode. 삭제delete 제1항에서,
상기 제1 비아와 상기 제2 비아가 상기 제2 하부 전극에 도달하는 경우 상기 제1 상부 전극과 상기 제2 상부 전극은 전기적으로 연결되고,
상기 제2 비아만이 상기 제2 하부 전극에 도달하는 경우 상기 제1 상부 전극과 상기 제2 상부 전극은 전기적으로 차단되는 디지털 값 생성 장치.In claim 1,
When the first via and the second via reach the second lower electrode, the first upper electrode and the second upper electrode are electrically connected;
When only the second via reaches the second lower electrode, the first upper electrode and the second upper electrode are electrically cut off. 제4항에서,
상기 복수의 단위셀의 일부는 상기 제1 상부 전극과 상기 제2 상부 전극이 전기적으로 연결되는 식별값 생성 소자를 포함하고, 상기 복수의 단위셀의 나머지 일부는 상기 제1 상부 전극과 상기 제2 상부 전극이 전기적으로 차단되는 식별값 생성 소자를 포함하는 디지털 값 생성 장치.In claim 4,
A portion of the plurality of unit cells includes an identification value generating element electrically connected to the first upper electrode and the second upper electrode, and a remaining portion of the plurality of unit cells includes the first upper electrode and the second upper electrode. A digital value generating device including an identification value generating element in which an upper electrode is electrically blocked. 제1항에서,
상기 식별값 생성 소자는 제1 전압을 공급하는 제1 전압원과 상기 제1 전압보다 낮은 제2 전압을 공급하는 제2 전압원 사이에 연결되고,
상기 복수의 단위셀 각각은 상기 제1 상부 전극과 상기 제2 상부 전극의 전기적 연결 또는 차단에 따라서 상기 출력 값으로 0 또는 1을 출력하는 출력 노드를 포함하는 디지털 값 생성 장치.In claim 1,
The identification value generating element is connected between a first voltage source for supplying a first voltage and a second voltage source for supplying a second voltage lower than the first voltage,
and each of the plurality of unit cells includes an output node that outputs 0 or 1 as the output value according to electrical connection or disconnection of the first upper electrode and the second upper electrode. 제6항에서,
상기 복수의 단위셀 각각은 상기 제2 전압원과 상기 식별값 생성 소자 사이에 연결되는 저항을 더 포함하고,
상기 제1 상부 전극이 상기 제1 전압원에 연결되고, 상기 제2 상부 전극이 상기 저항에 연결되며, 상기 출력 노드가 상기 제2 상부 전극에 연결되는 디지털 값 생성 장치.In claim 6,
Each of the plurality of unit cells further comprises a resistor connected between the second voltage source and the identification value generating element,
wherein the first upper electrode is connected to the first voltage source, the second upper electrode is connected to the resistor, and the output node is connected to the second upper electrode. 제6항에서,
상기 복수의 단위셀 각각은 상기 제1 전압원과 상기 식별값 생성 소자 사이에 연결되는 저항을 더 포함하고,
상기 제1 상부 전극이 상기 저항에 연결되고, 상기 제2 상부 전극이 상기 제2 전압원에 연결되며, 상기 출력 노드가 상기 제1 상부 전극에 연결되는 디지털 값 생성 장치. In claim 6,
Each of the plurality of unit cells further comprises a resistor connected between the first voltage source and the identification value generating element,
wherein the first upper electrode is connected to the resistor, the second upper electrode is connected to the second voltage source, and the output node is connected to the first upper electrode. 제1항에서,
상기 복수의 단위셀 각각은 상기 식별값 생성 소자를 커패시터로 사용하여 상기 출력 값으로 구형파 주파수를 출력하는 발진 회로를 포함하는 디지털 값 생성 장치.In claim 1,
and an oscillation circuit for outputting a square wave frequency as the output value by using the identification value generating element as a capacitor in each of the plurality of unit cells. 제9항에서,
상기 식별값 인출부는
상기 복수의 단위셀 각각으로부터 출력되는 구형파 주파수를 원하는 시점에서 각각 샘플링하여 복수의 이진 디지털 값을 출력하는 샘플링부, 그리고
상기 복수의 이진 디지털 값으로부터 상기 복수 비트의 식별값을 출력하는 출력부를 포함하는 디지털 값 생성 장치.In claim 9,
The identification value extraction unit
A sampling unit for sampling the square wave frequency output from each of the plurality of unit cells at a desired time and outputting a plurality of binary digital values, and
and an output unit for outputting the plurality of bit identification values from the plurality of binary digital values. 제10항에서,
상기 샘플링부는 상기 복수의 단위셀 각각으로부터 출력되는 구형파 주파수를 입력으로 받고, 클럭 신호가 인가되었을 때의 구형파 주파수의 값으로부터 0 또는 1을 출력하는 복수의 D 플립플롭을 포함하는 디지털 값 생성 장치.In claim 10,
and the sampling unit includes a plurality of D flip-flops that receive a square wave frequency output from each of the plurality of unit cells as an input and output 0 or 1 from a value of the square wave frequency when a clock signal is applied. 제9항에서,
상기 복수의 단위셀의 적어도 일부의 식별값 생성 소자들의 상기 제1 비아의 깊이는 서로 다른 디지털 값 생성 장치. In claim 9,
Depths of the first vias of at least some of the identification value generating elements of the plurality of unit cells are different from each other. 디지털 값을 생성하는 장치로서,
각각 복수의 단위셀을 포함하며, 상기 복수의 단위셀의 출력 값을 이용하여 복수 비트의 식별값을 출력하는 복수의 식별값 처리부, 그리고
상기 복수의 식별값 처리부로부터 각각 출력되는 복수의 식별값을 이용하여 진성난수를 추출하고, 추출된 상기 진성난수를 출력하는 진성난수 추출부
를 포함하고,
상기 복수의 단위셀 각각은
동일 층에 형성된 제1 상부 전극과 제2 상부 전극을 포함하고, 상기 제1 상부 전극 및 상기 제2 상부 전극의 전기적 연결 또는 차단에 따라 1비트의 이진 디지털 값을 결정하는 식별값 생성 소자를 포함하고,
상기 식별값 생성 소자는
식각 공정을 통해 각각 설정된 깊이로 상기 제1 상부 전극과 상기 제2 상부 전극의 하부에 형성되는 제1 비아 홀 및 제2 비아 홀,
상기 제1 상부 전극과 상기 제2 상부 전극의 하부에 상기 제1 비아홀 및 제2 비아 홀에 각각 도체를 채워 형성되는 제1 비아와 제2 비아,
기판 위에 형성되며, 상기 제1 비아를 통해 상기 제1 상부 전극과 연결되는 제1 하부 전극, 그리고
상기 제1 하부 전극과 다른 층에 형성되며, 상기 제2 비아를 통해 상기 제2 상부 전극과 연결되는 제2 하부 전극을 더 포함하고,
상기 제1 상부 전극 및 상기 제2 상부 전극의 전기적 연결 또는 차단은 상기 제1 및 제2 비아 홀간의 식각 깊이 단차에 의해 상기 제1 비아와 제2 비아가 모두 상기 제2 하부 전극에 도달하는지 여부에 따라 결정되는 디지털 값 생성 장치. A device for generating a digital value, comprising:
a plurality of identification value processing units each including a plurality of unit cells and outputting a plurality of bit identification values by using the output values of the plurality of unit cells; and
A true random number extraction unit for extracting a true random number using a plurality of identification values output from the plurality of identification value processing units, respectively, and outputting the extracted true random number
including,
Each of the plurality of unit cells is
It includes a first upper electrode and a second upper electrode formed on the same layer, and an identification value generating element that determines a 1-bit binary digital value according to electrical connection or disconnection of the first upper electrode and the second upper electrode and,
The identification value generating element is
a first via hole and a second via hole formed under the first upper electrode and the second upper electrode to a depth set through an etching process, respectively;
a first via and a second via formed under the first upper electrode and the second upper electrode by filling conductors in the first and second via holes, respectively;
a first lower electrode formed on the substrate and connected to the first upper electrode through the first via; and
a second lower electrode formed on a different layer from the first lower electrode and connected to the second upper electrode through the second via;
Whether the first via and the second via both reach the second lower electrode due to an etch depth step between the first and second via holes in the electrical connection or blocking of the first upper electrode and the second upper electrode A device for generating digital values determined according to 제13항에서,
상기 식별값 생성 소자는
상기 기판과 상기 제2 하부 전극 사이에 형성되는 제1 절연막,
상기 제2 하부 전극과 상기 제1 하부 전극 사이에 형성되는 제2 절연막, 그리고
상기 제1 하부 전극 위에 형성되는 제3 절연막을 더 포함하는 디지털 값 생성 장치.In claim 13,
The identification value generating element is
a first insulating film formed between the substrate and the second lower electrode;
a second insulating layer formed between the second lower electrode and the first lower electrode; and
The digital value generating device further comprising a third insulating layer formed on the first lower electrode. 삭제delete 제13항에서,
상기 복수의 단위셀의 일부는 상기 제1 상부 전극과 상기 제2 상부 전극이 전기적으로 연결되는 식별값 생성 소자를 포함하고, 상기 복수의 단위셀의 나머지 일부는 상기 제1 상부 전극과 상기 제2 상부 전극이 전기적으로 차단되는 식별값 생성 소자를 포함하는 디지털 값 생성 장치. In claim 13,
A portion of the plurality of unit cells includes an identification value generating element electrically connected to the first upper electrode and the second upper electrode, and a remaining portion of the plurality of unit cells includes the first upper electrode and the second upper electrode. A digital value generating device including an identification value generating element in which an upper electrode is electrically blocked. 제13항에서,
상기 복수의 단위셀의 적어도 일부의 식별값 생성 소자들의 상기 제1 비아와 상기 제2 비아간 깊이 단차가 서로 다르거나,
상기 복수의 단위셀의 적어도 일부의 식별값 생성 소자들의 상기 제1 비아의 깊이가 서로 다른 디지털 값 생성 장치.In claim 13,
A depth step difference between the first via and the second via of at least some of the identification value generating elements of the plurality of unit cells is different from each other,
A digital value generating device having different depths of the first vias of at least some of the plurality of unit cells for generating identification values. 디지털 값 생성 장치에서 디지털 값을 생성하는 방법으로서,
식별값 생성 소자를 각각 포함하는 복수의 단위셀을 이용하여 복수의 출력 값을 생성하는 단계, 그리고
상기 복수의 출력 값을 이용하여 복수 비트의 식별값을 출력하는 단계
를 포함하고,
상기 식별값 생성 소자는
기판 위에 형성되는 제1 절연막,
상기 제1 절연막 위에 형성되는 제2 하부 전극,
상기 제2 하부 전극 위에 형성되는 제2 절연막,
상기 제2 절연막 위에 형성되는 제1 하부 전극,
상기 제1 하부 전극 위에 형성되는 제3 절연막,
상기 제3 절연막의 하부로 식각 공정을 통해서 각각 설정된 깊이로 형성되는 제1 비아 홀과 제2 비아 홀,
상기 제1 비아 홀 및 상기 제2 비아 홀에 각각 도체를 채워 형성되는 제1 비아와 제2 비아, 그리고
상기 제1 비아와 상기 제2 비아 위에 각각 형성되는 상기 제1 상부 전극 및 상기 제2 상부 전극을 포함하며,
상기 식별값 생성 소자는 제1 상부 전극 및 제2 상부 전극의 전기적 연결 또는 차단에 따라 1비트의 이진 디지털 값을 결정하고,
상기 제1 상부 전극 및 상기 제2 상부 전극의 전기적 연결 또는 차단은 상기 제1 및 제2 비아 홀간의 식각 깊이 단차에 의해 상기 제1 비아와 제2 비아가 모두 상기 제2 하부 전극에 도달하는지 여부에 따라 결정되는 디지털 값 생성 방법. A method for generating a digital value in a digital value generating device, comprising:
generating a plurality of output values using a plurality of unit cells each including an identification value generating element; and
outputting a plurality of bit identification values using the plurality of output values
including,
The identification value generating element is
a first insulating film formed on the substrate;
a second lower electrode formed on the first insulating film;
a second insulating film formed on the second lower electrode;
a first lower electrode formed on the second insulating film;
a third insulating film formed on the first lower electrode;
a first via hole and a second via hole respectively formed to a predetermined depth through an etching process under the third insulating layer;
a first via and a second via formed by filling the first via hole and the second via hole with a conductor, respectively;
and the first upper electrode and the second upper electrode respectively formed on the first via and the second via;
The identification value generating element determines a 1-bit binary digital value according to the electrical connection or disconnection of the first upper electrode and the second upper electrode,
Whether the first via and the second via both reach the second lower electrode due to an etch depth step between the first and second via holes in the electrical connection or blocking of the first upper electrode and the second upper electrode A digital value generation method determined by 제18항에서,
상기 생성하는 단계는 상기 제1 비아와 상기 제2 비아가 모두 상기 제2 하부 전극에 도달하는 경우 상기 제1 상부 전극과 상기 제2 상부 전극이 전기적으로 연결된 것으로 판단하는 단계를 포함하는 디지털 값 생성 방법. In claim 18,
The generating includes determining that the first upper electrode and the second upper electrode are electrically connected when both the first via and the second via reach the second lower electrode. method. 제18항에서,
상기 생성하는 단계는 상기 식별값 생성 소자를 커패시터로 사용하여 상기 출력 값으로 구형파 주파수를 생성하는 단계를 포함하고,
상기 출력하는 단계는
상기 복수의 단위셀 각각으로부터 출력되는 구형파 주파수를 원하는 시점에서 각각 샘플링하여 복수의 이진 디지털 값을 생성하는 단계, 그리고
상기 복수의 이진 디지털 값으로부터 상기 복수 비트의 식별값을 출력하는 단계를 포함하는 디지털 값 생성 방법. In claim 18,
The generating includes using the identification value generating element as a capacitor to generate a square wave frequency as the output value,
The output step is
generating a plurality of binary digital values by sampling the square wave frequencies output from each of the plurality of unit cells at a desired time point, and
and outputting the plurality of bit identification values from the plurality of binary digital values.
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