KR102356034B1 - Organic light emitting display device - Google Patents

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Abstract

유기발광 표시장치는 각각이 각각은 유기발광 다이오드 및 상기 유기발광 다이오드의 구동전류를 제어하는 구동 트랜지스터를 포함하는 i번째 화소 및 i+1번째 화소를 포함한다. 상기 i번째 화소의 상기 구동 트랜지스터의 제어전극이 접속된 상기 i번째 화소의 제1 노드는 상기 i번째 화소에 인가된 i-1번째 주사 신호에 동기되어 초기화 전압으로 초기화되고, 상기 i번째 화소의 상기 유기발광 다이오드의 애노드는 상기 i+1번째 화소에 인가된 i번째 주사 신호에 동기되어 초기화 전압으로 초기화된다.The organic light emitting diode display includes an i-th pixel and an i+1-th pixel, each including an organic light emitting diode and a driving transistor for controlling a driving current of the organic light emitting diode. The first node of the i-th pixel to which the control electrode of the driving transistor of the i-th pixel is connected is initialized to an initialization voltage in synchronization with the i-1th scan signal applied to the i-th pixel, The anode of the organic light emitting diode is initialized to an initialization voltage in synchronization with the i-th scan signal applied to the i+1-th pixel.

Description

유기발광 표시장치{ORGANIC LIGHT EMITTING DISPLAY DEVICE}Organic light emitting display device {ORGANIC LIGHT EMITTING DISPLAY DEVICE}

본 발명은 유기발광 표시장치에 관한 것으로, 더욱 상세하게는 표시품질이 향상된 유기발광 표시장치에 관한 것이다.The present invention relates to an organic light emitting display device, and more particularly, to an organic light emitting display device having improved display quality.

상기 유기발광 표시장치는 복수 개의 화소들을 포함한다. 상기 복수 개의 화소들 각각은 유기발광 다이오드 및 상기 유기발광 다이오드를 제어하는 회로부를 포함한다. 상기 회로부는 적어도 스위칭 트랜지스터, 구동 트랜지스터, 및 스토리지 커패시터를 포함한다.The organic light emitting display device includes a plurality of pixels. Each of the plurality of pixels includes an organic light emitting diode and a circuit unit controlling the organic light emitting diode. The circuit unit includes at least a switching transistor, a driving transistor, and a storage capacitor.

상기 유기발광 다이오드는 애노드, 캐소드, 및 상기 애노드와 상기 캐소드 사이에 배치된 유기 발광층을 포함한다. 상기 유기발광 다이오드는 상기 애노드와 상기 캐소드 사이에 상기 유기 발광층의 문턱전압 이상의 전압이 인가되면 발광된다. The organic light emitting diode includes an anode, a cathode, and an organic light emitting layer disposed between the anode and the cathode. The organic light emitting diode emits light when a voltage greater than or equal to the threshold voltage of the organic light emitting layer is applied between the anode and the cathode.

따라서, 본 발명의 목적은 균일한 블랙 휘도를 표시하는 유기발광 표시장치를 제공하는 것이다.Accordingly, it is an object of the present invention to provide an organic light emitting diode display that displays uniform black luminance.

본 발명의 일 실시예에 따른 유기발광 표시장치는 i-1번째(여기서 i는 2 이상의 자연수) 주사 라인에 접속된 i-1번째 화소, i번째 주사 라인에 접속된 i번째 화소를 포함하는 복수의 화소들을 포함하고, 상기 i-1번째 화소, 상기 i번째 화소는 일방향으로 배열되고, 상기 복수의 화소들 각각은, 유기발광 다이오드, 상기 유기발광 다이오드의 구동전류를 제어하는 구동 트랜지스터, 상기 구동 트랜지스터의 입력전극에 접속된 출력전극을 포함하는 스위칭 트랜지스터, 초기화 전압이 인가되는 초기화 라인과 연결된 제1 초기화 트랜지스터 및 제2 초기화 트랜지스터를 포함하고, 상기 i번째 화소의 상기 제1 초기화 트랜지스터는 상기 i-1번째 화소의 상기 스위칭 트랜지스터에 인가되는 i-1번째 주사 신호와 동일한 신호를 인가 받는 i-1번째 주사 라인에 연결되어 상기 초기화 라인과 상기 구동 트랜지스터의 제어전극을 연결시키고, 상기 i번째 화소의 상기 제2 초기화 트랜지스터는 상기 제1 초기화 트랜지스터와 동일한 상기 i-1번째 주사 라인에 연결되어 상기 i-1번째 화소의 상기 유기발광 다이오드의 애노드에 상기 초기화 전압을 인가한다.An organic light emitting diode display according to an embodiment of the present invention includes a plurality of pixels including an i-1th pixel connected to an i-1th scan line (where i is a natural number equal to or greater than 2) and an i-th pixel connected to the i-th scan line. of pixels, wherein the i-1th pixel and the i-th pixel are arranged in one direction, and each of the plurality of pixels includes an organic light emitting diode, a driving transistor controlling a driving current of the organic light emitting diode, and the driving a switching transistor including an output electrode connected to an input electrode of the transistor, a first initialization transistor and a second initialization transistor connected to an initialization line to which an initialization voltage is applied, wherein the first initialization transistor of the i-th pixel is It is connected to the i-1th scan line receiving the same signal as the i-1th scan signal applied to the switching transistor of the -1th pixel to connect the initialization line and the control electrode of the driving transistor, and the i-th pixel The second initialization transistor of is connected to the same i-1th scan line as the first initialization transistor to apply the initialization voltage to the anode of the organic light emitting diode of the i-1th pixel.

상기 i번째 화소의 상기 제1 초기화 트랜지스터 및 상기 제2 초기화 트랜지스터는 상기 구동 트랜지스터의 제어전극이 접속된 제1 노드와 상기 초기화 전압이 인가되는 상기 초기화 라인 사이에 배치되고, 서로 직렬 연결될 수 있다.The first initialization transistor and the second initialization transistor of the i-th pixel may be disposed between a first node to which the control electrode of the driving transistor is connected and the initialization line to which the initialization voltage is applied, and may be connected in series.

상기 제1 초기화 트랜지스터는 상기 제2 초기화 트랜지스터를 경유하여 상기 제1 노드에 상기 초기화 전압을 인가할 수 있다.The first initialization transistor may apply the initialization voltage to the first node via the second initialization transistor.

상기 제1 초기화 트랜지스터는 상기 제2 초기화 트랜지스터를 경유하여 상기 제1 노드에 상기 초기화 전압을 인가할 수 있다.The first initialization transistor may apply the initialization voltage to the first node via the second initialization transistor.

상기 제1 초기화 트랜지스터 및 상기 제2 초기화 트랜지스터의 채널부는 상기 i번째 더미 주사 라인과 중첩할 수 있다.A channel portion of the first initialization transistor and the second initialization transistor may overlap the i-th dummy scan line.

상기 복수의 화소들은 상기 일방향에서 상기 i번째 화소의 다음에 배치되는 i+1번째 화소를 더 포함하고, 상기 i+1번째 화소의 상기 구동 트랜지스터의 제어전극이 접속된 상기 i+1번째 화소의 제1 노드는 상기 i+1번째 화소에 인가된 i번째 주사 신호에 동기되어 상기 초기화 전압으로 초기화될 수 있다.The plurality of pixels further include an i+1-th pixel disposed next to the i-th pixel in the one direction, and the i+1-th pixel of the i+1-th pixel is connected to a control electrode of the driving transistor. The first node may be initialized to the initialization voltage in synchronization with the i-th scan signal applied to the i+1-th pixel.

상기 i+1번째 화소는 상기 초기화 전압이 인가되는 i+1번째 초기화 라인과 상기 i+1번째 화소의 상기 제1 노드 사이에 직렬 연결된 제1 초기화 트랜지스터 및 제2 초기화 트랜지스터를 더 포함하고, 상기 i+1번째 화소의 상기 제1 초기화 트랜지스터 및 상기 제2 초기화 트랜지스터 사이에는 상기 i번째 화소의 상기 유기발광 다이오드의 상기 애노드에 접속된 상기 i+1번째 화소의 제2 노드가 정의되고, 상기 i+1번째 화소의 상기 제1 초기화 트랜지스터는 상기 i+1번째 화소에 인가된 상기 i번째 주사 신호에 응답하여 상기 i+1번째 화소의 상기 제2 노드에 상기 초기화 전압을 제공하고, 상기 i번째 화소의 상기 유기발광 다이오드의 상기 애노드는 상기 i+1번째 화소의 상기 제2 노드에 연결될 수 있다.The i+1th pixel further includes a first initialization transistor and a second initialization transistor connected in series between an i+1th initialization line to which the initialization voltage is applied and the first node of the i+1th pixel, and A second node of the i+1th pixel connected to the anode of the organic light emitting diode of the i-th pixel is defined between the first initialization transistor and the second initialization transistor of the i+1th pixel, The first initialization transistor of the +1-th pixel provides the initialization voltage to the second node of the i+1-th pixel in response to the i-th scan signal applied to the i+1-th pixel, and the i-th pixel The anode of the organic light emitting diode of the pixel may be connected to the second node of the i+1th pixel.

상기 i번째 화소의 상기 제1 초기화 트랜지스터 및 상기 제2 초기화 트랜지스터 사이에는 상기 i-1번째 화소의 상기 유기발광 다이오드의 애노드에 접속된 상기 i번째 화소의 제2 노드가 정의되고, 상기 i-1번째 화소의 상기 유기발광 다이오드의 상기 애노드는 상기 i번째 화소에 인가된 상기 i-1번째 주사 신호에 동기되어 상기 초기화 전압으로 초기화될 수 있다.A second node of the i-th pixel connected to the anode of the organic light emitting diode of the i-1 pixel is defined between the first initialization transistor and the second initialization transistor of the i-th pixel, and the i-1 The anode of the organic light emitting diode of the ith pixel may be initialized to the initialization voltage in synchronization with the i-1 th scan signal applied to the ith pixel.

상기 i번째 화소의 상기 스위칭 트랜지스터는 k번째(여기서 k는 1 이상의 자연수) 데이터 라인에 접속된 입력전극, 상기 구동 트랜지스터의 입력전극에 접속된 출력전극, 및 i번째 주사 신호가 인가되는 i번째 주사 라인에 접속된 제어전극을 포함하고, 상기 i번째 화소는, 상기 제1 노드와 전원 라인 사이에 접속된 스토리지 커패시터, 상기 구동 트랜지스터의 출력전극에 접속된 입력전극, 상기 제1 노드에 접속된 출력전극, 및 상기 i번째 주사 신호가 인가되는 상기 i번째 주사 라인에 접속된 제어전극을 포함하는 제1 제어 트랜지스터 및 상기 구동 트랜지스터의 상기 출력전극에 접속된 입력전극, 상기 유기발광 다이오드의 상기 애노드에 접속된 출력전극, 및 i번째 발광 라인에 접속된 제어전극을 포함하는 제2 제어 트랜지스터를 더 포함할 수 있다.The switching transistor of the i-th pixel has an input electrode connected to a k-th data line (where k is a natural number greater than or equal to 1), an output electrode connected to the input electrode of the driving transistor, and an i-th scan signal to which the i-th scan signal is applied. a control electrode connected to a line, wherein the i-th pixel includes a storage capacitor connected between the first node and a power supply line, an input electrode connected to an output electrode of the driving transistor, and an output connected to the first node a first control transistor including an electrode, and a control electrode connected to the i-th scan line to which the i-th scan signal is applied, and an input electrode connected to the output electrode of the driving transistor; A second control transistor including a connected output electrode and a control electrode connected to the i-th light emitting line may be further included.

상기 i번째 화소는, 상기 전원 라인에 접속된 입력전극, 상기 구동 트랜지스터의 상기 입력전극에 접속된 출력전극, 및 상기 i번째 발광 라인에 접속된 제어전극을 포함하는 제3 제어 트랜지스터를 더 포함할 수 있다.The ith pixel may further include a third control transistor including an input electrode connected to the power supply line, an output electrode connected to the input electrode of the driving transistor, and a control electrode connected to the ith emission line. can

상술한 바에 따르면, 상기 유기발광 다이오드의 상기 애노드는 상기 유기발광 다이오드가 발광되기 이전에 초기화 전압으로 방전된다. 이후, 상기 유기발광 다이오드는 데이터 신호에 대응하게 발광된다. 상기 유기발광 다이오드는 상기 데이터 신호의 계조값에 대응하는 휘도를 표시할 수 있다. 상기 데이터 신호가 블랙 계조를 가질 때, 상기 유기발광 다이오드는 오발광되지 않고 블랙을 표시할 수 있다. 상기 유기발광 다이오드는 상기 블랙과 소정의 휘도 차이를 갖는 저계조들을 표시할 수 있다.As described above, the anode of the organic light emitting diode is discharged to an initialization voltage before the organic light emitting diode emits light. Thereafter, the organic light emitting diode emits light in response to the data signal. The organic light emitting diode may display luminance corresponding to the grayscale value of the data signal. When the data signal has a black grayscale, the organic light emitting diode may display black without erroneous light emission. The organic light emitting diode may display low grayscales having a luminance difference between the black and the black.

도 1은 본 발명의 일 실시예에 따른 유기발광 표시장치의 블럭도이다.
도 2는 본 발명의 일 실시예에 따른 화소들의 회로도이다.
도 3은 도 2에 도시된 화소들을 구동하기 위한 구동신호들을 도시한 파형도이다.
도 4a 내지 도 4c는 구동신호들에 따른 i번째 화소의 동작을 도시하였다.
도 5는 본 발명의 일 실시예에 따른 i번째 화소의 레이아웃이다.
도 6a 내지 도 6g는 도 5에 도시된 i번째 화소의 제조공정에 따라 형성되는 층들을 도시한 평면도이다.
도 7a는 도 5의 Ⅰ-Ⅰ'에 따른 i번째 화소의 단면도이다.
도 7b는 도 5의 Ⅱ-Ⅱ'에 따른 i번째 화소의 단면도이다.
도 8은 본 발명의 일 실시예에 따른 i번째 화소의 등가회로도이다.
도 9는 도 8에 도시된 화소의 레이아웃의 일부를 도시한 평면도이다.1 is a block diagram of an organic light emitting display device according to an embodiment of the present invention.
2 is a circuit diagram of pixels according to an embodiment of the present invention.
FIG. 3 is a waveform diagram illustrating driving signals for driving the pixels shown in FIG. 2 .
4A to 4C illustrate the operation of the i-th pixel according to driving signals.
5 is a layout of an i-th pixel according to an embodiment of the present invention.
6A to 6G are plan views illustrating layers formed according to the manufacturing process of the i-th pixel illustrated in FIG. 5 .
7A is a cross-sectional view of an i-th pixel taken along line I-I' of FIG. 5 .
7B is a cross-sectional view of the i-th pixel taken along II-II′ of FIG. 5 .
8 is an equivalent circuit diagram of an i-th pixel according to an embodiment of the present invention.
9 is a plan view illustrating a part of a layout of a pixel illustrated in FIG. 8 .

이하, 도면을 참조하여 본 발명의 일 실시예에 따른 유기발광 표시장치를 설명한다. 도면에서는 여러 층 및 영역을 명확하게 표현하기 위하여 일부 구성요소의 스케일을 과장하거나 축소하여 나타내었다. 명세서 전체에 걸쳐 유사한 참조 부호는 유사한 구성 요소를 지칭한다. Hereinafter, an organic light emitting display device according to an embodiment of the present invention will be described with reference to the drawings. In the drawings, the scales of some components are exaggerated or reduced in order to clearly express various layers and regions. Like reference numerals refer to like elements throughout.

도 1은 본 발명의 일 실시예에 따른 유기발광 표시장치의 블럭도이다. 도 1에 도시된 것과 같이, 유기발광 표시장치는 타이밍 제어부(100), 주사 구동부(200), 데이터 구동부(300), 및 유기발광 표시패널(DP)을 포함한다. 1 is a block diagram of an organic light emitting display device according to an embodiment of the present invention. 1 , the organic light emitting diode display includes a timing controller 100 , a scan driver 200 , a data driver 300 , and an organic light emitting display panel DP.

상기 타이밍 제어부(100)는 입력 영상신호들(미 도시)을 수신하고, 상기 데이터 구동부(300)와의 인터페이스 사양에 맞도록 상기 입력 영상신호들의 데이터 포맷을 변환하여 영상 데이터들(RGB)을 생성한다. 상기 타이밍 제어부(100)는 상기 영상 데이터들(RGB)과 각종 제어신호들(DCS, SCS)을 출력한다.The timing controller 100 receives input image signals (not shown), converts the data format of the input image signals to meet the interface specification with the data driver 300 to generate image data RGB. . The timing controller 100 outputs the image data RGB and various control signals DCS and SCS.

상기 주사 구동부(200)는 상기 타이밍 제어부(100)로부터 주사 제어신호(SCS)를 수신한다.　상기 주사 제어신호(SCS)는 상기 주사 구동부(200)의 동작을 개시하는 수직개시신호, 신호들의 출력 시기를 결정하는 클럭신호 등을 포함할 수 있다. 상기 주사 구동부(200)는 복수 개의 주사 신호들을 생성하고, 상기 복수 개의 주사 신호들을 후술하는 복수 개의 주사 라인들(SL1~SLn)에 순차적으로 출력한다.　또한, 상기 주사 구동부(200)는 상기 주사 제어신호(SCS)에 응답하여 복수 개의 발광 제어신호들을 생성하고, 후술하는 복수 개의 발광 라인들(EL1~ELn)에 상기 복수 개의 발광 제어신호들을 출력한다.The scan driver 200 receives a scan control signal SCS from the timing controller 100 . The scan control signal SCS may include a vertical start signal for starting the operation of the scan driver 200 and a clock signal for determining output timing of the signals. The scan driver 200 generates a plurality of scan signals and sequentially outputs the plurality of scan signals to a plurality of scan lines SL1 to SLn to be described later. In addition, the scan driver 200 generates a plurality of light emission control signals in response to the scan control signal SCS, and outputs the plurality of light emission control signals to a plurality of light emission lines EL1 to ELn, which will be described later. .

도 1은 상기 복수 개의 주사 신호들과 상기 복수 개의 발광 제어신호들이 하나의 주사 구동부(200)로부터 출력되는 것으로 도시하였지만, 본 발명은 이에 한정되는 것은 아니다. 본 발명의 일 실시예에서, 복수 개의 주사 구동부가 상기 복수 개의 주사 신호들을 분할하여 출력하고, 상기 복수 개의 발광 제어신호들을 분할하여 출력할 수 있다. 또한, 본 발명의 일 실시예에서, 상기 복수 개의 주사 신호들을 생성하여 출력하는 구동회로와 상기 복수 개의 발광 제어신호들을 생성하여 출력하는 구동회로는 별개로 구분될 수 있다.1 illustrates that the plurality of scan signals and the plurality of emission control signals are output from one scan driver 200, the present invention is not limited thereto. In an embodiment of the present invention, a plurality of scan drivers may divide and output the plurality of scan signals, and divide and output the plurality of light emission control signals. Also, in one embodiment of the present invention, the driving circuit generating and outputting the plurality of scan signals and the driving circuit generating and outputting the plurality of light emission control signals may be separately distinguished.

상기 데이터 구동부(300)는 상기 타이밍 제어부(100)로부터 상기 데이터 제어신호(DCS) 및 상기 영상 데이터들(RGB)을 수신한다. 상기 데이터 구동부(300)는 상기 영상 데이터들(RGB)을 데이터 신호들로 변환하고, 상기 데이터 신호들을 후술하는 복수 개의 데이터 라인들(DL1~DLm)에 출력한다. 상기 데이터 신호들은 영상 데이터들(RGB)의 계조값에 대응하는 아날로그 전압들이다.The data driver 300 receives the data control signal DCS and the image data RGB from the timing controller 100 . The data driver 300 converts the image data RGB into data signals, and outputs the data signals to a plurality of data lines DL1 to DLm to be described later. The data signals are analog voltages corresponding to grayscale values of the image data RGB.

상기 유기발광 표시패널(DP)은 복수 개의 주사 라인들(SL1~SLn), 복수 개의 발광 라인들(EL1~ELn), 복수 개의 데이터 라인들(DL1~DLm), 및 복수 개의 화소들(PX)을 포함한다. 상기 복수 개의 주사 라인들(SL1~SLn)은 제1 방향(DR1)으로 연장되고, 상기 제2 방향에 직교하는 제2 방향(DR2)으로 나열된다. 상기 복수 개의 발광 라인들(EL1~ELn) 각각은 상기 복수 개의 주사 라인들(SL1~SLn) 중 대응하는 주사 라인에 나란하게 배열될 수 있다. 상기 복수 개의 데이터 라인들(DL1~DLm)은 상기 복수 개의 주사 라인들(SL1~SLn)과 절연되게 교차한다. The organic light emitting display panel DP includes a plurality of scan lines SL1 to SLn, a plurality of light emitting lines EL1 to ELn, a plurality of data lines DL1 to DLm, and a plurality of pixels PX. includes The plurality of scan lines SL1 to SLn extend in a first direction DR1 and are arranged in a second direction DR2 orthogonal to the second direction. Each of the plurality of light emitting lines EL1 to ELn may be arranged in parallel with a corresponding one of the plurality of scan lines SL1 to SLn. The plurality of data lines DL1 to DLm insulately cross the plurality of scan lines SL1 to SLn.

상기 복수 개의 화소들(PX) 각각은 상기 복수 개의 주사 라인들(SL1~SLn) 중 대응하는 주사 라인, 상기 복수 개의 발광 라인들(EL1~ELn) 중 대응하는 발광 라인, 및 상기 복수 개의 데이터 라인들(DL1~DLm) 중 대응하는 데이터 라인들에 접속된다. 상기 복수 개의 화소들(PX) 각각은 제1 전압(ELVDD) 및 상기 제1 전압(ELVDD)보다 낮은 레벨의 제2 전압(ELVSS)을 수신한다. 상기 복수 개의 화소들(PX) 각각은 상기 제1 전압(ELVDD)이 인가되는 전원 라인(PL)에 접속된다. 상기 복수 개의 화소들(PX) 각각은 초기화 전압(Vint)을 수신하는 초기화 라인(RL)에 접속된다. Each of the plurality of pixels PX includes a corresponding one of the plurality of scan lines SL1 to SLn, a corresponding one of the plurality of light emitting lines EL1 to ELn, and the plurality of data lines. It is connected to corresponding data lines among the ones DL1 to DLm. Each of the plurality of pixels PX receives a first voltage ELVDD and a second voltage ELVSS lower than the first voltage ELVDD. Each of the plurality of pixels PX is connected to a power line PL to which the first voltage ELVDD is applied. Each of the plurality of pixels PX is connected to an initialization line RL that receives an initialization voltage Vint.

상기 복수 개의 화소들(PX) 각각은 2개의 주사 라인들에 전기적으로 연결될 수 있다. 도 1에 도시된 것과 같이, 제2 번째 주사 라인(SL2)에 연결된 화소들(PX, 이하 제2 화소행의 화소들)은 제1 번째 주사 라인(SL1)에도 연결될 수 있다. 상기 제2 화소행의 화소들(PX)은 상기 제2 번째 주사 라인(SL2)에 인가된 주사신호 및 상기 제1 번째 주사 라인(SL1)에 인가된 주사신호를 수신한다.Each of the plurality of pixels PX may be electrically connected to two scan lines. As illustrated in FIG. 1 , pixels PX (hereinafter, pixels in a second pixel row) connected to the second scan line SL2 may also be connected to the first scan line SL1 . The pixels PX in the second pixel row receive the scan signal applied to the second scan line SL2 and the scan signal applied to the first scan line SL1 .

미 도시되었으나, 상기 유기발광 표시패널(DP)은 복수 개의 더미 주사 라인들을 더 포함할 수 있다. 또한, 상기 유기발광 표시패널(DP)은 상기 제1 번째 주사 라인(SL1)에 연결된 화소들(PX)에 초기화 제어신호를 제공하는 주사 라인을 더 포함할 수 있다. 또한, 상기 복수 개의 데이터 라인들(DL1~DLm) 중 어느 하나의 데이터 라인에 연결된 화소들(이하, 화소열의 화소들)은 서로 연결될 수 있다. 상기 화소열의 화소들 중 인접하는 2개의 화소들이 전기적으로 연결될 수 있다.Although not shown, the organic light emitting display panel DP may further include a plurality of dummy scan lines. In addition, the organic light emitting display panel DP may further include a scan line that provides an initialization control signal to the pixels PX connected to the first scan line SL1 . Also, pixels connected to one of the plurality of data lines DL1 to DLm (hereinafter referred to as pixels in a pixel column) may be connected to each other. Two adjacent pixels among the pixels in the pixel column may be electrically connected.

상기 복수 개의 화소들(PX) 각각은 유기발광 다이오드(미 도시) 및 상기 유기발광 다이오드의 발광을 제어하는 회로부(미 도시)를 포함한다. 상기 회로부는 복수 개의 박막 트랜지스터(이하, 트랜지스터)와 커패시터를 포함할 수 있다. 상기 복수 개의 화소들(PX)은 레드 컬러를 발광하는 레드 화소들, 그린 컬러를 발광하는 그린 화소들, 및 블루 컬러를 발광하는 블루 화소들을 포함할 수 있다. 레드 화소의 유기 발광 다이오드, 그린 화소의 유기 발광 다이오드, 및 블루 화소의 유기 발광 다이오드는 서로 다른 물질의 유기 발광층을 포함할 수 있다.Each of the plurality of pixels PX includes an organic light emitting diode (not shown) and a circuit unit (not shown) for controlling light emission of the organic light emitting diode. The circuit unit may include a plurality of thin film transistors (hereinafter, transistors) and a capacitor. The plurality of pixels PX may include red pixels emitting a red color, green pixels emitting a green color, and blue pixels emitting a blue color. The organic light emitting diode of the red pixel, the organic light emitting diode of the green pixel, and the organic light emitting diode of the blue pixel may include organic light emitting layers of different materials.

복수 회의 포토리소그래피 공정을 통해 베이스 기판(미 도시) 상에 상기 복수 개의 주사 라인들(SL1~SLn), 상기 복수 개의 발광 라인들(EL1~ELn), 상기 복수 개의 데이터 라인들(DL1~DLm), 상기 전원 라인(PL), 상기 초기화 라인(RL), 및 상기 복수 개의 화소들(PX)을 형성할 수 있다. 복수 회의 증착공정 또는 코팅공정을 통해 베이스 기판(미 도시) 상에 복수 개의 절연층들을 형성할 수 있다. 상기 절연층들은 유기막 및/또는 무기막을 포함한다. 그밖에 상기 복수 개의 화소들(PX)을 보호하는 봉지층(미 도시)을 상기 베이스 기판 상에 더 형성할 수 있다.The plurality of scan lines SL1 to SLn, the plurality of light emitting lines EL1 to ELn, and the plurality of data lines DL1 to DLm are formed on a base substrate (not shown) through a plurality of photolithography processes. , the power line PL, the initialization line RL, and the plurality of pixels PX may be formed. A plurality of insulating layers may be formed on the base substrate (not shown) through a plurality of deposition processes or coating processes. The insulating layers include an organic layer and/or an inorganic layer. In addition, an encapsulation layer (not shown) protecting the plurality of pixels PX may be further formed on the base substrate.

도 2는 본 발명의 일 실시예에 따른 화소들의 회로도이다. 도 3은 도 2에 도시된 화소들을 구동하기 위한 구동신호들을 도시한 파형도이다. 도 4a 내지 도 4c는 구동신호에 따른 i번째 화소의 동작을 도시하였다. 2 is a circuit diagram of pixels according to an embodiment of the present invention. FIG. 3 is a waveform diagram illustrating driving signals for driving the pixels shown in FIG. 2 . 4A to 4C illustrate the operation of the i-th pixel according to the driving signal.

도 2에는 상기 복수 개의 데이터 라인들(DL1~DLm) 중 k번째 데이터 라인(DLk)에 연결된 제1 내지 제3 화소들(PXi-1, PXi, PXi+1, 이하 제1 내지 제3 화소들)을 예시적으로 도시하였다. 상기 제1 내지 제3 화소들(PXi-1, PXi, PXi+1)은 동일한 구성을 갖는바, 제2 화소(PXi)를 중심으로 상기 제1 내지 제3 화소들(PXi-1, PXi, PXi+1)의 구성을 상세히 설명한다. 2 , first to third pixels PXi-1, PXi, PXi+1, hereinafter first to third pixels connected to the k-th data line DLk among the plurality of data lines DL1 to DLm ) is shown as an example. The first to third pixels PXi-1, PXi, and PXi+1 have the same configuration, and the first to third pixels PXi-1, PXi, The configuration of PXi+1) will be described in detail.

상기 제2 화소(PXi)는 유기발광 다이오드(ED) 및 상기 유기발광 다이오드를 제어하는 회로부를 포함한다. 본 실시예에서 7개의 트랜지스터들(T1~T7) 및 하나의 커패시터(Cst)를 포함하는 회로부를 예시적으로 도시하였다. 또한, 7개의 트랜지스터들(T1~T7)은 p타입의 트랜지스터로 도시되었다. 도 2에 도시된 회로부는 하나의 예시에 불과하고 상기 회로부의 구성은 변형되어 실시될 수 있다. The second pixel PXi includes an organic light emitting diode ED and a circuit unit controlling the organic light emitting diode. In this embodiment, a circuit including seven transistors T1 to T7 and one capacitor Cst is illustrated as an example. Also, the seven transistors T1 to T7 are illustrated as p-type transistors. The circuit unit shown in FIG. 2 is merely an example, and the configuration of the circuit unit may be modified and implemented.

도 2에 도시된 것과 같이, 상기 회로부는 상기 전원 라인(PL)과 상기 유기발광 다이오드(ED)의 애노드 사이에 접속된 제1 트랜지스터(T1), 상기 k번째 데이터 라인(DLk)과 상기 제1 트랜지스터(T1) 사이에 접속된 제2 트랜지스터(T2), 제1 노드(N1)와 상기 제1 트랜지스터(T1)의 출력전극 사이에 접속된 제3 트랜지스터(T3), 상기 제1 트랜지스터(T1)와 상기 유기발광 다이오드(ED)의 애노드 사이에 접속된 제4 트랜지스터(T4), 및 상기 전원 라인(PL)과 상기 제1 트랜지스터(T1) 사이에 접속된 제5 트랜지스터(T5)를 포함한다. 또한, 상기 회로부는 상기 제1 노드(N1)와 상기 초기화 라인(RL) 사이에 직렬 접속된 제6 트랜지스터(T6) 및 제7 트랜지스터(T7)를 포함한다. 상기 회로부는 상기 제1 노드(N1)와 상기 전원 라인(PL) 사이에 접속된 스토리지 커패시터(Cst)를 포함한다.As shown in FIG. 2 , the circuit unit includes a first transistor T1 connected between the power line PL and an anode of the organic light emitting diode ED, the k-th data line DLk, and the first A second transistor T2 connected between the transistors T1, a third transistor T3 connected between a first node N1 and an output electrode of the first transistor T1, and the first transistor T1 and a fourth transistor T4 connected between the anode of the organic light emitting diode ED and a fifth transistor T5 connected between the power line PL and the first transistor T1. In addition, the circuit unit includes a sixth transistor T6 and a seventh transistor T7 connected in series between the first node N1 and the initialization line RL. The circuit unit includes a storage capacitor Cst connected between the first node N1 and the power line PL.

좀 더 구체적으로, 상기 제1 트랜지스터(T1)는 상기 제5 트랜지스터(T5)를 경유하여 상기 제1 전압(ELVDD)을 수신하는 입력전극, 상기 제1 노드(N1)에 접속된 제어전극, 및 출력전극을 포함한다. 상기 제1 트랜지스터(T1)의 출력전극은 상기 제4 트랜지스터(T4)를 경유하여 상기 유기발광 다이오드(ED)에 상기 제1 전압(ELVDD)을 제공한다. 상기 제1 트랜지스터(T1)의 출력전극은 상기 제3 트랜지스터(T3)를 경유하여 상기 제1 노드(N1)에 접속된다.More specifically, the first transistor T1 includes an input electrode receiving the first voltage ELVDD via the fifth transistor T5, a control electrode connected to the first node N1, and It includes an output electrode. The output electrode of the first transistor T1 provides the first voltage ELVDD to the organic light emitting diode ED via the fourth transistor T4 . The output electrode of the first transistor T1 is connected to the first node N1 via the third transistor T3.

상기 제1 트랜지스터(T1)는 상기 제1 노드(N1)의 전위에 대응하여 상기 유기발광 다이오드(ED)에 공급되는 구동전류를 제어한다. 상기 제1 트랜지스터(T1)는 구동 트랜지스터로 정의될 수 있다. The first transistor T1 controls a driving current supplied to the organic light emitting diode ED in response to the potential of the first node N1 . The first transistor T1 may be defined as a driving transistor.

상기 제2 트랜지스터(T2)는 상기 k번째 데이터 라인(DLk)에 접속된 입력전극, 상기 i번째 주사 라인(SLi)에 접속된 제어전극, 및 상기 제1 트랜지스터(T1)의 입력전극에 접속된 출력전극을 포함한다. 상기 제2 트랜지스터(T2)는 상기 i번째 주사 라인(SLi)에 인가된 주사 신호(Si, 이하 i번째 주사 신호)에 의해 턴-온되고, 상기 k번째 데이터 라인(DLk)에 인가된 데이터 신호(Di)를 상기 스토리지 커패시터(Cst)에 제공한다. 상기 제2 트랜지스터(T2)는 스위칭 트랜지스터로 정의될 수 있다. 한편, 상기 제1 및 제3 화소들(PXi-1, PXi+1)의 제2 트랜지스터들(T2)의 제어전극들은 상기 i-1번째 주사 라인(SLi-1) 및 상기 i+1번째 주사 라인(SLi+1)에 각각 접속된다.The second transistor T2 has an input electrode connected to the k-th data line DLk, a control electrode connected to the i-th scan line SLi, and an input electrode connected to the first transistor T1 . It includes an output electrode. The second transistor T2 is turned on by the scan signal Si applied to the i-th scan line SLi, hereinafter referred to as the i-th scan signal, and the data signal applied to the k-th data line DLk. (Di) is provided to the storage capacitor Cst. The second transistor T2 may be defined as a switching transistor. Meanwhile, the control electrodes of the second transistors T2 of the first and third pixels PXi-1 and PXi+1 are connected to the i-1th scan line SLi-1 and the i+1th scan line SLi-1. They are respectively connected to the line SLi+1.

상기 제3 트랜지스터(T3)는 상기 제1 트랜지스터(T1)의 출력전극에 접속된 입력전극, 상기 i번째 주사 라인(SLi)에 접속된 제어전극, 및 상기 제1 노드(N1)에 접속된 출력전극을 포함한다. 상기 제3 트랜지스터(T3)는 상기 i번째 주사 신호(Si)에 응답하여 턴-온된다. 상기 제3 트랜지스터(T3)는 제1 제어 트랜지스터로 정의될 수 있다. 한편, 상기 제1 및 제3 화소들(PXi-1, PXi+1)의 제3 트랜지스터들(T3)의 제어전극들은 상기 i-1번째 주사 라인(SLi-1) 및 상기 i+1번째 주사 라인(SLi+1)에 각각 접속된다.The third transistor T3 has an input electrode connected to the output electrode of the first transistor T1 , a control electrode connected to the i-th scan line SLi, and an output connected to the first node N1 . including electrodes. The third transistor T3 is turned on in response to the i-th scan signal Si. The third transistor T3 may be defined as a first control transistor. Meanwhile, the control electrodes of the third transistors T3 of the first and third pixels PXi-1 and PXi+1 are connected to the i-1th scan line SLi-1 and the i+1th scan line SLi-1. They are respectively connected to the line SLi+1.

상기 제2 트랜지스터(T2) 및 상기 제3 트랜지스터(T3)가 턴-온될 때, 상기 제1 트랜지스터(T1)는 상기 제2 트랜지스터(T2)와 상기 제3 트랜지스터(T3) 사이에 다이오드 형태로 접속된다. 그에 따라, 상기 제2 트랜지스터(T2)는 상기 제1 트랜지스터(T1) 및 상기 제3 트랜지스터(T3)를 경유하여 상기 제1 노드(N1)에 접속된다. When the second transistor T2 and the third transistor T3 are turned on, the first transistor T1 is connected in a diode form between the second transistor T2 and the third transistor T3. do. Accordingly, the second transistor T2 is connected to the first node N1 via the first transistor T1 and the third transistor T3.

상기 스토리지 커패시터(Cst)는 상기 전원 라인(PL)과 상기 제1 노드(N1) 사이에 접속된다. 상기 스토리지 커패시터(Cst)는 상기 제1 노드(N1)에 인가된 전압에 대응하는 전압을 충전한다.The storage capacitor Cst is connected between the power line PL and the first node N1 . The storage capacitor Cst is charged with a voltage corresponding to the voltage applied to the first node N1 .

상기 제4 트랜지스터(T4)는 상기 제1 트랜지스터(T1)의 출력전극에 접속된 입력전극, 상기 i번째 발광 라인(ELi)에 접속된 제어전극, 및 상기 유기발광 다이오드(ED)의 애노드에 접속된 출력전극을 포함한다. 상기 제4 트랜지스터(T4)는 상기 i번째 발광 라인(ELi)으로부터 공급되는 발광 제어신호(Ei, 이하 i번째 발광 제어신호)에 대응하여 스위칭된다. The fourth transistor T4 is connected to an input electrode connected to the output electrode of the first transistor T1, a control electrode connected to the i-th light emitting line ELi, and an anode of the organic light emitting diode ED. included output electrode. The fourth transistor T4 is switched in response to an emission control signal Ei (hereinafter, referred to as an ith emission control signal) supplied from the i-th emission line ELi.

상기 제5 트랜지스터(T5)는 상기 전원 라인(PL)에 접속된 입력전극, 상기 i번째 발광 라인(ELi)에 접속된 제어전극, 및 상기 제1 트랜지스터(T1)의 입력전극에 접속된 출력전극을 포함한다. 상기 제5 트랜지스터(T5)는 상기 i번째 발광 제어신호(Ei)에 대응하여 스위칭된다. The fifth transistor T5 has an input electrode connected to the power supply line PL, a control electrode connected to the i-th light emitting line ELi, and an output electrode connected to the input electrode of the first transistor T1 . includes The fifth transistor T5 is switched in response to the i-th emission control signal Ei.

상기 제4 트랜지스터(T4) 및 상기 제5 트랜지스터(T5)의 동작에 따라 상기 전원 라인(PL)과 상기 유기발광 다이오드(ED) 사이에 전류패스가 형성 또는 차단된다. 상기 제4 트랜지스터(T4)는 제2 제어 트랜지스터로 정의되고, 상기 제5 트랜지스터(T5)는 제3 제어 트랜지스터로 정의될 수 있다. 본 발명의 일 실시예에서 상기 제4 트랜지스터(T4) 및 상기 제5 트랜지스터(T5) 중 어느 하나는 생략될 수도 있다.A current path is formed or blocked between the power line PL and the organic light emitting diode ED according to the operations of the fourth transistor T4 and the fifth transistor T5 . The fourth transistor T4 may be defined as a second control transistor, and the fifth transistor T5 may be defined as a third control transistor. In an embodiment of the present invention, any one of the fourth transistor T4 and the fifth transistor T5 may be omitted.

한편, 상기 제1 화소(PXi-1)의 제4 트랜지스터(T4) 및 제5 트랜지스터(T5)의 제어전극들은 상기 i-1번째 발광 라인(ELi-1)에 각각 접속될 수 있다. 또한, 상기 제3 화소(PXi+1)의 제4 트랜지스터(T4) 및 제5 트랜지스터(T5)의 제어전극들은 상기 i+1번째 발광 라인(ELi+1)에 각각 접속될 수 있다. Meanwhile, the control electrodes of the fourth transistor T4 and the fifth transistor T5 of the first pixel PXi-1 may be respectively connected to the i-1 th emission line ELi-1. In addition, the control electrodes of the fourth transistor T4 and the fifth transistor T5 of the third pixel PXi+1 may be respectively connected to the i+1th emission line ELi+1.

상기 제6 트랜지스터(T6)는 상기 제7 트랜지스터(T7)의 출력전극에 접속된 입력전극, 초기화 제어신호(Si-1)를 수신하는 제어전극, 및 상기 제1 노드(N1)에 접속된 출력전극을 포함한다. 상기 제7 트랜지스터(T7)는 상기 초기화 라인(RL)에 접속된 입력전극, 상기 초기화 제어신호(Si-1)를 수신하는 제어전극, 및 상기 제6 트랜지스터(T6)의 입력전극에 접속된 출력전극을 포함한다. The sixth transistor T6 has an input electrode connected to the output electrode of the seventh transistor T7, a control electrode receiving the initialization control signal Si-1, and an output connected to the first node N1. including electrodes. The seventh transistor T7 has an input electrode connected to the initialization line RL, a control electrode receiving the initialization control signal Si-1, and an output connected to the input electrode of the sixth transistor T6. including electrodes.

상기 제6 트랜지스터(T6) 및 상기 제7 트랜지스터(T7)의 상기 제어전극들은 i번째 더미 주사 라인(DMi)에 접속된다. 상기 제6 트랜지스터(T6) 및 상기 제7 트랜지스터(T7)는 상기 i번째 더미 주사 라인(DMi)에 인가된 초기화 제어신호(Si-1)에 응답하여 턴-온된다. 본 실시예에서 상기 초기화 제어신호(Si-1)는 상기 i-1번째 주사 라인(SLi-1)에 인가된 상기 i-1번째 주사 신호(Si-1)와 실질적으로 동일한 신호일 수 있다. 상기 i번째 더미 주사 라인(DMi)은 상기 i-1번째 주사 라인(SLi-1)에 전기적으로 연결될 수 있다. The control electrodes of the sixth transistor T6 and the seventh transistor T7 are connected to the i-th dummy scan line DMi. The sixth transistor T6 and the seventh transistor T7 are turned on in response to the initialization control signal Si-1 applied to the i-th dummy scan line DMi. In the present embodiment, the initialization control signal Si-1 may be substantially the same as the i-1 th scan signal Si-1 applied to the i-1 th scan line SLi-1. The i-th dummy scan line DMi may be electrically connected to the i-1 th scan line SLi-1.

상기 제6 트랜지스터(T6)는 제1 초기화 트랜지스터로 정의되고, 상기 제7 트랜지스터(T7)는 제2 초기화 트랜지스터로 정의될 수 있다. 상기 제6 트랜지스터(T6) 및 상기 제7 트랜지스터(T7)이 턴-온되면, 상기 제1 노드(N1)는 상기 초기화 전압(Vint)에 의해 초기화된다. 본 발명의 일 실시예에서 상기 제6 트랜지스터(T6)는 생략될 수 있다.The sixth transistor T6 may be defined as a first initialization transistor, and the seventh transistor T7 may be defined as a second initialization transistor. When the sixth transistor T6 and the seventh transistor T7 are turned on, the first node N1 is initialized by the initialization voltage Vint. In an embodiment of the present invention, the sixth transistor T6 may be omitted.

상기 제6 트랜지스터(T6)의 입력전극과 상기 제7 트랜지스터(T7)의 출력전극이 접속된 지점은 제2 노드(N2)로 정의될 수 있다. 상기 제2 노드(N2)는 상기 제1 화소(PXi-1)의 상기 유기발광 다이오드(ED)의 애노드에 연결된다. 따라서, 상기 제1 화소(PXi-1)의 상기 유기발광 다이오드(ED)의 애노드는 상기 제7 트랜지스터(T7)이 턴-온될 때 상기 초기화 전압(Vint)에 의해 초기화된다. A point where the input electrode of the sixth transistor T6 and the output electrode of the seventh transistor T7 are connected may be defined as a second node N2 . The second node N2 is connected to the anode of the organic light emitting diode ED of the first pixel PXi - 1 . Accordingly, the anode of the organic light emitting diode ED of the first pixel PXi - 1 is initialized by the initialization voltage Vint when the seventh transistor T7 is turned on.

상기 제2 화소(PXi)의 상기 유기발광 다이오드(ED)의 애노드는 상기 제3 화소(PXi+1)의 제2 노드(N2)에 연결된다. 상기 제3 화소(PXi+1)의 상기 제6 트랜지스터(T6) 및 상기 제7 트랜지스터(T7)의 제어전극들은 상기 i+1번째 더미 주사 라인(DMi+1)에 각각 접속될 수 있다. 상기 제3 화소(PXi+1)의 상기 제7 트랜지스터(T7)는 상기 i+1번째 더미 주사 라인(DMi+1)에 인가된 상기 초기화 제어신호(Si)에 의해 턴-온된다. 상기 초기화 제어신호(Si)는 상기 i번째 주사 신호(Si)와 실질적으로 동일한 신호일 수 있다. 따라서, 상기 제2 화소(PXi)의 상기 유기발광 다이오드(ED)의 애노드는 상기 제3 화소(PXi+1)의 상기 제7 트랜지스터(T7)이 턴-온될 때 상기 초기화 전압(Vint)에 의해 초기화된다. The anode of the organic light emitting diode ED of the second pixel PXi is connected to the second node N2 of the third pixel PXi+1. Control electrodes of the sixth transistor T6 and the seventh transistor T7 of the third pixel PXi+1 may be respectively connected to the i+1th dummy scan line DMi+1. The seventh transistor T7 of the third pixel PXi+1 is turned on by the initialization control signal Si applied to the i+1-th dummy scan line DMi+1. The initialization control signal Si may be substantially the same as the i-th scan signal Si. Accordingly, the anode of the organic light emitting diode ED of the second pixel PXi is activated by the initialization voltage Vint when the seventh transistor T7 of the third pixel PXi+1 is turned on. is initialized

결과적으로, 상기 제2 화소(PXi)의 상기 제1 노드(N1)는 상기 제2 화소(PXi)에 인가된 상기 i-1번째 주사 신호(Si-1)에 응답하여 상기 초기화 전압(Vint)으로 초기화되고, 상기 제2 화소(PXi)의 상기 유기발광 다이오드(ED)의 애노드는 상기 제3 화소(PXi+1)에 인가된 상기 i번째 주사 신호(Si)에 응답하여 상기 초기화 전압(Vint)으로 초기화된다.As a result, the first node N1 of the second pixel PXi receives the initialization voltage Vint in response to the i-1 th scan signal Si-1 applied to the second pixel PXi. is initialized to , and the anode of the organic light emitting diode ED of the second pixel PXi is the initialization voltage Vint in response to the i-th scan signal Si applied to the third pixel PXi+1. ) is initialized to

도 3 및 도 4a 내지 도 4c를 참조하여 i번째 화소의 동작을 좀 더 상세히 설명한다. 상기 유기발광 표시패널(DP, 도 1 참조)은 프레임 구간들마다 영상을 표시한다. 각각의 프레임 구간들 동안 상기 복수 개의 주사 라인들(SL1~SLn)에 복수 개의 주사 신호들이 순차적으로 스캐닝된다. 도 3은 어느 하나의 프레임 구간 중 일부를 도시하였다. The operation of the i-th pixel will be described in more detail with reference to FIGS. 3 and 4A to 4C . The organic light emitting display panel DP (refer to FIG. 1 ) displays an image in each frame section. A plurality of scan signals are sequentially scanned on the plurality of scan lines SL1 to SLn during each frame period. 3 illustrates a portion of any one frame section.

도 3 및 도 4a를 참조하면, 상기 i번째 더미 주사 라인(DMi)에 인가된 상기 초기화 제어신호(Si-1)는 초기화 구간(RP) 중에 활성화된다. 본 실시예에서 도 3에 도시된 신호들은 로우 레벨을 가질 때, 활성화되는 것으로 설명된다. 도 3에 도시된 신호들의 로우 레벨은 해당 신호들이 인가되는 트랜지스터의 턴-온 전압일 수 있다. 3 and 4A , the initialization control signal Si-1 applied to the i-th dummy scan line DMi is activated during the initialization period RP. In this embodiment, it is described that the signals shown in FIG. 3 are activated when they have a low level. The low level of the signals shown in FIG. 3 may be a turn-on voltage of a transistor to which the corresponding signals are applied.

상기 초기화 제어신호(Si-1)에 의해 상기 제6 트랜지스터(T6) 및 상기 제7 트랜지스터(T7)이 턴-온 됨에 따라 상기 초기화 전압(Vint)은 상기 제1 노드(N1)에 인가된다. 상기 제2 화소(PXi)의 상기 제1 노드(N1)는 상기 초기화 전압(Vint)으로 초기화된다. 상기 초기화 전압(Vint)은 상기 제1 노드(N1)를 초기화시킬 수 있을 정도로 충분히 낮은 전압, 예컨대 최고 계조의 데이터 신호보다 상기 제1 트랜지스터(T1)의 문턱전압 이상 낮은 레벨로 설정될 수 있다. As the sixth transistor T6 and the seventh transistor T7 are turned on by the initialization control signal Si-1, the initialization voltage Vint is applied to the first node N1. The first node N1 of the second pixel PXi is initialized to the initialization voltage Vint. The initialization voltage Vint may be set low enough to initialize the first node N1 , for example, at a level lower than the threshold voltage of the first transistor T1 than the data signal of the highest grayscale.

이때, 상기 초기화 전압(Vint)은 상기 제2 노드(N2)를 통해서 상기 제1 화소(PXi-1, 도 2 참조)의 상기 유기발광 다이오드(ED)의 애노드에 인가된다. 따라서, 상기 제1 화소(PXi-1)의 상기 유기발광 다이오드(ED)의 애노드와 상기 제2 화소(PXi)의 상기 제1 노드(N1)는 동시에 초기화된다.In this case, the initialization voltage Vint is applied to the anode of the organic light emitting diode ED of the first pixel PXi - 1 (refer to FIG. 2 ) through the second node N2 . Accordingly, the anode of the organic light emitting diode ED of the first pixel PXi - 1 and the first node N1 of the second pixel PXi are simultaneously initialized.

도 3 및 도 4b를 참조하면, 상기 i번째 주사 라인(SLi)에 인가된 상기 i번째 주사 신호(Si)는 상기 초기화 구간(RP) 다음에 정의되는 데이터 기입 구간(DIP) 중에 활성화된다. 상기 데이터 기입 구간(DIP)에 활성화된 상기 주사 신호(Si)에 의해 상기 제2 트랜지스터(T2) 및 상기 제3 트랜지스터(T3)가 턴-온되고, 상기 제1 트랜지스터(T1)는 상기 제2 트랜지스터(T2)와 상기 제3 트랜지스터(T3) 사이에 다이오드 접속된다.3 and 4B , the i-th scan signal Si applied to the i-th scan line SLi is activated during a data writing period DIP defined after the initialization period RP. The second transistor T2 and the third transistor T3 are turned on by the scan signal Si activated in the data writing period DIP, and the first transistor T1 is connected to the second A diode is connected between the transistor T2 and the third transistor T3.

상기 데이터 기입 구간(DIP) 동안 상기 k번째 데이터 라인(DLk)으로는 데이터 신호(Di)가 공급된다. 상기 데이터 신호(Di)는 상기 제2 트랜지스터(T2), 상기 제1 트랜지스터(T1), 및 상기 제3 트랜지스터(T3)를 경유하여 상기 제1 노드(N1)에 제공된다. 이때, 상기 제1 트랜지스터(T1)는 다이오드 접속된 상태이므로, 상기 제1 노드(N1)에는 상기 데이터 신호(Di)와 상기 제1 트랜지스터(T1)의 문턱전압의 차전압이 제공된다. 상기 데이터 기입 구간(DIP) 동안에 상기 제1 노드(N1)에 전달된 전압은 상기 스토리지 커패시터(Cst)에 저장된다.A data signal Di is supplied to the k-th data line DLk during the data writing period DIP. The data signal Di is provided to the first node N1 via the second transistor T2 , the first transistor T1 , and the third transistor T3 . In this case, since the first transistor T1 is in a diode-connected state, a voltage difference between the data signal Di and the threshold voltage of the first transistor T1 is provided to the first node N1 . The voltage transferred to the first node N1 during the data writing period DIP is stored in the storage capacitor Cst.

이때, 상기 유기발광 다이오드(ED)의 애노드는 상기 제3 화소(PXi+1, 도 2 참조)의 상기 제2 노드(N2)로부터 출력된 상기 초기화 전압(Vint)으로 초기화된다. 즉, 상기 데이터 신호(Di)에 대응하는 전압이 상기 제2 화소(PXi)의 상기 스토리지 커패시터(Cst)에 저장되는 동시에 상기 제2 화소(PXi)의 상기 유기발광 다이오드(ED)가 초기화된다.In this case, the anode of the organic light emitting diode ED is initialized to the initialization voltage Vint output from the second node N2 of the third pixel PXi+1 (refer to FIG. 2 ). That is, the voltage corresponding to the data signal Di is stored in the storage capacitor Cst of the second pixel PXi, and the organic light emitting diode ED of the second pixel PXi is initialized.

상기 초기화 전압(Vint)은 상기 유기발광 다이오드(ED)의 기생 커패시터를 방전시킨다. 상기 초기화 전압(Vint)과 상기 유기발광 다이오드(ED)의 캐소드에 인가된 상기 제2 전압(ELVSS) 사이의 전위차는 상기 유기발광 다이오드(ED)의 발광 문턱전압보다 작다. 그에 따라, 상기 유기발광 다이오드(ED)는 오발광되지 않는다. The initialization voltage Vint discharges a parasitic capacitor of the organic light emitting diode ED. A potential difference between the initialization voltage Vint and the second voltage ELVSS applied to the cathode of the organic light emitting diode ED is less than the emission threshold voltage of the organic light emitting diode ED. Accordingly, the organic light emitting diode ED does not emit erroneous light.

도 3 및 도 4c를 참조하면, 상기 초기화 구간(RP) 및 상기 데이터 기입 구간(DIP) 동안에 비활성화되었던 상기 i번째 발광 제어신호(Ei)는 상기 데이터 기입 구간(DIP) 이후에 정의되는 발광 구간(EP) 중에 활성화된다. 상기 i번째 발광 제어신호(Ei)에 의해 상기 전원 라인(PL)과 상기 유기발광 다이오드(ED) 사이에 전류패스가 형성된다. 그에 따라 상기 발광 구간(EP) 동안에 상기 유기발광 다이오드(ED)는 발광된다. 3 and 4C, the i-th light emission control signal Ei, which was deactivated during the initialization period RP and the data writing period DIP, is a light emission period defined after the data writing period DIP. EP) is activated. A current path is formed between the power line PL and the organic light emitting diode ED by the i-th light emission control signal Ei. Accordingly, the organic light emitting diode ED emits light during the light emitting period EP.

상기 유기발광 다이오드(ED)는 상기 스토리지 커패시터(Cst)에 충전된 전압에 대응하는 휘도로 발광된다. 상기 데이터 신호(Di)가 블랙 계조(최저 계조)를 나타낼 때, 상기 유기발광 다이오드(ED)는 오 발광되지 않고 블랙을 표시할 수 있다. 상술한 것과 같이 상기 데이터 기입 구간(DIP) 동안 상기 제2 화소(PXi)의 상기 유기발광 다이오드(ED)의 상기 애노드가 초기화되었기 때문이다. 또한, 상기 데이터 신호(Di)가 저계조들을 나타낼 때, 상기 유기발광 다이오드는 상기 블랙과 소정의 휘도 차이를 갖는 저계조들을 표시할 수 있다. The organic light emitting diode ED emits light with a luminance corresponding to the voltage charged in the storage capacitor Cst. When the data signal Di indicates a black gray level (lowest gray level), the organic light emitting diode ED may display black without erroneous light emission. This is because the anode of the organic light emitting diode ED of the second pixel PXi is initialized during the data writing period DIP as described above. In addition, when the data signal Di represents low grays, the organic light emitting diode may display low grays having a predetermined luminance difference from the black.

도 3에서 상기 초기화 구간(RP), 상기 데이터 기입 구간(DIP), 및 상기 발광 구간(EP) 사이에 소정의 지연 구간들이 존재하는 것으로 도시하였으나, 이는 하나의 예시에 불과하다. 본 발명의 일 실시예에서 상기 초기화 구간(RP), 상기 데이터 기입 구간(DIP), 및 상기 발광 구간(EP)는 연속될 수도 있다.Although it is illustrated in FIG. 3 that predetermined delay periods exist between the initialization period RP, the data writing period DIP, and the light emission period EP, this is only an example. In an embodiment of the present invention, the initialization period RP, the data writing period DIP, and the light emission period EP may be continuous.

도 5는 본 발명의 일 실시예에 따른 i번째 화소의 레이아웃이다. 도 6a 내지 도 6g는 도 5에 도시된 i번째 화소의 제조공정에 따라 형성되는 층들을 도시한 평면도이다.도 7a는 도 5의 Ⅰ-Ⅰ'에 따른 i번째 화소의 단면도이다. 도 7b는 도 5의 Ⅱ-Ⅱ'에 따른 i번째 화소의 단면도이다. 5 is a layout of an i-th pixel according to an embodiment of the present invention. 6A to 6G are plan views illustrating layers formed according to the manufacturing process of the i-th pixel shown in FIG. 5. FIG. 7A is a cross-sectional view of the i-th pixel taken along line I-I' of FIG. 5 . FIG. 7B is a cross-sectional view of the i-th pixel taken along line II-II' of FIG. 5 .

도 5에 도시된 것과 같이, 베이스 기판(SUB, 도 7 참조) 상에 상기 제2 화소(PXi)의 상기 유기발광 다이오드(ED), 상기 제1 내지 제7 트랜지스터들(T1~T7), 및 상기 스토리지 커패시터(Cst)가 배치된다. 또한, 상기 베이스 기판(SUB) 상에 상기 제2 화소(PXi)에 연결된 상기 더미 주사 라인(DMi), 상기 주사 라인(SLi), 상기 발광 라인(ELi), 상기 데이터 라인(DLk), 및 상기 전원 라인(PL)이 배치된다. 도 5에서 초기화 라인은 미도시 되었다. 도 5에는 상기 제2 화소(PXi)에 인접하는 제1 화소(PXi-1) 및 제3 화소(PXi+1)의 일부분이 더 도시되었다. 5 , the organic light emitting diode ED of the second pixel PXi, the first to seventh transistors T1 to T7, and The storage capacitor Cst is disposed. In addition, the dummy scan line DMi, the scan line SLi, the light emitting line ELi, the data line DLk, and the A power line PL is disposed. In FIG. 5, the initialization line is not shown. 5 , portions of the first pixel PXi-1 and the third pixel PXi+1 adjacent to the second pixel PXi are further illustrated.

도 6a에 도시된 것과 같이, 상기 베이스 기판(SUB) 상에 반도체층(AL)이 배치된다. 상기 반도체층(AL)은 복수 회 굴곡된 배선 형상을 갖는다. 다시 말해, 상기 반도체층(AL)은 복수 개의 배선부들을 포함하고, 상기 배선부들이 서로 연결된 형상을 가질 수 있다. As shown in FIG. 6A , a semiconductor layer AL is disposed on the base substrate SUB. The semiconductor layer AL has a wiring shape bent a plurality of times. In other words, the semiconductor layer AL may include a plurality of wiring parts and have a shape in which the wiring parts are connected to each other.

상기 반도체층(AL)은 채널부들, 전극부들, 및 배선부들으로 구분될 수 있다. 상기 채널부들은 반도체의 성질을 갖고, 상기 전극부들 및 배선부들은 도전성을 갖는다. 상기 채널부들은 상기 제1 내지 제7 트랜지스터들(T1~T7)의 채널을 정의하고, 상기 전극부들은 상기 제1 내지 제7 트랜지스터들(T1~T7)의 입력전극들 및 출력전극들을 정의한다. 상기 배선부들은 상기 제1 내지 제7 트랜지스터들(T1~T7)의 전극들을 연결하는 신호라인들을 정의한다. 실질적으로 상기 반도체층(AL)의 상기 채널부들, 상기 전극부들, 및 상기 배선부들은 후술하는 도핑 공정 또는 환원 공정을 통해 정의된다.The semiconductor layer AL may be divided into channel parts, electrode parts, and wiring parts. The channel portions have semiconductor properties, and the electrode portions and wiring portions have conductivity. The channel portions define channels of the first to seventh transistors T1 to T7, and the electrode portions define input electrodes and output electrodes of the first to seventh transistors T1 to T7. . The wiring units define signal lines connecting the electrodes of the first to seventh transistors T1 to T7. The channel portions, the electrode portions, and the wiring portions of the semiconductor layer AL are substantially defined through a doping process or a reduction process to be described later.

상기 반도체층(AL)은 폴리 실리콘을 포함할 수 있다. 이때, 상기 채널부들은 불순물을 포함하지 않고, 상기 전극부들 및 상기 배선부들은 불순물을 포함할 수 있다. 여기서, 상기 불순물은 상기 제1 내지 제7 트랜지스터들(T1~T7)의 종류에 따라 달라지며, N형 불순물 또는 P형 불순물일 수 있다.The semiconductor layer AL may include polysilicon. In this case, the channel parts may not include impurities, and the electrode parts and the wiring parts may include impurities. Here, the impurity varies depending on the type of the first to seventh transistors T1 to T7 and may be an N-type impurity or a P-type impurity.

상기 반도체층(AL)은 금속 산화물 반도체를 포함할 수 있다. 예컨대, 상기 금속 산화물 반도체는, 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속 산화물 또는 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속과 이들의 산화물의 혼합물을 포함할 수 있다. 이때, 상기 채널부들은 상기 금속 산화물 반도체로부터 환원된 금속을 포함하지 않고, 상기 전극부들 및 상기 배선부들은 상기 금속 산화물 반도체로부터 환원된 금속을 포함할 수 있다. The semiconductor layer AL may include a metal oxide semiconductor. For example, the metal oxide semiconductor is a metal oxide such as zinc (Zn), indium (In), gallium (Ga), tin (Sn), titanium (Ti), or zinc (Zn), indium (In), gallium (Ga) ), tin (Sn), and a mixture of a metal such as titanium (Ti) and oxides thereof. In this case, the channel parts may not include the metal reduced from the metal oxide semiconductor, and the electrode parts and the wiring parts may include the metal reduced from the metal oxide semiconductor.

도 7a에 도시된 것과 같이, 상기 베이스 기판(SUB)의 일면 상에 상기 제1 트랜지스터(T1)의 입력전극(SE1), 출력전극(DE1), 및 상기 입력전극(SE1)과 상기 출력전극(DE1) 사이에 배치된 채널부(AL1)가 배치된다. 도 7b에 도시된 것과 같이 상기 베이스 기판(SUB)의 일면 상에, 상기 제4 트랜지스터(T4)의 입력전극(SE4), 출력전극(DE4), 및 상기 입력전극(SE4)과 상기 출력전극(DE4) 사이에 배치된 채널부(AL4)가 배치된다. 별도로 도시되지는 않았으나, 상기 베이스 기판(SUB)의 일면 상에 배리어층 및/또는 버퍼층이 배치될 수 있고, 상기 반도체층(AL)은 상기 배리어층 및/또는 상기 버퍼층 상에 배치될 수 있다.As shown in FIG. 7A , an input electrode SE1 and an output electrode DE1 of the first transistor T1, and the input electrode SE1 and the output electrode SE1 on one surface of the base substrate SUB The channel part AL1 disposed between DE1) is disposed. As shown in FIG. 7B , on one surface of the base substrate SUB, the input electrode SE4 and the output electrode DE4 of the fourth transistor T4, and the input electrode SE4 and the output electrode ( A channel portion AL4 disposed between DE4 is disposed. Although not shown separately, a barrier layer and/or a buffer layer may be disposed on one surface of the base substrate SUB, and the semiconductor layer AL may be disposed on the barrier layer and/or the buffer layer.

도 7a 및 도 7b에 도시된 것과 같이, 상기 베이스 기판(SUB)의 일면 상에 상기 채널부들(AL1, AL4)을 커버하는 제1 절연층(10)이 배치된다. 상기 제1 절연층(10)은 무기물 및/또는 유기물 중 적어도 어느 하나를 포함할 수 있다. 상기 제1 절연층(10)은 실리콘 나이트라이드층 및/또는 실리콘 옥사이드층을 포함할 수 있다.7A and 7B , a first insulating layer 10 covering the channel portions AL1 and AL4 is disposed on one surface of the base substrate SUB. The first insulating layer 10 may include at least one of an inorganic material and/or an organic material. The first insulating layer 10 may include a silicon nitride layer and/or a silicon oxide layer.

도 6b에 도시된 것과 같이, 상기 제1 절연층(10, 도 7a 및 도 7b 참조) 상에 제1 도전층이 배치된다. 상기 제1 도전층은 상기 스토리지 커패시터(Cst)의 제1 전극(CE1) 및 상기 제1 트랜지스터(T1)의 플로팅 전극(FE)을 포함한다. 또한, 상기 제1 도전층은 상기 더미 주사 라인(DMi), 상기 주사 라인(SLi), 및 상기 발광 라인(ELi)을 포함한다. 상기 더미 주사 라인(DMi)의 일부분은 상기 제6 트랜지스터(T6)의 제어전극 및 상기 제7 트랜지스터(T7)의 제어전극을 구성한다. 상기 주사 라인(SLi)의 일부분은 상기 제2 트랜지스터(T2)의 제어전극 및 상기 제3 트랜지스터(T3)의 제어전극을 구성한다. 상기 발광 라인(ELi)의 일부분은 상기 제4 트랜지스터(T4)의 제어전극 및 상기 제5 트랜지스터(T5)의 제어전극을 구성한다. As shown in FIG. 6B , a first conductive layer is disposed on the first insulating layer 10 (refer to FIGS. 7A and 7B ). The first conductive layer includes a first electrode CE1 of the storage capacitor Cst and a floating electrode FE of the first transistor T1. In addition, the first conductive layer includes the dummy scan line DMi, the scan line SLi, and the light emitting line ELi. A portion of the dummy scan line DMi constitutes a control electrode of the sixth transistor T6 and a control electrode of the seventh transistor T7. A portion of the scan line SLi constitutes a control electrode of the second transistor T2 and a control electrode of the third transistor T3 . A portion of the light emitting line ELi constitutes a control electrode of the fourth transistor T4 and a control electrode of the fifth transistor T5 .

도 7a에 도시된 것과 같이, 상기 제1 절연층(10) 상에 상기 제1 트랜지스터(T1)의 상기 채널부(AL1)에 중첩하는 플로팅 전극(FE)이 배치되고, 도 7b에 도시된 것과 같이, 상기 제1 절연층(10) 상에 상기 제4 트랜지스터(T4)의 상기 채널부(AL4)에 중첩하는 제어전극(GE4)가 배치된다. 상기 제1 트랜지스터(T1)의 상기 채널부(AL1) 및 상기 제4 트랜지스터(T4)의 상기 채널부(AL4)를 포함하는 트랜지스터들의 채널부들은 상기 제1 도전층을 형성한 후에 도핑 공정 또는 환원 공정을 수행함으로써 형성된다. As shown in FIG. 7A , a floating electrode FE overlapping the channel part AL1 of the first transistor T1 is disposed on the first insulating layer 10 , and the same as shown in FIG. 7B . Similarly, a control electrode GE4 overlapping the channel portion AL4 of the fourth transistor T4 is disposed on the first insulating layer 10 . The channel portions of the transistors including the channel portion AL1 of the first transistor T1 and the channel portion AL4 of the fourth transistor T4 are doped or reduced after the first conductive layer is formed. It is formed by performing the process.

상기 반도체층(AL)이 상기 폴리 실리콘을 포함하면, 상기 제1 도전층을 형성한 후 상기 반도체층(AL)에 불순물들을 도핑한다. 그에 따라 상기 반도체층(AL)의 상기 제1 도전층에 중첩하는 부분들을 제외한 나머지 부분들은 도전성을 갖는다. 상기 반도체층(AL)이 상기 금속 산화물 반도체를 포함하면, 상기 제1 도전층을 형성한 후 상기 반도체층(AL)을 환원시킨다. 그에 따라 상기 반도체층(AL)의 상기 제1 도전층에 중첩하는 부분들을 제외한 나머지 부분들은 금속들이 환원되고, 도전성을 갖는다.When the semiconductor layer AL includes the polysilicon, impurities are doped into the semiconductor layer AL after the first conductive layer is formed. Accordingly, portions of the semiconductor layer AL except for portions overlapping the first conductive layer have conductivity. When the semiconductor layer AL includes the metal oxide semiconductor, the semiconductor layer AL is reduced after the first conductive layer is formed. Accordingly, metals are reduced in portions of the semiconductor layer AL except for portions overlapping the first conductive layer and have conductivity.

도 7a 및 도 7b에 도시된 것과 같이, 상기 베이스 기판(SUB)의 일면 상에 상기제1 트랜지스터(T1)의 상기 플로팅 전극(FE) 및 상기 제4 트랜지스터(T4)의 상기 제어전극(GE4)을 커버하는 제2 절연층(20)이 배치된다. 상기 제2 절연층(20)은 무기물 및/또는 유기물 중 적어도 어느 하나를 포함할 수 있다. 상기 제2 절연층(20)은 실리콘 나이트라이드층 및/또는 실리콘 옥사이드층을 포함할 수 있다.7A and 7B , the floating electrode FE of the first transistor T1 and the control electrode GE4 of the fourth transistor T4 are disposed on one surface of the base substrate SUB. A second insulating layer 20 covering the The second insulating layer 20 may include at least one of an inorganic material and/or an organic material. The second insulating layer 20 may include a silicon nitride layer and/or a silicon oxide layer.

도 6c에 도시된 것과 같이, 상기 제2 절연층(20, 도 7a 및 도 7b 참조) 상에 제2 도전층이 배치된다. 상기 제2 도전층은 상기 스토리지 커패시터(Cst)의 제2 전극(CE2) 및 상기 제1 트랜지스터(T1)의 제어전극(GE1, 도 7a 참조)을 포함한다. 도 7a에 도시된 것과 같이, 상기 제2 절연층(20) 상에 상기 제1 트랜지스터(T1)의 상기 플로팅 전극(FE)에 중첩하는 제어전극(GE1)이 배치된다. 상기 제1 트랜지스터(T1)의 상기 제어전극(GE1)은 상기 플로팅 전극(FE)에 완전히 중첩할 수 있고, 상기 플로팅 전극(FE)보다 큰 면적을 가질 수 있다. 상기 제1 트랜지스터(T1)의 상기 제어전극(GE1)에 제어신호가 인가되어 채널부(AL1)가 활성화될 때, 상기 플로팅 전극(FE)에 의해 상기 제1 트랜지스터(T1)의 채널특성이 안정화된다. 그에 따라 상기 제1 트랜지스터(T1)는 서로 다른 계조값들을 갖는 데이터 신호들에 대응하는 구동전류들을 상기 유기발광 다이오드(ED)에 제공할 수 있다.As shown in FIG. 6C , a second conductive layer is disposed on the second insulating layer 20 (refer to FIGS. 7A and 7B ). The second conductive layer includes a second electrode CE2 of the storage capacitor Cst and a control electrode GE1 (refer to FIG. 7A ) of the first transistor T1. As shown in FIG. 7A , a control electrode GE1 overlapping the floating electrode FE of the first transistor T1 is disposed on the second insulating layer 20 . The control electrode GE1 of the first transistor T1 may completely overlap the floating electrode FE and may have a larger area than the floating electrode FE. When a control signal is applied to the control electrode GE1 of the first transistor T1 to activate the channel part AL1, the channel characteristic of the first transistor T1 is stabilized by the floating electrode FE. do. Accordingly, the first transistor T1 may provide driving currents corresponding to data signals having different grayscale values to the organic light emitting diode ED.

도 7a 및 도 7b에 도시된 것과 같이, 상기 베이스 기판(SUB)의 일면 상에 상기 스토리지 커패시터(Cst)의 상기 제2 전극(CE2) 및 상기 제1 트랜지스터(T1)의 상기 제어전극(GE1)을 커버하는 제3 절연층(30)이 배치된다. 상기 제3 절연층(30)은 무기물 및/또는 유기물 중 적어도 어느 하나를 포함할 수 있다. 상기 제3 절연층(30)은 실리콘 나이트라이드층 및/또는 실리콘 옥사이드층을 포함할 수 있다.7A and 7B , the second electrode CE2 of the storage capacitor Cst and the control electrode GE1 of the first transistor T1 are disposed on one surface of the base substrate SUB. A third insulating layer 30 covering the The third insulating layer 30 may include at least one of an inorganic material and/or an organic material. The third insulating layer 30 may include a silicon nitride layer and/or a silicon oxide layer.

도 6d에 도시된 것과 같이, 적어도 상기 제3 절연층(30, 도 7a 및 도 7b 참조)을 관통하는 복수 개의 컨택홀들(CH1~CH8)이 정의된다. 상기 컨택홀들(CH1~CH8)은 상기 제1 내지 제3 절연층들(10~30) 중 적어도 어느 하나를 관통한다.As shown in FIG. 6D , a plurality of contact holes CH1 to CH8 passing through at least the third insulating layer 30 (refer to FIGS. 7A and 7B ) are defined. The contact holes CH1 to CH8 pass through at least one of the first to third insulating layers 10 to 30 .

도 7a에 도시된 것과 같이, 제1 컨택홀(CH1)은 상기 제3 절연층(30)을 관통한다. 상기 제1 컨택홀(CH1)은 상기 제1 트랜지스터(T1)의 상기 제어전극(GE1)의 일부분을 노출시킨다. 도 7b에 도시된 것과 같이, 제4 컨택홀(CH4)은 상기 제1 내지 제3 절연층들(10~30)을 관통한다. 상기 제4 컨택홀(CH4)은 상기 제4 트랜지스터(T4)의 상기 출력전극(DE4)의 일부분을 노출시킨다. As shown in FIG. 7A , the first contact hole CH1 passes through the third insulating layer 30 . The first contact hole CH1 exposes a portion of the control electrode GE1 of the first transistor T1 . As shown in FIG. 7B , the fourth contact hole CH4 passes through the first to third insulating layers 10 to 30 . The fourth contact hole CH4 exposes a portion of the output electrode DE4 of the fourth transistor T4 .

별도로 도시되지는 않았으나, 제2 컨택홀(CH2), 제3 컨택홀(CH3), 제5 컨택홀(CH5), 및 제6 컨택홀(CH6)은 상기 제4 컨택홀(CH4)처럼 상기 제1 내지 제3 절연층들(10~30)을 관통한다. 제8 컨택홀(CH8)은 상기 제1 컨택홀(CH1)처럼 상기 제3 절연층(30)을 관통한다. 제7 컨택홀(CH7)은 상기 제2 절연층(20) 및 상기 제3 절연층(30)을 관통한다. Although not shown separately, the second contact hole CH2 , the third contact hole CH3 , the fifth contact hole CH5 , and the sixth contact hole CH6 are formed in the second contact hole CH4 like the fourth contact hole CH4 . The first to third insulating layers 10 to 30 are penetrated. The eighth contact hole CH8 passes through the third insulating layer 30 like the first contact hole CH1 . A seventh contact hole CH7 passes through the second insulating layer 20 and the third insulating layer 30 .

도 6e에 도시된 것과 같이, 상기 제3 절연층(30, 도 7a 및 도 7b 참조) 상에 제3 도전층이 배치된다. 상기 제3 도전층은 상기 데이터 라인(DLk), 상기 전원 라인(PL), 및 제1 내지 제3 연결전극들(CNE1~CNE3)을 포함한다. 상기 데이터 라인(DLk)은 상기 제2 컨택홀(CH2)을 통해 상기 제2 트랜지스터(T2)의 입력전극에 연결된다. 상기 전원 라인(PL)은 상기 제8 컨택홀(CH8)을 통해 상기 스토리지 커패시터(Cst)의 상기 제2 전극(CE2)에 연결되고, 상기 제5 컨택홀(CH5)를 통해 상기 제5 트랜지스터(T5)의 입력전극에 연결된다.As shown in FIG. 6E , a third conductive layer is disposed on the third insulating layer 30 (refer to FIGS. 7A and 7B ). The third conductive layer includes the data line DLk, the power line PL, and first to third connection electrodes CNE1 to CNE3. The data line DLk is connected to the input electrode of the second transistor T2 through the second contact hole CH2. The power line PL is connected to the second electrode CE2 of the storage capacitor Cst through the eighth contact hole CH8, and the fifth transistor (CH5) through the fifth contact hole CH5. It is connected to the input electrode of T5).

도 6e 및 도 7a에 도시된 것과 같이, 상기 제1 연결전극(CNE1)은 상기 제1 컨택홀(CH1) 및 상기 제7 컨택홀(CH7)을 통해 상기 제1 트랜지스터(T1)의 상기 제어전극(GE1)과 상기 스토리지 커패시터(Cst)의 상기 제1 전극(CE1)을 연결한다. 상기 제1 연결전극(CNE1)은 상기 제7 컨택홀(CH7) 및 상기 제3 컨택홀(CH3)을 통해 상기 스토리지 커패시터(Cst)의 상기 제1 전극(CE1)과 상기 제3 트랜지스터(T3)의 상기 출력전극을 연결한다.6E and 7A , the first connection electrode CNE1 is connected to the control electrode of the first transistor T1 through the first contact hole CH1 and the seventh contact hole CH7. GE1 and the first electrode CE1 of the storage capacitor Cst are connected. The first connection electrode CNE1 is connected to the first electrode CE1 of the storage capacitor Cst and the third transistor T3 through the seventh contact hole CH7 and the third contact hole CH3. Connect the output electrode of

도 6e 및 도 7b에 도시된 것과 같이, 상기 제2 연결전극(CNE2)은 상기 제4 컨택홀(CH4)을 통해 상기 제4 트랜지스터(T4)의 상기 출력전극(DE4)에 연결된다. 도 6e에 도시된 것과 같이, 상기 제3 연결전극(CNE3)은 상기 제6 컨택홀(CH6)을 통해 상기 제7 트랜지스터(T7)의 상기 출력전극에 연결된다.6E and 7B , the second connection electrode CNE2 is connected to the output electrode DE4 of the fourth transistor T4 through the fourth contact hole CH4. As shown in FIG. 6E , the third connection electrode CNE3 is connected to the output electrode of the seventh transistor T7 through the sixth contact hole CH6.

도 7a 및 도 7b에 도시된 것과 같이, 상기 베이스 기판(SUB)의 일면 상에 상기 제3 도전층을 커버하는 제4 절연층(40)이 배치된다. 상기 제4 절연층(40)은 무기물 및/또는 유기물 중 적어도 어느 하나를 포함할 수 있다. 상기 제4 절연층(40)은 평탄면을 제공하기 위해 유기막인 것이 바람직하다. 7A and 7B , a fourth insulating layer 40 covering the third conductive layer is disposed on one surface of the base substrate SUB. The fourth insulating layer 40 may include at least one of an inorganic material and/or an organic material. The fourth insulating layer 40 is preferably an organic layer to provide a flat surface.

도 6f에 도시된 것과 같이, 상기 제4 절연층(40)을 관통하는 제9 컨택홀(CH9) 및 제10 컨택홀(CH10)이 정의된다. 또한, 상기 제4 절연층(40) 상에 제4 도전층이 배치된다. 상기 제4 도전층은 상기 초기화 라인(RL) 및 상기 애노드(AE)를 포함한다. 도 6f는 설명의 편의를 위해 도 6e의 일부 구성만을 도시하고 일부 구성들은 미도시하였다. As shown in FIG. 6F , a ninth contact hole CH9 and a tenth contact hole CH10 passing through the fourth insulating layer 40 are defined. In addition, a fourth conductive layer is disposed on the fourth insulating layer 40 . The fourth conductive layer includes the initialization line RL and the anode AE. FIG. 6F shows only some components of FIG. 6E for convenience of description, and some components are not shown.

도 6f 및 도 7b에 도시된 것과 같이, 상기 애노드(AE)는 상기 제9 컨택홀(CH9)을 통해 상기 제2 연결전극(CNE2)에 연결된다. 도 6f에 도시된 것과 같이, 상기 초기화 라인(RL)은 상기 제10 컨택홀(CH10)을 통해 상기 제3 연결전극(CNE3)에 연결된다. 6F and 7B , the anode AE is connected to the second connection electrode CNE2 through the ninth contact hole CH9. 6F , the initialization line RL is connected to the third connection electrode CNE3 through the tenth contact hole CH10.

도 6g 및 도 7a에 도시된 것과 같이, 상기 제4 절연층(40) 상에 화소 정의막(PDL)이 배치된다. 상기 화소 정의막(PDL)에는 상기 애노드(AE)를 노출하는 개구부(OP)가 정의된다. 상기 개구부(OP)에 중첩하게 상기 애노드(AE) 상에 유기발광층(EML)이 배치된다. 상기 유기발광층(EML) 상에 상기 캐소드(CE)이 배치된다. As shown in FIGS. 6G and 7A , a pixel defining layer PDL is disposed on the fourth insulating layer 40 . An opening OP exposing the anode AE is defined in the pixel defining layer PDL. An organic light emitting layer EML is disposed on the anode AE to overlap the opening OP. The cathode CE is disposed on the organic light emitting layer EML.

상기 애노드(AE)와 상기 유기발광층(EML) 사이에 제1 공통층(CLH)이 배치된다. 상기 유기발광층(EML)과 상기 캐소드(CE) 사이에 제2 공통층(CLE)이 배치된다. 상기 제1 공통층(CLH)과 상기 제2 공통층(CLE)은 복수 개의 화소들(PX, 도 1 참조)에 공통적으로 배치될 수 있다. 상기 캐소드(CE) 역시 복수 개의 화소들(PX, 도 1 참조)에 공통적으로 배치될 수 있다. 즉, 상기 복수 개의 화소들(PX, 도 1 참조)의 상기 제1 공통층(CLH)은 일체의 형상을 가질 수 있다. 상기 제1 공통층(CLH)과 상기 제1 공통층(CLH) 중 적어도 어느 하나 이상은 생략될 수도 있다.A first common layer CLH is disposed between the anode AE and the organic light emitting layer EML. A second common layer CLE is disposed between the organic light emitting layer EML and the cathode CE. The first common layer CLH and the second common layer CLE may be commonly disposed in the plurality of pixels PX (refer to FIG. 1 ). The cathode CE may also be commonly disposed in the plurality of pixels PX (refer to FIG. 1 ). That is, the first common layer CLH of the plurality of pixels PX (refer to FIG. 1 ) may have an integral shape. At least one of the first common layer CLH and the first common layer CLH may be omitted.

상기 제1 공통층(CLH)은 적어도 정공 주입층을 포함하고, 상기 제2 공통층(CLE)은 적어도 전자 주입층을 포함한다. 상기 제1 공통층(CLH)은 상기 정공 주입층과 상기 유기발광층(EML) 사이에 배치된 정공 수송층을 더 포함하고, 상기 제2 공통층(CLE)은 상기 전자 주입층과 상기 유기발광층(EML) 사이에 배치된 전자 수송층을 더 포함할 수 있다. 상기 제1 공통층(CLH)과 상기 제2 공통층(CLE)은 추가적인 기능층들을 더 포함할 수 있다.The first common layer CLH includes at least a hole injection layer, and the second common layer CLE includes at least an electron injection layer. The first common layer CLH further includes a hole transport layer disposed between the hole injection layer and the organic emission layer EML, and the second common layer CLE includes the electron injection layer and the organic emission layer EML. ) may further include an electron transport layer disposed between. The first common layer CLH and the second common layer CLE may further include additional functional layers.

별도로 도시하지는 않았으나, 상기 캐소드(CE) 상에 상기 유기발광 다이오드(ED)를 커버하는 봉지층이 배치될 수 있다. 상기 봉지층은 복수 개의 무기막들을 포함할 수 있다. 또한, 상기 베이스 기판(SUB) 상에 컬러필터가 배치될 수 있다. Although not shown separately, an encapsulation layer covering the organic light emitting diode ED may be disposed on the cathode CE. The encapsulation layer may include a plurality of inorganic layers. In addition, a color filter may be disposed on the base substrate SUB.

도 8은 본 발명의 일 실시예에 따른 i번째 화소의 등가회로도이다. 도 9는 도 8에 도시된 화소의 레이아웃의 일부를 도시한 평면도이다. 이하, 도 8 및 도 9를 참조하여 본 실시예에 따른 유기발광 표시장치를 설명한다. 다만, 도 1 내지 도 7b를 참조하여 설명한 구성과 동일한 구성에 대한 상세한 설명은 생략한다.8 is an equivalent circuit diagram of an i-th pixel according to an embodiment of the present invention. 9 is a plan view illustrating a part of a layout of a pixel illustrated in FIG. 8 . Hereinafter, an organic light emitting diode display according to the present embodiment will be described with reference to FIGS. 8 and 9 . However, a detailed description of the same configuration as that described with reference to FIGS. 1 to 7B will be omitted.

본 실시예에 따른 화소(PXi-10)는 도 4a 내지 도 4c를 참조하여 설명한 화소(PXi)와 실질적으로 동일하게 동작한다. 본 실시예에 따른 화소(PXi-10)는 도 4a 내지 도 4c를 참조하여 설명한 화소(PXi)와 상기 제6 트랜지스터(T60)의 구성만 일부 상이하다.The pixel PXi - 10 according to the present exemplary embodiment operates substantially the same as the pixel PXi described with reference to FIGS. 4A to 4C . The pixel PXi-10 according to the present exemplary embodiment is only partially different from the pixel PXi described with reference to FIGS. 4A to 4C in the configuration of the sixth transistor T60.

도 8에 도시된 것과 같이, 상기 화소(PXi-10)의 제6 트랜지스터(T60)는 직렬 연결된 2개의 트랜지스터들(T6-1, T6-2)을 포함한다. 상기 초기화 구간(RP, 도 3 참조) 이후에 제1 노드(N1)와 제2 노드(N2)가 전기적으로 오픈된다. 상기 직렬 연결된 2개의 트랜지스터들(T6-1, T6-2)은 상기 제1 노드(N1)와 상기 제2 노드(N2) 사이의 저항을 증가시킨다. 따라서, 상기 초기화 구간(RP, 도 3 참조) 이후에 상기 제1 노드(N1)는 상기 제2 노드(N2)의 전위에 영향을 받지 않고, 상기 제1 노드(N1)의 전위는 안정화될 수 있다.As shown in FIG. 8 , the sixth transistor T60 of the pixel PXi-10 includes two transistors T6 - 1 and T6 - 2 connected in series. After the initialization period RP (refer to FIG. 3 ), the first node N1 and the second node N2 are electrically opened. The two series-connected transistors T6-1 and T6-2 increase the resistance between the first node N1 and the second node N2. Accordingly, after the initialization period RP (refer to FIG. 3 ), the first node N1 is not affected by the potential of the second node N2, and the potential of the first node N1 may be stabilized. have.

도 9에 도시된 것과 같이, 직렬 연결된 2개의 트랜지스터들(T6-1, T6-2) 중 어느 하나의 트랜지스터(T6-1)의 제어전극은 상기 더미 주사 라인(DMi)의 일부분을 이룬다. 상기 직렬 연결된 2개의 트랜지스터들(T6-1, T6-2) 중 다른 하나의 트랜지스터(T6-2)의 제어전극은 상기 더미 주사 라인(DMi)으로부터 분기된다.As shown in FIG. 9 , the control electrode of any one of the two series-connected transistors T6-1 and T6-2 forms a part of the dummy scan line DMi. The control electrode of the other one of the two series-connected transistors T6-1 and T6-2 is branched from the dummy scan line DMi.

도 5에 도시된 화소(PXi)와 비교하여, 제1 도전층을 패터닝하는 공정에서 상기 어느 하나의 트랜지스터(T6-1)의 제어전극에 연결된 상기 다른 하나의 트랜지스터(T6-2)의 제어전극을 더 형성할 수 있다. 즉, 추가 공정 없이 상기 직렬 연결된 2개의 트랜지스터들(T6-1, T6-2)을 포함하는 상기 제6 트랜지스터(T60)를 형성할 수 있다.Compared to the pixel PXi shown in FIG. 5 , the control electrode of the other transistor T6-2 connected to the control electrode of the one transistor T6-1 in the process of patterning the first conductive layer can be further formed. That is, the sixth transistor T60 including the two series-connected transistors T6 - 1 and T6 - 2 may be formed without an additional process.

이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although the above has been described with reference to a preferred embodiment of the present invention, those skilled in the art or those having ordinary skill in the art will not depart from the spirit and scope of the present invention described in the claims to be described later. It will be understood that various modifications and variations of the present invention can be made without departing from the scope of the present invention.

따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.Accordingly, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification, but should be defined by the claims.

100: 타이밍 제어부 200: 주사 구동부
300: 데이터 구동부 DP: 유기발광 표시패널
ED: 유기발광 다이오드 ELVDD: 제1 전압
ELVSS: 제2 전압 PX: 화소100: timing controller 200: scan driver
300: data driver DP: organic light emitting display panel
ED: organic light emitting diode ELVDD: first voltage
ELVSS: second voltage PX: pixel

Claims (10)

i-1번째(여기서 i는 2 이상의 자연수) 주사 라인에 접속된 i-1번째 화소, i번째 주사 라인에 접속된 i번째 화소를 포함하는 복수의 화소들을 포함하고, 상기 i-1번째 화소, 상기 i번째 화소는 일방향으로 배열되고, 상기 복수의 화소들 각각은,
유기발광 다이오드;
상기 유기발광 다이오드의 구동전류를 제어하는 구동 트랜지스터;
상기 구동 트랜지스터의 입력전극에 접속된 출력전극을 포함하는 스위칭 트랜지스터;
초기화 전압이 인가되는 초기화 라인과 연결된 제1 초기화 트랜지스터 및 제2 초기화 트랜지스터를 포함하고,
상기 i번째 화소의 상기 제1 초기화 트랜지스터는 상기 i-1번째 화소의 상기 스위칭 트랜지스터에 인가되는 i-1번째 주사 신호와 동일한 신호를 인가 받는 i-1번째 주사 라인에 연결되어 상기 초기화 라인과 상기 구동 트랜지스터의 제어전극을 연결시키고,
상기 i번째 화소의 상기 제2 초기화 트랜지스터는 상기 제1 초기화 트랜지스터와 동일한 상기 i-1번째 주사 라인에 연결되어 상기 i-1번째 화소의 상기 유기발광 다이오드의 애노드에 상기 초기화 전압을 인가하는 유기발광 표시장치.a plurality of pixels including an i-1th pixel connected to an i-1th scan line (where i is a natural number equal to or greater than 2) and an i-th pixel connected to the i-th scan line, wherein the i-1th pixel; The i-th pixel is arranged in one direction, and each of the plurality of pixels is
organic light emitting diodes;
a driving transistor for controlling a driving current of the organic light emitting diode;
a switching transistor including an output electrode connected to an input electrode of the driving transistor;
a first initialization transistor and a second initialization transistor connected to an initialization line to which an initialization voltage is applied;
The first initialization transistor of the i-th pixel is connected to the i-1th scan line to which the same signal as the i-1th scan signal applied to the switching transistor of the i-1th pixel is applied, the initialization line and the Connecting the control electrode of the driving transistor,
The second initialization transistor of the i-th pixel is connected to the same i-1th scan line as the first initialization transistor, and applies the initialization voltage to the anode of the organic light emitting diode of the i-1th pixel. display device. 제1 항에 있어서,
상기 i번째 화소의 상기 제1 초기화 트랜지스터 및 상기 제2 초기화 트랜지스터는 상기 구동 트랜지스터의 제어전극이 접속된 제1 노드와 상기 초기화 전압이 인가되는 상기 초기화 라인 사이에 배치되고, 서로 직렬연결된 것을 특징으로 하는 유기발광 표시장치.According to claim 1,
The first initialization transistor and the second initialization transistor of the i-th pixel are disposed between a first node to which the control electrode of the driving transistor is connected and the initialization line to which the initialization voltage is applied, and are connected in series with each other. organic light emitting display device. 제2 항에 있어서,
상기 제1 초기화 트랜지스터는 상기 제2 초기화 트랜지스터를 경유하여 상기 제1 노드에 상기 초기화 전압을 인가하는 유기발광 표시장치.3. The method of claim 2,
The first initialization transistor applies the initialization voltage to the first node via the second initialization transistor. 제1 항에 있어서,
상기 i번째 화소의 상기 제1 초기화 트랜지스터 및 상기 제2 초기화 트랜지스터는 상기 i-1번째 주사 신호가 인가되는 i번째 더미 주사 라인을 각각 더 포함하고,
상기 i번째 더미 주사 라인은 제1 방향으로 연장되고, 상기 제1 초기화 트랜지스터 및 상기 제2 초기화 트랜지스터는 상기 제1 방향으로 서로 인접하게 배치되는 유기발광 표시 장치.According to claim 1,
The first initialization transistor and the second initialization transistor of the i-th pixel further include an i-th dummy scan line to which the i-1th scan signal is applied,
The i-th dummy scan line extends in a first direction, and the first initialization transistor and the second initialization transistor are disposed adjacent to each other in the first direction. 제4 항에 있어서,
상기 제1 초기화 트랜지스터 및 상기 제2 초기화 트랜지스터의 채널부는 상기 i번째 더미 주사 라인과 중첩하는 유기발광 표시장치.5. The method of claim 4,
The channel portion of the first initialization transistor and the second initialization transistor overlaps the i-th dummy scan line. 제1 항에 있어서,
상기 복수의 화소들은 상기 일방향에서 상기 i번째 화소의 다음에 배치되는 i+1번째 화소를 더 포함하고,
상기 i+1번째 화소의 상기 구동 트랜지스터의 제어전극이 접속된 상기 i+1번째 화소의 제1 노드는 상기 i+1번째 화소에 인가된 i번째 주사 신호에 동기되어 상기 초기화 전압으로 초기화되는 것을 특징으로 하는 유기발광 표시장치.According to claim 1,
The plurality of pixels further include an i+1-th pixel disposed next to the i-th pixel in the one direction,
the first node of the i+1-th pixel to which the control electrode of the driving transistor of the i+1-th pixel is connected is initialized to the initialization voltage in synchronization with the i-th scan signal applied to the i+1th pixel Organic light emitting display device characterized in that. 제6 항에 있어서,
상기 i+1번째 화소는 상기 초기화 전압이 인가되는 i+1번째 초기화 라인과 상기 i+1번째 화소의 상기 제1 노드 사이에 직렬 연결된 제1 초기화 트랜지스터 및 제2 초기화 트랜지스터를 더 포함하고,
상기 i+1번째 화소의 상기 제1 초기화 트랜지스터 및 상기 제2 초기화 트랜지스터 사이에는 상기 i번째 화소의 상기 유기발광 다이오드의 상기 애노드에 접속된 상기 i+1번째 화소의 제2 노드가 정의되고,
상기 i+1번째 화소의 상기 제1 초기화 트랜지스터는 상기 i+1번째 화소에 인가된 상기 i번째 주사 신호에 응답하여 상기 i+1번째 화소의 상기 제2 노드에 상기 초기화 전압을 제공하고,
상기 i번째 화소의 상기 유기발광 다이오드의 상기 애노드는 상기 i+1번째 화소의 상기 제2 노드에 연결된 것을 특징으로 하는 유기발광 표시장치.7. The method of claim 6,
The i+1th pixel further includes a first initialization transistor and a second initialization transistor connected in series between an i+1th initialization line to which the initialization voltage is applied and the first node of the i+1th pixel,
A second node of the i+1th pixel connected to the anode of the organic light emitting diode of the i-th pixel is defined between the first initialization transistor and the second initialization transistor of the i+1th pixel,
the first initialization transistor of the i+1th pixel provides the initialization voltage to the second node of the i+1th pixel in response to the i-th scan signal applied to the i+1th pixel;
and the anode of the organic light emitting diode of the i-th pixel is connected to the second node of the i+1-th pixel. 제1 항에 있어서,
상기 i번째 화소의 상기 제1 초기화 트랜지스터 및 상기 제2 초기화 트랜지스터 사이에는 상기 i-1번째 화소의 상기 유기발광 다이오드의 애노드에 접속된 상기 i번째 화소의 제2 노드가 정의되고,
상기 i-1번째 화소의 상기 유기발광 다이오드의 상기 애노드는 상기 i번째 화소에 인가된 상기 i-1번째 주사 신호에 동기되어 상기 초기화 전압으로 초기화되는 것을 특징으로 하는 유기발광 표시장치.According to claim 1,
A second node of the i-th pixel connected to the anode of the organic light emitting diode of the i-1th pixel is defined between the first initialization transistor and the second initialization transistor of the i-th pixel,
and the anode of the organic light emitting diode of the i-1th pixel is initialized to the initialization voltage in synchronization with the i-1th scan signal applied to the i-th pixel. 제2 항에 있어서,
상기 i번째 화소의 상기 스위칭 트랜지스터는 k번째(여기서 k는 1 이상의 자연수) 데이터 라인에 접속된 입력전극, 상기 구동 트랜지스터의 입력전극에 접속된 출력전극, 및 i번째 주사 신호가 인가되는 i번째 주사 라인에 접속된 제어전극을 포함하고, 상기 i번째 화소는,
상기 제1 노드와 전원 라인 사이에 접속된 스토리지 커패시터;
상기 구동 트랜지스터의 출력전극에 접속된 입력전극, 상기 제1 노드에 접속된 출력전극, 및 상기 i번째 주사 신호가 인가되는 상기 i번째 주사 라인에 접속된 제어전극을 포함하는 제1 제어 트랜지스터; 및
상기 구동 트랜지스터의 상기 출력전극에 접속된 입력전극, 상기 유기발광 다이오드의 상기 애노드에 접속된 출력전극, 및 i번째 발광 라인에 접속된 제어전극을 포함하는 제2 제어 트랜지스터를 더 포함하는 유기발광 표시장치.3. The method of claim 2,
The switching transistor of the i-th pixel has an input electrode connected to a k-th data line (where k is a natural number greater than or equal to 1), an output electrode connected to the input electrode of the driving transistor, and an i-th scan signal to which the i-th scan signal is applied. and a control electrode connected to a line, wherein the i-th pixel comprises:
a storage capacitor connected between the first node and a power line;
a first control transistor including an input electrode connected to an output electrode of the driving transistor, an output electrode connected to the first node, and a control electrode connected to the i-th scan line to which the i-th scan signal is applied; and
The organic light emitting display further comprising a second control transistor including an input electrode connected to the output electrode of the driving transistor, an output electrode connected to the anode of the organic light emitting diode, and a control electrode connected to an i-th light emitting line Device. 제9 항에 있어서,
상기 i번째 화소는,
상기 전원 라인에 접속된 입력전극, 상기 구동 트랜지스터의 상기 입력전극에 접속된 출력전극, 및 상기 i번째 발광 라인에 접속된 제어전극을 포함하는 제3 제어 트랜지스터를 더 포함하는 유기발광 표시장치.10. The method of claim 9,
The i-th pixel is
and a third control transistor including an input electrode connected to the power line, an output electrode connected to the input electrode of the driving transistor, and a control electrode connected to the i-th light emitting line.
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