KR102354376B1 - Thin film transistor array panel and manufacturing method thereof - Google Patents

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Abstract

본 발명의 일 실시예에 따른 박막 트랜지스터 표시판은 개구율을 증가시키고 안정적인 전극 연결을 위해 절연 기판, 상기 절연 기판 위에 위치하며 게이트 패드부를 포함하는 게이트선, 상기 게이트선과 절연 교차하며, 소스 전극 및 데이터 패드부를 포함하는 데이터선, 상기 소스 전극과 마주하고 있는 드레인 전극, 상기 데이터선 및 드레인 전극 위에 위치하며 제1 접촉 구멍을 포함하는 유기 절연막, 상기 유기 절연막 위에 위치하며 제2 접촉 구멍을 포함하는 공통 전극, 상기 공통 전극 위에 위치하며 제3 접촉 구멍을 포함하는 보호막, 및 상기 보호막 위에 위치하며 상기 드레인 전극과 접촉하는 화소 전극을 포함하고, 상기 제3 접촉 구멍은 상기 제1 접촉 구멍의 일면에 인접하게 위치한다. The thin film transistor array panel according to an embodiment of the present invention includes an insulating substrate, a gate line positioned on the insulating substrate and including a gate pad part, insulated from crossing the gate line, and a source electrode and a data pad to increase an aperture ratio and to connect electrodes stably. a data line including a portion, a drain electrode facing the source electrode, an organic insulating layer disposed over the data line and the drain electrode and including a first contact hole, and a common electrode disposed over the organic insulating layer and including a second contact hole ; Located.

Figure 112020141883405-pat00010
Figure 112020141883405-pat00010

Description

박막 트랜지스터 표시판 및 그 제조 방법{THIN FILM TRANSISTOR ARRAY PANEL AND MANUFACTURING METHOD THEREOF}Thin film transistor display panel and manufacturing method thereof

본 발명은 박막 트랜지스터 표시판 및 그 제조 방법에 관한 것이다. The present invention relates to a thin film transistor array panel and a method for manufacturing the same.

액정 표시 장치는 현재 가장 널리 사용되고 있는 평판 표시 장치 중 하나로서, 화소 전극과 공통 전극 등 전기장 생성 전극(field generating electrode)이 형성되어 있는 두 장의 표시판과 그 사이에 들어 있는 액정층을 포함한다. 액정 표시 장치는 전기장 생성 전극에 전압을 인가하여 액정층에 전기장을 생성하고 이를 통하여 액정층의 액정 분자들의 방향을 결정하고 입사광의 편광을 제어함으로써 영상을 표시한다.A liquid crystal display device is one of the most widely used flat panel display devices at present, and includes two display panels on which field generating electrodes such as a pixel electrode and a common electrode are formed and a liquid crystal layer interposed therebetween. A liquid crystal display displays an image by applying a voltage to an electric field generating electrode to generate an electric field in the liquid crystal layer, and thereby determining the direction of liquid crystal molecules in the liquid crystal layer and controlling the polarization of incident light.

이러한 액정 표시 장치 중, 액정층에 전기장을 생성하는 두 개의 전기장 생성 전극을 모두 박막 트랜지스터 표시판 위에 형성할 수 있다.Of these liquid crystal displays, both electric field generating electrodes generating an electric field in the liquid crystal layer may be formed on the thin film transistor array panel.

박막 트랜지스터 표시판에 두 개의 전기장 생성 전극을 형성하는 경우, 박막 트랜지스터와 전기장 생성 전극 사이에 복수의 절연막이 배치되고, 복수의 절연막 중 적어도 한 층은 유기 절연막을 이용할 수 있다. 박막 트랜지스터와 전기장 생성 전극을 전기적으로 연결하기 위한 접촉 구멍을 복수의 절연막에 형성한다. When the two field generating electrodes are formed on the thin film transistor array panel, a plurality of insulating layers may be disposed between the thin film transistor and the field generating electrode, and at least one of the plurality of insulating layers may use an organic insulating layer. Contact holes for electrically connecting the thin film transistor and the electric field generating electrode are formed in the plurality of insulating layers.

본 발명이 해결하고자 하는 과제는 접촉 구멍의 형성 위치 조절을 통해 박막 트랜지스터 표시판이 쇼트되는 것을 방지하고, 이를 포함하는 표시 장치의 안정성을 향상시키기 위한 것이다. SUMMARY OF THE INVENTION An object of the present invention is to prevent a thin film transistor array panel from being short-circuited by adjusting a formation position of a contact hole, and to improve stability of a display device including the same.

본 발명의 일 실시예에 따른 박막 트랜지스터 표시판은 절연 기판, 상기 절연 기판 위에 위치하며 게이트 패드부를 포함하는 게이트선, 상기 게이트선과 절연 교차하며, 소스 전극 및 데이터 패드부를 포함하는 데이터선, 상기 소스 전극과 마주하고 있는 드레인 전극, 상기 데이터선 및 드레인 전극 위에 위치하며 제1 접촉 구멍을 포함하는 유기 절연막, 상기 유기 절연막 위에 위치하며 제2 접촉 구멍을 포함하는 공통 전극, 상기 공통 전극 위에 위치하며 제3 접촉 구멍을 포함하는 보호막, 및 상기 보호막 위에 위치하며 상기 드레인 전극과 접촉하는 화소 전극을 포함하고, 상기 제3 접촉 구멍은 상기 제1 접촉 구멍의 일면에 인접하게 위치한다. A thin film transistor array panel according to an embodiment of the present invention includes an insulating substrate, a gate line disposed on the insulating substrate and including a gate pad part, a data line that insulates and crosses the gate line and includes a source electrode and a data pad part, and the source electrode a drain electrode facing the drain electrode, an organic insulating layer disposed over the data line and the drain electrode and including a first contact hole, a common electrode disposed over the organic insulating layer and including a second contact hole, and a third disposed over the common electrode a passivation layer including a contact hole, and a pixel electrode disposed on the passivation layer and in contact with the drain electrode, wherein the third contact hole is disposed adjacent to one surface of the first contact hole.

상기 제1 접촉 구멍은 상기 제2 접촉 구멍보다 작고, 상기 제3 접촉 구멍은 상기 제2 접촉 구멍보다 작으며, 상기 제3 접촉 구멍의 일부는 상기 드레인 전극과 중첩할 수 있다. The first contact hole may be smaller than the second contact hole, the third contact hole may be smaller than the second contact hole, and a portion of the third contact hole may overlap the drain electrode.

상기 제3 접촉 구멍은 상기 드레인 전극의 일 단부를 노출시킬 수 있다. The third contact hole may expose one end of the drain electrode.

상기 제3 접촉 구멍의 일면은 상기 유기 절연막과 일부 중첩할 수 있다. One surface of the third contact hole may partially overlap the organic insulating layer.

상기 유기 절연막과 중첩하지 않는 상기 제3 접촉 구멍의 일면과 상기 일면과 마주하는 상기 제1 접촉 구멍 사이의 직선 거리(A) 및 상기 제3 접촉 구멍의 나머지 면과 마주하는 상기 제1 접촉 구멍 사이의 직선 거리(B)는 하기 식 1을 만족할 수 있다. A > 1.2×B (식 1)A linear distance A between one surface of the third contact hole that does not overlap the organic insulating layer and the first contact hole facing the one surface, and between the first contact hole facing the other surface of the third contact hole The linear distance B of may satisfy Equation 1 below. A > 1.2×B (Equation 1)

상기 직선 거리(A)는 약 1μm 내지 약 6μm일 수 있다. The linear distance A may be about 1 μm to about 6 μm.

상기 화소 전극과 상기 드레인 전극이 중첩하는 거리는 약 1μm 내지 약 6μm일 수 있다. An overlapping distance between the pixel electrode and the drain electrode may be about 1 μm to about 6 μm.

상기 제3 접촉 구멍은 상기 유기 절연막과 3면에서 중첩할 수 있다. The third contact hole may overlap the organic insulating layer on three surfaces.

상기 드레인 전극은 일 방향으로 연장되어 상기 유기 절연막 및 상기 공통 전극과 일부 중첩할 수 있다. The drain electrode may extend in one direction to partially overlap the organic insulating layer and the common electrode.

상기 제3 접촉 구멍은 상기 드레인 전극이 연장된 일 방향의 반대인 타 방향으로 위치할 수 있다. The third contact hole may be positioned in another direction opposite to one direction in which the drain electrode extends.

상기 화소 전극은 상기 제3 접촉 구멍의 일면과 중첩할 수 있다. The pixel electrode may overlap one surface of the third contact hole.

상기 게이트 패드부의 일부를 드러내는 제4 접촉 구멍, 및 상기 데이터 패드부의 일부를 드러내는 제5 접촉 구멍을 더 포함할 수 있다. A fourth contact hole exposing a portion of the gate pad portion and a fifth contact hole exposing a portion of the data pad portion may be further included.

상기 공통 전극과 상기 화소 전극 중 어느 하나는 면형 전극이고, 나머지 하나는 가지 전극일 수 있다. One of the common electrode and the pixel electrode may be a planar electrode, and the other may be a branch electrode.

*본 발명의 일 실시예에 따른 박막 트랜지스터의 제조 방법은 절연 기판 위에 게이트선 및 드레인 전극을 포함하는 데이터선을 형성하는 단계, 상기 게이트선 및 상기 데이터선 위에 제1 접촉 구멍을 포함하는 유기 절연막을 형성하는 단계, 상기 유기 절연막 위에 제2 접촉 구멍을 포함하는 공통 전극을 형성하는 단계, 상기 공통 전극 위에 보호막을 적층하는 단계, 상기 보호막이 상기 드레인 전극의 일단부를 노출하도록 제3 접촉 구멍을 형성하는 단계, 그리고 상기 제3 접촉 구멍을 통해 상기 드레인 전극과 접촉하는 화소 전극을 형성하는 단계를 포함하며, 상기 제3 접촉 구멍은 상기 제1 접촉 구멍의 일면에 인접하게 형성된다. * A method of manufacturing a thin film transistor according to an embodiment of the present invention includes forming a data line including a gate line and a drain electrode on an insulating substrate, and an organic insulating layer including a first contact hole on the gate line and the data line. forming a common electrode including a second contact hole on the organic insulating layer, stacking a protective layer on the common electrode, and forming a third contact hole so that the protective layer exposes one end of the drain electrode and forming a pixel electrode contacting the drain electrode through the third contact hole, wherein the third contact hole is formed adjacent to one surface of the first contact hole.

상기 제3 접촉 구멍의 일면은 상기 유기 절연막과 일부 중첩하도록 형성될 수 있다. One surface of the third contact hole may be formed to partially overlap the organic insulating layer.

상기 유기 절연막과 중첩하지 않는 상기 제3 접촉 구멍의 일면과 상기 일면과 마주하는 상기 제1 접촉 구멍 사이의 직선 거리(A), 및 상기 제3 접촉 구멍의 나머지 면과 마주하는 상기 제1 접촉 구멍 사이의 직선 거리(B)는 하기 식 1을 만족하도록 형성될 수 있다. A > 1.2×B (식 1)A linear distance A between one surface of the third contact hole that does not overlap the organic insulating layer and the first contact hole facing the one surface, and the first contact hole facing the other surface of the third contact hole The linear distance B between them may be formed to satisfy Equation 1 below. A > 1.2×B (Equation 1)

상기 직선 거리(A)는 약 1μm 내지 약 6μm가 되도록 형성될 수 있다. The linear distance A may be formed to be about 1 μm to about 6 μm.

상기 화소 전극과 상기 드레인 전극이 중첩하는 거리는 약 1μm 내지 약 6μm가 되도록 형성될 수 있다. An overlapping distance between the pixel electrode and the drain electrode may be about 1 μm to about 6 μm.

상기 제3 접촉 구멍은 상기 유기 절연막과 3면에서 중첩하도록 형성되고, 상기 화소 전극은 상기 제3 접촉 구멍의 일면과 중첩하도록 형성될 수 있다. The third contact hole may be formed to overlap the organic insulating layer on three surfaces, and the pixel electrode may be formed to overlap one surface of the third contact hole.

상기 드레인 전극은 일 방향으로 연장되어 상기 유기 절연막 및 상기 공통 전극과 일부 중첩하고, 상기 제3 접촉 구멍은 상기 드레인 전극이 연장된 일 방향의 반대 방향으로 위치할 수 있다. The drain electrode may extend in one direction to partially overlap the organic insulating layer and the common electrode, and the third contact hole may be located in a direction opposite to the direction in which the drain electrode extends.

이상과 같은 표시 장치에 의하면, 상하좌우 마진을 모두 가지는 접촉 구멍에 비해 공정 상 안정적으로 접촉 구멍을 형성하는 것이 가능하면서, 일측은 반드시 전극과 접촉하여 쇼트되는 것을 방지할 수 있다.According to the display device as described above, it is possible to stably form the contact hole in a process compared to the contact hole having all of the upper, lower, left, and right margins, and it is possible to prevent a short circuit with one side of the electrode inevitably in contact with the electrode.

또한, 접촉 구멍의 위치에 따라 게이트선을 가리는 차광 부재의 폭이 감소하여 개구율 및 투과율이 향상된 표시 장치를 제공할 수 있다. In addition, a display device having improved aperture ratio and transmittance may be provided by reducing the width of the light blocking member covering the gate line according to the position of the contact hole.

도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판의 평면도이다.
도 2는 도 1의 II-II'를 따라 자른 단면도이다.
도 3은 도 1의 III-III'을 따라 자른 단면도이다.
도 4는 도 1의 IV-IV'를 따라 자른 단면도이다.
도 5는 도 1의 V-V'를 따라 자른 단면도이다.
도 6은 도 1의 VI-VI'를 따라 자른 단면도이다.
도 7 내지 도 10은 본 발명의 다른 실시예에 따른 접촉 구멍의 일부 평면도이다.
도 11은 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판의 이미지이다.
도 12는 비교예인 박막 트랜지스터 표시판의 이미지이다.
도 13은 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판 및 비교예에 대한 전류 확인 그래프이다.
도 14는 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판 및 비교예에 대한 전압 대비 전류 그래프이다.
도 15는 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판 및 비교예에 대한 시간 대비 전류 그래프이다.
1 is a plan view of a thin film transistor array panel according to an embodiment of the present invention.
FIG. 2 is a cross-sectional view taken along II-II′ of FIG. 1 .
FIG. 3 is a cross-sectional view taken along line III-III' of FIG. 1 .
4 is a cross-sectional view taken along line IV-IV' of FIG. 1 .
FIG. 5 is a cross-sectional view taken along line V-V' of FIG. 1 .
FIG. 6 is a cross-sectional view taken along line VI-VI' of FIG. 1 .
7 to 10 are partial plan views of a contact hole according to another embodiment of the present invention.
11 is an image of a thin film transistor array panel according to an exemplary embodiment.
12 is an image of a thin film transistor array panel as a comparative example.
13 is a current check graph for a thin film transistor array panel and a comparative example according to an embodiment of the present invention.
14 is a voltage versus current graph for a thin film transistor array panel and a comparative example according to an embodiment of the present invention.
15 is a graph of current versus time for a thin film transistor array panel and a comparative example according to an embodiment of the present invention.

첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.With reference to the accompanying drawings, the embodiments of the present invention will be described in detail so that those of ordinary skill in the art to which the present invention pertains can easily implement them. However, the present invention may be embodied in several different forms and is not limited to the embodiments described herein.

도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.In order to clearly express various layers and regions in the drawings, the thicknesses are enlarged. Throughout the specification, like reference numerals are assigned to similar parts. When a part, such as a layer, film, region, plate, etc., is “on” another part, it includes not only cases where it is “directly on” another part, but also cases where there is another part in between. Conversely, when we say that a part is "just above" another part, we mean that there is no other part in the middle.

이하에서 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판에 대하여 도 1 내지 도 6을 참조하여 상세하게 설명한다. 도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판의 평면도이고, 도 2는 도 1의 II-II'를 따라 자른 단면도이고, 도 3은 도 1의 III-III'을 따라 자른 단면도이고, 도 4는 도 1의 IV-IV'를 따라 자른 단면도이고, 도 5는 도 1의 V-V'를 따라 자른 단면도이고, 도 6은 도 1의 VI-VI'를 따라 자른 단면도이다.Hereinafter, a thin film transistor array panel according to an embodiment of the present invention will be described in detail with reference to FIGS. 1 to 6 . 1 is a plan view of a thin film transistor array panel according to an embodiment of the present invention, FIG. 2 is a cross-sectional view taken along II-II' of FIG. 1, and FIG. 3 is a cross-sectional view taken along III-III' of FIG. 1; FIG. 4 is a cross-sectional view taken along line IV-IV' of FIG. 1 , FIG. 5 is a cross-sectional view taken along line V-V' of FIG. 1 , and FIG. 6 is a cross-sectional view taken along line VI-VI' of FIG. 1 .

도 1 내지 도 6을 참고하면, 절연 기판(110) 위에 복수의 게이트선(gate line)(121)이 형성되어 있다.1 to 6 , a plurality of gate lines 121 are formed on the insulating substrate 110 .

각 게이트선(121)은 아래로 돌출한 복수의 게이트 전극(gate electrode)(124)과 다른 층 또는 외부 구동 회로와의 접속을 위하여 면적이 넓은 게이트 패드부(129)를 포함한다. 게이트 신호를 생성하는 게이트 구동 회로(도시하지 않음)는 기판(110) 위에 부착되는 가요성 인쇄 회로막(flexible printed circuit film)(도시하지 않음) 위에 장착되거나, 절연 기판(110) 위에 직접 장착될 수 있다.Each gate line 121 includes a plurality of gate electrodes 124 protruding downward and a gate pad part 129 having a large area for connection to another layer or an external driving circuit. A gate driving circuit (not shown) for generating a gate signal may be mounted on a flexible printed circuit film (not shown) attached to the substrate 110 , or directly mounted on the insulating substrate 110 . can

게이트선(121)은 단일막일 수 있고, 두 개 이상의 도전막을 포함하는 다중막일 수도 있다.The gate line 121 may be a single layer or a multilayer including two or more conductive layers.

게이트선(121) 위에는 게이트 절연막(gate insulating layer)(140)이 형성되어 있다. 게이트 절연막(140)은 질화규소(SiNx) 또는 산화규소(SiOx) 따위의 무기 절연물 등으로 만들어질 수 있다.A gate insulating layer 140 is formed on the gate line 121 . The gate insulating layer 140 may be made of an inorganic insulating material such as silicon nitride (SiNx) or silicon oxide (SiOx).

게이트 절연막(140) 위에는 복수의 반도체(151)가 형성되어 있다. 본 발명의 한 실시예에 따른 액정 표시 장치의 경우, 반도체(151)는 돌출부(154)를 포함할 수 있으며, 돌출부(154)는 게이트 전극(124) 위에만 배치될 수도 있다. A plurality of semiconductors 151 are formed on the gate insulating layer 140 . In the case of the liquid crystal display according to an embodiment of the present invention, the semiconductor 151 may include a protrusion 154 , and the protrusion 154 may be disposed only on the gate electrode 124 .

또한, 반도체(151)의 재질은 아모포스 실리콘, 폴리 실리콘, 산화물 반도체 등이 될 수 있다.In addition, the material of the semiconductor 151 may be amorphous silicon, polysilicon, oxide semiconductor, or the like.

반도체(151)는 데이터 패드부(179) 아래에 위치하는 끝 부분(159)을 포함한다.The semiconductor 151 includes an end portion 159 positioned under the data pad portion 179 .

반도체(151) 위에는 복수의 저항성 접촉 부재(ohmic contact)(161, 163, 165, 169)가 형성되어 있다. 저항성 접촉 부재(163, 165)는 게이트 전극(124)을 중심으로 서로 마주하며 쌍을 이루어 반도체(151)의 돌출부(154) 위에 배치되어 있다. 저항성 접촉 부재(169)는 설명할 데이터 패드부(179) 아래에 위치한다.A plurality of ohmic contacts 161 , 163 , 165 , and 169 are formed on the semiconductor 151 . The ohmic contact members 163 and 165 are disposed on the protrusion 154 of the semiconductor 151 in pairs to face each other with the gate electrode 124 as the center. The ohmic contact member 169 is positioned under the data pad part 179 to be described.

저항성 접촉 부재(161, 163, 165, 169)는 인 따위의 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어지거나 실리사이드(silicide)로 만들어질 수 있다. 그러나, 본 발명의 다른 한 실시예에 따른 액정 표시 장치의 경우, 저항성 접촉 부재(161, 163, 165, 169)는 생략될 수 있다. 예를 들어, 반도체(151)가 산화물 반도체인 경우, 저항성 접촉 부재(161, 163, 165, 169)는 생략될 수 있다.The ohmic contact members 161 , 163 , 165 , and 169 may be made of a material such as n+ hydrogenated amorphous silicon doped with an n-type impurity such as phosphorus at a high concentration, or may be made of silicide. However, in the case of the liquid crystal display according to another exemplary embodiment of the present invention, the ohmic contact members 161 , 163 , 165 and 169 may be omitted. For example, when the semiconductor 151 is an oxide semiconductor, the ohmic contact members 161 , 163 , 165 , and 169 may be omitted.

저항성 접촉 부재(161, 163, 165, 169) 위에는 복수의 데이터선(data line)(171)과 복수의 드레인 전극(drain electrode)(175)을 포함하는 데이터 도전체가 형성되어 있다.A data conductor including a plurality of data lines 171 and a plurality of drain electrodes 175 is formed on the ohmic contact members 161 , 163 , 165 , and 169 .

데이터선(171)은 데이터 신호를 전달하며 주로 세로 방향으로 뻗어 게이트선(121)과 교차한다. 각 데이터선(171)은 게이트 전극(124)을 향하여 뻗은 복수의 소스 전극(source electrode)(173)과 다른 층 또는 외부 구동 회로와의 접속을 위하여 면적이 넓은 데이터 패드부(179)를 포함한다. 데이터 신호를 생성하는 데이터 구동 회로(도시하지 않음)는 기판(110) 위에 부착되는 가요성 인쇄 회로막(도시하지 않음) 위에 장착되거나, 기판(110) 위에 직접 장착될 수 있다.The data line 171 transmits a data signal and mainly extends in a vertical direction to cross the gate line 121 . Each data line 171 includes a plurality of source electrodes 173 extending toward the gate electrode 124 and a data pad unit 179 having a large area for connection to another layer or an external driving circuit. . A data driving circuit (not shown) generating a data signal may be mounted on a flexible printed circuit film (not shown) attached to the substrate 110 , or may be directly mounted on the substrate 110 .

데이터선(171)은 주기적으로 꺾여 있으며 게이트선(121)의 연장 방향과 빗각을 이룬다. 데이터선(171)이 게이트선(121)의 연장 방향과 이루는 빗각은 45도 이상일 수 있다. 본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판의 경우, 데이터선(171)은 일직선으로 뻗어 있을 수 있다.The data line 171 is periodically bent and forms an oblique angle with the extending direction of the gate line 121 . An oblique angle between the data line 171 and the extending direction of the gate line 121 may be 45 degrees or more. In the case of a thin film transistor array panel according to another embodiment of the present invention, the data line 171 may extend in a straight line.

드레인 전극(175)은 게이트 전극(124)을 중심으로 소스 전극(173)과 마주하는 막대형 끝 부분과 면적이 넓은 다른 끝 부분을 포함한다.The drain electrode 175 includes a rod-shaped end portion facing the source electrode 173 with respect to the gate electrode 124 and the other end portion having a large area.

데이터 도전체(171, 175)는 단일막일 수 있고, 두 개 이상의 도전막을 포함하는 다중막일 수도 있다.The data conductors 171 and 175 may be a single layer or a multilayer including two or more conductive layers.

게이트 전극(124), 소스 전극(173) 및 드레인 전극(175)은 반도체 돌출부(154)와 함께 스위칭 소자인 박막 트랜지스터(thin film transistor, TFT)를 이룬다. 반도체(151)는 박막 트랜지스터가 위치하는 반도체(151)의 돌출부(154)를 제외하면 데이터선(171), 드레인 전극(175) 및 그 하부의 저항성 접촉 부재(161, 165, 169)와 거의 동일한 평면 형태를 가질 수 있다.The gate electrode 124 , the source electrode 173 , and the drain electrode 175 together with the semiconductor protrusion 154 form a thin film transistor (TFT), which is a switching device. The semiconductor 151 is substantially identical to the data line 171 , the drain electrode 175 , and the ohmic contact members 161 , 165 , and 169 thereunder except for the protrusion 154 of the semiconductor 151 where the thin film transistor is positioned. It may have a planar shape.

데이터선(171)과 드레인 전극(175), 그리고 노출된 반도체(154) 위에는 제1 보호막(180x)이 형성되어 있다. 제1 보호막(180x)은 질화규소(SiNx) 또는 산화규소(SiOx) 따위의 무기 절연물 등으로 만들어질 수 있다.A first passivation layer 180x is formed on the data line 171 , the drain electrode 175 , and the exposed semiconductor 154 . The first passivation layer 180x may be made of an inorganic insulating material such as silicon nitride (SiNx) or silicon oxide (SiOx).

제1 보호막(180x) 위에는 유기 절연막(80)이 위치한다. 유기 절연막(80)의 표면은 대체로 평탄할 수 있다. 유기 절연막(80)은 감광성 물질 및 비감광성 물질을 포함할 수 있다.An organic insulating layer 80 is positioned on the first passivation layer 180x. The surface of the organic insulating layer 80 may be substantially flat. The organic insulating layer 80 may include a photosensitive material and a non-photosensitive material.

또한, 유기 절연막(80)은 드레인 전극을 노출하는 제1 접촉 구멍(185a)을 포함하며, 이 외에도 게이트 패드부(129), 데이터 패드부(179) 등에 제4 접촉 구멍(181) 및 제5 접촉 구멍(182)을 포함한다. 즉, 유기 절연막(80)은 게이트 패드부(129) 및 데이터 패드부(179)에 대응하는 영역에서 제거되어 있다. 공정에서 유기 절연막(80)은 게이트 패드부(129) 및 데이터 패드부(179)에도 도포되나, 제4 접촉 구멍(181)과 제5 접촉 구멍(182) 등을 형성하기 위해 식각된다. In addition, the organic insulating layer 80 includes a first contact hole 185a exposing the drain electrode, in addition to the fourth contact hole 181 and the fifth contact hole 181 in the gate pad part 129 and the data pad part 179 , etc. and a contact hole 182 . That is, the organic insulating layer 80 is removed from regions corresponding to the gate pad part 129 and the data pad part 179 . In the process, the organic insulating layer 80 is also applied to the gate pad portion 129 and the data pad portion 179 , but is etched to form the fourth contact hole 181 and the fifth contact hole 182 .

또한, 유기 절연막(80)의 제1 접촉 구멍(185a)은 드레인 전극(175)과 뒤에서 설명할 화소 전극(191)과의 물리적, 전기적 연결을 위한 드레인 전극(175)의 일부 영역을 드러내도록 형성되며, 본 발명의 일례로써 드레인 전극(175)의 일단부가 노출된다. In addition, the first contact hole 185a of the organic insulating layer 80 is formed to expose a partial region of the drain electrode 175 for physical and electrical connection between the drain electrode 175 and a pixel electrode 191 to be described later. and, as an example of the present invention, one end of the drain electrode 175 is exposed.

도시하지는 않았으나, 본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판의 경우, 유기 절연막(80) 아래 색 필터가 위치할 수 있고, 이 경우 유기 절연막(80) 위에 배치되어 있는 막을 더 포함할 수도 있다. 예를 들어, 색 필터 위에 배치되어, 색 필터의 안료가 액정층으로 유입되는 것을 방지하기 위한, 덮개막(capping layer)을 더 포함할 수 있고, 덮개막은 질화규소(SiNx)와 같은 절연물질로 이루어질 수 있다.Although not shown, in the case of the thin film transistor array panel according to another embodiment of the present invention, a color filter may be positioned under the organic insulating layer 80 , and in this case, a layer disposed on the organic insulating layer 80 may be further included. For example, it may further include a capping layer disposed on the color filter to prevent the pigment of the color filter from flowing into the liquid crystal layer, the overcoat being made of an insulating material such as silicon nitride (SiNx). can

유기 절연막(80) 위에는 공통 전극(131)이 형성되어 있다. 공통 전극(131)은 ITO 또는 IZO 등의 투명한 도전 물질로 만들어질 수 있다. 본 실시예에서 공통 전극(131)은 통판 형태인 면형을 도시하였으나, 이에 제한되지 않고 가지 형상일 수 있다. 공통 전극(131)이 가지 형상인 경우, 화소 전극(191)은 면형일 수 있다. A common electrode 131 is formed on the organic insulating layer 80 . The common electrode 131 may be made of a transparent conductive material such as ITO or IZO. Although the common electrode 131 has a planar shape in the form of a plate in the present embodiment, it is not limited thereto and may have a branch shape. When the common electrode 131 has a branch shape, the pixel electrode 191 may have a planar shape.

공통 전극(131)의 가장자리 즉 드레인 전극(175)에 대응하는 영역에 형성되어 있는 제2 접촉 구멍(138)은 상기 식각된 유기 절연막(80)의 접촉 구멍과 일치하거나 보다 내측으로 위치할 수 있다. 다시 말해, 평면 상으로 제2 접촉 구멍(138)은 제1 접촉 구멍(185a) 보다 같거나 클 수 있다. 도 1을 참조하면, 제2 접촉 구멍(138)은 제1 접촉 구멍(185a)과 각 구멍에 대한 경계에 대하여 상하좌우 소정의 값 이상의 간격을 가지고 이격되도록 위치한다. The second contact hole 138 formed at the edge of the common electrode 131 , that is, in a region corresponding to the drain electrode 175 , may coincide with the contact hole of the etched organic insulating layer 80 or may be located inward. . In other words, the second contact hole 138 may be equal to or larger than the first contact hole 185a in a plan view. Referring to FIG. 1 , the second contact hole 138 is positioned so as to be spaced apart from the first contact hole 185a by a distance greater than or equal to a predetermined value in the upper, lower, left, and right directions with respect to the boundary of each hole.

공통 전극(131)은 별도의 접촉 구멍(미도시)을 통해, 표시 영역 주변의 주변 영역에 위치하는 공통 전압선과 연결되어, 공통 전압을 인가 받는다. The common electrode 131 is connected to a common voltage line positioned in a peripheral area around the display area through a separate contact hole (not shown) to receive a common voltage.

공통 전극(131)과 제1 보호막(180x)의 일부분 위에는 제2 보호막(180y)이 형성되어 있다. 제2 보호막(180y)은 질화규소(SiNx) 또는 산화규소(SiOx) 따위의 무기 절연물 등으로 만들어질 수 있다. A second passivation layer 180y is formed on the common electrode 131 and a portion of the first passivation layer 180x. The second passivation layer 180y may be made of an inorganic insulating material such as silicon nitride (SiNx) or silicon oxide (SiOx).

제2 보호막(180y)은 제3 접촉 구멍(185b)를 포함한다. 제3 접촉 구멍(185b)은 드레인 전극(175)의 일부 영역을 드러내도록 노출시키며, 특히 본 발명의 일례로써 드레인 전극(175)의 일 단부를 노출하며, 제3 접촉 구멍(185b)의 일부는 드레인 전극(175)과 중첩한다. The second passivation layer 180y includes a third contact hole 185b. The third contact hole 185b exposes a partial region of the drain electrode 175, and in particular, as an example of the present invention, exposes one end of the drain electrode 175, and a part of the third contact hole 185b It overlaps the drain electrode 175 .

*도 1을 참조하면, 제1 접촉 구멍(185a) 및 제2 접촉 구멍(138)은 평면 상으로 각 구멍의 경계에 대하여 상하좌우 모두 소정의 거리로 이격되어 있다. 그러나 제3 접촉 구멍(185b)은 다소 비대칭하게 위치하며, 일례로써 도 1에 도시된 바와 같이 제1 접촉 구멍(185a)의 일면에 대해 인접하게 하측 방향으로 치우쳐 위치한다. 특히 하측 방향으로는 제1 접촉 구멍(185a)의 경계와 중첩할 수 있다. * Referring to FIG. 1 , the first contact hole 185a and the second contact hole 138 are spaced apart from each other by a predetermined distance with respect to the boundary of each hole on a plane. However, the third contact hole 185b is positioned somewhat asymmetrically, and as an example, as shown in FIG. 1 , it is located adjacent to one surface of the first contact hole 185a and is inclined in the downward direction. In particular, it may overlap the boundary of the first contact hole 185a in the downward direction.

도 3을 참조하여 보다 상세하게 설명하면, 제1 접촉 구멍(185a)은 제2 접촉 구멍(138) 보다 작고, 제3 접촉 구멍(185b)은 제2 접촉 구멍(138) 보다 작다. 3 , the first contact hole 185a is smaller than the second contact hole 138 , and the third contact hole 185b is smaller than the second contact hole 138 .

제3 접촉 구멍(185b)은 드레인 전극(175)의 일 단부를 노출시키도록 위치한다. 드레인 전극(175)의 일 단부를 노출시키기 위해서 제3 접촉 구멍(185b)은 일방향으로 치우쳐서 위치하며, 이때 제3 접촉 구멍(185b)의 일면은 제1 접촉 구멍(185a) 보다 바깥쪽에 위치하며 유기 절연막(80)과 중첩할 수 있다. The third contact hole 185b is positioned to expose one end of the drain electrode 175 . In order to expose one end of the drain electrode 175 , the third contact hole 185b is positioned to be biased in one direction, and at this time, one surface of the third contact hole 185b is located outside the first contact hole 185a and is It may overlap the insulating layer 80 .

또한, 제3 접촉 구멍(185b)은 적어도 일면에서 유기 절연막(80)과 중첩하며, 일례로써 유기 절연막(80)과 3면에서 중첩할 수 있다. 나머지 1면은 유기 절연막(80)과 이격되어 있으며, 해당 면의 이격된 공간을 통해 화소 전극(191)이 위치하고 드레인 전극(175)과 전기적으로 연결될 수 있다. 즉, 화소 전극(191)은 제3 접촉 구멍(185b)의 일면을 통해 드레인 전극(175)과 접촉한다. In addition, the third contact hole 185b may overlap the organic insulating layer 80 on at least one surface, and may overlap the organic insulating layer 80 on three surfaces, for example. The remaining one surface is spaced apart from the organic insulating layer 80 , and the pixel electrode 191 may be positioned through the spaced-apart space of the corresponding surface and may be electrically connected to the drain electrode 175 . That is, the pixel electrode 191 contacts the drain electrode 175 through one surface of the third contact hole 185b.

한편, 드레인 전극(175)은 도 1에 도시된 바와 같이 일 방향, 본 명세서에서는 상부 방향으로 연장될 수 있다. 상기 연장된 드레인 전극(175)은 유기 절연막(80)과 공통 전극(131)의 일부와 중첩하고, 일 방향의 반대 방향인 타 방향으로 제3 접촉 구멍(185b)이 위치하게 할 수 있다. Meanwhile, the drain electrode 175 may extend in one direction as shown in FIG. 1 , in the present specification, in an upper direction. The extended drain electrode 175 may overlap the organic insulating layer 80 and a portion of the common electrode 131 , and the third contact hole 185b may be positioned in the other direction opposite to one direction.

한편, 유기 절연막(80)과 중첩하지 않는 제3 접촉 구멍(185b)의 일면은 상기 일면과 마주하는 상기 제1 접촉 구멍(185a)까지 간격이 존재한다. 상기 간격을 나타내는 직선 거리를 A라 지칭하고, 제3 접촉 구멍(185b)의 나머지 면과 마주하는 제1 접촉 구멍 (185a) 사이의 직선 거리를 B라 지칭할 때, 하기 식 1을 만족할 수 있다. Meanwhile, a gap exists from one surface of the third contact hole 185b that does not overlap the organic insulating layer 80 to the first contact hole 185a facing the one surface. When the linear distance representing the interval is referred to as A, and the linear distance between the remaining surface of the third contact hole 185b and the first contact hole 185a facing the first contact hole 185a is referred to as B, the following Equation 1 may be satisfied. .

A > 1.2×B (식 1)A > 1.2×B (Equation 1)

여기서, A는 도 1에 도시된 바와 같이 드레인 전극(175)이 연장된 방향으로 제1 접촉 구멍과 제3 접촉 구멍 사이의 이격된 간격을 말하며, 해당 영역을 통해 화소 전극(191)이 드레인 전극과 연결된다. Here, A denotes a spaced distance between the first contact hole and the third contact hole in the direction in which the drain electrode 175 extends as shown in FIG. 1 , and the pixel electrode 191 is connected to the drain electrode through the corresponding area. is connected with

B는 하나의 변수로 나타내었으나 화소 전극(191)이 위치하지 않거나 유기 절연막(80)과 중첩하는 제3 접촉 구멍(185b)의 일면과 이와 마주하는 제1 접촉 구멍(185a) 사이의 간격을 나타낸다. B is shown as one variable, but represents a distance between one surface of the third contact hole 185b overlapping the organic insulating layer 80 and the pixel electrode 191 not positioned or the first contact hole 185a facing the same. .

이때, 일례로써 상기 직선 거리(A)는 약 1μm 내지 약 6μm일 수 있으며, 이에 제한되는 것은 아니다. 또한, 상기 제3 접촉 구멍(185b)을 통해 드레인 전극(175)과 연결되는 화소 전극(191) 및 상기 드레인 전극(175)이 중첩하는 간격은 약 1μm 내지 약 6μm일 수 있다. 상기 간격이 너무 작은 경우 저항이 증가하기 때문이며, 상기 수치 범위에 제한되는 것은 아니다. In this case, as an example, the linear distance A may be about 1 μm to about 6 μm, but is not limited thereto. Also, an overlapping interval between the pixel electrode 191 connected to the drain electrode 175 through the third contact hole 185b and the drain electrode 175 may be about 1 μm to about 6 μm. This is because resistance increases when the interval is too small, and the range is not limited thereto.

정리하면, 화소 전극(191)이 연결되는 제3 접촉 구멍(185b)의 일면으로부터 이와 마주하는 제1 접촉 구멍(185a)까지의 간격은 나머지 3면으로부터 그와 마주하는 제1 접촉 구멍(185a)까지의 간격의 1.2배보다 클 수 있다. 이러한 비대칭적인 위치 관계를 통해 제3 접촉 구멍(185b)은 어느 일 측에 가깝게 위치한다. In summary, the distance from one surface of the third contact hole 185b to which the pixel electrode 191 is connected to the first contact hole 185a facing the same is from the other three surfaces to the first contact hole 185a facing it. It can be greater than 1.2 times the interval of up to Through this asymmetrical positional relationship, the third contact hole 185b is located close to either side.

제2 보호막(180y) 위에 화소 전극(191)이 위치한다. 화소 전극(191)은 ITO 또는 IZO 등의 투명한 도전 물질로 만들어질 수 있다.A pixel electrode 191 is positioned on the second passivation layer 180y. The pixel electrode 191 may be made of a transparent conductive material such as ITO or IZO.

화소 전극(191)은 서로 대체로 평행하게 뻗으며 서로 이격되어 있는 복수의 가지 전극(193)과 가지 전극(193)의 위 및 아래의 끝 부분을 연결하는 하부 및 상부의 가로부(192)를 포함한다. 화소 전극(191)의 가지 전극(193)은 데이터선(171)을 따라 꺾여 있을 수 있다. 그러나, 본 발명의 다른 한 실시예에 따른 박막 트랜지스터 표시판의 경우, 데이터선(171)과 화소 전극(191)의 가지 전극(193)은 일직선으로 뻗어 있을 수 있다.The pixel electrode 191 includes a plurality of branch electrodes 193 extending substantially parallel to each other and spaced apart from each other, and lower and upper horizontal portions 192 connecting upper and lower ends of the branch electrodes 193 . do. The branch electrode 193 of the pixel electrode 191 may be bent along the data line 171 . However, in the case of the thin film transistor array panel according to another exemplary embodiment of the present invention, the data line 171 and the branch electrode 193 of the pixel electrode 191 may extend in a straight line.

본 명세서는 화소 전극(191)이 가지형이고 공통 전극(131)이 면형인 예를 도시하였으나, 이와 반대로 화소 전극(191)이 면형이고 공통 전극(131)이 가지형일 수 있다. In the present specification, an example in which the pixel electrode 191 is branched and the common electrode 131 is planar is illustrated. On the contrary, the pixel electrode 191 may be planar and the common electrode 131 may be branched.

제1 보호막(180x)과 제2 보호막(180y), 그리고 게이트 절연막(140)에는 게이트 패드부(129)의 일부분을 드러내는 제4 접촉 구멍(181)이 형성되어 있다. 제4 접촉 구멍(181)은 적어도 하나 이상일 수 있고, 그 평면 형태는 사각형 등 다각형일 수 있고, 원형이거나 타원형일 수도 있다. 제4 접촉 구멍(181)에는 제1 연결 부재(81)가 형성되어 있다. 제1 연결 부재(81)는 화소 전극(191)과 동일한 층으로 함께 형성된다. A fourth contact hole 181 exposing a portion of the gate pad part 129 is formed in the first passivation layer 180x, the second passivation layer 180y, and the gate insulating layer 140 . There may be at least one fourth contact hole 181 , and the planar shape thereof may be a polygonal shape such as a quadrangle, a circular shape, or an elliptical shape. A first connecting member 81 is formed in the fourth contact hole 181 . The first connection member 81 is formed together with the same layer as the pixel electrode 191 .

제1 보호막(180x)과 제2 보호막(180y)에는 데이터 패드부(179)의 일부분을 드러내는 제5 접촉 구멍(182)이 형성되어 있다. 제5 접촉 구멍(182)은 적어도 하나 이상일 수 있고, 그 평면 형태는 사각형 등 다각형일 수 있고, 원형이거나 타원형일 수도 있다. 제5 접촉 구멍(182)에는 제2 연결 부재(82)가 형성되어 있다. 제2 연결 부재(82)는 화소 전극(191)과 동일한 층으로 함께 형성된다.A fifth contact hole 182 exposing a portion of the data pad unit 179 is formed in the first passivation layer 180x and the second passivation layer 180y. The fifth contact hole 182 may be at least one, and the planar shape may be a polygon, such as a square, or a circular or oval shape. A second connecting member 82 is formed in the fifth contact hole 182 . The second connection member 82 is formed together with the same layer as the pixel electrode 191 .

이상과 같은 박막 트랜지스터 표시판은 일측으로 치우쳐 형성된 제3 접촉 구멍을 포함하며, 특히, 화소 전극(191)의 길이 방향과 반대측에 위치하여 이를 가리기 위한 차광 부재(220)의 폭을 감소시킬 수 있다. 차광 부재(220)의 폭이 감소됨에 따라 개구율 및 투과율이 향상되고 이를 통해 소비 전력을 감소시킨다. 또한, 일면에서는 반드시 접촉하는 화소 전극의 제공을 통해 공정에 따른 불량을 감소시킬 수 있다. The thin film transistor array panel as described above includes the third contact hole formed to be biased to one side, and in particular, is located on the opposite side to the longitudinal direction of the pixel electrode 191 to reduce the width of the light blocking member 220 to cover the third contact hole. As the width of the light blocking member 220 is reduced, the aperture ratio and transmittance are improved, thereby reducing power consumption. In addition, by providing the pixel electrode which is always in contact with one surface, defects caused by the process can be reduced.

또한, 본 명세서는 유기 절연막(80)을 포함하는 실시예에 대해 기술하였으나, 이에 제한되지 않고 유기 절연막(80)을 포함하지 않는 실시예도 가능함은 물론이다. In addition, although the present specification has been described with respect to an embodiment including the organic insulating film 80 , the present specification is not limited thereto and an embodiment in which the organic insulating film 80 is not included is possible.

이하에서, 도 1 내지 도 6을 참조하여 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 설명한다.Hereinafter, a method of manufacturing a thin film transistor array panel according to an exemplary embodiment of the present invention will be described with reference to FIGS. 1 to 6 .

먼저, 절연 기판(110) 위에 게이트 전극(124)과 게이트 패드부(129)를 포함하는 게이트선(121)을 형성한다. 이때, 주변 영역에 배치되어 있는 공통 전압선을 함께 형성할 수 있다. 그 후, 게이트선(121) 및 공통 전압선 위에 게이트 절연막(140)을 적층하고, 반도체(151)를 적층하고, 저항성 접촉 부재를 이루는 층을 형성한다. 소스 전극(173) 및 데이터 패드부(179)를 포함하는 데이터선(171) 및 드레인 전극(175)을 포함하는 데이터 도전체를 형성한다. 그 후, 데이터 도전체를 마스크로 하여, 저항성 접촉 부재를 이루는 층을 식각하여, 저항성 접촉 부재(161, 163, 165, 169)를 완성하고, 반도체(151)의 돌출부(154)의 일부를 노출한다. 게이트 절연막(140)은 질화규소(SiNx) 또는 산화규소(SiOx) 따위의 무기 절연물 등으로 만들어질 수 있다.First, a gate line 121 including a gate electrode 124 and a gate pad part 129 is formed on the insulating substrate 110 . In this case, the common voltage line disposed in the peripheral region may be formed together. Thereafter, the gate insulating layer 140 is stacked on the gate line 121 and the common voltage line, the semiconductor 151 is stacked, and a layer constituting an ohmic contact member is formed. A data line 171 including a source electrode 173 and a data pad part 179 and a data conductor including a drain electrode 175 are formed. Thereafter, using the data conductor as a mask, the layers constituting the ohmic contact member are etched to complete the ohmic contact members 161 , 163 , 165 , and 169 , and a portion of the protrusion 154 of the semiconductor 151 is exposed. do. The gate insulating layer 140 may be made of an inorganic insulating material such as silicon nitride (SiNx) or silicon oxide (SiOx).

다음으로 데이터 도전체(171, 175) 위에 제1 보호막(180x)을 적층한다. 제1 보호막(180x)은 질화규소(SiNx) 또는 산화규소(SiOx) 따위의 무기 절연물 등으로 만들어질 수 있다. Next, a first passivation layer 180x is stacked on the data conductors 171 and 175 . The first passivation layer 180x may be made of an inorganic insulating material such as silicon nitride (SiNx) or silicon oxide (SiOx).

다음으로 제1 보호막(180x)의 위에, 제1 접촉 구멍(185a)을 포함하는 유기 절연막(80)을 형성한다. 유기 절연막(80)은 감광성 물질 및 비감광성 물질을 포함하고, 유기 절연막(80)의 표면은 대체로 평탄할 수 있다. 유기 절연막(80)은 게이트 패드부(129) 및 데이터 패드부(179)에 대응하는 영역에도 위치한다. Next, the organic insulating layer 80 including the first contact hole 185a is formed on the first passivation layer 180x. The organic insulating layer 80 includes a photosensitive material and a non-photosensitive material, and the surface of the organic insulating layer 80 may be substantially flat. The organic insulating layer 80 is also located in a region corresponding to the gate pad part 129 and the data pad part 179 .

본 발명의 다른 실시예에 따르면 유기 절연막 아래에 색 필터가 위치할 수 있고, 이 경우 유기 절연막 위에 덮개막(capping layer)을 더 형성할 수 있다.According to another embodiment of the present invention, a color filter may be positioned under the organic insulating layer, and in this case, a capping layer may be further formed on the organic insulating layer.

다음으로 유기 절연막(80) 위에 도전층을 적층하여 제2 접촉 구멍(138)을 포함하는 공통 전극(131)을 형성한다. 발명의 일례로써 공통 전극(131)은 면형일 수 있다. Next, a common electrode 131 including the second contact hole 138 is formed by stacking a conductive layer on the organic insulating layer 80 . As an example of the invention, the common electrode 131 may have a planar shape.

다음으로 공통 전극(131) 상에 제3 접촉 구멍(185b)을 포함하는 제2 보호막(180y)을 형성한다. Next, a second passivation layer 180y including a third contact hole 185b is formed on the common electrode 131 .

복수의 접촉 구멍에 대해 보다 구체적으로 설명하면, 제1 접촉 구멍(185a)은 제2 접촉 구멍(138) 보다 작고, 제3 접촉 구멍(185b)은 제2 접촉 구멍(138) 보다 작게 형성된다. 특히, 제3 접촉 구멍(185b)은 드레인 전극(175)의 일 단부를 노출시키도록 형성되며, 이에 따라 제3 접촉 구멍(185b)은 제1 접촉 구멍(185a)의 일면에 대해 인접하게 즉, 일측으로 치우쳐 형성된다. In more detail with respect to the plurality of contact holes, the first contact hole 185a is smaller than the second contact hole 138 , and the third contact hole 185b is formed smaller than the second contact hole 138 . In particular, the third contact hole 185b is formed to expose one end of the drain electrode 175, so that the third contact hole 185b is adjacent to one surface of the first contact hole 185a, that is, It is formed on one side.

즉, 드레인 전극(175)의 일 단부를 노출시키기 위해서 제3 접촉 구멍(185b)은 일방향으로 치우쳐서 형성되며, 이때 제3 접촉 구멍(185b)의 일면은 제1 접촉 구멍(185a) 보다 바깥쪽에 위치한다. 바깥쪽에 위치하는 상기 일면은 유기 절연막(80)과 중첩할 수 있다. That is, in order to expose one end of the drain electrode 175 , the third contact hole 185b is formed to be biased in one direction, and in this case, one surface of the third contact hole 185b is located outside the first contact hole 185a. do. The one surface positioned outside may overlap the organic insulating layer 80 .

또한, 제3 접촉 구멍(185b)은 일면에서 유기 절연막(80)과 중첩하며, 다른 예로써 유기 절연막(80)과 최대 3면에서 중첩하도록 형성될 수 있다. 적어도 나머지 1면은 유기 절연막(80)과 이격되어 있으며, 해당 면을 통해 화소 전극(191)이 드레인 전극(175)과 연결될 수 있다. Also, the third contact hole 185b may be formed to overlap the organic insulating layer 80 on one surface, and as another example, overlap the organic insulating layer 80 on up to three surfaces. At least one other surface is spaced apart from the organic insulating layer 80 , and the pixel electrode 191 may be connected to the drain electrode 175 through the surface.

드레인 전극(175)은 도 1에 도시된 바와 같이 일 방향, 본 명세서에서는 상부 방향으로 연장되어 형성될 수 있다. 이와 같이 연장된 드레인 전극(175)은 유기 절연막(80)과 공통 전극(131)의 일부와 중첩하고, 일 방향의 반대 방향인 타 방향으로 제3 접촉 구멍(185b)이 형성되게 한다. As shown in FIG. 1 , the drain electrode 175 may be formed to extend in one direction, in the present specification, in an upper direction. The drain electrode 175 extended as described above overlaps the organic insulating layer 80 and a portion of the common electrode 131 , and the third contact hole 185b is formed in the other direction opposite to one direction.

한편, 유기 절연막(80)과 중첩하지 않는 제3 접촉 구멍(185b)의 일면은 상기 일면과 마주하는 상기 제1 접촉 구멍까지 간격이 존재한다. 상기 간격을 나타내는 직선 거리를 A라 지칭하고, 유기 절연막(80)과 중첩하지 않는 제3 접촉 구멍(185b)의 나머지 면과 마주하는 제1 접촉 구멍 (185a) 사이의 직선 거리를 B라 지칭할 때, 하기 식 1을 만족하도록 형성될 수 있다. Meanwhile, a gap exists from one surface of the third contact hole 185b that does not overlap the organic insulating layer 80 to the first contact hole facing the one surface. A linear distance indicating the interval will be referred to as A, and a linear distance between the first contact hole 185a facing the remaining surface of the third contact hole 185b that does not overlap the organic insulating layer 80 will be referred to as B. When, it may be formed to satisfy Equation 1 below.

A > 1.2×B (식 1)A > 1.2×B (Equation 1)

여기서, A는 도 1에 도시된 바와 같이 드레인 전극(175)이 연장된 방향으로 이격된 간격을 말하며, 해당 영역을 통해 드레인 전극(175)과 화소 전극(191)이 연결된다. Here, A denotes an interval spaced apart from each other in the extending direction of the drain electrode 175 as shown in FIG. 1 , and the drain electrode 175 and the pixel electrode 191 are connected through the corresponding region.

B는 하나의 변수로 나타내었으나 화소 전극(191)이 위치하지 않거나 유기 절연막(80)과 중첩하는 제3 접촉 구멍(185b)의 나머지 면들과 이와 마주하는 제1 접촉 구멍(185a)의 면 사이의 간격을 나타낸다. B is indicated as one variable, but between the remaining surfaces of the third contact hole 185b overlapping the organic insulating layer 80 and the remaining surfaces of the first contact hole 185a facing the pixel electrode 191 . indicates the interval.

이때 상기 직선 거리(A)는 약 1μm 내지 약 6μm일 수 있으며, 이에 제한되는 것은 아니다. 또한, 상기 제3 접촉 구멍(185b)을 통해 드레인 전극(175)과 연결되는 화소 전극(191) 및 상기 드레인 전극(175)의 중첩하는 간격은 약 1μm 내지 약 6μm일 수 있다. 상기 간격이 너무 작은 경우 저항이 증가하기 때문이며, 이러한 수치 범위에 제한되는 것은 아니다. In this case, the linear distance A may be about 1 μm to about 6 μm, but is not limited thereto. Also, an overlapping interval between the pixel electrode 191 connected to the drain electrode 175 through the third contact hole 185b and the drain electrode 175 may be about 1 μm to about 6 μm. This is because resistance increases when the gap is too small, and the range is not limited to this.

마지막으로, 도 1 내지 도 6에 도시한 바와 같이, 제2 보호막(180y) 위에 화소 전극(191), 제1 연결 부재(81), 제2 연결 부재(82), 그리고 제3 연결 부재(86)를 형성한다.Finally, as shown in FIGS. 1 to 6 , the pixel electrode 191 , the first connecting member 81 , the second connecting member 82 , and the third connecting member 86 are formed on the second passivation layer 180y. ) to form

제1 연결 부재(81)는 제4 접촉 구멍(181)에 의해 드러나 있는 게이트 패드부(129)를 덮고, 제2 연결 부재(82)는 제5 접촉 구멍(182)에 의해 드러나 있는 데이터 패드부(179)를 덮는다.The first connection member 81 covers the gate pad part 129 exposed by the fourth contact hole 181 , and the second connection member 82 covers the data pad part exposed by the fifth contact hole 182 . (179) is covered.

화소 전극(191)은 제3 접촉 구멍(185b)에 의해 드러나 있는 드레인 전극(175)을 덮어, 드레인 전극(175)과 물리적 전기적으로 연결된다.The pixel electrode 191 covers the drain electrode 175 exposed by the third contact hole 185b and is physically and electrically connected to the drain electrode 175 .

이상과 같은 박막 트랜지스터 표시판의 제조 방법에 따르면 일측으로 치우쳐 형성된 제3 접촉 구멍을 포함하며, 특히, 화소 전극(191)의 길이 방향과 반대측에 위치하여 이를 가리기 위한 차광 부재(220)의 폭을 감소시킬 수 있다. 차광 부재(220)의 폭이 감소됨에 따라 개구율 및 투과율이 향상되고, 이를 통해 소비 전력이 감소한다. 또한, 반드시 일면에서는 접촉하는 화소 전극의 제공을 통해 공정에 따른 불량을 감소시킬 수 있다.According to the manufacturing method of the thin film transistor array panel as described above, the third contact hole formed to be biased to one side is included, and in particular, the width of the light blocking member 220 is positioned on the opposite side to the longitudinal direction of the pixel electrode 191 to cover the third contact hole. can do it As the width of the light blocking member 220 is reduced, the aperture ratio and transmittance are improved, thereby reducing power consumption. Also, it is possible to reduce defects due to the process by providing the pixel electrodes that are necessarily in contact with one surface.

이하에서, 도 7 내지 도 10을 참조하여 본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판의 접촉 구멍 위치 관계에 대해 살펴본다. 앞서 서술한 동일한 구성요소에 대해서는 설명을 생략하며, 접촉 구멍 간의 위치 위주로 설명한다. 각 도면에서 (a)는 평면도이고, (b)는 b-b에 따라 자른 단면도이다. Hereinafter, a contact hole positional relationship of a thin film transistor array panel according to another exemplary embodiment of the present invention will be described with reference to FIGS. 7 to 10 . Descriptions of the same components described above will be omitted, and the description will be focused on positions between the contact holes. In each drawing, (a) is a plan view, and (b) is a cross-sectional view taken along b-b.

우선 도 7(a)을 참조하면, 소스 전극(173)은 데이터선(171)의 일부이고, 데이터선(171)과 동일선 상에 배치된다. 드레인 전극(175)은 소스 전극(173)과 나란하게 뻗도록 형성되어 있다. 따라서, 드레인 전극(175)은 데이터선(171)의 일부와 나란하다. First, referring to FIG. 7A , the source electrode 173 is a part of the data line 171 and is disposed on the same line as the data line 171 . The drain electrode 175 is formed to extend in parallel with the source electrode 173 . Accordingly, the drain electrode 175 is parallel to a portion of the data line 171 .

*다만, 드레인 전극(175)은 데이터선(171)에 수직한 방향으로 연장되어 있을 수 있으며, 이는 연장된 일측에서 화소 전극(191)과 접촉하기 위함이다. * However, the drain electrode 175 may extend in a direction perpendicular to the data line 171 , in order to contact the pixel electrode 191 at one extended side.

게이트 전극(124), 소스 전극(173) 및 드레인 전극(175)은 반도체(154)와 함께 하나의 박막 트랜지스터(thin film transistor, TFT)를 이루며, 박막 트랜지스터의 채널(channel)은 소스 전극(173)과 드레인 전극(175) 사이의 반도체(154)에 형성된다.The gate electrode 124 , the source electrode 173 , and the drain electrode 175 form one thin film transistor (TFT) together with the semiconductor 154 , and the channel of the thin film transistor is the source electrode 173 . ) and the drain electrode 175 is formed in the semiconductor 154 .

본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판은 데이터선(171)과 동일선 상에 위치하는 소스 전극(173)과 데이터선(171)과 나란하게 뻗어 있는 드레인 전극(175)을 포함함으로써, 데이터 도전체가 차지하는 면적을 넓히지 않고도 박막 트랜지스터의 폭을 넓힐 수 있게 되고, 이에 따라 액정 표시 장치의 개구율이 증가할 수 있다.The thin film transistor array panel according to another embodiment of the present invention includes a source electrode 173 positioned on the same line as the data line 171 and a drain electrode 175 extending in parallel with the data line 171 to conduct data. The width of the thin film transistor may be increased without increasing the area occupied by the sieve, and thus the aperture ratio of the liquid crystal display may increase.

이때, 유기 절연막(80)의 제1 접촉 구멍(185a) 및 공통 전극(131)의 제2 접촉 구멍(138)은 도 7(a)에 도시된 바와 같이 평면 상으로 상하좌우 모두에 대해 소정의 값 의 간격을 가지도록 형성된다. In this case, the first contact hole 185a of the organic insulating layer 80 and the second contact hole 138 of the common electrode 131 are predetermined for both top, bottom, left, and right on a plane as shown in FIG. 7A . It is formed to have an interval of values.

*그러나 제3 접촉 구멍(185b)은 제1 접촉 구멍(185a) 및 제2 접촉 구멍(138)과 상하좌우 모두에 대해 소정의 값 이상의 간격을 가지는 것이 아니며, 도 7(a)에 도시된 바와 같이 다소 일측에 치우진 비대칭으로 형성된다. 특히, 일면에서는 제1 접촉 구멍(185a) 보다 안쪽으로 형성되어 유기 절연막(80)과 제3 접촉 구멍(185b)가 중첩할 수 있다. * However, the third contact hole 185b does not have an interval greater than a predetermined value with respect to the first contact hole 185a and the second contact hole 138 for both up, down, left and right, and as shown in FIG. It is formed asymmetrically, somewhat biased to one side. In particular, on one surface, the organic insulating layer 80 and the third contact hole 185b may overlap each other by being formed inside the first contact hole 185a.

도 7(b)에 도시된 바와 같이 유기 절연막(80)과 중첩하는 제3 접촉 구멍의 일면에서는 화소 전극(191)이 위치하지 않으며 드레인 전극(175)과 중첩하면서 유기 절연막(80)과 중첩하지 않는 타면을 통해 화소 전극(191)이 드레인 전극(175)과 전기적으로 연결된다. 상기 일면에서는 절연막의 언더컷(undercut) 등에 의해 화소 전극(191)의 연결이 끊어지기 때문이다. 이때, 화소 전극(191)이 드레인 전극(175)과 전기적으로 연결되는 영역의 길이를 B(저항 마진으로 지칭)로 나타냈으며, 화소 전극(191)과 제2 절연층(180y)이 중첩하는 길이를 A(컨택 마진으로 지칭)으로 나타냈다. As shown in FIG. 7B , the pixel electrode 191 is not located on one surface of the third contact hole overlapping the organic insulating layer 80 , and overlapping the drain electrode 175 while not overlapping the organic insulating layer 80 . The pixel electrode 191 is electrically connected to the drain electrode 175 through the other surface. This is because, on the first surface, the connection of the pixel electrode 191 is disconnected due to an undercut of the insulating layer or the like. In this case, a length of a region in which the pixel electrode 191 is electrically connected to the drain electrode 175 is denoted by B (referred to as a resistance margin), and a length at which the pixel electrode 191 and the second insulating layer 180y overlap. is denoted by A (referred to as the contact margin).

도 8(a) 내지 (b)를 참조하면, 도 1과 같이 드레인 전극(175)이 연장된 구성 형태이며, 다른 구성 요소의 위치 및 크기 또한 동일하다. 그러나 도 1과 비교하여, 도 8의 실시예는 제3 접촉 구멍(185b)의 크기가 커진 경우이다. 저해상도 노광기를 사용하는 경우, 제3 접촉 구멍(185b)의 크기가 도 8과 같이 커지며, 도 7과는 달리 유기 절연막(80)과 3면에서 중첩할 수 있다. 또한, 공통 전극(131)의 제2 접촉 구멍(138) 보다 안쪽으로 형성될 수 있으며, 이러한 경우 제3 접촉 구멍(185b)은 공통 전극(131)과 일면에서 중첩할 수 있다. Referring to FIGS. 8A to 8B , as shown in FIG. 1 , the drain electrode 175 has an extended configuration, and positions and sizes of other components are also the same. However, compared with FIG. 1 , in the embodiment of FIG. 8 , the size of the third contact hole 185b is increased. When a low-resolution exposure machine is used, the size of the third contact hole 185b increases as shown in FIG. 8 , and unlike FIG. 7 , it may overlap the organic insulating layer 80 on three surfaces. In addition, the second contact hole 138 of the common electrode 131 may be formed inward. In this case, the third contact hole 185b may overlap the common electrode 131 on one surface.

즉, 도 8(a) 내지 (b)와 같이 저해상도 노광기를 사용하는 경우, 제3 접촉 구멍(185b)은 유기 절연막(80)과 3면에서 중첩하고, 중첩하지 않는 일면을 통해 화소 전극(191)과 드레인 전극(175)이 연결된다. 또한, 제3 접촉 구멍(185b)은 공통 전극(131)과 일면에서 중첩할 수 있으며, 나머지 3면에서는 중첩하지 않을 수 있다. 이때, 화소 전극(191)이 드레인 전극(175)과 전기적으로 연결되는 영역의 길이를 B(저항 마진으로 지칭)로 나타냈으며, 화소 전극(191)과 제2 절연층(180y)이 중첩하는 길이를 A(컨택 마진으로 지칭)으로 나타냈다.That is, when a low-resolution exposure machine is used as shown in FIGS. 8A to 8B , the third contact hole 185b overlaps the organic insulating layer 80 on three surfaces, and the pixel electrode 191 passes through one non-overlapping surface. ) and the drain electrode 175 are connected. Also, the third contact hole 185b may overlap the common electrode 131 on one surface and may not overlap on the other three surfaces. In this case, a length of a region in which the pixel electrode 191 is electrically connected to the drain electrode 175 is denoted by B (referred to as a resistance margin), and a length at which the pixel electrode 191 and the second insulating layer 180y overlap. is denoted as A (referred to as the contact margin).

따라서, 공정 불량 또는 저해상도 노광기에 의해서도 화소 전극(191)은 적어도 일면에서 드레인 전극(175)과 연결되어 동작할 수 있다. Accordingly, the pixel electrode 191 may operate by being connected to the drain electrode 175 on at least one surface even by a process defect or a low-resolution exposure machine.

다음, 도 9(a) 내지 도 9(b)를 살펴보면, 제3 접촉 구멍(185b)은 대각선 방향으로 치우쳐서 위치할 수 있다. 도 1의 실시예와 비교하여, 도 1의 실시예는 수직한 일 방향으로만 치우치게 위치하나, 도 9의 실시예는 대각선으로 비스듬한 방향으로 치우쳐 위치한다. 이와 같은 경우, 제3 접촉 구멍(185b)은 좌측 및 하측면에서 유기 절연막(80)과 중첩하며, 우측 및 상측면에서는 화소 전극(191)이 위치하면서 드레인 전극(175)과 연결될 수 있다. 이때, 화소 전극(191)이 드레인 전극(175)과 전기적으로 연결되는 영역의 길이를 B(저항 마진으로 지칭)로 나타냈으며, 화소 전극(191)과 제2 절연층(180y)이 중첩하는 길이를 A(컨택 마진으로 지칭)으로 나타냈다.Next, referring to FIGS. 9A to 9B , the third contact hole 185b may be positioned to be biased in a diagonal direction. Compared with the embodiment of FIG. 1 , the embodiment of FIG. 1 is biased in only one vertical direction, but the embodiment of FIG. 9 is positioned biased in a diagonally oblique direction. In this case, the third contact hole 185b may overlap the organic insulating layer 80 on the left and bottom surfaces, and the pixel electrode 191 may be positioned on the right and upper surfaces of the third contact hole 185b to be connected to the drain electrode 175 . In this case, a length of a region in which the pixel electrode 191 is electrically connected to the drain electrode 175 is denoted by B (referred to as a resistance margin), and a length at which the pixel electrode 191 and the second insulating layer 180y overlap. is denoted by A (referred to as the contact margin).

따라서, 도 9(a)와 같이 제3 접촉 구멍(185b)이 대각선으로 치우친 경우에도 화소 전극(191)은 드레인 전극(175)과 소정의 값 이상의 저항 마진을 가지도록 연결되어 구동 가능하다. Accordingly, even when the third contact hole 185b is diagonally biased as shown in FIG. 9A , the pixel electrode 191 is connected to the drain electrode 175 to have a resistance margin greater than or equal to a predetermined value and can be driven.

다음, 도 10(a) 내지 도 10(b)를 참조하면, 도 10의 실시예는 드레인 전극(175)의 폭이 제1 접촉 구멍(185a)의 폭보다 넓으면서 저해상도 노광기를 사용하는 경우이다. Next, referring to FIGS. 10A to 10B , in the embodiment of FIG. 10 , the width of the drain electrode 175 is wider than the width of the first contact hole 185a and a low-resolution exposure machine is used. .

제3 접촉 구멍(185b)의 일면은 공통 전극(131)과 중첩하고 나머지 3면은 중첩하지 않는다. 또한, 제3 접촉 구멍(185b)의 3면은 유기 절연막(80)과 중첩하고 나머지 일면은 중첩하지 않는다. 또한, 제3 접촉 구멍(185b)은 드레인 전극(175)의 일단을 노출시킨다. One surface of the third contact hole 185b overlaps the common electrode 131 and the other three surfaces do not overlap. In addition, three surfaces of the third contact hole 185b overlap the organic insulating layer 80 and the other surface does not overlap. Also, the third contact hole 185b exposes one end of the drain electrode 175 .

제3 접촉 구멍(185b)에 의해 노출된 드레인 전극(175)은 제3 접촉 구멍(185b)이 유기 절연막(80)과 중첩하지 않는 나머지 일면을 통해 화소 전극(191)과 연결된다. 이때, 화소 전극(191)이 드레인 전극(175)과 전기적으로 연결되는 영역의 길이를 B(저항 마진으로 지칭)로 나타냈으며, 화소 전극(191)과 제2 절연층(180y)이 중첩하는 길이를 A(컨택 마진으로 지칭)으로 나타냈다.The drain electrode 175 exposed by the third contact hole 185b is connected to the pixel electrode 191 through the other surface where the third contact hole 185b does not overlap the organic insulating layer 80 . In this case, a length of a region in which the pixel electrode 191 is electrically connected to the drain electrode 175 is denoted by B (referred to as a resistance margin), and a length at which the pixel electrode 191 and the second insulating layer 180y overlap. is denoted by A (referred to as the contact margin).

즉, 도 10과 같은 경우에도 드레인 전극과 유기 절연막은 일면을 통해 연결된다. That is, even in the case of FIG. 10 , the drain electrode and the organic insulating layer are connected through one surface.

다음으로 도 11 및 도 12를 참조하여 본 발명의 일 실시예에 따른 박막 트랜지스터의 개구율과 비교예의 개구율을 살펴본다. 도 11은 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판의 이미지이고, 도 12는 비교예인 박막 트랜지스터 표시판의 이미지이다.Next, an aperture ratio of a thin film transistor according to an embodiment of the present invention and an aperture ratio of a comparative example will be described with reference to FIGS. 11 and 12 . 11 is an image of a thin film transistor array panel according to an embodiment of the present invention, and FIG. 12 is an image of a thin film transistor array panel as a comparative example.

도 11을 살펴보면, 게이트선에 나란하게 형성되는 차광 부재의 폭이 다소 좁으며, 이에 따라 화소 전극을 통해 나오는 표시 영역이 큰 것을 알 수 있다. 반면, 도 12의 비교예는 게이트선에 나란한 차광 부재의 폭이 상당히 넓어 화소 영역에 의한 개구율이 도 11에 비해 낮음을 알 수 있다. Referring to FIG. 11 , it can be seen that the width of the light blocking member formed parallel to the gate line is rather narrow, and thus the display area coming out through the pixel electrode is large. On the other hand, in the comparative example of FIG. 12 , it can be seen that the width of the light blocking member parallel to the gate line is considerably wide, and thus the aperture ratio due to the pixel area is lower than that of FIG. 11 .

이를 표 1을 통해 보다 구체적으로 살펴본다. This will be looked at in more detail through Table 1.

본 발명의 실시예embodiment of the present invention 비교예comparative example 차광 부재의 폭 (μm)Width of light blocking member (μm) 2222 29.629.6 개구율 (%)Aperture (%) 58.2558.25 45.545.5 투과율 (%)Transmittance (%) 4.24.2 3.43.4

표 1을 살펴보면 비교예에 비해 본 발명의 실시예에 따른 차광 부재의 폭이 약 7.6 μm 정도 감소하였다. 이는 약 26% 정도의 감소량으로 상당한 정도의 폭이 감소함을 알 수 있다. 또한, 개구율은 45.5%에서 58.25%로 약 13% 정도 증가하였고, 투과율은 3.4%에서 4.2%로 증가하였다. Referring to Table 1, the width of the light blocking member according to the embodiment of the present invention was reduced by about 7.6 μm compared to the comparative example. This is a decrease of about 26%, and it can be seen that the width is significantly reduced. In addition, the aperture ratio increased by about 13% from 45.5% to 58.25%, and the transmittance increased from 3.4% to 4.2%.

따라서, 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판은 개구율 및 투과율이 향상되며, 이에 따른 소비 전력 역시 감소함을 알 수 있다.Accordingly, it can be seen that, in the thin film transistor array panel according to the exemplary embodiment of the present invention, the aperture ratio and transmittance are improved, and thus power consumption is also reduced.

다음, 도 13 내지 도 15를 참조하여 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판 및 비교예에 대한 실험 그래프를 살펴본다. 도 13은 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판 및 비교예에 대한 전류 확인 그래프이고, 도 14는 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판 및 비교예에 대한 전압 대비 전류 그래프이고, 도 15는 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판 및 비교예에 대한 시간 대비 전류 그래프이다. Next, an experimental graph of a thin film transistor array panel and a comparative example according to an embodiment of the present invention will be described with reference to FIGS. 13 to 15 . 13 is a current check graph for a thin film transistor array panel and a comparative example according to an embodiment of the present invention, and FIG. 14 is a voltage vs. current graph for a thin film transistor array panel and a comparative example according to an embodiment of the present invention, FIG. 15 is a graph of current versus time for a thin film transistor array panel and a comparative example according to an embodiment of the present invention.

우선, 도 13을 살펴보면, 화소 전극이 제3 접촉 구멍과 접하는 면수에 따른 전류의 흐름을 나타낸 그래프이다. 접하는 면수뿐만 아니라 접하는 면적에 따라서도 별도로 나타냈다. 1, 1', 1''의 경우는 화소 전극이 제3 접촉 구멍의 일면과 접하며, 이때 접하는 면적이 5

Figure 112020141883405-pat00001
5, 6
Figure 112020141883405-pat00002
6, 7
Figure 112020141883405-pat00003
7인 경우이다. 2, 2', 2''의 경우는 화소 전극이 제3 접촉 구멍의 3면과 접하며, 이때 접하는 면적이 5
Figure 112020141883405-pat00004
5, 6
Figure 112020141883405-pat00005
6, 7
Figure 112020141883405-pat00006
7인 경우이다. 3, 3', 3''의 경우는 화소 전극이 제3 접촉 구멍의 4면과 접하며, 이때 접하는 면적이 5
Figure 112020141883405-pat00007
5, 6
Figure 112020141883405-pat00008
6, 7
Figure 112020141883405-pat00009
7인 경우이다.First, referring to FIG. 13 , it is a graph showing the flow of current according to the number of surfaces of the pixel electrode in contact with the third contact hole. Not only the number of tangent faces but also the tangent area were separately indicated. In the case of 1, 1', and 1'', the pixel electrode contacts one surface of the third contact hole, and the contact area is 5
Figure 112020141883405-pat00001
5, 6
Figure 112020141883405-pat00002
6, 7
Figure 112020141883405-pat00003
7 is the case. In the case of 2, 2', and 2'', the pixel electrode contacts three surfaces of the third contact hole, and the contact area is 5
Figure 112020141883405-pat00004
5, 6
Figure 112020141883405-pat00005
6, 7
Figure 112020141883405-pat00006
7 is the case. In the case of 3, 3', and 3'', the pixel electrode contacts four surfaces of the third contact hole, and the contact area is 5
Figure 112020141883405-pat00007
5, 6
Figure 112020141883405-pat00008
6, 7
Figure 112020141883405-pat00009
7 is the case.

둘 중 하측 그래프는 게이트에 인가되는 전압이 -6V일 때의 Ioff를 나타내며, 상측 그래프는 게이트에 인가되는 전압이 20V일 때의 Ion을 나타낸다. 이를 살펴보면, 접하는 면수 또는 면적이 상이함에도 불구하고 Ioff 및 Ion이 거의 일정함을 알 수 있다. 따라서, 본 발명의 실시예와 같이 접촉 구멍과 화소 전극이 접하는 면을 변경시키더라도 표시 장치의 성능에는 별다른 영향을 미치지 않음을 알 수 있다. The lower graph of the two shows Ioff when the voltage applied to the gate is -6V, and the upper graph shows Ion when the voltage applied to the gate is 20V. Looking at this, it can be seen that Ioff and Ion are almost constant despite the different number of surfaces or areas in contact. Therefore, it can be seen that even if the contact hole and the contact surface of the pixel electrode are changed as in the embodiment of the present invention, the performance of the display device is not significantly affected.

또한, 도 14는 전압을 증가시킴에 따라 접촉 구멍에서 불량이 발생하는지 여부를 전압 인가를 통해 살펴본다. 복수의 선 중 가장 하측에 위치하는 그래프가 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판이다. 이때, 기울기가 가장 큰 두 case 1 및 case 2는 화소 전극과 접촉 구멍이 4면에서 접촉하는 경우이며, case 3 및 case 5는 일면에서 접촉한 하나 접촉 구멍 또는 복수의 접촉 구멍에 대한 경우이며, case 4는 화소 전극과 접촉 구멍이 2면에서 접촉하는 경우이다. 14 shows whether a defect occurs in the contact hole as the voltage is increased through voltage application. A graph located at the lowermost side among the plurality of lines is a thin film transistor array panel according to an embodiment of the present invention. In this case, the two cases 1 and 2 having the largest inclination are cases in which the pixel electrode and the contact hole are in contact on four sides, and case 3 and case 5 are cases in which one contact hole or a plurality of contact holes are in contact on one surface, Case 4 is a case in which the pixel electrode and the contact hole contact from two surfaces.

다른 비교예에 대한 그래프는 전압이 증가함에 따라 소정의 값에서 더 이상 전류가 증가하지 않으나, 본 발명의 일 실시예에 대한 case 5를 살펴보면, 전압 인가에 따라 전압이 상승하는 경우에도 별다른 불량이나 끊김 없이 일정하게 전류가 증가함을 알 수 있다. 즉, 본 발명의 일 실시예에 따라 화소 전극과 접촉 구멍이 일면에서만 접촉하는 경우에도, 표시 장치의 성능에 이상이 없음을 확인할 수 있다. In the graph for other comparative examples, the current does not increase any more at a predetermined value as the voltage increases. It can be seen that the current continuously increases without interruption. That is, according to an embodiment of the present invention, even when the pixel electrode and the contact hole contact only on one surface, it can be confirmed that there is no abnormality in the performance of the display device.

도 15는 일정 조건에서 전압 인가 시, 시간이 경과함에 따른 전류를 나타낸 것이며, case 1은 하나의 화소 전극과 접촉 구멍이 일면에서 접촉하면서 10V를 인가한 경우이며, case 2는 하나의 화소 전극과 접촉 구멍이 4면에서 접촉하면서 5V를 인가한 경우이며, case 3은 복수의 화소 전극과 접촉 구멍이 4면에서 접촉하면서 50V를 인가한 경우이며, case 4는 복수의 화소 전극과 접촉 구멍이 일면에서 접촉하면서 50V를 인가한 경우이다. 15 shows the current as time elapses when a voltage is applied under certain conditions. Case 1 is a case in which 10V is applied while one pixel electrode and a contact hole are in contact on one surface, and case 2 is one pixel electrode and a contact hole. Case 3 is a case in which 5V is applied while the contact holes are in contact on four surfaces, case 3 is a case in which 50V is applied while a plurality of pixel electrodes and contact holes are in contact on four surfaces, and case 4 is a case in which a plurality of pixel electrodes and contact holes are one surface This is the case when 50V is applied while making contact with

도 15를 참조하면, 화소 전극과 접촉 구멍이 일면에서 접촉하고 있는 case 1 및 case 4는 어느 정도 일정한 전류를 나타냄을 알 수 있다. 특히, case 4는 4면에서 접촉하고 있는 실시예인 case 2 내지 case 3에 비해 다소 낮은 전류를 나타내나 시간이 경과함에도 일정한 전류를 나타냄을 알 수 있다.Referring to FIG. 15 , it can be seen that case 1 and case 4, in which the pixel electrode and the contact hole are in contact on one surface, show a somewhat constant current. In particular, it can be seen that case 4 shows a slightly lower current than case 2 to case 3, which is an embodiment contacting from four sides, but shows a constant current even with the lapse of time.

즉, 화소 전극과 접촉 구멍이 일면에서만 접촉하는 본 발명의 실시예에 따르는 경우에도 표시 장치의 성능을 유지할 수 있음을 확인하였다. That is, it was confirmed that the performance of the display device can be maintained even when the pixel electrode and the contact hole are in contact with only one surface according to the embodiment of the present invention.

정리하면, 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판은 접촉 구멍의 비대칭하게 치우진 위치에 따라 화소 전극이 접촉 구멍의 일면에서 반드시 접촉하도록 하고, 이를 통해 공정 오차 또는 불량에 의해서도 화소 전극과 드레인 전극이 연결될 수 있도록 한다. In summary, in the thin film transistor array panel according to an embodiment of the present invention, the pixel electrode must be in contact with one surface of the contact hole according to the asymmetrical position of the contact hole. Allow the electrodes to be connected.

이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.Although preferred embodiments of the present invention have been described in detail above, the scope of the present invention is not limited thereto, and various modifications and improvements by those skilled in the art using the basic concept of the present invention as defined in the following claims are also provided. is within the scope of the

110 : 절연 기판 121 : 게이트선
124 : 게이트 전극 129 : 게이트 패드부
131 : 공통 전극 138 : 제2 접촉 구멍
140 : 게이트 절연막 151 : 반도체
161, 163, 165, 169 : 저항성 접촉 부재
171 : 데이터 도전체 173 : 소스 전극
175 : 드레인 전극 179 : 데이터 패드부
180x : 제1 보호막 180y : 제2 보호막
181 : 제4 접촉 구멍 182 : 제5 접촉 구멍
185a : 제1 접촉 구멍 185b : 제2 접촉 구멍
191 : 화소 전극 192 : 가로부
193 : 가지 전극 220 : 차광 부재
80 : 유기 절연막 81, 82, 86 : 연결 부재
110: insulating substrate 121: gate line
124: gate electrode 129: gate pad part
131: common electrode 138: second contact hole
140: gate insulating film 151: semiconductor
161, 163, 165, 169: ohmic contact member
171: data conductor 173: source electrode
175: drain electrode 179: data pad part
180x: first passivation layer 180y: second passivation layer
181: fourth contact hole 182: fifth contact hole
185a: first contact hole 185b: second contact hole
191: pixel electrode 192: horizontal part
193: branch electrode 220: light blocking member
80: organic insulating film 81, 82, 86: connecting member

Claims (18)

기판,
상기 기판 위에 위치하는 게이트선,
상기 게이트선과 절연 교차하며, 소스 전극을 포함하는 데이터선,
상기 소스 전극과 마주하는 드레인 전극,
상기 드레인 전극 위에 위치하며 제1 접촉 구멍을 포함하는 유기 절연막,
상기 유기 절연막 위에 위치하며 제2 접촉 구멍을 포함하는 공통 전극,
상기 공통 전극 위에 위치하는 보호막, 및
상기 보호막 위에 위치하며, 상기 드레인 전극과 전기적으로 연결되는 화소 전극을 포함하고,
상기 드레인 전극과 상기 화소 전극이 접촉하는 영역은 상기 제1 접촉 구멍과 중첩하고,
상기 보호막은 상기 드레인 전극의 상부면까지 연장되는 평평한 부분을 포함하는 박막 트랜지스터 표시판.

Board,
a gate line positioned on the substrate;
a data line that insulates and crosses the gate line and includes a source electrode;
a drain electrode facing the source electrode;
an organic insulating film positioned on the drain electrode and including a first contact hole;
a common electrode positioned on the organic insulating layer and including a second contact hole;
a protective layer disposed on the common electrode; and
a pixel electrode positioned on the passivation layer and electrically connected to the drain electrode;
a region in which the drain electrode and the pixel electrode contact overlap the first contact hole;
and the passivation layer includes a flat portion extending to an upper surface of the drain electrode.

제1항에서,
상기 보호막은 제3 접촉 구멍을 포함하고,
평면상 상기 제3 접촉 구멍의 적어도 일부는 상기 제1 접촉 구멍과 중첩하는 박막 트랜지스터 표시판.
In claim 1,
The protective film includes a third contact hole,
At least a portion of the third contact hole overlaps the first contact hole in a plan view.
제2항에서,
평면상 상기 제1 접촉 구멍은 상기 제2 접촉 구멍보다 작고,
상기 제3 접촉 구멍의 적어도 일부는 상기 드레인 전극을 노출하는 박막 트랜지스터 표시판.
In claim 2,
In plan view, the first contact hole is smaller than the second contact hole,
At least a portion of the third contact hole exposes the drain electrode.
제3항에서,
상기 제3 접촉 구멍의 적어도 일부는 상기 유기 절연막과 중첩하는 박막 트랜지스터 표시판.
In claim 3,
At least a portion of the third contact hole overlaps the organic insulating layer.
제2항에서,
평면상 상기 제3 접촉 구멍과 상기 제1 접촉 구멍의 형태가 상이한 박막 트랜지스터 표시판.
In claim 2,
A thin film transistor array panel having different shapes of the third contact hole and the first contact hole in plan view.
제5항에서,
평면상 상기 제3 접촉 구멍과 상기 제1 접촉 구멍의 중심이 일치하지 않는 박막 트랜지스터 표시판.
In claim 5,
A thin film transistor array panel in which the centers of the third contact hole and the first contact hole do not coincide with each other in plan view.
제5항에서,
평면상 상기 제3 접촉 구멍의 중심은 상기 제1 접촉 구멍의 중심으로부터 일측으로 치우친 박막 트랜지스터 표시판.
In claim 5,
A thin film transistor array panel in which the center of the third contact hole is biased toward one side from the center of the first contact hole in plan view.
제5항에서,
평면상 상기 제3 접촉 구멍의 가장자리와 상기 제1 접촉 구멍의 가장자리 사이의 간격이 상이한 복수의 영역을 포함하는 박막 트랜지스터 표시판.
In claim 5,
A thin film transistor array panel including a plurality of regions having different distances between an edge of the third contact hole and an edge of the first contact hole in a plan view.
기판,
상기 기판 위에 위치하는 게이트선,
상기 게이트선과 절연 교차하며, 소스 전극을 포함하는 데이터선,
상기 소스 전극과 마주하는 드레인 전극,
상기 드레인 전극 위에 위치하며 제1 접촉 구멍을 포함하는 유기 절연막,
상기 유기 절연막 위에 위치하며 제2 접촉 구멍을 포함하는 공통 전극,
상기 공통 전극 위에 위치하며, 제3 접촉 구멍을 포함하는 보호막, 및
상기 보호막 위에 위치하며, 상기 드레인 전극과 전기적으로 연결되는 화소 전극을 포함하고,
상기 드레인 전극과 상기 화소 전극이 접촉하는 영역은 상기 제3 접촉 구멍과 중첩하고,
상기 화소 전극의 일 단과 상기 드레인 전극의 일 단이 접촉하는 부분은 상기 제1 접촉 구멍을 형성하는 상기 유기 절연막의 일 면과 이격되어 위치하는 박막 트랜지스터 표시판.
Board,
a gate line positioned on the substrate;
a data line that insulates and crosses the gate line and includes a source electrode;
a drain electrode facing the source electrode;
an organic insulating film positioned on the drain electrode and including a first contact hole;
a common electrode positioned on the organic insulating layer and including a second contact hole;
a protective layer disposed on the common electrode and including a third contact hole; and
a pixel electrode positioned on the passivation layer and electrically connected to the drain electrode;
a region in which the drain electrode and the pixel electrode are in contact overlaps the third contact hole;
A portion in which one end of the pixel electrode and one end of the drain electrode contact each other is positioned to be spaced apart from one surface of the organic insulating layer forming the first contact hole.
제9항에서,
평면상 상기 제1 접촉 구멍은 상기 제2 접촉 구멍보다 작고,
평면상 상기 제3 접촉 구멍은 상기 제2 접촉 구멍보다 작으며, 상기 제3 접촉 구멍의 적어도 일부는 상기 드레인 전극을 노출하는 박막 트랜지스터 표시판.
In claim 9,
In plan view, the first contact hole is smaller than the second contact hole,
In a plan view, the third contact hole is smaller than the second contact hole, and at least a portion of the third contact hole exposes the drain electrode.
제9항에서,
상기 제3 접촉 구멍은 상기 드레인 전극의 끝단을 노출시키는 박막 트랜지스터 표시판.
In claim 9,
The third contact hole exposes an end of the drain electrode.
제11항에서,
상기 제3 접촉 구멍의 적어도 일부는 상기 유기 절연막과 중첩하는 박막 트랜지스터 표시판.
In claim 11,
At least a portion of the third contact hole overlaps the organic insulating layer.
제9항에서,
상기 소스 전극 및 상기 드레인 전극 중 적어도 어느 하나는 일 방향으로 연장되며, 상기 소스 전극 및 상기 드레인 전극 중 적어도 어느 하나의 일부는 상기 유기 절연막 및 상기 공통 전극과 중첩하는 박막 트랜지스터 표시판.
In claim 9,
At least one of the source electrode and the drain electrode extends in one direction, and at least one of the source electrode and the drain electrode overlaps the organic insulating layer and the common electrode.
제9항에서,
평면상 상기 제1 접촉 구멍, 상기 제2 접촉 구멍 및 상기 제3 접촉 구멍의 적어도 일부는 서로 중첩하는 박막 트랜지스터 표시판.
In claim 9,
At least a portion of the first contact hole, the second contact hole, and the third contact hole overlap each other in a plan view.
제9항에서,
평면상 상기 제3 접촉 구멍의 중심은 상기 제1 접촉 구멍의 중심에 대해 일측으로 치우쳐 위치하는 박막 트랜지스터 표시판.
In claim 9,
A thin film transistor array panel in which a center of the third contact hole is positioned to be biased toward one side with respect to a center of the first contact hole in plan view.
제9항에서,
평면상 상기 제3 접촉 구멍의 가장자리와 상기 제1 접촉 구멍의 가장자리 사이의 간격이 상이한 복수의 영역을 포함하는 박막 트랜지스터 표시판.
In claim 9,
A thin film transistor array panel including a plurality of regions having different distances between an edge of the third contact hole and an edge of the first contact hole in a plan view.
제9항에서,
상기 화소 전극은 상기 드레인 전극의 끝단과 연결되는 박막 트랜지스터 표시판.
In claim 9,
wherein the pixel electrode is connected to an end of the drain electrode.
제9항에서,
상기 화소 전극과 상기 드레인 전극이 접촉하는 부분은 상기 제3 접촉 구멍 내에 위치하고, 상기 제1 접촉 구멍을 형성하는 상기 유기 절연막의 일 면과 이격되어 위치하는 박막 트랜지스터 표시판
In claim 9,
A portion where the pixel electrode and the drain electrode contact each other is located in the third contact hole and is spaced apart from one surface of the organic insulating layer forming the first contact hole.
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