KR102342867B1 - Capacitor - Google Patents

Capacitor Download PDF

Info

Publication number
KR102342867B1
KR102342867B1 KR1020210000497A KR20210000497A KR102342867B1 KR 102342867 B1 KR102342867 B1 KR 102342867B1 KR 1020210000497 A KR1020210000497 A KR 1020210000497A KR 20210000497 A KR20210000497 A KR 20210000497A KR 102342867 B1 KR102342867 B1 KR 102342867B1
Authority
KR
South Korea
Prior art keywords
gate electrode
capacitor
electrode
layer
active layer
Prior art date
Application number
KR1020210000497A
Other languages
Korean (ko)
Other versions
KR20210003961A (en
Inventor
김광해
최재범
박세훈
조재설
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from KR1020200033947A external-priority patent/KR102200547B1/en
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020210000497A priority Critical patent/KR102342867B1/en
Publication of KR20210003961A publication Critical patent/KR20210003961A/en
Application granted granted Critical
Publication of KR102342867B1 publication Critical patent/KR102342867B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1216—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being capacitors
    • H01L27/3265—
    • H01L27/3276—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/66181—Conductor-insulator-semiconductor capacitors, e.g. trench capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/92—Capacitors having potential barriers
    • H01L29/94—Metal-insulator-semiconductors, e.g. MOS
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)

Abstract

본 발명의 실시 예에 따른 커패시터는 액티브 층, 상기 액티브 층 위에 형성된 게이트 절연층, 상기 게이트 절연층 위에 형성된 게이트 전극, 상기 게이트 전극위에 형성된 층간 절연막, 및 상기 층간 절연막 위에 형성되어 있고 적어도 하나의 컨택홀을 통해 상기 액티브 층에 연결되어 있는 제1 전극을 포함한다.A capacitor according to an embodiment of the present invention is formed on an active layer, a gate insulating layer formed on the active layer, a gate electrode formed on the gate insulating layer, an interlayer insulating film formed on the gate electrode, and the interlayer insulating film, and has at least one contact and a first electrode connected to the active layer through a hole.

Description

커패시터{CAPACITOR} Capacitor {CAPACITOR}

본 발명은 커패시터에 관한 것이다.The present invention relates to capacitors.

액티브 패터닝 스킵 공법은 액티브 패터닝 없이 증착이 이뤄진다. 그러면 마스크 수는 감소 되지만, 마스크 없이 증착이 이뤄지므로 게이트까지 증착된다. 커패시터를 형성하는 일 전극인 게이트가 증착되므로, 커패시터의 도핑이 어려운 문제점이 있다.In the active patterning skip method, deposition is performed without active patterning. Then, the number of masks is reduced, but since deposition is performed without a mask, it is deposited up to the gate. Since the gate, which is one electrode forming the capacitor, is deposited, there is a problem in that doping the capacitor is difficult.

본 발명의 실시 예를 통해 커패시터를 제공하고자 한다. An object of the present invention is to provide a capacitor through an embodiment.

본 발명의 실시 예에 따른 커패시터는, 액티브 층, 상기 액티브 층 위에 형성된 게이트 절연층, 상기 게이트 절연층 위에 형성된 게이트 전극, 상기 게이트 전극위에 형성된 층간 절연막, 및 상기 층간 절연막 위에 형성되어 있고 적어도 하나의 컨택홀을 통해 상기 액티브 층에 연결되어 있는 제1 전극을 포함한다.The capacitor according to an embodiment of the present invention includes an active layer, a gate insulating layer formed on the active layer, a gate electrode formed on the gate insulating layer, an interlayer insulating film formed on the gate electrode, and at least one insulating film formed on the interlayer insulating film. and a first electrode connected to the active layer through a contact hole.

상기 커패시터는, 상기 게이트 전극이 형성된 영역과 중첩하는 영역에 형성된 진성 반도체 층을 더 포함하고, 상기 진성 반도체층과 상기 액티브 층은 동일 층에 형성되어 있다.The capacitor further includes an intrinsic semiconductor layer formed in a region overlapping the region in which the gate electrode is formed, and the intrinsic semiconductor layer and the active layer are formed in the same layer.

상기 커패시터는 상기 층간 절연막 위에 형성되어 있고, 컨택홀을 통해 상기 게이트 전극에 연결되어 있는 제2 전극을 더 포함한다.The capacitor further includes a second electrode formed on the insulating interlayer and connected to the gate electrode through a contact hole.

상기 커패시터는 상기 게이트 전극과 상기 액티브 층 사이에 형성된 기생 커패시터를 더 포함한다.The capacitor further includes a parasitic capacitor formed between the gate electrode and the active layer.

상기 제1 전극과 상기 게이트 전극이 중첩하는 영역의 제1 커패시터와 상기 기생 커패시터가 병렬 연결되어 있다.A first capacitor and the parasitic capacitor in a region where the first electrode and the gate electrode overlap are connected in parallel.

본 발명의 다른 실시 예에 따른 커패시터의 게이트 전극은 복수의 홈을 포함할 수 있다. 상기 커패시터는, 상기 제1 전극과 상기 게이트 전극의 아웃 라인 사이에 형성된 기생 커패시터를 더 포함한다.The gate electrode of the capacitor according to another embodiment of the present invention may include a plurality of grooves. The capacitor further includes a parasitic capacitor formed between the first electrode and an outline of the gate electrode.

상기 커패시터는, 상기 게이트 전극이 형성된 영역과 중첩하는 영역에 형성된 진성 반도체 층을 더 포함하고, 상기 진성 반도체층과 상기 액티브 층은 동일 층에 형성되어 있다.The capacitor further includes an intrinsic semiconductor layer formed in a region overlapping the region in which the gate electrode is formed, and the intrinsic semiconductor layer and the active layer are formed in the same layer.

상기 커패시터는, 상기 게이트 전극과 상기 액티브 층 사이에 형성된 제1 기생 커패시터를 더 포함한다.The capacitor further includes a first parasitic capacitor formed between the gate electrode and the active layer.

상기 커패시터는 상기 제1 전극과 상기 게이트 전극의 아웃 라인 사이에 형성된 제2 기생 커패시터를 더 포함한다.The capacitor further includes a second parasitic capacitor formed between the first electrode and an outline of the gate electrode.

상기 제1 전극과 상기 게이트 전극이 중첩하는 영역의 제1 커패시터, 상기 제1기생 커패시터, 및 상기 제2 기생 커패시터가 병렬 연결되어 있다.A first capacitor in a region where the first electrode and the gate electrode overlap, the first parasitic capacitor, and the second parasitic capacitor are connected in parallel.

상기 커패시터는 상기 게이트 전극과 상기 제1 전극이 중첩하는 영역의 제1 커패시터를 둘러싸는 가드 링을 더 포함하고, 상기 가드 링은 상기 게이트 전극과 동일한 층에 형성되어 있다. The capacitor further includes a guard ring surrounding the first capacitor in a region where the gate electrode and the first electrode overlap, the guard ring being formed on the same layer as the gate electrode.

본 발명의 실시 예들을 통해 커패시터가 제공되고, 커패시터는 화소의 개구율을 향상시킬 수 있는 효과를 제공한다.A capacitor is provided through embodiments of the present invention, and the capacitor provides an effect of improving an aperture ratio of a pixel.

도 1은 본 발명의 실시 예에 따른 커패시터를 나타낸 평면도이다.
도 2는 도 1의 평면도에서 라인 1-1'을 따라 절단된 단면을 나타낸 도면이다.
도 3은 본 발명의 다른 실시 예에 따른 커패시터를 나타낸 평면도이다.
도 4는 도 3의 평면도에서 라인 2-2'을 따라 절단된 단면을 나타낸 도면이다.1 is a plan view showing a capacitor according to an embodiment of the present invention.
FIG. 2 is a view showing a cross-section taken along line 1-1' in the plan view of FIG. 1 .
3 is a plan view illustrating a capacitor according to another embodiment of the present invention.
FIG. 4 is a view showing a cross-section taken along line 2-2' in the plan view of FIG. 3 .

아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다. Hereinafter, with reference to the accompanying drawings, embodiments of the present invention will be described in detail so that those of ordinary skill in the art to which the present invention pertains can easily implement them. However, the present invention may be embodied in several different forms and is not limited to the embodiments described herein. And in order to clearly explain the present invention in the drawings, parts irrelevant to the description are omitted, and similar reference numerals are attached to similar parts throughout the specification.

명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. Throughout the specification, when a part is "connected" with another part, this includes not only the case of being "directly connected" but also the case of being "electrically connected" with another element interposed therebetween. . Also, when a part "includes" a component, it means that other components may be further included, rather than excluding other components, unless otherwise stated.

이하, 도면을 참고하여 본 발명의 실시 예에 따른 커패시터를 설명한다.Hereinafter, a capacitor according to an embodiment of the present invention will be described with reference to the drawings.

도 1은 본 발명의 실시 예에 따른 커패시터를 나타낸 평면도이다.1 is a plan view showing a capacitor according to an embodiment of the present invention.

도 2는 도 1의 평면도에서 라인 1-1'을 따라 절단된 단면을 나타낸 도면이다.FIG. 2 is a view showing a cross-section taken along line 1-1' in the plan view of FIG. 1 .

도 1에 도시된 바와 같이, 커패시터(100)는 상부 전극인 전극(10)과 하부 전극인 게이트 전극(12)을 포함한다. As shown in FIG. 1 , the capacitor 100 includes an electrode 10 as an upper electrode and a gate electrode 12 as a lower electrode.

전극(10)은 컨택홀(CH1-CH4)을 통해 액티브 층(14)에 연결되어 있다. 액티브 층(14)은 진성 반도체 층이 소정의 불순물로 도핑된 영역이다. 예를 들어, 액티브 층(14)은 P+ 도핑 상태일 수 있다.The electrode 10 is connected to the active layer 14 through the contact holes CH1-CH4. The active layer 14 is a region in which the intrinsic semiconductor layer is doped with a predetermined impurity. For example, the active layer 14 may be in a P+ doped state.

전극(13)은 컨택홀(CH5)를 통해 게이트 전극(12)에 연결되어 있다. 가드 링(11)은 커패시터(100)와 다른 커패시터(도시하지 않음) 간의 누설 전류를 차단한다. 가드 링(11)은 커패시터(100)가 형성된 영역을 감싸는 사각형 형상으로 도시되어 있으나, 본 발명의 실시 예가 이에 한정되는 것은 아니다.The electrode 13 is connected to the gate electrode 12 through a contact hole CH5 . The guard ring 11 blocks leakage current between the capacitor 100 and another capacitor (not shown). Although the guard ring 11 is shown in a rectangular shape surrounding the region where the capacitor 100 is formed, the embodiment of the present invention is not limited thereto.

도 2에 도시된 바와 같이, 액티브 층(14)과 동일한 층에는 진성 반도체층(15)이 존재한다. 가드 링(11) 및 게이트 전극(12)가 형성된 영역과 중첩되는 영역은 도핑되지 않은 진성 반도체층(15)이다.As shown in FIG. 2 , the intrinsic semiconductor layer 15 is present in the same layer as the active layer 14 . A region overlapping the region where the guard ring 11 and the gate electrode 12 are formed is the undoped intrinsic semiconductor layer 15 .

액티브 층(14)과 진성 반도체층(15) 위에는 게이트 절연층(16)이 형성되어 있고, 게이트 절연층(16) 위에는 게이트 전극(12) 및 가드 링(11)이 형성되어 있다. 층간 절연막(17)은 게이트 절연층(16), 게이트 전극(12), 및 가드 링(11) 위에 형성되어 있다. 전극(10) 및 전극(13)은 충간 절연막(17) 위에 형성되어 있고, 전극(100)은 컨택홀(예를 들어, 도 2에서는 CH1)을 통해 액티브 층(14)와 연결되어 있고, 전극(13) 컨택홀(CH5)을 통해 게이트 전극(12)에 연결되어 있다.A gate insulating layer 16 is formed on the active layer 14 and the intrinsic semiconductor layer 15 , and a gate electrode 12 and a guard ring 11 are formed on the gate insulating layer 16 . An interlayer insulating film 17 is formed over the gate insulating layer 16 , the gate electrode 12 , and the guard ring 11 . The electrode 10 and the electrode 13 are formed on the interlayer insulating layer 17 , and the electrode 100 is connected to the active layer 14 through a contact hole (eg, CH1 in FIG. 2 ), and the electrode (13) It is connected to the gate electrode 12 through the contact hole CH5.

액티브 층(14)와 게이트 전극(12) 사이에는 기생 커패시터가 존재하는데, 커패시터(100)은 기생 커패시터를 포함한다. 이를 위해서 전극(10)이 컨택홀(CH1-CH4)를 통해 액티브 층(14)에 연결되어 있다. 즉, 전극(10)과 게이트 전극(12)가 중첩되는 영역의 커패시터와 게이트 전극(12)와 액티브 층(14) 사이의 기생 커패시터가 병렬 연결되어 있다. A parasitic capacitor is present between the active layer 14 and the gate electrode 12, and the capacitor 100 includes a parasitic capacitor. To this end, the electrodes 10 are connected to the active layer 14 through the contact holes CH1-CH4. That is, the capacitor in the region where the electrode 10 and the gate electrode 12 overlap and the parasitic capacitor between the gate electrode 12 and the active layer 14 are connected in parallel.

도 2에서 점선으로 도시된 커패시터 C3의 일전극인 전극(10)은 컨택홀(CH1)을 통해 액티브 층(14)에 연결되어 있고, 기생 커패시터 C1 및 C2는 액티브 층(14)과 게이트 전극(12) 사이에 연결되어 있다. 따라서 커패시터 C1, C2, 및 C3는 병렬 연결되어 있다. An electrode 10 , which is one electrode of the capacitor C3 shown by a dotted line in FIG. 2 , is connected to the active layer 14 through a contact hole CH1 , and the parasitic capacitors C1 and C2 are the active layer 14 and the gate electrode 12 . ) are connected between Accordingly, capacitors C1, C2, and C3 are connected in parallel.

커패시터(100)의 용량을 계산할 때 기생 커패시터도 함께 고려하면, 커패시터(100)의 사이즈를 감소시킬 수 있고, 이는 커패시터(100)을 용량성 소자로 포함하는 화소의 개구율을 증가시킬 수 있다. If the parasitic capacitor is also taken into consideration when calculating the capacitance of the capacitor 100 , the size of the capacitor 100 may be reduced, which may increase the aperture ratio of a pixel including the capacitor 100 as a capacitive element.

커패시터(100)의 기생 커패시터는 게이트 전극(12)의 패턴에 따라 변경될 수 있다. 이하, 도 3 및 4를 참조하여 다른 변형 예를 설명한다.The parasitic capacitor of the capacitor 100 may be changed according to the pattern of the gate electrode 12 . Hereinafter, another modified example will be described with reference to FIGS. 3 and 4 .

도 3은 본 발명의 다른 실시 예에 따른 커패시터를 나타낸 평면도이다.3 is a plan view illustrating a capacitor according to another embodiment of the present invention.

도 4는 도 3의 평면도에서 라인 2-2'을 따라 절단된 단면을 나타낸 도면이다.FIG. 4 is a view showing a cross-section taken along line 2-2' in the plan view of FIG. 3 .

본 발명의 다른 실시 예 역시 커패시터의 용량 개선을 위해 기생 커패시터를 사용할 수 있다. 도 3에 도시된 바와 같이, 기생 커패시터를 형성하기 위해 게이트 전극의 양측에 복수의 홈이 형성되어 있다. 예를 들어, 게이트 전극(22)은 복수의 홈을 포함한다. 도 3에서는 도면 부호 28로 복수의 홈 중 하나를 표시하였다.Another embodiment of the present invention may also use a parasitic capacitor to improve the capacitance of the capacitor. 3 , a plurality of grooves are formed on both sides of the gate electrode to form a parasitic capacitor. For example, the gate electrode 22 includes a plurality of grooves. In FIG. 3 , one of the plurality of grooves is indicated by reference numeral 28 .

도 3에 도시된 바와 같이, 커패시터(200)는 상부 전극인 전극(20)과 하부 전극인 게이트 전극(22)을 포함한다. As shown in FIG. 3 , the capacitor 200 includes an electrode 20 as an upper electrode and a gate electrode 22 as a lower electrode.

전극(20)은 컨택홀(CH6-CH9)을 통해 액티브 층(24)에 연결되어 있다. 액티브 층(24)은 진성 반도체 층이 소정의 불순물로 도핑된 영역이다. 예를 들어, 액티브 층(24)은 P+ 도핑 상태일 수 있다.The electrode 20 is connected to the active layer 24 through the contact holes CH6-CH9. The active layer 24 is a region in which the intrinsic semiconductor layer is doped with a predetermined impurity. For example, the active layer 24 may be in a P+ doped state.

전극(23)은 컨택홀(CH10)을 통해 게이트 전극(22)에 연결되어 있다. 가드 링(21)은 커패시터(200)와 다른 커패시터(도시하지 않음) 간의 누설 전류를 차단한다. 가드 링(21)은 커패시터(200)가 형성된 영역을 감싸는 사각형 형상으로 도시되어 있으나, 본 발명의 다른 실시 예가 이에 한정되는 것은 아니다.The electrode 23 is connected to the gate electrode 22 through the contact hole CH10. The guard ring 21 blocks leakage current between the capacitor 200 and another capacitor (not shown). Although the guard ring 21 is shown in a rectangular shape surrounding the region where the capacitor 200 is formed, another embodiment of the present invention is not limited thereto.

도 4에 도시된 바와 같이, 액티브 층(24)과 동일한 층에는 진성 반도체층(25)이 존재한다. 가드 링(21) 및 게이트 전극(22)이 형성된 영역과 중첩되는 영역은 도핑되지 않은 진성 반도체층(25)이다.As shown in FIG. 4 , the intrinsic semiconductor layer 25 is present in the same layer as the active layer 24 . The region overlapping the region where the guard ring 21 and the gate electrode 22 are formed is the undoped intrinsic semiconductor layer 25 .

액티브 층(24)과 진성 반도체층(25) 위에는 게이트 절연층(26)이 형성되어 있고, 게이트 절연층(26) 위에는 게이트 전극(22) 및 가드 링(21)이 형성되어 있다. 게이트 전극(22)의 측면에 형성된 홈의 단면은 도 4에 도시된 바와 같이 형성되어 있다. A gate insulating layer 26 is formed on the active layer 24 and the intrinsic semiconductor layer 25 , and a gate electrode 22 and a guard ring 21 are formed on the gate insulating layer 26 . The cross section of the groove formed on the side surface of the gate electrode 22 is formed as shown in FIG. 4 .

층간 절연막(27)은 게이트 절연층(26), 게이트 전극(22), 및 가드 링(21) 위에 형성되어 있다. 전극(20) 및 전극(23)은 충간 절연막(27) 위에 형성되어 있고, 전극(20)은 컨택홀(예를 들어, 도 4에서는 CH6)을 통해 액티브 층(24)과 연결되어 있고, 전극(23) 컨택홀(CH10)을 통해 게이트 전극(22)에 연결되어 있다. The interlayer insulating film 27 is formed over the gate insulating layer 26 , the gate electrode 22 , and the guard ring 21 . The electrode 20 and the electrode 23 are formed on the interlayer insulating layer 27 , and the electrode 20 is connected to the active layer 24 through a contact hole (eg, CH6 in FIG. 4 ), and the electrode (23) It is connected to the gate electrode 22 through the contact hole CH10.

액티브 층(24)와 게이트 전극(22) 사이와 복수의 홈 사이에 기생 커패시터가 존재하는데, 커패시터(200)은 기생 커패시터를 포함한다. 전극(20)이 컨택홀(CH6-CH9)을 통해 액티브 층(24)에 연결되어 있어, 전극(20)과 게이트 전극(22)이 중첩되는 영역의 커패시터와 게이트 전극(22)와 액티브 층(24) 사이의 기생 커패시터가 병렬 연결되어 있다. A parasitic capacitor is present between the active layer 24 and the gate electrode 22 and between the plurality of grooves, and the capacitor 200 includes a parasitic capacitor. The electrode 20 is connected to the active layer 24 through the contact holes CH6-CH9, so that the capacitor, the gate electrode 22 and the active layer ( 24) of the parasitic capacitors are connected in parallel.

아울러, 게이트 전극(22)의 복수의 홈에 의해 게이트 전극(22)의 아웃 라인이 증가하고, 그러면, 게이트 전극(22)의 아웃 라인과 전극(20) 사이의 기생 커패시터가 증가한다.In addition, the outline of the gate electrode 22 increases due to the plurality of grooves of the gate electrode 22 , and then, a parasitic capacitor between the outline of the gate electrode 22 and the electrode 20 increases.

이와 같이, 본 발명의 다른 실시 예에서도 액티브 층과 게이트 전극 사이의 기생 커패시터 및 게이트 전극의 아웃 라인과 상부 전극 사이의 기생 커패시가 존재하고, 모든 기생 커패시터의 양전극 각각은 게이트 전극과 상부 전극 사이에 전기적으로 연결되어 있어, 게이트 전극과 상부 전극이 중첩하는 영역에 형성된 커패시터와 기생 커패시터는 병렬 연결되어 있다. As such, in another embodiment of the present invention, a parasitic capacitor between the active layer and the gate electrode and a parasitic capacitance between the outline of the gate electrode and the upper electrode exist, and both electrodes of all parasitic capacitors are disposed between the gate electrode and the upper electrode. is electrically connected to, so that the capacitor and the parasitic capacitor formed in the region where the gate electrode and the upper electrode overlap are connected in parallel.

본 발명의 실시 예들에 따른 커패시터의 상부 전극은 소스 또는 드레인 전극층과 함께 형성될 수 있다. 예를 들어, 본 발명의 실시 예들에 따른 커패시터는 유기발광소자를 구동하는 화소 회로에 용량성 소자로 사용되는 경우, 커패시터의 상부 전극은 화소 회로를 구성하는 트랜지스터의 드레인 및 소스 전극과 동일한 층에 형성될 수 있고, 하부 전극인 게이트 전극은 트랜지스터의 게이트 전극과 동일한 층에 형성될 수 있다.The upper electrode of the capacitor according to embodiments of the present invention may be formed together with a source or drain electrode layer. For example, when the capacitor according to the embodiments of the present invention is used as a capacitive element in a pixel circuit for driving an organic light emitting diode, the upper electrode of the capacitor is on the same layer as the drain and source electrodes of the transistor constituting the pixel circuit. may be formed, and the gate electrode, which is the lower electrode, may be formed on the same layer as the gate electrode of the transistor.

화소 회로뿐만 아니라 표시 장치의 드라이버 회로를 구성하는 트랜지스터의 드레인 및 소스 전극 층에 상부 전극이 형성될 수 있고, 트랜지스터의 게이트 전극 층에 하부 전극이 형성될 수 있다.An upper electrode may be formed on drain and source electrode layers of a transistor constituting a driver circuit of a display device as well as a pixel circuit, and a lower electrode may be formed on a gate electrode layer of the transistor.

아울러, 본 발명의 실시 예들에서는 커패시터(100) 또는 커패시터(200)가 가드 링(11 또는 21)을 포함하는 것으로 도시되어 있으나, 가드 링을 포함하지 않을 수도 있다.In addition, although the capacitor 100 or the capacitor 200 is illustrated as including the guard ring 11 or 21 in the embodiments of the present invention, the guard ring may not be included.

이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.Although the embodiments of the present invention have been described in detail above, the scope of the present invention is not limited thereto. is within the scope of the right.

커패시터(100, 200)
전극(10, 13, 20, 23)
게이트 전극(12, 22)
가드 링(11, 21)
컨택홀(CH1-CH10)
액티브 층(14, 24)
진성 반도체 층(15, 25)
게이트 절연층(16, 26)
층간 절연막(17, 27)
홈(28)Capacitors (100, 200)
Electrodes (10, 13, 20, 23)
gate electrode (12, 22)
Guard Rings (11, 21)
Contact hole (CH1-CH10)
active layer (14, 24)
Intrinsic semiconductor layer (15, 25)
gate insulating layer (16, 26)
Interlayer insulating film (17, 27)
Home(28)

Claims (13)

유기 발광 소자, 그리고
상기 유기 발광 소자를 구동하고, 커패시터를 포함하는 화소 회로
를 포함하고,
상기 커패시터는,
액티브 층,
상기 액티브 층 상의 게이트 절연층,
상기 게이트 절연층 상의 게이트 전극,
상기 게이트 전극 상의 층간 절연막, 및
상기 층간 절연막 상에 위치하고, 적어도 하나의 컨택홀을 통해 상기 액티브 층에 연결되어 있으며, 상기 게이트 전극과 중첩하는 제1 전극을 포함하고,
상기 층간 절연막 위에 형성되어 있고, 컨택홀을 통해 상기 게이트 전극에 연결되어 있는 제2 전극을 더 포함하는,
표시 장치.an organic light emitting device, and
A pixel circuit that drives the organic light emitting device and includes a capacitor
including,
The capacitor is
active floor,
a gate insulating layer on the active layer;
a gate electrode on the gate insulating layer;
an interlayer insulating film on the gate electrode, and
a first electrode positioned on the interlayer insulating layer, connected to the active layer through at least one contact hole, and overlapping the gate electrode;
Further comprising a second electrode formed on the interlayer insulating film and connected to the gate electrode through a contact hole,
display device. 제1항에 있어서,
상기 게이트 전극이 위치한 영역과 중첩하는 영역에 위치한 진성 반도체 층을 더 포함하고,
상기 진성 반도체층과 상기 액티브 층은 동일 층에 위치한 표시 장치.According to claim 1,
Further comprising an intrinsic semiconductor layer located in a region overlapping the region where the gate electrode is located,
and the intrinsic semiconductor layer and the active layer are disposed on the same layer. 삭제delete 제2항에 있어서,
상기 게이트 전극과 상기 액티브 층 사이에 위치한 기생 커패시터를 더 포함하는 표시 장치.3. The method of claim 2,
and a parasitic capacitor positioned between the gate electrode and the active layer. 제4항에 있어서,
상기 제1 전극과 상기 게이트 전극이 중첩하는 영역의 제1 커패시터와 상기 기생 커패시터가 병렬 연결되어 있는 표시 장치.5. The method of claim 4,
A display device in which a first capacitor and the parasitic capacitor in a region where the first electrode and the gate electrode overlap are connected in parallel. 제1항에 있어서,
상기 게이트 전극은 복수의 홈을 포함하는 표시 장치.According to claim 1,
The gate electrode includes a plurality of grooves. 제6항에 있어서,
상기 제1 전극과 상기 게이트 전극의 아웃 라인 사이에 위치한 기생 커패시터를 더 포함하는 표시 장치.7. The method of claim 6,
and a parasitic capacitor positioned between the first electrode and an outline of the gate electrode. 제6항에 있어서,
상기 게이트 전극이 위치한 영역과 중첩하는 영역에 위치한 진성 반도체 층을 더 포함하고,
상기 진성 반도체층과 상기 액티브 층은 동일 층에 위치한 표시 장치.7. The method of claim 6,
Further comprising an intrinsic semiconductor layer located in a region overlapping the region where the gate electrode is located,
and the intrinsic semiconductor layer and the active layer are disposed on the same layer. 제8항에 있어서,
상기 게이트 전극과 상기 액티브 층 사이에 위치한 제1 기생 커패시터를 더 포함하는 표시 장치.9. The method of claim 8,
The display device further comprising a first parasitic capacitor positioned between the gate electrode and the active layer. 제9항에 있어서,
상기 제1 전극과 상기 게이트 전극의 아웃 라인 사이에 위치한 제2 기생 커패시터를 더 포함하는 표시 장치.10. The method of claim 9,
and a second parasitic capacitor positioned between the first electrode and an outline of the gate electrode. 제10항에 있어서
상기 제1 전극과 상기 게이트 전극이 중첩하는 영역의 제1 커패시터, 상기 제1 기생 커패시터, 및 상기 제2 기생 커패시터가 병렬 연결되어 있는 표시 장치.11. The method of claim 10
A display device in which a first capacitor in a region where the first electrode and the gate electrode overlap, the first parasitic capacitor, and the second parasitic capacitor are connected in parallel. 제1항에 있어서
상기 게이트 전극과 상기 제1 전극이 중첩하는 영역의 제1 커패시터를 둘러싸는 가드 링을 더 포함하는 표시 장치.2. The method of claim 1
and a guard ring surrounding the first capacitor in a region where the gate electrode and the first electrode overlap. 제12항에 있어서
상기 가드 링은 상기 게이트 전극과 동일한 층에 위치한 표시 장치.13. The method of claim 12
The guard ring is positioned on the same layer as the gate electrode.
KR1020210000497A 2020-03-19 2021-01-04 Capacitor KR102342867B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020210000497A KR102342867B1 (en) 2020-03-19 2021-01-04 Capacitor

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020200033947A KR102200547B1 (en) 2020-03-19 2020-03-19 Capacitor
KR1020210000497A KR102342867B1 (en) 2020-03-19 2021-01-04 Capacitor

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020200033947A Division KR102200547B1 (en) 2020-03-19 2020-03-19 Capacitor

Publications (2)

Publication Number Publication Date
KR20210003961A KR20210003961A (en) 2021-01-12
KR102342867B1 true KR102342867B1 (en) 2021-12-23

Family

ID=79175762

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210000497A KR102342867B1 (en) 2020-03-19 2021-01-04 Capacitor

Country Status (1)

Country Link
KR (1) KR102342867B1 (en)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030057489A1 (en) * 2001-08-23 2003-03-27 Seiko Epson Corporation Method for manufacturing semiconductor substrate, semiconductor substrate, electrooptic device and electronic apparatus

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101084273B1 (en) * 2010-03-03 2011-11-16 삼성모바일디스플레이주식회사 Organic light emitting diode display and method for manufacturing the same

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030057489A1 (en) * 2001-08-23 2003-03-27 Seiko Epson Corporation Method for manufacturing semiconductor substrate, semiconductor substrate, electrooptic device and electronic apparatus

Also Published As

Publication number Publication date
KR20210003961A (en) 2021-01-12

Similar Documents

Publication Publication Date Title
KR102276118B1 (en) Thin film transistor and organic light emitting diode display including the same
KR101614398B1 (en) Thin Film Transistor Substrate and Method for Manufacturing That Same and Organic Light Emitting Device Using That Same
US11683966B2 (en) Capacitor
KR101619158B1 (en) Thin Film Transistor Substrate and Organic Light Emitting Device Using That Same
KR20160053383A (en) Thin Film Transistor Array Substrate and Organic Light Emitting Diode Display Device Having The Same
KR101822120B1 (en) Manufacturing method of organic light emitting diode display
KR102342867B1 (en) Capacitor
KR102200547B1 (en) Capacitor
KR102383076B1 (en) Organic light emitting diode display
KR20210142028A (en) Display device and manufacturing method thereof
US20240040905A1 (en) Display device and manufacturing method thereof
US20240260324A1 (en) Mother substrate for display device and display device
US20230345796A1 (en) Display device and manufacturing method thereof
US10672906B2 (en) Transistor device
US20230301159A1 (en) Display device
US20240260388A1 (en) Mother substrate for display device, display device and manufacturing method of display device
US20230413613A1 (en) Display device
KR101593395B1 (en) Thin Film Transistor Substrate and Method for Manufacturing That Same and Organic Light Emitting Device Using That Same
CN118102807A (en) Method for manufacturing display device
CN116782690A (en) Display device
KR102156780B1 (en) Organic light emitting diode display device and method for fabricating the same
CN117460361A (en) Display device and method for manufacturing the same
CN118591210A (en) Display device
CN116709883A (en) Display device manufacturing method and display device

Legal Events

Date Code Title Description
A107 Divisional application of patent
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant