KR102338487B1 - Semiconductor device and method for manufacturing the same - Google Patents
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Abstract
본 발명은 반도체 소자 및 이의 제조 방법에 관한 것으로서, 보다 구체적으로 pMOS 영역에는 제1금속함유층 및 제2금속함유층이 순차적으로 적층된 제1게이트전극층과 상기 nMOS 영역에는 제2금속함유층이 적층된 제2게이트전극층을 포함하며, 상기 제1금속함유층과 상기 제2금속함유층은 전기적 특성이 상이한 반도체 소자에 관한 것이며, 또한, 제1공정조건에서 상기 pMOS 영역에 제1금속함유층 및 제2금속함유층을 배치하고, nMOS 영역에 제2금속함유층을 배치하는 제조 방법에 관한 것이다.The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly, a first gate electrode layer in which a first metal-containing layer and a second metal-containing layer are sequentially stacked in a pMOS region, and a second metal-containing layer in which a second metal-containing layer is stacked in the nMOS region. It relates to a semiconductor device comprising two gate electrode layers, wherein the first metal-containing layer and the second metal-containing layer have different electrical characteristics, and a first metal-containing layer and a second metal-containing layer are formed in the pMOS region under a first process condition and disposing a second metal-containing layer in the nMOS region.
Description
본 발명은 반도체 소자 및 이의 제조 방법에 관한 것으로서, 보다 구체적으로는 공정조건을 변경하여 생성된 게이트 전극층을 포함하는 반도체 소자 및 이의 제조방법에 관한 것이다.The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly, to a semiconductor device including a gate electrode layer produced by changing process conditions, and a method for manufacturing the same.
정보화 사회에서 반도체는 정보의 처리와 저장을 맡는 필수적인 요소이다. 현재까지 많은 컴퓨터와 각종 디지털 기기들은 다수의 반도체를 포함하여 동작하고 있다. 반도체 중에서 nMOS와 pMOS로 구성된 CMOS는 nMOS를 구성함에 있어서 필요한 전기적 특성과 pMOS를 구성함에 있어서 필요한 전기적 특성이 다른데, 이러한 상이한 nMOSFET과 pMOSFET을 제조하는 공정 과정에서 게이트 전극층을 구성하는 금속 전극의 식각 혹은 불량이 발생하는 문제가 발생되었다. In the information society, semiconductors are an essential element in charge of processing and storage of information. Until now, many computers and various digital devices operate including a plurality of semiconductors. Among semiconductors, CMOS composed of nMOS and pMOS has different electrical characteristics required for composing nMOS and electrical characteristics required for composing pMOS. There was a problem that a defect occurred.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 상이한 전기적 특성을 가지는 CMOS를 구성함에 있어서 게이트 전극층을 구성하는 금속 전극의 식각을 줄이면서도 nMOSFET과 pMOSFET의 소자적 특성을 높이는 것을 목적으로 한다. An object of the present invention is to solve the above problems, and to increase device characteristics of nMOSFETs and pMOSFETs while reducing etching of a metal electrode constituting a gate electrode layer in a CMOS having different electrical characteristics.
본 발명은, 공정 조건을 조절하면서도 nMOS 영역과 pMOS 영역의 일함수를 최적화시키는 CMOS를 제조하는 것을 목적으로 한다. An object of the present invention is to fabricate a CMOS that optimizes work functions of an nMOS region and a pMOS region while controlling process conditions.
본 발명의 목적은 전술한 목적에 한정되지 않으며, 본 발명의 구조와 제조 방법은 다양한 목적을 가질 수 있다. The object of the present invention is not limited to the above object, and the structure and manufacturing method of the present invention may have various purposes.
상술한 기술적 과제를 해결하기 위한 본 발명의 일 측면에 따르면, nMOS 영역 및 pMOS 영역을 가지는 반도체 기판의 nMOS 영역 및 pMOS 영역 상의 일부 또는 전부에 배치된 게이트 유전층과, 상기 pMOS 영역의 상기 게이트 유전층 상에 제1금속함유층 및 제2금속함유층이 순차적으로 적층된 제1게이트전극층과 상기 nMOS 영역의 상기 게이트 유전층 상에 제2금속함유층이 적층된 제2게이트전극층을 포함하며, 상기 제1금속함유층과 상기 제2금속함유층은 전기적 특성이 상이한 반도체 소자가 제공될 수 있다. According to one aspect of the present invention for solving the above technical problem, a gate dielectric layer disposed on some or all of the nMOS region and the pMOS region of a semiconductor substrate having an nMOS region and a pMOS region, and on the gate dielectric layer of the pMOS region a first gate electrode layer in which a first metal-containing layer and a second metal-containing layer are sequentially stacked on the nMOS region, and a second gate electrode layer in which a second metal-containing layer is stacked on the gate dielectric layer of the nMOS region, the first metal-containing layer and The second metal-containing layer may be provided with a semiconductor device having different electrical characteristics.
본 발명의 다른 측면에 따르면, 상기 제1금속함유층은 제1물질이며, 상기 제2금속함유층은 상기 제1물질과 동일하거나 또는 상기 제1물질과 조성비가 상이한 제2물질로 구성된 반도체 소자가 제공될 수 있다. According to another aspect of the present invention, there is provided a semiconductor device in which the first metal-containing layer is a first material, and the second metal-containing layer is made of a second material that is the same as the first material or has a composition ratio different from that of the first material. can be
본 발명의 또다른 측면에 따르면, 상기 제1금속함유층은 T1온도에서 형성된 금속 박막이며, 상기 제2금속함유층은 T2온도에서 형성된 금속 박막이며, 상기 T1 은 상기 T2보다 높은 반도체 소자가 제공될 수 있다. According to another aspect of the present invention, the first metal-containing layer is a metal thin film formed at a temperature T1, the second metal-containing layer is a metal thin film formed at a temperature T2, wherein T1 is a semiconductor device higher than the T2. have.
본 발명의 또다른 측면에 따르면, 상기 제1게이트전극층의 일함수 값인 WF1와 제2게이트전극층의 일함수 값인 WF2는 WF1 > WF2 의 관계를 가지는 반도체 소자가 제공될 수 있다.According to another aspect of the present invention, a semiconductor device having a relationship of WF1 > WF2 between WF1 which is the work function value of the first gate electrode layer and WF2 which is the work function value of the second gate electrode layer may be provided.
본 발명의 또다른 측면에 따르면, 상기 제1금속함유층 및 상기 제2금속함유층은 TiN 물질을 포함하며, 상기 제1금속함유층의 TiN 물질의 Ti의 구성비율이 상기 제2금속함유층의 TiN물질의 Ti 구성비율보다 높은 반도체 소자가 제공될 수 있다.According to another aspect of the present invention, the first metal-containing layer and the second metal-containing layer include a TiN material, and the composition ratio of Ti of the TiN material of the first metal-containing layer is that of the TiN material of the second metal-containing layer. A semiconductor device having a higher Ti composition ratio may be provided.
본 발명의 또다른 측면에 따르면, 상기 제1게이트전극층의 상기 제2금속함유층 및 상기 제2게이트전극층의 상기 제2금속함유층 상에는 각각 캐핑메탈층이 배치된 반도체 소자가 제공될 수 있다.According to another aspect of the present invention, there may be provided a semiconductor device in which a capping metal layer is disposed on the second metal-containing layer of the first gate electrode layer and on the second metal-containing layer of the second gate electrode layer, respectively.
본 발명의 또다른 측면에 따르면, 상기 게이트 유전층은 유전상수 3.0이상의 고유전율(high-k)의 유전물질을 포함하는 반도체 소자가 제공될 수 있다.According to another aspect of the present invention, a semiconductor device may be provided, wherein the gate dielectric layer includes a dielectric material having a high dielectric constant (high-k) having a dielectric constant of 3.0 or more.
본 발명의 또다른 측면에 따르면, 상기 nMOS 영역에 배치된 상기 nMOSFET의 소스 및 드레인 사이에는 메탈 도펀트가 확산된 반도체 소자가 제공될 수 있다.According to another aspect of the present invention, a semiconductor device in which a metal dopant is diffused may be provided between the source and the drain of the nMOSFET disposed in the nMOS region.
본 발명의 일 측면에 따르면, 상기 제1게이트전극층 및 상기 제2게이트전극층의 상기 제2금속함유층 상에 제3금속함유층이 적층된 반도체 소자가 제공될 수 있다.According to an aspect of the present invention, there may be provided a semiconductor device in which a third metal-containing layer is stacked on the second metal-containing layer of the first gate electrode layer and the second gate electrode layer.
본 발명의 일 측면에 따르면, 기판 상의 nMOS 영역에 nMOSFET을 위한 소스 및 드레인을 형성하고, pMOS 영역에 pMOSFET을 위한 소스 및 드레인을 형성하는 단계, 상기 nMOS 영역 및 상기 pMOS 영역 상의 일부 또는 전부에 게이트 유전층을 형성하는 단계, 제1공정조건에서 상기 pMOS 영역의 상기 게이트 유전층 상에 제1금속함유층을 배치하는 단계, 제2공정조건에서 상기 nMOS 영역의 상기 게이트 유전층와 상기 pMOS 영역의 상기 제1금속함유층 상에 제2금속함유층을 배치하는 단계, 및 상기 pMOS 영역 및 상기 nMOS 영역에 각각 제1게이트 전극층 및 상기 제2게이트 전극층을 형성하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다. According to an aspect of the present invention, a method comprising: forming a source and a drain for an nMOSFET in an nMOS region on a substrate, and forming a source and a drain for a pMOSFET in a pMOS region; forming a dielectric layer; disposing a first metal-containing layer on the gate dielectric layer of the pMOS region under a first process condition; and the gate dielectric layer of the nMOS region and the first metal-containing layer of the pMOS region under a second process condition There is provided a method of manufacturing a semiconductor device, comprising: disposing a second metal-containing layer thereon; and forming a first gate electrode layer and a second gate electrode layer in the pMOS region and the nMOS region, respectively.
본 발명의 다른 측면에 따르면, 상기 게이트 유전층을 형성하는 단계 이후에 상기 nMOS 영역에 메탈 도펀트를 증착하여 상기 nMOSFET 을 위한 소스 및 드레인 사이에 상기 메탈 도펀트를 확산시키는 단계를 더 포함하는 반도체 소자의 제조 방법을 제공한다.According to another aspect of the present invention, after forming the gate dielectric layer, depositing a metal dopant in the nMOS region to diffuse the metal dopant between a source and a drain for the nMOSFET. provide a way
본 발명의 또다른 측면에 따르면, 상기 제1공정조건의 온도는 상기 제2공정조건의 온도보다 높은 반도체 소자의 제조 방법을 제공한다.According to another aspect of the present invention, there is provided a method of manufacturing a semiconductor device in which the temperature of the first process condition is higher than the temperature of the second process condition.
본 발명의 또다른 측면에 따르면, 상기 제1금속함유층 및 상기 제2금속함유층은 TiN 물질이며, 상기 제1금속함유층 및 상기 제2금속함유층은 증착 공정으로 Ti 및 N을 증착하며, 상기 제1공정조건의 Ti 구성비는 상기 제2공정조건의 Ti 구성비 보다 높은 반도체 소자의 제조 방법을 제공한다.According to another aspect of the present invention, the first metal-containing layer and the second metal-containing layer are made of a TiN material, and Ti and N are deposited on the first metal-containing layer and the second metal-containing layer by a deposition process, and the first There is provided a method of manufacturing a semiconductor device in which the Ti composition ratio of the process conditions is higher than the Ti composition ratio of the second process conditions.
본 발명의 또다른 측면에 따르면, 상기 제1게이트 전극층 및 상기 제2게이트 전극층을 형성하는 단계는 상기 제2금속함유층 상에 캐핑메탈층을 배치하는 단계를 더 포함하는 반도체 소자의 제조 방법을 제공한다.According to another aspect of the present invention, the forming of the first gate electrode layer and the second gate electrode layer provides a method of manufacturing a semiconductor device further comprising disposing a capping metal layer on the second metal-containing layer. do.
본 발명의 또다른 측면에 따르면, 상기 제2금속함유층을 배치하는 단계 이후에, According to another aspect of the present invention, after the step of disposing the second metal-containing layer,
제3공정조건에서 상기 nMOS 영역의 상기 제2금속함유층 및 상기 pMOS 영역의 상기 제2금속함유층 상에 제3금속함유층을 배치하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다. and disposing a third metal-containing layer on the second metal-containing layer of the nMOS region and the second metal-containing layer of the pMOS region under a third process condition.
본 발명은 상이한 전기적 특성을 가지는 CMOS를 구성함에 있어서 게이트 전극층을 구성하는 금속 전극의 식각을 줄이면서도 nMOSFET과 pMOSFET의 소자적 특성을 높이는 효과를 제공한다. The present invention provides an effect of increasing device characteristics of nMOSFETs and pMOSFETs while reducing the etching of metal electrodes constituting the gate electrode layer in configuring CMOS having different electrical characteristics.
본 발명은 공정 조건을 조절하면서도 nMOS 영역과 pMOS 영역의 일함수를 최적화시키는 CMOS를 제조하는 효과를 제공한다. The present invention provides an effect of manufacturing CMOS that optimizes the work functions of the nMOS region and the pMOS region while controlling the process conditions.
본 발명의 효과는 전술한 효과에 한정되지 않으며, 본 발명의 당업자들은 본 발명의 구성에서 본 발명의 다양한 효과를 쉽게 도출할 수 있다. The effects of the present invention are not limited to the aforementioned effects, and those skilled in the art can easily derive various effects of the present invention from the configuration of the present invention.
도 1 및 도 2는 기판 상에 CMOSFET을 제조하는 과정을 보여주는 도면이다.
도 3은 본 발명의 일 실시예에 의한 제1공정이다.
도 4는 본 발명의 일 실시예에 의한 제2공정이다.
도 5는 본 발명의 일 실시예에 의한 제3공정이다.
도 6은 게이트 전극층을 배치함에 있어서 다양한 방식으로 프로세싱한 경우의 구조를 간략히 보여주는 도면이다.
도 7은 본 발명의 실시예에 의한 nMOSFET과 pMOSFET의 EOT를 보여주는 그래프이다.
도 8은 본 발명의 일 실시예에 의한 nMOSFET과 pMOSFET의 누설전류의 크기를 보여주는 그래프이다.
도 9는 본 발명의 일 실시예에 의한 nMOSFET과 pMOSFET의 평탄대역전압을 보여주는 그래프이다.
도 10은 본 발명의 일 실시예에 의한 nMOSFET과 pMOSFET의 전압 대비 캐패시턴스를 보여주는 그래프이다.
도 11은 본 발명의 일 실시예에 의한 공정상의 온도의 차이에 따라 동일한 메탈의 일함수가 변화함을 보여주는 그래프이다.
도 12는 본 발명의 일 실시예에 의한 공정의 순서를 보여주는 도면이다.
도 13은 본 발명의 일 실시예에 의한 공정 조건을 보여주는 테이블이다.
도 14 내지 16은 본 발명의 일 실시예에 의한 증착 과정에서 공정 온도를 조절할 경우의 결합 에너지를 보여주는 그래프이다.
도 17은 본 발명의 일 실시예에 의한 공정 온도에 따른 각 화학물질들이 증착되는 구성비의 관계를 보여주는 그래프이다.
도 18은 본 발명의 다른 실시예에 의한 제3금속함유층을 증착하는 과정 및 이에 의한 게이트 전극층의 구성을 보여주는 도면이다.
도 19 및 20은 본 발명의 또다른 실시예에 의한 제3금속함유층을 증착하는 과정 및 이에 의한 게이트 전극층의 구성을 보여주는 도면이다.1 and 2 are diagrams showing a process of manufacturing a CMOSFET on a substrate.
3 is a first process according to an embodiment of the present invention.
4 is a second process according to an embodiment of the present invention.
5 is a third process according to an embodiment of the present invention.
6 is a diagram schematically illustrating a structure in the case where a gate electrode layer is processed in various ways.
7 is a graph showing EOT of an nMOSFET and a pMOSFET according to an embodiment of the present invention.
8 is a graph showing the magnitude of leakage current of an nMOSFET and a pMOSFET according to an embodiment of the present invention.
9 is a graph showing flat band voltages of an nMOSFET and a pMOSFET according to an embodiment of the present invention.
10 is a graph showing capacitance versus voltage of an nMOSFET and a pMOSFET according to an embodiment of the present invention.
11 is a graph showing that the work function of the same metal changes according to a difference in temperature during a process according to an embodiment of the present invention.
12 is a diagram showing the sequence of a process according to an embodiment of the present invention.
13 is a table showing process conditions according to an embodiment of the present invention.
14 to 16 are graphs showing binding energy when the process temperature is controlled in the deposition process according to an embodiment of the present invention.
17 is a graph showing the relationship between the composition ratio of each chemical substance is deposited according to the process temperature according to an embodiment of the present invention.
18 is a diagram illustrating a process of depositing a third metal-containing layer and a configuration of a gate electrode layer according to another embodiment of the present invention.
19 and 20 are diagrams illustrating a process of depositing a third metal-containing layer and a configuration of a gate electrode layer according to another embodiment of the present invention.
본 발명을 더 쉽게 이해하기 위해 편의상 특정 용어를 본원에 정의한다. 본원에서 달리 정의하지 않는 한, 본 발명에 사용된 과학 용어 및 기술 용어들은 해당 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 의미를 가질 수 있다. In order to better understand the present invention, certain terms are defined herein for convenience. Unless defined otherwise herein, scientific and technical terms used herein may have the meanings commonly understood by one of ordinary skill in the art.
또한, 문맥상 특별히 지정하지 않는 한, 단수 형태의 용어는 그것의 복수 형태도 포함하는 것이며, 복수 형태의 용어는 그것의 단수 형태도 포함할 수 있다. Also, unless the context specifically dictates otherwise, a term in the singular includes its plural form, and a plural term may include its singular form as well.
이하, 반도체 트랜지스터의 일 실시예로 CMOSFET(Complementary Metal-Oxide Semiconductor Field Effect Transistor)을 중심으로 설명한다. 또한 상기 반도체 트랜지스터가 두 개의 채널 트랜지스터로 구성될 경우, 제1채널 트랜지스터는 nMOSFET을 중심으로 설명하고 제2채널 트랜지스터는 pMOSFET을 중심으로 설명한다. 그러나, 이는 본 발명을 설명하기 위한 하나의 실시예이고 본 발명이 이에 한정되는 것은 아니며, 다양하게 변형하여 실시할 수 있다.Hereinafter, a complementary metal-oxide semiconductor field effect transistor (CMOSFET) will be mainly described as an embodiment of the semiconductor transistor. In addition, when the semiconductor transistor is composed of two channel transistors, the first channel transistor will be described mainly with an nMOSFET and the second channel transistor will be described with a focus on the pMOSFET. However, this is one embodiment for explaining the present invention, and the present invention is not limited thereto, and may be implemented with various modifications.
고유전체(High-k/Metal)를 게이트로 사용하는 CMOS 집적 방식(integration scheme)은 고유전체와 메탈 게이트 사이에 캐핑 층(capping layer)을 이용하여 후속 열처리시 캐핑층(capping layer)의 원자가 디퓨젼하여 반도체와 계면층(interfacial layer)의 디오플(diople) 형성으로 문턱전압을 낮추게 된다. nMOSFET과 pMOSFET으로 구성된 CMOSFET에서 nMOSFET에는 La2O3, pMOSFET에는 Al2O3와 같은 캐핑층을 사용할 수 있다. 보다 상세히 도 1 및 도 2를 살펴본다.The CMOS integration scheme using a high-k/metal as a gate uses a capping layer between the high-k dielectric and the metal gate to dilate the valence of the capping layer during subsequent heat treatment. The fusion reduces the threshold voltage by forming a diople between the semiconductor and the interfacial layer. In CMOSFETs composed of nMOSFETs and pMOSFETs, a capping layer such as La 2 O 3 for nMOSFETs and Al 2 O 3 for pMOSFETs may be used. 1 and 2 will be looked at in more detail.
도 1 및 도 2는 기판(100) 상에 CMOSFET을 제조하는 과정을 보여주는 도면이다. 도면에서 S는 소스(source), D는 드레인(drain)을 지시한다. 도 1의 101과 같이, 제1채널 트랜지스터를 형성하기 위해, nMOS 영역에 nMOSFET이 배치되며, 제2채널 트랜지스터를 형성하기 위해, pMOS 영역에 pMOSFET이 배치된다. 그리고, 고유전체(High-K/Metal)로 게이트 유전층(gate dielectric)이 110과 같이 형성된다. 그리고 게이트 유전층(110) 상에 메탈 게이트의 일함수(work function)을 낮추는 물질(예를 들어, La2O3)을 120과 같이 배치한다. 배치 방식으로는 물리적 증착, 화학적 증착, 또는 이들 증착을 위한 스퍼터링, 도핑 등 다양한 방식을 적용할 수 있다. 이후, 배치된 물질인 메탈 도펀트(120)를 일부 식각하여 102에서 지시되는 바와 같이 nMOSFET 영역 상에만 120a와 같은 형태로 남겨진다. 그리고 증착 후 식각된 120a 물질에 대해 nMOSFET 내부로 확산시키는 디퓨전(diffusion) 과정을 진행하여, 103에 나타난 바와 같이 120a의 일부는 nMOSFET 내부에 120b와 같이 확산된다.1 and 2 are diagrams illustrating a process of manufacturing a CMOSFET on a substrate 100 . In the figure, S indicates a source and D indicates a drain. As shown in 101 of FIG. 1 , an nMOSFET is disposed in an nMOS region to form a first channel transistor, and a pMOSFET is disposed in a pMOS region to form a second channel transistor. In addition, a gate dielectric layer 110 is formed as a high-k/metal. In addition, a material (eg, La 2 O 3 ) that lowers the work function of the metal gate is disposed on the gate dielectric layer 110 as shown in 120 . As the arrangement method, various methods such as physical vapor deposition, chemical vapor deposition, or sputtering and doping for these depositions may be applied. Thereafter, the metal dopant 120, which is the disposed material, is partially etched to leave a shape such as 120a only on the nMOSFET region as indicated at 102 . After deposition, a diffusion process of diffusion of the etched 120a material into the nMOSFET is performed, and as shown in 103, a portion of 120a is diffused inside the nMOSFET as shown in 120b.
도 2의 201에서는 도 1의 103에서 잔류하는 120a 물질을 제거한 후, 게이트 유전층(110) 상에 메탈 게이트의 일함수(work function)을 높이는 물질(예를 들어, Al2O3)(130)을 배치한다. 배치 방식은 앞서 설명한 바와 같다. 이후, 배치된 물질(130)을 일부 식각하여 202에서 지시되는 바와 같이 pMOSFET 영역 상에만 130a와 같은 형태로 남겨진다. 그리고 증착 후 식각된 130a 물질에 대해 pMOSFET 내부로 확산시키는 디퓨전 과정을 진행하여, 203에 제시된 바와 같이 130a의 일부는 130b와 같이 pMOSFET 내부로 확산된다.In 201 of FIG. 2 , after removing the 120a material remaining in 103 of FIG. 1 , a material (eg, Al 2 O 3 ) 130 on the gate dielectric layer 110 to increase the work function of the metal gate place the The arrangement method is the same as described above. Thereafter, the disposed material 130 is partially etched away, leaving a shape such as 130a only on the pMOSFET region as indicated at 202 . After deposition, a diffusion process of diffusing the etched 130a material into the pMOSFET is performed, and as shown in 203, a portion of 130a is diffused into the pMOSFET as shown in 130b.
도 1 및 2와 같은 공정으로 제조되는 CMOSFET은 n-MOSFET과 p-MOSFET에서의 문턱 전압(threshold voltage, Vth)이 전술한 물질들(120b, 130b)의 일함수의 특성으로 인해 낮아지면서 CMOSFET 소자의 성능을 향상 시켜준다. 그러나, 이러한 캐핑(capping)을 이용한 집적방식(capping integration scheme)은 공정이 복잡하여 어려움이 있다. 즉, n-MOSFET에 일함수가 낮은 제1물질을 배치하고, p-MOSFET에 별도로 일함수가 높은 제2물질을 증착 등을 통해 배치하기 위해서는 선택적으로 식각(etching)해야 하는 어려움이 있다. 즉 선택적으로 캐핑층을 식각(selective capping layer ething)하는 것과 식각의 단일성(etching uniformity)을 유지하는 것에 있어서 어려움이 있으며, pMOSFET의 문턱전압을 낮추는(Vth lowering) 재료로 알려진 Al2O3는 nMOSFET의 문턱전압을 낮추는 재료인 La2O3만큼 충분한 일함수 튜닝(work function tuning)을 제공하지 못한다. 이에 pMOSFET의 기판(substrate)을 SiGe으로 이용하는 하이브리드 채널(hybrid channel)(nMOSFET: Si, pMOSFET: SiGe)의 새로운 집적 방식(integration scheme)도 구현할 수 있으나, 이 방식은 기존의 단인 Si 채널과 비교하여 공정 단가가 증가하고 SiGe의 계면에서 열화가 발생하는 문제점을 가지고 있다.In the CMOSFET manufactured by the process shown in FIGS. 1 and 2 , the threshold voltage (Vth) of the n-MOSFET and the p-MOSFET is lowered due to the characteristics of the work function of the materials 120b and 130b as described above. improves the performance of However, such an integration scheme using capping (capping) is difficult because the process is complicated. That is, in order to arrange a first material having a low work function in the n-MOSFET and a second material having a high work function in the p-MOSFET through deposition or the like, there is a difficulty in selectively etching. That is, there is a difficulty in selectively etching the capping layer and maintaining the etching uniformity, and Al 2 O 3 known as a Vth lowering material of the pMOSFET is an nMOSFET. It does not provide sufficient work function tuning as much as La 2 O 3 , which is a material that lowers the threshold voltage of . Accordingly, a new integration scheme of a hybrid channel (nMOSFET: Si, pMOSFET: SiGe) using the substrate of a pMOSFET as SiGe can also be implemented, but this method is different from the existing single Si channel. There is a problem in that the process cost increases and deterioration occurs at the SiGe interface.
CMOSFET을 기반으로 하는 전자 소자에서 저-대칭적 문턱 전압(low - symmetirc threshold voltage)은 소자의 성능을 결정짓는 주요한 요소이며 이를 위해, 메탈 게이트 전극의 일함수를 튜닝할 수 있다. 이는 주로 120b와 같은 메탈 도펀트(metal dopant)에 의한 쌍극자(dipole) 형성 등에 의해 제어되었으며 nMOS영역(nMOSFET이 형성되는 영역)에서는 메탈 게이트의 일함수를 감소시켜주는 금속의 산화물(La2O3)을 배치하고, pMOS 영역(pMOSFET이 형성되는 영역)에서는 메탈 게이트의 일함수를 증가시키는 금속의 산화물(Al2O3)을 증착한 후 어닐링(annealing)을 통해 기판과 게이트 유전층 사이로 확산(diffusion)을 유도한다. In an electronic device based on CMOSFET, a low-symmetirc threshold voltage is a major factor determining device performance, and for this purpose, the work function of a metal gate electrode can be tuned. This is mainly controlled by the formation of a dipole by a metal dopant such as 120b, and in the nMOS region (the region where the nMOSFET is formed), a metal oxide (La 2 O 3 ) that reduces the work function of the metal gate. In the pMOS region (the region where the pMOSFET is formed), an oxide (Al 2 O 3 ) of a metal that increases the work function of the metal gate is deposited and then annealed between the substrate and the gate dielectric layer through diffusion (diffusion) induce
이 과정에서 MOSFET 에서의 문턱 전압의 감소를 기대할 수 있다. 그러나, nMOSFET 에서는 약 0.3eV의 일함수 이동(work function shift)이 발생하는 반면, pMOSFET 에서는 메탈 도펀트에 의한 일함수 이동의 효과가 0.1 - 0.15 eV로 대칭적으로 문턱전압을 낮추는 것(symmetric threshold voltage lowering)에 어려움이 있다. In this process, a reduction in the threshold voltage of the MOSFET can be expected. However, in the nMOSFET, a work function shift of about 0.3 eV occurs, whereas in the pMOSFET, the effect of the work function shift by the metal dopant symmetrically lowers the threshold voltage to 0.1 - 0.15 eV. lowering) is difficult.
또한 nMOSFET에 적용되는 메탈 도펀트, 예를 들어 La2O3의 경우 게이트 유전층으로 사용되는 high-k 물질에 비해 높은 유전율을 가져 등가 산화막 두께(Equivalent Oxide Thickness, EOT)의 손해가 거의 없거나 EOT 감소효과를 기대할 수 있으나 pMOSFET에 적용되는 메탈 도펀트, 예를 들어 Al2O3는 오히려 유전율이 낮아지며 EOT 저하(EOT degradation)가 발생한다. 또한, nMOSFET과 pMOSFET에 빈번하게 발생되는 증착(deposition), 에칭(etching), 어닐링(annealing) 등의 공정에서 성능의 저하라는 공정상의 문제 및 비용상의 저효율성이 발생된다. In addition, in the case of a metal dopant applied to an nMOSFET, for example La 2 O 3 , it has a high dielectric constant compared to a high-k material used as a gate dielectric layer, so there is little damage to the equivalent oxide thickness (EOT) or EOT reduction effect However, the metal dopant applied to the pMOSFET, for example, Al 2 O 3 , rather lowers the dielectric constant and causes EOT degradation. In addition, in processes such as deposition, etching, and annealing, which frequently occur in nMOSFETs and pMOSFETs, there arises a problem in terms of performance such as degradation and low efficiency in cost.
이하, 본 명세서에서는 전술한 문제점을 해결하면서도 nMOSFET과 pMOSFET에 적합한 일함수(work function)의 메탈을 배치하는 제조공정과 이에 따라 제조된 반도체의 구성을 살펴본다. 이하, 일 실시예로 하나의 메탈을 공정 조건을 조절하여 일함수가 상이한 게이트 메탈을 생성하는 과정을 살펴본다.Hereinafter, a manufacturing process of disposing a metal having a work function suitable for an nMOSFET and a pMOSFET while solving the above-described problems and a configuration of a semiconductor manufactured according to the manufacturing process will be described. Hereinafter, a process of generating a gate metal having a different work function by adjusting process conditions for one metal will be described below.
도 3은 본 발명의 일 실시예에 의한 제1공정이다. 기판(100) 상에 고유전체의 물질(High-K)을 게이트 유전층(310)으로 증착하고(Deposition)(301 참조), 그 위에 nMOSFET의 일함수를 튜닝하기 위한 제1메탈물질인 메탈 도펀트(nMOSFET Working Function Tuning Metal Dopant)를 배치한다(302 참조). 게이트 유전층(310)은 유전상수 3.0이상의 고유전율(high-k)의 유전물질을 포함하는 것을 일 실시예로 한다. 여기서 320의 메탈 도펀트는 앞서 도 1에서 살펴본 물질을 사용할 수도 있으나, 본 발명에서 적용하는 공정 조건을 반영하여 별도의 물질을 적용할 수 있다. 메탈 도펀트(320)가 nMOSFET을 포함한 nMOS 영역에 배치될 수 있도록 식각하여 nMOSFET에 320a와 같이 잔류한다(303 참조). 3 is a first process according to an embodiment of the present invention. A high-k material (High-K) is deposited on the substrate 100 as the gate dielectric layer 310 (see Deposition 301), and a metal dopant as a first metal material for tuning the work function of the nMOSFET on it ( Place the nMOSFET Working Function Tuning Metal Dopant (see 302). In an embodiment, the gate dielectric layer 310 includes a dielectric material having a high dielectric constant (high-k) having a dielectric constant of 3.0 or more. Here, the metal dopant of 320 may use the material described in FIG. 1 above, but a separate material may be applied by reflecting the process conditions applied in the present invention. The metal dopant 320 is etched so that it can be disposed in the nMOS region including the nMOSFET, and remains as 320a in the nMOSFET (refer to 303).
그리고, nMOSFET에 잔류하는 메탈 도펀트를 nMOSFET으로 확산시키는 공정을 304와 같이 진행할 수 있다. 공정 방식의 일 실시예로 드라이브인 어닐링(Drive-In Anneal)을 적용할 수 있다. 그 결과 제1물질인 메탈 도펀트(320b)가 기판(100) 상의 p-well 영역에 확산되어 있다(304 참조). Then, the process of diffusing the metal dopant remaining in the nMOSFET into the nMOSFET may be performed as in 304 . As an embodiment of the process method, drive-in annealing may be applied. As a result, the metal dopant 320b as the first material is diffused in the p-well region on the substrate 100 (refer to 304).
도 4는 본 발명의 일 실시예에 의한 제2공정이다. 도 3에서 살펴본 공정에 연속한다. 304 공정 후, pMOSFET의 일함수를 튜닝하기 위한 제2의 물질로 제1금속함유층(330)을 형성하는데, 증착을 일 실시예로 한다(401 참조). 이때, 제1금속함유층(330)을 증착함에 있어서, 제1공정조건하에 공정을 진행한다. 제1공정조건의 일 실시예로, 제1의 온도(T1)에서 공정을 진행한다. 제1금속함유층(330)은 특정한 공정 온도, 예를 들어 T1에서 증착된다. 그리고, T1 온도에서 증착된 제1금속함유층(330) 중에서 pMOSFET을 포함하는 pMOS 영역은 남겨두고 에칭한다. 에칭한 결과 pMOSFET 상에 제1금속함유층(330a)이 배치되어 있으며, 이는 402와 같다.4 is a second process according to an embodiment of the present invention. The process described in FIG. 3 is continued. After the 304 process, the first metal-containing layer 330 is formed as a second material for tuning the work function of the pMOSFET, and deposition is used as an embodiment (refer to 401). At this time, in depositing the first metal-containing layer 330 , the process is performed under the first process condition. As an embodiment of the first process condition, the process is performed at a first temperature T1. The first metal-containing layer 330 is deposited at a specific process temperature, for example T1. Then, the pMOS region including the pMOSFET in the first metal-containing layer 330 deposited at the temperature T1 is left and etched. As a result of the etching, a first metal-containing layer 330a is disposed on the pMOSFET, as shown in 402 .
다음으로 앞서 증착한 제1금속함유층을 구성한 제2의 물질을 앞서 401의 증착 과정에서 적용했던 공정 조건을 달리하여 증착한다. 예를 들어, 401에서는 T1이라는 제1의 온도에서 제1금속함유층(330)을 증착하는 공정을 진행하였다. 그리고 403에서는 제2의 공정조건, 예를 들어 T2라는 제2의 온도에서 제2금속함유층(340a, 340b)을 증착하여 형성한다. 앞서 401 및 402 공정을 통하여 pMOSFET 상에 배치된 T1 온도에서 증착된 제1금속함유층(330a)에 의해, pMOS 영역(pMOSFET)과 nMOS 영역(nMOSFET)에는 단차가 존재할 수 있다. 제2공정조건인 T2라는 제2의 온도에서 증착된 제2금속함유층(340a, 340b)은 각각 nMOSFET과 pMOSFET 에 증착된다(403 참조).Next, the second material constituting the previously deposited first metal-containing layer is deposited under different process conditions applied in the deposition process of step 401 . For example, in 401, a process of depositing the first metal-containing layer 330 at a first temperature of T1 was performed. In step 403, the second metal-containing layers 340a and 340b are deposited and formed under a second process condition, for example, a second temperature of T2. A step may exist in the pMOS region (pMOSFET) and the nMOS region (nMOSFET) due to the first metal-containing layer 330a deposited at a temperature T1 disposed on the pMOSFET through processes 401 and 402 above. The second metal-containing layers 340a and 340b deposited at a second temperature of T2, which is a second process condition, are deposited on the nMOSFET and the pMOSFET, respectively (refer to 403).
도 4에서 제1공정조건의 다른 실시예는 증착할 제2물질 내의 구성비를 조절하는 것을 포함한다. 이에 대응하여 제2공정조건의 다른 실시예는 제1공정조건에서 증착한 제2물질 내의 구성비를 달리 하는 것을 포함한다. Another embodiment of the first process condition in FIG. 4 includes adjusting the composition ratio in the second material to be deposited. Correspondingly, another embodiment of the second process condition includes varying the composition ratio in the second material deposited under the first process condition.
도 5는 본 발명의 일 실시예에 의한 제3공정이다. 도 4에서 살펴본 공정에 연속한다. 403 공정 후 캐핑을 위한 공정(Metal Capping Deposition)을 진행한다. 도 4의 403 공정에 이어서, 캐핑할 물질로 캐핑 메탈층(540)을 배치한다(501 참조). 제3의 물질로 증착시킨 캐핑 메탈층(540)은 낮은 컨택 저항(Low contact resistance)의 메탈을 선택할 수 있다. 캐핑 메탈의 배치에 있어서, 앞서 T1 또는 T2와 상이한 공정 온도를 적용할 수 있다. 캐핑 메탈을 증착한 후, 게이트 스택을 에칭하면 게이트 전극층(551, 552)이 형성된다. 502를 참조하면, pMOSFET의 제1게이트 전극층(551)은 제1금속함유층(331), 제2금속함유층(341), 캐핑 메탈층(541)으로 구성된다. nMOSFET의 제2게이트 전극층(552)은 제2금속함유층(342)과 캐핑 메탈층(542)으로 구성된다.5 is a third process according to an embodiment of the present invention. The process described in FIG. 4 is continued. After the 403 process, a process for capping (Metal Capping Deposition) is performed. After step 403 of FIG. 4 , a capping metal layer 540 is disposed as a material to be capped (refer to 501 ). For the capping metal layer 540 deposited with a third material, a metal having a low contact resistance may be selected. In disposition of the capping metal, a process temperature different from that of T1 or T2 may be applied. After the capping metal is deposited, the gate stack is etched to form gate electrode layers 551 and 552 . Referring to 502 , the first gate electrode layer 551 of the pMOSFET includes a first metal-containing layer 331 , a second metal-containing layer 341 , and a capping metal layer 541 . The second gate electrode layer 552 of the nMOSFET includes a second metal-containing layer 342 and a capping metal layer 542 .
본 발명의 일 실시예에 의하면, 제1물질, 제2물질, 제3물질은 각각 달리 선택될 수 있다. 본 발명의 다른 실시에에 의하면, 제1물질, 제2물질, 제3물질은 동일한 물질이 선택될 수 있다. According to an embodiment of the present invention, the first material, the second material, and the third material may be selected differently. According to another embodiment of the present invention, the same material may be selected as the first material, the second material, and the third material.
정리하면, nMOSFET에는 게이트 스택에 T2라는 온도상의 공정 조건이 적용되어 증착된 제2금속함유층(342)과 캐핑 메탈층(542)이 게이트 전극층(552)을 구성한다. pMOSFET에는 게이트 스택에 T1이라는 온도상의 공정 조건이 적용되어 증착된 제1금속함유층(331), T2라는 온도상의 공정 조건이 적용되어 증착된 제2금속함유층(341), 그리고 캐핑 메탈층(541)이 게이트 전극층(551)을 구성한다. 또한, nMOSFET 영역의 캐핑 메탈층(542) 하에 배치된 제2금속함유층(342)의 일함수와 pMOSFET 영역의 캐핑 메탈층(541) 하에 배치된 제1금속함유층(331) 및 제2금속함유층(341)은 T1 및 T2라는 공정상의 온도 차이로 인해 각각의 일함수가 상이하다. In summary, in the nMOSFET, the second metal-containing layer 342 and the capping metal layer 542 deposited by applying a temperature process condition of T2 to the gate stack constitute the gate electrode layer 552 . In the pMOSFET, a first metal-containing layer 331 deposited by applying a temperature process condition of T1 to the gate stack, a second metal-containing layer 341 deposited by applying a temperature process condition of T2, and a capping metal layer 541 This gate electrode layer 551 is constituted. In addition, the work function of the second metal-containing layer 342 disposed under the capping metal layer 542 of the nMOSFET region and the first metal-containing layer 331 and the second metal-containing layer disposed under the capping metal layer 541 of the pMOSFET region ( 341) has different work functions due to the temperature difference in the process of T1 and T2.
도 3 내지 도 5에서 살펴본 구성에 따라 게이트 스택을 배치할 경우, 메탈 게이트 전극층의 일함수를 튜닝할 수 있으며, 이는 문턱전압을 결정하는 요인이 된다. CMOSFET을 기반으로 하는 전자 소자에서 저-대칭적 문턱 전압(low - symmetirc threshold voltage)은 소자의 성능을 결정짓는 주요한 요소이다. 특히, pMOSFET의 성능의 저-대칭적(low-symmetric)인 문턱 전압을 형성하는 것에 따라 소자 성능이 향상한다. When the gate stack is disposed according to the configuration illustrated in FIGS. 3 to 5 , the work function of the metal gate electrode layer can be tuned, which is a factor in determining the threshold voltage. In electronic devices based on CMOSFETs, a low-symmetirc threshold voltage is a major factor determining device performance. In particular, the device performance is improved by forming a low-symmetric threshold voltage of the performance of the pMOSFET.
도 5의 502를 참조하면, 341 및 342는 T2라는 온도에서 형성되었으며, 331는 T1이라는 온도에서 형성되었다. 본 명세서에서는 T1 > T2와 같이, T1이 높은 온도가 되는 것을 일 실시예로 하지만, 본 발명이 이에 한정되는 것은 아니다. Referring to 502 of FIG. 5 , 341 and 342 were formed at a temperature of T2, and 331 was formed at a temperature of T1. In the present specification, such as T1 > T2, T1 is a high temperature as an embodiment, but the present invention is not limited thereto.
도 6은 게이트 스택을 배치함에 있어서 다양한 방식으로 프로세싱한 경우의 구조를 간략히 보여주는 도면이다. 6 is a diagram schematically illustrating a structure in a case in which a gate stack is processed in various manners.
도 6의 601은 메탈 도펀트와 제2금속함유층(640a)이 배치된 구성을 보여준다. 기판(610a) 상에 게이트 유전층(310)이 배치되며, 메탈 도펀트(620)가 확산(diffusion)을 통해 배치되어 있다. 그리고 앞서 살펴본 T2에서 형성된 제2금속함유층(640a)과 캐핑 메탈층(640a)이 배치된 구성이다. 601과 같이 게이트 전극층을 구성하는 프로세스를 프로세스 A라 지시한다. Reference numeral 601 of FIG. 6 shows a configuration in which a metal dopant and a second metal-containing layer 640a are disposed. A gate dielectric layer 310 is disposed on the substrate 610a, and a metal dopant 620 is disposed through diffusion. In addition, the second metal-containing layer 640a and the capping metal layer 640a formed at T2 as described above are disposed. The process of forming the gate electrode layer as shown in 601 is referred to as process A.
도 6의 602는 제2금속함유층(640b)만이 배치된 구성을 보여준다. 기판(610b) 상에 게이트 유전층(310)이 배치되며, T2에서 형성된 제2금속함유층(640b)과 캐핑 메탈층(640b)이 배치된 구성이다. 602과 같이 게이트 전극층을 구성하는 프로세스를 프로세스 B라 지시한다.602 of FIG. 6 shows a configuration in which only the second metal-containing layer 640b is disposed. The gate dielectric layer 310 is disposed on the substrate 610b, and the second metal-containing layer 640b and the capping metal layer 640b formed at T2 are disposed. The process of forming the gate electrode layer as shown in 602 is referred to as process B.
도 6의 603은 제1금속함유층(630c)과 제2금속함유층(640c)이 배치된 구성을 보여준다. 기판(610c) 상에 게이트 유전층(310)이 배치되며, T1에서 형성된 제1금속함유층(630c), T2에서 형성된 제2금속함유층(640c), 그리고 캐핑 메탈층(640c)이 배치된 구성이다. 603과 같이 게이트 전극층을 구성하는 프로세스를 프로세스 C라 지시한다.603 of FIG. 6 shows a configuration in which the first metal-containing layer 630c and the second metal-containing layer 640c are disposed. A gate dielectric layer 310 is disposed on a substrate 610c, a first metal-containing layer 630c formed at T1, a second metal-containing layer 640c formed at T2, and a capping metal layer 640c are disposed. The process of forming the gate electrode layer as shown in 603 is referred to as process C.
본 발명의 일 실시예에 의하면, 601의 구성은 앞서 도 5에서 살펴본 바와 같이 nMOSFET의 게이트 전극층의 구성이며, 603의 구성은 도 5에서 살펴본 바와 같이 pMOSFET의 게이트 전극층의 구성이 된다. 이 경우 HVT(High Threshold Voltage) 소자에 적용할 수 있다. According to an embodiment of the present invention, the configuration of 601 is the configuration of the gate electrode layer of the nMOSFET as shown in FIG. 5 , and the configuration of 603 is the configuration of the gate electrode layer of the pMOSFET as shown in FIG. 5 . In this case, it can be applied to HVT (High Threshold Voltage) devices.
본 발명의 다른 실시예에 의하면, 602의 구성을 nMOSFET의 게이트 전극층의 구성으로 하고, 603의 구성을 pMOSFET의 게이트 전극층의 구성으로 할 수 있다. 이 경우 LVT(Low Threshold Voltage) 소자에 적용할 수 있다. According to another embodiment of the present invention, the configuration of 602 may be the configuration of the gate electrode layer of the nMOSFET, and the configuration of 603 may be the configuration of the gate electrode layer of the pMOSFET. In this case, it can be applied to LVT (Low Threshold Voltage) devices.
뿐만 아니라, 후술할 도 18 내지 도 20에서 금속함유층을 다양하게 적층하여 RVT(또는 SVT), HVT, LVT 등 다양한 문턱전압에 적합한 CMOS 소자를 구현할 수 있다. In addition, a CMOS device suitable for various threshold voltages such as RVT (or SVT), HVT, and LVT may be implemented by variously stacking metal-containing layers in FIGS. 18 to 20 to be described later.
도 7은 본 발명의 실시예에 의한 nMOSFET과 pMOSFET의 EOT를 보여주는 그래프이다. 앞서 도 6의 601, 602, 603의 구성에서 EOT(등가 산화막 두께, Equivalent Oxide Thickness)를 확인할 수 있다. 도 7에서 EOT를 살펴보면 A 지점은 프로세스 A를 적용한 601의 구성에서 EOT를 보여준다. B 지점은 프로세스 B를 적용한 602의 구성에서 EOT를 보여준다. C 지점은 프로세스 C를 적용한 603의 구성에서 EOT를 보여준다. pMOSFET의 EOT를 보여주는 C 지점을 살펴보면, pMOSFET 영역의 게이트 전극의 일함수를 튜닝함에 있어서 전기적 특성인 EOT를 하나의 메탈만을 사용하는 B와 비교할 때, EOT가 저하(degradation)되지 않음을 확인할 수 있다. 7 is a graph showing EOT of an nMOSFET and a pMOSFET according to an embodiment of the present invention. In the configuration of 601, 602, and 603 of FIG. 6, EOT (Equivalent Oxide Thickness) can be confirmed. Looking at EOT in FIG. 7 , point A shows EOT in the configuration of 601 to which process A is applied. Point B shows the EOT in the configuration of 602 with process B applied. Point C shows the EOT in the configuration of 603 with process C applied. Looking at point C showing the EOT of the pMOSFET, it can be seen that the EOT is not degraded when the EOT, which is an electrical characteristic, is compared with B, which uses only one metal, in tuning the work function of the gate electrode of the pMOSFET region. .
도 8은 본 발명의 일 실시예에 의한 nMOSFET과 pMOSFET의 누설전류의 크기를 보여주는 그래프이다. 앞서 도 6의 601, 602, 603의 구성에서 누설전류(Leakage Current, Jg)를 확인할 수 있다. 도 8에서 누설전류의 크기를 살펴보면 A 지점은 프로세스 A를 적용한 601의 구성에서 누설전류를 보여준다. B 지점은 프로세스 B를 적용한 602의 구성에서 누설전류를 보여준다. C 지점은 프로세스 C를 적용한 603의 구성에서 누설전류를 보여준다. pMOSFET의 누설전류를 보여주는 C 지점을 살펴보면, pMOSFET 영역의 게이트 전극의 일함수를 튜닝함에 있어서 전기적 특성인 누설전류를 하나의 메탈만을 사용하는 B 지점의 누설전류의 크기와 비교할 때, 누설전류가 크게 증가하지 않아 pMOSFET에서 전기적 특성이 저하(degradation)되지 않음을 확인할 수 있다. 8 is a graph showing the magnitude of leakage current of an nMOSFET and a pMOSFET according to an embodiment of the present invention. In the configuration of 601 , 602 , and 603 of FIG. 6 , leakage current (Jg) can be confirmed. Looking at the magnitude of the leakage current in FIG. 8 , point A shows the leakage current in the configuration of 601 to which process A is applied. Point B shows the leakage current in the configuration of the 602 with process B applied. Point C shows the leakage current in the configuration of 603 with process C applied. Looking at the point C, which shows the leakage current of the pMOSFET, when the leakage current, which is an electrical characteristic, is compared with the magnitude of the leakage current at the point B using only one metal in tuning the work function of the gate electrode of the pMOSFET region, the leakage current is significantly higher. As it does not increase, it can be seen that the electrical characteristics of the pMOSFET are not degraded.
도 9는 본 발명의 일 실시예에 의한 nMOSFET과 pMOSFET의 평탄대역전압을 보여주는 그래프이다. 앞서 도 6의 601, 602, 603의 구성에서 평탄대역전압(Flat Band Voltage)을 살펴보면, 프로세스 A를 적용한 601의 구성에서의 평탄대역전압(A 지점)과 프로세스 C를 적용한 603의 구성에서의 평탄대역전압(C 지점)의 차이가 큼을 보여준다. 따라서, 도 3 내지 도 5에서 살펴본 공정에 따라, nMOSFET에 프로세스 A를 적용하고 pMOSFET에 프로세스 B를 적용할 경우, 하나의 메탈만을 사용하는 경우(도 6의 602 구성, B 지점) 보다 큼을 보여준다. 따라서 대칭적으로 문턱전압을 낮출 수 있음을 보여준다.9 is a graph showing flat band voltages of an nMOSFET and a pMOSFET according to an embodiment of the present invention. Looking at the flat band voltage in the configuration of 601, 602, and 603 of FIG. 6 above, the flat band voltage (point A) in the configuration of 601 to which process A is applied and flatness in the configuration of 603 to which process C is applied It shows that the difference in the band voltage (point C) is large. Therefore, according to the process shown in FIGS. 3 to 5, when process A is applied to an nMOSFET and process B is applied to a pMOSFET, it shows that it is larger than when only one metal is used (configuration 602 in FIG. 6, point B). Therefore, it shows that the threshold voltage can be symmetrically lowered.
도 10은 본 발명의 일 실시예에 의한 nMOSFET과 pMOSFET의 전압 대비 캐패시턴스를 보여주는 그래프이다. 앞서 도 6의 601, 602, 603의 구성이 각각 A, B, C로 대응한다. nMOSFET의 전압 대비 캐패시턴스(normalized capacitance)(A 참조)와 pMOSFET의 전압 대비 캐패시턴스(C 참조)가 B를 중심으로 대칭적으로 배치됨을 알 수 있다. 10 is a graph showing capacitance versus voltage of an nMOSFET and a pMOSFET according to an embodiment of the present invention. Configurations of 601, 602, and 603 of FIG. 6 correspond to A, B, and C, respectively. It can be seen that the normalized capacitance (see A) of the nMOSFET and the capacitance versus voltage of the pMOSFET (see C) are symmetrically arranged around B.
정리하면, 공정 조건을 조절하여 메탈 박막의 일함수가 달라지도록 구현할 수 있다. 즉, 도 4 및 도 5의 공정에서 T1 > T2라는 공정 온도의 조건에 따라, 동일한 메탈을 T1에서 증착하여 pMOSFET에만 배치하고(도 4의 402 참조), 다시 T2에서 해당 메탈을 증착하여 nMOSFET과 pMOSFET에 모두 증착하여(도 5의 501및 502 참조), nMOSFET과 pMOSFET에서의 일함수가 달라지도록 구성할 수 있다. nMOSFET 영역에서 메탈 도펀트를 적용할 경우 도 9 및 도 10에서 보여지듯이 평탄대역전압의 시프트(~650mV)를 유도할 수 있게 된다. 그리고 도 7 및 도 8에서 살펴본 바와 같이 CMOSFET 집적(CMOSFET integration)에 적용할 경우 nMOSFET(A 부분)과 pMOSFET(C)에서 저-대칭적(low-symmetirc)인 문턱전압을 얻을 수 있으며, 이로 인해 반도체 소자의 주요한 전기적 특성이 개선되는 효과가 기대된다. In summary, the work function of the metal thin film can be changed by adjusting the process conditions. That is, according to the process temperature condition of T1 > T2 in the process of FIGS. 4 and 5, the same metal is deposited at T1 and placed only on the pMOSFET (see 402 in FIG. 4), and then the metal is again deposited at T2 to form the nMOSFET and By depositing them all on the pMOSFET (see 501 and 502 in FIG. 5), the nMOSFET and the pMOSFET can be configured to have different work functions. When a metal dopant is applied to the nMOSFET region, it is possible to induce a shift (~650 mV) of the flat band voltage as shown in FIGS. 9 and 10 . And, as shown in FIGS. 7 and 8, when applied to CMOSFET integration, a low-symmetirc threshold voltage can be obtained from the nMOSFET (part A) and the pMOSFET (C). An effect of improving the main electrical characteristics of the semiconductor device is expected.
본 발명을 적용할 경우, pMOSFET의 성능의 저-대칭적(low-symmetric)인 문턱 전압을 형성하는 것에 따라 소자 성능이 향상되는데, 이는 문턱 전압을 결정하는 요인 중 하나인 메탈 게이트 전극의 일함수 튜닝을 통해 유도할 수 있으며, 기판(substrate)의 전도대(conduction band) 및 가전자대(valence band)에 메탈 게이트 전극이 가까워질수록 nMOSFET 및 pMOSFET 소자의 RO 지연(ring oscillator (RO) propagation delay)등의 분야에서 성능이 향상된다. When the present invention is applied, the device performance is improved by forming a low-symmetric threshold voltage of the performance of the pMOSFET, which is a work function of the metal gate electrode, which is one of the factors determining the threshold voltage. It can be induced through tuning, and as the metal gate electrode approaches the conduction and valence bands of the substrate, the ring oscillator (RO) propagation delay of nMOSFET and pMOSFET devices, etc. performance is improved in the field of
도 11은 본 발명의 일 실시예에 의한 공정상의 온도의 차이에 따라 동일한 메탈의 일함수가 변화함을 보여주는 그래프이다. 앞서 T1과 T2라는 공정상에서의 온도에 따라 일함수가 달라짐을 살펴보았다. 도 11은 공정 온도(Process Temperature)의 변화에 따라 유효일함수(Effective Workfunction)(eV)의 크기가 달라짐을 알 수 있다. 온도가 Ta에서 Te 로 증가함에 따라 일함수가 증가하며 일정 한계를 넘어서는 Tf의 온도에서는 일함수가 다소 감소함을 확인할 수 있다. 따라서, 공정 온도를 제어하여 동일한 메탈의 일함수를 상이하게 제어할 수 있다. 11 is a graph showing that the work function of the same metal changes according to a difference in temperature during a process according to an embodiment of the present invention. Previously, it was examined that the work function changes according to the temperature in the processes T1 and T2. 11 shows that the size of the effective workfunction (eV) varies according to the change of the process temperature. As the temperature increases from Ta to Te, the work function increases, and it can be seen that the work function decreases slightly at the temperature of Tf that exceeds a certain limit. Accordingly, the work function of the same metal may be differently controlled by controlling the process temperature.
따라서 동일한 메탈을 증착함에 있어서, pMOSFET 영역에는 게이트의 일함수를 높이는 공정 조건(예를 들어 높은 온도)으로 증착을 진행하고, nMOSFET과 pMOSFET 양측 혹은 nMOSFET에는 메탈 게이트의 일함수를 낮추는 공정 조건(예를 들어 낮은 온도)으로 증착을 진행할 수 있다.Therefore, in depositing the same metal, in the pMOSFET region, deposition is performed under process conditions (eg, high temperature) that increase the work function of the gate, and for both nMOSFET and pMOSFET or nMOSFET, process conditions that lower the work function of the metal gate For example, the deposition can be carried out at a low temperature).
도 12는 본 발명의 일 실시예에 의한 공정의 순서를 보여주는 도면이다. 먼저, 기판 상의 nMOS 영역에 nMOSFET을 위한 소스 및 드레인을 형성하고, pMOS 영역에 pMOSFET을 위한 소스 및 드레인을 형성한다(S1210). 기판 상의 nMOS 영역은 p-well, pMOS 영역은 n-well로 구성되며, nMOS 영역과 pMOS 영역 사이에는 소자분리층을 STI(Shallow Trench Isolation) 공정으로 형성할 수 있다. 그리고, nMOS 영역 및 pMOS 영역 상의 일부 또는 전부에 게이트 유전층을 형성한다(S1220). S1210 및 S1220 단계에 따라 도 3의 301에서 지시하는 구성이 제조되는 것을 일 실시예로 한다. 그리고 선택적으로 nMOS 영역에 메탈 도펀트를 배치하여 nMOSFET 을 위한 소스 및 드레인 사이에 상기 메탈 도펀트를 확산시킬 수 있다. 메탈 도펀트의 확산 공정은 도 3의 302 및 303에 제시되어 있다. 12 is a diagram showing the sequence of a process according to an embodiment of the present invention. First, the source and drain for the nMOSFET are formed in the nMOS region on the substrate, and the source and drain for the pMOSFET are formed in the pMOS region (S1210). The nMOS region on the substrate is configured as a p-well and the pMOS region as an n-well, and a device isolation layer may be formed between the nMOS region and the pMOS region by a shallow trench isolation (STI) process. Then, a gate dielectric layer is formed on some or all of the nMOS region and the pMOS region (S1220). According to the steps S1210 and S1220, it is assumed that the configuration indicated by 301 of FIG. 3 is manufactured according to an embodiment. In addition, by selectively disposing a metal dopant in the nMOS region, the metal dopant may be diffused between the source and the drain for the nMOSFET. The diffusion process of the metal dopant is shown at 302 and 303 in FIG. 3 .
메탈 도펀트가 선택적으로 확산되도록 구성된 기판 상에 제1공정조건에서 pMOS 영역의 상기 게이트 유전층 상에 제1금속함유층을 배치한다(S1230). 앞서, 도 4에서 살펴본 바와 같이, 게이트 유전층(310) 상에 제1금속함유층(330)을 배치한 후, pMOS 영역만을 남기고 nMOS 영역의 제1금속함유층은 식각 등을 통해 제거할 수 있다. 그 결과 도 4의 402와 같은 구조로 배치된다. A first metal-containing layer is disposed on the gate dielectric layer of the pMOS region under the first process condition on the substrate configured to selectively diffuse the metal dopant ( S1230 ). 4 , after disposing the first metal-containing layer 330 on the gate dielectric layer 310 , the first metal-containing layer of the nMOS region may be removed through etching, etc. leaving only the pMOS region. As a result, it is arranged in the same structure as 402 in FIG. 4 .
이후, 제2공정조건에서 nMOS 영역의 게이트 유전층과 상기 pMOS 영역의 상기 제1금속함유층 상에 제2금속함유층을 배치한다(S1240). 이는 도 4의 403에서 살펴본 바와 같이, 제2금속함유층(340a, 340b)이 배치된다. Thereafter, a second metal-containing layer is disposed on the gate dielectric layer of the nMOS region and the first metal-containing layer of the pMOS region under a second process condition ( S1240 ). As shown at 403 of FIG. 4 , the second metal-containing layers 340a and 340b are disposed.
S1240 단계를 적용한 결과, pMOS 영역에는 제1금속함유층과 제2금속함유층이 배치되며, nMOS 영역에는 제2금속함유층이 배치된다. 제1금속함유층과 제2금속함유층은 동일한 물질을 상이한 공정 조건(예를 들어 온도 등의 차이) 하에 증착되어, 일함수와 같은 전기적 특성이 상이한 특징을 가진다. As a result of applying step S1240, the first metal-containing layer and the second metal-containing layer are disposed in the pMOS region, and the second metal-containing layer is disposed in the nMOS region. The first metal-containing layer and the second metal-containing layer are deposited with the same material under different process conditions (eg, temperature difference), and thus have different electrical properties such as work functions.
이후 pMOS 영역 및 nMOS 영역에 각각 제1게이트 전극층 및 상기 제2게이트 전극층을 형성한다(S1250). 선택적으로 제2금속함유층 상에 도 5의 501과 같이 캐핑 메탈층을 배치한 후, 도 5의 502와 같이 게이트 전극을 형성할 수 있다. Thereafter, a first gate electrode layer and a second gate electrode layer are respectively formed in the pMOS region and the nMOS region ( S1250 ). Optionally, after disposing a capping metal layer as shown in 501 of FIG. 5 on the second metal-containing layer, a gate electrode may be formed as shown in 502 of FIG. 5 .
보다 상세히, S1230 및 S1240에서 제1금속함유층과 제2금속함유층은 동일한 물질을 이용하여 증착할 수 있다. 다만, 이들 금속함유층을 증착시키는 공정 조건을 달리할 수 있다. 일 실시예로, 공정 온도를 조절할 수 있다. 제1의 온도(T1)에서 제1금속함유층을 증착시킨 후, 제2의 온도(T2)에서 제2금속함유층을 증착시키는데, 여기서 T1 > T2의 조건을 일 실시예로 한다. In more detail, in S1230 and S1240, the first metal-containing layer and the second metal-containing layer may be deposited using the same material. However, the process conditions for depositing these metal-containing layers may be different. In one embodiment, the process temperature may be adjusted. After the first metal-containing layer is deposited at the first temperature (T1), the second metal-containing layer is deposited at a second temperature (T2), where T1 > T2 is an embodiment.
TiN 물질로 제1금속함유층 및 상기 제2금속함유층을 구성할 수 있으며, 높은 온도(T1)에서 TiN 물질을 증착하여 제1금속함유층을 형성하고, T1보다 낮은 온도(T2)에서 TiN 물질을 증착하여 제2금속함유층을 형성할 수 있다. The first metal-containing layer and the second metal-containing layer may be formed of a TiN material, and a TiN material is deposited at a high temperature (T1) to form the first metal-containing layer, and a TiN material is deposited at a lower temperature (T2) than T1. Thus, a second metal-containing layer may be formed.
공정 조건의 다른 실시예로는 Ti와 N의 구성비를 조절하는 것을 포함한다. 예를 들어, 제1금속함유층을 배치하는 과정에서는 Ti의 구성비를 높이고, 제2금속함유층을 배치하는 과정에서는 Ti의 구성비를 낮출 수 있다. TiN에서 Ti의 구성비를 조절하여 제1금속함유층과 제2금속함유층의 일함수와 같은 전기적 특성을 제어할 수 있다.Another example of the process conditions includes adjusting the composition ratio of Ti and N. For example, in the process of arranging the first metal-containing layer, the composition ratio of Ti may be increased, and in the process of arranging the second metal-containing layer, the composition ratio of Ti may be lowered. Electrical properties such as work functions of the first metal-containing layer and the second metal-containing layer may be controlled by adjusting the composition ratio of Ti in TiN.
한편, 공정조건을 두 종류 외에 세 종류 혹은 그 이상으로 하여 금속함유층을 다층으로 구성할 수 있다. 예를 들어, 제2금속함유층을 배치하는 단계(S1240) 이후에 제3공정조건에서 nMOS 영역의 제2금속함유층 및 pMOS 영역의 제2금속함유층 상에 제3금속함유층을 배치할 수 있다.On the other hand, the metal-containing layer may be configured as a multi-layer by using three or more types of process conditions in addition to the two types. For example, after disposing the second metal-containing layer ( S1240 ), a third metal-containing layer may be disposed on the second metal-containing layer of the nMOS region and the second metal-containing layer of the pMOS region under the third process condition.
혹은 S1240에서 제2금속함유층을 pMOS 영역에만 배치한 후, 제3공정조건에서 nMOS의 게이트 유전층과 pMOS의 제2금속함유층 상에 제3금속함유층을 배치할 수 있다. Alternatively, after the second metal-containing layer is disposed only in the pMOS region in S1240, the third metal-containing layer may be disposed on the gate dielectric layer of the nMOS and the second metal-containing layer of the pMOS under the third process condition.
도 13은 본 발명의 일 실시예에 의한 공정 조건을 보여주는 테이블이다. 증착을 위한 온도(Deposition Temperature)의 변화와 챔버 내의 물질들의 구성비(C, N, Ti)를 조절할 수 있다. 하나의 챔버 내에서 공정조건(온도 또는 구성비)를 조절할 수 있으며, 일 실시예로 높은 온도에서 증착을 진행한 후, 점차적으로 증착 온도를 낮출 수 있다. 13 is a table showing process conditions according to an embodiment of the present invention. It is possible to control the change of the deposition temperature and the composition ratio (C, N, Ti) of the materials in the chamber. Process conditions (temperature or composition ratio) can be adjusted in one chamber, and in an embodiment, after deposition at a high temperature, the deposition temperature can be gradually lowered.
일 실시예로 제1공정조건의 온도가 320도인 경우, Ti의 구성비를 높여 제1금속함유층을 생성할 수 있다. 다음으로, 그보다 낮은 온도 270도에서 Ti의 구성비를 낮추거나, 혹은 제한된 공간 내에서 Ti 구성비가 낮아질 수 있다. 270도에서 증착한 제2금속함유층은 제1금속함유층과 일함수의 전기적 특성이 상이하다. In an embodiment, when the temperature of the first process condition is 320°C, the first metal-containing layer may be formed by increasing the composition ratio of Ti. Next, the composition ratio of Ti may be lowered at a lower temperature of 270 degrees, or the composition ratio of Ti may be lowered within a limited space. The second metal-containing layer deposited at 270 degrees has different electrical characteristics of the work function from the first metal-containing layer.
공정 온도에 따라 TiN 물질 중에서 Ti의 구성비가 달라질 수 있다. 또한 도 13에 제시된 다양한 공정 온도에 따라 다수의 금속함유층을 배치할 수 있으며, 이들 중 일부만이 nMOS 영역에 배치되도록 하여 nMOS 영역과 pMOS 영역의 일함수가 상이하도록 CMOS를 제조할 수 있다. The composition ratio of Ti in the TiN material may vary depending on the process temperature. In addition, a plurality of metal-containing layers may be disposed according to various process temperatures shown in FIG. 13 , and only some of these layers may be disposed in the nMOS region, thereby manufacturing CMOS so that the work functions of the nMOS region and the pMOS region are different.
도 13에서 T1이 350도인 경우, T2는 250~320 과 같이 T1보다 낮은 온도가 될 수 있다. T1이 320도인 경우, T2는 250~270과 같이 T1보다 낮은 온도가 될 수 있다. In FIG. 13 , when T1 is 350 degrees, T2 may be a temperature lower than T1, such as 250 to 320. When T1 is 320 degrees, T2 may be a lower temperature than T1, such as 250-270.
도 14 내지 16은 본 발명의 일 실시예에 의한 증착 과정에서 공정 온도를 조절할 경우의 결합 에너지를 보여주는 그래프이다. 도 14는 공정 온도에 따라 Ti 2p의 결합 에너지(binding energy)와 강도(intensity)의 관계를 보여준다. 도 15는 공정 온도에 따라 N 1s의 결합 에너지와 강도의 관계를 보여준다. 도 16은 공정 온도에 따라 C 1s의 결합 에너지와 강도의 관계를 보여준다. 강도는 각각의 화학물질의 종류에 따라 특정한 결합 에너지에서 높아짐을 알 수 있다. 따라서, 금속함유층을 증착하는데 필요한 결합 에너지에 대응하는 공정 온도를 조절하여 금속함유층의 전기적 특성을 조절할 수 있다. 14 to 16 are graphs showing binding energy when the process temperature is controlled in the deposition process according to an embodiment of the present invention. 14 shows the relationship between the binding energy and intensity of Ti 2p according to the process temperature. 15 shows the relationship between the bonding energy and strength of N 1s according to the process temperature. 16 shows the relationship between the bonding energy and strength of C 1s according to the process temperature. It can be seen that the strength is increased at a specific binding energy according to the type of each chemical. Accordingly, the electrical properties of the metal-containing layer may be controlled by controlling the process temperature corresponding to the bonding energy required for depositing the metal-containing layer.
도 17은 본 발명의 일 실시예에 의한 공정 온도에 따른 각 화학물질들이 증착되는 구성비의 관계를 보여주는 그래프이다. 17 is a graph showing the relationship between the composition ratio of each chemical substance is deposited according to the process temperature according to an embodiment of the present invention.
도 13 내지 도 17의 그래프를 살펴보면, 공정 온도와 물질들의 구성비를 조절함으로써, 물질들의 전기적 특성이 달라짐을 확인할 수 있다. 이를 통해 전기적 특성, 예를 들어 일함수가 상이한 금속함유층들을 nMOS 영역과 pMOS 영역에 배치할 수 있다. Referring to the graphs of FIGS. 13 to 17 , it can be seen that the electrical properties of the materials are changed by adjusting the process temperature and the composition ratio of the materials. Through this, metal-containing layers having different electrical characteristics, for example, a work function, may be disposed in the nMOS region and the pMOS region.
도 18은 본 발명의 다른 실시예에 의한 제3금속함유층을 증착하는 과정 및 이에 의한 게이트 전극층의 구성을 보여주는 도면이다. 도 4의 403의 구성에서 진행된다.18 is a diagram illustrating a process of depositing a third metal-containing layer and a configuration of a gate electrode layer according to another embodiment of the present invention. It proceeds in the configuration of 403 of FIG.
도 4의 403은 pMOS 영역(pMOSFET)에 제1금속함유층(330a) 및 제2금속함유층(340a)이 증착되어 있으며, nMOS 영역(nMOSFET)에 제2금속함유층(340b)이 증착되어 있다. 도 18의 1801은 도 4의 403의 구성에 제3의 공정조건에 따른 제3금속함유층(1840a, 1840b)이 증착된 구성을 보여준다. 제3의 공정조건이란 앞서 T1, T2 보다 낮은 T3라는 온도가 될 수 있으며 도 13에서 살펴본 여러 온도들 중에서 선택될 수 있다. 4, a first metal-containing layer 330a and a second metal-containing layer 340a are deposited in a pMOS region (pMOSFET), and a second metal-containing layer 340b is deposited in an nMOS region (nMOSFET). 1801 of FIG. 18 shows a configuration in which third metal-containing layers 1840a and 1840b according to a third process condition are deposited on the configuration of 403 of FIG. 4 . The third process condition may be a temperature called T3 lower than T1 and T2 above, and may be selected from among the various temperatures discussed in FIG. 13 .
이후, 캐핑 메탈층(540)을 증착한 후(1802 참조), 게이트 스택을 에칭하면 게이트 전극층(1851, 1852)이 형성된다. 1803을 참조하면, pMOSFET의 제1게이트 전극층(1851)은 제1금속함유층(331), 제2금속함유층(342), 제3금속함유층(1841), 캐핑 메탈층(541)으로 구성된다. nMOSFET의 제2게이트 전극층(1852)은 제2금속함유층(342), 제3금속함유층(1842)과 캐핑 메탈층(542)으로 구성된다. Thereafter, after depositing the capping metal layer 540 (refer to 1802 ), the gate stack is etched to form gate electrode layers 1851 and 1852 . Referring to 1803 , the first gate electrode layer 1851 of the pMOSFET includes a first metal-containing layer 331 , a second metal-containing layer 342 , a third metal-containing layer 1841 , and a capping metal layer 541 . The second gate electrode layer 1852 of the nMOSFET includes a second metal-containing layer 342 , a third metal-containing layer 1842 , and a capping metal layer 542 .
적층된 금속함유층의 종류가 상이함으로 인하여 게이트 전극층들(1851, 1852) 사이의 일함수가 상이하게 구성될 수 있다. The work functions between the gate electrode layers 1851 and 1852 may be configured differently due to different types of the stacked metal-containing layers.
도 19 및 20은 본 발명의 또다른 실시예에 의한 제3금속함유층을 증착하는 과정 및 이에 의한 게이트 전극층의 구성을 보여주는 도면이다. 도 18과 달리, nMOSFET 이 구성되는 nMOS 영역에는 제3의 공정조건에 따른 제3금속함유층이 증착된 구성을 살펴본다. 19 and 20 are diagrams illustrating a process of depositing a third metal-containing layer and a configuration of a gate electrode layer according to another embodiment of the present invention. Unlike FIG. 18 , a configuration in which a third metal-containing layer is deposited according to a third process condition will be described in the nMOS region where the nMOSFET is configured.
도 3의 304의 구성에서 진행된다. 도 19를 살펴보면, 메탈 도펀트(320b)가 확산된 상태에서 제1공정조건 하에서 제1금속함유층(330)을 증착하고(1901 참조), 제2공정조건 하에서 제2금속함유층(1940)을 증착한다(1902 참조). 그리고, nMOS 영역에 배치된 제1금속함유층(330) 및 제2금속함유층(1940)을 식각 등을 통해 제거한다(1903 참조). It proceeds in the configuration of 304 of FIG. 19, in a state in which the metal dopant 320b is diffused, a first metal-containing layer 330 is deposited under a first process condition (see 1901), and a second metal-containing layer 1940 is deposited under a second process condition. (see 1902). Then, the first metal-containing layer 330 and the second metal-containing layer 1940 disposed in the nMOS region are removed by etching or the like (refer to 1903).
다음으로 도 20을 살펴보면, 제3의 공정조건에 따른 제3금속함유층(1950a, 1950b)이 증착된 구성을 보여준다(2001 참조). nMOS 영역에서는 제3금속함유층(1950b)이 게이트 유전층(310) 상에 증착된다. 이후, 캐핑 메탈층(540)을 증착한 후(2002 참조), 게이트 스택을 에칭하면 게이트 전극층(2051, 2052)이 형성된다. 2003을 참조하면, pMOSFET의 제1게이트 전극층(2051)은 제1금속함유층(331), 제2금속함유층(341), 제3금속함유층(1951), 캐핑 메탈층(541)으로 구성된다. nMOSFET의 제2게이트 전극층(2052)은 제3금속함유층(1952)과 캐핑 메탈층(542)으로 구성된다. Next, referring to FIG. 20 , it shows a configuration in which third metal-containing layers 1950a and 1950b are deposited according to a third process condition (see 2001). In the nMOS region, a third metal-containing layer 1950b is deposited on the gate dielectric layer 310 . Thereafter, after depositing the capping metal layer 540 (see 2002), the gate stack is etched to form gate electrode layers 2051 and 2052 . Referring to 2003, the first gate electrode layer 2051 of the pMOSFET includes a first metal-containing layer 331 , a second metal-containing layer 341 , a third metal-containing layer 1951 , and a capping metal layer 541 . The second gate electrode layer 2052 of the nMOSFET includes a third metal-containing layer 1952 and a capping metal layer 542 .
도 19 및 도 20은 도 18과 달리, nMOS 영역에는 하나의 금속함유층인 제3금속함유층(1952)이 증착되도록 하여, nMOS 영역과 pMOS 영역의 금속함유층들의 공정 차이로 인한 일함수의 차이가 발생하도록 할 수 있다. 또한, 공정 조건만을 변경하여 상이한 전기적 특성을 가지도록 게이트 전극층을 nMOS 및 pMOS 영역에 배치할 수 있다. 특정한 공정조건에서 생성된 금속함유층을 nMOS 또는 pMOS 영역에 증착하여 배치시키는 것은 금속함유층과 공정조건에 따라 다양해질 수 있다. Unlike FIG. 18, in FIGS. 19 and 20, a third metal-containing layer 1952, which is one metal-containing layer, is deposited in the nMOS region, so that a difference in work function occurs due to a process difference between the metal-containing layers of the nMOS region and the pMOS region. can make it Also, the gate electrode layers may be disposed in the nMOS and pMOS regions to have different electrical characteristics by changing only the process conditions. Depositing and disposing the metal-containing layer generated under specific process conditions on the nMOS or pMOS region may vary depending on the metal-containing layer and process conditions.
종전 기술의 경우 pMOSFET 영역에서 EOT 가 증가하는 등의 부작용(side effect)들이 존재하였다. 그러나, 도 3 내지 도 20에서 살펴본 바와 같이, 공정 조건에 따라 금속함유층을 증착하고 nMOS 또는 pMOS 영역에서 식각을 통해 배치되는 금속함유층의 순서 혹은 종류를 조절할 수 있으며, 이를 통하여 pMOSFET이 배치되는 pMOS 영역의 게이트 전극의 일함수(work function)를 튜닝함에 있어서 EOT 및 누설전류 등 전기적 특성에서의 성능 저하가 발생하지 않도록 할 수 있다. 본 발명은 게이트 전극을 구성하기 위한 금속함유층을 배치함에 있어서의 공정 변수만을 조절할 수 있다. 예를 들어, 증착 시의 공정 온도, 증착시킬 물질의 비율 등과 같은 사항들이 공정 변수를 구성할 수 있다. 따라서, 공정 변수를 조절하여 게이트 전극의 전기적 특성을 다양하게 조절할 수 있기 때문에, 종래 기술에서 메탈 전극을 형성하기 이전에 여러 번 증착 및 식각(etching)하고, 어닐링을 수행하는 공정을 줄일 수 있으며, 공정 비용 역시 낮출 수 있다. 또한, 여러 제품군에서 다양한 문턱 전압을 가진 소자가 요구될 수 있다. 예를 들어 HVT(High Threshold Voltage), RVT(Regular Threshold Voltage) 또는 SVT(Standard Threshold Voltage), LVT(Low Threshold Voltage) 셀을 필요로 할 수 있다. 본 발명을 적용할 경우, 도 11과 같이 공정 온도라는 공정 변수를 조절함에 따라 여러 메탈 전극의 일함수를 제어할 수 있다. 따라서, 여러 용도에 사용될 CMOSFET 소자를 제조함에 있어서 필요한 다양한 대칭적 문턱전압(symmetric threshold voltage)이라는 전기적 특성을 만족시킬 수 있다. In the case of the previous technology, there were side effects such as an increase in EOT in the pMOSFET region. However, as shown in FIGS. 3 to 20 , the order or type of metal-containing layers disposed by depositing a metal-containing layer and etching in the nMOS or pMOS region can be adjusted according to process conditions, and through this, the pMOS region in which the pMOSFET is disposed. In tuning the work function of the gate electrode of , performance degradation in electrical characteristics such as EOT and leakage current may not occur. The present invention can control only the process parameters in disposing the metal-containing layer for constituting the gate electrode. For example, a process temperature during deposition, a ratio of a material to be deposited, and the like may constitute a process variable. Therefore, since the electrical properties of the gate electrode can be variously adjusted by adjusting the process parameters, the process of performing deposition and etching several times before forming the metal electrode in the prior art and performing annealing can be reduced, The process cost can also be lowered. In addition, devices having various threshold voltages may be required in various product groups. For example, a High Threshold Voltage (HVT), Regular Threshold Voltage (RVT) or Standard Threshold Voltage (SVT), Low Threshold Voltage (LVT) cell may be required. When the present invention is applied, as shown in FIG. 11 , the work functions of several metal electrodes can be controlled by adjusting a process variable called process temperature. Accordingly, it is possible to satisfy electrical characteristics of various symmetric threshold voltages required for manufacturing CMOSFET devices to be used for various purposes.
메탈 게이트를 이용한 CMOSFET으로 구성된 반도체 소자를 제작하기 위하여 종래의 캐핑층과 하이브리드 채널 물질(hybrid channel material)을 이용한 CMOS 집적 방식과 달리, 본 발명에서는 일 실시예로 공정 변수를 조정하여 상이한 일함수를 가지는 메탈을 각각 형성할 수 있다. 예를 들어, 메탈을 형성할 때, 서로 다른 공정온도를 적용하여 제1메탈 및 제2메탈이 형성되며, 이 둘의 메탈은 각기 다른 일함수(work function)를 가짐으로써, 다양한 문턱전압을 얻을 수 있는 고유전체/메탈 게이트(high-k/metal gate)를 갖도록 게이트 스택을 형성할 수 있다. Unlike the conventional CMOS integration method using a capping layer and a hybrid channel material to fabricate a semiconductor device composed of a CMOSFET using a metal gate, in the present invention, a different work function is obtained by adjusting a process variable according to an embodiment. Each of the branches may form a metal. For example, when forming a metal, a first metal and a second metal are formed by applying different process temperatures, and the two metals have different work functions, thereby obtaining various threshold voltages. A gate stack may be formed to have a high-k/metal gate capable of being capable of high-k/metal gates.
한편, CMOS 집적 과정에서 nMOSFET의 일함수와 관련된 메탈이 pMOSFET의 일함수와 관련된 또다른 메탈 위에 배치되거나 역으로 그 아래에 배치되는 문제가 발생할 수 있는데, 본 발명을 적용할 경우, 메탈의 두께에 따라 nMOSFET 및 pMOSFET의 메탈이 서로 영향을 받지 않고 각각 고유한 nMOSFET과 pMOSFET의 일함수의 특성을 보여준다.On the other hand, in the CMOS integration process, there may be a problem that the metal related to the work function of the nMOSFET is disposed on another metal related to the work function of the pMOSFET or is disposed below it conversely. When the present invention is applied, the thickness of the metal Accordingly, the metals of nMOSFET and pMOSFET are not affected by each other and show unique nMOSFET and pMOSFET work function characteristics, respectively.
본 발명에서 제시하는 공정 조건의 변화에 따른 nMOS 및 pMOS 영역에 상이한 일함수를 가지는 게이트 전극을 형성하는 공정기술은 저/대칭적 문턱전압(low/symmetric Vth)을 형성하는 하나의 CMOS 집적 기술이 될 수 있으며, EOT 및 Jg 측면에서도 전혀 성능의 저하가 없다. 또한, 기존의 nMOSFET 일함수 튜닝인 캐핑층(캐핑 메탈층)을 이용할 경우 더 넓은 평탄대역전압 윈도우(flatband voltage window)를 확보할 수 있다. 또한, 종래에 pMOSFET 의 캐핑층이나 SiGe 재료를 사용하는 하이브리드 접근 방법보다 본 발명의 공정 조건의 변화를 통한 방법이 전기적 특성 면에서 우수하다. 본 발명은 공정 조건, 예를 들어 공정 온도에 의해서만 두 개의 저/대칭적 문턱전압을 구현할 수 있으므로, 이러한 조건(예를 들어 도 6의 602 및 603 참조)은 LVT(Low Threshold Voltage) 소자에 적용 가능할 것으로 예상되며 nMOSFET 쌍극자 형성(dipole formation) 접근 방법을 위한 La2O3 캐핑을 사용한다면(예를 들어 도 6의 601 및 603 참조) HVT(High Threshold Voltage) 소자에 적용 가능하다. 이러한 공정은 높은 열 소모 비용(thermal budget)이 아닌 교체 프로세스(replacement gate process)의 열 소모 비용을 모방한 것이므로, 교체 CMOS 집적(replacement CMOS integration)을 적용한 다중 문턱 전압(multiple Vth)을 위한 공정 기술로 채택할 수 있다. The process technology for forming gate electrodes having different work functions in the nMOS and pMOS regions according to the change of process conditions presented in the present invention is a CMOS integration technology for forming low/symmetric threshold voltages (low/symmetric Vth). and there is no performance degradation at all in terms of EOT and Jg. In addition, a wider flatband voltage window can be secured when a capping layer (capping metal layer), which is a conventional nMOSFET work function tuning, is used. In addition, the method through the change of process conditions of the present invention is superior to the conventional hybrid approach using a capping layer of a pMOSFET or a SiGe material in terms of electrical properties. Since the present invention can implement two low/symmetric threshold voltages only by process conditions, for example, process temperature, these conditions (see, for example, 602 and 603 in FIG. 6 ) are applied to LVT (Low Threshold Voltage ) devices. It is expected to be possible and is applicable to HVT (High Threshold Voltage) devices if La 2 O 3 capping is used for the nMOSFET dipole formation approach (see, for example, 601 and 603 in FIG. 6 ). Since this process mimics the heat dissipation cost of the replacement gate process, not the high thermal budget, the process technology for multiple Vth with replacement CMOS integration can be adopted as
이상, 본 발명의 일 실시예에 대하여 설명하였으나, 해당 기술 분야에서 통상의 지식을 가진 자라면 특허청구범위에 기재된 본 발명의 사상으로부터 벗어나지 않는 범위 내에서, 구성 요소의 부가, 변경, 삭제 또는 추가 등에 의해 본 발명을 다양하게 수정 및 변경시킬 수 있을 것이며, 이 또한 본 발명의 권리범위 내에 포함된다고 할 것이다.In the above, an embodiment of the present invention has been described, but those of ordinary skill in the art can add, change, delete or add components within the scope that does not depart from the spirit of the present invention described in the claims. It will be possible to variously modify and change the present invention by, etc., which will also be included within the scope of the present invention.
100: 표시장치
110, 310 : 게이트 유전층
120, 320: 메탈 도펀트
330: 제1금속함유층
340, 1940: 제2금속함유층
1840, 1950: 제3금속함유층
540: 캐핑 메탈층100: display device
110, 310: gate dielectric layer
120, 320: metal dopant
330: first metal-containing layer
340, 1940: second metal-containing layer
1840, 1950: Third metal-containing layer
540: capping metal layer
Claims (15)
상기 nMOS 영역 및 pMOS 영역 상의 일부 또는 전부에 배치된 게이트 유전층;
상기 pMOS 영역의 상기 게이트 유전층 상에 제1금속함유층 및 제2금속함유층이 순차적으로 적층된 제1게이트전극층;
상기 nMOS 영역의 상기 게이트 유전층 상에 제2금속함유층이 적층된 제2게이트전극층을 포함하며,
상기 제1금속함유층과 상기 제2금속함유층은 전기적 특성이 상이하며,
상기 nMOS 영역에 배치된 nMOSFET의 소스 및 드레인 사이에는 메탈 도펀트가 확산되며, 상기 메탈 도펀트는 상기 게이트 유전층 아래의 상기 기판 상에 확산되어 배치된, 반도체 소자.
a semiconductor substrate having an nMOS region and a pMOS region;
a gate dielectric layer disposed over some or all of the nMOS region and the pMOS region;
a first gate electrode layer in which a first metal-containing layer and a second metal-containing layer are sequentially stacked on the gate dielectric layer in the pMOS region;
a second gate electrode layer in which a second metal-containing layer is stacked on the gate dielectric layer of the nMOS region;
The first metal-containing layer and the second metal-containing layer have different electrical characteristics,
A metal dopant is diffused between the source and the drain of the nMOSFET disposed in the nMOS region, and the metal dopant is diffused and disposed on the substrate under the gate dielectric layer.
상기 제1금속함유층은 제1물질이며,
상기 제2금속함유층은 상기 제1물질과 동일하거나 또는 상기 제1물질과 조성비가 상이한 제2물질인, 반도체 소자.
According to claim 1,
The first metal-containing layer is a first material,
The second metal-containing layer is a second material that is the same as the first material or has a composition ratio different from that of the first material.
상기 제1금속함유층은 T1온도에서 형성된 금속 박막이며,
상기 제2금속함유층은 T2온도에서 형성된 금속 박막이며,
상기 T1 은 상기 T2보다 높은, 반도체 소자.
According to claim 1,
The first metal-containing layer is a metal thin film formed at a temperature T1,
The second metal-containing layer is a metal thin film formed at a temperature of T2,
The T1 is higher than the T2, the semiconductor device.
상기 제1게이트전극층의 일함수 값인 WF1와 제2게이트전극층의 일함수 값인 WF2는 WF1 > WF2 의 관계를 가지는, 반도체 소자.
According to claim 1,
WF1, which is the work function value of the first gate electrode layer, and WF2, which is the work function value, of the second gate electrode layer have a relationship of WF1 > WF2.
상기 제1금속함유층 및 상기 제2금속함유층은 TiN 물질을 포함하며,
상기 제1금속함유층의 TiN 물질의 Ti의 구성비율이 상기 제2금속함유층의 TiN물질의 Ti 구성비율보다 높은, 반도체 소자.
According to claim 1,
The first metal-containing layer and the second metal-containing layer include a TiN material,
The semiconductor device of claim 1, wherein a composition ratio of Ti of the TiN material of the first metal-containing layer is higher than a composition ratio of Ti of the TiN material of the second metal-containing layer.
상기 제1게이트전극층 및 상기 제2게이트전극층의 상기 제2금속함유층 상에 제3금속함유층이 적층된, 반도체 소자.
According to claim 1,
A semiconductor device, wherein a third metal-containing layer is stacked on the second metal-containing layer of the first gate electrode layer and the second gate electrode layer.
상기 제1게이트전극층의 상기 제2금속함유층 및 상기 제2게이트전극층의 상기 제2금속함유층 상에는 각각 캐핑메탈층이 배치된, 반도체 소자.
According to claim 1,
A capping metal layer is disposed on the second metal-containing layer of the first gate electrode layer and the second metal-containing layer of the second gate electrode layer, respectively.
상기 게이트 유전층은 유전상수 3.0이상의 고유전율(high-k)의 유전물질을 포함하는, 반도체 소자.
According to claim 1,
The gate dielectric layer comprises a dielectric material having a high dielectric constant (high-k) of a dielectric constant of 3.0 or more, a semiconductor device.
상기 nMOS 영역 및 상기 pMOS 영역 상의 일부 또는 전부에 게이트 유전층을 형성하는 단계;
제1공정조건에서 상기 pMOS 영역의 상기 게이트 유전층 상에 제1금속함유층을 배치하는 단계;
제2공정조건에서 상기 nMOS 영역의 상기 게이트 유전층와 상기 pMOS 영역의 상기 제1금속함유층 상에 제2금속함유층을 배치하는 단계; 및
상기 pMOS 영역 및 상기 nMOS 영역에 각각 제1게이트 전극층 및 제2게이트 전극층을 형성하는 단계를 포함하며,
상기 게이트 유전층을 형성하는 단계 이후에
상기 게이트 유전층 상에 상기 nMOS 영역에 메탈 도펀트를 증착하여 상기 nMOSFET 을 위한 소스 및 드레인 사이에 상기 메탈 도펀트를 확산시키는 단계를 더 포함하며,
상기 메탈 도펀트는 상기 게이트 유전층 아래의 상기 기판 상에 확산되어 배치되는, 반도체 소자의 제조 방법.
forming a source and a drain for the nMOSFET in an nMOS region on the substrate, and forming a source and a drain for the pMOSFET in the pMOS region;
forming a gate dielectric layer on some or all of the nMOS region and the pMOS region;
disposing a first metal-containing layer on the gate dielectric layer of the pMOS region under a first process condition;
disposing a second metal-containing layer on the gate dielectric layer of the nMOS region and the first metal-containing layer of the pMOS region under a second process condition; and
forming a first gate electrode layer and a second gate electrode layer in the pMOS region and the nMOS region, respectively;
After forming the gate dielectric layer
depositing a metal dopant in the nMOS region on the gate dielectric layer to diffuse the metal dopant between a source and a drain for the nMOSFET;
The metal dopant is diffused and disposed on the substrate under the gate dielectric layer.
상기 제1공정조건의 온도는 상기 제2공정조건의 온도보다 높은, 반도체 소자의 제조 방법.
11. The method of claim 10,
The temperature of the first process condition is higher than the temperature of the second process condition, the method of manufacturing a semiconductor device.
상기 제1금속함유층 및 상기 제2금속함유층은 TiN 물질이며,
상기 제1금속함유층 및 상기 제2금속함유층은 증착 공정으로 Ti 및 N을 증착하며,
상기 제1공정조건의 Ti 구성비는 상기 제2공정조건의 Ti 구성비 보다 높은, 반도체 소자의 제조 방법.
11. The method of claim 10,
The first metal-containing layer and the second metal-containing layer are made of a TiN material,
Ti and N are deposited on the first metal-containing layer and the second metal-containing layer by a deposition process,
The method of manufacturing a semiconductor device, wherein the Ti composition ratio of the first process condition is higher than the Ti composition ratio of the second process condition.
상기 제1게이트 전극층 및 상기 제2게이트 전극층을 형성하는 단계는
상기 제2금속함유층 상에 캐핑메탈층을 배치하는 단계를 더 포함하는, 반도체 소자의 제조 방법.
11. The method of claim 10,
The forming of the first gate electrode layer and the second gate electrode layer includes:
The method of claim 1 , further comprising disposing a capping metal layer on the second metal-containing layer.
상기 제2금속함유층을 배치하는 단계 이후에,
제3공정조건에서 상기 nMOS 영역의 상기 제2금속함유층 및 상기 pMOS 영역의 상기 제2금속함유층 상에 제3금속함유층을 배치하는 단계를 포함하는, 반도체 소자의 제조 방법.
11. The method of claim 10,
After disposing the second metal-containing layer,
and disposing a third metal-containing layer on the second metal-containing layer of the nMOS region and the second metal-containing layer of the pMOS region under a third process condition.
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