KR102314976B1 - Memory device and refreshing method thereof - Google Patents

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KR102314976B1
KR102314976B1 KR1020200093042A KR20200093042A KR102314976B1 KR 102314976 B1 KR102314976 B1 KR 102314976B1 KR 1020200093042 A KR1020200093042 A KR 1020200093042A KR 20200093042 A KR20200093042 A KR 20200093042A KR 102314976 B1 KR102314976 B1 KR 102314976B1
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Abstract

<목적>
본 발명은, 메모리 디바이스 및 그 리프레쉬 방법을 제공한다.
<해결 수단>
메모리 디바이스는, 메모리 어레이와 메모리 제어 회로를 포함한다. 메모리 제어 회로는, 액세스 커멘드의 횟수를 카운트하여 제1 카운트값을 생성하고, 리프레쉬 커멘드의 횟수를 카운트하여 제2 카운트값을 생성한다. 메모리 제어 회로는, 제1 카운트값이 제2 카운트값에 동등할 때, 액세스 커멘드에 대응하는 메모리 블록 어드레스 및 메모리 로 어드레스를 래치하여 로 해머 리프레쉬 블록 어드레스 및 로 해머 리프레쉬 로 어드레스를 얻는다. 메모리 제어 회로는, 로 해머 리프레쉬 블록 어드레스 및 로 해머 리프레쉬 로 어드레스에 근거하여, 메모리 블록에 대해서 로 해머 리프레쉬 조작을 실시한다.<Purpose>
The present invention provides a memory device and a method for refreshing the same.
<Solution>
The memory device includes a memory array and a memory control circuit. The memory control circuit generates a first count value by counting the number of access commands, and generates a second count value by counting the number of refresh commands. When the first count value is equal to the second count value, the memory control circuit latches the memory block address and the memory raw address corresponding to the access command to obtain the raw hammer refresh block address and the raw hammer refresh raw address. The memory control circuit performs a raw hammer refresh operation on the memory block based on the raw hammer refresh block address and the raw hammer refresh raw address.

Description

메모리 디바이스 및 그 리프레쉬 방법{MEMORY DEVICE AND REFRESHING METHOD THEREOF}MEMORY DEVICE AND REFRESHING METHOD THEREOF

본 발명은 전자 디바이스에 관한 것으로, 특히 메모리 디바이스 및 메모리 디바이스의 리프레쉬 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an electronic device, and more particularly to a memory device and a method of refreshing a memory device.

다이나믹 메모리는 특정의 사용 상황하에서는, 같은 워드 선의 메모리 셀에 몇번이나 액세스 하는 상황이 발생한다. 이러한 상황하에서는, 몇번이나 반복해 시동되는 메모리 로 어드레스에 인접하는 메모리 로 어드레스의 메모리 셀은, 로 해머(row　hammer) 현상이 발생하여, 인접하는 메모리 셀의 데이터 보존 시간이 단축될 가능성이 있다. 종래 기술에서, 추가의 리프레쉬(refresh) 조작에 의해 로 해머 현상을 배제하고 있다. 하지만, 선택된 워드 선에 대응하는 메모리 셀의 보관 유지 시간은, 시동이 선택된 횟수의 증가와 함께 저하하고, 선택된 워드 선에 대응하는 메모리 셀에 대해 리프레쉬를 계속 실시하는 경우, 원래의 리프레쉬를 필요로 하는 메모리 셀의 시간은 지연된다.In a dynamic memory, a situation occurs in which memory cells of the same word line are accessed many times under certain usage conditions. Under such a situation, a row hammer phenomenon may occur in the memory cells of the memory row address adjacent to the memory raw address that are repeatedly started up many times, and the data retention time of the adjacent memory cells may be shortened. In the prior art, the furnace hammer phenomenon is excluded by an additional refresh operation. However, the retention time of the memory cell corresponding to the selected word line decreases with an increase in the number of times the startup is selected, and when refreshing is continued on the memory cell corresponding to the selected word line, the original refresh is required. The time of the memory cell is delayed.

본 발명은, 메모리 셀의 로 해머 현상(row hammer phenomenon)에 의한 보존된 데이터(stored data)의 소실을 회피하고, 여분의 리프레쉬 조작(redundant refreshing operations)을 줄이기 때문에, 인접하는 2회의 리프레쉬 조작 주기에서, 액세스 조작된 메모리 로 어드레스 중 하나에 대해, 로 해머 리프레쉬 블록 어드레스의 래치 조작 및 리프레쉬 조작을 실시할 수 있는 메모리 디바이스 및 그 리프레쉬 방법을 제공한다.The present invention avoids the loss of stored data due to the row hammer phenomenon of the memory cell and reduces redundant refreshing operations, so that the adjacent two refresh operation cycles A memory device capable of performing a latch operation and a refresh operation of a raw hammer refresh block address with respect to one of the memory raw addresses for which an access operation has been performed, and a refresh method thereof are provided.

본 발명의 메모리 디바이스는, 메모리 어레이(memory array)와, 메모리 제어 회로(memory control circuit)를 포함한다. 메모리 어레이는, 메모리 블록을 복수 가지고, 복수의 메모리 블록의 각각은 메모리 로(memory rows)를 복수 포함한다. 메모리 제어 회로는 복수의 메모리 블록에 결합(couple)된다. 메모리 제어 회로는, 액세스 커멘드(access command)의 횟수를 카운트하여 제1 카운트값을 생성하고, 리프레쉬 커멘드(refreshing command)의 횟수를 카운트하여 제2 카운트값을 생성한다. 메모리 제어 회로는, 제1 카운트값이 제2 카운트값과 같을 때, 액세스 커멘드에 대응하는 메모리 블록 어드레스(memory bank address) 및 메모리 로 어드레스(memory row address)를 래치(latch)하여 로 해머(row hammer) 리프레쉬 블록 어드레스(refreshing bank address) 및 로 해머(row hammer) 리프레쉬 로 어드레스(refreshing row address)를 얻는다. 메모리 제어 회로는, 로 해머 리프레쉬 블록 어드레스 및 로 해머 리프레쉬 로 어드레스에 근거하여, 메모리 블록에 대해 로 해머 리프레쉬 조작(row hammer refreshing operation)을 실시(perform)한다.
본 발명의 실시예에서, 상기 메모리 제어 회로는, 리프레쉬 커멘드의 후의 1회째의 액세스 커멘드에 대응하는 메모리 블록 어드레스 및 메모리 로 어드레스를 래치한다.
본 발명의 실시예에서, 상기 메모리 제어 회로는, 리프레쉬 커멘드를 수신할 때에, 제1 카운트값을 리셋 한다.
본 발명의 실시예에서, 제1 카운트값이 제2 카운트값 보다 작고, 한편, 리프레쉬 커멘드를 수신할 때에, 상기 메모리 제어 회로는, 상기 제2 카운트값을 리셋 한다.
본 발명의 실시예에서, 인접하는 2회의 리프레쉬 커멘드의 주기 내에서, 액세스 커멘드를 수신하고 있지 않을 때에, 상기 메모리 제어 회로는, 메모리 블록 어드레스 및 메모리 로 어드레스를 래치하지 않는다.
본 발명의 실시예에서, 상기 메모리 제어 회로는, 로 해머 리프레쉬 어드레스 버퍼(row hammer refreshing address buffer)와, 어드레스 버퍼 컨트롤러(address buffer controller)와, 리프레쉬 어드레스 버퍼(refreshing address buffer)를 포함한다. 로 해머 리프레쉬 어드레스 버퍼는, 액세스 커멘드, 액세스 커멘드에 대응하는 메모리 블록 어드레스, 액세스 커멘드에 대응하는 메모리 로 어드레스, 리프레쉬 커멘드를 수신한다. 로 해머 리프레쉬 어드레스 버퍼는, 액세스 커멘드를 수신할 때에, 액세스 커멘드의 수신 횟수를 카운트하여 제1 카운트값을 생성하고, 리프레쉬 커멘드를 수신할 때에, 리프레쉬 커멘드의 수신 횟수를 카운트하여 제2 카운트값을 생성한다. 로 해머 리프레쉬 어드레스 버퍼는, 액세스 커멘드, 리프레쉬 커멘드, 제1 카운트값, 제2 카운트값에 근거하여, 래치한 메모리 블록 어드레스 및 래치한 메모리 로 어드레스를 제공한다. 어드레스 버퍼 컨트롤러는, 로 해머 리프레쉬 어드레스 버퍼에 결합된다. 어드레스 버퍼 컨트롤러는, 래치한 메모리 블록 어드레스에 근거하여, 로 해머 리프레쉬 블록 어드레스를 얻는다. 리프레쉬 어드레스 버퍼는, 리프레쉬 커멘드를 수신하고, 리프레쉬 커멘드에 근거하여, 복수의 메모리 서브 블록 중 하나에 대해서, 리프레쉬 로 어드레스를 제공하는 데에 이용된다.
본 발명의 실시예에서, 상기 로 해머 리프레쉬 어드레스 버퍼는, 로 해머 어드레스 래치 신호 생성기와, 복수의 메모리 블록 어드레스 버퍼와, 복수의 메모리 로 어드레스 버퍼를 포함한다. 로 해머 어드레스 래치 신호 생성기는, 제1 카운트값 및 제2 카운트값에 근거하여, 비교 결과를 생성하고, 비교 결과에 근거하여, 어드레스 래치 신호를 제공한다. 복수의 메모리 블록 어드레스 버퍼는, 액세스 커멘드에 대응하는 메모리 블록 어드레스 및 어드레스 래치 신호를 수신하고, 어드레스 래치 신호에 근거하여, 메모리 블록 어드레스를 래치한다. 복수의 메모리 로 어드레스 버퍼는, 액세스 커멘드에 대응하는 메모리 로 어드레스 및 어드레스 래치 신호를 수신하고, 어드레스 래치 신호에 근거하여, 메모리 로 어드레스를 래치한다.
본 발명의 실시예에서, 상기 로 해머 어드레스 래치 신호 생성기는, 제1 카운터와, 제2 카운터와, 논리 비교 회로를 포함한다. 제1 카운터는, 액세스 커멘드를 수신할 때에, 액세스 커멘드의 수신 횟수를 카운트하여, 제1 카운트값을 증대하는 데에 이용된다. 제2 카운터는, 리프레쉬 커멘드를 수신할 때에, 리프레쉬 커멘드의 수신 횟수를 카운트하여, 제2 카운트값을 증대하는 데에 이용된다. 논리 비교 회로는, 제1 카운터 및 제2 카운터에 결합되고, 액세스 커멘드 및 리프레쉬 커멘드를 수신하고, 제1 카운트값 및 제2 카운트값을 비교하고, 비교 결과를 취득하여, 제1 카운트값이 제2 카운트값에 동등한 비교 결과에 근거하여, 인에이블의 어드레스 래치 신호를 생성하는 데에 이용된다.A memory device of the present invention includes a memory array and a memory control circuit. The memory array has a plurality of memory blocks, and each of the plurality of memory blocks includes a plurality of memory rows. A memory control circuit is coupled to the plurality of memory blocks. The memory control circuit generates a first count value by counting the number of times of an access command, and generates a second count value by counting the number of times of a refresh command. When the first count value is equal to the second count value, the memory control circuit latches a memory block address and a memory row address corresponding to the access command, and then performs a row hammer (row). hammer) refresh block address (refreshing bank address) and row hammer refresh row address (refreshing row address). The memory control circuit performs a row hammer refreshing operation on the memory block based on the raw hammer refresh block address and the raw hammer refresh raw address.
In the embodiment of the present invention, the memory control circuit latches the memory block address and memory address corresponding to the first access command after the refresh command.
In an embodiment of the present invention, the memory control circuit resets the first count value when receiving the refresh command.
In an embodiment of the present invention, when the first count value is smaller than the second count value, while receiving the refresh command, the memory control circuit resets the second count value.
In the embodiment of the present invention, when an access command is not received within the period of two adjacent refresh commands, the memory control circuit does not latch the memory block address and the address into the memory.
In an embodiment of the present invention, the memory control circuit includes a row hammer refreshing address buffer, an address buffer controller, and a refreshing address buffer. The raw hammer refresh address buffer receives an access command, a memory block address corresponding to the access command, a memory raw address corresponding to the access command, and a refresh command. When receiving the access command, the raw hammer refresh address buffer counts the number of times the access command is received to generate a first count value, and when receiving the refresh command, counts the number of times the refresh command has been received to obtain a second count value. create The raw hammer refresh address buffer provides the latched memory block address and the latched memory raw address based on the access command, the refresh command, the first count value, and the second count value. The address buffer controller is coupled to the raw hammer refresh address buffer. The address buffer controller obtains a raw hammer refresh block address based on the latched memory block address. The refresh address buffer is used to receive a refresh command and provide a refresh raw address to one of the plurality of memory sub-blocks based on the refresh command.
In an embodiment of the present invention, the raw hammer refresh address buffer includes a raw hammer address latch signal generator, a plurality of memory block address buffers, and a plurality of memory raw address buffers. The raw hammer address latch signal generator generates a comparison result based on the first count value and the second count value, and provides an address latch signal based on the comparison result. The plurality of memory block address buffers receive a memory block address corresponding to an access command and an address latch signal, and latch the memory block address according to the address latch signal. The plurality of memory row address buffers receive a memory row address and an address latch signal corresponding to an access command, and latch the memory row address according to the address latch signal.
In an embodiment of the present invention, the raw hammer address latch signal generator includes a first counter, a second counter, and a logic comparison circuit. The first counter counts the number of times the access command is received when receiving the access command, and is used to increment the first count value. The second counter counts the number of times the refresh command is received when receiving the refresh command, and is used to increment the second count value. The logic comparison circuit is coupled to the first counter and the second counter, receives an access command and a refresh command, compares the first count value and the second count value, and obtains a comparison result, so that the first count value is the first count value. 2 It is used to generate an address latch signal of enable based on the comparison result equal to the count value.

이와 같이, 본 발명은, 여분의 리프레쉬 조작을 줄이기 때문에, 인접하는 2회의 리프레쉬 조작 주기에서, 액세스 조작된 메모리 로 어드레스 중 하나에 대해, 로 해머 리프레쉬 블록 어드레스의 래치 조작 및 리프레쉬 조작을 실시할 수 있다.
본 발명의 상술한 특징과 이점을 더욱 명확화하기 위해, 이하에, 실시예를 예로 들어 도면과 함께 상세한 내용을 설명한다.As described above, in the present invention, since the redundant refresh operation is reduced, the latch operation and the refresh operation of the raw hammer refresh block address can be performed on one of the access-operated memory raw addresses in two adjacent refresh operation cycles. have.
In order to further clarify the above-mentioned features and advantages of the present invention, detailed description will be given below with reference to the drawings by way of examples.

도 1은 본 발명의 실시예에 근거해 도시한 메모리 디바이스의 모식도이다.
도 2는 본 발명의 다른 실시예에 근거해 도시한 메모리 디바이스의 모식도이다.
도 3은 본 발명의 실시예에 근거해 도시한 로 해머 리프레쉬 어드레스 버퍼의 회로 모식도이다.
도 4는 본 발명의 실시예에 근거해 도시한 로 해머 어드레스 래치 신호 생성기의 회로 모식도이다.
도 5는 본 발명의 실시예에 근거해 도시한 메모리 블록 어드레스 버퍼의 회로 모식도이다.
도 6은 본 발명의 실시예에 근거해 도시한 메모리 로 어드레스 버퍼의 회로 모식도이다.
도 7은 본 발명의 실시예에 근거해 도시한 메모리 로 어드레스 버퍼의 회로 모식도이다.
도 8은 본 발명의 실시예에 근거해 도시한 메모리 로 어드레스 버퍼의 회로 모식도이다.
도 9는 본 발명의 실시예에 근거해 도시한 어드레스 버퍼 컨트롤러의 회로 모식도이다.
도 10은 본 발명의 실시예에 근거해 도시한 다중 회로의 회로 모식도이다.
도 11은 본 발명의 실시예에 근거해 도시한 메모리 디바이스의 조작 파형 모식도이다.
도 12는 본 발명의 실시예에 근거해 도시한 메모리 디바이스의 데이터 리프레쉬의 플로차트도이다.1 is a schematic diagram of a memory device shown according to an embodiment of the present invention.
2 is a schematic diagram of a memory device according to another embodiment of the present invention.
Fig. 3 is a circuit schematic diagram of a raw hammer refresh address buffer according to an embodiment of the present invention.
4 is a circuit schematic diagram of a raw hammer address latch signal generator shown according to an embodiment of the present invention.
Fig. 5 is a circuit schematic diagram of a memory block address buffer shown according to an embodiment of the present invention.
6 is a circuit schematic diagram of a memory raw address buffer according to an embodiment of the present invention.
7 is a circuit schematic diagram of a memory raw address buffer according to an embodiment of the present invention.
8 is a circuit schematic diagram of a memory raw address buffer according to an embodiment of the present invention.
Fig. 9 is a circuit schematic diagram of an address buffer controller shown according to an embodiment of the present invention.
Fig. 10 is a circuit schematic diagram of a multi-circuit shown according to an embodiment of the present invention.
11 is a schematic diagram of an operation waveform of a memory device shown according to an embodiment of the present invention.
12 is a flowchart of data refresh of a memory device according to an embodiment of the present invention.

도 1을 참조하면, 도 1은, 본 발명의 실시예에 근거해 도시한 메모리 디바이스의 모식도이다. 메모리 디바이스(100)는, 메모리 어레이(140) 및 메모리 제어 회로(120)를 포함한다. 메모리 어레이(140)는 메모리 블록(140A~140H)를 포함하고, 메모리 블록(140A~140H) 각각은 복수의 메모리 로를 포함한다. 메모리 제어 회로(120)는 메모리 블록(140A~140H)에 대해 순서대로 메모리 셀 데이터 리프레쉬를 실시하고, 각각의 메모리 블록에 보존되는 데이터가 소실하는 것을 회피한다. 본 발명은 메모리 블록의 수를 제한하지 않는다.
본 실시예에서, 메모리 제어 회로(120)는 액세스 커멘드 ACTCMD, 리프레쉬 커멘드 AREFCMD, 액세스 커멘드 ACTCMD에 대응하는 메모리 블록 어드레스 BA_m, 액세스 커멘드 ACTCMD에 대응하는 메모리 로 어드레스 RA_j를 수신한다. 여기서, m은 0~2에 동등하고, j는 0~13에 동등한다. 메모리 제어 회로(120)는, 로 해머 리프레쉬 블록 어드레스와 로 해머 리프레쉬 로 어드레스를 얻기 위해, 액세스 커멘드 ACTCMD 및 리프레쉬 커멘드 AREFCMD를 수신한 횟수가 동일할 때, 액세스 커멘드 ACTCMD에 대응하는 메모리 블록 어드레스 및 메모리 로 어드레스를 래치하고, 한편 메모리 제어 회로(120)는, 로 해머 리프레쉬 블록 어드레스 및 로 해머 리프레쉬 로 어드레스에 근거하여, 메모리 블록(140A~140H)에 대해 로 해머 리프레쉬 조작을 실시하여, 메모리 셀의 로 해머 현상(row hammer phenomenon)으로 인한 저장된 데이터(stored data)의 소실을 회피하고, 여분의 리프레쉬 조작(redundant refreshing operations)을 줄인다.
추가적인 설명으로서 도 2를 참조하면, 도 2는 본 발명의 다른 실시예에 근거해 도시한 메모리 디바이스의 모식도이다. 도 2의 실시예에서, 메모리 블록(140A)은 메모리 서브 블록(142A, 142B)을 포함해도 괜찮다. 다중 회로(150A, 150B)는 각각 메모리 제어 회로(120)에 결합된다. 다중 회로(150A, 150B)는 각각 메모리 서브 블록(142A, 142B)에 대응해 배치된다. 메모리 제어 회로(120)는, 로 해머 리프레쉬 어드레스 버퍼(row hammer refreshing address buffer)(122)(예를 들어, 청구범위의 제1 리프레쉬 어드레스 버퍼)와, 어드레스 버퍼 컨트롤러(124)와, 리프레쉬 어드레스 버퍼(refreshing address buffer)(126)(예를 들어, 청구범위의 제2 리프레쉬 어드레스 버퍼)를 포함한다. 로 해머 리프레쉬 어드레스 버퍼(122)는, 액세스 커멘드 ACTCMD, 액세스 커멘드 ACTCMD에 대응하는 메모리 블록 어드레스 BA_m, 액세스 커멘드 ACTCMD에 대응하는 메모리 로 어드레스 RA_j, 리프레쉬 커멘드 AREFCMD를 수신하는 데에 이용된다. 여기서, m는 0~2에 동등하고, j는 0~13에 동등하다. 로 해머 리프레쉬 어드레스 버퍼(122)는, 액세스 커멘드 ACTCMD를 수신할 때, 액세스 커멘드 ACTCMD의 수신 횟수를 카운트하여 제1 카운트값 C1를 생성하고, 리프레쉬 커멘드 AREFCMD를 수신할 때, 리프레쉬 커멘드 AREFCMD의 수신 횟수를 카운트하여 제2 카운트값 C2를 생성하고, 액세스 커멘드 ACTCMD, 리프레쉬 커멘드 AREFCMD, 제1 카운트값 C1, 제2 카운트값 C2에 근거하여, 래치한 메모리 블록 어드레스 BNKA_m 및 래치한 로 해머 메모리 로 어드레스 X0TM~X13TM, X13NM를 제공한다. 어드레스 버퍼 컨트롤러(124)는, 로 해머 리프레쉬 어드레스 버퍼(122)에 결합된다. 어드레스 버퍼 컨트롤러(124)는, 래치한 메모리 블록 어드레스 BNKA_m에 근거하여, 로 해머 리프레쉬 블록 어드레스 RASB_k를 얻을 수 있다. 또, 리프레쉬 어드레스 버퍼(126)는 리프레쉬 커멘드 AREFCMD를 수신하고, 리프레쉬 커멘드 AREFCMD에 근거하여, 메모리 서브 블록(142A, 142B)에 대해서, 리프레쉬 로 어드레스 X0TR~X13TR, X13NR를 제공하는 데에 이용된다. 본 실시예에서, 메모리 블록(140A)은 메모리 서브 블록(142A, 142B)로 나눌 수 있는 것으로부터, 본 실시예의 리프레쉬 조작은 2회 행해진다.
도 3을 참조하면, 도 3은, 본 발명의 실시예에 근거해 도시한 로 해머 리프레쉬 어드레스 버퍼의 회로 모식도이다. 메모리 제어 회로(120)는, 로 해머 어드레스 래치 신호 생성기(310)와, 메모리 블록 어드레스 버퍼(320_m)와, 메모리 로 어드레스 버퍼(330, 340_i, 350)를 포함한다. 여기서, m는 0~2에 동등하고, i는 1~12에 동등하다. 로 해머 어드레스 래치 신호 생성기(310)는, 제1 카운트값 C1 및 제2 카운트값 C2에 근거하여, 비교 결과를 생성하고, 비교 결과에 근거하여, 어드레스 래치 신호 RHADL를 제공한다. 메모리 블록 어드레스 버퍼(320_m)는, 액세스 커멘드 ACTCMD에 대응하는 메모리 블록 어드레스 BA_m, 리프레쉬 커멘드 AREFCMD, 어드레스 래치 신호 RHADL를 수신하고, 어드레스 래치 신호 RHADL에 근거하여, 메모리 블록 어드레스 BA_m를 래치하고, 래치한 메모리 블록 어드레스 BNKA_m를 제공할 수 있다. 메모리 로 어드레스 버퍼(330, 340_i, 350)는, 액세스 커멘드 ACTCMD에 대응하는 메모리 로 어드레스 RA_i 및 어드레스 래치 신호 RHADL를 수신하고, 어드레스 래치 신호 RHADL에 근거하여, 메모리 로 어드레스 RA_i를 래치하고, 래치한 로 해머 메모리 로 어드레스 X0TM, XiTM, X13TM, X13NM를 각각 제공한다. 여기서, i는 0~12에 동등하다.
계속해서, 도 4를 참조하면, 도 4는, 본 발명의 실시예에 근거하여 도시한 로 해머 어드레스 래치 신호 생성기의 회로 모식도이다. 도 4의 실시예에서, 로 해머 어드레스 래치 신호 생성기(310)는, 제1 카운터(410)와, 제2 카운터(420)와, 논리 비교 회로(430)를 포함한다. 제1 카운터(410)는, 수신단 CK 및 리셋 입력단 RST를 가진다. 제1 카운터(410)의 수신단 CK는, 액세스 커멘드 ACTCMD를 수신하는 데에 이용되고, 또한, 액세스 커멘드 ACTCMD를 수신할 때에, 액세스 커멘드 ACTCMD의 수신 횟수를 카운트하여, 제1 카운트값 C1를 증대하는 데에 이용된다. 제1 카운터(410)의 리셋 입력단 RST는, 리프레쉬 커멘드 AREFCMD를 수신할 때에, 제1 카운트값 C1를 리셋 하는 데에 이용된다.
제2 카운터(420)는, 수신단 CK 및 리셋 입력단 RST를 가진다. 제2 카운터(420)의 수신단 CK는, 리프레쉬 커멘드 AREFCMD를 수신하는 데에 이용되고, 한편, 리프레쉬 커멘드 AREFCMD의 수신 횟수를 카운트하여, 제2 카운트값 C2를 증대하는 데에 이용된다. 제2 카운터(420)의 리셋 입력단 RST는, 고전압 레벨의 리셋 신호 RHRSTB를 수신할 때, 제2 카운트값 C2를 리셋 하는 데에 이용된다.
본 실시예에서, 리프레쉬 커멘드 AREFCMD는 일정한 시간에 생성되는 것으로부터, 제1 카운터(410) 및 제2 카운터(420)의 최대 카운트값은 예측할 수 있는 것이다. 예를 들면, 인접하는 2회의 리프레쉬 커멘드 AREFCMD의 주기는 3. 9μ초이라면, 로 해머 어드레스 래치 신호 생성기(310)는, 가장 많은, 312회의 액세스 커멘드 ACTCMD를 수신할 수 있다. 따라서, 제1 카운터(410) 및 제2 카운터(420)는 11 비트의 카운터를 이용하면 충분하다.
논리 비교 회로(430)는, 제1 카운터(410) 및 제2 카운터(420)에 결합된다. 논리 비교 회로(430)는, 액세스 커멘드 ACTCMD, 리프레쉬 커멘드 AREFCMD, 제1 카운트값 C1, 제2 카운트값 C2를 수신한다. 논리 비교 회로(430)는, XNOR 게이트 XNOR1와, NAND 게이트 NAND1~NAND4와, 지연기 D1~D4와, 검출 신호 생성 회로 DET1, DET2와, 래치 회로 L01, L02와, NOT 게이트 A07를 포함해도 괜찮다. 제1 카운트값 C1를 수신하기 위해서, XNOR 게이트 XNOR1의 제1 입력단은, 제1 카운터(410)에 결합되고, 제2 카운트값 C2를 수신하기 위해서, XNOR 게이트 XNOR1의 제2 입력단은, 제2 카운터(420)에 결합된다. NAND 게이트 NAND1의 제1 입력단은, 지연기 D1를 통해 지연된 액세스 커멘드 ACTCMD를 수신하는 데에 이용되고, NAND 게이트 NAND1의 제2 입력단은, XNOR 게이트 XNOR1의 출력단에 결합된다.
검출 신호 생성 회로 DET1는, P형 트랜지스터 P1 및 N형 트랜지스터 N1를 포함한다. P형 트랜지스터 P1의 제1단은, 시스템 전압 VDD에 결합되고, P형 트랜지스터 P1의 제어단은, 지연기 D2를 통해 지연 되어, 위상이 반전한 리프레쉬 커멘드 AREFCMD를 수신한다. N형 트랜지스터 N1의 제1단은, P형 트랜지스터 P1의 제2단에 결합되어, 검출 신호 생성 회로 DET1의 출력단이 된다. N형 트랜지스터 N1의 제2단은, 참조 전위 VSS에 결합된다. N형 트랜지스터 N1의 제어단은, 지연기 D1, D3를 통해 지연된 액세스 커멘드 ACTCMD를 수신한다. P형 트랜지스터 P1 및 N형 트랜지스터 N1은, 지연된 액세스 커멘드 ACTCMD 및 리프레쉬 커멘드 AREFCMD에 근거하여, N형 트랜지스터 N1의 제1단 및 P형 트랜지스터 P1의 제2단에 의해 검출 신호 DEA를 생성할 수 있다.
검출 신호 생성 회로 DET2는, P형 트랜지스터 P2 및 N형 트랜지스터 N2를 포함한다. P형 트랜지스터 P2의 제1단은, 시스템 전압 VDD에 결합되고, P형 트랜지스터 P2의 제어단은, 지연기 D2를 통해 지연되고, 위상이 반전한 리프레쉬 커멘드 AREFCMD를 수신한다. N형 트랜지스터 N2의 제1단은, P형 트랜지스터 P2의 제2단에 결합되어, 검출 신호 생성 회로 DET2의 출력단이 된다. N형 트랜지스터 N2의 제2단은, 참조 전위 VSS에 결합된다. 지연기 D4를 통해 지연되고, 위상이 반전한 NAND 게이트 NAND1의 출력 결과를 수신하기 위해서, N형 트랜지스터 N2의 제어단은, 지연기 D4에 의해 NAND 게이트 NAND1의 출력단에 결합된다. P형 트랜지스터 P2 및 N형 트랜지스터 N2는, 리프레쉬 커멘드 AREFCMD 및 NAND 게이트 NAND1의 출력 결과에 근거하여, N형 트랜지스터 N2의 제1단 및 P형 트랜지스터 P2의 제2단에 의해 검출 신호 DEB를 생성할 수 있다.
래치 회로 L01은, NOT 게이트 A01~A03를 포함하고, NOT 게이트 A01의 입력단 및 NOT 게이트 A02의 출력단은, 검출 신호 생성 회로 DET1의 출력단에 공통 결합되고, 래치 회로 L01의 입력단으로서 배치된다. NOT 게이트 A01의 출력단 및 NOT 게이트 A02의 입력단은, NOT 게이트 A03의 입력단에 공통 결합된다. NOT 게이트 A03의 출력단은, 래치 회로 L01의 출력단으로서 배치된다. 검출 신호 DEA를 래치 하기 위해서, 래치 회로 L01의 입력단은, 검출 신호 생성 회로 DET1의 출력단에 결합된다. 래치 회로 L02는, NOT 게이트 A04~A06를 포함하고, NOT 게이트 A04의 입력단 및 NOT 게이트 A05의 출력단은, 검출 신호 생성 회로 DET2의 출력단에 공통 결합되고, 래치 회로 L02의 입력단으로서 배치된다. NOT 게이트 A04의 출력단 및 NOT 게이트 A05의 입력단은, NOT 게이트 A06의 입력단에 공통 결합된다. NOT 게이트 A06의 출력단은, 래치 회로 L02의 출력단으로서 배치된다. 검출 신호 DEB를 래치 하기 위해서, 래치 회로 L02의 입력단은, 검출 신호 생성 회로 DET2의 출력단에 결합된다.
NAND 게이트 NAND2의 제1 입력단은, 래치 회로 L01의 출력단에 결합되어, 래치한 검출 신호 DEA를 수신하는 데에 이용된다. NAND 게이트 NAND2의 제2 입력단은, 지연기 D1를 통해 지연된 액세스 커멘드 ACTCMD를 수신하는 데에 이용된다. NAND 게이트 NAND1, NAND2의 논리 연산 결과를 수신하기 위해서, NAND 게이트 NAND3의 제1 입력단은, NAND 게이트 NAND1의 출력단에 결합되고, NAND 게이트 NAND3의 제2 입력단은, NAND 게이트 NAND2의 출력단에 결합된다. NAND 게이트 NAND3는, NAND 게이트 NAND1, NAND2의 논리 연산 결과에 근거하여, NAND 게이트 NAND3의 출력단에 의해 어드레스 래치 신호 RHADL를 출력한다.
NAND 게이트 NAND4의 제1 입력단은, 리프레쉬 커멘드 AREFCMD를 수신하는 데에 이용된다. NAND 게이트 NAND4의 제2 입력단은, 래치한 검출 신호 DEB를 수신하는 데에 이용된다. NOT 게이트 A07의 입력단은, NAND 게이트 NAND4의 출력단에 결합된다. NOT 게이트 A07의 출력단은, 제2 카운터(420)의 리셋 입력단 RST에 결합된다.
도 5를 참조하면, 도 5는, 본 발명의 실시예에 근거해 도시한 메모리 블록 어드레스 버퍼의 회로 모식도이다. 본 실시예의 메모리 블록 어드레스 버퍼(320_m)는, 합계 3개 가진다. 메모리 블록 어드레스 버퍼(320_0)을 예로 하면, 메모리 블록 어드레스 버퍼(320_0)은, 액세스 커멘드 ACTCMD에 대응하는 메모리 블록 어드레스 BA_0, 리프레쉬 커멘드 AREFCMD, 어드레스 래치 신호 RHADL를 수신할 수 있다. 메모리 블록 어드레스 버퍼(320_0)은, NOT 게이트 A08~A16와, 전송 게이트 T01~T04와, 래치 회로 L03, L04를 포함한다.
NOT 게이트 A08의 입력단은, 메모리 블록 어드레스 BA_0을 수신하는 데에 이용된다. NOT 게이트 A08의 출력단은, 전송 게이트 T01의 입력단에 결합된다. NOT 게이트 A09의 입력단은, 액세스 커멘드 ACTCMD를 수신하는 데에 이용된다. NOT 게이트 A09의 출력단은, 전송 게이트 T01의 P채널 게이트에 결합된다. NOT 게이트 A10의 입력단은, NOT 게이트 A09의 출력단에 결합된다. NOT 게이트 A10의 출력단은, 전송 게이트 T01의 N채널 게이트에 결합된다. 전송 게이트 T01의 출력단은, 래치 회로 L03의 입력단에 결합된다. 래치 회로 L03의 출력단은, 전송 게이트 T02, T03의 입력단에 결합된다. 래치 회로 L03는, NOT 게이트 A17, A18를 포함한다. NOT 게이트 A17의 입력단은, NOT 게이트 A18의 출력단 및 전송 게이트 T01의 출력단에 결합된다. NOT 게이트 A17의 출력단은, NOT 게이트 A18의 입력단에 결합된다. NOT 게이트 A11의 입력단은, 리프레쉬 커멘드 AREFCMD를 수신하는 데에 이용된다. NOT 게이트 A11의 출력단은, 전송 게이트 T02의 N채널 게이트 및 전송 게이트 T04의 P채널 게이트에 결합된다. NOT 게이트 A12의 입력단은, 어드레스 래치 신호 RHADL를 수신하는 데에 이용된다. NOT 게이트 A12의 출력단은, 전송 게이트 T03의 P채널 게이트에 결합된다. NOT 게이트 A13의 입력단은, NOT 게이트 A12의 출력단에 결합된다. NOT 게이트 A13의 출력단은, 전송 게이트 T03의 N채널 게이트에 결합된다. 전송 게이트 T03의 출력단은, 래치 회로 L04의 입력단에 결합된다. 래치 회로 L04의 출력단은, 전송 게이트 T04의 입력단에 결합된다. 래치 회로 L04는, NOT 게이트 A19~A21를 포함한다. NOT 게이트 A19의 입력단 및 NOT 게이트 A20의 출력단은, 전송 게이트 T03의 출력단에 공통 결합된다. NOT 게이트 A19의 출력단 및 NOT 게이트 A20의 입력단은, NOT 게이트 A21의 입력단에 공통 결합된다. NOT 게이트 A21의 출력단은, 래치 회로 L04의 입력단으로서 배치된다. NOT 게이트 A14의 입력단은, NOT 게이트 A11의 출력단에 결합된다. NOT 게이트 A14의 출력단은, 전송 게이트 T02의 P채널 게이트 및 전송 게이트 T04의 N채널 게이트에 결합된다. NOT 게이트 A15의 입력단은, 전송 게이트 T02, T04의 출력단에 결합된다. NOT 게이트 A15의 출력단은, NOT 게이트 A16의 입력단에 결합된다. NOT 게이트 A16의 출력단은, 메모리 블록 어드레스 버퍼(320_0)의 출력단에 결합된다.
메모리 블록 어드레스 버퍼(320_1)을 예로 하면, 메모리 블록 어드레스 버퍼(320_1)은, 액세스 커멘드 ACTCMD에 대응하는 메모리 블록 어드레스 BA_1을 수신한다. 또, 메모리 블록 어드레스 버퍼(320_2)를 예로 하면, 메모리 블록 어드레스 버퍼(320_2)는, 액세스 커멘드 ACTCMD에 대응하는 메모리 블록 어드레스 BA_2를 수신한다.
도 6을 참조하면, 도 6은, 본 발명의 실시예에 근거해 도시한 메모리 로 어드레스 버퍼의 회로 모식도이다. 메모리 로 어드레스 버퍼(330)는, 액세스 커멘드 ACTCMD에 대응하는 메모리 로 어드레스 RA_0, 리프레쉬 커멘드 AREFCMD, 어드레스 래치 신호 RHADL를 수신할 수 있다. 메모리 블록 어드레스 버퍼(320_0)은, NOT 게이트 A22~A30와, 전송 게이트 T05~T08와, 래치 회로 L05, L06를 포함한다.
NOT 게이트 A22의 입력단은, 메모리 로 어드레스 RA_0을 수신하는 데에 이용된다. NOT 게이트 A22의 출력단은, 전송 게이트 T05의 입력단에 결합된다. NOT 게이트 A23의 입력단은, 액세스 커멘드 ACTCMD를 수신하는 데에 이용된다. NOT 게이트 A23의 출력단은, 전송 게이트 T05의 P채널 게이트에 결합된다. NOT 게이트 A24의 입력단은, NOT 게이트 A23의 출력단에 결합된다. NOT 게이트 A24의 출력단은, 전송 게이트 T05의 N채널 게이트에 결합된다. 전송 게이트 T05의 출력단은, 래치 회로 L05의 입력단에 결합된다. 래치 회로 L05의 출력단은, 전송 게이트 T06, T07의 입력단에 결합된다. 래치 회로 L05는, NOT 게이트 A31, A32를 포함한다. NOT 게이트 A31의 입력단은, NOT 게이트 A32의 출력단 및 전송 게이트 T05의 출력단에 결합된다. NOT 게이트 A31의 출력단은, NOT 게이트 A32의 입력단에 결합된다. NOT 게이트 A25의 입력단은, 리프레쉬 커멘드 AREFCMD를 수신하는 데에 이용된다. NOT 게이트 A25의 출력단은, 전송 게이트 T06의 N채널 게이트 및 전송 게이트 T08의 P채널 게이트에 결합된다. NOT 게이트 A26의 입력단은, 어드레스 래치 신호 RHADL를 수신하는 데에 이용된다. NOT 게이트 A26의 출력단은, 전송 게이트 T07의 P채널 게이트에 결합된다. NOT 게이트 A27의 입력단은, NOT 게이트 A26의 출력단에 결합된다. NOT 게이트 A27의 출력단은, 전송 게이트 T07의 N채널 게이트에 결합된다. 전송 게이트 T07의 출력단은, 래치 회로 L06의 입력단에 결합된다. 래치 회로 L06의 출력단은, 전송 게이트 T08의 입력단에 결합된다. 래치 회로 L06는, NOT 게이트 A33~A34를 포함한다. NOT 게이트 A33의 입력단 및 NOT 게이트 A34의 출력단은, 전송 게이트 T07의 출력단에 공통 결합된다. NOT 게이트 A33의 출력단 및 NOT 게이트 A34의 입력단은, 래치 회로 L06의 출력단으로서 공통 배치된다. NOT 게이트 A28의 입력단은, NOT 게이트 A25의 출력단에 결합된다. NOT 게이트 A28의 출력단은, 전송 게이트 T06의 P채널 게이트 및 전송 게이트 T08의 N채널 게이트에 결합된다. NOT 게이트 A29의 입력단은, 전송 게이트 T06, T08의 출력단에 결합된다. NOT 게이트 A29의 출력단은, NOT 게이트 A30의 입력단에 결합된다. NOT 게이트 A30의 출력단은, 메모리 로 어드레스 버퍼(330)의 출력단에 결합된다.
도 7을 참조하면, 도 7은, 본 발명의 실시예에 근거해 도시한 메모리 로 어드레스 버퍼의 회로 모식도이다. 본 실시예의 메모리 로 어드레스 버퍼(340_i)는, 합계 12개 가진다. 메모리 로 어드레스 버퍼(340_1)를 예로 하면, 메모리 로 어드레스 버퍼(340_1)는, 액세스 커멘드 ACTCMD에 대응하는 메모리 로 어드레스 RA_1, 리프레쉬 커멘드 AREFCMD, 어드레스 래치 신호 RHADL를 수신할 수 있다. 메모리 로 어드레스 버퍼(340_1)는, NOT 게이트 A35~A43와, 전송 게이트 T09~T12와, 래치 회로 L07, L08를 포함한다.
NOT 게이트 A35의 입력단은, 메모리 로 어드레스 RA_1을 수신하는 데에 이용된다. NOT 게이트 A35의 출력단은, 전송 게이트 T09의 입력단에 결합된다. NOT 게이트 A36의 입력단은, 액세스 커멘드 ACTCMD를 수신하는 데에 이용된다. NOT 게이트 A36의 출력단은, 전송 게이트 T09의 P채널 게이트에 결합된다. NOT 게이트 A37의 입력단은, NOT 게이트 A36의 출력단에 결합된다. NOT 게이트 A37의 출력단은, 전송 게이트 T09의 N채널 게이트에 결합된다. 전송 게이트 T09의 출력단은, 래치 회로 L07의 입력단에 결합된다. 래치 회로 L07의 출력단은, 전송 게이트 T10, T11의 입력단에 결합된다. 래치 회로 L07는, NOT 게이트 A44, A45를 포함한다. NOT 게이트 A44의 입력단은, NOT 게이트 A45의 출력단 및 전송 게이트 T09의 출력단에 결합된다. NOT 게이트 A44의 출력단은, NOT 게이트 A45의 입력단에 결합된다. NOT 게이트 A38의 입력단은, 리프레쉬 커멘드 AREFCMD를 수신하는 데에 이용된다. NOT 게이트 A38의 출력단은, 전송 게이트 T10의 N채널 게이트 및 전송 게이트 T12의 P채널 게이트에 결합된다. NOT 게이트 A39의 입력단은, 어드레스 래치 신호 RHADL를 수신하는 데에 이용된다. NOT 게이트 A39의 출력단은, 전송 게이트 T11의 P채널 게이트에 결합된다. NOT 게이트 A40의 입력단은, NOT 게이트 A39의 출력단에 결합된다. NOT 게이트 A40의 출력단은, 전송 게이트 T11의 N채널 게이트에 결합된다. 전송 게이트 T11의 출력단은, 래치 회로 L08의 입력단에 결합된다. 래치 회로 L08의 출력단은, 전송 게이트 T12의 입력단에 결합된다. 래치 회로 L08는, NOT 게이트 A46~A48를 포함한다. NOT 게이트 A46의 입력단 및 NOT 게이트 A47의 출력단은, 전송 게이트 T11의 출력단에 공통 결합된다. NOT 게이트 A46의 출력단 및 NOT 게이트 A47의 입력단은, NOT 게이트 A48의 입력단에 공통 결합된다. NOT 게이트 A48의 출력단은, 래치 회로 L08의 입력단으로서 배치된다. NOT 게이트 A41의 입력단은, NOT 게이트 A38의 출력단에 결합된다. NOT 게이트 A41의 출력단은, 전송 게이트 T10의 P채널 게이트 및 전송 게이트 T12의 N채널 게이트에 결합된다. NOT 게이트 A42의 입력단은, 전송 게이트 T10, T12의 출력단에 결합된다. NOT 게이트 A42의 출력단은, NOT 게이트 A43의 입력단에 결합된다. NOT 게이트 A43의 출력단은, 메모리 로 어드레스 버퍼(340_1)의 출력단에 결합된다.
메모리 로 어드레스 버퍼(340_2)를 예로 하면, 메모리 로 어드레스 버퍼(340_2)는, 액세스 커멘드 ACTCMD에 대응하는 메모리 로 어드레스 RA_2를 수신한다. 또, 메모리 로 어드레스 버퍼(340_3)을 예로 하면, 메모리 로 어드레스 버퍼(340_3)는, 액세스 커멘드 ACTCMD에 대응하는 메모리 로 어드레스 RA_3을 수신하고, 이것에 근거하여, 유추 한다.
도 8을 참조하면, 도 8은, 본 발명의 실시예에 근거해 도시한 메모리 로 어드레스 버퍼의 회로 모식도이다. 메모리 로 어드레스 버퍼(350)은, 액세스 커멘드 ACTCMD에 대응하는 메모리 로 어드레스 RA_13, 리프레쉬 커멘드 AREFCMD, 어드레스 래치 신호 RHADL를 수신할 수 있다. 메모리 로 어드레스 버퍼(350)는, NOT 게이트 A49~A60와, 전송 게이트 T13~T16와, 래치 회로 L09, L10를 포함한다.
NOT 게이트 A49의 입력단은, 메모리 로 어드레스 RA_13을 수신하는 데에 이용된다. NOT 게이트 A49의 출력단은, 전송 게이트 T13의 입력단에 결합된다. NOT 게이트 A50의 입력단은, 액세스 커멘드 ACTCMD를 수신하는 데에 이용된다. NOT 게이트 A50의 출력단은, 전송 게이트 T13의 P채널 게이트에 결합된다. NOT 게이트 A51의 입력단은, NOT 게이트 A50의 출력단에 결합된다. NOT 게이트 A51의 출력단은, 전송 게이트 T13의 N채널 게이트에 결합된다. 전송 게이트 T13의 출력단은, 래치 회로 L09의 입력단에 결합된다. 래치 회로 L09의 출력단은, 전송 게이트 T14, T15의 입력단에 결합된다. 래치 회로 L09는, NOT 게이트 A61, A62를 포함한다. NOT 게이트 A61의 입력단은, NOT 게이트 A62의 출력단 및 전송 게이트 T13의 출력단에 결합된다. NOT 게이트 A61의 출력단은, NOT 게이트 A62의 입력단에 결합된다. NOT 게이트 A52의 입력단은, 리프레쉬 커멘드 AREFCMD를 수신하는 데에 이용된다. NOT 게이트 A52의 출력단은, 전송 게이트 T14의 N채널 게이트 및 전송 게이트 T16의 P채널 게이트에 결합된다. NOT 게이트 A53의 입력단은, 어드레스 래치 신호 RHADL를 수신하는 데에 이용된다. NOT 게이트 A53의 출력단은, 전송 게이트 T15의 P채널 게이트에 결합된다. NOT 게이트 A54의 입력단은, NOT 게이트 A53의 출력단에 결합된다. NOT 게이트 A54의 출력단은, 전송 게이트 T15의 N채널 게이트에 결합된다. 전송 게이트 T15의 출력단은, 래치 회로 L10의 입력단에 결합된다. 래치 회로 L10의 출력단은, 전송 게이트 T16의 입력단에 결합된다. 래치 회로 L10는, NOT 게이트 A63~A65를 포함한다. NOT 게이트 A63의 입력단 및 NOT 게이트 A64의 출력단은, 전송 게이트 T15의 출력단에 공통 결합된다. NOT 게이트 A63의 출력단 및 NOT 게이트 A64의 입력단은, NOT 게이트 A65의 입력단에 공통 결합된다. NOT 게이트 A65의 출력단은, 래치 회로 L10의 입력단으로서 배치된다. NOT 게이트 A55의 입력단은, NOT 게이트 A52의 출력단에 결합된다. NOT 게이트 A55의 출력단은, 전송 게이트 T14의 P채널 게이트 및 전송 게이트 T16의 N채널 게이트에 결합된다. NOT 게이트 A56의 입력단은, 전송 게이트 T14, T16의 출력단에 결합된다. NOT 게이트 A56의 출력단은, NOT 게이트 A53의 입력단에 결합된다. NOT 게이트 A57의 출력단은, 메모리 로 어드레스 버퍼(350)의 제1 입력단에 결합된다. NOT 게이트 A58의 입력단은, 전송 게이트 T14, T16의 출력단에 결합된다. NOT 게이트 A58의 출력단은, NOT 게이트 A59의 입력단에 결합된다. NOT 게이트 A59의 출력단은, NOT 게이트 A60의 입력단에 결합된다. NOT 게이트 A60의 출력단은, 메모리 로 어드레스 버퍼(350)의 제2 입력단에 결합된다. 주의 해야 할 것으로서 본 실시예는, 도 2에서와 같이, 메모리 서브 블록(142A, 142B)로 나눌 수 있는 메모리 블록(140A)에 적용 가능하다. 메모리 로 어드레스 버퍼(350)는, 하나의 블록 형태의 메모리 블록에 이용하는 경우, 메모리 로 어드레스 버퍼(350)의 NOT 게이트 A58~A60는 삭제해도 괜찮다.
도 9를 참조하면, 도 9는, 본 발명의 실시예에 근거해 도시한 어드레스 버퍼 컨트롤러의 회로 모식도이다. 본 실시예에서, 어드레스 버퍼 컨트롤러(124)는, 메모리 블록 선택 회로(1242)를 포함해도 괜찮다. 메모리 블록 선택 회로(1242)는, 래치한 메모리 블록 어드레스 BNKA_0~BNKA_2를 수신하고, 메모리 블록 어드레스 선택 신호 BNKS_A~BNKS_H로 변환하는 데에 이용된다.
본 실시예에서, 메모리 블록 선택 회로(1242)는, 디멀티플렉서(demultiplexer)여도 괜찮다. 메모리 블록 선택 회로(1242)는, NAND 게이트 BNAND1~BNAND9와, NOT 게이트 B01~B11를 포함한다.
NAND 게이트 BNAND1는, 2개의 입력단을 가진다. NAND 게이트 BNAND1의 한편의 입력단은, 검출 신호 DEA를 수신하고, NAND 게이트 BNAND1의 한편의 입력단은, 리프레쉬 신호 AREF를 수신한다. NAND 게이트 BNAND2의 입력단은, 각각 메모리 블록 어드레스 BNKA_0~BNKA_2를 수신하고, NAND 게이트 BNAND1의 출력단에 결합된다. NAND 게이트 BNAND2의 출력단은, NOT 게이트 B04의 입력단에 결합된다. NOT 게이트 B04의 출력단은, 래치한 메모리 블록 어드레스 선택 신호 BNKS_H를 출력한다. NAND 게이트 BNAND3는, 메모리 블록 어드레스 BNKA_1~BNKA_2를 수신하고, NOT 게이트 B01에 의해 메모리 블록 어드레스 BNKA_1을 수신하고, NAND 게이트 BNAND1의 출력단에 결합된다. NAND 게이트 BNAND3의 출력단은, NOT 게이트 B05의 입력단에 결합된다. NOT 게이트 B05의 출력단은, 래치한 메모리 블록 어드레스 선택 신호 BNKS_G를 출력해, 이것에 근거하여, 유추 한다. 검출 신호 DEA 및 리프레쉬 신호 AREF는, 유효 또는 무효인 메모리 블록 선택 회로(1242)의 근거로 이용된다. 본 실시예에서, 검출 신호 DEA 및 리프레쉬 신호 AREF는, 모두 하이 논리 레벨인 경우, 메모리 블록 선택 회로(1242)는, 무효로 된다. 그렇지 않으면, 메모리 블록 선택 회로(1242)는, 유효하게 된다.
도 10을 참조하면, 도 10은, 본 발명의 실시예에 근거해 도시한 다중 회로의 회로 모식도이다. 본 실시예에서, 다중 회로(150A)를 예로 하면, 다중 회로(150A)는, 논리 회로(152)와, 선택 회로(154)와, 래치 회로(156)를 포함한다. 논리 회로(152)는, 로 해머 리프레쉬 블록 어드레스 RASB_k, 리프레쉬 로 어드레스 X13NR, 리프레쉬 신호 AREF, 메모리 블록 어드레스 선택 신호 BNKS_k, 로 해머 메모리 로 어드레스 X13NM를 수신하는 데에 이용된다. 선택 회로(154)는, 리프레쉬 로 어드레스 XiTR 및 래치한 로 해머 메모리 로 어드레스 XiTM를 수신하는 데에 이용된다. 선택 회로(154)는, 논리 회로(152)의 논리 연산 결과에 근거하여, 래치 회로(156)에 전송되는, 리프레쉬 로 어드레스 X0TR~X12TR 및 래치한 로 해머 메모리 로 어드레스 XiTM 중 하나를 선택할 수 있다.
상세하게 설명하면, 본 실시예에서, 논리 회로(152)는, NOT 게이트 M01~M05와, NAND 게이트 CNAND1~CNAND2와, NOR 게이트 NOR1를 포함해도 괜찮다. 선택 회로(154)는, NOT 게이트 M06~M09와, 전송 게이트 CT1~CT2를 포함해도 괜찮다. 래치 회로(156)는, NOT 게이트 M10~M16와, NAND 게이트 CNAND3의 제1 입력단과, 전송 게이트 CT3~CT4를 포함해도 괜찮다. NOT 게이트 M01~M03는 직렬 접속되고, NOT 게이트 M01의 입력단은, 로 해머 리프레쉬 블록 어드레스 RASB_k를 수신하는 데에 이용된다. NOT 게이트 M03의 입력단은, NAND 게이트 CNAND3 중 하나의 입력단, NOT 게이트 M10의 입력단, 전송 게이트 CT3~CT4의 P채널 게이트에 결합된다. NAND 게이트 CNAND1의 입력단은, 각각 리프레쉬 로 어드레스 X13NR 및 리프레쉬 신호 AREF를 수신한다. NAND 게이트 CNAND1의 출력단은, NOT 게이트 M04에 의해 NOR 게이트 NOR1의 제1 입력단에 결합된다. NAND 게이트 CNAND2의 제1 입력단은, NAND 게이트 CNAND1의 출력단에 결합된다. NAND 게이트 CNAND2의 제2 입력단은, 메모리 블록 어드레스 선택 신호 BNKS_k를 수신하는 데에 이용된다. NAND 게이트 CNAND2의 제３ 입력단은, 래치한 로 해머 메모리 로 어드레스 X13NM를 수신하는 데에 이용된다. NAND 게이트 CNAND2의 출력단은, NOT 게이트 M05에 의해 NOR 게이트 NOR1의 제2 입력단, 전송 게이트 CT1의 P채널 게이트, 전송 게이트 CT2의 N채널 게이트, NOT 게이트 M08의 입력단에 결합된다. NOT 게이트 M08의 출력단은, 전송 게이트 CT1의 N채널 게이트, 전송 게이트 CT2의 P채널 게이트에 결합된다. NOR 게이트 NOR1의 출력단은, 전송 게이트 CT3의 입력단에 결합된다. NOT 게이트 M06의 입력단은, 리프레쉬 로 어드레스 XiTR를 수신한다. NOT 게이트 M06의 출력단은, 전송 게이트 CT1의 입력단에 결합된다. NOT 게이트 M07의 입력단은, 래치한 로 해머 메모리 로 어드레스 XiTM를 수신하는 데에 이용된다. NOT 게이트 M07의 출력단은, 전송 게이트 CT2의 입력단에 결합된다. 전송 게이트 CT1, CT2의 출력단은, NOT 게이트 M09에 의해 전송 게이트 CT4의 입력단에 공통 결합된다. 전송 게이트 CT3의 출력단은, NOT 게이트 M12의 입력단 및 NOT 게이트 M13의 출력단에 결합된다. NOT 게이트 M12의 출력단 및 NOT 게이트 M13의 입력단은, NAND 게이트 CNAND3의 제2 입력단에 공통 결합된다. NAND 게이트 CNAND3의 출력단은, NOT 게이트 M11의 입력단에 결합된다. NOT 게이트 M11의 출력단은, 블록 로 인에이블 신호 RAE13N_k를 출력하는 데에 이용된다. 전송 게이트 CT4의 출력단은, NOT 게이트 M14의 입력단 및 NOT 게이트 M15의 출력단에 결합된다. NOT 게이트 M14의 출력단 및 NOT 게이트 M15의 입력단은, NOT 게이트 M16의 입력단에 공통 결합된다. NOT 게이트 M16의 출력단은, 블록 로 어드레스 신호 XiT13TK를 출력하는데 이용된다.
도 11은, 본 발명의 실시예에 근거해 도시한 메모리 디바이스의 조작 파형 모식도이다. 우선, 도 2, 도 4및 도 11을 참조하면, 타이밍 t0에서, 로 해머 어드레스 래치 신호 생성기(310)는, 액세스 커멘드 ACTCMD를 수신하고, 한편, 제1 카운트값 C1 및 제2 카운트값 C2가 같은 때, XNOR 게이트 XNOR1은, 제1 카운트값 C1 및 제2 카운트값 C2가 같기 때문에, 하이 논리 레벨의 신호를 출력한다. NAND 게이트 NAND1, NAND3는, XNOR 게이트 XNOR1에 제공되는 하이 논리 레벨의 신호 및 지연된 하이 논리 레벨의 액세스 커멘드 ACTCMD를 수신하기 위해, 하이 논리 레벨의 어드레스 래치 신호 RHADL를 출력하고, 액세스 커멘드 ACTCMD에 대응하는 메모리 블록 어드레스 및 메모리 로 어드레스를 래치한다. 이 때, 메모리 제어 회로(120)는, 액세스 커멘드 ACTCMD가 대응하는 메모리 블록 어드레스 및 메모리 로 어드레스에 대해서 액세스 조작을 실시하고, 한편, 하이 논리 레벨의 어드레스 래치 신호 RHADL에 의해 액세스 커멘드 ACTCMD에 대응하는 메모리 블록 어드레스(예를 들면, 메모리 블록 어드레스 BA_m) 및 메모리 로 어드레스를 취득한다. 검출 신호 DEA의 전압 레벨은 액세스 커멘드 ACTCMD를 수신하기 위해, 로 논리 레벨에 유지된다. 그리고, 액세스 커멘드 ACTCMD가 종료하고, 어드레스 래치 신호 RHADL의 논리 레벨이 로 논리 레벨로 인하된다. 검출 신호 생성 회로 DET2는, 지연기 D4를 통해 지연되어, 위상이 반전한 NAND 게이트 NAND1의 출력 결과를 수신하기 위해, 검출 신호 DEB의 전압 레벨을 인하한다. 계속해서 프로세스에서, 검출 신호 DEA의 전압 레벨은 로 논리 레벨에 유지되고, 한편, 제2 카운트값 C2는 일정하기 때문에, 리프레쉬 커멘드 AREFCMD를 수신하기 전에, 수신한 액세스 커멘드 ACTCMD는, 하이 논리 레벨의 어드레스 래치 신호 RHADL를 생성하지 않는다.
계속해서, 타이밍 t1에서, 리프레쉬 커멘드 AREFCMD는 일정한 시간(예를 들면, 3. 9μ초)에 생성된다. 제2 카운트값 C2가 증대되고, 제1 카운트값 C1은 리셋 된다. 이 때, 리프레쉬 신호 AREF의 전압 레벨은 모두 하이 논리 레벨로 인상된다. 때문에, 예를 들면, 다중 회로(150A)에, 블록 로 인에이블 신호 RAE13N_A를 출력하고, 메모리 블록 어드레스 선택 신호 BNKS_A의 메모리 서브 블록(142A)에 대해서 대응하는 로 해머 리프레쉬 조작을 실시하게 한다. 검출 신호 DEA, DEB의 전압 레벨은, 지연된 리프레쉬 커멘드 AREFCMD로 인해 인상된다. 본 실시예에서, 메모리 서브 블록(142A)이 대응하는 로 해머 리프레쉬 조작을 실시할 때, 메모리 서브 블록(142B)는, 대응하는 리프레쉬 조작을 실시할 수 있고, 메모리 서브 블록(142B)의 리프레쉬 조작이 완료하고 나서, 메모리 서브 블록(142A)은, 리프레쉬 조작을 실시한다. 메모리 서브 블록(142A, 142B)은, 모두 리프레쉬 조작을 완료하기 때문에, 리프레쉬 신호 AREF의 전압 레벨은 로 논리 레벨에 인하된다.
여기서, 어드레스 래치 신호 RHADL에 의해 메모리 블록 어드레스 및 메모리 로 어드레스를 래치 하는 조작의 상세에 대하여 설명한다. 도 5~도 8 및 도 11을 동시에 참조하면, 타이밍 t0에서, 메모리 블록 어드레스 버퍼(320_m)는, 액세스 커멘드 ACTCMD를 수신하고, 액세스 커멘드 ACTCMD에 대응하는 메모리 블록 어드레스 BA_m에, 전송 게이트 T01, 래치 회로 L03, 전송 게이트 T02의 경로를 통해, 래치한 메모리 블록 어드레스 BNKA_m를 출력시킨다. 메모리 로 어드레스 버퍼(330)는, 액세스 커멘드 ACTCMD를 수신하고, 액세스 커멘드 ACTCMD에 대응하는 메모리 로 어드레스 RA_0에, 전송 게이트 T05, 래치 회로 L05, 전송 게이트 T06의 경로를 통해, 래치한 로 해머 메모리 로 어드레스 X0TM를 출력시킨다. 메모리 로 어드레스 버퍼(340_i)는, 액세스 커멘드 ACTCMD를 수신하고, 액세스 커멘드 ACTCMD에 대응하는 메모리 로 어드레스 RA_i에, 전송 게이트 T09, 래치 회로 L07, 전송 게이트 T10의 경로를 통해, 래치한 로 해머 메모리 로 어드레스 XiTM를 출력시킨다. 메모리 로 어드레스 버퍼(350)는, 액세스 커멘드 ACTCMD를 수신하고, 액세스 커멘드 ACTCMD에 대응하는 메모리 로 어드레스 RA_13로, 전송 게이트 T13, 래치 회로 L09, 전송 게이트 T14의 경로를 통해, 래치한 로 해머 메모리 로 어드레스 X13TM를 출력시킨다.
그리고, 하이 논리 레벨의 어드레스 래치 신호 RHADL가 생성되기 때문에, 메모리 블록 어드레스 버퍼(320_m)에서, 액세스 커멘드 ACTCMD에 대응하는 메모리 블록 어드레스 BA_m은, 전송 게이트 T01, 래치 회로 L03, 전송 게이트 T03의 경로를 통해, 래치 회로 L04에 래치 된다. 동일하게, 메모리 로 어드레스 버퍼(330)에서, 액세스 커멘드 ACTCMD에 대응하는 메모리 로 어드레스 RA_0은, 전송 게이트 T05, 래치 회로 L05, 전송 게이트 T07의 경로를 통해, 래치 회로 L06에 래치 된다. 메모리 로 어드레스 버퍼(340_i)에서, 액세스 커멘드 ACTCMD에 대응하는 메모리 로 어드레스 RA_i는, 전송 게이트 T09, 래치 회로 L07, 전송 게이트 T11의 경로를 통해, 래치 회로 L08에 래치 된다. 메모리 로 어드레스 버퍼(350)에서, 액세스 커멘드 ACTCMD에 대응하는 메모리 로 어드레스 RA_13은, 전송 게이트 T13, 래치 회로 L09, 전송 게이트 T15의 경로를 통해, 래치 회로 L10에 래치 된다.
계속해서, 타이밍 t2에서, 메모리 블록 어드레스 버퍼(320_m)는, 리프레쉬 커멘드 AREFCMD를 수신하고, 전송 게이트 T02를 절단하여, 전송 게이트 T04를 도통할 수 있다. 래치 회로 L04를 통해 래치한 메모리 블록 어드레스 BA_m는, 전송 게이트 T04에 의해 출력되어 래치한 메모리 블록 어드레스 BNKA_m가 된다. 메모리 로 어드레스 버퍼(330)는, 리프레쉬 커멘드 AREFCMD를 수신하고, 전송 게이트 T06를 절단하여, 전송 게이트 T08를 도통할 수 있다. 래치 회로 L06에서 래치한 메모리 로 어드레스 RA_0은, 전송 게이트 T08를 통해 출력되어, 래치한 로 해머 메모리 로 어드레스 X0TM가 된다.
주의 해야 할 것으로서 래치한 로 해머 메모리 로 어드레스 X0TM의 논리 레벨은, 메모리 로 어드레스 RA_0의 논리 레벨과 반대이다. 따라서, 액세스 되는 메모리 로 어드레스 RA_0에 인접하는 메모리 어드레스의 메모리 셀은, 로 해머 리프레쉬 조작을 행해질 수 있다.
메모리 로 어드레스 버퍼(340_i)는, 리프레쉬 커멘드 AREFCMD를 수신하고, 전송 게이트 T10를 절단하여, 전송 게이트 T12를 도통할 수 있다. 래치 회로 L08에서 래치한 메모리 로 어드레스 RA_i는, 전송 게이트 T12를 통해 출력되어, 래치한 로 해머 메모리 로 어드레스 XiTM가 된다. 메모리 로 어드레스 버퍼(350)는, 리프레쉬 커멘드 AREFCMD를 수신하고, 전송 게이트 T14를 절단하여, 전송 게이트 T16를 도통할 수 있다. 래치 회로 L10에서 래치한 메모리 로 어드레스 RA_13은, 전송 게이트 T16를 통해 출력되어, 래치한 로 해머 메모리 로 어드레스 X13TM가 된다.
도 2, 도 4 및 도 11을 동시에 참조하면, 타이밍 t2에서, 1회째의 액세스 커멘드 ACTCMD가 발생할 때, 래치한 검출 신호 DEA의 전압 레벨은, 하이 논리 레벨에 유지되기 때문에, 로 해머 어드레스 래치 신호 생성기(310)는, 하이 논리 레벨의 어드레스 래치 신호 RHADL를 생성한다. 이 때, 메모리 제어 회로(120)는, 상기 리프레쉬 커멘드 AREFCMD의 뒤의 1회째의 액세스 커멘드 ACTCMD에 대응하는 메모리 블록 어드레스 및 메모리 로 어드레스를 래치 할 수 있다. 이 때, 동일하게 메모리 제어 회로(120)는, 액세스 커멘드 ACTCMD가 대응하는 메모리 블록 어드레스 및 메모리 로 어드레스에 대해 액세스 조작을 실시할 수 있다. 검출 신호 DEA의 전압 레벨은, 지연된 액세스 커멘드 ACTCMD이기 때문에, 로 논리 레벨로 인하되고, 따라서, 후속에서, 액세스 커멘드 ACTCMD를 수신하여 생성되는 제1 카운트값 C1은 제2 카운트값 C2에 동등하지 않다(타이밍 t3). 어드레스 래치 신호 RHADL의 전압 레벨은, 로 논리 레벨에 유지된다. 즉, 제1 카운트값 C1은 제2 카운트값 C2에 동등하지 않은 상황하에서는, 1회째의 액세스 커멘드 ACTCMD에 의해 생성된 래치한 메모리 블록 어드레스 및 메모리 로 어드레스는, 제1 카운트값 C1이 제2 카운트값 C2에 동등해질 때까지, 계속되어 래치되어, 변경한다. 이와 같이, 본 발명은, 메모리 셀의 로 해머 현상에 의해 보존된 데이터의 소실을 회피하고, 여분의 리프레쉬 조작을 줄이기 때문에, 인접하는 2회의 리프레쉬 조작 주기에서, 액세스 조작된 메모리 로 어드레스 중 하나에 대해, 로 해머 리프레쉬 블록 어드레스의 래치 조작 및 리프레쉬 조작을 실시할 수 있다.
제1 카운트값 C1이 제2 카운트값 C2 보다 작고, 한편, 상기 리프레쉬 커멘드를 수신하는 경우, 예를 들면, 타이밍 t4에서, 검출 신호 DEB의 전압 레벨은 하이 논리 레벨에 유지되는 상황하에서는, 로 해머 어드레스 래치 신호 생성기(310)는, 리프레쉬 커멘드 AREFCMD를 수신할 때, 논리 비교 회로(430)에, 하이 논리 레벨의 리셋 신호 RHRSTB를 생성시켜, 제2 카운트값 C2를 리셋 한다.
그 외의 상황하에서는, 인접하는 2회의 리프레쉬 커멘드 AREFCMD의 주기내에서, 액세스 커멘드 ACTCMD를 수신하고 있지 않는 경우, 메모리 제어 회로(120)은, 메모리 블록 어드레스 및 메모리 로 어드레스를 래치하지 않는다. 이와 같이, 메모리 제어 회로(120)은, 여분의 로 해머 리프레쉬 조작을 줄여, 메모리 디바이스의 소비 전력을 저감 할 수 있다.
도 12는, 본 발명의 실시예에 근거해 도시한 메모리 디바이스의 데이터 리프레쉬의 플로차트도이다. 도 12를 참조하면, 메모리 디바이스의 리프레쉬 방법은 적어도 이하의 스텝을 포함한다. 우선은, 스텝 S1210에서, 각각이 메모리 로를 복수 포함한 메모리 블록을 복수 가지는 메모리 어레이를 제공한다. 스텝 S1220에서, 액세스 커멘드의 횟수를 카운트하여 제1 카운트값을 생성하고, 리프레쉬 커멘드의 횟수를 카운트하여 제2 카운트값을 생성한다. 스텝 S1230에서, 제1 카운트값이 제2 카운트값으로 동등해질 때, 액세스 커멘드에 대응하는 메모리 블록 어드레스 및 메모리 로 어드레스를 래치하고, 로 해머 리프레쉬 블록 어드레스 및 로 해머 리프레쉬 로 어드레스를 얻는다. 스텝 S1240에서, 로 해머 리프레쉬 블록 어드레스 및 로 해머 리프레쉬 로 어드레스에 근거하여, 메모리 블록에 대해 로 해머 리프레쉬 조작을 실시하여, 메모리 셀의 로 해머 현상(row hammer phenomenon)으로 인한 저장된 데이터(stored data)의 소실을 회피하고, 여분의 리프레쉬 조작(redundant refreshing operations)을 줄인다. 상술의 스텝의 실시의 상세는, 전술의 복수의 실시예에서 이미 상세하게 설명되고 있어 여기에서는 반복하지 않는다.
이상에서, 본 발명은, 액세스 커멘드, 리프레쉬 커멘드의 횟수를 카운트 하는 것으로, 각각 제1 카운트값, 제2 카운트값을 생성하고, 제1 카운트값이 제2 카운트값에 동등할 때, 액세스 커멘드에 대응하는 메모리 블록 어드레스 및 메모리 로 어드레스를 래치하고, 로 해머 리프레쉬 블록 어드레스 및 로 해머 리프레쉬 로 어드레스를 얻고, 한편, 메모리 제어 회로는, 로 해머 리프레쉬 블록 어드레스 및 로 해머 리프레쉬 로 어드레스에 근거하여, 메모리 블록에 대해 로 해머 리프레쉬 조작을 실시한다. 이와 같이, 본 발명은, 메모리 셀의 로 해머 현상에 의한 보존된 데이터의 소실을 회피하고, 여분의 리프레쉬 조작을 줄이기 때문에, 인접하는 2회의 리프레쉬 조작 주기에서, 액세스 조작된 메모리 로 어드레스 중 하나에 대해, 로 해머 리프레쉬 블록 어드레스의 래치 조작 및 리프레쉬 조작을 실시할 수 있다.
본문은 이상의 실시 예와 같이 개시하지만, 본 발명을 한정하기 위한 것은 아니고, 당업자가 본 발명의 정신의 범위로부터 일탈하지 않는 범위에서, 변경 또는 수정하는 것이 가능하기 때문에, 본 발명의 보호 범위는 특허 청구의 범위에서 한정한 것을 기준으로 한다.
<산업상의 이용 가능성>
본 발명은, 인접하는 2회의 리프레쉬 조작 주기에서, 액세스 조작된 메모리 로 어드레스 중 하나에 대해서, 로 해머 리프레쉬 블록 어드레스의 래치 조작 및 리프레쉬 조작을 실시하고, 메모리 셀의 로 해머 현상에 의한 보존된 데이터의 소실을 회피할 수 있어 여분의 리프레쉬 조작을 줄일 수 있는 메모리 디바이스 및 그 리프레쉬 방법을 제공한다.Referring to Fig. 1, Fig. 1 is a schematic diagram of a memory device shown according to an embodiment of the present invention. The memory device 100 includes a memory array 140 and a memory control circuit 120 . The memory array 140 includes memory blocks 140A to 140H, and each of the memory blocks 140A to 140H includes a plurality of memory rows. The memory control circuit 120 sequentially performs memory cell data refresh for the memory blocks 140A to 140H, and avoids loss of data stored in each memory block. The present invention does not limit the number of memory blocks.
In this embodiment, the memory control circuit 120 receives the access command ACTCMD, the refresh command AREFCMD, the memory block address BA_m corresponding to the access command ACTCMD, and the memory address RA_j corresponding to the access command ACTCMD. Here, m is equivalent to 0-2, and j is equivalent to 0-13. The memory control circuit 120 receives the access command ACTCMD and the refresh command AREFCMD in the same number of times to obtain the raw hammer refresh block address and the raw hammer refresh raw address, the memory block address and memory corresponding to the access command ACTCMD The raw address is latched, while the memory control circuit 120 performs a raw hammer refresh operation on the memory blocks 140A to 140H based on the raw hammer refresh block address and the raw hammer refresh raw address, It avoids the loss of stored data due to the row hammer phenomenon, and reduces redundant refreshing operations.
Referring to FIG. 2 for further explanation, FIG. 2 is a schematic diagram of a memory device according to another embodiment of the present invention. 2, memory block 140A may include memory sub-blocks 142A, 142B. Multiple circuits 150A and 150B are each coupled to memory control circuit 120 . The multiple circuits 150A and 150B are arranged corresponding to the memory sub-blocks 142A and 142B, respectively. The memory control circuit 120 includes a row hammer refreshing address buffer 122 (eg, the first refresh address buffer of the claims), an address buffer controller 124 , and a refresh address buffer (refreshing address buffer) 126 (eg, a second refresh address buffer in the claims). The raw hammer refresh address buffer 122 is used to receive the access command ACTCMD, the memory block address BA_m corresponding to the access command ACTCMD, the memory raw address RA_j corresponding to the access command ACTCMD, and the refresh command AREFCMD. Here, m is equivalent to 0-2, and j is equivalent to 0-13. When receiving the access command ACTCMD, the raw hammer refresh address buffer 122 counts the number of times the access command ACTCMD is received and generates a first count value C1, and when receiving the refresh command AREFCMD, the number of times the refresh command AREFCMD is received is counted to generate a second count value C2, and based on the access command ACTCMD, the refresh command AREFCMD, the first count value C1, and the second count value C2, the latched memory block address BNKA_m and the latched raw hammer memory raw address X0TM Provides ~X13TM, X13NM. The address buffer controller 124 is coupled to the raw hammer refresh address buffer 122 . The address buffer controller 124 can obtain the raw hammer refresh block address RASB_k based on the latched memory block address BNKA_m. Further, the refresh address buffer 126 is used to receive the refresh command AREFCMD and provide refresh raw addresses X0TR to X13TR, X13NR to the memory subblocks 142A and 142B based on the refresh command AREFCMD. In this embodiment, since the memory block 140A can be divided into memory sub-blocks 142A and 142B, the refresh operation in this embodiment is performed twice.
Referring to Fig. 3, Fig. 3 is a circuit schematic diagram of a raw hammer refresh address buffer according to an embodiment of the present invention. The memory control circuit 120 includes a raw hammer address latch signal generator 310 , a memory block address buffer 320_m, and memory raw address buffers 330 , 340_i and 350 . Here, m is equivalent to 0-2 and i is equivalent to 1-12. The raw hammer address latch signal generator 310 generates a comparison result based on the first count value C1 and the second count value C2, and provides the address latch signal RHADL based on the comparison result. The memory block address buffer 320_m receives the memory block address BA_m corresponding to the access command ACTCMD, the refresh command AREFCMD, and the address latch signal RHADL, and based on the address latch signal RHADL, latches the memory block address BA_m and performs the latched operation. The memory block address BNKA_m may be provided. The memory raw address buffers 330, 340_i, and 350 receive the memory raw address RA_i and the address latch signal RHADL corresponding to the access command ACTCMD, and based on the address latch signal RHADL, latch the memory raw address RA_i and perform the latched operation. The raw hammer memory raw addresses X0TM, XiTM, X13TM and X13NM are provided respectively. Here, i is equivalent to 0 to 12.
Referring next to Fig. 4, Fig. 4 is a circuit schematic diagram of a raw hammer address latch signal generator shown according to an embodiment of the present invention. 4 , the raw hammer address latch signal generator 310 includes a first counter 410 , a second counter 420 , and a logic comparison circuit 430 . The first counter 410 has a receiving end CK and a reset input end RST. The receiving end CK of the first counter 410 is used to receive the access command ACTCMD, and when receiving the access command ACTCMD, counts the number of times the access command ACTCMD is received and increments the first count value C1. is used for The reset input terminal RST of the first counter 410 is used to reset the first count value C1 when the refresh command AREFCMD is received.
The second counter 420 has a receiving end CK and a reset input end RST. The receiving end CK of the second counter 420 is used to receive the refresh command AREFCMD, while counting the number of times the refresh command AREFCMD has been received and used to increment the second count value C2. The reset input terminal RST of the second counter 420 is used to reset the second count value C2 when receiving the reset signal RHRSTB of the high voltage level.
In this embodiment, the maximum count values of the first counter 410 and the second counter 420 are predictable from the fact that the refresh command AREFCMD is generated at a predetermined time. For example, if the period of two adjacent refresh commands AREFCMD is 3.9 μsec, the raw hammer address latch signal generator 310 can receive the most access command ACTCMD 312 times. Accordingly, it is sufficient to use an 11-bit counter for the first counter 410 and the second counter 420 .
The logic comparison circuit 430 is coupled to the first counter 410 and the second counter 420 . The logic comparison circuit 430 receives the access command ACTCMD, the refresh command AREFCMD, the first count value C1, and the second count value C2. The logic comparison circuit 430 may include an XNOR gate XNOR1, NAND gates NAND1 to NAND4, delays D1 to D4, detection signal generating circuits DET1 and DET2, latch circuits L01 and L02, and a NOT gate A07. . To receive a first count value C1, a first input of the XNOR gate XNOR1 is coupled to a first counter 410, and to receive a second count value C2, a second input of the XNOR gate XNOR1 comprises a second coupled to the counter 420 . A first input of the NAND gate NAND1 is used to receive the delayed access command ACTCMD through a delay D1, and a second input of the NAND gate NAND1 is coupled to the output of an XNOR gate XNOR1.
The detection signal generating circuit DET1 includes a P-type transistor P1 and an N-type transistor N1. A first stage of the P-type transistor P1 is coupled to the system voltage VDD, and the control stage of the P-type transistor P1 is delayed through a delay D2 to receive the refresh command AREFCMD whose phase is inverted. The first end of the N-type transistor N1 is coupled to the second end of the P-type transistor P1, and becomes an output terminal of the detection signal generating circuit DET1. The second stage of the N-type transistor N1 is coupled to the reference potential VSS. The control stage of the N-type transistor N1 receives the delayed access command ACTCMD through the delays D1 and D3. The P-type transistor P1 and the N-type transistor N1 may generate a detection signal DEA by the first stage of the N-type transistor N1 and the second stage of the P-type transistor P1 based on the delayed access command ACTCMD and the refresh command AREFCMD .
The detection signal generating circuit DET2 includes a P-type transistor P2 and an N-type transistor N2. A first stage of the P-type transistor P2 is coupled to the system voltage VDD, and the control stage of the P-type transistor P2 receives the refresh command AREFCMD delayed through a delay D2 and inverted in phase. The first end of the N-type transistor N2 is coupled to the second end of the P-type transistor P2, and becomes an output terminal of the detection signal generating circuit DET2. The second stage of the N-type transistor N2 is coupled to the reference potential VSS. The control end of the N-type transistor N2 is coupled to the output end of the NAND gate NAND1 by a delay D4 to receive the output result of the NAND gate NAND1 delayed through a delay D4 and inverted in phase. The P-type transistor P2 and the N-type transistor N2 are configured to generate a detection signal DEB by the first stage of the N-type transistor N2 and the second stage of the P-type transistor P2 based on the output results of the refresh command AREFCMD and the NAND gate NAND1. can
The latch circuit L01 includes NOT gates A01 to A03, and the input terminal of the NOT gate A01 and the output terminal of the NOT gate A02 are commonly coupled to the output terminal of the detection signal generating circuit DET1 and disposed as the input terminal of the latch circuit L01. The output terminal of the NOT gate A01 and the input terminal of the NOT gate A02 are commonly coupled to the input terminal of the NOT gate A03. The output terminal of the NOT gate A03 is arranged as the output terminal of the latch circuit L01. In order to latch the detection signal DEA, the input of the latch circuit L01 is coupled to the output of the detection signal generating circuit DET1. The latch circuit L02 includes NOT gates A04 to A06, and the input terminal of the NOT gate A04 and the output terminal of the NOT gate A05 are commonly coupled to the output terminal of the detection signal generating circuit DET2, and disposed as the input terminal of the latch circuit L02. The output terminal of the NOT gate A04 and the input terminal of the NOT gate A05 are commonly coupled to the input terminal of the NOT gate A06. The output terminal of the NOT gate A06 is arranged as the output terminal of the latch circuit L02. In order to latch the detection signal DEB, the input of the latch circuit L02 is coupled to the output of the detection signal generating circuit DET2.
The first input of the NAND gate NAND2 is coupled to the output of the latch circuit L01 and is used to receive the latched detection signal DEA. A second input of the NAND gate NAND2 is used to receive the delayed access command ACTCMD via the delay D1. To receive the result of the logical operation of the NAND gates NAND1 and NAND2, a first input of the NAND gate NAND3 is coupled to an output of the NAND gate NAND1, and a second input of the NAND gate NAND3 is coupled to an output of the NAND gate NAND2. The NAND gate NAND3 outputs the address latch signal RHADL by the output terminal of the NAND gate NAND3 based on the logical operation results of the NAND gates NAND1 and NAND2.
A first input of the NAND gate NAND4 is used to receive the refresh command AREFCMD. The second input terminal of the NAND gate NAND4 is used to receive the latched detection signal DEB. The input of the NOT gate A07 is coupled to the output of the NAND gate NAND4. The output of the NOT gate A07 is coupled to the reset input RST of the second counter 420 .
Referring to Fig. 5, Fig. 5 is a circuit schematic diagram of a memory block address buffer shown according to an embodiment of the present invention. The memory block address buffer 320_m of this embodiment has a total of three. Taking the memory block address buffer 320_0 as an example, the memory block address buffer 320_0 may receive the memory block address BA_0 corresponding to the access command ACTCMD, the refresh command AREFCMD, and the address latch signal RHADL. The memory block address buffer 320_0 includes NOT gates A08 to A16, transfer gates T01 to T04, and latch circuits L03 and L04.
The input of the NOT gate A08 is used to receive the memory block address BA_0. The output of the NOT gate A08 is coupled to the input of the transfer gate T01. The input of the NOT gate A09 is used to receive the access command ACTCMD. The output of the NOT gate A09 is coupled to the P-channel gate of the transfer gate T01. The input of the NOT gate A10 is coupled to the output of the NOT gate A09. The output of the NOT gate A10 is coupled to the N-channel gate of the transfer gate T01. The output of the transfer gate T01 is coupled to the input of the latch circuit L03. The output terminal of the latch circuit L03 is coupled to the input terminals of the transfer gates T02 and T03. The latch circuit L03 includes NOT gates A17 and A18. The input of the NOT gate A17 is coupled to the output of the NOT gate A18 and the output of the transfer gate T01. The output of the NOT gate A17 is coupled to the input of the NOT gate A18. The input terminal of the NOT gate A11 is used to receive the refresh command AREFCMD. The output of the NOT gate A11 is coupled to the N-channel gate of the transfer gate T02 and the P-channel gate of the transfer gate T04. The input of the NOT gate A12 is used to receive the address latch signal RHADL. The output of the NOT gate A12 is coupled to the P-channel gate of the transfer gate T03. The input of the NOT gate A13 is coupled to the output of the NOT gate A12. The output of the NOT gate A13 is coupled to the N-channel gate of the transfer gate T03. The output of the transfer gate T03 is coupled to the input of the latch circuit L04. The output of the latch circuit L04 is coupled to the input of the transfer gate T04. The latch circuit L04 includes NOT gates A19 to A21. The input terminal of the NOT gate A19 and the output terminal of the NOT gate A20 are commonly coupled to the output terminal of the transfer gate T03. The output terminal of the NOT gate A19 and the input terminal of the NOT gate A20 are commonly coupled to the input terminal of the NOT gate A21. The output terminal of the NOT gate A21 is arranged as an input terminal of the latch circuit L04. The input of the NOT gate A14 is coupled to the output of the NOT gate A11. The output of the NOT gate A14 is coupled to the P-channel gate of the transfer gate T02 and the N-channel gate of the transfer gate T04. The input of the NOT gate A15 is coupled to the output of the transfer gates T02 and T04. The output of the NOT gate A15 is coupled to the input of the NOT gate A16. The output terminal of the NOT gate A16 is coupled to the output terminal of the memory block address buffer 320_0.
Taking the memory block address buffer 320_1 as an example, the memory block address buffer 320_1 receives the memory block address BA_1 corresponding to the access command ACTCMD. Also, taking the memory block address buffer 320_2 as an example, the memory block address buffer 320_2 receives the memory block address BA_2 corresponding to the access command ACTCMD.
Referring to Fig. 6, Fig. 6 is a circuit schematic diagram of a memory row address buffer according to an embodiment of the present invention. The memory raw address buffer 330 may receive the memory raw address RA_0 corresponding to the access command ACTCMD, the refresh command AREFCMD, and the address latch signal RHADL. The memory block address buffer 320_0 includes NOT gates A22 to A30, transfer gates T05 to T08, and latch circuits L05 and L06.
The input of NOT gate A22 is used to receive address RA_0 into memory. The output of the NOT gate A22 is coupled to the input of the transfer gate T05. The input of the NOT gate A23 is used to receive the access command ACTCMD. The output of the NOT gate A23 is coupled to the P-channel gate of the transfer gate T05. The input of the NOT gate A24 is coupled to the output of the NOT gate A23. The output of the NOT gate A24 is coupled to the N-channel gate of the transfer gate T05. The output of the transfer gate T05 is coupled to the input of the latch circuit L05. The output terminal of the latch circuit L05 is coupled to the input terminals of the transfer gates T06 and T07. The latch circuit L05 includes NOT gates A31 and A32. The input of the NOT gate A31 is coupled to the output of the NOT gate A32 and the output of the transfer gate T05. The output of the NOT gate A31 is coupled to the input of the NOT gate A32. The input terminal of the NOT gate A25 is used to receive the refresh command AREFCMD. The output of the NOT gate A25 is coupled to the N-channel gate of the transfer gate T06 and the P-channel gate of the transfer gate T08. The input of the NOT gate A26 is used to receive the address latch signal RHADL. The output of the NOT gate A26 is coupled to the P-channel gate of the transfer gate T07. The input of the NOT gate A27 is coupled to the output of the NOT gate A26. The output of the NOT gate A27 is coupled to the N-channel gate of the transfer gate T07. The output of the transfer gate T07 is coupled to the input of the latch circuit L06. The output of the latch circuit L06 is coupled to the input of the transfer gate T08. The latch circuit L06 includes NOT gates A33 to A34. The input terminal of the NOT gate A33 and the output terminal of the NOT gate A34 are commonly coupled to the output terminal of the transfer gate T07. The output terminal of the NOT gate A33 and the input terminal of the NOT gate A34 are disposed in common as the output terminal of the latch circuit L06. The input of the NOT gate A28 is coupled to the output of the NOT gate A25. The output of the NOT gate A28 is coupled to the P-channel gate of the transfer gate T06 and the N-channel gate of the transfer gate T08. The input of the NOT gate A29 is coupled to the output of the transfer gates T06 and T08. The output of the NOT gate A29 is coupled to the input of the NOT gate A30. The output of the NOT gate A30 is coupled to the output of the memory raw address buffer 330 .
Referring to Fig. 7, Fig. 7 is a circuit schematic diagram of a memory row address buffer according to an embodiment of the present invention. The memory raw address buffer 340_i of this embodiment has a total of 12. Taking the memory raw address buffer 340_1 as an example, the memory raw address buffer 340_1 may receive the memory raw address RA_1 corresponding to the access command ACTCMD, the refresh command AREFCMD, and the address latch signal RHADL. The memory raw address buffer 340_1 includes NOT gates A35 to A43, transfer gates T09 to T12, and latch circuits L07 and L08.
The input of NOT gate A35 is used to receive address RA_1 into memory. The output of the NOT gate A35 is coupled to the input of the transfer gate T09. The input of the NOT gate A36 is used to receive the access command ACTCMD. The output of the NOT gate A36 is coupled to the P-channel gate of the transfer gate T09. The input of the NOT gate A37 is coupled to the output of the NOT gate A36. The output of the NOT gate A37 is coupled to the N-channel gate of the transfer gate T09. The output of the transfer gate T09 is coupled to the input of the latch circuit L07. The output terminal of the latch circuit L07 is coupled to the input terminals of the transfer gates T10 and T11. The latch circuit L07 includes NOT gates A44 and A45. The input of the NOT gate A44 is coupled to the output of the NOT gate A45 and the output of the transfer gate T09. The output of the NOT gate A44 is coupled to the input of the NOT gate A45. The input terminal of the NOT gate A38 is used to receive the refresh command AREFCMD. The output of the NOT gate A38 is coupled to the N-channel gate of the transfer gate T10 and the P-channel gate of the transfer gate T12. The input of the NOT gate A39 is used to receive the address latch signal RHADL. The output of the NOT gate A39 is coupled to the P-channel gate of the transfer gate T11. The input of the NOT gate A40 is coupled to the output of the NOT gate A39. The output of the NOT gate A40 is coupled to the N-channel gate of the transfer gate T11. The output of the transfer gate T11 is coupled to the input of the latch circuit L08. The output of the latch circuit L08 is coupled to the input of the transfer gate T12. The latch circuit L08 includes NOT gates A46 to A48. The input terminal of the NOT gate A46 and the output terminal of the NOT gate A47 are commonly coupled to the output terminal of the transfer gate T11. The output terminal of the NOT gate A46 and the input terminal of the NOT gate A47 are commonly coupled to the input terminal of the NOT gate A48. The output terminal of the NOT gate A48 is disposed as an input terminal of the latch circuit L08. The input of the NOT gate A41 is coupled to the output of the NOT gate A38. The output of the NOT gate A41 is coupled to the P-channel gate of the transfer gate T10 and the N-channel gate of the transfer gate T12. The input of the NOT gate A42 is coupled to the output of the transfer gates T10 and T12. The output of the NOT gate A42 is coupled to the input of the NOT gate A43. The output terminal of the NOT gate A43 is coupled to the output terminal of the memory raw address buffer 340_1.
Taking the memory raw address buffer 340_2 as an example, the memory raw address buffer 340_2 receives the memory raw address RA_2 corresponding to the access command ACTCMD. In addition, taking the memory raw address buffer 340_3 as an example, the memory raw address buffer 340_3 receives the memory raw address RA_3 corresponding to the access command ACTCMD, and based on this, makes inferences.
Referring to Fig. 8, Fig. 8 is a circuit schematic diagram of a memory row address buffer according to an embodiment of the present invention. The memory raw address buffer 350 may receive the memory raw address RA_13 corresponding to the access command ACTCMD, the refresh command AREFCMD, and the address latch signal RHADL. The memory raw address buffer 350 includes NOT gates A49 to A60, transfer gates T13 to T16, and latch circuits L09 and L10.
The input of NOT gate A49 is used to receive address RA_13 into memory. The output of the NOT gate A49 is coupled to the input of the transfer gate T13. The input of the NOT gate A50 is used to receive the access command ACTCMD. The output of the NOT gate A50 is coupled to the P-channel gate of the transfer gate T13. The input of the NOT gate A51 is coupled to the output of the NOT gate A50. The output of the NOT gate A51 is coupled to the N-channel gate of the transfer gate T13. The output of the transfer gate T13 is coupled to the input of the latch circuit L09. The output terminal of the latch circuit L09 is coupled to the input terminals of the transfer gates T14 and T15. The latch circuit L09 includes NOT gates A61 and A62. The input of the NOT gate A61 is coupled to the output of the NOT gate A62 and the output of the transfer gate T13. The output of the NOT gate A61 is coupled to the input of the NOT gate A62. The input terminal of the NOT gate A52 is used to receive the refresh command AREFCMD. The output of the NOT gate A52 is coupled to the N-channel gate of the transfer gate T14 and the P-channel gate of the transfer gate T16. The input of the NOT gate A53 is used to receive the address latch signal RHADL. The output of the NOT gate A53 is coupled to the P-channel gate of the transfer gate T15. The input of the NOT gate A54 is coupled to the output of the NOT gate A53. The output of the NOT gate A54 is coupled to the N-channel gate of the transfer gate T15. The output of the transfer gate T15 is coupled to the input of the latch circuit L10. The output of the latch circuit L10 is coupled to the input of the transfer gate T16. The latch circuit L10 includes NOT gates A63 to A65. The input terminal of the NOT gate A63 and the output terminal of the NOT gate A64 are commonly coupled to the output terminal of the transfer gate T15. The output terminal of the NOT gate A63 and the input terminal of the NOT gate A64 are commonly coupled to the input terminal of the NOT gate A65. The output terminal of the NOT gate A65 is arranged as an input terminal of the latch circuit L10. The input of the NOT gate A55 is coupled to the output of the NOT gate A52. The output of the NOT gate A55 is coupled to the P-channel gate of the transfer gate T14 and the N-channel gate of the transfer gate T16. The input of the NOT gate A56 is coupled to the output of the transfer gates T14 and T16. The output of the NOT gate A56 is coupled to the input of the NOT gate A53. The output of the NOT gate A57 is coupled to a first input of the memory raw address buffer 350 . The input of the NOT gate A58 is coupled to the output of the transfer gates T14 and T16. The output of the NOT gate A58 is coupled to the input of the NOT gate A59. The output of the NOT gate A59 is coupled to the input of the NOT gate A60. The output of the NOT gate A60 is coupled to the second input of the memory raw address buffer 350 . It should be noted that the present embodiment is applicable to a memory block 140A that can be divided into memory sub-blocks 142A and 142B, as shown in FIG. 2 . When the memory raw address buffer 350 is used for a single block-type memory block, the NOT gates A58 to A60 of the memory raw address buffer 350 may be deleted.
Referring to Fig. 9, Fig. 9 is a circuit schematic diagram of an address buffer controller shown according to an embodiment of the present invention. In this embodiment, the address buffer controller 124 may include a memory block selection circuit 1242 . The memory block selection circuit 1242 is used to receive the latched memory block addresses BNKA_0 to BNKA_2 and convert them into memory block address selection signals BNKS_A to BNKS_H.
In this embodiment, the memory block selection circuit 1242 may be a demultiplexer. The memory block selection circuit 1242 includes NAND gates BNAND1 to BNAND9 and NOT gates B01 to B11.
The NAND gate BNAND1 has two input terminals. One input terminal of the NAND gate BNAND1 receives the detection signal DEA, and the other input terminal of the NAND gate BNAND1 receives the refresh signal AREF. The input terminal of the NAND gate BNAND2 receives memory block addresses BNKA_0 through BNKA_2, respectively, and is coupled to the output terminal of the NAND gate BNAND1. The output of NAND gate BNAND2 is coupled to the input of NOT gate B04. The output terminal of the NOT gate B04 outputs the latched memory block address selection signal BNKS_H. The NAND gate BNAND3 receives the memory block addresses BNKA_1 to BNKA_2, receives the memory block address BNKA_1 by the NOT gate B01, and is coupled to the output terminal of the NAND gate BNAND1. The output of the NAND gate BNAND3 is coupled to the input of the NOT gate B05. The output terminal of the NOT gate B05 outputs the latched memory block address selection signal BNKS_G, and based on this, infers. The detection signal DEA and the refresh signal AREF are used as a basis for the valid or invalid memory block selection circuit 1242 . In the present embodiment, when both the detection signal DEA and the refresh signal AREF are at high logic levels, the memory block selection circuit 1242 is disabled. Otherwise, the memory block selection circuit 1242 becomes valid.
Referring to Fig. 10, Fig. 10 is a circuit schematic diagram of a multiple circuit shown according to an embodiment of the present invention. In this embodiment, taking the multiple circuit 150A as an example, the multiple circuit 150A includes a logic circuit 152 , a selection circuit 154 , and a latch circuit 156 . The logic circuit 152 is used to receive the raw hammer refresh block address RASB_k, the refresh raw address X13NR, the refresh signal AREF, the memory block address selection signal BNKS_k, and the raw hammer memory raw address X13NM. The selection circuit 154 is used to receive the refresh raw address XiTR and the latched raw hammer memory raw address XiTM. The selection circuit 154 may select one of the refresh raw addresses X0TR to X12TR and the latched raw hammer memory raw addresses XiTM, which are transmitted to the latch circuit 156, based on the result of the logic operation of the logic circuit 152. .
More specifically, in the present embodiment, the logic circuit 152 may include NOT gates M01 to M05, NAND gates CNAND1 to CNAND2, and NOR gates NOR1. The selection circuit 154 may include NOT gates M06 to M09 and transfer gates CT1 to CT2. The latch circuit 156 may include NOT gates M10 to M16, first input terminals of the NAND gates CNAND3, and transfer gates CT3 to CT4. The NOT gates M01 to M03 are connected in series, and the input terminal of the NOT gate M01 is used to receive the raw hammer refresh block address RASB_k. The input of the NOT gate M03 is coupled to the input of one of the NAND gates CNAND3, the input of the NOT gate M10, and the P-channel gates of the transfer gates CT3 to CT4. The input terminal of the NAND gate CNAND1 receives the refresh raw address X13NR and the refresh signal AREF, respectively. The output of the NAND gate CNAND1 is coupled to the first input of the NOR gate NOR1 by a NOT gate M04. A first input of NAND gate CNAND2 is coupled to an output of NAND gate CNAND1. A second input of the NAND gate CNAND2 is used to receive the memory block address selection signal BNKS_k. The third input terminal of the NAND gate CNAND2 is used to receive the latched raw hammer memory raw address X13NM. The output terminal of the NAND gate CNAND2 is coupled by a NOT gate M05 to the second input of the NOR gate NOR1, the P-channel gate of the transfer gate CT1, the N-channel gate of the transfer gate CT2, and the input of the NOT gate M08. The output terminal of the NOT gate M08 is coupled to the N-channel gate of the transfer gate CT1 and the P-channel gate of the transfer gate CT2. The output of the NOR gate NOR1 is coupled to the input of the transfer gate CT3. The input terminal of the NOT gate M06 receives the refresh raw address XiTR. The output of the NOT gate M06 is coupled to the input of the transfer gate CT1. The input terminal of the NOT gate M07 is used to receive the address XiTM into the latched raw hammer memory. The output of the NOT gate M07 is coupled to the input of the transfer gate CT2. The output terminals of the transfer gates CT1 and CT2 are commonly coupled to the input terminal of the transfer gate CT4 by a NOT gate M09. The output of the transfer gate CT3 is coupled to the input of the NOT gate M12 and the output of the NOT gate M13. An output terminal of the NOT gate M12 and an input terminal of the NOT gate M13 are commonly coupled to a second input terminal of the NAND gate CNAND3. The output of the NAND gate CNAND3 is coupled to the input of the NOT gate M11. The output terminal of the NOT gate M11 is used to output the block low enable signal RAE13N_k. The output of the transfer gate CT4 is coupled to the input of the NOT gate M14 and the output of the NOT gate M15. The output terminal of the NOT gate M14 and the input terminal of the NOT gate M15 are commonly coupled to the input terminal of the NOT gate M16. The output terminal of the NOT gate M16 is used to output the block low address signal XiT13TK.
11 is a schematic diagram of an operation waveform of a memory device shown according to an embodiment of the present invention. First, referring to Figs. 2, 4 and 11, at timing t0, the raw hammer address latch signal generator 310 receives the access command ACTCMD, while the first count value C1 and the second count value C2 are At the same time, the XNOR gate XNOR1 outputs a high logic level signal because the first count value C1 and the second count value C2 are equal. The NAND gates NAND1 and NAND3 output an address latch signal RHADL of a high logic level to receive the high logic level signal provided to the XNOR gate XNOR1 and the delayed high logic level access command ACTCMD, and corresponding to the access command ACTCMD. Latch the address into the memory block address and memory. At this time, the memory control circuit 120 performs an access operation on the memory block address and the memory row address to which the access command ACTCMD corresponds, and on the other hand, the memory control circuit 120 corresponds to the access command ACTCMD by the high logic level address latch signal RHADL. A memory block address (eg, memory block address BA_m) and an address into the memory are acquired. The voltage level of the detection signal DEA is maintained at a low logic level to receive the access command ACTCMD. Then, the access command ACTCMD ends, and the logic level of the address latch signal RHADL is lowered to the low logic level. The detection signal generating circuit DET2 lowers the voltage level of the detection signal DEB in order to receive the output result of the NAND gate NAND1 which is delayed through the delay D4 and whose phase is inverted. Continuing in the process, since the voltage level of the detection signal DEA is maintained at the low logic level, while the second count value C2 is constant, before the refresh command AREFCMD is received, the received access command ACTCMD is set at the high logic level. Do not generate the address latch signal RHADL.
Subsequently, at timing t1, the refresh command AREFCMD is generated at a constant time (for example, 3.9 mu sec). The second count value C2 is incremented, and the first count value C1 is reset. At this time, all of the voltage levels of the refresh signal AREF are raised to a high logic level. Therefore, for example, the block raw enable signal RAE13N_A is output to the multiplex circuit 150A, and the corresponding raw hammer refresh operation is performed on the memory sub-block 142A of the memory block address selection signal BNKS_A. The voltage levels of the detection signals DEA and DEB are raised due to the delayed refresh command AREFCMD. In the present embodiment, when the memory sub-block 142A performs the corresponding raw hammer refresh operation, the memory sub-block 142B can perform the corresponding refresh operation, and the memory sub-block 142B performs the refresh operation. After this is completed, the memory sub-block 142A performs a refresh operation. Since the memory sub-blocks 142A and 142B have both completed the refresh operation, the voltage level of the refresh signal AREF is lowered to the low logic level.
Here, details of the operation of latching the memory block address and the address into the memory by the address latch signal RHADL will be described. 5 to 8 and 11 , at timing t0, the memory block address buffer 320_m receives the access command ACTCMD, and at the memory block address BA_m corresponding to the access command ACTCMD, transfer gate T01, latch The latched memory block address BNKA_m is output through the circuit L03 and the path of the transfer gate T02. The memory raw address buffer 330 receives the access command ACTCMD, and is latched into the memory raw address RA_0 corresponding to the access command ACTCMD through the paths of the transfer gate T05, the latch circuit L05, and the transfer gate T06. Address X0TM is output. The memory raw address buffer 340_i receives the access command ACTCMD and latches it to the memory raw address RA_i corresponding to the access command ACTCMD through the paths of the transfer gate T09, the latch circuit L07, and the transfer gate T10. Output the address XiTM. The memory raw address buffer 350 receives the access command ACTCMD, and through the paths of the memory raw address RA_13 corresponding to the access command ACTCMD, the transfer gate T13, the latch circuit L09, and the transfer gate T14, the latched raw hammer memory Output address X13TM.
Then, since the high logic level address latch signal RHADL is generated, in the memory block address buffer 320_m, the memory block address BA_m corresponding to the access command ACTCMD passes through the paths of the transfer gate T01, the latch circuit L03, and the transfer gate T03. through the latch circuit L04. Similarly, in the memory raw address buffer 330, the memory raw address RA_0 corresponding to the access command ACTCMD is latched in the latch circuit L06 through the paths of the transfer gate T05, the latch circuit L05, and the transfer gate T07. In the memory raw address buffer 340_i, the memory raw address RA_i corresponding to the access command ACTCMD is latched in the latch circuit L08 through the paths of the transfer gate T09, the latch circuit L07, and the transfer gate T11. In the memory raw address buffer 350, the memory raw address RA_13 corresponding to the access command ACTCMD is latched in the latch circuit L10 through the paths of the transfer gate T13, the latch circuit L09, and the transfer gate T15.
Subsequently, at timing t2, the memory block address buffer 320_m may receive the refresh command AREFCMD, cut off the transfer gate T02, and conduct the transfer gate T04. The memory block address BA_m latched through the latch circuit L04 is output by the transfer gate T04 and becomes the latched memory block address BNKA_m. The memory raw address buffer 330 may receive the refresh command AREFCMD, cut the transfer gate T06, and conduct the transfer gate T08. The memory raw address RA_0 latched by the latch circuit L06 is output through the transfer gate T08, and becomes the latched raw hammer memory address X0TM.
It should be noted that the logic level of the latched raw hammer memory raw address X0TM is opposite to the logic level of the memory raw address RA_0. Therefore, the memory cell of the memory address adjacent to the memory raw address RA_0 to be accessed can be subjected to the raw hammer refresh operation.
The memory raw address buffer 340_i may receive the refresh command AREFCMD, cut the transfer gate T10, and conduct the transfer gate T12. The memory raw address RA_i latched by the latch circuit L08 is output through the transfer gate T12, and becomes the latched raw hammer memory address XiTM. The memory raw address buffer 350 may receive the refresh command AREFCMD, cut the transfer gate T14, and conduct the transfer gate T16. The memory raw address RA_13 latched by the latch circuit L10 is output through the transfer gate T16, and becomes the latched raw hammer memory address X13TM.
2, 4, and 11 simultaneously, when the first access command ACTCMD occurs at timing t2, the voltage level of the latched detection signal DEA is maintained at a high logic level, so the low hammer address latch signal The generator 310 generates an address latch signal RHADL of a high logic level. At this time, the memory control circuit 120 can latch the memory block address and memory address corresponding to the first access command ACTCMD after the refresh command AREFCMD. At this time, similarly, the memory control circuit 120 may perform an access operation on the memory block address and the memory row address corresponding to the access command ACTCMD. Since the voltage level of the detection signal DEA is the delayed access command ACTCMD, it is lowered to a logical level of , and therefore, subsequently, the first count value C1 generated by receiving the access command ACTCMD is not equal to the second count value C2 (timing t3). The voltage level of the address latch signal RHADL is maintained at the low logic level. That is, under the condition that the first count value C1 is not equal to the second count value C2, the latched memory block address and the memory raw address generated by the first access command ACTCMD have the first count value C1 equal to the second count value C2. It continues to latch and change until it equals the value C2. In this way, the present invention avoids the loss of data stored due to the raw hammer phenomenon of the memory cell and reduces the extra refresh operation. On the other hand, the latch operation and the refresh operation of the raw hammer refresh block address can be performed.
When the first count value C1 is smaller than the second count value C2, on the other hand, when the refresh command is received, for example, at the timing t4, under the condition that the voltage level of the detection signal DEB is maintained at a high logic level, the low hammer When receiving the refresh command AREFCMD, the address latch signal generator 310 generates a high logic level reset signal RHRSTB to the logic comparison circuit 430 to reset the second count value C2.
Under other circumstances, if the access command ACTCMD is not received within the period of two adjacent refresh commands AREFCMD, the memory control circuit 120 does not latch the memory block address and the address into the memory. In this way, the memory control circuit 120 can reduce the extra raw hammer refresh operation, thereby reducing the power consumption of the memory device.
12 is a flowchart of data refresh of a memory device according to an embodiment of the present invention. Referring to FIG. 12 , the method of refreshing the memory device includes at least the following steps. First, in step S1210, a memory array having a plurality of memory blocks each including a plurality of memory rows is provided. In step S1220, a first count value is generated by counting the number of access commands, and a second count value is generated by counting the number of refresh commands. In step S1230, when the first count value is equal to the second count value, the memory block address and the memory raw address corresponding to the access command are latched, and the raw hammer refresh block address and the raw hammer refresh raw address are obtained. In step S1240, on the basis of the raw hammer refresh block address and the raw hammer refresh raw address, a raw hammer refresh operation is performed on the memory block to store data stored due to the row hammer phenomenon of the memory cell avoids the loss of , and reduces redundant refreshing operations. The details of the implementation of the above steps have already been described in detail in the above-described plurality of embodiments and will not be repeated here.
As described above, in the present invention, by counting the number of access commands and refresh commands, a first count value and a second count value are respectively generated, and when the first count value is equal to the second count value, the access command is latch the corresponding memory block address and the address into the memory, and obtain the raw hammer refresh block address and the raw hammer refresh raw address, while the memory control circuit is configured to: A low hammer refresh operation is performed on the block. In this way, the present invention avoids the loss of stored data due to the raw hammer phenomenon of the memory cell and reduces the extra refresh operation. On the other hand, the latch operation and the refresh operation of the raw hammer refresh block address can be performed.
Although the text is disclosed as in the above embodiment, it is not intended to limit the present invention, and changes or modifications are possible by those skilled in the art without departing from the scope of the spirit of the present invention. It is based on what is defined in the claims.
<Industrial Applicability>
In the present invention, in two adjacent refresh operation cycles, a latch operation and a refresh operation of a raw hammer refresh block address are performed for one of the memory raw addresses that have been accessed, and data stored by the raw hammer phenomenon of the memory cell is performed. Provided are a memory device capable of avoiding the loss of a memory device and a method of refreshing the memory device, which can reduce an extra refresh operation.

100：메모리 디바이스
120：메모리 제어 회로
140：메모리 어레이
140A~140H：메모리 블록
ACTCMD：액세스 커멘드
AREFCMD：리프레쉬 커멘드
142A, 142B：메모리 서브 블록
150A, 150B：다중 회로
122：로 해머 리프레쉬 어드레스 버퍼
124：어드레스 버퍼 컨트롤러
126：리프레쉬 어드레스 버퍼
BA_m：메모리 블록 어드레스
RA_j, RA_i：메모리 로 어드레스
XiTM, X0TM~X13TM, X13NM：로 해머 메모리 로 어드레스
BNKA_m, BNKA_0~BNKA_2：메모리 블록 어드레스
RASB_k：로 해머 리프레쉬 블록 어드레스
310：로 해머 어드레스 래치 신호 생성기
320_m：메모리 블록 어드레스 버퍼
330, 340_i, 350：메모리 로 어드레스 버퍼
RHADL：어드레스 래치 신호
410：제1 카운터
420：제2 카운터
430：논리 비교 회로
CK：수신단
RST：리셋 입력단
C1：제1 카운트값
C2：제2 카운트값
RHRSTB：리셋 신호
XNOR1：XNOR 게이트
NAND1~NAND4, BNAND1~BNAND9, CNAND1~CNAND3：NAND 게이트
D1~D4：지연기
DET1, DET2：검출 신호 생성 회로
L01~L10：래치 회로
A01~A65, B01~B11, M01~M16：NOT 게이트
P1, P2：P형 트랜지스터
N1, N2：N형 트랜지스터
VDD：시스템 전압
VSS：참조 전위
DEA, DEB：검출 신호
T01~T16, CT1~CT4：전송 게이트
1242：메모리 블록 선택 회로
152：논리 회로
154：선택 회로
156：래치 회로
NOR1：NOR 게이트
X13NR：리프레쉬 로 어드레스
AREF：리프레쉬 신호
BNKS_A~BNKS_H：메모리 블록 어드레스 선택 신호
X0TR~X13TR, XiTR：리프레쉬 로 어드레스
XiT13TK：블록 로 어드레스 신호
RAE13N_k：블록 로 인에이블 신호
t0~t4：타이밍
S1210~S1240：스텝100: memory device
120: memory control circuit
140: memory array
140A to 140H: memory block
ACTCMD: access command
AREFCMD: Refresh command
142A, 142B: memory sub-block
150A, 150B: Multiple circuit
122: Low hammer refresh address buffer
124: Address buffer controller
126: refresh address buffer
BA_m: Memory block address
RA_j, RA_i: Address to memory
XiTM, X0TM to X13TM, X13NM: Low Hammer Memory Low Address
BNKA_m, BNKA_0 to BNKA_2: Memory block address
RASB_k: Low hammer refresh block address
310: Low hammer address latch signal generator
320_m: memory block address buffer
330, 340_i, 350: Address buffer to memory
RHADL: Address latch signal
410: first counter
420: second counter
430: logic comparison circuit
CK: Receiving end
RST: Reset input
C1: first count value
C2: Second count value
RHRSTB: reset signal
XNOR1: XNOR gate
NAND1 to NAND4, BNAND1 to BNAND9, CNAND1 to CNAND3: NAND gates
D1-D4: Delay
DET1, DET2: Detection signal generation circuit
L01 to L10: Latch circuit
A01 to A65, B01 to B11, M01 to M16: NOT gate
P1, P2: P-type transistor
N1, N2: N-type transistor
VDD: system voltage
VSS: Reference potential
DEA, DEB: detection signal
T01 to T16, CT1 to CT4: transfer gate
1242: Memory block selection circuit
152: logic circuit
154: Selection circuit
156: latch circuit
NOR1: NOR gate
X13NR: Refresh raw address
AREF: Refresh signal
BNKS_A to BNKS_H: Memory block address selection signal
X0TR to X13TR, XiTR: Refresh raw address
XiT13TK: Block Raw Address Signal
RAE13N_k: Block low enable signal
t0 to t4: Timing
S1210 to S1240: Step

Claims (10)

메모리 디바이스에 있어서,
복수의 메모리 블록을 가지는 메모리 어레이 - 상기 복수의 메모리 블록의 각각은 복수의 메모리 로를 포함함 -; 및
상기 복수의 메모리 블록에 결합되는 메모리 제어 회로
를 포함하고,
상기 메모리 제어 회로는,
액세스 커멘드의 횟수를 카운트하여 제1 카운트값을 생성하고, 리프레쉬 커멘드의 횟수를 카운트하여 제2 카운트값을 생성하고, 상기 제1 카운트값이 상기 제2 카운트값과 같을 때, 상기 액세스 커멘드에 대응하는 메모리 블록 어드레스 및 메모리 로 어드레스를 래치하는 제1 리프레쉬 어드레스 버퍼
를 포함하고,
상기 메모리 제어 회로는,
상기 제1 리프레쉬 어드레스 버퍼에 의해 래치된 상기 메모리 블록 어드레스 및 상기 메모리 로 어드레스에 근거하여 리프레쉬 블록 어드레스 및 리프레쉬 로 어드레스를 얻고,
상기 리프레쉬 블록 어드레스 및 상기 리프레쉬 로 어드레스에 근거하여, 상기 복수의 메모리 블록에서 로 해머 현상을 방지하기 위한 리프레쉬 조작을 실시하고,
상기 메모리 제어 회로는,
상기 리프레쉬 커멘드의 뒤의 1회째의 액세스 커멘드에 대응하는 상기 메모리 블록 어드레스 및 상기 메모리 로 어드레스를 래치하고,
인접하는 2회의 상기 리프레쉬 커멘드의 주기에서, 상기 액세스 커멘드를 수신하고 있지 않을 때에, 상기 메모리 블록 어드레스 및 상기 메모리 로 어드레스를 래치하지 않는
메모리 디바이스.A memory device comprising:
a memory array having a plurality of memory blocks, each of the plurality of memory blocks including a plurality of memory rows; and
a memory control circuit coupled to the plurality of memory blocks
including,
The memory control circuit,
A first count value is generated by counting the number of access commands, a second count value is generated by counting the number of refresh commands, and when the first count value is equal to the second count value, corresponding to the access command a first refresh address buffer that latches the address into the memory block address
including,
The memory control circuit,
obtain a refresh block address and a refresh raw address based on the memory block address and the memory raw address latched by the first refresh address buffer;
performing a refresh operation for preventing a raw hammer phenomenon in the plurality of memory blocks based on the refresh block address and the refresh raw address;
The memory control circuit,
latches the memory block address and the memory row address corresponding to a first access command after the refresh command;
When the access command is not received in two adjacent cycles of the refresh command, the memory block address and the memory row address are not latched.
memory device. 삭제delete 제1항에 있어서,
상기 메모리 제어 회로는,
상기 리프레쉬 커멘드를 수신할 때에, 상기 제1 카운트값을 리셋하고,
상기 제1 카운트값이 상기 제2 카운트값 보다 작고, 한편, 상기 리프레쉬 커멘드를 수신할 때에, 상기 제2 카운트값을 리셋하는
메모리 디바이스.According to claim 1,
The memory control circuit,
When the refresh command is received, the first count value is reset;
When the first count value is smaller than the second count value, and on the other hand, when the refresh command is received, the second count value is reset
memory device. 제1항에 있어서,
상기 메모리 제어 회로는,
상기 제1 리프레쉬 어드레스 버퍼에 결합되어 래치한 상기 메모리 블록 어드레스에 근거하여, 상기 리프레쉬 블록 어드레스를 얻는 어드레스 버퍼 컨트롤러; 및
상기 리프레쉬 커멘드를 수신하고, 상기 리프레쉬 커멘드에 근거하여, 복수의 상기 메모리 블록 중 하나에 대해, 리프레쉬 로 어드레스를 제공하는 제2 리프레쉬 어드레스 버퍼
를 더 포함하는 메모리 디바이스.According to claim 1,
The memory control circuit,
an address buffer controller coupled to the first refresh address buffer and obtaining the refresh block address based on the latched memory block address; and
a second refresh address buffer that receives the refresh command and provides a refresh raw address to one of the plurality of memory blocks based on the refresh command
A memory device further comprising a. 제1항에 있어서,
상기 제1 리프레쉬 어드레스 버퍼는,
상기 제1 카운트값 및 상기 제2 카운트값에 근거하여, 비교 결과를 생성하고, 상기 비교 결과에 근거하여, 어드레스 래치 신호를 제공하는 어드레스 래치 신호 생성기와,
상기 액세스 커멘드에 대응하는 상기 메모리 블록 어드레스 및 상기 어드레스 래치 신호를 수신하고, 상기 어드레스 래치 신호에 근거하여, 상기 메모리 블록 어드레스를 래치 하는 복수의 메모리 블록 어드레스 버퍼와,
상기 액세스 커멘드에 대응하는 상기 메모리 로 어드레스 및 상기 어드레스 래치 신호를 수신하고, 상기 어드레스 래치 신호에 근거하여, 상기 메모리 로 어드레스를 래치 하는 복수의 메모리 로 어드레스 버퍼
를 포함하는 메모리 디바이스.According to claim 1,
The first refresh address buffer,
an address latch signal generator that generates a comparison result based on the first count value and the second count value and provides an address latch signal based on the comparison result;
a plurality of memory block address buffers that receive the memory block address corresponding to the access command and the address latch signal, and latch the memory block address according to the address latch signal;
A plurality of memory row address buffers for receiving the memory row address and the address latch signal corresponding to the access command, and latching the memory row address according to the address latch signal
A memory device comprising a. 제5항에 있어서,
상기 어드레스 래치 신호 생성기는,
상기 액세스 커멘드를 수신할 때에, 상기 액세스 커멘드의 수신 횟수를 카운트하여, 상기 제1 카운트값을 증대하는 데에 이용되는 제1 카운터와,
상기 리프레쉬 커멘드를 수신할 때에, 상기 리프레쉬 커멘드의 수신 횟수를 카운트하여, 상기 제2 카운트값을 증대하는 데에 이용되는 제2 카운터와,
상기 제1 카운터 및 상기 제2 카운터에 결합되어, 상기 액세스 커멘드 및 상기 리프레쉬 커멘드를 수신하고, 상기 제1 카운트값 및 상기 제2 카운트값을 비교하여, 상기 비교 결과를 취득하고, 상기 제1 카운트값이 상기 제2 카운트값에 동등한 상기 비교 결과에 근거하여, 인에이블의 상기 어드레스 래치 신호를 생성하는 데에 이용되는 논리 비교 회로
를 포함하는 메모리 디바이스.6. The method of claim 5,
The address latch signal generator,
a first counter used to count the number of times the access command is received and increment the first count value when receiving the access command;
a second counter used to count the number of times the refresh command is received and increment the second count value when the refresh command is received;
coupled to the first counter and the second counter, to receive the access command and the refresh command, compare the first count value and the second count value, to obtain the comparison result; a logic comparison circuit used to generate the address latch signal of enable based on the comparison result in which a value is equal to the second count value
A memory device comprising a. 각각이 메모리 로를 복수 포함한 메모리 블록을 복수 가지는 메모리 어레이를 리프레쉬하는 방법에 있어서,
액세스 커멘드의 횟수를 카운트하여 제1 카운트값을 생성하고, 리프레쉬 커멘드의 횟수를 카운트하여 제2 카운트값을 생성하는 스텝과,
상기 제1 카운트값이 상기 제2 카운트값에 동등할 때, 상기 액세스 커멘드에 대응하는 메모리 블록 어드레스 및 메모리 로 어드레스를 래치하여, 리프레쉬 블록 어드레스 및 리프레쉬 로 어드레스를 얻는 스텝과,
상기 리프레쉬 블록 어드레스 및 상기 리프레쉬 로 어드레스에 근거하여, 상기 복수의 메모리 블록에서 로 해머 현상을 방지하기 위한 리프레쉬 조작을 실시하는 스텝
을 포함하고,
상기 방법은,
상기 리프레쉬 커멘드의 뒤의 1회째의 액세스 커멘드에 대응하는 상기 메모리 블록 어드레스 및 상기 메모리 로 어드레스를 래치 하는 스텝과,
상기 리프레쉬 커멘드의 주기에서, 상기 액세스 커멘드를 수신하고 있지 않을 때, 복수의 상기 메모리 블록 어드레스 및 복수의 상기 메모리 로 어드레스를 래치하지 않는 스텝
을 더 포함하는 리프레쉬 방법.A method for refreshing a memory array having a plurality of memory blocks each including a plurality of memory rows, the method comprising:
generating a first count value by counting the number of access commands and generating a second count value by counting the number of refresh commands;
when the first count value is equal to the second count value, latching a memory block address and a memory raw address corresponding to the access command to obtain a refresh block address and a refresh raw address;
performing a refresh operation for preventing a raw hammer phenomenon in the plurality of memory blocks based on the refresh block address and the refresh raw address
including,
The method is
latching the memory block address and the memory row address corresponding to a first access command after the refresh command;
In the cycle of the refresh command, when the access command is not received, the address of the plurality of memory blocks and the address of the plurality of the memory are not latched
A refresh method further comprising a. 삭제delete 제7항에 있어서,
상기 리프레쉬 커멘드를 수신할 때에, 상기 제1 카운트값을 리셋하는 스텝과,
상기 제1 카운트값이 상기 제2 카운트값 보다 작고, 한편, 상기 리프레쉬 커멘드를 수신할 때, 상기 제2 카운트값을 리셋하는 스텝
을, 더 포함하는 리프레쉬 방법.8. The method of claim 7,
resetting the first count value when receiving the refresh command;
resetting the second count value when the first count value is smaller than the second count value and the refresh command is received
A refresh method further comprising a. 제7항에 있어서,
상기 액세스 커멘드를 수신하는 횟수에 근거해 상기 제1 카운트값을 생성하고, 상기 리프레쉬 커멘드를 수신하는 횟수에 근거해 상기 제2 카운트값을 생성하는 스텝은,
상기 액세스 커멘드, 상기 액세스 커멘드에 대응하는 복수의 상기 메모리 블록 어드레스, 상기 액세스 커멘드에 대응하는 복수의 상기 메모리 로 어드레스 및 상기 리프레쉬 커멘드를 수신하는 것과,
상기 액세스 커멘드를 수신할 때에, 상기 액세스 커멘드의 수신 횟수를 카운트하여 상기 제1 카운트값을 생성하는 것과,
상기 리프레쉬 커멘드를 수신할 때에, 상기 리프레쉬 커멘드의 수신 횟수를 카운트하여 상기 제2 카운트값을 생성하는 것
을 포함하는 리프레쉬 방법.8. The method of claim 7,
The step of generating the first count value based on the number of times the access command is received, and generating the second count value based on the number of times the refresh command is received,
receiving the access command, the plurality of memory block addresses corresponding to the access command, the plurality of memory row addresses corresponding to the access command, and the refresh command;
generating the first count value by counting the number of times the access command is received when receiving the access command;
generating the second count value by counting the number of times the refresh command is received when the refresh command is received
A refresh method comprising a.
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