KR102313728B1 - Semiconductor device with high voltage field effect transistor and junction field effect transistor - Google Patents

Semiconductor device with high voltage field effect transistor and junction field effect transistor Download PDF

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Abstract

고전압 트랜지스터 및 접합 트랜지스터를 포함한 반도체 소자가 개시된다. 본 발명의 반도체 소자는 기판의 상면에 서로 이격되어 배치되는 제1 및 제2 필드 산화막, 상기 제1 및 제2 필드 산화막 사이에 배치되고, 제1 깊이를 갖는 N형의 웰 영역, 상기 N형의 웰 영역에 배치되는 제1 N+ 도핑 영역, 상기 N형의 웰 영역과 이격되어 배치되고, 상기 제1 깊이보다 작은 제2 깊이를 갖고, 상기 N형의 웰 영역을 중심으로 대칭적으로 배치되는 제1 P형 웰 영역 및 제2 P형 웰 영역, 상기 제1 및 제2 P형의 웰 영역에 각각 배치되는 제1 및 제2 P+ 도핑 영역, 상기 제1 P형의 웰 영역과 중첩되고, 상기 제1 필드 산화막 상에 배치되는 제1 게이트 전극 및 상기 제2 P형의 웰 영역과 중첩되고, 상기 제2 필드 산화막 상에 배치되는 제2 게이트 전극을 포함한다.A semiconductor device including a high voltage transistor and a junction transistor is disclosed. The semiconductor device of the present invention includes first and second field oxide layers spaced apart from each other on an upper surface of a substrate, an N-type well region having a first depth and disposed between the first and second field oxide layers, and the N-type well region. a first N+ doped region disposed in the well region of a first P-type well region and a second P-type well region, first and second P+ doped regions respectively disposed in the first and second P-type well regions, overlapping the first P-type well region; a first gate electrode disposed on the first field oxide layer; and a second gate electrode overlapping the second P-type well region and disposed on the second field oxide layer.

Description

접합 트랜지스터와 고전압 트랜지스터를 포함한 반도체 소자{SEMICONDUCTOR DEVICE WITH HIGH VOLTAGE FIELD EFFECT TRANSISTOR AND JUNCTION FIELD EFFECT TRANSISTOR}Semiconductor devices including junction transistors and high voltage transistors

본 발명은 공통 드레인 구조를 갖는 고전압 트랜지스터 및 접합 트랜지스터를 포함한 반도체 소자에 관한 것으로, 더 자세하게는 고전압 트랜지스터 내에 핀치오프 전압 및 전류를 조절할 수 있는 접합 트랜지스터를 갖는 반도체 소자에 관한 것이다.The present invention relates to a semiconductor device including a high voltage transistor having a common drain structure and a junction transistor, and more particularly, to a semiconductor device having a junction transistor capable of controlling a pinch-off voltage and current in a high voltage transistor.

고전압 트랜지스터는 수십에서 수백 볼트 단위의 전원을 제어하는 소자로서, 고전압 전원의 스위칭 기능을 수행한다. 고전압 트랜지스터는 턴-오프 상태에서 전류를 차단하기 위해 높은 전압에서도 항복(Breakdown) 현상이 일어나지 않도록 고내압 성능을 갖추어야 하고, 턴-온상태에서 전력 손실을 줄이기 위해 작은 온저항값을 갖추어야 한다. The high voltage transistor is a device that controls power in units of tens to hundreds of volts, and performs a switching function of the high voltage power supply. In order to block current in the turn-off state, the high-voltage transistor must have high withstand voltage performance to prevent breakdown even at high voltage, and must have a small on-resistance value to reduce power loss in the turn-on state.

접합 트랜지스터는 고전압 트랜지스터와 함께 고전압 전원의 제어장치에 사용되는 소자로서, 고전압 트랜지스터의 게이트를 제어하는 회로는 저전압 트랜지스터들로 구성되므로, 접합 트랜지스터는 핀치오프 현상을 이용하여 상기 회로에 인가되는 전압과 전류가 임계치를 넘지 않도록 제한하는 기능을 수행한다.A junction transistor is a device used in a device for controlling a high voltage power source together with a high voltage transistor. Since the circuit controlling the gate of the high voltage transistor is composed of low voltage transistors, the junction transistor uses a pinch-off phenomenon to control voltage and voltage applied to the circuit. It performs the function of limiting the current not to exceed the threshold.

종래 기술에 의한 고전압 트랜지스터와 접합 트랜지스터는 상기와 같은 성능을 만족시키기 위해 상당한 면적을 필요로 한다. 따라서 고전압 트랜지스터와 접합 트랜지스터는 소형화에 많은 어려움을 갖고 있었다.The high voltage transistor and the junction transistor according to the prior art require a significant area to satisfy the above-described performance. Therefore, high voltage transistors and junction transistors have many difficulties in miniaturization.

상기와 같은 문제점을 해결하기 위해 미국등록특허 US6,168,983B1은 고전압 트랜지스터와 접합 트랜지스터를 결합한 고전압 트랜지스터의 제조방법에 대한 기술을 개시하였다. 그러나 상기 기술에 의한 접합 트랜지스터는 고전압 트랜지스터의 드리프트 드레인 영역으로 사용되는 웰 영역을 접합 트랜지스터의 채널 영역으로 사용하는데, 상기 웰 영역은 고전압 트랜지스터의 온저항 특성에 맞추어 도핑농도가 결정되고, 매립 불순물층의 구조가 결정된다. 따라서 상기 기술에 의한 접합 트랜지스터는 채널 영역이 고전압 트랜지스터의 전기적 특성에 따라 결정됨으로 접합 트랜지스터의 전류-전압 특성을 개별적으로 조절하기 어려운 문제점이 있다.In order to solve the above problems, US Patent No. 6,168,983B1 discloses a technique for manufacturing a high voltage transistor in which a high voltage transistor and a junction transistor are combined. However, the junction transistor according to the above technique uses a well region used as a drift drain region of the high voltage transistor as a channel region of the junction transistor. structure is determined. Accordingly, the junction transistor according to the above technique has a problem in that it is difficult to individually control the current-voltage characteristics of the junction transistor because the channel region is determined according to the electrical characteristics of the high voltage transistor.

미국등록특허 제6,168,983호US Patent No. 6,168,983 미국등록특허 제7,491,611호US Patent No. 7,491,611 미국등록특허 제8,236,656호US Patent No. 8,236,656 미국등록특허 제2014-0104888호US Patent No. 2014-0104888 미국등록특허 제2014-0197466호US Patent No. 2014-0197466

본 발명의 목적은 면적을 최소화하여 집적도를 향상시키는 접합 트랜지스터와 고전압 트랜지스터 구조를 갖는 반도체 소자를 제공하는 것이다.SUMMARY OF THE INVENTION It is an object of the present invention to provide a semiconductor device having a structure of a junction transistor and a high voltage transistor that improves integration by minimizing an area.

본 발명의 또다른 목적은 고전압 트랜지스터의 온저항 특성을 유지하면서 접합 트랜지스터의 핀치오프 특성을 조절할 수 있는 접합 트랜지스터를 갖는 반도체 소자를 제공하는 것이다.Another object of the present invention is to provide a semiconductor device having a junction transistor capable of controlling the pinch-off characteristic of the junction transistor while maintaining the on-resistance characteristic of the high voltage transistor.

본 발명의 또 다른 목적은 접합 트랜지스터의 핀치오프 특성을 유지한 상태에서 전류량의 조절할 수 있는 접합 트랜지스터를 갖는 반도체 소자를 제공하는 것이다. Another object of the present invention is to provide a semiconductor device having a junction transistor in which the amount of current can be adjusted while maintaining the pinch-off characteristic of the junction transistor.

본 발명의 또다른 목적은 접합 트랜지스터의 결합에 영향받지 않고 고전압 트랜지스터의 표면 전계(electric field)가 골고루 분포되는 반도체 소자를 제공하는 것이다.Another object of the present invention is to provide a semiconductor device in which a surface electric field of a high voltage transistor is uniformly distributed without being affected by coupling of a junction transistor.

상술한 문제점을 해결하기 위하여 본 발명의 일 실시예에 따른 반도체 소자는 기판의 상면에 서로 이격되어 배치되는 제1 및 제2 필드 산화막; 상기 제1 및 제2 필드 산화막 사이에 배치되고, 제1 깊이를 갖는 N형의 웰 영역; 상기 N형의 웰 영역에 배치되는 제1 N+ 도핑 영역; 상기 N형의 웰 영역과 이격되어 배치되고, 상기 제1 깊이보다 작은 제2 깊이를 갖고, 상기 N형의 웰 영역을 중심으로 대칭적으로 배치되는 제1 P형 웰 영역 및 제2 P형 웰 영역; 상기 제1 및 제2 P형의 웰 영역에 각각 배치되는 제1 및 제2 P+ 도핑 영역; 상기 제1 P형의 웰 영역과 중첩되고, 상기 제1 필드 산화막 상에 배치되는 제1 게이트 전극; 및 상기 제2 P형의 웰 영역과 중첩되고, 상기 제2 필드 산화막 상에 배치되는 제2 게이트 전극; 을 포함한다.In order to solve the above problems, a semiconductor device according to an embodiment of the present invention includes: first and second field oxide layers disposed on an upper surface of a substrate to be spaced apart from each other; an N-type well region disposed between the first and second field oxide layers and having a first depth; a first N+ doped region disposed in the N-type well region; The first P-type well region and the second P-type well are spaced apart from the N-type well region, have a second depth smaller than the first depth, and are symmetrically disposed about the N-type well region. area; first and second P+ doped regions respectively disposed in the first and second P-type well regions; a first gate electrode overlapping the first P-type well region and disposed on the first field oxide layer; and a second gate electrode overlapping the second P-type well region and disposed on the second field oxide layer. includes

상기 반도체 소자는 상기 제1 및 제2 필드 산화막 상에 각각 배치되는 제1 및 제2 필드 플레이트를 더 포함할 수 있다.The semiconductor device may further include first and second field plates respectively disposed on the first and second field oxide layers.

상기 제1 및 제2 필드 플레이트는 상기 제1 및 제2 게이트 전극과 각각 중첩될 수 있다.The first and second field plates may overlap the first and second gate electrodes, respectively.

상기 반도체 소자는 상기 N형의 웰 영역에 제2 N+ 도핑 영역을 더 포함할 수 있다.The semiconductor device may further include a second N+ doped region in the N-type well region.

상기 제1 N+ 도핑 영역은 접합 트랜지스터의 소스 영역이고, 상기 제2 N+ 도핑 영역은 상기 접합 트랜지스터와 고전압 트랜지스터의 드레인 영역이다.The first N+ doped region is a source region of the junction transistor, and the second N+ doped region is a drain region of the junction transistor and the high voltage transistor.

상기 반도체 소자는 상기 N형의 웰 영역에 배치된 P형의 게이트 영역을 더 포함할 수 있다. The semiconductor device may further include a P-type gate region disposed in the N-type well region.

상기 N형의 웰 영역은 제1 깊이를 갖는 제1 포션 웰 영역과 제2 깊이를 갖는 제2 포션 웰 영역을 포함할 수 있다.The N-type well region may include a first portion well region having a first depth and a second portion well region having a second depth.

상기 제1 깊이는 상기 제2 깊이보다 작을 수 있다.The first depth may be smaller than the second depth.

상기 제1 포션의 N형의 웰 영역에 상기 제1 N+ 도핑 영역이 배치될 수 있다.The first N+ doped region may be disposed in the N-type well region of the first portion.

상기 반도체 소자는 상기 N형의 웰 영역 내에 배치된 적어도 하나의 P형의 매립 불순물층을 더 포함할 수 있다.The semiconductor device may further include at least one P-type buried impurity layer disposed in the N-type well region.

상기 N형의 웰 영역은 상기 기판의 표면과 평행한 방향으로 제1 너비를 갖는 제1 포션 웰 영역과, 제2 너비를 갖는 제2 포션 웰 영역을 포함할 수 있다.The N-type well region may include a first portion well region having a first width and a second portion well region having a second width in a direction parallel to the surface of the substrate.

상기 제1 포션 웰 영역은 상기 제1 N+ 도핑 영역을 더 포함할 수 있다.The first portion well region may further include the first N+ doped region.

상기 제1 포션 웰 영역은, 상기 N형의 웰 영역의 테두리에서 돌출되지 않도록 배치된 것을 특징으로 할 수 있다.The first portion well region may be disposed so as not to protrude from an edge of the N-type well region.

상기 제1 너비는 상기 제2 너비보다 작은 것을 특징으로 한다.The first width is smaller than the second width.

본 발명의 다른 실시예에 따른 반도체 소자는 기판의 표면과 평행한 방향으로 제1 포션 웰 영역과 제2 포션 웰 영역을 포함하는 N형의 웰 영역; 상기 제1 포션 웰 영역에 배치된 제1 N+ 도핑 영역; 및 상기 제2 포션 웰 영역에 배치된 제2 N+ 도핑 영역;을 포함한다.A semiconductor device according to another embodiment of the present invention includes: an N-type well region including a first portion well region and a second portion well region in a direction parallel to a surface of a substrate; a first N+ doped region disposed in the first portion well region; and a second N+ doped region disposed in the second portion well region.

상기 제1 포션 웰 영역은, 상기 N형의 웰 영역의 테두리에서 돌출되지 않는 것을 특징으로 한다.The first portion well region may not protrude from an edge of the N-type well region.

상기 제1 포션 웰 영역의 너비는 상기 제2 포션 웰 영역의 너비 보다 작은 것을 특징으로 한다.A width of the first portion well region may be smaller than a width of the second portion well region.

상기 제1 포션 웰 영역의 깊이는 상기 제2 포션 웰 영역의 깊이와 작거나 같은 것을 특징으로 한다.A depth of the first portion well region may be less than or equal to a depth of the second portion well region.

본 발명의 반도체 소자는 고전압 트랜지스터와 접합 트랜지스터가 드레인을 공유함으로써 집적도를 향상시킬 수 있다.In the semiconductor device of the present invention, the high-voltage transistor and the junction transistor share a drain, so that the degree of integration can be improved.

또한, 본 발명에 의한 반도체 소자는 기존의 고전압 트랜지스터에 접합 트랜지스터 영역을 완전히 삽입함으로써 설계상의 이점이 있다.In addition, the semiconductor device according to the present invention has a design advantage by completely inserting the junction transistor region into the existing high voltage transistor.

또한, 본 발명에 의한 반도체 소자는 고전압 트랜지스터의 채널 영역에 형성되는 N형의 웰 영역에 채널 폭 방향으로 접합 트랜지스터의 P형의 웰 영역을 형성함으로써 고전압 트랜지스터의 전기적 특성을 유지하면서도 접합 트랜지스터의 핀치오프 특성을 개별적으로 조절할 수 있다.In addition, in the semiconductor device according to the present invention, the P-type well region of the junction transistor is formed in the channel width direction in the N-type well region formed in the channel region of the high voltage transistor, thereby maintaining the electrical characteristics of the high voltage transistor and pinching the junction transistor. The off characteristic can be adjusted individually.

또한, 본 발명에 의한 반도체 소자는 접합 트랜지스터의 소스 영역을 위한 웰 영역의 면적을 줄임으로써 RESURF가 무너지지 않는 효과가 있다.In addition, the semiconductor device according to the present invention has an effect that the RESURF does not collapse by reducing the area of the well region for the source region of the junction transistor.

또한 본 발명에 의한 반도체 소자는 접합 트랜지스터의 웰 영역의 면적을 줄임으로써 표면 전계가 고르게 분포되어 더 높은 항복 전압을 가질 수 있다.In addition, the semiconductor device according to the present invention can have a higher breakdown voltage because the surface electric field is evenly distributed by reducing the area of the well region of the junction transistor.

또한 본 발명에 의한 반도체 전압은 높은 항복 전압으로 동작할 수 있어 접합 트랜지스터를 고전압 트랜지스터와 동일한 전압 영역에서 활용할 수 있는 효과가 있다.In addition, the semiconductor voltage according to the present invention can operate with a high breakdown voltage, so that the junction transistor can be used in the same voltage region as the high voltage transistor.

또한 본 발명에 의한 반도체 소자는 접합 트랜지스터의 소스 영역의 면적을 개별적으로 조절함으로써 핀치오프의 변화 없이 전류량을 개별적으로 조절할 수 있다. In addition, in the semiconductor device according to the present invention, the amount of current can be individually adjusted without changing the pinch-off by individually adjusting the area of the source region of the junction transistor.

도 1은 본 발명의 실시예들에 따른 블럭도이다.
도 2는 비교예에 따른 반도체 소자의 상면도(top-view)이다.
도 3은 본 발명의 일 실시예에 따른 반도체 소자의 상면도이다.
도 4는 도 3에 도시된 반도체 소자의 일부를 확대한 도면이다.
도 5는 도 3에 도시된 A-A'의 단면도(cross-sectional view)이다.
도 6은 도 3에 도시된 B-B'의 실시예들에 따른 단면도이다.
도 7은 본 발명의 다른 실시예에 따른 반도체 소자의 상면도이다.
도 8은 도 7에 도시된 C-C'의 실시예들에 따른 단면도다.
도 9는 도 7에 도시된 D-D'의 실시예들에 따른 단면도다.
도 10은 본 발명의 다른 실시예에 따른 반도체 소자의 상면도이다.
도 11은 본 발명의 다른 실시예들에 따른 반도체 소자의 상면도이다.
도 12는 본 발명의 실시예 및 비교예에 따른 반도체 소자의 전압-전류 그래프이다.
도 13은 비교예 및 본 발명에 따른 반도체 소자의 전계 분포를 나타낸 그래프이다.1 is a block diagram according to embodiments of the present invention.
2 is a top-view of a semiconductor device according to a comparative example.
3 is a top view of a semiconductor device according to an embodiment of the present invention.
FIG. 4 is an enlarged view of a part of the semiconductor device illustrated in FIG. 3 .
FIG. 5 is a cross-sectional view taken along line A-A' of FIG. 3 .
6 is a cross-sectional view according to embodiments of the line B-B' shown in FIG. 3 .
7 is a top view of a semiconductor device according to another embodiment of the present invention.
FIG. 8 is a cross-sectional view according to embodiments of line C-C′ shown in FIG. 7 .
9 is a cross-sectional view according to embodiments of the line D-D′ shown in FIG. 7 .
10 is a top view of a semiconductor device according to another embodiment of the present invention.
11 is a top view of a semiconductor device according to other embodiments of the present invention.
12 is a voltage-current graph of a semiconductor device according to an embodiment and a comparative example of the present invention.
13 is a graph showing the electric field distribution of the semiconductor device according to the comparative example and the present invention.

이하, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명한다. 본 발명에 따른 동작 및 작용을 이해하는 데 필요한 부분을 중심으로 상세히 설명한다. 본 발명의 실시 예를 설명하면서, 본 발명이 속하는 기술 분야에 익히 알려졌고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 더욱 명확히 전달하기 위함이다.Hereinafter, embodiments of the present invention will be described with reference to the accompanying drawings. It will be described in detail focusing on the parts necessary to understand the operation and operation according to the present invention. While describing the embodiments of the present invention, descriptions of technical contents that are well known in the technical field to which the present invention pertains and are not directly related to the present invention will be omitted. This is to more clearly convey the gist of the present invention without obscuring the gist of the present invention by omitting unnecessary description.

또한, 본 발명의 구성 요소를 설명하는 데 있어서, 동일한 명칭의 구성 요소에 대하여 도면에 따라 다른 참조부호를 부여할 수도 있으며, 서로 다른 도면임에도 동일한 참조부호를 부여할 수도 있다. 그러나 이와 같은 경우라 하더라도 해당 구성 요소가 실시 예에 따라 서로 다른 기능을 갖는다는 것을 의미하거나, 서로 다른 실시 예에서 동일한 기능을 갖는다는 것을 의미하는 것은 아니며, 각각의 구성 요소의 기능은 해당 실시 예에서의 각각의 구성 요소에 대한 설명에 기초하여 판단하여야 할 것이다.In addition, in describing the components of the present invention, different reference numerals may be assigned to components of the same name according to the drawings, and the same reference numerals may be given even though they are different drawings. However, even in this case, it does not mean that the corresponding components have different functions depending on the embodiment or that they have the same function in different embodiments, and the function of each component is the corresponding embodiment. It should be judged based on the description of each component in

설명의 편의를 위해 반도체 소자의 상면도에서 외부전극(D)이 배치된 부분을 머리(head), 외부전극(D)에 연결된 공통 드레인 영역이 두 갈래로 나눠져서 길게 배치된 부분을 꼬리(tail)로 설명하나, 본 발명의 실시예가 상기 명칭에 한정되는 것은 아니고 다양한 명칭으로 지칭될 수 있는 것은 이 기술이 속하는 분야의 통상의 기술자에게 자명하다 할 것이다.For convenience of explanation, in the top view of the semiconductor device, the portion on which the external electrode D is disposed is the head, and the portion where the common drain region connected to the external electrode D is divided into two, and the long portion is the tail. ), but it will be apparent to those skilled in the art that the embodiments of the present invention are not limited to the above names and may be referred to by various names.

또한, 하기 설명에서 일 실시예에 따라 반도체 소자의 기판이 P형이면 웰 영역은 N형일 수 있고, 다른 실시예에 따라 기판이 N형이면 웰 영역은 P형일 수 있다. In addition, in the following description, if the substrate of the semiconductor device is P-type according to one embodiment, the well region may be N-type, and according to another embodiment, if the substrate is N-type, the well region may be P-type.

도 1은 본 발명의 실시예들에 따른 블럭도이다.1 is a block diagram according to embodiments of the present invention.

도 1을 참고하면, 본 발명의 반도체 소자(1)는 접합 트랜지스터(Junction FET, 이하 JFET, 10)와 고전압 트랜지스터(High Voltage NMOS, 이하 HV NMOS, 20)을 하나의 집적회로 칩으로 구현하기 위해, 고전압 트랜지스터(20)과 접합 트랜지스터(JFET, 10)를 A노드에서 드레인을 공통으로 하여 집적도를 향상시킨다. 한다. 즉, 고전압 트랜지스터(20)의 일부 영역에 접합 트랜지스터(10)를 임베디드하여 칩 전체 면적을 줄이면서 동일한 기능을 구현할 수 있다. 반도체 소자(1)는 교류 입력(3)을 정류기(2)에서 고전압의 직류전압 신호로 변환하여 수신한다. 고전압 트랜지스터(20)는 소스(S) 단에 다른 응용 소자(6)가 연결되고, 게이트(G) 단에는 컨트롤 IC(5)가 연결된다. 여기서 접합 트랜지스터(JFET, 10)는 Tap-JFET으로 부르기도 한다. 본 발명의 반도체 소자(1)가 연결되는 응용 소자(6)는 일 실시예에 따라 USB type C일 수도 있고 다른 실시 예에 따라 LED 발광 드라이버(lighting Driver)일 수도 있으나, 본 발명의 실시예가 이에 한정되는 것은 아니며, 고전압 트랜지스터와 접합 트랜지스터를 함께 사용하는 다양한 디바이스를 포함한다 할 것이다.Referring to Figure 1, the semiconductor device 1 of the present invention is a junction transistor (Junction FET, hereinafter JFET, 10) and a high voltage transistor (High Voltage NMOS, hereinafter HV NMOS, 20) to implement as one integrated circuit chip. , the high voltage transistor 20 and the junction transistor (JFET, 10) have a common drain at the A node to improve the degree of integration. do. That is, by embedding the junction transistor 10 in a partial region of the high voltage transistor 20 , the same function can be implemented while reducing the total area of the chip. The semiconductor device 1 converts the AC input 3 into a high voltage DC voltage signal by the rectifier 2 and receives it. In the high voltage transistor 20, another application device 6 is connected to a source (S) terminal, and a control IC 5 is connected to a gate (G) terminal. Here, the junction transistor JFET 10 is also referred to as a Tap-JFET. The application device 6 to which the semiconductor device 1 of the present invention is connected may be a USB type C according to an embodiment or an LED lighting driver according to another embodiment. It is not limited, and it will include various devices using a high voltage transistor and a junction transistor together.

도 2는 비교예에 따른 반도체 소자의 상면도이다.2 is a top view of a semiconductor device according to a comparative example.

도 2를 참고하면, 반도체 소자(1')는 고전압 트랜지스터(HVFET, 20)과 접합 트랜지스터(JFET, 10)을 포함한다. Referring to FIG. 2 , the semiconductor device 1 ′ includes a high voltage transistor HVFET 20 and a junction transistor JFET 10 .

접합 트랜지스터(10)는 N형의 소스 영역(제1 N+ 도핑 영역, 110-S), N형의 드레인 영역(140-D) 및 P형의 게이트 영역(170)을 포함한다. 그리고 접합 트랜지스터(10)는 N형의 웰 영역(203)를 포함한다. The junction transistor 10 includes an N-type source region (first N+ doped region, 110-S), an N-type drain region 140-D, and a P-type gate region 170 . And the junction transistor 10 includes an N-type well region 203 .

고전압 트랜지스터(20)는 기판(201)에 형성된 N형의 드레인 영역 (제2 N+ 도핑 영역, 140-D) , N형의 소스 영역(제3 N+ 도핑 영역, 210-S, 211-S) 및 P형 웰 영역(112)를 포함한다. 여기서 P형 웰 영역(112)는 P형 웰 영역으로 부를 수 있다. 고전압 트랜지스터(20)는 접합 트랜지스터(10)와 드레인 영역 (제2 N+ 도핑 영역, 140-D)을 공유한다.The high voltage transistor 20 includes an N-type drain region (second N+ doped region, 140-D), an N-type source region (third N+ doped region, 210-S, 211-S) formed on the substrate 201 , and It includes a P-type well region 112 . Here, the P-type well region 112 may be referred to as a P-type well region. High voltage transistor 20 shares a drain region (second N+ doped region, 140-D) with junction transistor 10 .

비교예의 반도체 소자(1')는 고전압 트랜지스터(20)의 N형의 웰 영역(203)에 접합 트랜지스터(10)가 돌출되어 형성된다. 즉, 돌출된 영역은 N형 웰 영역(203)이다. 돌출된 접합 트랜지스터(10)로 인해 전체 N형 웰 영역(203)에 있는 N형의 불순물이 많아지고, P형 웰 영역의 P형 불순물과의 균형이 깨지게 된다. 즉, 비교예의 반도체 소자(1')는 돌출된 영역으로 인해 늘어난 N형의 불순물 때문에 반도체 소자(1') 내에서 형성되는 전계(electrical field)가 골고루 확장되지 못하고 전계가 어느 한쪽에 집중이 되어, RESURF(reduced surface field)가 무너진다. 그 결과, 접합 트랜지스터 영역에서 항복 전압이 급격히 떨어지는 현상이 나타날 수 있다(도 12의 old 참조). In the semiconductor device 1 ′ of the comparative example, the junction transistor 10 is formed to protrude from the N-type well region 203 of the high voltage transistor 20 . That is, the protruding region is the N-type well region 203 . Due to the protruding junction transistor 10 , N-type impurities in the entire N-type well region 203 increase, and the balance with the P-type impurities in the P-type well region is broken. That is, in the semiconductor device 1 ′ of the comparative example, the electric field formed in the semiconductor device 1 ′ does not expand evenly due to the N-type impurities that are increased due to the protruding region, and the electric field is concentrated on one side. , the reduced surface field (RESURF) collapses. As a result, a phenomenon in which the breakdown voltage rapidly drops in the junction transistor region may appear (refer to old in FIG. 12 ).

도 3은 본 발명의 실시예에 따른 반도체 소자의 상면도이다. 설명의 편의를 위해 이하 접합 트랜지스터(10)의 N형의 웰 영역은 제1 포션의 N형 웰 영역(203-1R)으로 지칭하고, 고전압 트랜지스터(20)의 N형의 웰 영역은 제2 포션의 N형 웰 영역(203-1L)이라고 한다.3 is a top view of a semiconductor device according to an embodiment of the present invention. For convenience of description, the N-type well region of the junction transistor 10 will be referred to as a first portion of the N-type well region 203 - 1R, and the N-type well region of the high voltage transistor 20 will be referred to as a second portion. is referred to as an N-type well region 203-1L of

도 3을 참고하면, 상면도 관점에서, 반도체 소자(1)의 접합 트랜지스터(10)는 X 영역에 도시된 접합 트랜지스터(10)의 소스 영역(110-S)을 고전압 트랜지스터(20) 내부에 배치한 구조이다. 접합 트랜지스터(10)의 제1 포션의 N형의 웰 영역(203-1R)을 최소화 한 것이다. 접합 트랜지스터(10)는 고전압 트랜지스터(20) 영역 내에 임베디드 함으로써, 전체 N형의 웰 영역(203-1L, 203-1R)의 사각형 테두리 내에 존재한다. 즉, 테두리 바깥 영역으로 돌출되도록 형성하지 않아, 고전압 소자(20)과 접합 트랜지스터(10)를 합친 전체적인 모양이 직사각형 형태를 이룬다. Referring to FIG. 3 , in the top view, the junction transistor 10 of the semiconductor device 1 has the source region 110 -S of the junction transistor 10 shown in the X region disposed inside the high voltage transistor 20 . is one structure. The N-type well region 203 - 1R of the first portion of the junction transistor 10 is minimized. The junction transistor 10 is embedded in the region of the high voltage transistor 20 so that it exists within the rectangular border of the entire N-type well regions 203-1L and 203-1R. That is, it is not formed so as to protrude outside the rim, so that the overall shape of the high voltage device 20 and the junction transistor 10 combined forms a rectangular shape.

접합 트랜지스터(10)는 최소한의 면적을 가진 제1 포션의 N형의 웰 영역(203-1R)을 형성하여, 도 2의 비교 예에 비해 N형 불순물이 많이 늘어나지 않는다. N형의 도펀트 농도와 P형의 도펀트 농도가 균형을 이루게 한다. 따라서 본 발명의 실시 예에 따른 반도체 소자(1)는 기설정된 범위의 항복 전압을 확보할 수 있을 뿐 아니라(도 12의 New 참조), 칩 사이즈를 최소화할 수 있다. The junction transistor 10 forms a first portion of the N-type well region 203 - 1R having a minimum area, so that the N-type impurity does not increase as much as compared to the comparative example of FIG. 2 . The N-type dopant concentration and the P-type dopant concentration are balanced. Accordingly, the semiconductor device 1 according to the embodiment of the present invention can secure a breakdown voltage within a preset range (refer to New in FIG. 12 ) and minimize the chip size.

반도체 소자(1)는 X 영역의 접합 트랜지스터(10)와 Y 영역의 고전압 트랜지스터(20)를 포함한다. 전체 N형의 웰 영역(203-1L, 203-1R)은 기판(201)에 형성된다. 접합 트랜지스터(10)의 소스 영역(110-S)은 N+형의 제1 도핑 영역으로서, 제1 포션의 N형 웰 영역(203-1R)에 둘러싸인 구조로 형성된다. 접합 트랜지스터의 P형의 게이트 영역(170)은 제1 포션의 N형 웰 영역(203-1R)과 제2 포션의 N형의 웰 영역(203-1L) 사이에 형성된다. P형의 게이트 영역(170)은 기판(201)에 형성되어, 제2 포션의 N형의 웰 영역(203-1L)을 둘러싸는 형태로 형성된다. The semiconductor device 1 includes a junction transistor 10 in an X region and a high voltage transistor 20 in a Y region. All N-type well regions 203 - 1L and 203 - 1R are formed in the substrate 201 . The source region 110 -S of the junction transistor 10 is an N+-type first doped region and is formed in a structure surrounded by the first portion of the N-type well region 203 - 1R. The P-type gate region 170 of the junction transistor is formed between the first portion of the N-type well region 203 - 1R and the second portion of the N-type well region 203 - 1L. The P-type gate region 170 is formed on the substrate 201 to surround the second portion of the N-type well region 203 - 1L.

고전압 트랜지스터(20)는 Y 영역에 도시된 바와 같이, 공유 드레인 영역(제2 N+ 도핑 영역, 140-D), 고전압 트랜지스터의 소스 영역(210-S, 211-S) 및 게이트 전극(220-G)을 포함한다. The high voltage transistor 20 has a shared drain region (second N+ doped region, 140-D), source regions 210-S and 211-S of the high voltage transistor, and a gate electrode 220-G, as shown in the Y region. ) is included.

또한 고전압 트랜지스터(20)는 P형의 웰영역(112)를 포함한다. 고전압 트랜지스터(20)의 채널 영역 및 소스 영역(210-S)은 P형의 웰 영역(112)에 형성된다. Also, the high voltage transistor 20 includes a P-type well region 112 . The channel region and the source region 210 -S of the high voltage transistor 20 are formed in the P-type well region 112 .

고전압 트랜지스터(20)는 필드 플레이트(160)를 더 포함할 수 있다. 필드 플레이트(160)는 금속 또는 다결정 실리콘으로 형성될 수 있으며, 필드 산화막 하부의 전기장을 완화함으로써 국부적으로 전계가 집중되어 항복현상이 발생하는 것을 방지한다. The high voltage transistor 20 may further include a field plate 160 . The field plate 160 may be made of metal or polycrystalline silicon, and by relaxing the electric field under the field oxide layer, the electric field is locally concentrated to prevent the breakdown phenomenon from occurring.

도 4는 본 발명의 실시예에 따른 도 3의 X 영역을 확대한 도면이다. 4 is an enlarged view of region X of FIG. 3 according to an embodiment of the present invention.

도 4를 참조하면, N형의 웰 영역(203)은 기판(201)의 표면과 평행한 방향으로 제1 너비(w1)를 갖는 제1 포션(203-1R)의 N형 웰 영역과 제2 너비(w2)를 갖는 제2 포션(203-1L)의 N형 웰 영역을 포함한다. 제1 포션의 N형 웰 영역(203-1R)은 접합 트랜지스터(10)의 소스 영역(제1 N+ 도핑 영역, 110-S)을 포함하여, N형의 웰 영역(203)의 사각형 테두리에서 돌출되지 않도록 배치하는 것을 특징으로 한다.Referring to FIG. 4 , the N-type well region 203 includes the N-type well region and the second portion of the first portion 203 - 1R having a first width w1 in a direction parallel to the surface of the substrate 201 . and an N-type well region of the second portion 203 - 1L having a width w2. The first portion of the N-type well region 203 - 1R includes the source region (the first N+ doped region, 110 -S) of the junction transistor 10 and protrudes from the rectangular rim of the N-type well region 203 . It is characterized in that it is placed so that it does not occur.

도 5는 본 발명의 실시예에 따른 반도체 소자의 단면도다. 이는 도 3에 도시된 반도체 소자(1)의 A-A' 라인에 따른 단면이다.5 is a cross-sectional view of a semiconductor device according to an embodiment of the present invention. This is a cross-section taken along line A-A' of the semiconductor device 1 shown in FIG. 3 .

도 5를 참고하면, 반도체 소자(1)는 기판(201)에 웰 영역(HDNW, 203)이 형성된다. 일 실시예에 따라 기판이 P형이면 웰 영역은 N형일 수 있고, 다른 실시예에 따라 기판이 N형이면 웰 영역은 P형일 수 있다. 접합 트랜지스터(10)의 제1 포션의 웰 영역(203-1R)은 기판(201)에 배치되고 제1 깊이(d1)를 갖는다. 제1 N+ 도핑 영역(110-S)은 제1 포션의 웰 영역(203-1R) 내에 배치된다. Referring to FIG. 5 , in the semiconductor device 1 , well regions HDNW 203 are formed on a substrate 201 . According to one embodiment, if the substrate is P-type, the well region may be N-type, and according to another embodiment, if the substrate is N-type, the well region may be P-type. The well region 203 - 1R of the first portion of the junction transistor 10 is disposed on the substrate 201 and has a first depth d1. The first N+ doped region 110 -S is disposed in the first portion of the well region 203 - 1R.

반도체 소자(1)는 N형의 웰 영역(203)에 제2 N+ 도핑 영역(140-D)을 더 포함한다. 제1 N+ 도핑 영역(110-S)과 제2 N+ 도핑 영역(140-D)은 기판(201) 상면에서 서로 이격되어 배치된다. 제1 N+ 도핑 영역은 접합 트랜지스터의 소스 영역이고, 제2 N+ 도핑 영역은 접합 트랜지스터의 드레인 영역이 된다. The semiconductor device 1 further includes a second N+ doped region 140 -D in the N-type well region 203 . The first N+ doped region 110 -S and the second N+ doped region 140 -D are spaced apart from each other on the upper surface of the substrate 201 . The first N+ doped region is the source region of the junction transistor, and the second N+ doped region becomes the drain region of the junction transistor.

N형의 웰 영역(203)은 기판(201) 표면으로부터 제1 깊이(d1)를 갖는 제1 포션 영역(203-1R) 및 제2 깊이(d2)를 갖는 제2 포션 영역(203-1L)을 포함한다. 다양한 실시예에 따라 제1 깊이과 제2 깊이는 깊이가 동일할 수도 있고(d1=d2), 또는 도 5에 도시된 바와 같이 제1 깊이가 제2 깊이보다 작을 수 있다(d1<d2). The N-type well region 203 includes a first portion region 203 - 1R having a first depth d1 and a second portion region 203 - 1L having a second depth d2 from the surface of the substrate 201 . includes According to various embodiments, the first depth and the second depth may have the same depth (d1=d2), or as shown in FIG. 5 , the first depth may be smaller than the second depth (d1<d2).

반도체 소자(1)는 N형의 웰 영역(203)에 배치되고, 제1 및 제2 깊이보다 작은 제3 깊이를 갖는 P형의 게이트 영역(170)을 포함한다. P형 게이트 영역(170)은 드레인 영역(140-D)보다 소스 영역(110-S)에 더 가까이 배치된다. P형의 게이트 영역(170)은 일 실시예에 따라 그라운드 전압으로 유지될 수 있으나 다른 실시예에 따라 다른 전압이 인가될 수 있다.The semiconductor device 1 is disposed in the N-type well region 203 and includes a P-type gate region 170 having a third depth smaller than the first and second depths. The P-type gate region 170 is disposed closer to the source region 110 -S than the drain region 140 -D. The P-type gate region 170 may be maintained at the ground voltage according to an exemplary embodiment, but a different voltage may be applied according to another exemplary embodiment.

반도체 소자(1)는 일 실시예에 따라 P형의 게이트 영역(170)에 배치되는 P+ 도핑 영역(미도시)을 더 포함할 수 있다. P+ 도핑 영역에는 일 실시예로 단자(미도시)를 통해 그라운드 전압이 인가될 수도 있고 다른 실시예에 따라 다른 전압이 인가될 수도 있다. The semiconductor device 1 may further include a P+ doped region (not shown) disposed in the P-type gate region 170 according to an embodiment. In one embodiment, a ground voltage may be applied to the P+ doped region through a terminal (not shown), or another voltage may be applied to the P+ doped region according to another embodiment.

고전압 트랜지스터(20)와 접합 트랜지스터(10)의 드레인 영역, 즉, 제2 N+ 도핑 영역(140-D)은 제2 포션의 N형 웰 영역(203-1L) 내에 형성되고, 드레인 영역(140-D)은 N형으로 형성되어 공통 드레인 단자(150-D)에 연결된다. 공통 드레인 단자(150-D)는 금속 배선으로 형성된다. A drain region of the high voltage transistor 20 and the junction transistor 10 , that is, a second N+ doped region 140 -D is formed in the second portion of the N-type well region 203 - 1L, and the drain region 140 - D) is formed in an N-type and is connected to the common drain terminal 150 -D. The common drain terminal 150 -D is formed of a metal wiring.

반도체 소자(1)는 드레인 영역(140-D)과 소정의 거리로 인접한 필드 산화막(120) 위 표면에 필드 플레이트(160)를 더 포함할 수 있다. 필드 플레이트(160)는 공통 드레인 단자와 연결된다.The semiconductor device 1 may further include a field plate 160 on a surface of the field oxide layer 120 adjacent to the drain region 140 -D by a predetermined distance. The field plate 160 is connected to a common drain terminal.

접합 트랜지스터(10)의 소스 영역(110-S)은 제1 포션의 N형 웰 영역(203-1R)에 형성되고, 소스 영역(110-S)은 N형으로 형성되어 접합 트랜지스터의 소스 단자(250-S)에 연결된다. 소스 단자(250-S)는 금속 배선으로 형성된다.The source region 110-S of the junction transistor 10 is formed in the first portion of the N-type well region 203-1R, and the source region 110-S is formed in the N-type, so that the source terminal ( 250-S). The source terminal 250 -S is formed of a metal wire.

제1 포션의 N형 웰 영역(203-1R)은 고전압 트랜지스터(20)의 경계면 내부에 형성되고, 도 3에 도시된 바와 같이 고전압 트랜지스터의 전체 웰 영역(203) 바깥으로 돌출되어 형성되지 않는다. 제1 포션의 N형 웰 영역(203-1R)과 제2 포션의 N형 웰 영역(203-1L)은 소정의 이격된 거리에서 각각 형성한 뒤에, 고온에서 확산되어 임의의 지점(H)에서 서로 만날 수 있다. 제2 포션의 N형 웰 영역(203-1L)과 제1 포션의 N형 웰 영역(203-1R)은 N형의 동일한 불순물 농도로 이온 주입되어 형성되고, 확산영역(203-1C)은 이온 주입된 N형 도펀트들의 확산에 의해 형성된다. The first portion of the N-type well region 203 - 1R is formed inside the interface of the high voltage transistor 20 and does not protrude out of the entire well region 203 of the high voltage transistor as shown in FIG. 3 . The first portion of the N-type well region 203-1R and the second portion of the N-type well region 203-1L are formed at a predetermined distance, respectively, and then diffused at a high temperature at an arbitrary point H. can meet each other The second portion of the N-type well region 203-1L and the first portion of the N-type well region 203-1R are formed by ion implantation with the same concentration of N-type impurity, and the diffusion region 203-1C is formed with ions. It is formed by diffusion of implanted N-type dopants.

확산 영역(203-1C)은 오목한 형태의 홈(H)을 포함하고, 제1 포션의 N형 웰 영역(203-1R) 또는 제2 포션의 N형 웰 영역(203-1L)에 비해, N형의 불순물 농도가 낮고 저면(bottom surface)의 깊이가 같거나 더 작을 수 있다. The diffusion region 203 - 1C includes a concave groove H, and compared to the N-type well region 203 - 1R of the first portion or the N-type well region 203 - 1L of the second portion, N The impurity concentration of the mold is low and the depth of the bottom surface may be the same or smaller.

실시 예에 따라 제1 포션의 N형 웰 영역(203-1R)의 저면 깊이(d1)와 제2 포션의 N형 웰 영역(203-1L)의 저면 깊이(d2)는 서로 다를 수도 있고 같을 수도 있다. According to an embodiment, the bottom depth d1 of the N-type well region 203 - 1R of the first portion and the bottom depth d2 of the N-type well region 203 - 1L of the second portion may be different or the same. have.

일 실시예에 따라 접합 트랜지스터의 소스 영역(110-S)의 면적에 따라 제1 포션의 N형 웰 영역(203-1R)의 저면 깊이(d1)가 제2 포션의 N형 웰 영역의 저면 깊이(d2)보다 작을 수 있으나(d1<d2), 다른 실시예에 따라 N형 불순물을 더 주입하여 저면 깊이를 같게 형성할 수도 있다(d1=d2). 그러나 제1 포션의 N형 웰 영역(203-1R)의 단면적이 제2 포션의 N형 웰 영역(203-1L)의 단면적보다 훨씬 작다. 평면으로 보았을 때도 마찬가지이다. According to an embodiment, the bottom depth d1 of the first portion of the N-type well region 203 - 1R is the bottom depth of the second portion of the N-type well region according to the area of the source region 110 -S of the junction transistor. It may be smaller than (d2) (d1 < d2), but according to another embodiment, an N-type impurity may be further implanted to form the same bottom depth (d1 = d2). However, the cross-sectional area of the N-type well region 203 - 1R of the first portion is much smaller than that of the N-type well region 203 - 1L of the second portion. The same is true for a flat view.

제1 포션의 N형 웰 영역(203-1R)의 단면적을 크게 할수록 전체 N형 도펀트 농도(203)가 증가하므로, 제1 포션의 N형 웰 영역(203-1R)의 단면적으로 전체의 N형 도펀트 농도를 조절할 수 있다. 그러나 제1 포션의 N형 웰 영역의 도펀트 농도가 어느 이상을 초과하면, 항복전압에 문제가 생기므로, 표면 전계(RESURF)가 무너지지 않는 적절한 농도로 제1 포션의 N형 웰 영역(203-1R)의 도펀트 주입 정도를 조절한다. As the cross-sectional area of the N-type well region 203 - 1R of the first portion increases, the total N-type dopant concentration 203 increases. The dopant concentration can be adjusted. However, if the dopant concentration of the N-type well region of the first portion exceeds a certain level, a problem occurs in the breakdown voltage, so that the N-type well region 203 - 1R of the first portion has an appropriate concentration that does not collapse the surface electric field RESURF. ) to control the degree of dopant implantation.

반도체 소자(1)의 드레인 영역(140-D)과 접합 트랜지스터(10)의 소스영역(110-S) 사이의 기판 표면에는 필드 산화막(120)이 형성될 수 있다. 필드 산화막(120)은 필드 산화막으로서, LOCOS(Local Oxidation of Silicon) 공정 또는 STI(Shallow Trench Isolation) 공정으로 형성될 수 있다. A field oxide layer 120 may be formed on the surface of the substrate between the drain region 140 -D of the semiconductor device 1 and the source region 110 -S of the junction transistor 10 . The field oxide layer 120 is a field oxide layer, and may be formed by a local oxidation of silicon (LOCOS) process or a shallow trench isolation (STI) process.

반도체 소자(1)는 매립 불순물층(130)을 더 포함할 수 있고, 매립 불순물층(130)은 전기적으로 기판(201)에 연결될 수 있다(도 6참조). 일 예로, 매립 불순물층(130)은 웰 영역(203) 내부에 기판(201) 표면의 수평방향으로 일정한 면을 형성할 수 있다. 매립 불순물층(130)은 P형의 불순물이 도핑된 것으로, 제2 포션의 N형 웰 영역(203-1L), 제1 포션의 N형 웰 영역(203-1R) 및 확산영역(203-1C)에 걸쳐서 필드 산화막(120) 아래 소정의 거리만큼 이격되어 필드 산화막 저면의 수평방향으로 형성된다. 다른 예로, 매립 불순물층(130)은 필드 산화막과 이격 없이 붙은 상태로 형성될 수 있다. 본 실시예에서는 1개의 매립 불순물층만 설명하였으나, 또다른 실시예에 따라 2개 이상의 매립 불순물층이 기판(201) 표면의 수직방향으로 서로 이격되어 형성될 수 있으며, 매립 불순물층의 수에 따라 접합 트랜지스터(10)의 항복전압(BV), 온저항 특성이 달라진다. The semiconductor device 1 may further include a buried impurity layer 130 , and the buried impurity layer 130 may be electrically connected to the substrate 201 (refer to FIG. 6 ). For example, the buried impurity layer 130 may form a uniform surface in the horizontal direction of the surface of the substrate 201 in the well region 203 . The buried impurity layer 130 is doped with P-type impurities, and includes a second portion of the N-type well region 203 - 1L, a first portion of the N-type well region 203 - 1R, and the diffusion region 203 - 1C. ) and are spaced apart by a predetermined distance below the field oxide layer 120 in the horizontal direction of the bottom surface of the field oxide layer. As another example, the buried impurity layer 130 may be formed to adhere to the field oxide layer without being spaced apart. In this embodiment, only one buried impurity layer has been described, but according to another embodiment, two or more buried impurity layers may be formed to be spaced apart from each other in the vertical direction of the surface of the substrate 201, and depending on the number of buried impurity layers The breakdown voltage (BV) and on-resistance characteristics of the junction transistor 10 are different.

기판(201)은 그라운드 기준 전압에 연결된다. 기판(201)과 드레인 영역(140-D) 사이의 전압 차이에 따라 접합 트랜지스터(10)의 소스 단자(250-S)의 출력 전압이 결정된다. The substrate 201 is connected to a ground reference voltage. The output voltage of the source terminal 250 -S of the junction transistor 10 is determined according to a voltage difference between the substrate 201 and the drain region 140 -D.

접합 트랜지스터(10)의 P형 게이트 영역(170)은 N형 웰 영역(203)에 P형의 불순물을 주입하여 형성된다. 필드 산화막(120) 하부에 접하여 형성되고, P형의 매립 불순물층(130)을 관통하여 형성된다. The P-type gate region 170 of the junction transistor 10 is formed by implanting P-type impurities into the N-type well region 203 . It is formed in contact with the lower portion of the field oxide layer 120 and penetrates through the P-type buried impurity layer 130 .

매립 불순물층(130)은 기판(201)에 연결된다. The buried impurity layer 130 is connected to the substrate 201 .

접합 트랜지스터(10)의 P형 게이트 영역(170)은 기판(201)과 전기적으로 연결되어, 그라운드(접지) 상태가 된다. The P-type gate region 170 of the junction transistor 10 is electrically connected to the substrate 201 to be in a ground state.

핀치오프(Pinch Off)는 기판(201)과 소스 영역(110-S) 사이의 전위차에 의해서 발생한다. 따라서 핀치 오프 전압(Vpinch-off)은 접합트랜지스터의 소스 영역(110-S)에 소정의 전압을 인가하고 P형 게이트 영역(170)은 그라운드 전압으로 세팅하여 조절한다. 공통 드레인 영역(140-D)은 P형 게이트 영역(170)으로부터 너무 멀리 떨어져 있어서 드레인 전위는 P형 게이트 영역(170) 인근에서는 낮아진다. 공핍(depletion)은 드레인 전위 및 P형 게이트 영역(170) 간에 전위차에 의해서는 많이 발생하지 않고, 주로 P형 게이트 영역(170)에 가까이 있는 소스 영역(110-S)에 의하여 발생한다. 이로 인하여 핀치 오프(pinch-off)가 발생한다. A pinch-off is generated by a potential difference between the substrate 201 and the source region 110 -S. Accordingly, the pinch-off voltage V pinch-off is adjusted by applying a predetermined voltage to the source region 110 -S of the junction transistor and setting the P-type gate region 170 to a ground voltage. The common drain region 140-D is too far away from the P-type gate region 170 so that the drain potential is lowered near the P-type gate region 170 . Depletion does not occur much due to a potential difference between the drain potential and the P-type gate region 170 , but mainly occurs by the source region 110 -S close to the P-type gate region 170 . This causes a pinch-off.

핀치 오프가 확산 영역(203-1C)에서 발생하면, 공통드레인 단자(150-D)와 접합 트랜지스터 소스 단자(250-S) 사이의 N형 웰 영역(203)의 저항이 급격하게 높아지고, 공통드레인 단자(150-D)의 입력 전압이 계속 높아져도 소스 단자(250-S)의 출력전압은 소정의 핀치 오프 전압에 머물게 된다. 그러나 입력 전압이 핀치 오프 전압 이하인 경우, 공통드레인 단자(150-D)의 입력 전압에 비례해서 접합 트랜지스터의 소스 단자(250-S)의 출력 전압이 상승한다. 즉, 접합 트랜지스터(10)는 높은 입력 전압을 드레인 영역으로 입력 받더라도 일정한 전압을 초과하지 않도록 전류량을 제한하므로, 소스 단자(250-S)에 연결된 내부 회로(예를 들면, 도 1의 컨트롤 IC)를 보호할 수 있다. When pinch-off occurs in the diffusion region 203 - 1C, the resistance of the N-type well region 203 between the common drain terminal 150 -D and the junction transistor source terminal 250 -S increases rapidly, and the common drain Even when the input voltage of the terminal 150 -D continues to increase, the output voltage of the source terminal 250 -S remains at a predetermined pinch-off voltage. However, when the input voltage is equal to or less than the pinch-off voltage, the output voltage of the source terminal 250 -S of the junction transistor increases in proportion to the input voltage of the common drain terminal 150 -D. That is, since the junction transistor 10 limits the amount of current so as not to exceed a constant voltage even when a high input voltage is input to the drain region, an internal circuit connected to the source terminal 250 -S (eg, the control IC in FIG. 1 ) can protect

도 6은 본 발명의 실시예에 따른 반도체 소자의 다른 단면도이다. 이는 도 3에 도시된 반도체 소자(1)의 B-B' 라인에 따른 단면이다. 6 is another cross-sectional view of a semiconductor device according to an embodiment of the present invention. This is a cross-section taken along line B-B' of the semiconductor device 1 shown in FIG. 3 .

도 6(a)를 참조하면, 일 실시예에 따라 반도체 소자(1)는 기판(201)에 웰 영역(203)이 배치되고, 공통 드레인 영역(140-D)이 웰 영역(203) 내 기판(201)의 반대방향에 배치된다. 공통 드레인 영역(140-D)은 공통 드레인 단자(150-D)와 전기적으로 연결되고, 공통 드레인 단자(150-D) 이외의 기판(201) 또는 웰 영역(203) 상면에는 필드 산화막(120)이 형성된다. Referring to FIG. 6A , in the semiconductor device 1 according to an exemplary embodiment, a well region 203 is disposed on a substrate 201 , and a common drain region 140 -D is disposed in the well region 203 of the substrate. (201) is arranged in the opposite direction. The common drain region 140-D is electrically connected to the common drain terminal 150-D, and a field oxide layer 120 is disposed on the upper surface of the substrate 201 or the well region 203 other than the common drain terminal 150-D. this is formed

일 실시예에 따라 웰 영역(203)에는 도 5에 도시된 바와 같이 매립 불순물층(130)이 필드 산화막(120) 하면에 소정의 거리로 이격되어 N형의 웰 영역(203) 내에 형성될 수 있다. 매립 불순물층(130)은 다른 실시예에 따라 필드 산화막(120) 하면에 이격되지 않고 접하여 N형의 웰 영역(203) 내에 형성될 수도 있고, 또다른 실시예에 따라 복수의 매립 불순물층으로 형성될 수도 있다.According to an embodiment, in the well region 203 , as shown in FIG. 5 , the buried impurity layer 130 may be formed in the N-type well region 203 by being spaced apart from the lower surface of the field oxide layer 120 by a predetermined distance. have. According to another embodiment, the buried impurity layer 130 may be formed in the N-type well region 203 in contact with the lower surface of the field oxide layer 120 without being spaced apart. could be

도 6(b)를 참고하면, 다른 실시예에 따라 반도체 소자(1)는 벌크 컨택 영역(161)을 더 포함할 수 있다. Referring to FIG. 6B , according to another exemplary embodiment, the semiconductor device 1 may further include a bulk contact region 161 .

벌크 컨택 영역(161)은 N형의 웰 영역(203)이 형성되지 않은 기판(201)의 상면에 형성될 수 있다. 벌크 컨택 영역(161)은 전기적으로 픽업 단자(165)에 연결된다. 픽업 단자(165)에 인가되는 바이어스에 따라 기판(201)에 인가되는 바이어스가 달라지므로, 공통드레인 단자(150-D)와 픽업 단자(165) 간 전압 차이에 따라 접합 트랜지스터의 핀치 오프 전압이 달라진다.The bulk contact region 161 may be formed on the upper surface of the substrate 201 on which the N-type well region 203 is not formed. The bulk contact region 161 is electrically connected to the pickup terminal 165 . Since the bias applied to the substrate 201 varies according to the bias applied to the pickup terminal 165 , the pinch-off voltage of the junction transistor varies according to the voltage difference between the common drain terminal 150 -D and the pickup terminal 165 . .

필드 산화막(120)은 드레인 영역(140-D)과 벌크 컨택 영역(161) 사이에, 기판(201) 또는 웰 영역(203) 상면에 형성된다.The field oxide layer 120 is formed on the upper surface of the substrate 201 or the well region 203 between the drain region 140 -D and the bulk contact region 161 .

따라서, 본 발명의 반도체 소자(1)는 접합 트랜지스터(10)에 요구되는 전기적 특성에 맞춰 핀치 오프 전압을 조절할 수 있다. 본 발명의 반도체 소자(1)는 다양한 실시예에 따라 제1 포션의 N형 웰 영역(203-R)과 제2 포션의 N형 웰 영역(203-L)의 불순물 도핑 농도 또는 깊이를 조절하거나, 매립 불순물층(130)의 개수 또는 매립 불순물층의 매립 높이를 조절할 수 있다. Accordingly, the semiconductor device 1 of the present invention can adjust the pinch-off voltage according to the electrical characteristics required for the junction transistor 10 . In the semiconductor device 1 of the present invention, according to various embodiments, the impurity doping concentration or depth of the first portion of the N-type well region 203-R and the second portion of the N-type well region 203-L is adjusted or , the number of buried impurity layers 130 or the height of the buried impurity layers may be adjusted.

또한 본 발명의 반도체 소자(1)는 다양한 실시예에 따라 P형 게이트 영역(170)을 포함할 수도 있고, P형 게이트 영역(170)에 연결된 컨택 전극(미도시)에 임의의 전압을 인가할 수 있다. In addition, the semiconductor device 1 of the present invention may include a P-type gate region 170 according to various embodiments, and may apply an arbitrary voltage to a contact electrode (not shown) connected to the P-type gate region 170 . can

또한 본 발명의 반도체 소자(1)는 다양한 실시예에 따라 기판(201) 상면에 벌크 컨택 영역(161)을 포함할 수 있고, 픽업 전극(165)에 임의의 바이어스를 인가할 수 있다.In addition, the semiconductor device 1 of the present invention may include a bulk contact region 161 on the upper surface of the substrate 201 according to various embodiments, and an arbitrary bias may be applied to the pickup electrode 165 .

도 7은 본 발명의 실시예에 따른 반도체 소자의 상면도이다. 7 is a top view of a semiconductor device according to an embodiment of the present invention.

도 7을 참고하면, 도 3과 유사하나 게이트 전극(221-G)이 더 포함된 도면이다. 게이트 전극(221-G)은 고전압 트랜지스터(20)의 게이트 전극으로 사용된다. 기판(201)의 접합 트랜지스터의 소스 영역(110-S)이 없는 면으로서, 기판(201)의 양 측면에 대칭적으로 각각 배치된다. 게이트 전극(221-G1, 221-G2)의 끝단은 N형 웰 영역(203) 바깥으로 더 연장되어 형성될 수 있다. 각 게이트 전극의 일 측면에는 고전압 트랜지스터(20)의 소스 영역(210-S, 211-S)이 형성된다. 접합 트랜지스터(10)의 소스 영역(110-S)과 고전압 트랜지스터(20)의 소스 영역(210-S, 211-S)은 서로 이격되어 형성된다. 고전압 트랜지스터의 게이트 전극(221-G) 옆에는 P형 웰 영역(112)이 형성된다. Referring to FIG. 7 , it is a view similar to FIG. 3 but further including a gate electrode 221 -G. The gate electrode 221 -G is used as a gate electrode of the high voltage transistor 20 . The surface of the substrate 201 without the source region 110 -S of the junction transistor is symmetrically disposed on both sides of the substrate 201 . Ends of the gate electrodes 221 -G1 and 221 -G2 may be formed to further extend outside the N-type well region 203 . Source regions 210 -S and 211 -S of the high voltage transistor 20 are formed on one side surface of each gate electrode. The source region 110 -S of the junction transistor 10 and the source regions 210 -S and 211 -S of the high voltage transistor 20 are formed to be spaced apart from each other. A P-type well region 112 is formed next to the gate electrode 221 -G of the high voltage transistor.

도 8은 도 7에 도시된 반도체 소자의 단면도로서, 반도체 소자(1)의 C-C' 단면을 나타낸 것이다. FIG. 8 is a cross-sectional view of the semiconductor device shown in FIG. 7 , showing a cross-section C-C′ of the semiconductor device 1 .

본 발명의 일 실시예에 따른 반도체 소자(1)는 기판(201) 상에 필드 산화막(120)이 배치된다. In the semiconductor device 1 according to an embodiment of the present invention, a field oxide layer 120 is disposed on a substrate 201 .

고전압 트랜지스터의 게이트 전극(221-G1, 221-G2)은 각각 필드 산화막(120) 상면에 배치되고, 필드 산화막(120)의 하면에는 기판(201), N형 웰 영역(203) 또는 매립 불순물층(130)이 배치될 수 있다. P형 웰 영역(112)은 P형 웰 영역(301-1,301-2) 상에 형성되고, 고전압 트랜지스터의 게이트 전극(221-G1, 221-2)과 다른 평면에 형성될 수 있다.The gate electrodes 221-G1 and 221-G2 of the high voltage transistor are respectively disposed on the upper surface of the field oxide film 120 , and the substrate 201 , the N-type well region 203 , or the buried impurity layer is on the lower surface of the field oxide film 120 . 130 may be disposed. The P-type well region 112 may be formed on the P-type well regions 301-1 and 301-2, and may be formed on a different plane from the gate electrodes 221 -G1 and 221-2 of the high voltage transistor.

반도체 소자(1)는 P형의 매립 불순물층(130)을 더 포함하고, P형의 매립 불순물층(130)은 필드 산화막 저면에서 이격되어 배치되어 제3 깊이(d3)를 갖는다. The semiconductor device 1 further includes a P-type buried impurity layer 130 , and the P-type buried impurity layer 130 is spaced apart from the bottom surface of the field oxide layer and has a third depth d3 .

반도체 소자(1)는 제1 및 제2 P형 웰 영역(112-1, 112-2)을 더 포함한다.The semiconductor device 1 further includes first and second P-type well regions 112-1 and 112-2.

일 실시예로 도 8(a)를 참고하면, 제1 및 제2 P형 웰 영역(112-1, 112-2)은 P형의 매립불순물(130) 층과 서로 이격되어 배치되고, 제3 깊이(d3)보다 깊은 제4 깊이(d4)를 갖는다(d3<d4). 반도체 소자(1)는 제1 및 제2 P형의 웰 영역에 각각 배치되는 제1 및 제2 P+ 도핑 영역(301-1, 301-2)을 더 포함한다. Referring to FIG. 8(a) as an example, the first and second P-type well regions 112-1 and 112-2 are disposed to be spaced apart from the P-type buried impurity layer 130, and the third The fourth depth d4 is greater than the depth d3 (d3 < d4). The semiconductor device 1 further includes first and second P+ doped regions 301-1 and 301-2 respectively disposed in the first and second P-type well regions.

반도체 소자(1)는 필드 산화막(120) 상에 형성되는 복수의 필드 플레이트(222)를 더 포함한다. 복수의 필드 플레이트(222)는 제1 및 제2 P형 웰 영역(112-1, 112-2)의 상면에 소정의 거리로 이격되어 형성되어 각각 적어도 일부가 중첩된다. The semiconductor device 1 further includes a plurality of field plates 222 formed on the field oxide layer 120 . The plurality of field plates 222 are formed to be spaced apart from each other by a predetermined distance on the upper surfaces of the first and second P-type well regions 112-1 and 112-2, and at least partially overlap each other.

다른 실시예로서 도 8(b)를 참고하면, 제1 및 제2 P형 웰 영역(112-1, 112-2)은 도 8(a)의 실시예와 달리 하나의 웰 영역으로 합쳐서 구현할 수 있다. 즉, 제1 및 제2 P형 웰 영역(112-1, 112-2)과 제3 P형 웰 영역(112-3)이 하나의 P형 웰 영역(112)으로 형성할 수 있다. As another embodiment, referring to FIG. 8B , the first and second P-type well regions 112-1 and 112-2 may be implemented by combining them into one well region, unlike the embodiment of FIG. 8A . have. That is, the first and second P-type well regions 112-1 and 112-2 and the third P-type well region 112-3 may be formed as one P-type well region 112 .

도 9는 도 7에 도시된 반도체 소자의 다른 단면도로서, 반도체 소자(1)의 D-D' 단면을 나타낸 것이다.FIG. 9 is another cross-sectional view of the semiconductor device shown in FIG. 7 , illustrating a cross-section D-D′ of the semiconductor device 1 .

도 9(a) 및 (b)를 참고하면, 반도체 소자(1)는 P형 웰 영역(112-1, 112-2), 제1 포션의 N형의 웰 영역(203-1R) 및 필드 산화막(120)을 포함한다.Referring to FIGS. 9A and 9B , the semiconductor device 1 includes P-type well regions 112-1 and 112-2, a first portion of N-type well regions 203-1R, and a field oxide layer. (120).

제1 및 제2 필드 산화막(120)은 기판(201)의 상면에 배치되고, 제1 포션의 N형의 웰 영역(203)은 기판(201)의 상면 및 제1 및 제2 필드 산화막(120)의 일부 하면에 배치되어 제5 깊이(d5)로 형성된다. The first and second field oxide films 120 are disposed on the upper surface of the substrate 201 , and the first portion of the N-type well region 203 is the upper surface of the substrate 201 and the first and second field oxide films 120 . ) is disposed on a portion of the lower surface and formed to a fifth depth d5.

반도체 소자(1)는 제1 포션의 N형의 웰 영역(203-1R)에 배치되는 적어도 하나의 제1 N+ 도핑 영역(접합 트랜지스터의 소스영역, 110-S)을 더 포함한다. The semiconductor device 1 further includes at least one first N+ doped region (source region 110-S of the junction transistor) disposed in the first portion of the N-type well region 203 - 1R.

제1 및 제2 P형 웰 영역은 제1 포션의 N형의 웰 영역(203-1R)과 이격되어 양쪽에 대칭적으로 배치되고, 제5 깊이(d5)보다 작은 제6 깊이(d6)를 갖는다. The first and second P-type well regions are spaced apart from the N-type well region 203 - 1R of the first portion and are symmetrically disposed on both sides, and have a sixth depth d6 smaller than the fifth depth d5. have

반도체 소자(1)는 제1 및 제2 P형의 웰 영역(112-1, 112-2)의 상면에 각각 배치되는 제1 및 제2 P+ 도핑 영역(301-1, 301-2)을 더 포함한다. The semiconductor device 1 further includes first and second P+ doped regions 301-1 and 301-2 disposed on top surfaces of the first and second P-type well regions 112-1 and 112-2, respectively. include

반도체 소자(1)는 제1 및 제2 P형의 웰 영역(112-1, 112-2)과 기판(201)의 평면과 수직방향으로 이격되어 각각 중첩되고, 제1 및 제2 필드 산화막(120) 상에 각각 배치되는 제1 및 제2 게이트 전극(221-G1, 221-G2)을 더 포함한다. The semiconductor device 1 overlaps the first and second P-type well regions 112-1 and 112-2 and the substrate 201 and is spaced apart from each other in a vertical direction, and first and second field oxide films ( It further includes first and second gate electrodes 221 -G1 and 221 -G2 respectively disposed on the 120 .

또한 반도체 소자(1)는 제1 및 제2 필드 산화막(120) 상에 각각 형성되는 제1 및 제2 필드 플레이트(222)를 더 포함한다. 제1 및 제2 필드 플레이트(222)는 제1 및 제2 게이트 전극(221-G)과 기판의 평면과 수직방향으로 이격되어 각각 중첩된다. In addition, the semiconductor device 1 further includes first and second field plates 222 respectively formed on the first and second field oxide layers 120 . The first and second field plates 222 are spaced apart from the first and second gate electrodes 221 -G in a direction perpendicular to the plane of the substrate and overlap each other.

본 발명의 반도체 소자는 다양한 실시예에 따라 제1 및 제2 P형의 웰 영역의 너비를 가변할 수 있다. 도 9(b)에 도시된 바와 같이 제1 및 제2 P형의 웰 영역의 너비는 도 9(a)에 비해 더 넓게 하여 항복 전압을 더 크게 조정할 수 있다. 즉, 제1 및 제2 P형의 웰 영역(112-1, 112-2)이 제1 포션의 N형 웰 영역(203-1R)과 가까이 배치되면, 공핍 영역의 면적이 훨씬 증가하여 항복전압이 증가할 수 있다. In the semiconductor device of the present invention, the widths of the first and second P-type well regions may vary according to various embodiments. As shown in FIG. 9(b) , the widths of the first and second P-type well regions are made wider than those of FIG. 9(a), so that the breakdown voltage can be adjusted to be larger. That is, when the first and second P-type well regions 112-1 and 112-2 are disposed close to the first portion of the N-type well region 203-1R, the area of the depletion region is greatly increased and the breakdown voltage This can increase.

도 10는 본 발명의 다른 실시예에 따른 반도체 소자의 상면도이다. 설명의 편의를 위해 도 3과의 차이점을 위주로 설명한다.10 is a top view of a semiconductor device according to another embodiment of the present invention. For convenience of explanation, differences from FIG. 3 will be mainly described.

도 10을 참고하면, 접합 트랜지스터의 소스 영역(110'-S)은 도 3과 달리 고전압 트랜지스터(20)의 일측면에 보다 길게 확장되어 형성될 수 있다. 소스영역(110'-S)은 도 3의 실시예에 비해 소스영역(110'-S)이 길게 형성되므로 P 형 웰 영역(112)과 더 근접한 거리에 배치된다. Referring to FIG. 10 , the source region 110 ′-S of the junction transistor may be formed to extend longer on one side of the high voltage transistor 20 , unlike FIG. 3 . The source region 110 ′-S is disposed at a closer distance to the P-type well region 112 because the source region 110 ′-S is formed longer than the embodiment of FIG. 3 .

고전압 트랜지스터 영역(20)의 변화 없이 접합 트랜지스터(10)의 소스 영역(110'-S)의 길이가 길어지면, 동일한 핀치오프 전압은 유지하면서 전류량만 증가시킬 수 있다.If the length of the source region 110 ′-S of the junction transistor 10 is increased without changing the high voltage transistor region 20 , only the amount of current can be increased while maintaining the same pinch-off voltage.

도 11은 본 발명의 또 다른 실시예에 따른 반도체 소자의 상면도이다. 11 is a top view of a semiconductor device according to another embodiment of the present invention.

도 11(a)를 보면, 일 실시예로 접합 트랜지스터(10)의 소스(114-S)가 반도체 소자의 일 측면, 즉, 드레인 영역(140-D)의 꼬리(tail) 끝단에 가까운 곳에 형성될 수 있다. 다른 실시예로 도 11(b)를 보면, 두 개의 접합 트랜지스터(10a, 10b)의 소스(115-S1, 115-S2) 각각이 드레인 영역(140-D)의 꼬리 끝단 각각에 형성될 수 있다. 또한 도시하지는 아니하였으나 접합 트랜지스터(10)는 드레인 영역(140-D)의 헤드 끝단에 가까운 곳에도 형성될 수 있다.Referring to FIG. 11A , in an embodiment, the source 114-S of the junction transistor 10 is formed near one side of the semiconductor device, that is, near the tail end of the drain region 140-D. can be As another embodiment, referring to FIG. 11B , the sources 115 - S1 and 115 - S2 of the two junction transistors 10a and 10b may be respectively formed at the tail end of the drain region 140 -D. . Also, although not shown, the junction transistor 10 may be formed near the end of the head of the drain region 140 -D.

즉, 본 발명의 접합 트랜지스터(10)는 다양한 실시예에 따라 반도체 소자(1)의 외곽을 따라 복수 개로 형성될 수 있다.That is, a plurality of junction transistors 10 of the present invention may be formed along the periphery of the semiconductor device 1 according to various embodiments.

도 12은 본 발명의 반도체 소자의 동작에 따른 전압-전류 그래프이다.12 is a voltage-current graph according to the operation of the semiconductor device of the present invention.

도 2에 도시된 비교예(Old)의 반도체 소자(1')에서 전압 전류를 측정해보면, 접합 트랜지스터를 삽입하기 위한 웰 영역(203-1R)이 고전압 트랜지스터의 외곽부분에 추가로 주입되어 돌출되면서, 항복 전압이 200V 이하로 떨어진다.When voltage and current are measured in the semiconductor device 1' of the comparative example (Old) shown in FIG. 2, the well region 203-1R for inserting the junction transistor is additionally injected into the outer portion of the high voltage transistor and protrudes. , the breakdown voltage drops below 200V.

그러나 본 발명의 실시 예에 따른 반도체 소자(New)의 경우, 항복 전압은 1000V 근처에서 나타난다. 이는 N형 불순물과 P형 불순물 간의 전하량(charge) 또는 도펀트 양이 균형을 이루고 있기 때문이다. 반면에 비교예의 반도체 소자(old)의 경우, 200V이하에서 항복전압이 나타난다. 이는, 접합 트랜지스터에 사용되는 N형 웰 영역(203)의 사각형 테두리 범위 안에서 접합 트랜지스터가 돌출되지 않게 배치되도록 디자인 하는 것이 중요함을 보여주고 있다.However, in the case of the semiconductor device (New) according to the embodiment of the present invention, the breakdown voltage appears near 1000V. This is because the amount of charge or dopant between the N-type impurity and the P-type impurity is balanced. On the other hand, in the case of the semiconductor device (old) of the comparative example, the breakdown voltage appears at 200V or less. This shows that it is important to design the junction transistor so that it does not protrude within the rectangular border of the N-type well region 203 used for the junction transistor.

도 13(a)는 비교 예에 의한 반도체 소자의 동작에 따른 전계 분포를 나타낸 그래프이고, 도 13(b)은 본 발명의 반도체 소자의 동작에 따른 전계 분포를 나타낸 그래프이다.13(a) is a graph showing the electric field distribution according to the operation of the semiconductor device according to the comparative example, and FIG. 13(b) is a graph showing the electric field distribution according to the operation of the semiconductor device of the present invention.

표면 전계(RESURF)을 살펴보면, 비교예의 경우 도 13(a)에 도시된 바와 같이, 접합 트랜지스터의 소스 영역을 배치하기 위해 추가된 웰 영역(203-1R)이 돌출되면서, 표면 전계(RESURF)가 무너져 전계가 소정의 지점에 집중 분포되는 경향을 보인다. 즉, 고전압 트랜지스터의 제2 포션의 N형 웰 영역(203-1L)과 접합 트랜지스터의 제1 포션의 N형 웰 영역(203-1R)의 전체 N형의 전하량(charge)과 P형의 전하량과의 불균형으로 인하여 도 12과 같이 항복전압이 200V 이하에서 나타난다.Looking at the surface electric field RESURF, in the case of the comparative example, as shown in FIG. 13A , as the well region 203 - 1R added to dispose the source region of the junction transistor protrudes, the surface electric field RESURF increases. It collapses and the electric field tends to be concentrated and distributed at a certain point. That is, the total N-type charge and the P-type charge amount of the N-type well region 203-1L of the second portion of the high voltage transistor and the N-type well region 203-1R of the first portion of the junction transistor are 12, the breakdown voltage appears below 200V due to the imbalance of .

그러나 본 발명의 반도체 소자(New)의 경우, 도 13(b)에 도시된 바와 같이, 표면 전계가 균등하게 골고루 분포된다. 그 결과 항복전압은 1,000V 가까이에서 나타난다. 즉, 고전압 트랜지스터의 N형 웰 영역의 테두리 범위 안에서 접합 트랜지스터가 배치되도록 디자인 하는 것이 중요함을 보여주고 있다.However, in the case of the semiconductor device (New) of the present invention, as shown in FIG. 13(b), the surface electric field is evenly and evenly distributed. As a result, the breakdown voltage appears near 1,000V. That is, it shows that it is important to design the junction transistor to be disposed within the periphery of the N-type well region of the high voltage transistor.

이상에서 설명한 실시 예들은 그 일 예로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시 예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시 예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.The embodiments described above are examples thereof, and various modifications and variations may be made by those of ordinary skill in the art to which the present invention pertains without departing from the essential characteristics of the present invention. Therefore, the embodiments disclosed in the present invention are not intended to limit the technical spirit of the present invention, but to explain, and the scope of the technical spirit of the present invention is not limited by these embodiments. The protection scope of the present invention should be construed by the following claims, and all technical ideas within the scope equivalent thereto should be construed as being included in the scope of the present invention.

1, 1' : 반도체 소자
10 : 접합 트랜지스터
20 : 고전압 트랜지스터
201 : 기판
203 : N형 웰 영역
110-S : 접합트랜지스터의 소스 영역 (제1 N+ 도핑 영역)
112, 112-1, 112-2: P형의 웰 영역
120 : 필드 산화막
130 : 매립 불순물층
140-D : 드레인 영역(제2 N+ 도핑 영역)
150-D : 드레인 단자
161 : 벌크 컨택 영역
165 : 픽업 단자
160 : 필드 플레이트
170 : P형 게이트 영역
175 : 컨택 영역
176 : 컨택 단자
201: 기판
203: N형 웰 영역
203-1R, 203-1L: 제1 및 제2 포션의 웰 영역.
210-S, 211-S : 고전압트랜지스터의 소스 영역
221-G1, G2: 제1 및 제2 게이트 전극
301-1, 301-2: P+ 도핑 영역1, 1': semiconductor element
10: junction transistor
20: high voltage transistor
201: substrate
203: N-type well region
110-S: source region of junction transistor (first N+ doped region)
112, 112-1, 112-2: P-type well region
120: field oxide film
130: buried impurity layer
140-D: drain region (second N+ doped region)
150-D : drain terminal
161: bulk contact area
165: pickup terminal
160: field plate
170: P-type gate region
175: contact area
176: contact terminal
201: substrate
203: N-type well region
203-1R, 203-1L: well regions of the first and second portions.
210-S, 211-S: source region of high voltage transistor
221-G1, G2: first and second gate electrodes
301-1, 301-2: P+ doped region

Claims (15)

기판의 상면에 서로 이격되어 배치되는 제1 및 제2 필드 산화막;
상기 제1 및 제2 필드 산화막 사이에 배치되고, 제1 깊이를 갖는 N형의 웰 영역;
상기 N형의 웰 영역에 배치되는 제1 N+ 도핑 영역;
상기 N형의 웰 영역과 이격되어 배치되고, 상기 제1 깊이보다 작은 제2 깊이를 갖고, 상기 N형의 웰 영역을 중심으로 대칭적으로 배치되는 제1 P형 웰 영역 및 제2 P형 웰 영역;
상기 제1 및 제2 P형의 웰 영역에 각각 배치되는 제1 및 제2 P+ 도핑 영역;
상기 제1 P형의 웰 영역과 중첩되고, 상기 제1 필드 산화막 상에 배치되는 제1 게이트 전극; 및
상기 제2 P형의 웰 영역과 중첩되고, 상기 제2 필드 산화막 상에 배치되는 제2 게이트 전극; 을 포함하며,
상기 N형의 웰 영역은 상기 기판의 표면과 평행한 방향으로 제1 너비를 갖는 제1 포션 웰 영역과, 제2 너비를 갖는 제2 포션 웰 영역을 포함하고,
상기 제1 포션 웰 영역은, 상기 N형의 웰 영역의 테두리에서 돌출되지 않게 배치되는 반도체 소자.first and second field oxide layers spaced apart from each other on an upper surface of the substrate;
an N-type well region disposed between the first and second field oxide layers and having a first depth;
a first N+ doped region disposed in the N-type well region;
The first P-type well region and the second P-type well are spaced apart from the N-type well region, have a second depth smaller than the first depth, and are symmetrically disposed about the N-type well region. area;
first and second P+ doped regions respectively disposed in the first and second P-type well regions;
a first gate electrode overlapping the first P-type well region and disposed on the first field oxide layer; and
a second gate electrode overlapping the second P-type well region and disposed on the second field oxide layer; includes,
The N-type well region includes a first portion well region having a first width and a second portion well region having a second width in a direction parallel to the surface of the substrate;
The first portion well region is disposed so as not to protrude from an edge of the N-type well region. 제1항에 있어서,
상기 제1 및 제2 필드 산화막 상에 각각 배치되는 제1 및 제2 필드 플레이트를 더 포함하는 반도체 소자.According to claim 1,
and first and second field plates respectively disposed on the first and second field oxide layers. 제2항에 있어서, 상기 제1 및 제2 필드 플레이트는
상기 제1 및 제2 게이트 전극과 각각 중첩되는 반도체 소자.3. The method of claim 2, wherein the first and second field plates are
A semiconductor device overlapping the first and second gate electrodes, respectively. 제1항에 있어서, 상기 N형의 웰 영역에 제2 N+ 도핑 영역을 더 포함하는 반도체 소자.The semiconductor device of claim 1 , further comprising a second N+ doped region in the N-type well region. 제4 항에 있어서,
상기 제1 N+ 도핑 영역은 접합 트랜지스터의 소스 영역이고,
상기 제2 N+ 도핑 영역은 상기 접합 트랜지스터와 고전압 트랜지스터의 드레인 영역인 반도체 소자.5. The method of claim 4,
the first N+ doped region is a source region of the junction transistor,
The second N+ doped region is a drain region of the junction transistor and the high voltage transistor. 제1 항에 있어서,
상기 N형의 웰 영역에 배치된 P형의 게이트 영역;을 더 포함하는 반도체 소자.According to claim 1,
and a P-type gate region disposed in the N-type well region. 제1항에 있어서,
상기 N형의 웰 영역은 제1 깊이를 갖는 제1 포션 웰 영역과 제2 깊이를 갖는 제2 포션 웰 영역을 포함하고,
상기 제1 깊이는 상기 제2 깊이보다 작은 것을 특징으로 하는 반도체 소자.According to claim 1,
The N-type well region includes a first portion well region having a first depth and a second portion well region having a second depth;
The first depth is smaller than the second depth. 제7항에 있어서,
상기 제1 포션의 웰 영역에 상기 제1 N+ 도핑 영역이 배치되는 것을 특징으로 하는 반도체 소자.8. The method of claim 7,
The semiconductor device of claim 1, wherein the first N+ doped region is disposed in the well region of the first portion. 제1항에 있어서,
상기 N형의 웰 영역 내에 배치된 적어도 하나의 P형의 매립 불순물층을 더 포함하는 반도체 소자.According to claim 1,
and at least one P-type buried impurity layer disposed in the N-type well region. 제1항에 있어서,
상기 제1 포션 웰 영역은 상기 제1 N+ 도핑 영역을 포함하는 반도체 소자.According to claim 1,
The first portion well region includes the first N+ doped region. 삭제delete 제10항에 있어서, 상기 제1 너비는 상기 제2 너비보다 작은 것을 특징으로 하는 반도체 소자.The semiconductor device of claim 10 , wherein the first width is smaller than the second width. 기판의 표면과 평행한 방향으로 제1 포션 웰 영역과 제2 포션 웰 영역을 포함하는 N형의 웰 영역;
상기 제1 포션 웰 영역에 배치된 제1 N+ 도핑 영역; 및
상기 제2 포션 웰 영역에 배치된 제2 N+ 도핑 영역;을 포함하고,
상기 제1 포션 웰 영역은, 상기 N형의 웰 영역의 테두리에서 돌출되지 않는 것을 특징으로 하는 반도체 소자.an N-type well region including a first portion well region and a second portion well region in a direction parallel to the surface of the substrate;
a first N+ doped region disposed in the first portion well region; and
a second N+ doped region disposed in the second portion well region;
The first portion well region does not protrude from an edge of the N-type well region. 제13항에 있어서,
상기 제1 포션 웰 영역의 너비는 상기 제2 포션 웰 영역의 너비 보다 작은 것을 특징으로 하는 반도체 소자.14. The method of claim 13,
A width of the first portion well region is smaller than a width of the second portion well region. 제13항에 있어서,
상기 제1 포션 웰 영역의 깊이는 상기 제2 포션 웰 영역의 깊이와 작거나 같은 것을 특징으로 하는 반도체 소자.14. The method of claim 13,
The semiconductor device of claim 1, wherein a depth of the first portion well region is less than or equal to a depth of the second portion well region.
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