KR102307791B1 - Method of texturing a silicon wafer with quasi-random nanostructures and the silicon wafer manufactured by the method, and a solar cell comprising the same - Google Patents

Method of texturing a silicon wafer with quasi-random nanostructures and the silicon wafer manufactured by the method, and a solar cell comprising the same Download PDF

Info

Publication number
KR102307791B1
KR102307791B1 KR1020190156930A KR20190156930A KR102307791B1 KR 102307791 B1 KR102307791 B1 KR 102307791B1 KR 1020190156930 A KR1020190156930 A KR 1020190156930A KR 20190156930 A KR20190156930 A KR 20190156930A KR 102307791 B1 KR102307791 B1 KR 102307791B1
Authority
KR
South Korea
Prior art keywords
silicon wafer
nanoparticles
particles
texturing
particle
Prior art date
Application number
KR1020190156930A
Other languages
Korean (ko)
Other versions
KR20210067387A (en
Inventor
김인호
이도권
이경석
박종극
Original Assignee
한국과학기술연구원
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 한국과학기술연구원 filed Critical 한국과학기술연구원
Priority to KR1020190156930A priority Critical patent/KR102307791B1/en
Publication of KR20210067387A publication Critical patent/KR20210067387A/en
Application granted granted Critical
Publication of KR102307791B1 publication Critical patent/KR102307791B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/02—Details
    • H01L31/0236—Special surface textures
    • H01L31/02363—Special surface textures of the semiconductor body itself, e.g. textured active layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/02—Details
    • H01L31/0216—Coatings
    • H01L31/02161—Coatings for devices characterised by at least one potential jump barrier or surface barrier
    • H01L31/02167—Coatings for devices characterised by at least one potential jump barrier or surface barrier for solar cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/0248—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by their semiconductor bodies
    • H01L31/0352—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by their semiconductor bodies characterised by their shape or by the shapes, relative sizes or disposition of the semiconductor regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/18—Processes or apparatus specially adapted for the manufacture or treatment of these devices or of parts thereof
    • H01L31/1804—Processes or apparatus specially adapted for the manufacture or treatment of these devices or of parts thereof comprising only elements of Group IV of the Periodic System
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
    • Y02E10/00—Energy generation through renewable energy sources
    • Y02E10/50—Photovoltaic [PV] energy
    • Y02E10/547—Monocrystalline silicon PV cells
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Abstract

본 발명은 실리콘 웨이퍼를 텍스쳐링하는 방법과, 이 방법에 의해 제조된 실리콘 웨이퍼, 및 이러한 실리콘 웨이퍼를 포함하는 태양 전지에 관한 것이다. 본 발명의 방법에 따르면, 실리콘 웨이퍼를 텍스쳐링하는 방법에 있어서, (a) 크기가 다른 2종 이상의 나노입자들을 상기 실리콘 웨이퍼 상에 분산시키는 단계; (b) 상기 분산된 나노입자들 사이에 노출된 상기 실리콘 웨이퍼를 에칭하는 단계; 및 (c) 상기 나노입자들을 제거하는 단계를 포함하되, 상기 나노입자들을 분산시키는 단계는 상기 크기가 다른 2종 이상의 나노입자들이 준 무작위(quasi-random)로 배열된 자기조립 단일층을 형성할 수 있다.The present invention relates to a method for texturing a silicon wafer, a silicon wafer produced by the method, and a solar cell comprising such a silicon wafer. According to the method of the present invention, there is provided a method for texturing a silicon wafer, comprising the steps of: (a) dispersing two or more kinds of nanoparticles having different sizes on the silicon wafer; (b) etching the silicon wafer exposed between the dispersed nanoparticles; and (c) removing the nanoparticles, wherein the dispersing of the nanoparticles is to form a self-assembled monolayer in which two or more kinds of nanoparticles having different sizes are arranged quasi-randomly. can

Description

준 무작위 나노구조로 실리콘 웨이퍼를 텍스쳐링하는 방법과, 이 방법에 의해 제조된 실리콘 웨이퍼, 및 이러한 실리콘 웨이퍼를 포함하는 태양 전지{METHOD OF TEXTURING A SILICON WAFER WITH QUASI-RANDOM NANOSTRUCTURES AND THE SILICON WAFER MANUFACTURED BY THE METHOD, AND A SOLAR CELL COMPRISING THE SAME}A method of texturing a silicon wafer with quasi-random nanostructures, a silicon wafer manufactured by the method, and a solar cell comprising such a silicon wafer METHOD, AND A SOLAR CELL COMPRISING THE SAME}

본 발명은 광 흡수율을 향상시키기 위하여 준 무작위 나노구조로 실리콘 웨이퍼를 텍스쳐링하는 방법과, 이 방법에 의해 제조된 실리콘 웨이퍼, 및 이러한 실리콘 웨이퍼를 포함하는 태양 전지에 관한 것이다.The present invention relates to a method for texturing a silicon wafer with quasi-random nanostructures to improve light absorption, a silicon wafer prepared by the method, and a solar cell comprising such a silicon wafer.

태양전지는 광 에너지를 전기 에너지로 변환시키는 장치로서, 친환경적인 미래 에너지원으로 크게 주목받고 있다. 태양전지는 반도체의 성질을 이용하여 전기를 생산하는데, 구체적으로 P(positive)형 반도체와 N(negative)형 반도체를 접합시킨 PN접합 구조를 하고 있으며, 이러한 태양전지에 태양광이 입사하면, 입사된 태양광이 가지고 있는 에너지에 의해 상기 반도체 내에서 정공(hole) 및 전자(electron)가 발생하고, 이때, PN접합에서 발생한 전기장에 의해서 상기 정공은 P형 반도체 쪽으로 이동하고 상기 전자는 N형 반도체 쪽으로 이동하게 되어 전위가 발생된다.A solar cell is a device that converts light energy into electrical energy, and is receiving great attention as an eco-friendly future energy source. A solar cell produces electricity using the properties of a semiconductor. Specifically, it has a PN junction structure in which a P (positive) type semiconductor and an N (negative) type semiconductor are bonded. Holes and electrons are generated in the semiconductor by the energy possessed by the sunlight, and at this time, the holes move toward the P-type semiconductor by the electric field generated at the PN junction and the electrons are transferred to the N-type semiconductor As it moves to the side, an electric potential is generated.

일반적으로, 태양전지의 전력생산 성능은 광 에너지가 전기 에너지로 변환되는 광전변환효율로 측정된다. 그러나, 태양전지로 입사된 태양광의 일부는 태양전지를 구성하는 다양한 층간의 경계에서 반사됨으로써 태양전지의 전력 생산에 기여할 수 없게 되어 태양전지의 효율을 떨어뜨린다. 따라서, 태양전지의 효율을 향상시키기 위해서는 상술한 바와 같은 태양광의 반사율을 가급적 줄여야 한다.In general, the power generation performance of a solar cell is measured by the photoelectric conversion efficiency at which light energy is converted into electrical energy. However, a portion of sunlight incident on the solar cell is reflected at the boundary between various layers constituting the solar cell, and thus cannot contribute to the power production of the solar cell, thereby reducing the efficiency of the solar cell. Therefore, in order to improve the efficiency of the solar cell, it is necessary to reduce the reflectance of sunlight as described above as much as possible.

한편, 현재 상용 태양전지 모듈 중 실리콘 웨이퍼 가격이 차지하는 비중은 약 30% 이상으로 높으므로, 발전단가 저감을 위하여 웨이퍼 두께를 낮춰 초박형화하려는 연구가 진행되고 있다. 두께 100 마이크론 이하의 웨이퍼를 박형 또는 초박형 웨이퍼라 한다. 초박형 웨이퍼 기반의 태양전지를 적용함으로써 발전단가를 크게 낮출 수 있을 뿐만 아니라, 얇은 두께로 유연성이 증대되며, 무게가 가벼워 유연하고 경량의 모듈 개발에 매우 유리하게 된다.On the other hand, since the silicon wafer price occupies a high proportion of about 30% or more among commercial solar cell modules, research is being conducted to reduce the thickness of the wafer to make it ultra-thin in order to reduce the power generation cost. A wafer with a thickness of 100 microns or less is referred to as a thin or ultra-thin wafer. By applying an ultra-thin wafer-based solar cell, not only can the power generation cost be greatly reduced, but also flexibility is increased due to the thin thickness, and it is very advantageous for the development of flexible and lightweight modules due to their light weight.

그러나, 상기와 같이 실리콘 웨이퍼의 두께를 얇게 하는 경우 나타나는 문제점 중 하나는 광흡수율이 저감된다는 점이다. 결정질 실리콘은 특히, 파장 700nm 이상의 근적외선 대역에서 흡수율이 낮아, 이 파장대역에서 광흡수율을 높이는 것이 매우 중요하다. 그러나, 실리콘 웨이퍼는 가시광선 및 근적외선 대역에서 굴절률이 높아 반사율이 높다.However, one of the problems that appear when the thickness of the silicon wafer is made thin as described above is that the light absorption rate is reduced. In particular, crystalline silicon has a low absorption rate in the near-infrared band with a wavelength of 700 nm or more, so it is very important to increase the light absorption rate in this wavelength band. However, the silicon wafer has a high refractive index in the visible and near-infrared bands and thus has high reflectivity.

이와 같이 실리콘 웨이퍼의 반사율이 높아지는 문제를 해결하기 위하여, 실리콘 웨이퍼의 제조에 텍스쳐링(texturing) 공정이 널리 쓰이고 있다. 텍스쳐링 공정이란, 태양전지를 구성하는 실리콘 웨이퍼나 다양한 층의 표면을 거칠게 만드는 것, 즉 실리콘 웨이퍼나 다양한 층의 표면에 요철이나 피라미드 형상의 패턴을 형성하는 것을 말한다. 예컨대, 실리콘 웨이퍼 표면에 피라미드 형상의 패턴이 형성된 경우, 처음 광이 도달하여 경사진 피라미드 벽에 부딪히면 일부는 흡수되고 일부는 반사되어 되돌아가게 되는데, 이때 되돌아가는 광을 주변에 있는 다른 피라미드 벽에 계속해서 부딪히게 함으로써 광 흡수량이 증가되도록 하는 것이다. 이렇게 해서 피라미드 구조로 인해 광 흡수량이 증가되고 그 결과 셀 효율 향상을 얻을 수 있게 된다. 따라서, 표면처리 방법을 통해 태양전지 기판을 제조하면, 태양전지의 표면반사의 저감, 캐리어 수집효과의 향상 및 태양전지의 내부반사에 의한 광가둠 효과를 구현할 수 있게 된다.In order to solve the problem of increasing the reflectance of the silicon wafer as described above, a texturing process is widely used in the manufacture of the silicon wafer. The texturing process refers to roughening the surface of a silicon wafer or various layers constituting a solar cell, that is, forming an uneven or pyramid-shaped pattern on the surface of a silicon wafer or various layers. For example, when a pyramid-shaped pattern is formed on the surface of a silicon wafer, when light first arrives and hits the inclined pyramid wall, some is absorbed and some is reflected and returned. This is to increase the amount of light absorption by making them collide. In this way, the amount of light absorption is increased due to the pyramid structure, and as a result, the cell efficiency can be improved. Therefore, when the solar cell substrate is manufactured through the surface treatment method, it is possible to realize the reduction of the surface reflection of the solar cell, the improvement of the carrier collection effect, and the light confinement effect due to the internal reflection of the solar cell.

예를 들어, 실리콘 웨이퍼의 광흡수율을 높이기 위해 사용되는 종래 기술은 KOH, NaOH와 같은 알칼리 수용액을 이용하여 피라미드 구조로 실리콘 웨이퍼 전면을 텍스쳐하는 방식이 사용되었다(특허문헌 1 참조). 이러한 방식에 의해 형성된 피라미드 구조는 그 크기가 수 마이크론에서 수십 마이크론까지 다양한 분포를 갖게 되어, 에칭시 약 수십 마이크론 두께의 웨이퍼 손실이 발생하게 된다. 따라서, 예를 들어 원가 절감에 유리한 50 마이크론 두께 이하의 초박형 실리콘 웨이퍼에 이러한 방식을 적용하기에는 한계가 있다.For example, in the prior art used to increase the light absorptivity of the silicon wafer, a method of texturing the entire surface of the silicon wafer in a pyramid structure using an aqueous alkali solution such as KOH or NaOH was used (see Patent Document 1). The pyramid structure formed by this method has a distribution in size ranging from several microns to several tens of microns, resulting in wafer loss of about tens of microns during etching. Therefore, for example, there is a limit to applying this method to an ultra-thin silicon wafer having a thickness of 50 microns or less, which is advantageous for cost reduction.

이렇게 순수히 기하광학적 효과만으로는 박형 실리콘 웨이퍼에서 광흡수율을 증대하는데 한계가 있으며, 이를 아블로노비치 한계(yablonovitch limit)라 한다. 이러한 광흡수율 한계를 극복하기 위해, 나노입자 리소그라피(nanosphere lithography)를 이용하여 실리콘 웨이퍼 표면을 나노 또는 서브 마이크론 크기로 텍스쳐링하는 방식이 연구되고 있다(특허문헌 2 참조).There is a limit to increasing the light absorption rate in a thin silicon wafer only with this pure geometrical optical effect, which is called the yablonovitch limit. In order to overcome the light absorptivity limitation, a method of texturing the surface of a silicon wafer in a nano or sub-micron size using nanosphere lithography has been studied (see Patent Document 2).

그러나, 상기 방식은 주기적 패턴만을 제공하며, 이 경우 입사하는 광이 박형 실리콘 웨이퍼의 표면에서 주로 전면 회절 효과만을 나타내므로 광흡수율을 증대하는데 한계가 있다. 최근에는 이에 무작위적 패턴이 시도되고 있지만, 일렉트론 빔(e-beam) 리소그라피 등의 방식을 이용하여 대부분 공정비용이 고가인 문제가 있다.However, the method provides only a periodic pattern, and in this case, there is a limitation in increasing the light absorption rate because the incident light mainly shows only the front diffraction effect on the surface of the thin silicon wafer. Recently, a random pattern has been attempted, but most of them use a method such as electron beam (e-beam) lithography, and the process cost is high.

KRUS 0180621 0180621 BB KRUS 20120010152 20120010152 AA

본 발명의 목적은 향상된 광포집 특성을 가지며, 웨이퍼의 두께가 얇은 박형 실리콘 태양 전지에 적용 가능한 준 무작위 나노구조로 실리콘 웨이퍼를 텍스쳐링하는 방법과, 이 방법에 의해 제조된 실리콘 웨이퍼, 및 이러한 실리콘 웨이퍼를 포함하는 태양 전지를 제공함에 있다.An object of the present invention is a method for texturing a silicon wafer into a quasi-random nanostructure that has improved light trapping properties and is applicable to a thin silicon solar cell with a thin wafer thickness, a silicon wafer manufactured by the method, and such a silicon wafer To provide a solar cell comprising a.

본 발명의 또 다른 목적은 종래의 주기적 패턴만을 제공할 수 있는 나노입자 리소그라피 공정과는 달리, 박형 실리콘 웨이퍼의 광흡수율을 향상시킬 수 있는 준 무작위 나노구조의 최적 패턴을 제공함에 있다.Another object of the present invention is to provide an optimal pattern of quasi-random nanostructures capable of improving the light absorption rate of a thin silicon wafer, unlike the conventional nanoparticle lithography process that can provide only periodic patterns.

본 발명의 또 다른 목적은 준 무작위 나노구조 텍스쳐 제조를 위해 경제적이고 풀 웨이퍼(full wafer) 스케일의 대면적 응용이 가능한 텍스쳐링 공정 방법을 제공함에 있다.Another object of the present invention is to provide a texturing process method that is economical and can be applied to a large area on a full wafer scale for the production of quasi-random nanostructured textures.

위와 같은 과제를 해결하기 위한 본 발명은 실리콘 웨이퍼를 텍스쳐링하는 방법으로서, (a) 크기가 다른 2종 이상의 나노입자들을 상기 실리콘 웨이퍼 상에 분산시키는 단계; (b) 상기 분산된 나노입자들 사이에 노출된 상기 실리콘 웨이퍼를 에칭하는 단계; 및 (c) 상기 나노입자들을 제거하는 단계를 포함하되, 상기 나노입자들을 분산시키는 단계는 상기 크기가 다른 2종 이상의 나노입자들이 준 무작위(quasi-random)로 배열된 자기조립 단일층을 형성할 수 있다.The present invention for solving the above problems is a method of texturing a silicon wafer, comprising the steps of: (a) dispersing two or more kinds of nanoparticles having different sizes on the silicon wafer; (b) etching the silicon wafer exposed between the dispersed nanoparticles; and (c) removing the nanoparticles, wherein the dispersing of the nanoparticles is to form a self-assembled monolayer in which two or more kinds of nanoparticles having different sizes are arranged quasi-randomly. can

본 발명의 실시예에 따르면, 상기 (a) 단계는 크기가 다른 2종 이상의 나노입자들을 용매에 혼합시켜 용액을 생성하고, 상기 용액을 상기 실리콘 웨이퍼 상에 분산시킬 수 있다.According to an embodiment of the present invention, in step (a), two or more kinds of nanoparticles having different sizes may be mixed in a solvent to generate a solution, and the solution may be dispersed on the silicon wafer.

본 발명의 실시예에 따르면, 상기 (a) 단계와 상기 (b) 단계 사이에 상기 용액을 건조시켜 상기 나노입자들 사이로 상기 실리콘 웨이퍼가 노출되도록 하는 단계를 더 포함할 수 있다.According to an embodiment of the present invention, the method may further include drying the solution between steps (a) and (b) to expose the silicon wafer between the nanoparticles.

본 발명의 실시예에 따르면, 상기 (a) 단계는 상기 나노입자들이 스핀코팅 공정으로 혼합되며 분산될 수 있다.According to an embodiment of the present invention, in step (a), the nanoparticles may be mixed and dispersed by a spin coating process.

본 발명의 실시예에 따르면, 상기 (a) 단계는 상기 나노입자는 직경이 다른 2종의 나노입자로 이루어지되, 직경이 상대적으로 큰 나노입자를 제1 입자, 및 직경이 상대적으로 작은 나노입자를 제2 입자라고 하며, 상기 제2 입자의 직경은 상기 제1 입자의 직경의 0.2배 이상 0.7배 이하일 수 있다.According to an embodiment of the present invention, in step (a), the nanoparticles are composed of two types of nanoparticles having different diameters, a first particle having a relatively large diameter, and a nanoparticle having a relatively small diameter. is referred to as a second particle, and the diameter of the second particle may be 0.2 times or more and 0.7 times or less of the diameter of the first particle.

본 발명의 실시예에 따르면, 상기 (a) 단계는 상기 나노입자는 구형의 실리카, 폴리스티렌, 또는 폴리메틸 메타크릴레이트 중 어느 하나일 수 있다.According to an embodiment of the present invention, in step (a), the nanoparticles may be any one of spherical silica, polystyrene, or polymethyl methacrylate.

본 발명의 실시예에 따르면, 상기 (a) 단계는 상기 제1 입자의 직경은 300nm 이상 1㎛이하일 수 있다.According to an embodiment of the present invention, in step (a), the diameter of the first particle may be 300 nm or more and 1 μm or less.

본 발명의 실시예에 따르면, 상기 (a) 단계는 제1 입자에 대한 상기 제2 입자의 농도비는 나노입자들이 분산된 후 인접하는 상기 제1 입자들 사이의 최인접 배위수가 5 이상 6 미만이 되도록 하는 무게비로 사전에 정해질 수 있다.According to an embodiment of the present invention, in step (a), the concentration ratio of the second particle to the first particle is that the number of closest coordination between the adjacent first particles is 5 or more and less than 6 after the nanoparticles are dispersed. The weight ratio may be determined in advance.

본 발명의 실시예에 따르면, 실리콘 웨이퍼를 텍스쳐링하는 방법에 있어서,According to an embodiment of the present invention, in a method for texturing a silicon wafer,

크기가 다른 2종 이상의 나노입자들을 상기 실리콘 웨이퍼 상에 분산시키는 단계; 상기 분산된 나노입자들 사이에 식각 마스크를 증착하는 단계; 상기 나노입자들을 제거하는 단계; 및 상기 실리콘 웨이퍼를 에칭하는 단계를 포함하되, 상기 나노입자들을 분산시키는 단계는 상기 크기가 다른 2종 이상의 나노입자들이 준 무작위로 배열된 자기조립 단일층을 형성할 수 있다.dispersing two or more kinds of nanoparticles having different sizes on the silicon wafer; depositing an etch mask between the dispersed nanoparticles; removing the nanoparticles; and etching the silicon wafer, wherein the dispersing of the nanoparticles may form a self-assembled monolayer in which two or more kinds of nanoparticles having different sizes are arranged quasi-randomly.

본 발명의 실시예에 따르면, 실리콘 웨이퍼는 상기 방법에 의해 제조될 수 있다.According to an embodiment of the present invention, a silicon wafer can be manufactured by the above method.

본 발명의 실시예에 따르면, 태양 전지는 상기 실리콘 웨이퍼를 포함할 수 있다.According to an embodiment of the present invention, the solar cell may include the silicon wafer.

본 발명에 따르면, 종래의 주기적 패턴만을 제공할 수 있는 나노입자 리소그라피 공정과는 달리, 실리콘 웨이퍼 상에 형성되는 준 무작위 나노구조를 통해 입사광을 강하게 전방 산란시켜 반도체 기판의 광흡수를 크게 증가시킬 수 있게 된다.According to the present invention, unlike the conventional nanoparticle lithography process that can provide only periodic patterns, it is possible to strongly forward-scatter incident light through a quasi-random nanostructure formed on a silicon wafer to greatly increase the light absorption of the semiconductor substrate. there will be

또한, 상기 준 무작위 나노구조를 형성하는 텍스쳐링 공정에 따라, 기존에 고가의 장비를 필요로 했던 나노임프린트, 레이저 간섭리소그라피, EUV를 이용한 포토리소그라피 등과 같은 나노리소그라피 공정에 비하여 공정비용을 절감할 수 있다.In addition, according to the texturing process for forming the quasi-random nanostructure, the process cost can be reduced compared to nano-lithography processes, such as nanoimprint, laser interference lithography, and photolithography using EUV, which previously required expensive equipment. .

또한, 준 무작위 나노구조 텍스쳐 제조를 위해 경제적이고 풀 웨이퍼(full wafer) 스케일의 대면적 응용이 가능하도록 한다.In addition, it enables economical, full-wafer-scale, large-area applications for the fabrication of quasi-random nanostructured textures.

도 1은 본 발명의 실시예에 따른 실리콘 웨이퍼를 텍스쳐링(texturing)하는 공정를 나타낸 도면이다.
도 2는 본 발명의 실리콘 웨이퍼를 텍스쳐링하는 3가지 실시예에 따른 공정을 나타낸 도면이다.
도 3은 본 발명의 실시예에 따른 실리콘 웨이퍼를 텍스쳐링하는 방법 중, 나노입자 분산 단계를 나타낸 도면이다.
도 4는 본 발명의 실시예에 따른 실리콘 웨이퍼를 텍스쳐링하는 방법 중, 나노입자의 자기조립 공정을 나타낸 도면이다.
도 5는 본 발명의 실시예에 따른 실리콘 웨이퍼를 텍스쳐링하는 방법에 적용되는 크기가 다른 2개의 나노입자의 배치관계를 개략적으로 나타낸 도면이다.
도 6은 본 발명의 실시예에 따른 실리콘 웨이퍼를 텍스쳐링하는 방법에 있어서, 크기가 다른 2개의 나노입자들이 분산되며 자기조립된 상태를 나타낸 도면이다.
도 7은 본 발명의 실시예에 따른 실리콘 웨이퍼를 텍스쳐링하는 방법 중, 실리콘 웨이퍼 에칭 단계를 나타낸 도면이다.
도 8은 도 7의 비등방성 에칭 중, 이온성 반응 에칭을 이용한 나노구조의 형상 제어를 나타낸 도면이다.
도 9는 CF4/02 가스를 이용한 반응성 이온 에칭 공정을 통하여 생성된 실리콘 나노구조를 제1 입자의 무게비에 따라 나타낸 도면이다.
도 10은 본 발명의 실리콘 나노구조가 적용된 초박형 실리콘 웨이퍼의 광흡수율을 측정한 실험결과를 나타낸 도면이다.1 is a view showing a process of texturing a silicon wafer according to an embodiment of the present invention.
2 is a diagram illustrating a process according to three embodiments of texturing a silicon wafer of the present invention.
3 is a diagram illustrating a nanoparticle dispersion step in a method of texturing a silicon wafer according to an embodiment of the present invention.
4 is a diagram illustrating a self-assembly process of nanoparticles in a method of texturing a silicon wafer according to an embodiment of the present invention.
5 is a diagram schematically illustrating an arrangement relationship of two nanoparticles having different sizes applied to a method for texturing a silicon wafer according to an embodiment of the present invention.
6 is a diagram illustrating a self-assembled state in which two nanoparticles of different sizes are dispersed in a method for texturing a silicon wafer according to an embodiment of the present invention.
7 is a diagram illustrating a silicon wafer etching step in a method for texturing a silicon wafer according to an embodiment of the present invention.
FIG. 8 is a diagram illustrating shape control of a nanostructure using ionic reaction etching during the anisotropic etching of FIG. 7 .
9 is a diagram illustrating a silicon nanostructure generated through a reactive ion etching process using a CF4/02 gas according to a weight ratio of first particles.
10 is a view showing the experimental results of measuring the light absorption rate of the ultra-thin silicon wafer to which the silicon nanostructure of the present invention is applied.

이하, 첨부된 도면을 참조하여 본 발명의 실시를 위한 구체적인 내용을 설명한다. 그리고 본 발명을 설명함에 있어서 관련된 공지기능에 대하여 이 분야의 기술자에게 자명한 사항으로서 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다.Hereinafter, detailed contents for carrying out the present invention will be described with reference to the accompanying drawings. In the description of the present invention, when it is determined that the subject matter of the present invention may be unnecessarily obscured as it is obvious to those skilled in the art with respect to related known functions, the detailed description thereof will be omitted.

본 명세서에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함하며, 분산되어 실시되는 구성요소들은 특별한 제한이 있지 않는 한 결합된 형태로 실시될 수도 있다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.The terms used herein are used only to describe specific embodiments, and are not intended to limit the present invention. The singular expression includes a plural expression unless the context clearly indicates otherwise, and components implemented in a dispersed form may be implemented in a combined form unless there is a special limitation. In this specification, terms such as "comprises" or "have" are intended to designate that the features, numbers, steps, operations, components, parts, or combinations thereof described in the specification exist, but one or more other features It should be understood that this does not preclude the existence or addition of numbers, steps, operations, components, parts, or combinations thereof.

또한, 본 명세서에서 사용되는 제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성 요소로 명명될 수 있다.Also, terms including ordinal numbers such as first, second, etc. used herein may be used to describe various components, but the components should not be limited by the terms. The above terms are used only for the purpose of distinguishing one component from another. For example, without departing from the scope of the present invention, a first component may be referred to as a second component, and similarly, a second component may also be referred to as a first component.

도 1은 본 발명의 실시예에 따른 실리콘 웨이퍼를 텍스쳐링(texturing)하는 공정를 나타낸 도면이다. 도 2는 본 발명의 실리콘 웨이퍼를 텍스쳐링하는 3가지 실시예에 따른 공정을 나타낸 도면이다.1 is a view showing a process of texturing a silicon wafer according to an embodiment of the present invention. 2 is a diagram illustrating a process according to three embodiments of texturing a silicon wafer of the present invention.

도 1을 참조하면, 본 발명의 실시예에 따른 실리콘 웨이퍼를 텍스쳐링하는 방법은, 나노입자 분산 단계, 실리콘 웨이퍼 에칭 단계, 및 나노입자 제거 단계를 포함한다.Referring to FIG. 1 , a method for texturing a silicon wafer according to an embodiment of the present invention includes a nanoparticle dispersion step, a silicon wafer etching step, and a nanoparticle removal step.

나노입자 분산 단계는, 크기가 다른 2종 이상의 나노입자들을 실리콘 웨이퍼 상에 분산시키는 단계이다. 또한, 에칭 단계는 상기 분산된 나노입자들 사이에 노출된 실리콘 웨이퍼를 에칭하는 단계이다. 또한, 나노입자 제거 단계는 에칭된 실리콘 웨이퍼에 남아있는 나노입자를 제거하는 단계이다.The nanoparticle dispersion step is a step in which two or more kinds of nanoparticles having different sizes are dispersed on a silicon wafer. Also, the etching step is a step of etching the silicon wafer exposed between the dispersed nanoparticles. In addition, the step of removing nanoparticles is a step of removing nanoparticles remaining on the etched silicon wafer.

한편, 본 발명에 적용되는 나노입자들은 구형의 실리카(Silica), 폴리스티렌(Ps), 또는 폴리메틸 메타크릴레이트(PMMA) 중 어느 하나 또는 그 조합일 수 있다. 본 명세서에서 나노입자라는 용어는, 용매에 투입되기 전의 나노입자 및 용매에 투입되어 콜로이드 상태의 나노입자를 모두 포함하여 지칭될 수 있다.On the other hand, nanoparticles applied to the present invention may be any one or a combination of spherical silica (Silica), polystyrene (Ps), or polymethyl methacrylate (PMMA). As used herein, the term nanoparticles may refer to both nanoparticles before being added to a solvent and nanoparticles in a colloidal state after being added to the solvent.

또한, 실리콘 웨이퍼는 규소(Si), 게르마늄(Ge), 갈륨비소(GaAs), 및 인듐갈륨비소(InGaAs)로 이루어진 군에서 선택된 어느 하나 또는 둘 이상을 포함하여 이루어질 수 있다. 또한, 텍스쳐링되기 전의 실리콘 웨이퍼는 <100> 결정 방향을 가질 수 있으며, 텍스쳐링 후의 실리콘 웨이퍼 전면 일부의 결정 방향이 달라지게 된다.In addition, the silicon wafer may include any one or two or more selected from the group consisting of silicon (Si), germanium (Ge), gallium arsenide (GaAs), and indium gallium arsenide (InGaAs). In addition, the silicon wafer before texturing may have a <100> crystal orientation, and the crystal orientation of a portion of the entire surface of the silicon wafer after texturing is changed.

이러한 과정을 거쳐 본 발명에 따른 실리콘 웨이퍼가 텍스쳐링된다. 도 2의 (a)에 도시된 바와 같이, 나노입자 분산 단계, 실리콘 웨이퍼 에칭 단계, 및 나노입자 제거 단계가 순차적으로 진행될 수 있다. Through this process, the silicon wafer according to the present invention is textured. As shown in (a) of FIG. 2 , the nanoparticle dispersion step, the silicon wafer etching step, and the nanoparticle removal step may be sequentially performed.

다만, 이에 제한되지 않고, 도 2의 (b), (c)에 도시된 바와 같은 공정이 진행될 수도 있다. 예를 들어, 도 2의 (b)에 도시된 바와 같이, 나노입자 분산 단계, 나노입자 크기 조절 단계, 식각 마스크 증착 단계, 실리콘 웨이퍼 에칭 단계, 및 식각 마스크 제거 단계가 순차적으로 진행될 수 있다. 또는, 도 2의 (c)에 도시된 바와 같이, 나노입자 분산 단계, 열처리 단계, 실리콘 웨이퍼 에칭 단계, 및 나노입자 제거 단계가 순차적으로 진행될 수도 있다.However, the present invention is not limited thereto, and the process as shown in (b) and (c) of FIG. 2 may be performed. For example, as shown in (b) of FIG. 2 , the nanoparticle dispersion step, the nanoparticle size adjustment step, the etching mask deposition step, the silicon wafer etching step, and the etching mask removal step may be sequentially performed. Alternatively, as shown in (c) of FIG. 2, the nanoparticle dispersion step, the heat treatment step, the silicon wafer etching step, and the nanoparticle removal step may be sequentially performed.

이하에서는, 본 발명의 실리콘 웨이퍼를 텍스쳐링하는 방법에 대하여 도 1 및 도 2의 (a)에 도시된 공정을 중심으로 설명하도록 한다. 다만, 도 2의 (a)의 각각의 공정을 수행하기 위한 구성은 도 2의 (b), (c)의 대응되는 단계에도 적용될 수 있으며, 그 반대의 경우도 가능하다.Hereinafter, a method of texturing a silicon wafer of the present invention will be mainly described with reference to the process shown in FIGS. 1 and 2 (a). However, the configuration for performing each process of FIG. 2 (a) may be applied to the corresponding steps of FIGS. 2 (b) and (c), and vice versa.

이하, 첨부된 도면들을 참조하여 본 발명에 따른 실리콘 웨이퍼를 텍스쳐링하는 방법의 실시예에 대해 구체적으로 설명한다.Hereinafter, an embodiment of a method for texturing a silicon wafer according to the present invention will be described in detail with reference to the accompanying drawings.

[나노입자 분산 단계][Nanoparticle dispersion step]

이 단계는 크기가 다른 2종 이상의 나노입자들을 실리콘 웨이퍼 상에 분산시키는 단계이다.This step is a step in which two or more kinds of nanoparticles having different sizes are dispersed on a silicon wafer.

도 3은 본 발명의 실시예에 따른 실리콘 웨이퍼를 텍스쳐링하는 방법 중, 나노입자 분산 단계를 나타낸 도면이다.3 is a diagram illustrating a nanoparticle dispersion step in a method of texturing a silicon wafer according to an embodiment of the present invention.

도 3을 참조하면, 나노입자들을 분산시키는 방법은 한 종류의 나노입자들을 주기적으로 실리콘 웨이퍼 상에 분산시키는 방법, 크기가 다른 2종 이상의 나노입자들을 준 무작위로 실리콘 웨이퍼 상에 분산시키는 방법, 또는 크기가 다른 2종 이상의 나노입자들을 무작위로 실리콘 웨이퍼 상에 분산시키는 방법으로 나뉘어질 수 있다.Referring to FIG. 3 , the method of dispersing nanoparticles is a method of periodically dispersing one type of nanoparticles on a silicon wafer, a method of dispersing two or more types of nanoparticles having different sizes on a semi-randomly silicon wafer, or It can be divided into a method of randomly dispersing two or more kinds of nanoparticles having different sizes on a silicon wafer.

본 발명에 따른 실리콘 웨이퍼를 텍스쳐링하는 방법은 상기 방법 중, 크기가 다른 2종 이상의 나노입자들을 준 무작위로 실리콘 웨이퍼 상에 분산시키는 방법이 적용된다.In the method of texturing a silicon wafer according to the present invention, a method of quasi-randomly dispersing two or more kinds of nanoparticles having different sizes on a silicon wafer is applied.

상세하게는, 구형의 실리카 비드가 2차원 평면에 가장 높은 충진율로 밀집(close packing)되면 육방 밀집구조를 보이게 된다. 육방 밀집구조의 또 다른 특징은 최인접 배위수(Coordination number, CN)가 2차원 평면에서 6이 된다는 것이다. 실리콘 비드의 배열은 구성 입자 크기의 산포, 적층 공정의 공정 변수 등에 의해 영향을 받게 되며, 무작위도가 증가하게 되면 충진율과 최인접 배위수의 크기가 완벽한 규칙성을 갖는 경우에 비해 감속하게 된다.In detail, when the spherical silica beads are closely packed with the highest filling factor on a two-dimensional plane, a hexagonal dense structure is shown. Another characteristic of the hexagonal dense structure is that the nearest coordination number (CN) becomes 6 in the two-dimensional plane. The arrangement of silicon beads is affected by the dispersion of constituent particle sizes, process variables of the lamination process, etc., and when the randomness increases, the filling rate and the size of the nearest coordination number slow down compared to the case where the size of the nearest coordination number has perfect regularity.

따라서, 2차원 평면에서 구형의 입자 배율 규칙성 또는 무작위도는 충진율의 크기 또는 최인접 배위수로 정량화할 수 있다. 충진율의 크기 또는 최인접 배위수가 매우 작을 경우를 무작위도가 높다고 할 수 있고, 그 반대로 충진율과 최인접 배위수가 완벽한 규칙성을 갖는 경우에 근접할 경우에 무작위도가 낮다고 할 수 있다. 충진율과 최인접 배위수가 완벽한 주기성을 갖는 경우에 매우 근접할 경우 본 발명에서는 준 무작위성을 갖는다고 정의될 수 있다. 보다 구체적으로는, 최인접 배위수 값이 6 미만 5 이상일 경우를 준 무작위성을 갖는다고 정의하고, 최인접 배위수 값이 5 미만인 경우는 무작위성이 높다고 할 수 있다.Therefore, the spherical particle scale regularity or randomness in a two-dimensional plane can be quantified by the magnitude of the filling factor or the nearest coordination number. The randomness can be said to be high when the size of the filling factor or the nearest coordination number is very small. If the filling factor and the nearest coordination number are very close to perfect periodicity, it can be defined as having quasi-randomness in the present invention. More specifically, the case where the value of the nearest coordination number is less than 6 and 5 or more is defined as having quasi-randomness, and the case where the value of the nearest coordination number is less than 5 can be said to have high randomness.

다만, 실리카비드 등으로 이루어진 나노입자가 나노스케일에서의 마스크로서 충분한 역할을 하기 위해서 전면적으로 단일층을 이루는 것이 적절하다. 2개 이상의 종의 나노입자가 혼합되어 적층될 경우 상대적으로 작은 크기의 나노입자의 경우 단일 층이 아닌 이중 층 이상으로 적층될 수도 있으나, 이렇게 상대적으로 작은 크기의 입자가 다중 층으로 적층되는 경우에도 상대적으로 큰 크기의 나노입자의 밀집 배열에 크게 영향을 주지 않게 되면 준 무작위 배열을 얻을 수 있어서, 상대적으로 작은 크기의 비드 입자가 반드시 단일층으로 적층되어야 하는 것은 아니다.However, it is appropriate for the nanoparticles made of silica beads or the like to form a single layer over the entire surface in order to play a sufficient role as a mask at the nanoscale. When two or more types of nanoparticles are mixed and stacked, nanoparticles of a relatively small size may be stacked in a double layer or more instead of a single layer. A quasi-random arrangement can be obtained without significantly affecting the dense arrangement of relatively large-sized nanoparticles, so that relatively small-sized bead particles do not necessarily have to be stacked as a single layer.

다만, 본 발명의 실시예에서와 같이, 크기가 다른 2종 이상의 나노입자들을 준 무작위적으로 분산시키기 위해서는 나노입자들을 적절히 혼합하고, 이를 실리콘 웨이퍼 상에 균일하게 배열하는 공정이 필요하다. 또한, 나노입자들의 크기를 사전에 적절히 선택함에 따라 실리콘 웨이퍼의 텍스쳐링 형태가 달라지게 된다. 이에 대하여 다음과 같이 상세히 설명한다.However, as in the embodiment of the present invention, in order to quasi-randomly disperse two or more kinds of nanoparticles having different sizes, a process of properly mixing the nanoparticles and arranging them uniformly on a silicon wafer is required. In addition, as the size of nanoparticles is appropriately selected in advance, the texturing shape of the silicon wafer is changed. This will be described in detail as follows.

도 4는 본 발명의 실시예에 따른 실리콘 웨이퍼를 텍스쳐링하는 방법 중, 나노입자의 자기조립 공정을 나타낸 도면이다.4 is a diagram illustrating a self-assembly process of nanoparticles among methods of texturing a silicon wafer according to an embodiment of the present invention.

도 4를 참조하면, 나노입자들을 분산시키는 단계는 크기가 다른 2종 이상의 나노입자들을 용매에 혼합시켜 용액을 생성하고, 상기 용액을 실리콘 웨이퍼 상에 분산시키는 단계일 수 있다.Referring to FIG. 4 , the dispersing of nanoparticles may include mixing two or more types of nanoparticles having different sizes in a solvent to form a solution, and dispersing the solution on a silicon wafer.

상기 용매에 혼합된 나노입자들은 콜로이드 입자로 이루어지며, 상기 나노입자들이 혼합된 용액은 혼합 콜로이드 용액이 된다. 이때, 크기가 다른 2종 이상의 나노입자들은 콜로이드 상태로 용액 내에서 균일하게 퍼져있는 상태가 된다. 한편, 상기 용매는 디메틸포름아미드(DMF), 다이메틸설폭시드(DMSO), 또는 에틸렌글리콜(EG) 중 어느 하나 또는 그 조합일 수 있다. 예를 들어, 용매는 디메틸포름아미드와 10 vol%의 에틸렌글리콜의 혼합용액일 수 있다.The nanoparticles mixed in the solvent are made of colloidal particles, and the solution in which the nanoparticles are mixed becomes a mixed colloidal solution. At this time, two or more types of nanoparticles having different sizes are in a state of being uniformly spread in a solution in a colloidal state. Meanwhile, the solvent may be any one or a combination of dimethylformamide (DMF), dimethyl sulfoxide (DMSO), and ethylene glycol (EG). For example, the solvent may be a mixed solution of dimethylformamide and 10 vol% of ethylene glycol.

이때, 나노입자들은 분산시키는 단계는, 나노입자들이 스핀코팅 공정으로 실리콘 웨이퍼 상에서 혼합되며 분산되는 단계일 수 있다. 나노입자들을 실리콘 웨이퍼 상에 분산시키는 데에는 스프레이법(straying), 스핀코팅법(spin coating), 또는 디핑법(dipping) 등의 방식이 이용될 수 있다. 스프레이법은 용액을 실리콘 웨이퍼 상에 고르게 분사하는 방식이며, 스핀코팅법은 용액을 떨어뜨린 후 이를 회전시켜 용액이 원심력에 의해 실리콘 웨이퍼 상에 코팅될 수 있도록 하는 방식이며, 디핑법은 실리콘 웨이퍼를 수용액에 담가 코팅을 수행하는 방식이다.In this case, the step of dispersing nanoparticles may be a step in which nanoparticles are mixed and dispersed on a silicon wafer by a spin coating process. A method such as straying, spin coating, or dipping may be used to disperse the nanoparticles on the silicon wafer. The spray method is a method of evenly spraying a solution on a silicon wafer, and the spin coating method is a method of dropping a solution and rotating it so that the solution can be coated on a silicon wafer by centrifugal force. It is a method of performing coating by immersion in an aqueous solution.

다만, 본 발명에서는 크기가 다른 2종 이상의 나노입자들을 실리콘 웨이퍼 상에 균일하게 혼합시켜야 하므로, 상기 방식들 중, 스핀코팅법을 적용하는 것이 바람직하다. 스핀코팅법을 적용하면, 크기가 다른 2종 이상의 나노입자들 중, 상대적으로 작은 직경의 나노입자들이 상대적으로 큰 직경의 나노입자들 사이의 공간으로 끼어들게 되어, 크기가 다른 2종 이상의 나노입자들이 실리콘 웨이퍼 상에 균일하게 혼합되며 분산될 수 있다.However, in the present invention, since two or more kinds of nanoparticles having different sizes must be uniformly mixed on a silicon wafer, it is preferable to apply a spin coating method among the above methods. When the spin coating method is applied, among two or more types of nanoparticles having different sizes, nanoparticles with a relatively small diameter are inserted into the space between nanoparticles of a relatively large diameter, and two or more types of nanoparticles of different sizes They can be uniformly mixed and dispersed on the silicon wafer.

이때, 상기 나노입자들을 분산시키는 단계 직후에 상기 용액을 건조시켜 분산된 나노입자들 사이로 실리콘 웨이퍼가 노출될 수 있도록 한다. 이때 열처리 등의 방법이 사용될 수 있으며, 이를 통하여 실리콘 웨이퍼 상에 나노입자들만 남을 수 있도록 한다. 이에 따라, 상기 나노입자들 사이로 실리콘 웨이퍼가 노출된다.At this time, the solution is dried immediately after dispersing the nanoparticles so that the silicon wafer is exposed between the dispersed nanoparticles. In this case, a method such as heat treatment may be used, so that only nanoparticles remain on the silicon wafer. Accordingly, the silicon wafer is exposed between the nanoparticles.

다만, 나노입자들을 스핀코팅법 등으로 혼합시키는 경우, 크기가 다른 2종 이상의 나노입자들 각각이 어떠한 특성을 갖느냐에 따라 혼합 후의 배열 상태가 달라지게 된다. 이때, 상기 나노입자들 각각의 특성이란, 예를 들어 상대적으로 큰 크기의 나노입자와 상대적으로 작은 크기의 나노입자의 직경 비율이나 혼합 후의 나노입자의 최인접 배위수 등일 수 있다. 이를 상세히 설명하면 다음과 같다.However, when the nanoparticles are mixed by a spin coating method or the like, the arrangement state after mixing is changed depending on the characteristics of each of two or more types of nanoparticles having different sizes. In this case, the characteristics of each of the nanoparticles may be, for example, a diameter ratio between the nanoparticles of a relatively large size and a nanoparticle of a relatively small size, or the closest coordination number of the nanoparticles after mixing. This will be described in detail as follows.

[분산되는 나노입자들의 특성][Properties of dispersed nanoparticles]

도 5는 본 발명의 실시예에 따른 실리콘 웨이퍼를 텍스쳐링하는 방법에 적용되는 크기가 다른 2개의 나노입자의 배치관계를 개략적으로 나타낸 도면이다.5 is a diagram schematically illustrating an arrangement relationship of two nanoparticles having different sizes applied to a method for texturing a silicon wafer according to an embodiment of the present invention.

도 5를 참조하면, 나노입자들은 분산시키는 단계에 있어서, 나노입자들은 직경이 다른 2종의 나노입자로 이루어질 수 있다. 이때, 직경이 상대적으로 큰 나노입자를 제1 입자, 및 직경이 상대적으로 작은 나노입자를 제2 입자라고 지칭할 수 있다. 이때, 상술한 스핀코팅법 등에 의하여 나노입자들이 실리콘 웨이퍼 상에 분산되면, 직경이 상대적으로 큰 제1 입자들 사이에 직경이 상대적으로 작은 제2 입자들이 끼어 들어가는 방식으로 배치될 수 있다.Referring to FIG. 5 , in the step of dispersing nanoparticles, the nanoparticles may be composed of two types of nanoparticles having different diameters. In this case, nanoparticles having a relatively large diameter may be referred to as first particles, and nanoparticles having a relatively small diameter may be referred to as second particles. At this time, when nanoparticles are dispersed on the silicon wafer by the above-described spin coating method or the like, second particles having a relatively small diameter may be interposed between the first particles having a relatively large diameter.

이때, 도 5에는 제1 입자들과 제2 입자들이 서로 맞닿아 있는 상태가 도시되어 있으며, 제1 입자의 직경을 R, 제2 입자의 직경을 r이라 할 수 있다. 이는 콜로이드 상태의 제1 및 제2 입자의 직경을 기준으로 측정될 수 있다. 이 경우, 제1 입자의 중심과 맞닿는 제2 입자의 중심 사이의 거리는 R+r이 되며, 제2 입자의 직경은 약 R/12가 도출될 수 있다.At this time, FIG. 5 shows a state in which the first particles and the second particles are in contact with each other, and the diameter of the first particle may be R and the diameter of the second particle may be r. This may be measured based on the diameters of the first and second particles in a colloidal state. In this case, the distance between the center of the first particle and the center of the second particle in contact is R+r, and the diameter of the second particle may be about R/12.

다만, 실제로는 제1 입자들과 제2 입자들이 서로 스핀코팅법 등으로 실리콘 기판 상에 배열될 때, 제1 입자들 일부는 제2 입자와 맞닿지 않고 근접하게 배치될 수 있다. 따라서, 제2 입자의 직경을 R/12보다 더 크게 설정하는 것이 바람직하다. However, in reality, when the first particles and the second particles are arranged on the silicon substrate by spin coating or the like, some of the first particles may be disposed adjacent to each other without contacting the second particles. Therefore, it is preferable to set the diameter of the second particle to be larger than R/12.

상세하게는, 제2 입자의 크기가 제1 입자 크기의 1/12 이하일 경우, 제2 입자는 2차원 육방밀집 배열된 제1 입자 사이의 침입형 위치(interstitial site)에 제1 입자의 규칙성을 저해하지 않고 배열될 수 있다. 또한, 제2 입자의 크기가 제1 입자의 크기의 0.7배 이상인 경우, 제2 입자는 제1 입자의 자리에 치환되어 배열의 규칙성을 저해하지 않고 배열될 수 있다. 따라서, 본 발명에서 정의한 준 무작위성을 얻기 위하여 제2 입자의 직경을 제1 입자의 직경의 0.2배 이상 0.7배 이하로 설정하는 것이 바람직하다.In detail, when the size of the second particle is 1/12 or less of the size of the first particle, the second particle is regularity of the first particle at an interstitial site between the first particles arranged in a two-dimensional hexagonal dense arrangement. can be arranged without interfering with the In addition, when the size of the second particle is 0.7 times or more of the size of the first particle, the second particle may be substituted for the first particle to be arranged without disturbing the regularity of the arrangement. Therefore, in order to obtain the quasi-randomness defined in the present invention, it is preferable to set the diameter of the second particle to not less than 0.2 times and not more than 0.7 times the diameter of the first particle.

또한, 제1 입자의 직경을 약 300nm 이상 1㎛이하로 설정할 수 있다. 또한, 혼합된 제2 입자의 조성비를 제1 입자 대비 무게비로 5wt% 내지 20wt%로 설정할 수 있다.In addition, the diameter of the first particle may be set to about 300 nm or more and 1 μm or less. In addition, the composition ratio of the mixed second particles may be set to 5 wt% to 20 wt% as a weight ratio of the first particles.

상세하게는, 태양전지의 효율 성능을 극대화하기 위해서는 입사하는 태양광을 최대로 흡수해야 한다. 입사하는 광의 반사율을 줄이고, 투과되는 광의 광경로를 증가시키기 위해서는 표면 구조의 주기, 형상 등을 최적 설계해야 한다. 입사하는 광을 큰 각도로 전방 산란시켜 광경로를 크게 증가시킬 수 있게 되면, 이러한 광과 입자의 상호작용은 Mie 산란 효과로 설명할 수 있다. Mie 산란 효과에 의하면, 나노 구조의 크기와 빛의 파장은 크기가 비슷한 경우 강한 산란 효과를 얻을 수 있게 된다.Specifically, in order to maximize the efficiency performance of the solar cell, incident sunlight should be maximally absorbed. In order to reduce the reflectance of the incident light and increase the optical path of the transmitted light, the period and shape of the surface structure must be optimally designed. If the light path can be greatly increased by forward scattering the incident light at a large angle, the interaction between the light and the particles can be explained by the Mie scattering effect. According to the Mie scattering effect, when the size of the nanostructure and the wavelength of light are similar in size, a strong scattering effect can be obtained.

실리콘 태양전지의 경우 파장 1150 nm 이하의 빛을 활용하여 전기를 만들어 내는 이유로, 광포집 효과를 최대화하기 위해서는 실리콘 나노 구조의 크기가 300nm 이상 1㎛ 이하인 경우가 바람직하다. 실리콘 나노 구조의 크기가 300nm 미만인 경우, 산란효과가 낮아지고, 또한 나노구조의 크기가 1㎛ 이상인 경우 산란효과보다는 굴절효과가 발생하게 되어서 역시 광포집 효과를 극대화하는데 한계가 발생하게 된다.In the case of a silicon solar cell, it is preferable that the size of the silicon nanostructure be 300 nm or more and 1 μm or less in order to maximize the light trapping effect because it generates electricity by using light with a wavelength of 1150 nm or less. When the size of the silicon nanostructure is less than 300 nm, the scattering effect is lowered, and when the size of the nanostructure is 1 μm or more, the refractive effect rather than the scattering effect occurs, which also limits the maximization of the light trapping effect.

도 6은 본 발명의 실시예에 따른 실리콘 웨이퍼를 텍스쳐링하는 방법에 있어서, 크기가 다른 2개의 나노입자들이 분산되며 자기조립된 상태를 나타낸 도면이다.6 is a diagram illustrating a self-assembled state in which two nanoparticles of different sizes are dispersed in a method for texturing a silicon wafer according to an embodiment of the present invention.

도 6을 참조하면, 크기가 다른 2개의 나노입자에 있어서, 제2 입자의 제1 입자 대비 무게 조성비에 따라 제1 입자와 제2 입자의 혼합시의 배열이 달라지게 된다. 도 6에는 왼쪽부터 순서대로 제1 입자만 100%, 즉 하나의 크기의 입자만으로 이루어진 경우, 제2 입자가 5wt%의 비율로 혼합된 경우, 제2 입자가 15wt%의 비율로 혼합된 경우, 및 제2 입자가 33wt%의 비율로 혼합된 경우가 나타나 있다.Referring to FIG. 6 , in the two nanoparticles having different sizes, the arrangement of the first particles and the second particles when mixing is changed according to the weight composition ratio of the second particles to the first particles. In FIG. 6, in order from the left, only the first particles are 100%, that is, when only particles of one size are mixed, when the second particles are mixed in a ratio of 5 wt%, when the second particles are mixed in a ratio of 15 wt%, and a case in which the second particles are mixed in a proportion of 33 wt% is shown.

용액을 준비하는 단계에서, 용매에 크기가 다른 2종류의 제1 입자 및 제2 입자의 실리콘 비드가 분산될 수 있다. 이때, 예를 들어, 제1 입자의 직경은 960nm, 제2 입자의 직경은 520nm의 실리콘 비드일 수 있다. 이러한 나노입자들이 혼합된 용액이 실리콘 웨이퍼 상에 스핀코팅 공정 등을 이용하여 분산되며 혼합될 수 있으며, 이러한 과정을 통하여 제1 입자와 제2 입자가 자기조립된 콜로이드 비드 단일층이 형성될 수 있다.In the step of preparing the solution, silicon beads of two types of first particles and second particles having different sizes may be dispersed in a solvent. In this case, for example, the diameter of the first particle may be 960 nm, and the diameter of the second particle may be a silicon bead of 520 nm. A solution in which these nanoparticles are mixed may be dispersed and mixed on a silicon wafer using a spin coating process or the like, and a single layer of colloidal beads in which the first particles and the second particles are self-assembled may be formed through this process. .

이때, 크기가 상대적으로 작은 제2 입자의 나노입자의 무게비에 따라 배열되는 나노입자들의 무작위도의 조절이 가능하다. 나노입자들의 무작위도를 조절함으로써, 실리콘 웨이퍼의 에칭 후의 텍스쳐링 형태가 다양하게 나타날 수 있다. 따라서, 입사되는 광의 파장에 따른 광흡수율을 높이기 위한 텍스쳐링 형태를 생성하기 위하여 제1 및 제2 입자의 무게비를 적절하게 선택할 수 있다.In this case, it is possible to control the randomness of the nanoparticles arranged according to the weight ratio of the nanoparticles of the second particles having a relatively small size. By controlling the randomness of the nanoparticles, the texturing shape of the silicon wafer after etching can be varied. Accordingly, the weight ratio of the first and second particles may be appropriately selected in order to generate a texturing form for increasing the light absorption according to the wavelength of the incident light.

예를 들어, 제1 입자에 대한 제2 입자의 농도비는 나노입자들이 분산된 후 인접하는 제1 입자의 최인접 배위수가 5 이상 6 미만이 되도록 하는 무게비로 사전에 정해질 수 있다.For example, the concentration ratio of the second particle to the first particle may be predetermined as a weight ratio such that the number of closest coordination of the adjacent first particle is 5 or more and less than 6 after the nanoparticles are dispersed.

상세하게는, 주기성을 갖는 구조에 빛이 입사하게 되면 회절효과가 발생하게 된다. 회절효과는 구조의 주기와 입사광의 크기에 의해서 결정되게 된다. 도 9와 같이 규칙성을 갖는 구조를 퓨리에 변환을 통하여, 입사광과 규칙적 구조와의 상호작용에 의한 회전이 발생하는 조건을 계산할 수 있게 된다. 이러한 규칙성을 갖는 구조의 이미지를 퓨리에 변환하여 얻은 FFT 이미지에서 형성되는 높은 강도의 패턴은 회절 조건의 밀도를 나타낸다. 높은 강도의 패턴이 넓은 면적으로 분포할수록 넓은 파장 대역에서의 회절이 발생하게 되어, 광포집 효과를 보이는 파장대역이 넓어지게 된다.Specifically, when light is incident on a structure having periodicity, a diffraction effect occurs. The diffraction effect is determined by the period of the structure and the size of the incident light. As shown in FIG. 9 , through the Fourier transform of the regular structure, it is possible to calculate a condition in which rotation occurs due to the interaction between the incident light and the regular structure. A high-intensity pattern formed in an FFT image obtained by Fourier transforming an image of a structure having such regularity indicates the density of diffraction conditions. As the pattern of high intensity is distributed over a wide area, diffraction occurs in a wide wavelength band, and the wavelength band exhibiting the light trapping effect is widened.

이때, 완벽한 주기성을 갖는 경우에 비해 주기성이 약하게 깨진 경우 높은 강도의 패턴 면적이 더 넓게 분포하여 높은 광포집 효과를 보이게 된다. 무작위도가 강하게 되는 경우 회절효과를 보이는 파장대역이 넓어지게 되나, 회절 강도가 낮아지게 되어, 광포집 효과가 낮아지는 문제가 발생한다. 이러한 이유로 완벽한 주기성 또는 무작위성을 갖는 구조보다는 주기성이 약하게 깨진 준무작위성을 갖는 구조가 더 높은 광포집효과를 보여주게 된다. 본 발명에서 정의된 준 무작위 조건은 제1 입자의 최인접 배위수가 5 이상 6 미만인 경우로 정의될 수도 있다. At this time, when the periodicity is weakly broken compared to the case with perfect periodicity, the pattern area of high intensity is more widely distributed, thereby exhibiting a high light trapping effect. When the randomness is increased, the wavelength band showing the diffraction effect is widened, but the diffraction intensity is lowered, which causes a problem in that the light trapping effect is lowered. For this reason, a structure with a weakly broken periodicity quasi-randomness shows a higher light trapping effect than a structure with perfect periodicity or randomness. The quasi-random condition defined in the present invention may be defined as a case in which the number of the closest coordination number of the first particle is 5 or more and less than 6.

이와 같은 나노입자 분산 단계를 거친 후, 상기 실리콘 웨이퍼의 노출 부분을 에칭하는 단계를 수행하는데 이는 다음과 같다.After the nanoparticle dispersion step, the step of etching the exposed portion of the silicon wafer is performed as follows.

[실리콘 웨이퍼 에칭 단계][Silicon Wafer Etching Step]

이 단계는 실리콘 웨이퍼 상에 분산된 나노입자들 사이에 노출된 실리콘 웨이퍼의 일부를 에칭하는 단계이다. 즉, 분산된 나노입자가 마스크의 역할을 수행한다.This step etches the part of the silicon wafer exposed between the nanoparticles dispersed on the silicon wafer. That is, the dispersed nanoparticles serve as a mask.

도 7은 본 발명의 실시예에 따른 실리콘 웨이퍼를 텍스쳐링하는 방법 중, 실리콘 웨이퍼 에칭 단계를 나타낸 도면이다. 또한, 도 8은 도 7의 비등방성 에칭 중, 이온성 반응 에칭을 이용한 나노구조의 형상 제어를 나타낸 도면이다.7 is a diagram illustrating a silicon wafer etching step in a method of texturing a silicon wafer according to an embodiment of the present invention. Also, FIG. 8 is a diagram illustrating shape control of a nanostructure using ionic reaction etching during the anisotropic etching of FIG. 7 .

도 7을 참조하면, 실리콘 웨이퍼 에칭 방법은 실리콘 웨이퍼의 표면에 나노돔, 나노홀, 또는 나노콘 형태가 반복되는 텍스쳐링을 형성하는 등방성 에칭과, <100> 결정 방향으로 준비된 실리콘 웨이퍼의 표면에 역피라미드 또는 정피라미드 형태가 반복되는 텍스쳐링을 형성하는 비등방성 에칭으로 나뉘어질 수 있다. 본 발명에는 플라즈마 건식에칭, 알칼리 용액을 이용한 습식 에칭이 포함된 등방성 또는 비등방성 에칭이 모두 적용될 수 있으나, 준 무작위의 텍스쳐링 형태를 생성하기 위한 비등방성 에칭을 적용하는 것이 바람직하다. Referring to FIG. 7 , the silicon wafer etching method includes isotropic etching for forming texturing in which nano-dome, nano-hole, or nano-cone shape is repeated on the surface of the silicon wafer, and reverses the surface of the silicon wafer prepared in the <100> crystal direction. Pyramid or regular pyramidal shapes can be broken down into anisotropic etching to form repeated texturing. In the present invention, both isotropic or anisotropic etching including plasma dry etching and wet etching using an alkali solution can be applied, but it is preferable to apply anisotropic etching for generating a quasi-random texturing shape.

또한, 습식 에칭 공정을 이용하여 실리콘 나노구조를 생성하는 경우, 습식에칭 공정 이전, 금속 마스크를 증착하는 공정 또는 콜로이드 비드의 형태를 제어하기 위한 열처리 공정이 추가적으로 포함될 수 있다.In addition, when the silicon nanostructure is generated using the wet etching process, a process of depositing a metal mask or a heat treatment process for controlling the shape of the colloidal bead may be additionally included before the wet etching process.

도 8을 참조하면, 본 발명의 실리콘 웨이퍼 에칭 단계에는 건식 에칭이 사용될 수 있으며, 바람직하게 상기 건식 에칭은 반응성 이온 에칭(RIE: reactive ion etching)일 수 있다. 이와 같이 건식 에칭을 사용할 경우, 에칭 결과가 에칭용액 환경에 민감하여 대면적 공정이 어려웠던 기존의 습식에칭에 따른 문제점을 해소할 수 있다.Referring to FIG. 8 , dry etching may be used in the silicon wafer etching step of the present invention, and preferably, the dry etching may be reactive ion etching (RIE). As described above, when dry etching is used, problems associated with conventional wet etching, which have been difficult to process over a large area because the etching result is sensitive to the environment of the etching solution, can be solved.

반응성 이온 에칭에 사용되는 가스로는 예를 들어, CF4/02 가스가 사용될 수 있으며, 이때 02의 분율은 약 10%일 수 있다. 다만, 이에 제한되는 것은 아니며, 이때, 상기 건식 에칭에 사용되는 에칭 가스는 CF4, CHF3, SF6, Ar, Cl2 및 O2로 이루어진 군에서 선택된 어느 하나 또는 둘 이상의 혼합가스일 수 있으며, 바람직하게는 CF4/O2 혼합가스, SF6/O2 혼합가스 및 Cl2/O2 혼합가스 중 선택된 어느 하나 일 수 있다.As a gas used for reactive ion etching, for example, CF4/02 gas may be used, and the fraction of 02 may be about 10%. However, the present invention is not limited thereto, and in this case, the etching gas used for the dry etching may be any one or a mixture of two or more selected from the group consisting of CF4, CHF3, SF6, Ar, Cl2 and O2, preferably CF4 It may be any one selected from /O2 mixed gas, SF6/O2 mixed gas, and Cl2/O2 mixed gas.

이러한 에칭 공정에 의해 실리콘 웨이퍼 상에 나노입자들이 놓여진 부분은 철부(凸部)로 남고, 그 나머지 부분은 요부(凹部)로 에칭되어 표면 텍스쳐를 갖는 실리콘 웨이퍼가 형성된다. 이렇게 실리콘 웨이퍼 상에 형성된 텍스쳐 구조의 높이는 에칭 공정의 시간 등을 조절함으로써 제어 가능하다.By this etching process, a portion on which nanoparticles are placed on the silicon wafer remains as a convex portion, and the remaining portion is etched into a concave portion to form a silicon wafer having a surface texture. The height of the textured structure formed on the silicon wafer in this way can be controlled by controlling the time of the etching process.

상기 나노구조체의 형상은 건식에칭 과정에서 플라즈마 공정 변수의 제어를 통해 비등방성의 정도를 조절함으로써 제어할 수 있다. 즉, 도 7의 에칭단계에 도시된 바와 같이, 상기 나노구조체의 형상은 에칭단계에서의 공정조건에 따라 등방성 에칭, 비등방성 에칭, 또는 이들의 혼합된 형태로 나타날 수 있다.The shape of the nanostructure can be controlled by controlling the degree of anisotropy through the control of plasma process parameters in the dry etching process. That is, as shown in the etching step of FIG. 7, the shape of the nanostructure may appear as isotropic etching, anisotropic etching, or a mixture thereof depending on the process conditions in the etching step.

이때, 반응성 이온 에칭 가스에 따른 실리콘 웨이퍼 및 실리카 비드와 같은 나노입자들 간의 에칭비에 따라 나노구조의 형상이 조절될 수 있다. 예를 들어, 02의 분율이 약 10%인 CF4/02 가스로 에칭이 수행되는 경우, 실리카 비드 나노입자의 에칭속도는 실리콘 웨이퍼 표면의 에칭속도 대비 0.6의 비율로 에칭이 진행된다. 또한, 반응성 이온 에칭에 사용되는 가스의 종류에 따라 나노구조 형상 제어의 민감성 및 등방성이 달라지게 된다.In this case, the shape of the nanostructure may be adjusted according to an etching ratio between nanoparticles such as a silicon wafer and silica beads according to a reactive ion etching gas. For example, when etching is performed with CF4/02 gas having a fraction of 02 of about 10%, the etching rate of silica bead nanoparticles is 0.6 in proportion to the etching rate of the silicon wafer surface. In addition, the sensitivity and isotropy of the nanostructure shape control varies depending on the type of gas used for reactive ion etching.

한편, 예를 들어 실리카 비드와 같은 나노입자들이 에칭으로 거의 완전히 사라지도록 에칭 공정을 수행하는 경우, 실리콘 웨이퍼의 표면에 포물선 형태의 나노돔 형상의 실리콘 나노구조가 형성될 수 있다.On the other hand, for example, when the etching process is performed so that nanoparticles such as silica beads disappear almost completely by etching, a parabolic nano-dome-shaped silicon nanostructure may be formed on the surface of the silicon wafer.

도 9는 CF4/02 가스를 이용한 반응성 이온 에칭 공정을 통하여 생성된 실리콘 나노구조를 제1 입자의 무게비에 따라 나타낸 도면이다. 도 9에는 직경이 960nm인 실리카 비드 나노입자와 직경이 520nm인 실리카 비드 나노입자의 혼합비에 따른 나노구조가 도시되어 있다.9 is a diagram illustrating a silicon nanostructure generated through a reactive ion etching process using a CF4/02 gas according to a weight ratio of first particles. 9 shows the nanostructure according to the mixing ratio of the silica bead nanoparticles having a diameter of 960 nm and the silica bead nanoparticles having a diameter of 520 nm.

도 9를 참조하면, 크기가 다른 2개의 나노입자에 있어서, 제2 입자의 제1 입자 대비 무게 조성비에 따라 실리콘 웨이퍼의 에칭 후의 나노구조가 달라지게 된다.Referring to FIG. 9 , in two nanoparticles having different sizes, the nanostructure after etching of the silicon wafer is changed according to the weight composition ratio of the second particle to the first particle.

도 9에는 왼쪽부터 순서대로 제1 입자의 무게비가 100w%인 경우, 95w%인 경우, 85w%인 경우, 및 67w%인 경우의 실리콘 나노구조가 도시되어 있다. 또한, 각각에 대한 주기성을 나타내는 FFT 이미지가 하측에 도시되어 있다.9 shows a silicon nanostructure in a case where the weight ratio of the first particles is 100w%, 95w%, 85w%, and 67w%, in order from the left. Also, FFT images showing the periodicity for each are shown below.

이때, 제1 입자의 무게비가 100w%인 경우, 실리콘 웨이퍼에 반응성 이온 에칭 공정을 수행한 경우 육방정 형태가 반복되는 규칙성을 갖는 주기적인 구조가 생성된다. 이와 달리, 제2 입자의 첨가량이 증가하여, 제2 입자의 무게비가 증가할수록 실리콘 나노구조의 무작위성이 증가하게 된다.At this time, when the weight ratio of the first particles is 100w%, when the reactive ion etching process is performed on the silicon wafer, a periodic structure having regularity in which the hexagonal shape is repeated is generated. On the other hand, the randomness of the silicon nanostructure increases as the addition amount of the second particles increases, and the weight ratio of the second particles increases.

또한, 도 9의 FFT 이미지를 통해 주기성을 확인할 수 있다. 제1 입자의 무게비가 100w%인 경우, FFT 이미지 상에서 선명하고 밝은 점들이 관찰되므로 주기성이 높음을 알 수 있다. 이와 달리, 제2 입자의 첨가량이 증가하여, 제2 입자의 무게비가 증가할수록 이러한 점들이 흐릿해지며 점점 링 패턴으로 바뀌어 가므로, 주기성이 낮아진다는 점을 알 수 있다.In addition, periodicity may be confirmed through the FFT image of FIG. 9 . When the weight ratio of the first particle is 100w%, it can be seen that the periodicity is high because clear and bright spots are observed on the FFT image. On the other hand, as the amount of the second particles added increases and the weight ratio of the second particles increases, these dots become blurred and gradually change into a ring pattern, so that it can be seen that the periodicity is lowered.

이때, 제2 입자의 무게비는 제1 입자 대비 5wt% 이상 20wt% 이하로 설정되는 것이 바람직하다. 특히, 제2 입자의 무게비가 5wt%인 경우, FFT 이미지 상의 선과 점 패턴이 혼합된 준 무작위에 가까운 패턴이 얻어질 수 있다. 즉, 제2 입자의 무게비가 5wt%인 경우가 다른 무게비로 혼합된 경우보다 실리콘 웨이퍼의 광흡수율을 높이는 본 발명의 효과를 극대화할 수 있다.In this case, the weight ratio of the second particles is preferably set to 5 wt% or more and 20 wt% or less compared to the first particles. In particular, when the weight ratio of the second particles is 5 wt%, a pattern close to quasi-random in which the line and dot patterns on the FFT image are mixed can be obtained. That is, when the weight ratio of the second particles is 5 wt%, the effect of the present invention for increasing the light absorption rate of the silicon wafer can be maximized compared to the case where the weight ratio of the second particles is 5 wt%.

한편, 나노입자 밀집 정조를 나타내는 값으로 평균 최인접 배위수(Coordination Number, CN)을 이용하여 실리콘 웨이퍼 상에 분산된 나노입자들의 준 무작위 배열 여부를 판별할 수 있다.On the other hand, it is possible to determine whether or not the nanoparticles dispersed on the silicon wafer are quasi-randomly arranged using the average nearest-neighbor coordination number (CN) as a value indicating the nanoparticle density chastity.

대략적으로 상기 제1 입자의 무게비가 100wt%인 경우 제1 입자의 평균 최인접 배위수는 6, 상기 제1 입자의 무게비가 95wt%인 경우 상기 제1 입자의 평균 최인접 배위수는 5와 6 사이의 값, 상기 제1 입자의 무게비가 85wt%인 경우 상기 제1 입자의 평균 최인접 배위수는 3과 5 사이의 값, 상기 제1 입자의 무게비가 67wt%인 경우 상기 제1 입자의 평균 최인접 배위수는 2과 4 사이의 값이 나타나게 된다.Approximately, when the weight ratio of the first particle is 100 wt%, the average nearest coordination number of the first particle is 6, and when the weight ratio of the first particle is 95 wt%, the average nearest coordination number of the first particle is 5 and 6 When the weight ratio of the first particles is 85 wt%, the average nearest-neighbor coordination number of the first particles is between 3 and 5, and when the weight ratio of the first particles is 67 wt%, the average of the first particles The nearest coordination number is between 2 and 4.

이때, 제1 입자의 평균 최인접 배위수가 5와 6 사이의 값이 나타나도록 하는 제1 입자와 제2 입자 간의 무게비가 사전에 설정될 수 있으며, 이때 실리콘 웨이퍼 상에는 준 무작위에 가까운 패턴이 얻어질 수 있다.At this time, the weight ratio between the first particle and the second particle may be set in advance so that the average nearest-neighbor coordination number of the first particle has a value between 5 and 6, in which case a quasi-random pattern can be obtained on the silicon wafer. can

도 10은 본 발명의 실리콘 나노구조가 적용된 초박형 실리콘 웨이퍼의 광흡수율을 측정한 실험결과를 나타낸 도면이다.10 is a view showing the experimental results of measuring the light absorption rate of the ultra-thin silicon wafer to which the silicon nanostructure of the present invention is applied.

도 10의 결과를 산출하기 위하여, 두께 50 마이크론의 실리콘 웨이퍼에 상술한 바와 같은 텍스쳐링 방식을 적용한 후, UV/VIS 분광 광도계(spectrophotometer)를 이용하여 광의 총 흡수율(total absorbance)을 측정하였다. 텍스쳐링된 실리콘 웨이퍼와의 비교를 위해, 텍스쳐링되지 않은 평판형 실리콘 웨이퍼의 광 흡수율도 함께 측정하였다.In order to calculate the result of FIG. 10, after applying the texturing method as described above to a silicon wafer having a thickness of 50 microns, a total absorbance of light was measured using a UV/VIS spectrophotometer. For comparison with the textured silicon wafer, the light absorptance of the untextured flat silicon wafer was also measured.

이때, 도 10의 표에는 상기 광 흡수율을 표준조건의 태양광이 입사될 경우 얻을 수 있는 최대 광전류로 환산한 값이 나타나 있다. 실험 결과, 크기가 다른 제1 및 제2 입자들이 적절한 무게비로 혼합된 경우 준 무작위 패턴이 생성되고, 상기 준 무작위 패턴의 조건에서 최대 전류값을 얻을 수 있음을 알 수 있다. 즉, 준 무작위 패턴으로 텍스쳐링된 실리콘 웨이퍼는 최적의 광 흡수율을 나타낼 수 있다.In this case, in the table of FIG. 10, the value obtained by converting the light absorptivity into the maximum photocurrent that can be obtained when sunlight under standard conditions is incident is shown. As a result of the experiment, it can be seen that when the first and second particles having different sizes are mixed in an appropriate weight ratio, a quasi-random pattern is generated, and a maximum current value can be obtained under the quasi-random pattern condition. That is, a silicon wafer textured in a quasi-random pattern can exhibit optimal light absorption.

[나노입자 제거 단계][Nanoparticle removal step]

이 단계는 에칭단계를 거친 실리콘 웨이퍼로부터 나노입자들을 제거하는 단계이다.This step is a step of removing nanoparticles from the silicon wafer that has undergone the etching step.

나노입자들을 제거하는 방법으로서는 탈이온수(deionized water)에서 음파처리를 통해 이루어질 수 있다. 다만, 이에 제한되지 않고 통상의 금속식각(metal etch) 방법이 사용될 수 있으며, 또는 산 용액에서 초음파 세척기를 이용하는 방법 등이 사용될 수 있다. 이때 사용되는 산 용액은 염산, 질산, 황산 및 불산으로 이루어진 군에서 선택된 어느 하나 또는 그 조합일 수 있다.As a method of removing nanoparticles, it may be performed through sonication in deionized water. However, the present invention is not limited thereto, and a conventional metal etch method may be used, or a method using an ultrasonic cleaner in an acid solution may be used. In this case, the acid solution used may be any one selected from the group consisting of hydrochloric acid, nitric acid, sulfuric acid and hydrofluoric acid, or a combination thereof.

상기와 같은 단계들을 거침으로써 실리콘 웨이퍼 상에 준 무작위 나노구조가 형성되고, 이러한 나노구조가 입사광을 강하게 전방 산란시켜 반도체 기판의 광흡수를 크게 증가시킬 수 있게 된다.By going through the above steps, a quasi-random nanostructure is formed on the silicon wafer, and the nanostructure strongly forward scatters incident light, thereby greatly increasing the light absorption of the semiconductor substrate.

또한, 상기 준 무작위 나노구조를 형성하는 텍스쳐링 공정에 따라, 기존에 고가의 장비를 필요로 했던 나노임프린트, 레이저 간섭리소그라피, EUV를 이용한 포토리소그라피 등과 같은 나노리소그라피 공정에 비하여 공정비용을 절감할 수 있다.In addition, according to the texturing process for forming the quasi-random nanostructure, the process cost can be reduced compared to nano-lithography processes, such as nanoimprint, laser interference lithography, and photolithography using EUV, which previously required expensive equipment. .

한편, 본 발명의 실시예에 따른 실리콘 웨이퍼를 텍스쳐링하는 방법은 도 2의 (b)에 도시된 바와 같이 다음과 같은 공정으로 진행될 수도 있다. 다만, 여기에도 상술한 대응 공정의 구성들이 그대로 적용될 수 있다.On the other hand, the method for texturing a silicon wafer according to an embodiment of the present invention may proceed as follows as shown in FIG. 2B . However, even here, the configurations of the above-described corresponding processes may be applied as they are.

본 발명의 실시예에 따른 실리콘 웨이퍼를 텍스쳐링하는 방법은, 크기가 다른 2종 이상의 나노입자들을 상기 실리콘 웨이퍼 상에 분산시키는 단계; 상기 분산된 나노입자들 사이에 식각 마스크를 증착하는 단계; 상기 나노입자들을 제거하는 단계; 상기 실리콘 웨이퍼를 에칭하는 단계; 및 상기 식각 마스크를 제거하는 단계를 포함할 수 있다.A method of texturing a silicon wafer according to an embodiment of the present invention includes dispersing two or more kinds of nanoparticles having different sizes on the silicon wafer; depositing an etch mask between the dispersed nanoparticles; removing the nanoparticles; etching the silicon wafer; and removing the etch mask.

이때, 상기 나노입자들을 분산시키는 단계는 상기 크기가 다른 2종 이상의 나노입자들이 준 무작위로 배열된 자기조립 단일층을 형성할 수 있다.In this case, the dispersing of the nanoparticles may form a self-assembled monolayer in which two or more types of nanoparticles having different sizes are arranged quasi-randomly.

한편, 본 발명의 실시예에서는 상술한 본 발명의 실시예들에 따른 실리콘 웨이퍼를 포함하는 태양 전지를 포함할 수 있다.Meanwhile, an embodiment of the present invention may include a solar cell including a silicon wafer according to the above-described embodiments of the present invention.

본 발명의 실시예에 따른 태양전지는, 준 육방 밀집 나노 구조 표면에 에미터 형성을 위한 도핀 공정(SOD 또는 POCl), 후면 알루미늄 전극 인쇄 및 증착을 통한 전극 형성 공정, BSF 형성을 위한 알루미늄과 규소의 공융점 이상에서의 파이어링(firing) 공정, 에미터 패시베이션을 위한 SiOx 층 증착 및 반사방지막 SiNx 증착 공정, 및 전면 형성을 위한 인쇄 또는 증착을 위한 전극 형성 공정을 포함할 수 있다.The solar cell according to an embodiment of the present invention is a dopin process (SOD or POCl) for forming an emitter on a semi-hexagonal dense nanostructure surface, an electrode formation process through printing and deposition of a rear aluminum electrode, and aluminum and silicon for BSF formation It may include a firing process above the eutectic point of , a SiOx layer deposition and anti-reflection film SiNx deposition process for emitter passivation, and an electrode formation process for printing or deposition for forming the entire surface.

이 분야의 보호범위가 이상에서 명시적으로 설명한 실시예의 기재와 표현에 제한되는 것은 아니다. 또한, 본 발명이 속하는 기술분야에서 자명한 변경이나 치환으로 말미암아 본 발명의 보호범위가 제한될 수도 없음을 다시 한 번 첨언한다.The scope of protection in this field is not limited to the description and expression of the embodiments explicitly described above. In addition, it is added once again that the protection scope of the present invention cannot be limited due to obvious changes or substitutions in the technical field to which the present invention pertains.

Claims (11)

실리콘 웨이퍼를 텍스쳐링하는 방법으로서,
(a) 크기가 다른 2종 이상의 나노입자들을 상기 실리콘 웨이퍼 상에 분산시키는 단계;
(b) 상기 분산된 나노입자들 사이에 노출된 상기 실리콘 웨이퍼를 에칭하는 단계; 및
(c) 상기 나노입자들을 제거하는 단계를 포함하되,
상기 (a) 단계는, 상기 크기가 다른 2종 이상의 나노입자들을 용매에 혼합시켜 용액을 생성하고, 상기 용액을 상기 실리콘 웨이퍼 상에 분산시켜 준 무작위(quasi-random)로 배열된 자기조립 단일층을 형성하며,
상기 나노입자들은 직경이 다른 2종의 나노입자를 포함하되, 직경이 상대적으로 큰 나노입자를 제1 입자, 및 직경이 상대적으로 작은 나노입자를 제2 입자라고 하며, 상기 (a) 단계에서, 상기 제2 입자들이 상기 제1 입자들 사이로 끼어 들어가 상기 실리콘 웨이퍼의 상부에서 볼 때 상기 제1 입자들과 상기 제2 입자들의 일부가 서로 중첩되면서 맞닿아 있는 상태가 형성되며,
상기 (a) 단계에서, 상기 제1 입자에 대한 상기 제2 입자의 농도비는 나노입자들이 분산된 후 인접하는 상기 제1 입자들 사이의 최인접 배위수가 5 이상 6 미만이 되도록 하는 무게비로 사전에 정해지는 것을 특징으로 하는, 실리콘 웨이퍼를 텍스쳐링하는 방법.
A method of texturing a silicon wafer comprising:
(a) dispersing two or more kinds of nanoparticles having different sizes on the silicon wafer;
(b) etching the silicon wafer exposed between the dispersed nanoparticles; and
(c) removing the nanoparticles,
In the step (a), a solution is generated by mixing two or more kinds of nanoparticles having different sizes in a solvent, and a quasi-randomly arranged self-assembled single layer in which the solution is dispersed on the silicon wafer. to form,
The nanoparticles include two types of nanoparticles having different diameters, and the nanoparticles having a relatively large diameter are called a first particle, and the nanoparticles having a relatively small diameter are called a second particle, and in step (a), The second particles are sandwiched between the first particles to form a state in which the first particles and some of the second particles are in contact with each other while overlapping each other when viewed from the top of the silicon wafer,
In step (a), the concentration ratio of the second particle to the first particle is a weight ratio such that the number of closest coordination between the adjacent first particles is 5 or more and less than 6 after the nanoparticles are dispersed. A method for texturing a silicon wafer, characterized in that it is defined.
 삭제delete 제1항에 있어서, 상기 (a) 단계와 상기 (b) 단계 사이에
상기 용액을 건조시켜 상기 나노입자들 사이로 상기 실리콘 웨이퍼가 노출되도록 하는 단계를 더 포함하는 것을 특징으로 하는, 실리콘 웨이퍼를 텍스쳐링하는 방법.
The method of claim 1, wherein between steps (a) and (b)
and drying the solution to expose the silicon wafer between the nanoparticles.
 제1항에 있어서, 상기 (a) 단계는
상기 나노입자들이 스핀코팅 공정으로 혼합되며 분산되는 것을 특징으로 하는, 실리콘 웨이퍼를 텍스쳐링하는 방법.
According to claim 1, wherein (a) step
A method for texturing a silicon wafer, characterized in that the nanoparticles are mixed and dispersed by a spin coating process.
 제1항에 있어서,
상기 제2 입자의 직경은 상기 제1 입자의 직경의 0.2배 이상 0.7배 이하인 것을 특징으로 하는, 실리콘 웨이퍼를 텍스쳐링하는 방법.
According to claim 1,
A method of texturing a silicon wafer, characterized in that the diameter of the second particle is not less than 0.2 times and not more than 0.7 times the diameter of the first particle.
 제1항에 있어서,
상기 나노입자는 구형의 실리카, 폴리스티렌, 또는 폴리메틸 메타크릴레이트 중 어느 하나인 것을 특징으로 하는, 실리콘 웨이퍼를 텍스쳐링하는 방법.
According to claim 1,
The method for texturing a silicon wafer, characterized in that the nanoparticles are any one of spherical silica, polystyrene, or polymethyl methacrylate.
 제5항에 있어서,
상기 제1 입자의 직경은 300nm 이상 1㎛ 이하인 것을 특징으로 하는, 실리콘 웨이퍼를 텍스쳐링하는 방법.
6. The method of claim 5,
A method of texturing a silicon wafer, characterized in that the diameter of the first particle is 300 nm or more and 1 μm or less.
 삭제delete 실리콘 웨이퍼를 텍스쳐링하는 방법으로서,
(a’) 크기가 다른 2종 이상의 나노입자들을 상기 실리콘 웨이퍼 상에 분산시키는 단계;
(b’) 상기 분산된 나노입자들 사이에 식각 마스크를 증착하는 단계;
(c’) 상기 나노입자들을 제거하는 단계; 및
(d’) 상기 실리콘 웨이퍼를 에칭하는 단계를 포함하되,
상기 (a’) 단계는, 상기 크기가 다른 2종 이상의 나노입자들을 용매에 혼합시켜 용액을 생성하고, 상기 용액을 상기 실리콘 웨이퍼 상에 분산시켜 준 무작위로 배열된 자기조립 단일층을 형성하며,
상기 나노입자는 직경이 다른 2종의 나노입자로 이루어지되, 직경이 상대적으로 큰 나노입자를 제1 입자, 및 직경이 상대적으로 작은 나노입자를 제2 입자라고 하며, 상기 (a’) 단계에서, 상기 제2 입자들이 상기 제1 입자들 사이로 끼어 들어가 상기 실리콘 웨이퍼의 상부에서 볼 때 상기 제1 입자들과 상기 제2 입자들의 일부가 서로 중첩되면서 맞닿아 있는 상태가 형성되며,
상기 (a’) 단계에서, 상기 제1 입자에 대한 상기 제2 입자의 농도비는 상기 나노입자들이 분산된 후 인접하는 상기 제1 입자들 사이의 최인접 배위수가 5 이상 6 미만이 되도록 하는 무게비로 사전에 정해지는 것을 특징으로 하는, 실리콘 웨이퍼를 텍스쳐링하는 방법.
A method of texturing a silicon wafer comprising:
(a') dispersing two or more kinds of nanoparticles having different sizes on the silicon wafer;
(b') depositing an etch mask between the dispersed nanoparticles;
(c') removing the nanoparticles; and
(d') etching the silicon wafer;
In the step (a'), a solution is generated by mixing two or more kinds of nanoparticles having different sizes in a solvent, and the solution is dispersed on the silicon wafer to form a randomly arranged self-assembled single layer,
The nanoparticles are made of two kinds of nanoparticles having different diameters, and the nanoparticles having a relatively large diameter are called a first particle, and the nanoparticles having a relatively small diameter are called a second particle, and in step (a') , The second particles are sandwiched between the first particles to form a state in which the first particles and some of the second particles are in contact with each other while overlapping when viewed from the top of the silicon wafer,
In step (a'), the concentration ratio of the second particle to the first particle is a weight ratio such that the number of closest coordination between the adjacent first particles is 5 or more and less than 6 after the nanoparticles are dispersed. A method for texturing a silicon wafer, characterized in that it is predetermined.
 제1항, 제3항 내지 제7항, 및 제9항 중 어느 한 항의 방법에 따라 제조된 것을 특징으로 하는, 실리콘 웨이퍼.
A silicon wafer, characterized in that it is manufactured according to the method of any one of claims 1, 3 to 7, and 9.
 제10항의 실리콘 웨이퍼를 포함하는 것을 특징으로 하는, 태양 전지.A solar cell comprising the silicon wafer of claim 10 .
KR1020190156930A 2019-11-29 2019-11-29 Method of texturing a silicon wafer with quasi-random nanostructures and the silicon wafer manufactured by the method, and a solar cell comprising the same KR102307791B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020190156930A KR102307791B1 (en) 2019-11-29 2019-11-29 Method of texturing a silicon wafer with quasi-random nanostructures and the silicon wafer manufactured by the method, and a solar cell comprising the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190156930A KR102307791B1 (en) 2019-11-29 2019-11-29 Method of texturing a silicon wafer with quasi-random nanostructures and the silicon wafer manufactured by the method, and a solar cell comprising the same

Publications (2)

Publication Number Publication Date
KR20210067387A KR20210067387A (en) 2021-06-08
KR102307791B1 true KR102307791B1 (en) 2021-10-05

Family

ID=76399279

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190156930A KR102307791B1 (en) 2019-11-29 2019-11-29 Method of texturing a silicon wafer with quasi-random nanostructures and the silicon wafer manufactured by the method, and a solar cell comprising the same

Country Status (1)

Country Link
KR (1) KR102307791B1 (en)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100855682B1 (en) * 2007-04-16 2008-09-03 고려대학교 산학협력단 Method for texturing silicon surface in solar cell
KR101773951B1 (en) 2016-06-15 2017-09-12 한국과학기술연구원 Method for texturing of semiconductor substrate, semiconductor substrate manufactured by the method and device comprising the same
KR101919487B1 (en) * 2017-09-14 2018-11-19 한국과학기술연구원 Method for texturing semiconductor substrate, semiconductor substrate manufactured by the method and solar cell comprising the same

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0180621B1 (en) 1995-12-01 1999-04-15 이창세 Texture etching method of silicon wafer and texture solution
KR101387715B1 (en) * 2008-01-10 2014-04-22 엘지전자 주식회사 Method for fabricating selar cell having semiconductor wafer substrate with nano texturing structure
US20120021555A1 (en) 2010-07-23 2012-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Photovoltaic cell texturization

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100855682B1 (en) * 2007-04-16 2008-09-03 고려대학교 산학협력단 Method for texturing silicon surface in solar cell
KR101773951B1 (en) 2016-06-15 2017-09-12 한국과학기술연구원 Method for texturing of semiconductor substrate, semiconductor substrate manufactured by the method and device comprising the same
KR101919487B1 (en) * 2017-09-14 2018-11-19 한국과학기술연구원 Method for texturing semiconductor substrate, semiconductor substrate manufactured by the method and solar cell comprising the same

Also Published As

Publication number Publication date
KR20210067387A (en) 2021-06-08

Similar Documents

Publication Publication Date Title
Van Dam et al. High-efficiency nanowire solar cells with omnidirectionally enhanced absorption due to self-aligned indium–tin–oxide mie scatterers
US10017384B1 (en) Property control of multifunctional surfaces
Zhu et al. Nanostructured photon management for high performance solar cells
Chen et al. Broadband moth-eye antireflection coatings fabricated by low-cost nanoimprinting
Sanchez-Sobrado et al. Colloidal-lithographed TiO 2 photonic nanostructures for solar cell light trapping
AU2010202874B2 (en) Nanostructured functional coatings and devices
Zhao et al. Antireflection silicon structures with hydrophobic property fabricated by three-beam laser interference
Lin et al. A broadband and omnidirectional light-harvesting scheme employing nanospheres on Si solar cells
Cheon et al. Fabrication of parabolic Si nanostructures by nanosphere lithography and its application for solar cells
KR101919487B1 (en) Method for texturing semiconductor substrate, semiconductor substrate manufactured by the method and solar cell comprising the same
US20130014814A1 (en) Nanostructured arrays for radiation capture structures
Zhang et al. High-efficiency photon capturing in ultrathin silicon solar cells with double-sided skewed nanopyramid arrays
Du et al. Broadband antireflection enhancement of c-Si solar cells by less 1/10 wavelength and subwavelength of silica nanosphere coatings
Esmaeilzad et al. Nanosphere concentrated photovoltaics with shape control
Zhang et al. Preparation of structured surfaces for full-spectrum photon management in photovoltaic-thermoelectric systems
JP2019036755A (en) Photovoltaic cell, in particular solar cell, and method of producing photovoltaic cell
Wei et al. Recent progress of surface plasmon–enhanced light trapping in GaAs thin-film solar cells
KR102307791B1 (en) Method of texturing a silicon wafer with quasi-random nanostructures and the silicon wafer manufactured by the method, and a solar cell comprising the same
KR102307936B1 (en) Silicon wafer structures textured with quasi-hexagonal nano-pyramids and method for manufacturing the silicon wafer, and a solar cell comprising the same
Sun et al. Fabrication of anti-reflecting Si nano-structures with low aspect ratio by nano-sphere lithography technique
Zhang et al. Facile and stable fabrication of wafer-scale, ultra-black c-silicon with 3D nano/micro hybrid structures for solar cells
Desta et al. Novel back-reflector architecture with nanoparticle based buried light-scattering microstructures for improved solar cell performance
US9190542B1 (en) Photovoltaic cell with light trapping for enhanced efficiency
KR101773951B1 (en) Method for texturing of semiconductor substrate, semiconductor substrate manufactured by the method and device comprising the same
Di et al. Simple, fast, and cost-effective fabrication of wafer-scale nanohole arrays on silicon for antireflection

Legal Events

Date Code Title Description
E701 Decision to grant or registration of patent right
GRNT Written decision to grant