KR102303302B1 - Method for fabricating Semiconductor device - Google Patents

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Abstract

반도체 장치 제조 방법이 제공된다. 상기 반도체 장치 제조 방법은 기판 상에 층간 절연막 및 희생막들이 교대로 반복 적층된 몰드 구조체를 형성하고, 상기 몰드 구조체를 관통하는 채널 홀을 형성하고, 상기 채널 홀 내에 수직 채널 구조체를 형성하고, 상기 희생막들을 제거하여 상기 층간 절연막의 표면을 노출시키고, 상기 층간 절연막의 표면을 따라서 알루미늄 산화막을 형성하고, 상기 알루미늄 산화막 상에 TiON 연속막을 형성하고, 상기 TiON 연속막을 질화시켜 TiN막을 형성하는 것을 포함한다.A method of manufacturing a semiconductor device is provided. The semiconductor device manufacturing method includes forming a mold structure in which an interlayer insulating film and a sacrificial film are alternately stacked on a substrate, forming a channel hole passing through the mold structure, forming a vertical channel structure in the channel hole, and removing the sacrificial films to expose the surface of the interlayer insulating film, forming an aluminum oxide film along the surface of the interlayer insulating film, forming a TiON continuous film on the aluminum oxide film, and nitriding the TiON continuous film to form a TiN film do.

Description

반도체 장치 제조 방법{Method for fabricating Semiconductor device}Method for fabricating a semiconductor device

본 발명은 반도체 장치 제조 방법에 관한 것이다.The present invention relates to a method of manufacturing a semiconductor device.

반도체 메모리 장치는 실리콘(Si), 게르마늄(Ge), 비화 갈륨(GaAs), 인화인듐(InP) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치와 비휘발성 메모리 장치로 구분된다. 휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치는 SRAM(Static RAM), DRAM(Dynamic RAM), SDRAM(Synchronous DRAM) 등을 포함한다. 비휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 비휘발성 메모리 장치는 플래시 메모리 장치, ROM(Read Only Memory), PROM(Programmable ROM), EPROM(Electrically Programmable ROM), EEPROM(Electrically Erasable and Programmable ROM), 저항성 메모리 장치(예를 들어, PRAM(Phase-change RAM), FRAM(Ferroelectric RAM), RRAM(Resistive RAM)) 등을 포함한다. A semiconductor memory device is a memory device implemented using a semiconductor such as silicon (Si), germanium (Ge), gallium arsenide (GaAs), or indium phosphide (InP). A semiconductor memory device is largely divided into a volatile memory device and a non-volatile memory device. A volatile memory device is a memory device in which stored data is destroyed when power supply is cut off. Volatile memory devices include static RAM (SRAM), dynamic RAM (DRAM), and synchronous DRAM (SDRAM). The nonvolatile memory device is a memory device that retains stored data even when power supply is cut off. Nonvolatile memory devices include flash memory devices, read only memory (ROM), programmable ROM (PROM), electrically programmable ROM (EPROM), electrically erasable and programmable ROM (EEPROM), resistive memory devices (eg, phase- change RAM), ferroelectric RAM (FRAM), resistive RAM (RRAM), and the like.

이러한 반도체 장치들의 소형화 집적화를 구현하기 위해서는 매우 얇은 물질막의 안정적인 증착이 필수적으로 요구되지만, 일반적인 증착 방식으로는 양질의 물질막을 형성하는 것이 어려울 수 있다.In order to realize the miniaturization and integration of these semiconductor devices, stable deposition of a very thin material film is essential, but it may be difficult to form a high-quality material film by a general deposition method.

본 발명이 해결하려는 과제는, 동작 성능이 개선된 반도체 제조 방법을 제공하는 것이다.SUMMARY OF THE INVENTION An object of the present invention is to provide a method of manufacturing a semiconductor with improved operating performance.

본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The problems to be solved by the present invention are not limited to the above-mentioned problems, and other problems not mentioned will be clearly understood by those skilled in the art from the following description.

상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법은, 기판 상에 층간 절연막 및 희생막들이 교대로 반복 적층된 몰드 구조체를 형성하고, 상기 몰드 구조체를 관통하는 채널 홀을 형성하고, 상기 채널 홀 내에 수직 채널 구조체를 형성하고, 상기 희생막들을 제거하여 상기 층간 절연막의 표면을 노출시키고, 상기 층간 절연막의 표면을 따라서 알루미늄 산화막을 형성하고, 상기 알루미늄 산화막 상에 TiON 연속막을 형성하고, 상기 TiON 연속막을 질화시켜 TiN막을 형성하는 것을 포함한다.In a method for manufacturing a semiconductor device according to some embodiments of the present invention for solving the above problems, a mold structure in which an interlayer insulating film and a sacrificial film are alternately and repeatedly stacked on a substrate is formed, and a channel hole passing through the mold structure is formed. and forming a vertical channel structure in the channel hole, removing the sacrificial layers to expose a surface of the interlayer insulating layer, forming an aluminum oxide layer along the surface of the interlayer insulating layer, and forming a TiON continuous layer on the aluminum oxide layer and nitriding the TiON continuous film to form a TiN film.

상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법은 AlO막을 증착하고, 상기 AlO막 상에 TiON 연속막을 형성하되, 상기 TiON 연속막의 두께는 0 내지 20 옹스트롱사이의 범위를 가지고, 상기 TiON 연속막을 질화시켜 TiN막을 형성하고, 상기 TiN막 상에 텅스텐을 포함하는 금속막을 형성하는 것을 포함한다.In a semiconductor device manufacturing method according to some embodiments of the present invention for solving the above problems, an AlO film is deposited, and a TiON continuous film is formed on the AlO film, and the thickness of the TiON continuous film is in the range of 0 to 20 angstroms. and forming a TiN film by nitriding the TiON continuous film, and forming a metal film containing tungsten on the TiN film.

상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법은 기판을 식각하여 트렌치를 형성하고, 상기 트렌치의 내벽을 따라 게이트 절연막을 형성하고, 상기 게이트 절연막의 상면을 따라 AlO막을 형성하고, 상기 AlO막의 상면을 따라 TiON 연속막을 형성하되, 상기 TiON 연속막의 두께는 0 내지 20 옹스트롱 사이의 범위를 가지고, 상기 TiON 연속막을 질화하여 TiN막을 형성하고, 상기 TiN막 상에 금속막을 형성하는 것을 포함한다.In a semiconductor device manufacturing method according to some embodiments of the present invention for solving the above problems, a trench is formed by etching a substrate, a gate insulating layer is formed along an inner wall of the trench, and an AlO layer is formed along an upper surface of the gate insulating layer. and forming a TiON continuous film along the upper surface of the AlO film, the thickness of the TiON continuous film having a range between 0 and 20 angstroms, nitriding the TiON continuous film to form a TiN film, and forming a metal film on the TiN film includes doing

도 1 내지 도 12는 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 13 내지 도 20은 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계 도면들이다.1 to 12 are intermediate steps for explaining a method of manufacturing a semiconductor device according to some embodiments of the present invention.
13 to 20 are intermediate steps for explaining a method of manufacturing a semiconductor device according to some embodiments of the present invention.

이하에서, 도 1 내지 도 12를 참조하여 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명한다.Hereinafter, a method of manufacturing a semiconductor device according to some exemplary embodiments will be described with reference to FIGS. 1 to 12 .

도 1 내지 도 12는 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계 도면들이다.1 to 12 are intermediate steps for explaining a method of manufacturing a semiconductor device according to some embodiments of the present invention.

먼저, 도 1을 참조하면, 제1 기판(100) 상에 몰드 구조체를 형성한다.First, referring to FIG. 1 , a mold structure is formed on the first substrate 100 .

제1 기판(100)은 예를 들어, 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 제1 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다. 또는, 제1 기판(100)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다.The first substrate 100 may be, for example, bulk silicon or silicon-on-insulator (SOI). Alternatively, the first substrate 100 may be a silicon substrate, or may include other materials such as silicon germanium, indium antimonide, lead tellurium, indium arsenide, indium phosphide, gallium arsenide or gallium antimonide. can Alternatively, the first substrate 100 may have an epitaxial layer formed on the base substrate.

제1 기판(100)상에 희생막(121) 및 제1 층간 절연막(110)이 교대로 적층될 수 있다. 즉, 복수의 희생막(121) 및 복수의 제1 층간 절연막(110)이 순차적으로 적층되어 수직한 몰드 구조체를 형성할 수 있다.A sacrificial layer 121 and a first interlayer insulating layer 110 may be alternately stacked on the first substrate 100 . That is, the plurality of sacrificial layers 121 and the plurality of first interlayer insulating layers 110 may be sequentially stacked to form a vertical mold structure.

이 때, 희생막(121) 및 제1 층간 절연막(110)은 서로 다른 물질을 포함할 수 있다. 이 때, 상기 서로 다른 물질은 특정 식각액 혹은 식각 가스에 대해서 식각 선택비가 다른 물질을 의미할 수 있다. 따라서, 상기 특정 식각액 또는 식각 가스에 의해서 식각 공정을 진행할 때, 희생막(121)만 제거되고, 제1 층간 절연막(110)은 남아있을 수 있다.In this case, the sacrificial layer 121 and the first interlayer insulating layer 110 may include different materials. In this case, the different materials may mean materials having different etching selectivity with respect to a specific etchant or etching gas. Accordingly, when the etching process is performed by the specific etchant or etching gas, only the sacrificial layer 121 may be removed and the first interlayer insulating layer 110 may remain.

예를 들어, 희생막(121)은 실리콘 질화막일 수 있고, 제1 층간 절연막(110)은 실리콘 산화막일 수 있다. 단, 이에 제한되는 것은 아니고, 희생막(121) 및 제1 층간 절연막(110)이 서로 식각 선택비를 가지도록 하는 물질인 경우 아무런 제한이 없다.For example, the sacrificial layer 121 may be a silicon nitride layer, and the first interlayer insulating layer 110 may be a silicon oxide layer. However, the present invention is not limited thereto, and there is no limitation when the sacrificial layer 121 and the first interlayer insulating layer 110 are made of a material having an etch selectivity to each other.

본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법에 따르면 제1 층간 절연막(110)은 저유전물질을 포함할 수 있다. 상기 저유전율 물질은, 실리콘 산화물보다 낮은 유전율을 갖는 물질을 의미할 수 있다.According to the method of manufacturing a semiconductor device according to some embodiments of the present invention, the first interlayer insulating layer 110 may include a low-k material. The low dielectric constant material may refer to a material having a lower dielectric constant than silicon oxide.

채널 홀(CHH)은, 제1 기판(100) 상에 교대로 적층된 복수의 희생막(121) 및 복수의 제1 층간 절연막(110) 내에 형성될 수 있다. 구체적으러, 채널 홀(CHH)은 복수의 희생막(121) 및 복수의 제1 층간 절연막(110)을 관통할 수 있다. 채널 홀(CHH)이 형성됨에 따라, 제1 기판(100)의 상면이 몰드 구조체에 의해서 덮히지 않고 노출될 수 있다.The channel hole CHH may be formed in the plurality of sacrificial layers 121 and the plurality of first interlayer insulating layers 110 alternately stacked on the first substrate 100 . Specifically, the channel hole CHH may pass through the plurality of sacrificial layers 121 and the plurality of first interlayer insulating layers 110 . As the channel hole CHH is formed, the upper surface of the first substrate 100 may be exposed without being covered by the mold structure.

예를 들어, 채널 홀(CHH)은, 복수의 제1 층간 절연막(110)의 제1 영역(region Ⅰ) 및 복수의 희생막(121)의 제1 영역(region I)을 식각하여 형성될 수 있다. 복수의 제1 층간 절연막(110)의 제1 영역(region I) 및 복수의 희생막(121)의 제1 영역(region I)은, 수직 방향으로 오버랩되는 위치의 영역일 수 있다.For example, the channel hole CHH may be formed by etching a first region I of the plurality of first interlayer insulating layers 110 and a first region I of the plurality of sacrificial layers 121 . have. The first region I of the plurality of first interlayer insulating layers 110 and the first region I of the plurality of sacrificial layers 121 may be vertically overlapping regions.

채널 홀(CHH)은, 예를 들어, 복수개가 서로 수평 방향으로 이격되어 형성될 수 있다. 도 1에서는 수직 방향으로 이격된 2개의 채널 홀(CHH)만을 도시하였지만, 본 발명이 이에 제한되는 것은 아니다.For example, a plurality of channel holes CHH may be formed to be spaced apart from each other in a horizontal direction. In FIG. 1, only two channel holes CHH spaced apart in a vertical direction are illustrated, but the present invention is not limited thereto.

채널 홀(CHH)이 형성됨에 따라서, 복수의 제1 층간 절연막(110) 및 복수의 희생막(121)의 수평 방향의 측면도 노출될 수 있다.As the channel hole CHH is formed, horizontal side surfaces of the plurality of first interlayer insulating layers 110 and the plurality of sacrificial layers 121 may also be exposed.

채널 홀(CHH)을 형성하는 방식은 예를 들어 하드 마스크를 사용할 수 있다. 즉, 최상층의 제1 층간 절연막 상에 채널 홀(CHH)의 형상만을 노출 시키는 하드 마스크를 형성하고, 노출된 부분을 건식 식각으로 차례로 식각하여 채널 홀(CHH)을 형성할 수 있다. 이에 따라서, 채널 홀(CHH)의 측벽은 실질적으로 수직한 프로파일을 가질 수 있다. 또는 도 1에 도시된 바와 같이 채널 홀(CHH)의 측벽이 테이퍼진 형상일 수도 있다. 이는 수직 방향의 몰드 구조체의 식각율이 노출된 부분에서 멀어질수록 약해지는 것에서 기인할 수 있다.A method of forming the channel hole CHH may use, for example, a hard mask. That is, a hard mask exposing only the shape of the channel hole CHH may be formed on the uppermost first interlayer insulating layer, and the exposed portions may be sequentially etched by dry etching to form the channel hole CHH. Accordingly, the sidewall of the channel hole CHH may have a substantially vertical profile. Alternatively, as shown in FIG. 1 , the sidewall of the channel hole CHH may have a tapered shape. This may be due to the fact that the etch rate of the mold structure in the vertical direction becomes weaker as it moves away from the exposed portion.

도시되지는 않았지만 채널 홀(CHH)의 위치는 수평 방향으로 정렬되지 않을 수도 있다. 즉, 예를 들어, 복수의 채널 홀(CHH)은 지그 재그 방식으로 배치되어 서로 이격될 수도 있다.Although not shown, the positions of the channel holes CHH may not be aligned in a horizontal direction. That is, for example, the plurality of channel holes CHH may be arranged in a zigzag manner and spaced apart from each other.

이어서, 각 채널 홀(CHH)의 측벽 상에 절연층(130)을 형성할 수 있다. 예시적인 실시예들에 따르면, 최상층의 제1 층간 절연층(130)의 상면, 채널 홀(CHH)의 측벽 및 저면들을 따라 절연층(130)을 형성할 수 있다. 이후, 에치-백(etch-back) 공정을 통해 최상층의 제1 층간 절연층(130)의 상기 상면 및 제1 기판(100)의 상기 상면 상에 형성된 절연층(130)의 부분들을 실질적으로 제거할 수 있다. 이에 따라, 각 채널 홀(CHH)의 상기 측벽 상에 제1 기판(100)의 상기 상면을 노출시키는 스트로우(straw) 형상을 갖는 절연층(130)이 형성될 수 있다. 즉, 절연층(130)은 내부가 관통되는 원기둥 형상일 수 있다.Subsequently, the insulating layer 130 may be formed on the sidewall of each channel hole CHH. In example embodiments, the insulating layer 130 may be formed along the top surface of the uppermost first interlayer insulating layer 130 , sidewalls of the channel hole CHH, and bottom surfaces. Thereafter, portions of the insulating layer 130 formed on the upper surface of the uppermost first interlayer insulating layer 130 and the upper surface of the first substrate 100 are substantially removed through an etch-back process. can do. Accordingly, the insulating layer 130 having a straw shape exposing the upper surface of the first substrate 100 may be formed on the sidewall of each channel hole CHH. That is, the insulating layer 130 may have a cylindrical shape through which the inside is penetrated.

예를 들면, 절연층(130)은 구체적으로 도시하지는 않았으나, 블로킹 절연층(131), 전하 트랩층(132) 및 터널 절연층(133)을 포함할 수 있다. 이에 대해서는 추후에 더 자세히 설명한다.For example, although not specifically illustrated, the insulating layer 130 may include a blocking insulating layer 131 , a charge trap layer 132 , and a tunnel insulating layer 133 . This will be described in more detail later.

절연층(130)을 형성하는 복수의 막들은 각각 CVD(Chemical vapor deposition) 공정, PECVD(Plasma Enhanced Chemical vapor deposition) 공정, ALD(Atomic layer deposition) 공정 등을 통해 형성될 수 있다. 단, 이에 제한되는 것은 아니다.Each of the layers forming the insulating layer 130 may be formed through a chemical vapor deposition (CVD) process, a plasma enhanced chemical vapor deposition (PECVD) process, an atomic layer deposition (ALD) process, or the like. However, the present invention is not limited thereto.

이어서, 도 2를 참조하면, 채널 홀(CHH) 내에 채널층(140)을 형성한다.Next, referring to FIG. 2 , the channel layer 140 is formed in the channel hole CHH.

채널층(140)은 절연층(130)의 상면을 따라 형성될 수 있다. 채널층(140)은 또한, 채널 홀(CHH) 내에 노출된 제1 기판(100)의 상면을 따라 형성될 수 있다. 즉, 채널층(140)은 채널 홀(CHH)의 측벽과 저면을 덮는 컵(Cup) 형상을 가질 수 있다.The channel layer 140 may be formed along the top surface of the insulating layer 130 . The channel layer 140 may also be formed along the upper surface of the first substrate 100 exposed in the channel hole CHH. That is, the channel layer 140 may have a cup shape that covers sidewalls and a bottom surface of the channel hole CHH.

예시적인 실시예들에 따르면, 채널층(140)은 선택적으로 불순물이 도핑된 폴리실리콘 혹은 비정질 실리콘을 사용하여 형성될 수 있다. 한편, 폴리실리콘 혹은 비정질 실리콘을 사용하여 채널층(140)을 형성한 후 열처리 또는 레이저 빔 조사에 의해 이를 단결정 실리콘으로 전환시킬 수도 있다. 이 경우, 채널층(140) 내의 결함이 제거될 수 있어 반도체 장치의 성능이 향상될 수 있다.In example embodiments, the channel layer 140 may be formed using polysilicon or amorphous silicon selectively doped with impurities. Meanwhile, after forming the channel layer 140 using polysilicon or amorphous silicon, it may be converted into single crystal silicon by heat treatment or laser beam irradiation. In this case, defects in the channel layer 140 may be removed, and thus the performance of the semiconductor device may be improved.

채널층(140)은 박막이므로, 채널 홀(CHH)은 여전히 완전히 채워지지 않을 수 있다. 따라서, 채널 홀(CHH)의 내부에는 빈 공간이 아직 존재할 수 있다.Since the channel layer 140 is a thin film, the channel hole CHH may still not be completely filled. Accordingly, an empty space may still exist in the channel hole CHH.

이어서, 도 3을 참조하면, 코어층(150)을 형성한다.Next, referring to FIG. 3 , a core layer 150 is formed.

코어층(150)은 채널 홀(CHH)을 완전히 채울 수 있다. 즉, 코어층(150)의 외면은 상술한 채널층(140)과 절연층(130)으로 둘러싸여있을 수 있다. The core layer 150 may completely fill the channel hole CHH. That is, the outer surface of the core layer 150 may be surrounded by the above-described channel layer 140 and the insulating layer 130 .

코어층(150)은 실리콘 산화물과 같은 절연 물질을 사용하여 형성될 수 있다. 채널층(140) 및 코어층(150)은 각각 CVD 공정, PECVD 공정 및 ALD 공정 중 어느 하나를 통해 형성될 수 있다. 단, 이에 제한되는 것은 아니다.The core layer 150 may be formed using an insulating material such as silicon oxide. The channel layer 140 and the core layer 150 may be formed through any one of a CVD process, a PECVD process, and an ALD process, respectively. However, the present invention is not limited thereto.

코어층(150), 채널층(140) 및 절연층(130)이 완성되어 수직 채널 구조체가 형성될 수 있다. 상기 수직 채널 구조체는 채널 홀(CHH) 내에 위치하며 희생막(121) 및 제1 층간 절연막(110)이 교대로 적층된 몰드 구조체를 관통하여 형성될 수 있다.The core layer 150 , the channel layer 140 , and the insulating layer 130 may be completed to form a vertical channel structure. The vertical channel structure is located in the channel hole CHH and may be formed through the mold structure in which the sacrificial layer 121 and the first interlayer insulating layer 110 are alternately stacked.

이어서, 복수의 희생막(121) 및 복수의 제1 층간 절연막(110)의 몰드 구조체 내에 트렌치(T1)가 형성될 수 있다. 예를 들어, 트렌치(T1)는, 복수의 제1 층간 절연막(110)의 제2 영역(region II) 및 복수의 희생막(121)의 제2 영역(region II)을 식각하여 형성될 수 있다. 복수의 제1 층간 절연막(110)의 제2 영역(region II) 및 복수의 희생막(121)의 제2 영역(region II)은, 수직한 방향으로 완전히 오버랩되는 위치에 있을 수 있다. 트렌치(T1)는, 수직 채널 구조체과 이격되어 형성될 수 있다. 즉, 트렌치(T1)는 코어층(150), 채널층(140) 및 절연층(130)과 수평 방향으로 이격되어 형성될 수 있다. Subsequently, a trench T1 may be formed in the mold structure of the plurality of sacrificial layers 121 and the plurality of first interlayer insulating layers 110 . For example, the trench T1 may be formed by etching the second region II of the plurality of first interlayer insulating layers 110 and the second region II of the plurality of sacrificial layers 121 . . The second region II of the plurality of first interlayer insulating layers 110 and the second region II of the plurality of sacrificial layers 121 may be positioned to completely overlap in a vertical direction. The trench T1 may be formed to be spaced apart from the vertical channel structure. That is, the trench T1 may be formed to be horizontally spaced apart from the core layer 150 , the channel layer 140 , and the insulating layer 130 .

트렌치(T1)는, 제1 기판(100)의 상면을 노출시킬 수 있다. 트렌치(T1)는 복수의 제1 층간 절연막(110) 및 복수의 희생막(121)의 측면도 노출시킬 수 있다. 트렌치(T1)는 채널 홀(CHH)과는 달리 일정한 수평 방향으로 연장되도록 형성될 수 있다.The trench T1 may expose a top surface of the first substrate 100 . The trench T1 may also expose side surfaces of the plurality of first interlayer insulating layers 110 and the plurality of sacrificial layers 121 . The trench T1 may be formed to extend in a constant horizontal direction, unlike the channel hole CHH.

도시되지는 않았지만, 트렌치(T1)는 최상층의 제1 층간 절연막(110)을 부분적으로 노출시키는 하드 마스크를 통해서 형성될 수 있다. 상기 하드 마스크는 건식 식각 공정의 식각 마스크로 사용되어 제1 층간 절연막(110) 및 희생막(121)이 식각되고, 트렌치(T1)가 형성될 수 있다. 상기 하드 마스크는 예를 들면, 포토레지스트 혹은 SOH(Spin on hardmask) 물질을 사용하여 형성될 수 있다. 또한 상기 하드 마스크는 트렌치(T1)가 형성된 후에 애싱(ashing) 및/또는 스트립(strip) 공정을 통해 제거될 수 있다.Although not shown, the trench T1 may be formed through a hard mask partially exposing the uppermost first interlayer insulating layer 110 . The hard mask may be used as an etch mask in a dry etching process to etch the first interlayer insulating layer 110 and the sacrificial layer 121 , and a trench T1 may be formed. The hard mask may be formed using, for example, a photoresist or a spin on hardmask (SOH) material. Also, the hard mask may be removed through an ashing and/or strip process after the trench T1 is formed.

트렌치(T1)로 인해 노출된 제1 기판(100)의 부분에, 공통 소스 영역(101)이 형성될 수 있다. 공통 소스 영역(101)은, 예를 들어, 도핑 공정을 이용해 형성될 수 있다. 공통 소스 영역(101)은, 제1 기판(100) 내에 형성될 수 있다.A common source region 101 may be formed in a portion of the first substrate 100 exposed due to the trench T1 . The common source region 101 may be formed using, for example, a doping process. The common source region 101 may be formed in the first substrate 100 .

공통 소스 영역(101)은 상술한 트렌치(T1)가 연장되는 방향으로 연장되어 공통 소스 라인(Common Source Line: CSL)으로 사용될 수 있다. 본 발명의 몇몇 실시예에 있어서, 공통 소스 영역(101) 상에, 니켈 실리사이드 패턴 또는 코발트 실리사이드 패턴과 같은 금속 실리사이드 패턴을 더 형성할 수도 있다. 이에 따라, 공통 소스 영역(101)과 예를 들면, CSL 컨택 사이의 저항을 감소시킬 수 있다.The common source region 101 may extend in a direction in which the aforementioned trench T1 extends and may be used as a common source line (CSL). In some embodiments of the present invention, a metal silicide pattern such as a nickel silicide pattern or a cobalt silicide pattern may be further formed on the common source region 101 . Accordingly, the resistance between the common source region 101 and, for example, the CSL contact may be reduced.

도 3에 도시되었듯이, 트렌치(T1)는 복수의 희생막(121) 및 복수의 제1 층간 절연막(110)으로 이루어진 몰드 구조체를 서로 분리할 수 있다. 도 3에서는 2개의 분리된 구조체만이 도시되었지만 이에 제한되는 것은 아니다. 이에 따라서, 트렌치(T1)의 개수도 2개 이상일 수도 있다. 또한, 트렌치(T1)의 개수만큼 공통 소스 영역(101)이 형성될 수 있다. 도 3에서도 이러한 사항을 반영하여 여러 개의 공통 소스 영역(101)이 형성됨을 도시하였다.As shown in FIG. 3 , the trench T1 may separate the mold structure including the plurality of sacrificial layers 121 and the plurality of first interlayer insulating layers 110 from each other. Although only two separate structures are shown in FIG. 3 , the present invention is not limited thereto. Accordingly, the number of the trenches T1 may be two or more. In addition, as many common source regions 101 as the number of trenches T1 may be formed. FIG. 3 also shows that a plurality of common source regions 101 are formed by reflecting these matters.

이어서, 도 4를 참조하면, 트렌치(T1)로 인해 노출된 희생막(121)을 제거하여, 리세스(r1)가 형성될 수 있다. 리세스(r1)는, 몇몇 실시예에서, 절연층(130)의 일부를 노출시킬 수 있다. 리세스(r1)는, 희생막(121)을 선택적으로 제거하여 형성될 수 있다. 리세스(r1)는, 예를 들어, 제1 층간 절연막(110)에 대한 희생막(121)의 식각 선택비가 높은 식각액 혹은 식각 가스를 이용하여 형성될 수 있다.Next, referring to FIG. 4 , a recess r1 may be formed by removing the sacrificial layer 121 exposed due to the trench T1 . The recess r1 may expose a portion of the insulating layer 130 in some embodiments. The recess r1 may be formed by selectively removing the sacrificial layer 121 . The recess r1 may be formed using, for example, an etchant or an etchant having a high etch selectivity of the sacrificial layer 121 with respect to the first interlayer insulating layer 110 .

수직 채널 구조체 즉, 코어층(150), 채널층(140) 및 절연층(130)의 구조는 평면적으로는 원형구조이고, 제1 층간 절연막(110)은 상기 수직 채널 구조체에 관통되어 수직으로 이격된 구조로 형성될 수 있다. 즉, 제1 층간 절연막(110)은 상기 수직 채널 구조체에 의해서 수직 방향으로 이격되는 구조로 지지될 수 있다.The vertical channel structure, that is, the core layer 150 , the channel layer 140 , and the insulating layer 130 have a circular structure in plan view, and the first interlayer insulating film 110 penetrates the vertical channel structure and is vertically spaced apart. can be formed into a structured structure. That is, the first interlayer insulating layer 110 may be supported in a structure spaced apart in a vertical direction by the vertical channel structure.

도면에서는 하나의 상기 수직 채널 구조체의 단면만이 도시되었지만, 수평 방향으로 정렬되는 여러 개의 수직 채널 구조체가 제1 층간 절연막(110)의 구조를 나누어 지지할 수도 있다.Although only a cross section of one vertical channel structure is illustrated in the drawings, several vertical channel structures aligned in a horizontal direction may divide and support the structure of the first interlayer insulating layer 110 .

이어서, 도 5를 참조하면, 산화막(160)을 형성한다.Next, referring to FIG. 5 , an oxide film 160 is formed.

산화막(160)은 제1 층간 절연막(110)의 상면, 저면 및 측면을 따라 형성될 수 있다. 도시되었듯이, 산화막(160)은 수직 채널 구조체의 측면을 따라 형성될 수 있다. 구체적으로, 산화막(160)은 절연층(130)의 측면을 따라 형성될 수 있다.The oxide layer 160 may be formed along the top, bottom, and side surfaces of the first interlayer insulating layer 110 . As illustrated, the oxide layer 160 may be formed along the side surface of the vertical channel structure. Specifically, the oxide layer 160 may be formed along the side surface of the insulating layer 130 .

산화막(160)은 공통 소스 영역(101)의 일부를 노출시키고, 나머지 일부를 덮을 수 있다. 단, 이에 제한되는 것은 아니다.The oxide layer 160 may expose a portion of the common source region 101 and cover the remaining portion. However, the present invention is not limited thereto.

도 6은 도 5의 A부분을 확대한 도면이다. FIG. 6 is an enlarged view of part A of FIG. 5 .

도 6을 참조하면, 절연층(130)은 상술하였듯이, 터널 절연층(133), 전하 트랩층(132) 및 블로킹 절연층(131)을 포함할 수 있다.Referring to FIG. 6 , the insulating layer 130 may include the tunnel insulating layer 133 , the charge trap layer 132 , and the blocking insulating layer 131 as described above.

터널 절연층(133)은 채널층(140)과 전하 트랩층(132) 사이에서 전하가 통과되는 부분일 수 있다. 예를 들어, 실리콘 산화막, 또는 실리콘 산화막과 실리콘 질화막의 이중층으로 형성될 수 있다.The tunnel insulating layer 133 may be a portion through which charges pass between the channel layer 140 and the charge trap layer 132 . For example, it may be formed of a silicon oxide film or a double layer of a silicon oxide film and a silicon nitride film.

전하 트랩층(132)은 터널 절연층(133) 및 블로킹 절연층(131) 사이에 위치할 수 있다. 전하 트랩층(132)은 터널 절연층(133)을 통과한 전하가 저장되는 부분이다. 예를 들어, 전하 트랩층(132)은 질화막 또는 고유전율(high-k)막으로 형성될 수 있다. 질화막은 예를 들어 실리콘 질화물(silicon nitride), 실리콘 산화질화물(silicon oxynitride), 하프늄 산화질화물(hafnium oxynitride), 지르코늄 산화질화물(zirconium oxynitride), 하프늄 실리콘 산화질화물(hafnium silicon oxynitride), 또는 하프늄 알루미늄 산화질화물(hafnium aluminum oxynitride) 중에서 하나 이상을 포함할 수 있다. The charge trap layer 132 may be positioned between the tunnel insulating layer 133 and the blocking insulating layer 131 . The charge trap layer 132 is a portion in which charges passing through the tunnel insulating layer 133 are stored. For example, the charge trap layer 132 may be formed of a nitride film or a high-k film. The nitride film may be, for example, silicon nitride, silicon oxynitride, hafnium oxynitride, zirconium oxynitride, hafnium silicon oxynitride, or hafnium aluminum oxide. It may include one or more of the nitrides (hafnium aluminum oxynitride).

고유전율막은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물, 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있다.The high-k film is, for example, hafnium oxide, hafnium silicon oxide, lanthanum oxide, lanthanum aluminum oxide, zirconium oxide, zirconium silicon oxide ( zirconium silicon oxide, tantalum oxide, titanium oxide, barium strontium titanium oxide, barium titanium oxide, strontium titanium oxide, yttrium oxide (yttrium oxide), aluminum oxide, lead scandium tantalum oxide, or lead zinc niobate may be included.

블로킹 절연층(131)은 터널 절연층(133)보다 높은 유전 상수를 가지는 절연 물질을 포함할 수 있다. 블로킬 절연층(130)은 예를 들어, 실리콘 산화물과 같은 산화물을 사용하여 형성될 수 있다. The blocking insulating layer 131 may include an insulating material having a higher dielectric constant than that of the tunnel insulating layer 133 . The blocky insulating layer 130 may be formed using, for example, an oxide such as silicon oxide.

따라서, 절연층(130)은 산화막-질화막-산화막이 순차적으로 적층된 ONO(Oxide-Nitride-Oxide) 구조를 갖도록 형성될 수 있다. 터널 절연층(133), 전하 트랩층(132) 및 블로킹 절연층(131)은 각각 CVD 공정, PECVD 공정, ALD 공정등을 통해 형성될 수 있다Accordingly, the insulating layer 130 may be formed to have an oxide-nitride-oxide (ONO) structure in which an oxide film, a nitride film, and an oxide film are sequentially stacked. The tunnel insulating layer 133 , the charge trap layer 132 , and the blocking insulating layer 131 may be respectively formed through a CVD process, a PECVD process, an ALD process, or the like.

산화막(160)은 블로킹 절연층(131), 제1 층간 절연막(110)의 표면을 따라 형성될 수 있다. 산화막(160)은 알루미늄 산화막을 포함할 수 있다. 산화막(160)은 즉, AlO막일 수 있다.The oxide layer 160 may be formed along the surfaces of the blocking insulating layer 131 and the first interlayer insulating layer 110 . The oxide film 160 may include an aluminum oxide film. The oxide film 160 may be, that is, an AlO film.

이어서, 도 7을 참조하면, 연속막(170)을 형성한다.Then, referring to FIG. 7 , a continuous film 170 is formed.

연속막(170)은 산화막(160)의 상면을 따라 형성될 수 있다. 연속막(170)은 산화막(160)의 상면을 따라 연속적으로 형성될 수 있다. 여기서, "연속적"의 의미는 일부가 중간에 끊어지는 등의 불연속과 대비되는 의미 및 두께가 연장되는 방향으로 균일하다는 의미의 2가지를 모두 포함하는 것일 수 있다. 즉, 연속막(170)은 균일한 두께로 산화막(160)의 상면을 빈틈없이 덮을 수 있다.The continuous layer 170 may be formed along the top surface of the oxide layer 160 . The continuous film 170 may be continuously formed along the top surface of the oxide film 160 . Here, the meaning of "continuous" may include both a meaning in contrast to discontinuity, such as a part being cut in the middle, and a meaning of being uniform in the direction in which the thickness is extended. That is, the continuous layer 170 may completely cover the upper surface of the oxide layer 160 with a uniform thickness.

연속막(170)은 매우 얇은 두께를 가질 수 있다. 연속막(170)은 예를 들어 0 내지 20 옹스트롱 사이의 두께를 가질 수 있다. 물론 연속막(170)의 두께는 0 옹스트롱보다는 클 수 있다. 연속막(170)의 두께는 추후에 연속막(170)이 변환되는 도전막(도 8의 180)의 두께를 결정하는 요소일 수 있다.The continuous layer 170 may have a very thin thickness. The continuous layer 170 may have a thickness between 0 and 20 angstroms, for example. Of course, the thickness of the continuous layer 170 may be greater than 0 angstroms. The thickness of the continuous film 170 may be a factor determining the thickness of the conductive film ( 180 of FIG. 8 ) to which the continuous film 170 is converted later.

이러한 연속막(170)의 두께에 따른 문제에 대해서는 추후에 자세히 설명한다.The problem according to the thickness of the continuous film 170 will be described in detail later.

연속막(170)은 TiON을 포함할 수 있다. 이 때, O 즉, 산소의 비율은 N 즉, 질소의 비율보다 클 수 있다. O와 N의 합쳐진 전체 중량을 100으로 보았을 때, N의 비율은 0 내지 40사이일 수 있다. 이 때, N의 비율이 0이 가능하고, 이는 TiON이 아닌 TiO를 의미할 수 있다.The continuous layer 170 may include TiON. At this time, the ratio of O, that is, oxygen may be greater than the ratio of N, that is, nitrogen. When the total weight of O and N is taken as 100, the ratio of N may be between 0 and 40. In this case, the ratio of N may be 0, which may mean TiO, not TiON.

이어서, 도 8을 참조하면, 도전막(180)을 형성한다.Next, referring to FIG. 8 , a conductive layer 180 is formed.

도전막(180)은 연속막(170)에 제1 질화 공정(N1)을 가함에 의해서 형성될 수 있다. 즉, 연속막(170)에 질소 성분이 추가되어 도전막(180)으로 변환될 수 있다. 따라서, 도전막(180)의 두께는 연속막(170)의 두께에 종속될 수 있다. 여기서 "종속"된다의 의미는 연속막(170)의 두께에 따라서 도전막(180)의 두께가 결정될 수 있다는 의미이다. 즉, 도전막(180)의 두께가 연속막(170)의 두께와 동일하거나, 기존의 연속막(170)의 두께에서 변형되더라도 상기 두께를 기초로 미세하게 가감되는 것을 의미한다.The conductive layer 180 may be formed by applying a first nitridation process (N1) to the continuous layer 170 . That is, a nitrogen component may be added to the continuous layer 170 to be converted into the conductive layer 180 . Accordingly, the thickness of the conductive layer 180 may depend on the thickness of the continuous layer 170 . Here, “dependent” means that the thickness of the conductive layer 180 may be determined according to the thickness of the continuous layer 170 . That is, even if the thickness of the conductive layer 180 is the same as the thickness of the continuous layer 170 or is deformed from the thickness of the existing continuous layer 170 , it is slightly increased or decreased based on the thickness.

제1 질화 공정(N1)은 질소를 부가하는 여러 가지 공정 중 적어도 하나일 수 있다. 즉, 제1 질화 공정(N1)은 NH3 어닐링(annealing), N2 플라즈마 공정 및 급속 열 질화(Rapid thermal nitridation, RTN) 공정 중 적어도 하나를 포함할 수 있다. 단, 이에 제한되는 것은 아니다.The first nitridation process N1 may be at least one of various processes for adding nitrogen. That is, the first nitriding process (N1) may include NH3 annealing (annealing), N 2 plasma process and at least one of thermal nitride (Rapid thermal nitridation, RTN) process rapidly. However, the present invention is not limited thereto.

이를 통해서, 도전막(180)은 TiN을 포함할 수 있다. 이 때, 기존의 TiON 내지 TiO 막이 TiN막이 되었으므로 산소가 일부 남아있을 수도 있다. 즉, 도전막(180)에서 O(산소)와 N(질소)의 합산 중량이 100이라고 하였을 때, N의 비율은 40 내지 100일 수 있다. 즉, N의 비율이 100인 경우에는 TiN막에 산소가 포함되지 않았다는 의미일 수 있다.Through this, the conductive layer 180 may include TiN. At this time, since the existing TiON to TiO film becomes a TiN film, some oxygen may remain. That is, when the combined weight of O (oxygen) and N (nitrogen) in the conductive layer 180 is 100, the ratio of N may be 40 to 100. That is, when the ratio of N is 100, it may mean that oxygen is not included in the TiN layer.

기존의 방식은 TiN 자체를 증착시키는 방법을 사용하여 굳이 TiO 또는 TiON을 질화시키는 2 단계의 방법을 사용하지 않았다. 그러나, 반도체 장치의 소형화, 집적화로 인해서, 점차 증착되어야 하는 물질막의 두께가 얇아지는 실정에서 20옹스트롱 이하의 물질막을 증착하는 것에 대한 실패가 나타날 수 있다.The conventional method did not use a two-step method of nitriding TiO or TiON by using a method of depositing TiN itself. However, due to miniaturization and integration of semiconductor devices, a failure in depositing a material film of 20 angstroms or less may occur in a situation in which the thickness of the material film to be deposited gradually decreases.

즉, TiN을 바로 증착하는 경우에는 연속적인 막이 아닌 불연속적인 막이 형성된다. 즉, 산화막(160)의 상면에 섬(island) 형상으로 서로 이격되도록 TiN막이 형성될 수 있다. 이러한 불연속적인 TiN막은 산화막(160)을 완전히 덮지도 못하고, 균일한 두께를 가지지도 못하므로 추후의 공정에 있어서 여러가지 문제를 발생시킬 수 있다.That is, when TiN is directly deposited, a discontinuous film is formed instead of a continuous film. That is, the TiN layer may be formed on the upper surface of the oxide layer 160 to be spaced apart from each other in an island shape. Such a discontinuous TiN film may not completely cover the oxide film 160 nor have a uniform thickness, so various problems may occur in a subsequent process.

따라서, 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법은 얇고 연속적인 TiN 내지 TiON 막을 형성하기 위해서 TiO 내지 TiON 막을 형성하고 이를 질화시켜 최종적인 TiN막을 연속적이고 균일하게 형성할 수 있다.Accordingly, in the method of manufacturing a semiconductor device according to some embodiments of the present invention, in order to form a thin and continuous TiN to TiON layer, TiO to TiON layers are formed and nitrided to form a final TiN layer continuously and uniformly.

이어서, 도 9를 참조하면, 금속막(190)을 형성한다.Next, referring to FIG. 9 , a metal layer 190 is formed.

금속막(190)은 도전막(180) 상에 리세스(r1)를 완전히 채우도록 형성될 수 있다. 나아가, 금속막(190)은 리세스(r1)를 넘어선 도전막(180)의 상면 부분도 덮을 수 있다. 금속막(190)은 도전막(180)과 더불어 워드 라인 혹은 게이트 전극의 역할을 할 수 있다. The metal layer 190 may be formed to completely fill the recess r1 on the conductive layer 180 . Furthermore, the metal layer 190 may also cover a portion of the upper surface of the conductive layer 180 that exceeds the recess r1 . The metal layer 190 may serve as a word line or a gate electrode together with the conductive layer 180 .

금속막(190)은 예를 들어, 텅스텐(W)을 포함할 수 있다. 즉, 텅스텐을 증착하여 금속막(190)을 형성할 수 있다. 텅스텐은 전구체(precursor)로 WF6를 사용할 수 있다. 따라서, 금속막(190) 내부에는 F의 성분이 일부 남아있을 수 있다.The metal layer 190 may include, for example, tungsten (W). That is, the metal layer 190 may be formed by depositing tungsten. Tungsten may use WF 6 as a precursor. Accordingly, a portion of the F component may remain in the metal layer 190 .

연속막(170) 혹은 도전막(180)이 만일 상대적으로 두껍고, 불균일하게 형성되는 경우에는 제1 층간 절연막(110) 사이의 수직 갭(gap)이 그 두께만큼 줄어들 수 있다. 이러한 경우에 금속막(190)의 형성이 스텝 커버리지 정도에 따라서 균일하게 형성되지 못할 수 있다.If the continuous layer 170 or the conductive layer 180 is relatively thick and non-uniformly formed, a vertical gap between the first interlayer insulating layers 110 may be reduced by the thickness thereof. In this case, the formation of the metal layer 190 may not be uniformly formed depending on the degree of step coverage.

금속막(190)의 성장이 균일하게 되지 못할 경우 제1 층간 절연막(110)의 수직면 즉, 위에 위치한 제1 층간 절연막(110)의 하면과 아래에 위치한 제1 층간 절연막(110)의 상면에서 성장된 금속막(190)의 표면이 자연스럽게 합쳐지지 못하고 내부에 슬릿(slit)을 형성할 수 있다.When the growth of the metal film 190 is not uniform, growth is performed on the vertical surface of the first interlayer insulating film 110 , that is, the lower surface of the first interlayer insulating film 110 positioned above and the upper surface of the first interlayer insulating film 110 positioned below. The surfaces of the metal film 190 may not naturally merge, and a slit may be formed therein.

이러한 슬릿은 단순히 2개의 면이 만나는 접합면을 넘어서 2개의 면이 접하지 못하는 공간이 될 수 있다. 이렇게 상기 슬릿이 일정 부피 이상으로 형성되게 되면, 금속막(190)의 전구체에서 사용되어 금속막(190) 내부에 남아 있던 F가 F2의 형태로 상기 슬릿에 남겨질 수 있다.Such a slit may simply be a space where two surfaces do not contact beyond a junction surface where two surfaces meet. When the slit is formed in a predetermined volume or more, F used in the precursor of the metal film 190 and remaining inside the metal film 190 may be left in the slit in the form of F 2 .

제1 층간 절연막(110) 내부에 존재하는 H가 가스 형태로 상기 F2와 만나서 HF를 형성할 수 있다. 이렇게 형성된 HF는 산화막(160)을 넘어 절연층(130)의 블로킹 절연층(131)까지 확산될 수 있다. 확산된 HF는 산화막(160), 제1 층간 절연막(110) 및 블로킹 절연층(131)을 녹여 반도체 장치를 손상시킬 수 있다. H present in the first interlayer insulating layer 110 may meet the F 2 in a gas form to form HF. The HF thus formed may diffuse beyond the oxide layer 160 to the blocking insulating layer 131 of the insulating layer 130 . The diffused HF may melt the oxide layer 160 , the first interlayer insulating layer 110 , and the blocking insulating layer 131 to damage the semiconductor device.

본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법은 매우 얇은 도전막(180)을 연속적이고 균일하게 형성하여 상기와 같은 블로킹 절연층(131)의 손상을 방지할 수 있다.In the semiconductor device manufacturing method according to some embodiments of the present invention, the blocking insulating layer 131 may be prevented from being damaged as described above by continuously and uniformly forming the very thin conductive layer 180 .

이어서, 도 10 및 도 11을 참조하면, 금속막(190), 도전막(180) 및 산화막(160)을 식각하여 소자 분리를 수행한다.Next, referring to FIGS. 10 and 11 , the metal layer 190 , the conductive layer 180 , and the oxide layer 160 are etched to perform device isolation.

즉, 제1 층간 절연막(110)의 단부로부터 채널 홀(CHH)까지의 거리는 금속막(190), 도전막(180) 및 산화막(160)의 단부로부터 채널 홀(CHH)까지의 거리보다 클 수 있다. 이를 통해서, 각각의 소자가 복수로 분리될 수 있다.That is, the distance from the end of the first interlayer insulating film 110 to the channel hole CHH may be greater than the distance from the ends of the metal film 190 , the conductive film 180 , and the oxide film 160 to the channel hole CHH. have. Through this, each element may be separated into a plurality.

이 때, 만일 도전막(180)이 불균일하고, 연속적이지 못한 경우에는 금속막(190)의 식각 역시 불균일하게 수행될 수 있다. 즉, 산화막(160)이 기존의 장치보다 얇게 형성됨에 따라서, 후속 TiN막 즉, 도전막(180)이 불균일하게 증착되면 상대적으로 얇게 형성된 도전막(180) 부분이 식각 공정에서 과도하게 식각되는 경우가 발생하고 이에 따라서, 식각되는 도전막(180)에 인접한 금속막(190)의 부분이 뜯겨져 나가는 문제가 발생할 수 있다. At this time, if the conductive layer 180 is non-uniform and is not continuous, the etching of the metal layer 190 may also be performed non-uniformly. That is, as the oxide layer 160 is formed thinner than the conventional device, when the subsequent TiN layer, that is, the conductive layer 180 is non-uniformly deposited, the relatively thin conductive layer 180 portion is excessively etched in the etching process. occurs, and accordingly, a problem in which a portion of the metal layer 190 adjacent to the conductive layer 180 to be etched is torn off may occur.

이러한 문제가 발생하는 경우에는 여러 개의 분리되는 소자의 게이트 전극 즉, 금속막(190)의 특성이 일정하게 정의될 수 없어 소자간의 균일성이 무너지고, 전체 반도체 장치의 신뢰성이 매우 낮아질 수 있다.When such a problem occurs, the characteristics of the gate electrode, ie, the metal film 190, of a plurality of separated devices cannot be uniformly defined, so that the uniformity between the devices is broken, and the reliability of the entire semiconductor device can be very low.

이에 반해서, 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법은 얇지만 균일한 도전막(180)을 형성할 수 있으므로, 금속막(190)이 균일하게 식각되고, 분리된 소자의 특성도 균일하게 형성되어 전체 반도체 장치의 특성이 향상될 수 있다.In contrast, the method for manufacturing a semiconductor device according to some embodiments of the present invention can form a thin but uniform conductive layer 180 , so that the metal layer 190 is uniformly etched and the characteristics of the separated device are uniformly Thus, the characteristics of the entire semiconductor device may be improved.

이어서, 도 12를 참조하면, 드레인(210) 및 제1 비트 라인(220)이 형성된다.Subsequently, referring to FIG. 12 , a drain 210 and a first bit line 220 are formed.

드레인(210)은, 수직 채널 구조체 즉, 코어층(150), 채널층(140) 및 절연층(130) 상에 형성될 수 있다. 드레인(210)은 도전체를 포함할 수 있다. 드레인(210)은 수직 채널 구조체 및 제1 비트 라인(220)과 전기적으로 연결될 수 있다.The drain 210 may be formed on the vertical channel structure, that is, the core layer 150 , the channel layer 140 , and the insulating layer 130 . The drain 210 may include a conductor. The drain 210 may be electrically connected to the vertical channel structure and the first bit line 220 .

제1 비트 라인(220)은 드레인(210) 상에 형성되어 서로 분리된 2개의 몰드 구조체 상에 하나로 연결될 수 있다. 평면적으로 보면 금속막(190)과 격자 무늬로 서로 교차하면서 어레이 형상을 형성할 수 있다.The first bit line 220 may be formed on the drain 210 and connected as one on two mold structures separated from each other. When viewed in a plan view, an array shape may be formed while crossing the metal film 190 in a grid pattern.

본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법은 상술한 바와 같이 비휘발성 메모리 장치에서 도전막(180)의 균일하고 얇은 증착을 통해서 블로킹 절연층(131)의 녹는 현상을 방지하고, 금속막(190)의 뜯김 현상을 방지할 수 있다. 이를 통해서 높은 집적도를 가지되 안정성 및 균일성이 높은 반도체 장치를 제공할 수 있다.As described above, in the semiconductor device manufacturing method according to some embodiments of the present invention, the melting phenomenon of the blocking insulating layer 131 is prevented through uniform and thin deposition of the conductive layer 180 in the nonvolatile memory device, and the metal layer ( 190) can prevent tearing. Through this, it is possible to provide a semiconductor device having a high degree of integration but having high stability and uniformity.

이하, 도 13 내지 도 20을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명한다. 상술한 설명과 중복되는 부분은 간략히 하거나 생략한다.Hereinafter, a method of manufacturing a semiconductor device according to some exemplary embodiments will be described with reference to FIGS. 13 to 20 . Parts overlapping with the above description will be simplified or omitted.

도 13을 참조하면, 제2 기판(1000)에 제1 매립 트렌치(BT1) 및 제2 매립 트렌치(BT2)를 형성한다.Referring to FIG. 13 , a first buried trench BT1 and a second buried trench BT2 are formed in the second substrate 1000 .

제2 기판(1000)은 예를 들어, 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 제2 기판(1000)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다. 또는, 제2 기판(1000)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다.The second substrate 1000 may be, for example, bulk silicon or silicon-on-insulator (SOI). Alternatively, the second substrate 1000 may be a silicon substrate, or may include other materials such as silicon germanium, indium antimonide, lead tellurium, indium arsenide, indium phosphide, gallium arsenide or gallium antimonide. can Alternatively, the second substrate 1000 may have an epitaxial layer formed on the base substrate.

제2 기판(1000)은 액티브 영역(1100) 및 소자 분리막(1200)을 포함할 수 있다. 액티브 영역(1100)은 소자 분리막(1200)에 의해서 정의될 수 있다. 즉, 복수의 액티브 영역(1100)이 소자 분리막(1200)에 의해서 별도의 영역으로 분리될 수 있다.The second substrate 1000 may include an active region 1100 and an isolation layer 1200 . The active region 1100 may be defined by the device isolation layer 1200 . That is, the plurality of active regions 1100 may be separated into separate regions by the device isolation layer 1200 .

소자 분리막(1200)은 절연막으로서 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.The device isolation layer 1200 may include at least one of silicon oxide, silicon nitride, and silicon oxynitride as an insulating layer.

제1 매립 트렌치(BT1) 및 제2 매립 트렌치(BT2)는 액티브 영역(1100) 내에 형성될 수 있다. 제1 매립 트렌치(BT1) 및 제2 매립 트렌치(BT2)는 추후에 워드 라인 즉, 게이트 전극이 형성되는 부분일 수 있다. 즉, BCAT(buried Cell Array Transistor)가 형성되는 부분일 수 있다.The first buried trench BT1 and the second buried trench BT2 may be formed in the active region 1100 . The first buried trench BT1 and the second buried trench BT2 may be portions in which a word line, ie, a gate electrode, is formed later. That is, it may be a portion in which a BCAT (Buried Cell Array Transistor) is formed.

이어서, 도 14를 참조하면, 매립 산화막(1300)을 형성한다.Next, referring to FIG. 14 , a buried oxide layer 1300 is formed.

매립 산화막(1300)은 제1 매립 트렌치(BT1) 및 제2 매립 트렌치(BT2)의 내벽을 따라서 형성될 수 있다. 도시되지는 않았지만 매립 산화막(1300)은 제2 기판(1000)의 상면 및 소자 분리막(1200)의 상면에도 형성되었다가 추후 식각 공정에 의해서 제거될 수 있다. 즉, 매립 산화막(1300)은 제1 매립 트렌치(BT1) 및 제2 매립 트렌치(BT2)의 내벽을 따라서만 위치할 수 있다.The buried oxide layer 1300 may be formed along inner walls of the first buried trench BT1 and the second buried trench BT2 . Although not shown, the buried oxide layer 1300 may be formed on the top surface of the second substrate 1000 and the top surface of the device isolation layer 1200 and then removed by an etching process. That is, the buried oxide layer 1300 may be positioned only along inner walls of the first buried trench BT1 and the second buried trench BT2 .

매립 산화막(1300)은 알루미늄 산화막을 포함할 수 있다. 산화막(160)은 즉, AlO막일 수 있다. 매립 산화막(1300)은 매우 얇은 막이므로, 제1 매립 트렌치(BT1) 및 제2 매립 트렌치(BT2)는 일부만 채워지고 빈공간이 남아있을 수 있다.The buried oxide layer 1300 may include an aluminum oxide layer. The oxide film 160 may be, that is, an AlO film. Since the buried oxide layer 1300 is a very thin layer, only a portion of the first buried trench BT1 and the second buried trench BT2 may be filled and an empty space may remain.

도시되지 않았지만, 매립 산화막(1300)의 형성 이전에 다른 게이트 절연막 구조가 제1 매립 트렌치(BT1) 및 제2 매립 트렌치(BT2)의 내벽을 따라서 형성될 수도 있다. Although not shown, another gate insulating layer structure may be formed along inner walls of the first buried trench BT1 and the second buried trench BT2 before the formation of the buried oxide layer 1300 .

이어서, 도 15를 참조하면, 매립 연속막(1400P)을 형성한다.Next, referring to FIG. 15 , a continuous buried film 1400P is formed.

매립 연속막(1400P)은 매립 산화막(1300)의 상면을 따라 형성될 수 있다. 매립 연속막(1400P)은 매립 산화막(1300)의 상면을 따라 연속적으로 형성될 수 있다. 여기서, "연속적"의 의미는 일부가 중간에 끊어지는 등의 불연속과 대비되는 의미 및 두께가 연장되는 방향으로 균일하다는 의미의 2가지를 모두 포함하는 것일 수 있다. 즉, 매립 연속막(1400P)은 균일한 두께로 매립 산화막(1300)의 상면을 빈틈없이 덮을 수 있다. The buried continuous film 1400P may be formed along the top surface of the buried oxide film 1300 . The buried continuous layer 1400P may be continuously formed along the top surface of the buried oxide layer 1300 . Here, the meaning of "continuous" may include both a meaning in contrast to discontinuity, such as a part being cut in the middle, and a meaning of being uniform in the direction in which the thickness is extended. That is, the buried continuous layer 1400P may completely cover the top surface of the buried oxide layer 1300 with a uniform thickness.

이 때, 매립 연속막(1400P)은 제1 매립 트렌치(BT1) 및 제2 매립 트렌치(BT2)뿐만 아니라 제2 기판(1000)의 상면 및 소자 분리막(1200)의 상면을 따라 형성될 수 있다. 단, 이에 제한되는 것은 아니다.In this case, the continuous buried layer 1400P may be formed along the first buried trench BT1 and the second buried trench BT2 as well as the upper surface of the second substrate 1000 and the upper surface of the device isolation layer 1200 . However, the present invention is not limited thereto.

매립 연속막(1400P)은 매우 얇은 두께를 가질 수 있다. 매립 연속막(1400P)은 예를 들어 0 내지 20 옹스트롱 사이의 두께를 가질 수 있다. 물론 매립 연속막(1400P)의 두께는 0 옹스트롱보다는 클 수 있다. 매립 연속막(1400P)의 두께는 추후에 매립 연속막(1400P)이 변환되는 매립 도전막(도 16의 1450P)의 두께를 결정하는 요소일 수 있다.The buried continuous layer 1400P may have a very thin thickness. The buried continuous layer 1400P may have a thickness of, for example, between 0 and 20 angstroms. Of course, the thickness of the buried continuous layer 1400P may be greater than 0 angstroms. The thickness of the continuous buried film 1400P may be a factor that determines the thickness of the buried conductive film ( 1450P of FIG. 16 ) to which the continuous buried film 1400P is converted later.

매립 연속막(1400P)은 TiON을 포함할 수 있다. 이 때, O 즉, 산소의 비율은 N 즉, 질소의 비율보다 클 수 있다. O와 N의 합쳐진 전체 중량을 100으로 보았을 때, N의 비율은 0 내지 40사이일 수 있다. 이 때, N의 비율이 0이 가능하고, 이는 TiON이 아닌 TiO를 의미할 수 있다.The buried continuous layer 1400P may include TiON. At this time, the ratio of O, that is, oxygen may be greater than the ratio of N, that is, nitrogen. When the total weight of O and N is taken as 100, the ratio of N may be between 0 and 40. In this case, the ratio of N may be 0, which may mean TiO, not TiON.

이어서, 도 16을 참조하면, 매립 도전막(1450P)을 형성한다.Next, referring to FIG. 16 , a buried conductive layer 1450P is formed.

매립 도전막(1450P)은 매립 연속막(1400P)에 제2 질화 공정(N2)을 가함에 의해서 형성될 수 있다. 즉, 매립 연속막(1400P)에 질소 성분이 추가되어 매립 도전막(1450P)으로 변환될 수 있다. 따라서, 매립 도전막(1450P)의 두께는 매립 연속막(1400P)의 두께에 종속될 수 있다. 즉, 매립 도전막(1450P)의 두께가 매립 연속막(1400P)의 두께와 동일하거나, 기존의 매립 연속막(1400P)의 두께에서 변형되더라도 상기 두께를 기초로 미세하게 가감될 수 있음을 의미한다.The buried conductive layer 1450P may be formed by applying a second nitridation process (N2) to the buried continuous layer 1400P. That is, a nitrogen component may be added to the buried continuous layer 1400P to be converted into the buried conductive layer 1450P. Accordingly, the thickness of the buried conductive layer 1450P may depend on the thickness of the buried continuous layer 1400P. That is, even if the thickness of the buried conductive film 1450P is the same as the thickness of the buried continuous film 1400P or is deformed from the thickness of the existing buried continuous film 1400P, it means that the thickness can be slightly increased or decreased based on the thickness. .

제2 질화 공정(N2)은 질소를 부가하는 여러 가지 공정 중 적어도 하나일 수 있다. 즉, 제2 질화 공정(N2)은 NH3 어닐링(annealing), N2 플라즈마 공정 및 급속 열 질화(Rapid thermal nitridation, RTN) 공정 중 적어도 하나를 포함할 수 있다. 단, 이에 제한되는 것은 아니다.The second nitridation process N2 may be at least one of various processes for adding nitrogen. That is, the second nitriding process (N2) may include NH3 annealing (annealing), N 2 plasma process and at least one of thermal nitride (Rapid thermal nitridation, RTN) process rapidly. However, the present invention is not limited thereto.

이를 통해서, 매립 도전막(1450P)은 TiN을 포함할 수 있다. 이 때, 기존의 TiON 내지 TiO 막이 TiN막이 되었으므로 산소가 일부 남아있을 수도 있다. 즉, 매립 도전막(1450P)에서 O(산소)와 N(질소)의 합산 중량이 100이라고 하였을 때, N의 비율은 40 내지 100일 수 있다. 즉, N의 비율이 100인 경우에는 TiN막에 산소가 포함되지 않았다는 의미일 수 있다.Accordingly, the buried conductive layer 1450P may include TiN. At this time, since the existing TiON to TiO film becomes a TiN film, some oxygen may remain. That is, when the sum of the weight of O (oxygen) and N (nitrogen) in the buried conductive layer 1450P is 100, the ratio of N may be 40 to 100. That is, when the ratio of N is 100, it may mean that oxygen is not included in the TiN layer.

기존의 방식은 TiN 자체를 증착시키는 방법을 사용하여 굳이 TiO 또는 TiON을 질화시키는 2 단계의 방법을 사용하지 않았다. 그러나, 반도체 장치의 소형화, 집적화로 인해서, 점차 증착되어야 하는 물질막의 두께가 얇아지는 실정에서 20옹스트롱 이하의 물질막을 증착하는 것에 대한 실패가 나타날 수 있다.The conventional method did not use a two-step method of nitriding TiO or TiON by using a method of depositing TiN itself. However, due to miniaturization and integration of semiconductor devices, a failure in depositing a material film of 20 angstroms or less may occur in a situation in which the thickness of the material film to be deposited gradually decreases.

즉, TiN을 바로 증착하는 경우에는 연속적인 막이 아닌 불연속적인 막이 형성된다. 즉, 매립 산화막(1300)의 상면에 섬(island) 형상으로 서로 이격되도록 TiN막이 형성될 수 있다. 이러한 불연속적인 TiN막은 매립 산화막(1300)을 완전히 덮지도 못하고, 균일한 두께를 가지지도 못하므로 추후의 공정에 있어서 여러가지 문제를 발생시킬 수 있다.That is, when TiN is directly deposited, a discontinuous film is formed instead of a continuous film. That is, the TiN layer may be formed on the upper surface of the buried oxide layer 1300 to be spaced apart from each other in an island shape. Such a discontinuous TiN layer may not completely cover the buried oxide layer 1300 nor have a uniform thickness, so various problems may occur in a subsequent process.

따라서, 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법은 얇고 연속적인 TiN 내지 TiON 막을 형성하기 위해서 TiO 내지 TiON 막을 형성하고 이를 질화시켜 최종적인 TiN막을 연속적이고 균일하게 형성할 수 있다.Accordingly, in the method of manufacturing a semiconductor device according to some embodiments of the present invention, in order to form a thin and continuous TiN to TiON layer, TiO to TiON layers are formed and nitrided to form a final TiN layer continuously and uniformly.

이어서, 도 17을 참조하면, 제1 매립 금속막(1500P)을 형성한다.Then, referring to FIG. 17 , a first buried metal layer 1500P is formed.

제1 매립 금속막(1500P)은 매립 도전막(1450P) 상에 제1 매립 트렌치(BT1) 및 제2 매립 트렌치(BT2)를 완전히 채우도록 형성될 수 있다. 나아가, 제1 매립 금속막(1500P)은 제1 매립 트렌치(BT1) 및 제2 매립 트렌치(BT2)를 넘어선 매립 도전막(1450P)의 상면 부분도 덮을 수 있다. 즉, 액티브 영역(1100) 및 소자 분리막(1200)의 윗 부분에도 제1 매립 금속막(1500P)이 형성될 수 있다. 제1 매립 금속막(1500P)은 매립 도전막(1450P)과 더불어 워드 라인 혹은 게이트 전극의 역할을 할 수 있다.The first buried metal layer 1500P may be formed on the buried conductive layer 1450P to completely fill the first buried trench BT1 and the second buried trench BT2 . Furthermore, the first buried metal layer 1500P may also cover a portion of the top surface of the buried conductive layer 1450P that exceeds the first buried trench BT1 and the second buried trench BT2 . That is, the first buried metal layer 1500P may also be formed on the active region 1100 and the upper portion of the isolation layer 1200 . The first buried metal layer 1500P may serve as a word line or a gate electrode together with the buried conductive layer 1450P.

제1 매립 금속막(1500P)은 예를 들어, 텅스텐(W)을 포함할 수 있다. 즉, 텅스텐을 증착하여 제1 매립 금속막(1500P)을 형성할 수 있다. 텅스텐은 전구체(precursor)로 WF6를 사용할 수 있다. 따라서, 제1 매립 금속막(1500P) 내부에는 F의 성분이 일부 남아있을 수 있다.The first buried metal layer 1500P may include, for example, tungsten (W). That is, the first buried metal layer 1500P may be formed by depositing tungsten. Tungsten may use WF 6 as a precursor. Accordingly, a portion of the F component may remain in the first buried metal layer 1500P.

매립 연속막(1400P) 혹은 매립 도전막(1450P)이 만일 상대적으로 두껍고, 불균일하게 형성되는 경우에는 제1 매립 트렌치(BT1) 및 제2 매립 트렌치(BT2)의 수평 폭이 그 두께만큼 줄어들 수 있다. 이러한 경우에 매립 금속막(190)의 형성이 스텝 커버리지 정도에 따라서 균일하게 형성되지 못할 수 있다.If the continuous buried layer 1400P or the buried conductive layer 1450P is relatively thick and non-uniformly formed, the horizontal widths of the first buried trench BT1 and the second buried trench BT2 may be reduced by the thickness. . In this case, the formation of the buried metal layer 190 may not be uniformly formed according to the degree of step coverage.

제1 매립 금속막(1500P)의 성장이 균일하게 되지 못할 경우 제1 매립 트렌치(BT1) 및 제2 매립 트렌치(BT2)의 양 측벽에서 성장된 매립 금속막(190)의 표면이 자연스럽게 합쳐지지 못하고 내부에 슬릿을 세로 방향으로 형성할 수 있다.If the growth of the first buried metal film 1500P is not uniform, the surfaces of the buried metal film 190 grown on both sidewalls of the first and second buried trenches BT1 and BT2 may not naturally merge. A slit may be formed in the longitudinal direction.

이러한 슬릿은 단순히 2개의 면이 만나는 접합면을 넘어서 2개의 면이 접하지 못하는 공간이 될 수 있다. 이렇게 상기 슬릿이 일정 부피 이상으로 형성되게 되면, 제1 매립 금속막(1500P)의 전구체에서 사용되어 제1 매립 금속막(1500P) 내부에 남아 있던 F가 F2의 형태로 상기 슬릿에 남겨질 수 있다.Such a slit may simply be a space where two surfaces do not contact beyond a junction surface where two surfaces meet. When the slit is formed to have a predetermined volume or more, F used in the precursor of the first buried metal film 1500P and remained in the first buried metal film 1500P may be left in the slit in the form of F 2 . .

이러한 경우, 매립 산화막(1300) 등 다른 요소에서 포함된 H가 가스 형태로 상기 F2와 만나서 HF를 형성할 수 있다. 이렇게 형성된 HF는 매립 산화막(1300)녹여 반도체 장치를 손상시킬 수 있다.In this case, H included in other elements such as the buried oxide layer 1300 may meet the F 2 in a gaseous form to form HF. The HF thus formed may melt the buried oxide layer 1300 and damage the semiconductor device.

본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법은 매우 얇은 매립 도전막(1450P)을 연속적이고 균일하게 형성하여 상기와 같은 반도체 장치의 손상을 방지할 수 있다.In the semiconductor device manufacturing method according to some embodiments of the present invention, the semiconductor device may be prevented from being damaged as described above by continuously and uniformly forming the very thin buried conductive layer 1450P.

이어서, 도 18을 참조하면, 제1 매립 금속막(1500P) 및 매립 도전막(1450P)의 일부를 제거한다.Next, referring to FIG. 18 , portions of the first buried metal layer 1500P and the buried conductive layer 1450P are removed.

제1 매립 금속막(1500P) 및 매립 도전막(1450P)은 제2 기판(1000) 및 소자 분리막(1200) 상에 존재하지 않도록 제거될 수 있다. 또한, 제1 매립 금속막(1500P) 및 매립 도전막(1450P)은 제1 매립 트렌치(BT1) 및 제2 매립 트렌치(BT2)의 일부만을 채우도록 제거될 수 있다. 이에 따라서, 제1 매립 금속막(1500P)은 제2 매립 금속막(1500)으로 소자 분리되고, 매립 도전막(1450P)도 매립 도전막 패턴(1450)으로 패터닝될 수 있다.The first buried metal layer 1500P and the buried conductive layer 1450P may be removed so that they do not exist on the second substrate 1000 and the device isolation layer 1200 . Also, the first buried metal layer 1500P and the buried conductive layer 1450P may be removed to fill only a portion of the first buried trench BT1 and the second buried trench BT2 . Accordingly, the first buried metal layer 1500P may be separated into the second buried metal layer 1500 , and the buried conductive layer 1450P may also be patterned with the buried conductive layer pattern 1450 .

이 때, 상기 제1 매립 금속막(1500P) 및 매립 도전막(1450P)을 제거하는 공정은 에치백(Etch back)공정일 수 있다In this case, the process of removing the first buried metal layer 1500P and the buried conductive layer 1450P may be an etch back process.

이어서, 도 19를 참조하면, 캡핑막(1600)을 형성한다.Next, referring to FIG. 19 , a capping layer 1600 is formed.

캡핑막(1600)은 제1 매립 트렌치(BT1) 및 제2 매립 트렌치(BT2)를 완전히 채우도록 형성될 수 있다. 캡핑막(1600)은 소자 분리된 제2 매립 금속막(1500) 및 매립 도전막 패턴(1450) 상에 형성될 수 있다. 캡핑막(1600)의 측면은 매립 산화막(1300)과 접할 수 있다. The capping layer 1600 may be formed to completely fill the first buried trench BT1 and the second buried trench BT2 . The capping layer 1600 may be formed on the separated second buried metal layer 1500 and the buried conductive layer pattern 1450 . A side surface of the capping layer 1600 may be in contact with the buried oxide layer 1300 .

캡핑막(1600)은 예를 들어, 산화막, 질화막, 산질화막 등일 수 있으나, 이에 제한되는 것은 아니다.The capping film 1600 may be, for example, an oxide film, a nitride film, an oxynitride film, or the like, but is not limited thereto.

캡핑막(1600)의 상면은 소자 분리막(1200) 및 제2 기판(1000)의 상면과 동일한 평면을 가질 수 있다. 또한, 캡핑막(1600)의 상면은 제1 매립 트렌치(BT1) 및 제2 매립 트렌치(BT2) 외부로 노출된 매립 산화막(1300)의 상면과도 동일한 평면을 가질 수 있다.A top surface of the capping layer 1600 may have the same plane as the top surfaces of the device isolation layer 1200 and the second substrate 1000 . Also, the top surface of the capping layer 1600 may have the same plane as the top surface of the buried oxide layer 1300 exposed to the outside of the first buried trench BT1 and the second buried trench BT2 .

이는 화학 기계적 연마(Chemical Mechanical Polish, CMP)를 통해서 평탄화 공정을 수행한 결과일 수 있다.This may be a result of performing a planarization process through Chemical Mechanical Polish (CMP).

이어서, 도 20을 참조하면, 제1 소스/드레인 영역(1710), 제2 소스/드레인 영역(1720) 및 제3 소스/드레인 영역(1730)을 형성한다.Then, referring to FIG. 20 , a first source/drain region 1710 , a second source/drain region 1720 , and a third source/drain region 1730 are formed.

제1 소스/드레인 영역(1710), 제2 소스/드레인 영역(1720) 및 제3 소스/드레인 영역(1730)은 구현되는 반도체 장치가 N형 트랜지스터인 경우에 N형 불순물로 도핑되어 형성될 수 있다. The first source/drain region 1710 , the second source/drain region 1720 , and the third source/drain region 1730 may be formed by doping with an N-type impurity when the implemented semiconductor device is an N-type transistor. have.

제1 소스/드레인 영역(1710)은 제2 기판(1000) 내의, 제1 매립 트렌치(BT1) 및 제2 매립 트렌치(BT2)의 사이에 배치된다. 제2 소스/드레인 영역(1720) 및 제3 소스/드레인 영역(1730)은 각각 제2 기판(1000) 내의, 제1 매립 트렌치(BT1)와 소자 분리막(1200) 사이와, 제2 매립 트렌치(BT2)와 소자 분리막(1200) 사이에 배치될 수 있다.The first source/drain region 1710 is disposed between the first buried trench BT1 and the second buried trench BT2 in the second substrate 1000 . The second source/drain region 1720 and the third source/drain region 1730 are respectively formed in the second substrate 1000 between the first buried trench BT1 and the device isolation layer 1200 and in the second buried trench ( BT2) and the device isolation layer 1200 .

이 때, 제1 소스/드레인 영역(1710)은 인접하는 두 개의 트랜지스터에 의해서 공유되고, 제2 소스/드레인 영역(1720) 및 제3 소스/드레인 영역(1730)은 인접하는 두 개의 트랜지스터에 의해서 공유되지 않는다. In this case, the first source/drain region 1710 is shared by two adjacent transistors, and the second source/drain region 1720 and the third source/drain region 1730 are shared by two adjacent transistors. not shared

제1 소스/드레인 영역(1710) 및 제2 소스/드레인 영역(1720)은 도시된 것과 같이 제2 매립 금속막(1500)의 일부와 오버랩되도록 형성될 수 있다.The first source/drain region 1710 and the second source/drain region 1720 may be formed to overlap a portion of the second buried metal layer 1500 as illustrated.

이어서, 제2 층간 절연막(1810)을 형성한다.Next, a second interlayer insulating film 1810 is formed.

제2 층간 절연막(1810)은 소자 분리막(1200), 제2 기판(1000), 캡핑막(1600), 매립 산화막(1300)의 상면을 모두 덮도록 형성될 수 있다.The second interlayer insulating layer 1810 may be formed to cover all of the upper surfaces of the device isolation layer 1200 , the second substrate 1000 , the capping layer 1600 , and the buried oxide layer 1300 .

제2 층간 절연막(1810)은 예를 들어, 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다. 제2 층간 절연막(1810)은 단일층 또는 다층일 수 있다.The second interlayer insulating layer 1810 may include, for example, at least one of silicon oxide, silicon nitride, and silicon oxynitride. The second interlayer insulating layer 1810 may be a single layer or a multilayer.

이어서, 제2 층간 절연막(1810)을 관통하는 비트라인 컨택(1920)을 형성한다.Subsequently, a bit line contact 1920 penetrating the second interlayer insulating layer 1810 is formed.

비트라인 컨택(1920)은 추후 형성되는 제2 비트 라인(1930)과 제1 소스/드레인 영역(1710)을 전기적으로 연결할 수 있다.The bit line contact 1920 may electrically connect the second bit line 1930 to be formed later and the first source/drain region 1710 .

이어서, 제2 비트 라인(1930)을 비트라인 컨택(1920) 상에 형성한다.Subsequently, a second bit line 1930 is formed on the bit line contact 1920 .

제2 비트 라인(1930)은 제2 매립 금속막(1500)인 워드 라인과 함께 평면적으로 격자 형상의 어레이를 형성할 수 있다. 이를 통해서, 어느 트랜지스터를 구동할지를 결정할 수 있도록 한다.The second bit line 1930 may form a planar lattice-shaped array together with the word line serving as the second buried metal layer 1500 . Through this, it is possible to determine which transistor to drive.

이어서, 제3 층간 절연막(1820)을 형성한다.Next, a third interlayer insulating film 1820 is formed.

제3 층간 절연막(1820)은 제2 층간 절연막(1810) 및 제2 비트 라인(1930)을 덮도록 형성될 수 있다. 제3 층간 절연막(1820)은 예를 들어, 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다. 제2 층간 절연막(1810)은 단일층 또는 다층일 수 있다.The third interlayer insulating layer 1820 may be formed to cover the second interlayer insulating layer 1810 and the second bit line 1930 . The third interlayer insulating layer 1820 may include, for example, at least one of silicon oxide, silicon nitride, and silicon oxynitride. The second interlayer insulating layer 1810 may be a single layer or a multilayer.

이어서, 스토리지 노드 컨택(1910)을 형성한다.A storage node contact 1910 is then formed.

스토리지 노드 컨택(1910)은 제2 층간 절연막(1810) 및 제3 층간 절연막(1820)을 관통하여 형성될 수 있다. 스토리지 노드 컨택(1910)은 제2 소스/드레인 영역(1720) 및 제3 소스/드레인 영역(1730) 상에 각각 형성될 수 있다.The storage node contact 1910 may be formed through the second interlayer insulating layer 1810 and the third interlayer insulating layer 1820 . The storage node contact 1910 may be formed on the second source/drain region 1720 and the third source/drain region 1730 , respectively.

스토리지 노드 컨택(1910)은 제2 소스/드레인 영역(1720) 및 제3 소스/드레인 영역(1730)과 각각 전기적으로 연결될 수 있다. 이는 도시되지 않았지만, 전하를 저장하는 스토리지 노드와 제2 소스/드레인 영역(1720) 및 제3 소스/드레인 영역(1730)을 각각 전기적으로 연결시킬 수 있다.The storage node contact 1910 may be electrically connected to the second source/drain region 1720 and the third source/drain region 1730 , respectively. Although not illustrated, the storage node for storing charges may be electrically connected to the second source/drain region 1720 and the third source/drain region 1730 , respectively.

상술한 단계로 형성된 반도체 장치는 휘발성 메모리 장치 특히, DRAM(dynamic random access memory)일 수도 있다. 단, 이에 제한되는 것은 아니다.The semiconductor device formed in the above steps may be a volatile memory device, particularly, a dynamic random access memory (DRAM). However, the present invention is not limited thereto.

본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법은 상술한 바와 같이 휘발성 메모리 장치에서 매립 도전막(1450P)의 균일하고 얇은 증착을 통해서 매립 산화막(1300)의 녹는 현상을 방지할 수 있다. 이를 통해서 높은 집적도를 가지되 안정성 및 균일성이 높은 반도체 장치를 제공할 수 있다.As described above, in the semiconductor device manufacturing method according to some embodiments of the present invention, melting of the buried oxide layer 1300 may be prevented through uniform and thin deposition of the buried conductive layer 1450P in the volatile memory device. Through this, it is possible to provide a semiconductor device having a high degree of integration but having high stability and uniformity.

이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.Although the embodiments of the present invention have been described above with reference to the accompanying drawings, those of ordinary skill in the art to which the present invention pertains can realize that the present invention can be embodied in other specific forms without changing its technical spirit or essential features. you will be able to understand Therefore, it should be understood that the embodiments described above are illustrative in all respects and not restrictive.

100, 1000: 기판
130: 절연층
140: 채널층
150: 코어층
160: 산화막
170: 연속막
180: 도전막
190: 금속막100, 1000: substrate
130: insulating layer
140: channel layer
150: core layer
160: oxide film
170: continuous film
180: conductive film
190: metal film

Claims (10)

기판 상에 층간 절연막 및 희생막들이 교대로 반복 적층된 몰드 구조체를 형성하고,
상기 몰드 구조체를 관통하는 채널 홀을 형성하고,
상기 채널 홀 내에 수직 채널 구조체를 형성하고,
상기 희생막들을 제거하여 상기 층간 절연막의 표면을 노출시키고,
상기 층간 절연막의 표면을 따라서 알루미늄 산화막을 형성하고,
상기 알루미늄 산화막 상에 TiON 연속막을 형성하고,
상기 TiON 연속막을 질화시켜 TiN막을 형성하는 것을 포함하는 반도체 장치 제조 방법.forming a mold structure in which an interlayer insulating film and a sacrificial film are alternately repeatedly stacked on a substrate;
forming a channel hole passing through the mold structure;
forming a vertical channel structure in the channel hole,
removing the sacrificial layers to expose a surface of the interlayer insulating layer;
forming an aluminum oxide film along the surface of the interlayer insulating film,
Forming a TiON continuous film on the aluminum oxide film,
and forming a TiN film by nitriding the TiON continuous film. 제1 항에 있어서,
상기 TiON 연속막의 두께는 0 내지 20 옹스트롱 사이인 반도체 장치 제조 방법.According to claim 1,
wherein the thickness of the TiON continuous film is between 0 and 20 angstroms. 제1 항에 있어서,
상기 수직 채널 구조체는,
상기 채널 홀 내부에 컵 형태로 형성되는 채널층과,
상기 채널층의 내부를 채우는 코어층과,
상기 채널층의 외부를 둘러싸는 절연층을 포함하는 반도체 장치 제조 방법.According to claim 1,
The vertical channel structure,
a channel layer formed in a cup shape inside the channel hole;
a core layer filling the inside of the channel layer;
and an insulating layer surrounding the channel layer. 제3 항에 있어서,
상기 절연층은 상기 채널층 상에 형성되는 터널 절연층과,
상기 터널 절연층 상에 형성되는 전하 트랩층과,
상기 전하 트랩층 상에 형성되는 블로킹 절연층을 포함하는 반도체 장치 제조 방법.4. The method of claim 3,
The insulating layer includes a tunnel insulating layer formed on the channel layer;
a charge trap layer formed on the tunnel insulating layer;
and a blocking insulating layer formed on the charge trap layer. 제1 항에 있어서,
상기 TiON 연속막을 질화시키는 것은,
NH3 어닐링, N2 플라즈마 및 급속 열처리 중 적어도 하나를 포함하는 반도체 장치 제조 방법.According to claim 1,
Nitriding the TiON continuous film,
A method of manufacturing a semiconductor device comprising at least one of NH3 annealing, N2 plasma and rapid thermal annealing. 제1 항에 있어서,
상기 TiN막 상에 금속막을 형성하는 것을 더 포함하는 반도체 장치 제조 방법.According to claim 1,
and forming a metal film on the TiN film. 제6 항에 있어서,
상기 금속막은 텅스텐을 포함하는 반도체 장치 제조 방법.7. The method of claim 6,
The method of manufacturing a semiconductor device, wherein the metal layer includes tungsten. 피처리면을 갖는 피처리체 상에 AlO막을 증착하고,
상기 AlO막 상에 TiON 연속막을 형성하되, 상기 TiON 연속막의 두께는 0 내지 20 옹스트롱사이의 범위를 가지고,
상기 TiON 연속막을 질화시켜 TiN막을 형성하고,
상기 TiN막 상에 텅스텐을 포함하는 금속막을 형성하는 것을 포함하는 반도체 장치 제조 방법.Depositing an AlO film on an object having a surface to be processed,
A TiON continuous film is formed on the AlO film, wherein the thickness of the TiON continuous film is in the range of 0 to 20 angstroms,
Nitriding the TiON continuous film to form a TiN film,
and forming a metal film including tungsten on the TiN film. 제8 항에 있어서,
상기 TiON 연속막에서 O의 농도에 대한 N의 농도의 비율은 0 내지 40%인 반도체 장치 제조 방법.9. The method of claim 8,
The ratio of the concentration of N to the concentration of O in the TiON continuous film is 0 to 40%. 제8 항에 있어서,
상기 AlO막을 증착하기 전에,
기판 상에 층간 절연막 및 희생막들이 교대로 반복 적층된 몰드 구조체를 형성하고,
상기 몰드 구조체를 관통하는 채널 홀을 형성하고,
상기 채널 홀 내에 수직 채널 구조체를 형성하고,
상기 희생막들을 제거하여 상기 층간 절연막의 표면을 노출시키는 것을 더 포함하고,
상기 피처리면은 상기 층간 절연막의 표면인 반도체 장치 제조 방법.
9. The method of claim 8,
Before depositing the AlO film,
forming a mold structure in which an interlayer insulating film and a sacrificial film are alternately repeatedly stacked on a substrate;
forming a channel hole passing through the mold structure;
forming a vertical channel structure in the channel hole,
The method further comprises exposing the surface of the interlayer insulating film by removing the sacrificial films,
The method for manufacturing a semiconductor device, wherein the surface to be processed is a surface of the interlayer insulating film.
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