KR102300701B1 - Methods of forming a semiconductor layer including germanium with low defectivity - Google Patents

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Abstract

낮은 결함률을 갖는 게르마늄을 포함하는 반도체 층을 형성하는 방법이 제공된다. 반도체 층을 형성하는 방법은 기판 상에 실리케이트(silicate) 유리층, 질화물을 포함하는 확산 방지층 및 산화물을 포함하는 계면층을 순차적으로 형성하는 것을 포함할 수 있다. 반도체 층을 형성하는 방법은 또한, 계면층 상에 제1 반도체층을 형성하는 것을 포함할 수 있고, 제1 반도체층의 일부를 제1 반도체층의 게르마늄 농도보다 높은 게르마늄 농도를 갖는 제2 반도체층으로 변환하는 것을 포함할 수 있다.A method of forming a semiconductor layer comprising germanium having a low defect rate is provided. The method of forming the semiconductor layer may include sequentially forming a silicate glass layer, a diffusion barrier layer including a nitride, and an interfacial layer including an oxide on a substrate. The method of forming the semiconductor layer may also include forming a first semiconductor layer on the interfacial layer, wherein a portion of the first semiconductor layer is formed into a second semiconductor layer having a germanium concentration higher than that of the first semiconductor layer. may include converting to

Description

낮은 결함률을 갖는 게르마늄을 포함하는 반도체 층을 형성하는 방법{Methods of forming a semiconductor layer including germanium with low defectivity}Methods of forming a semiconductor layer including germanium with low defectivity

본 발명은 일반적으로 전자분야, 보다 구체적으로 집적 회로 장치에 관한 것이다.TECHNICAL FIELD The present invention relates generally to the field of electronics, and more particularly to integrated circuit devices.

게르마늄(Ge) 채널(channel) 또는 게르마늄을 고농도로 함유하고 있는 실리콘 게르마늄(SiGe) 채널은 장치의 성능을 향상시키기 위해 연구되어왔다. 그러나, 실리콘 기판 상에 형성된 게르마늄 층(layer) 또는 게르마늄을 고농도로 함유하고 있는 실리콘 게르마늄 층은 실리콘 기판과 게르마늄 층 또는 게르마늄을 고농도로 함유하고 있는 실리콘 게르마늄 층 사이의 격자 불일치로 인해 다양한 결함들을 포함할 수 있고, 이러한 결함들은 원치 않는 누출을 증가시킬 수 있다.A germanium (Ge) channel or a silicon germanium (SiGe) channel containing germanium at a high concentration has been studied to improve device performance. However, a germanium layer formed on a silicon substrate or a silicon germanium layer containing a high concentration of germanium contains various defects due to a lattice mismatch between the silicon substrate and the germanium layer or a silicon germanium layer containing a high concentration of germanium. and these defects can increase unwanted leakage.

산화공정을 이용하는 게르마늄 응축 공정은 실리콘 기판과 게르마늄 층 또는 게르마늄을 고농도로 함유하고 있는 실리콘 게르마늄 층 사이의 격자 불일치로 인한 결함들을 줄이기 위해 제안되어 왔다. 그러나, 게르마늄 응축 공정은 게르마늄 층 또는 게르마늄을 고농도로 함유하고 있는 실리콘 게르마늄 층 내의 변형의 원인이 될 수 있고, 이는 확장된 결함(extended defects)을 일으킬 수 있다.A germanium condensation process using an oxidation process has been proposed to reduce defects due to lattice mismatch between a silicon substrate and a germanium layer or a silicon germanium layer containing germanium at a high concentration. However, the germanium condensation process may cause deformation in the germanium layer or the silicon germanium layer containing germanium in a high concentration, which may cause extended defects.

본 발명이 해결하고자 하는 과제는, 반도체 장치의 성능을 향상시키기 위한 집적 회로 장치의 형성 방법을 제공하는 것이다.SUMMARY OF THE INVENTION An object of the present invention is to provide a method of forming an integrated circuit device for improving the performance of a semiconductor device.

본 발명이 해결하고자 하는 다른 과제는, 반도체 장치의 성능을 향상시키기 위한 절연체 기판 상에 반도체를 형성하는 방법을 제공하는 것이다.Another object of the present invention is to provide a method of forming a semiconductor on an insulator substrate for improving the performance of a semiconductor device.

본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The technical problems of the present invention are not limited to the technical problems mentioned above, and other technical problems not mentioned will be clearly understood by those skilled in the art from the following description.

상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 집적 회로 장치를 형성하는 방법은, 기판 상에 적층 구조(stacked structure)를 형성하는 것을 포함할 수 있다. 적층 구조(stacked structure)는, 실리케이트(silicate) 유리층, 실리케이트(silicate) 유리층 상의 질화물을 포함하는 확산 방지층, 확산 방지층 상의 산화물을 포함하는 계면 층을 포함할 수 있다. 집적 회로 장치를 형성하는 방법은 또한, 적층구조(stacked structure) 상에 제1 반도체층을 형성하되, 계면층이 확산 방지층과 제1 반도체층 사이에 배치되도록 하는 것을 포함할 수 있다. 집적 회로 장치를 형성하는 방법은, 제1 반도체층의 적어도 일부를 제1 반도체층의 게르마늄 농도보다 높은 게르마늄 농도를 갖는 제2 반도체 층으로 변환하는 것을 더 포함할 수 있다.A method of forming an integrated circuit device according to an embodiment of the present invention for achieving the above technical problem may include forming a stacked structure on a substrate. The stacked structure may include a silicate glass layer, a diffusion barrier layer comprising a nitride on a silicate glass layer, and an interfacial layer comprising an oxide on the diffusion barrier layer. The method of forming the integrated circuit device may also include forming a first semiconductor layer on a stacked structure, such that an interfacial layer is disposed between the diffusion barrier layer and the first semiconductor layer. The method of forming an integrated circuit device may further include converting at least a portion of the first semiconductor layer into a second semiconductor layer having a germanium concentration higher than a germanium concentration of the first semiconductor layer.

본 발명의 몇몇 실시예에서, 상기 제1 반도체층의 적어도 일부를 변환하는 것은, 상기 제1 반도체층과 직접 접촉하고 게르마늄을 포함하는 제3 반도체층을 형성하고, 상기 제3 반도체층 내부의 게르마늄을 상기 제1 반도체층으로 드라이빙(driving) 하기 위해 상기 제3 반도체층을 산화시키는 것을 포함할 수 있다.In some embodiments of the present invention, transforming at least a portion of the first semiconductor layer forms a third semiconductor layer in direct contact with the first semiconductor layer and comprising germanium, and germanium inside the third semiconductor layer. and oxidizing the third semiconductor layer to drive the ?

본 발명의 몇몇 실시예에서, 상기 제3 반도체층을 산화시키는 것은, 상기 실리케이트(silicate) 유리층의 리플로(reflow) 온도 보다 높은 온도에서 수행될 수 있다. 상기 실리케이트(silicate) 유리층은, 보로포스포실리케이트 유리 (borophosphosilicate glass, BPSG), 인 실리케이트 유리(phosphorus silicate glass, PSG), 또는 붕소 실리케이트 유리(boron silicate glass, BSG)를 포함할 수 있다.In some embodiments of the present invention, the oxidizing of the third semiconductor layer may be performed at a temperature higher than a reflow temperature of the silicate glass layer. The silicate glass layer may include borophosphosilicate glass (BPSG), phosphorus silicate glass (PSG), or boron silicate glass (BSG).

본 발명의 몇몇 실시예에서, 상기 집적 회로 장치를 형성하는 방법은, 상기 제3 반도체층을 산화시키기 이전에, 상기 제3 반도체층 위에 캐핑 산화물 층(capping oxide layer)을 형성하는 것을 추가적으로 포함할 수 있다.In some embodiments of the present invention, the method of forming the integrated circuit device may further include, prior to oxidizing the third semiconductor layer, forming a capping oxide layer over the third semiconductor layer. can

본 발명의 몇몇 실시예에서, 상기 확산 방지층은 실리콘 질화층을 포함할 수 있다. 상기 실리콘 질화층의 두께는 약 0.5nm에서 약 10nm 범위 내 일 수 있다.In some embodiments of the present invention, the diffusion barrier layer may include a silicon nitride layer. The thickness of the silicon nitride layer may be in a range of about 0.5 nm to about 10 nm.

본 발명의 몇몇 실시예에서, 상기 확산 방지층을 형성하는 것은, 상기 실리케이트(silicate) 유리층의 상면에, 질소 이온을 주입하는 것을 포함할 수 있다.In some embodiments of the present invention, forming the diffusion barrier layer may include implanting nitrogen ions into the upper surface of the silicate glass layer.

본 발명의 몇몇 실시예에서, 상기 계면층은, 실리콘 산화층을 포함할 수 있다. 상기 실리콘 산화층은, 열 산화 공정에 의해 형성될 수 있다. 상기 실리콘 산화층의 두께는 약0.5nm에서 약10nm 범위 내 일 수 있다.In some embodiments of the present invention, the interfacial layer may include a silicon oxide layer. The silicon oxide layer may be formed by a thermal oxidation process. The thickness of the silicon oxide layer may be in the range of about 0.5 nm to about 10 nm.

상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 절연체 기판 상에 반도체를 형성하는 방법은, 핸들링 웨이퍼(handling wafer)를 형성하는 것을 포함할 수 있다. 상기 핸들링 웨이퍼(handling wafer)를 형성하는 것은, 처리기판 상에 실리케이트(silicate) 유리층을 형성하고, 상기 실리케이트(silicate) 유리층 상의 질화물을 포함하는 확산 방지층을 형성하는 것을 포함할 수 있다. 상기 실리케이트(silicate) 유리층은 상기 확산 방지층과 상기 처리기판 사이에서 연장될 수 있다. A method of forming a semiconductor on an insulator substrate according to an embodiment of the present invention for achieving the above another technical problem may include forming a handling wafer. Forming the handling wafer may include forming a silicate glass layer on a processing substrate, and forming a diffusion barrier layer including a nitride on the silicate glass layer. The silicate glass layer may extend between the diffusion barrier layer and the processing substrate.

본 발명의 몇몇 실시예에서, 상기 핸들링 웨이퍼(handling wafer)를 형성하는 것은, 상기 확산 방지층 상에 계면층을 형성하는 것을 더 포함할 수 있다. 상기 확산 방지층은 상기 실리케이트(silicate) 유리층과 상기 계면층 사이에서 연장될 수 있다. 상기 절연체 기판 상에 반도체를 형성하는 것은 또한, 도너 웨이퍼(donor wafer)로부터 상기 핸들링 웨이퍼(handling wafer) 상으로 제1 반도체층을 전사(transferring)하는 것을 포함할 수 있다. 상기 제1 반도체층은 상기 계면층과 접촉할 수 있다. 또한, 상기 절연체 기판 상에 반도체를 형성하는 것은, 상기 제1 반도체층의 적어도 일부를 상기 제1 반도체층의 게르마늄 농도보다 높은 게르마늄 농도를 갖는 제2 반도체층으로 변환하는 것을 포함할 수 있다.In some embodiments of the present invention, forming the handling wafer may further include forming an interface layer on the diffusion barrier layer. The diffusion barrier layer may extend between the silicate glass layer and the interfacial layer. Forming the semiconductor on the insulator substrate may also include transferring the first semiconductor layer from a donor wafer onto the handling wafer. The first semiconductor layer may be in contact with the interface layer. Also, forming the semiconductor on the insulator substrate may include converting at least a portion of the first semiconductor layer into a second semiconductor layer having a germanium concentration higher than that of the first semiconductor layer.

본 발명의 몇몇 실시예에서, 상기 절연체 기판 상에 반도체를 형성하는 방법은 또한, 도너(donor)기판 상에 순차적으로 적층된 상기 제1 반도체층과 상기 계면층을 상기 핸들링 웨이퍼(handling wafer) 상에 전사하는 것을 포함할 수 있다. 상기 계면층은 상기 확산 방지층과 접촉할 수 있다. 상기 절연체 기판 상에 반도체를 형성하는 것은, 상기 제1 반도체층의 적어도 일부를, 상기 제1 반도체층의 게르마늄 농도보다 높은 게르마늄 농도를 갖는 상기 제2 반도체층으로 변환하는 것을 더 포함할 수 있다.In some embodiments of the present invention, the method of forming a semiconductor on the insulator substrate also includes disposing the first semiconductor layer and the interface layer sequentially stacked on a donor substrate on the handling wafer. It may include transcription to. The interfacial layer may be in contact with the diffusion barrier layer. Forming the semiconductor on the insulator substrate may further include converting at least a portion of the first semiconductor layer into the second semiconductor layer having a germanium concentration higher than that of the first semiconductor layer.

본 발명의 몇몇 실시예에서, 상기 제1 반도체층의 적어도 일부를 변환하는 것은, 상기 제1 반도체층과 직접 접촉하고, 게르마늄을 포함하는 제3 반도체층을 형성하고, 상기 제3 반도체층 내부의 게르마늄을 상기 제1 반도체층으로 드라이빙(driving)하기 위해 상기 제3 반도체층을 산화시키는 것을 포함할 수 있다.In some embodiments of the present invention, converting at least a portion of the first semiconductor layer is in direct contact with the first semiconductor layer, forming a third semiconductor layer including germanium, and oxidizing the third semiconductor layer to drive germanium into the first semiconductor layer.

본 발명의 몇몇 실시예에서, 상기 제3 반도체층을 산화시키는 것은, 상기 실리케이트(silicate) 유리층의 리플로(reflow) 온도보다 높은 온도에서 수행될 수 있다.In some embodiments of the present invention, the oxidizing of the third semiconductor layer may be performed at a temperature higher than a reflow temperature of the silicate glass layer.

본 발명의 몇몇 실시예에서, 상기 확산 방지층은 실리콘 질화층 일 수 있다. 상기 실리콘 질화층의 두께는 약 0.5nm에서 약 10nm 범위 내 일 수 있다.In some embodiments of the present invention, the diffusion barrier layer may be a silicon nitride layer. The thickness of the silicon nitride layer may be in a range of about 0.5 nm to about 10 nm.

본 발명의 몇몇 실시예에서, 상기 계면층은 실리콘 산화층 일 수 있다. 상기 실리콘 산화층의 두께는 약0.5nm에서 약10nm 범위 내이다.In some embodiments of the present invention, the interfacial layer may be a silicon oxide layer. The thickness of the silicon oxide layer is in the range of about 0.5 nm to about 10 nm.

기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.The details of other embodiments are included in the detailed description and drawings.

도 1은 본 발명의 몇몇 실시예에 따른 게르마늄을 포함하는 반도체층을 형성하는 방법을 도시한 순서도이다.
도 2는 본 발명의 몇몇 실시예에 따른 게르마늄을 포함하는 반도체층을 형성하는 방법을 설명하기 위한 중간 구조를 도시한 단면도이다.
도 3은 본 발명의 몇몇 실시예에 따른 게르마늄을 포함하는 반도체층을 형성하는 방법을 도시한 순서도이다.
도 4는 본 발명의 몇몇 실시예에 따른 게르마늄을 포함하는 반도체층을 형성하는 방법을 설명하기 위한 중간 구조를 도시한 단면도이다.
도 5는 본 발명의 몇몇 실시예에 따른 절연체 기판 상에 반도체를 형성하는 방법을 도시한 순서도이다.
도 6은 본 발명의 몇몇 실시예에 따른 절연체 기판 상에 반도체를 형성하는 방법을 설명하기 위한 중간 구조를 도시한 단면도이다.
도 7은 본 발명의 몇몇 실시예에 따른 절연체 기판 상에 반도체를 형성하는 방법을 도시한 순서도이다.
도 8은 본 발명의 몇몇 실시예에 따른 절연체 기판 상에 반도체를 형성하는 방법을 설명하기 위한 중간 구조를 도시한 단면도이다.1 is a flowchart illustrating a method of forming a semiconductor layer including germanium according to some embodiments of the present invention.
2 is a cross-sectional view illustrating an intermediate structure for explaining a method of forming a semiconductor layer including germanium according to some embodiments of the present invention.
3 is a flowchart illustrating a method of forming a semiconductor layer including germanium according to some embodiments of the present invention.
4 is a cross-sectional view illustrating an intermediate structure for explaining a method of forming a semiconductor layer including germanium according to some embodiments of the present invention.
5 is a flowchart illustrating a method of forming a semiconductor on an insulator substrate according to some embodiments of the present invention.
6 is a cross-sectional view illustrating an intermediate structure for explaining a method of forming a semiconductor on an insulator substrate according to some embodiments of the present invention.
7 is a flowchart illustrating a method of forming a semiconductor on an insulator substrate according to some embodiments of the present invention.
8 is a cross-sectional view illustrating an intermediate structure for explaining a method of forming a semiconductor on an insulator substrate according to some embodiments of the present invention.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.Advantages and features of the present invention and methods of achieving them will become apparent with reference to the embodiments described below in detail in conjunction with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in a variety of different forms, and only these embodiments allow the disclosure of the present invention to be complete, and common knowledge in the technical field to which the present invention belongs It is provided to fully inform the possessor of the scope of the invention, and the present invention is only defined by the scope of the claims. Sizes and relative sizes of components indicated in the drawings may be exaggerated for clarity of description. Like reference numerals refer to like elements throughout, and "and/or" includes each and every combination of one or more of the recited items.

소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.Reference to an element or layer “on” or “on” another element or layer includes not only directly on the other element or layer, but also with intervening other layers or elements. include all On the other hand, reference to an element "directly on" or "immediately on" indicates that no intervening element or layer is interposed.

공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.Spatially relative terms "below", "beneath", "lower", "above", "upper", etc. It can be used to easily describe a correlation between an element or components and other elements or components. Spatially relative terms should be understood as terms including different orientations of the device during use or operation in addition to the orientation shown in the drawings. For example, if an element shown in the figures is turned over, an element described as "beneath" or "beneath" another element may be placed "above" the other element. Accordingly, the exemplary term “below” may include both directions below and above. The device may also be oriented in other orientations, and thus spatially relative terms may be interpreted according to orientation.

본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.The terminology used herein is for the purpose of describing the embodiments and is not intended to limit the present invention. As used herein, the singular also includes the plural unless specifically stated otherwise in the phrase. As used herein, “comprises” and/or “comprising” does not exclude the presence or addition of one or more other components in addition to the stated components.

비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.Although the first, second, etc. are used to describe various elements or elements, these elements or elements are not limited by these terms, of course. These terms are only used to distinguish one element or component from another. Therefore, it goes without saying that the first element or component mentioned below may be the second element or component within the spirit of the present invention.

다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.Unless otherwise defined, all terms (including technical and scientific terms) used herein may be used with the meaning commonly understood by those of ordinary skill in the art to which the present invention belongs. In addition, terms defined in a commonly used dictionary are not to be interpreted ideally or excessively unless clearly defined in particular.

　도 1은 본 발명의 몇몇 실시예에 따른 게르마늄을 포함하는 반도체층을 형성하는 방법을 도시한 순서도이다. 도 2는 본 발명의 몇몇 실시예에 따른 게르마늄을 포함하는 반도체층을 형성하는 방법을 설명하기 위한 중간 구조를 도시한 단면도이다.1 is a flowchart illustrating a method of forming a semiconductor layer including germanium according to some embodiments of the present invention. 2 is a cross-sectional view illustrating an intermediate structure for explaining a method of forming a semiconductor layer including germanium according to some embodiments of the present invention.

도 1 및 도 2를 참조하면, 집적 회로 장치의 형성 방법은, 기판(100) 상에 실리케이트(silicate) 유리층(110), 확산 방지층(130) 및 계면층(150)을 순차적으로 형성하는 것을 포함할 수 있다(도 1의 1200 참조). 기판(100)은, 예를 들면, 벌크 실리콘 기판(bulk silicon substrate) 또는 SOI(silicon on insulator)일 수 있다. 몇몇 실시예에서, 기판(100)은 하나 또는 그 이상의 반도체 물질들, 예를 들면, Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 또는 InP를 포함할 수 있다.1 and 2 , the method of forming an integrated circuit device includes sequentially forming a silicate glass layer 110 , a diffusion barrier layer 130 , and an interface layer 150 on a substrate 100 . may be included (see 1200 in FIG. 1 ). The substrate 100 may be, for example, a bulk silicon substrate or a silicon on insulator (SOI). In some embodiments, the substrate 100 may include one or more semiconductor materials, for example, Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs, or InP.

실리케이트(silicate) 유리층(110)은, 예를들면, 붕소 또는 인 같은 불순물들을 포함할 수 있다. 예를들어, 실리케이트(silicate) 유리층(110)은 보로포스포실리케이트 유리(borophosphosilicate glass, BPSG), 인 실리케이트 유리(phosphorus silicate glass, PSG), 또는 붕소 실리케이트 유리(boron silicate glass, BSG)일 수 있다. 실리케이트(silicate) 유리층(110)은 그 후에 수행될 수 있는 게르마늄의 응축 공정에서의 공정 온도(process temperature)보다 낮은 리플로(reflow) 온도를 가질 수 있다.The silicate glass layer 110 may include, for example, impurities such as boron or phosphorus. For example, the silicate glass layer 110 may be borophosphosilicate glass (BPSG), phosphorus silicate glass (PSG), or boron silicate glass (BSG). have. The silicate glass layer 110 may have a reflow temperature lower than a process temperature in a condensation process of germanium that may be performed thereafter.

확산 방지층(130)은 실리케이트(silicate) 유리층(110)의 불순물들이 계면층(150)으로 확산되는 것을 효과적으로 감소시키기 위해, 실질적으로 핀홀이 없는(substantially free of pin-holes) 연속된 층(continuous layer)일 수 있다. 확산 방지층(130)의 두께는 약 0.5nm에서 약 10nm 범위 내 일 수 있다. 몇몇 실시예에서, 확산 방지층(130)의 두께는 게르마늄의 응축 공정 동안에 과도한 변형 없이 확산 방지층(13)의 크기를 조정할 수 있을 만큼 충분히 얇을 수 있다.The diffusion barrier layer 130 is a continuous layer substantially free of pin-holes in order to effectively reduce diffusion of impurities of the silicate glass layer 110 into the interfacial layer 150 . layer) can be The thickness of the diffusion barrier layer 130 may be in a range of about 0.5 nm to about 10 nm. In some embodiments, the thickness of the diffusion barrier layer 130 may be thin enough to adjust the size of the diffusion barrier layer 13 without undue deformation during the germanium condensation process.

확산 방지층(130)은 질화물을 포함할 수 있고, 확산 방지층(130)은 예를 들어, 실리콘 질화물, 실리콘 산화질화물, 또는 알루미늄 질화물 일 수 있다. 몇몇 실시예에서, 확산 방지층(130)은, 예를 들어, 실리콘 옥시카바이드(silicon oxycarbide), SixOyNzCw, 실리콘 카바이드(silicon carbide), HfxSiyOzNw, HfxSiyNw, ZrxSiyNw 또는 희토류원소(rare-earths)의 화합물(즉, LaxSiyNw)일수 있다. 확산 방지층(130)은 단일 층 또는 여러 층 포함하는 스택(stack)구조일 수 있다.The diffusion barrier layer 130 may include nitride, and the diffusion barrier layer 130 may be, for example, silicon nitride, silicon oxynitride, or aluminum nitride. In some embodiments, the diffusion barrier layer 130 is, for example, silicon oxycarbide, Si x O y N z C w , silicon carbide, Hf x Si y O z N w , Hf x Si y N w , Zr x Si y N w or a compound of rare-earth elements (ie, La x Si y N w ). The diffusion barrier layer 130 may have a single layer or a stack structure including several layers.

확산 방지층(130)은 증착 공정(deposition process), 예를 들면, CVD(chemical vapor deposition) 공정 또는 ALD (atomic layer deposition) 공정을 이용해 형성될 수 있다. 몇몇 실시예에서, 확산 방지층(130)은 질화공정을 이용하여 형성될 수 있다. 구체적으로, 실리케이트(silicate) 유리층(110)을 포함하는 기판(100)은 질화공정이 진행되는 챔버(chamber) 내에 놓여질 수 있고, 실리케이트(silicate) 유리층(110)의 상부는 질화(nitridized)될 수 있다. 질화공정은, 예를 들면, 플라즈마 질화공정(plasma nitridation process) 일 수 있다.The diffusion barrier layer 130 may be formed using a deposition process, for example, a chemical vapor deposition (CVD) process or an atomic layer deposition (ALD) process. In some embodiments, the diffusion barrier layer 130 may be formed using a nitridation process. Specifically, the substrate 100 including the silicate glass layer 110 may be placed in a chamber in which a nitridation process is performed, and the upper portion of the silicate glass layer 110 is nitrided. can be The nitridation process may be, for example, a plasma nitridation process.

계면층(150)은, 좋은 인터페이스를 제공하기 위해, 인터페이스 스테이트의 저밀도(low density of interface states)를 가질 수 있도록 형성된다. 계면층(150)의 두께는 약 0.5nm에서 약 10nm 범위 내이다. 계면층(150)은 산화물을 포함할 수 있고, 계면층(150)은, 예를 들어, SiO2, SixGeyOw, HfxSiyOz, HfxSiyGewOZ, HfO2, Al2O3, 희토류 금속 산화물(rare-earth metal oxides), 또는 희토류 금속 산화물의 화합물(즉, 희토류 실리케이트, rare-earth silicates) 일 수 있다. 몇몇 실시예에서, 계면층(150)은 고유전체 물질(High-K dielectrics)을 포함할 수 있다. 계면층(150)은, 예를 들어, 증착 공정을 통해 형성될 수 있다. 구체적으로, 계면층(150)은 증착 공정을 이용해 확산 방지층(130) 상에 증착될 수 있다. 다른 몇몇 실시예에서, 계면층(150)은 실리케이트(silicate) 유리층(110)상으로 직접 증착될 수 있고, 그 후 확산 방지층(130)은 계면층(150)을 관통하여 질소를 주입함으로써 형성될 수 있다.The interface layer 150 is formed to have a low density of interface states in order to provide a good interface. The thickness of the interfacial layer 150 ranges from about 0.5 nm to about 10 nm. The interfacial layer 150 may include an oxide, and the interfacial layer 150 may include, for example, SiO 2 , Si x Ge y O w , Hf x Si y O z , Hf x Si y Ge w O Z , HfO 2 , Al 2 O 3 , rare-earth metal oxides, or compounds of rare-earth metal oxides (ie, rare-earth silicates). In some embodiments, the interfacial layer 150 may include high-k dielectrics. The interfacial layer 150 may be formed through, for example, a deposition process. Specifically, the interfacial layer 150 may be deposited on the diffusion barrier layer 130 using a deposition process. In some other embodiments, the interfacial layer 150 may be deposited directly onto the silicate glass layer 110 , after which the diffusion barrier layer 130 is formed by implanting nitrogen through the interfacial layer 150 . can be

집적 회로 장치의 형성 방법은 또한, 계면층(150)상에 제1 반도체층(170)을 형성하는 것을 포함할 수 있다(도 1의 1400 참조). 제1 반도체층(170)은 계면층(150)의 상면과 접촉할 수 있다. 제1 반도체층(170)은 실리콘을 포함할 수 있고, 몇몇 실시예에서는, 제1 반도체층(170)은 실질적으로 순수한 실리콘층 일 수 있다. 제1 반도체층(170)은 실리콘과 게르마늄을 포함할 수 있다. 제1 반도체층(170)의 두께는 약 2nm(나노미터)에서 약 200nm 범위 내 일 수 있다.The method of forming the integrated circuit device may also include forming the first semiconductor layer 170 on the interface layer 150 (see 1400 in FIG. 1 ). The first semiconductor layer 170 may contact the upper surface of the interface layer 150 . The first semiconductor layer 170 may include silicon, and in some embodiments, the first semiconductor layer 170 may be a substantially pure silicon layer. The first semiconductor layer 170 may include silicon and germanium. The thickness of the first semiconductor layer 170 may be in a range of about 2 nm (nanometers) to about 200 nm.

집적 회로 장치의 형성 방법은, 제1 반도체층(170)의 일부를 제1 반도체층(170)의 게르마늄 농도보다 높은 게르마늄 농도를 갖을 수 있는 제2 반도체층으로 변환하는 것을 더 포함할 수 있다(도 1의 1600 참조).The method of forming the integrated circuit device may further include converting a portion of the first semiconductor layer 170 into a second semiconductor layer that may have a germanium concentration higher than that of the first semiconductor layer 170 ( See 1600 in FIG. 1).

도 3은 본 발명의 몇몇 실시예에 따른 게르마늄을 포함하는 반도체층을 형성하는 방법을 도시한 순서도이다. 도 4는 본 발명의 몇몇 실시예에 따른 게르마늄을 포함하는 반도체층을 형성하는 방법을 설명하기 위한 중간 구조를 도시한 단면도이다.3 is a flowchart illustrating a method of forming a semiconductor layer including germanium according to some embodiments of the present invention. 4 is a cross-sectional view illustrating an intermediate structure for explaining a method of forming a semiconductor layer including germanium according to some embodiments of the present invention.

도 3 및 도 4를 참조하면, 제1 반도체층(170)의 일부를 제2 반도체층으로 변환하는 것은, 산화 공정을 이용하는 게르마늄 응축 공정에 의해 수행될 수 있다. 구체적으로, 제1 반도체층(170)의 일부를 변환하는 것은, 제1 반도체층(170) 상에 제3 반도체층(190)을 형성하는 것을 포함할 수 있다(도 3의 1600-1 참조). 제3 반도체층(190)은 게르마늄을 포함하는 화합물 반도체층 일 수 있다. 제3 반도체층(190)의 게르마늄 농도는 약 10%에서 약 100% 범위 내 일 수 있으나, 다른 농도도 가능하다. 몇몇 실시예에서, 제3 반도체층(190)은 실질적으로 순수한 게르마늄층 일 수 있다.3 and 4 , the conversion of a portion of the first semiconductor layer 170 into the second semiconductor layer may be performed by a germanium condensation process using an oxidation process. Specifically, transforming a portion of the first semiconductor layer 170 may include forming the third semiconductor layer 190 on the first semiconductor layer 170 (see 1600 - 1 of FIG. 3 ). . The third semiconductor layer 190 may be a compound semiconductor layer including germanium. The germanium concentration of the third semiconductor layer 190 may be in the range of about 10% to about 100%, but other concentrations are also possible. In some embodiments, the third semiconductor layer 190 may be a substantially pure germanium layer.

증착된 제3 반도체층(190)은 단결정일 수 있고, 또는 제3 반도체층(190)이 증착된 후에, 낮은 온도에서 재 성장 과정(re-growth process)을 통해 단결정층으로 변환된 것일 수 있다. 제3 반도체층(190)의 두께는 약 2nm에서 약 200nm 범위 내 일 수 있다.The deposited third semiconductor layer 190 may be a single crystal, or after the third semiconductor layer 190 is deposited, it may be converted into a single crystal layer through a re-growth process at a low temperature. . The thickness of the third semiconductor layer 190 may be in a range of about 2 nm to about 200 nm.

제3 반도체층(190)은 도 4에 도시된 바와 같이 제1 반도체층(170)의 상면과 접촉할 수 있다. 제1 반도체층(170)은 제3 반도체층(190)을 형성하기 전에 패턴(pattern)화 될 수 있는 것으로 이해될 수 있다. 몇몇 실시예에서, 제3 반도체층(190)은 제1 반도체층(170)의 측벽과 접촉할 수 있다.The third semiconductor layer 190 may contact the top surface of the first semiconductor layer 170 as shown in FIG. 4 . It may be understood that the first semiconductor layer 170 may be patterned before forming the third semiconductor layer 190 . In some embodiments, the third semiconductor layer 190 may contact a sidewall of the first semiconductor layer 170 .

몇몇 실시예에서, 캐핑층(capping layer)(210)은 제3 반도체층(190) 상에 형성될 수 있다(도 3의 1600-2 참조). 캐핑층(210)은 이어서 수행될 수 있는 산화 공정 동안 제1 반도체층(170)이 좌굴(buckling)되는 것을 감소 및/또는 제2 반도체층의 게르마늄 농도의 균일성을 향상시킬 수 있다. 몇몇 실시예에서, 캐핑층(210)은 형성되지 않을 수 있다.In some embodiments, a capping layer 210 may be formed on the third semiconductor layer 190 (see 1600 - 2 of FIG. 3 ). The capping layer 210 may reduce buckling of the first semiconductor layer 170 and/or improve the uniformity of the germanium concentration of the second semiconductor layer during an oxidation process that may then be performed. In some embodiments, the capping layer 210 may not be formed.

캐핑층(210)은, 예를 들어, 실리콘 산화층 일 수 있고, 이를테면 PECVD(Plasma-enhanced chemical vapor deposition)을 이용하여 형성될 수 있다. 캐핑층(210)의 두께는 약 2nm에서 200nm 범위 내 일 수 있다.The capping layer 210 may be, for example, a silicon oxide layer, and may be formed using, for example, plasma-enhanced chemical vapor deposition (PECVD). The thickness of the capping layer 210 may be in the range of about 2 nm to 200 nm.

도 3에 따르면, 제1 반도체층(170)의 일부를 변환하는 것은 또한, 제1 반도체층(170)의 게르마늄 농도를 증가시키기 위해 제3 반도체층(190)을 산화시키는 산화 공정을 포함할 수 있다(도 3의 1600-3 참조). 산화 공정은 제3 반도체층(190)내부의 게르마늄을 제1 반도체층(170)으로 드라이빙(driving)하는 것일 수 있고, 제3 반도체층(190)과 접촉하는 제1 반도체층(170)의 상면을 통해 제1 반도체층(170) 내부의 실리콘을 추출(extract)하는 것으로도 이해될 수 있다.According to FIG. 3 , converting a portion of the first semiconductor layer 170 may also include an oxidation process of oxidizing the third semiconductor layer 190 to increase the germanium concentration of the first semiconductor layer 170 . There is (see 1600-3 in FIG. 3). The oxidation process may be to drive germanium in the third semiconductor layer 190 to the first semiconductor layer 170 , and a top surface of the first semiconductor layer 170 in contact with the third semiconductor layer 190 . It may be understood as extracting the silicon inside the first semiconductor layer 170 through the

몇몇 실시예에서, 산화 공정은 적어도 제3 반도체층(190) 내부의 게르마늄의 대다수가 제1 반도체층(170) 내부로 드라이빙(driving)될 때까지 계속된다. 예를 들어, 산화 공정은 제1 반도체층(170)의 일부를 제2 반도체층으로 변환할 수 있다. 몇몇 실시예에서, 산화 공정은 제1 반도체층(170) 전체를 제2 반도체층으로 변환할 수 있다. 나아가, 산화 공정은 제2 반도체층의 게르마늄 농도가 원하는 만큼의 고농도에 도달하도록 계속될 수 있다. 예를 들어, 산화 공정은, 제2 반도체층의 게르마늄 농도가 제3 반도체층(190)의 게르마늄 농도보다 높아질 때까지 계속될 수 있고, 또는 제2 반도체층이 실질적으로 순수한 게르마늄이 될 때까지 계속될 수 있다.In some embodiments, the oxidation process continues until at least a majority of the germanium in the third semiconductor layer 190 is driven into the first semiconductor layer 170 . For example, the oxidation process may convert a portion of the first semiconductor layer 170 into the second semiconductor layer. In some embodiments, the oxidation process may convert the entire first semiconductor layer 170 into a second semiconductor layer. Further, the oxidation process may be continued so that the germanium concentration of the second semiconductor layer reaches a desired high concentration. For example, the oxidation process may continue until the germanium concentration of the second semiconductor layer is higher than the germanium concentration of the third semiconductor layer 190 , or until the second semiconductor layer is substantially pure germanium. can be

산화 공정의 공정 온도(process temperature)는 약 900℃에서 약 1300℃ 범위 내 일 수 있다. 실리케이트(silicate) 유리층(110)의 리플로(reflow) 온도가 산화 공정의 공정 온도(process temperature)보다 낮을 수 있기 때문에, 실리케이트(silicate) 유리층(110)은 산화 공정 동안 리플로(reflow)될 수 있고 그 부피가 자유자재로 확장되는 것으로 이해될 수 있다. 따라서, 제1 반도체층(170)은 또한, 산화 공정 동안 자유자재로 그 크기를 조정할 수 있고, 제2 반도체층 내부에 형성되는 변형은 감소될 수 있다. 이러한 변형의 감소로 인해, 변형으로 인해 늘어나는 결함들(즉, 탈구(dislocation) 또는 적층 결함(stacking fault)) 또한 감소될 수 있다.The process temperature of the oxidation process may be in the range of about 900°C to about 1300°C. Since the reflow temperature of the silicate glass layer 110 may be lower than the process temperature of the oxidation process, the silicate glass layer 110 reflows during the oxidation process. It can be understood that the volume can be freely expanded. Accordingly, the first semiconductor layer 170 can also freely adjust its size during the oxidation process, and the strain formed inside the second semiconductor layer can be reduced. Due to this reduction in deformation, defects elongated due to deformation (ie, dislocation or stacking faults) may also be reduced.

게르마늄 응축 공정은, 기술분야에서 알려진 다른 접근법에 따라 최적화될 수 있는 것으로 이해될 수 있다. 이러한 접근법들은, 다른 산화 온도에서, 게르마늄이 응축된 층의 게르마늄 농도가 증가되는 동안에, 산화 온도는 감소하는 다양한 산화 주기를 이용하는 것을 포함할 수 있다. 이러한 산화 주기들은 비산화 엠비언트(non-oxidizing ambient)에서 실리콘-게르마늄의 상호 확산 주기(interdiffusion cycle)와 번갈아 일어날 수 있다.It will be appreciated that the germanium condensation process may be optimized according to other approaches known in the art. These approaches may include using various oxidation cycles in which, at different oxidation temperatures, the oxidation temperature decreases while the germanium concentration of the layer in which the germanium is condensed increases while the germanium concentration is increased. These oxidation cycles may alternate with the silicon-germanium interdiffusion cycle in a non-oxidizing ambient.

몇몇 실시예에서, 제3 반도체층(190)과 산화 공정 및 선택적인 상호 확산 주기(interdiffusion cycle)에 따른 캐핑층(210)을 형성하는 것을 포함하는 게르마늄 응축 공정은 또한 여러번 반복될 수 있다. 제3 반도체층(190)과 캐핑층(210)의 두께, 제3 반도체층(190)의 게르마늄 농도, 산화 공정과 상호 확산 주기(interdiffusion cycle)의 횟수 및 온도뿐만 아니라 주기의 횟수와 같은 변수들은 각각의 후속 응축 공정을 위해 조정될 수 있다. 캐핑층(210)와 제3 반도체층(190)은 산화 공정 후에 제거될 수 있다.In some embodiments, the germanium condensation process including forming the third semiconductor layer 190 and the capping layer 210 according to an oxidation process and an optional interdiffusion cycle may also be repeated multiple times. Variables such as the thickness of the third semiconductor layer 190 and the capping layer 210, the germanium concentration of the third semiconductor layer 190, the number and temperature of the oxidation process and the interdiffusion cycle, as well as the number of cycles It can be adjusted for each subsequent condensation process. The capping layer 210 and the third semiconductor layer 190 may be removed after the oxidation process.

도 5는 본 발명의 몇몇 실시예에 따른 절연체 기판 상에 반도체를 형성하는 방법을 도시한 순서도이다. 도 6은 본 발명의 몇몇 실시예에 따른 절연체 기판 상에 반도체를 형성하는 방법을 설명하기 위한 중간 구조를 도시한 단면도이다.5 is a flowchart illustrating a method of forming a semiconductor on an insulator substrate according to some embodiments of the present invention. 6 is a cross-sectional view illustrating an intermediate structure for explaining a method of forming a semiconductor on an insulator substrate according to some embodiments of the present invention.

도 5 및 도 6에 따르면, 절연체 기판 상에 반도체를 형성하는 방법은 핸들링 웨이퍼(handling wafer)(300)을 형성하는 것을 포함할 수 있다(도 5의 1200A 참조). 핸들링 웨이퍼(300)을 형성하는 것은, 도 1의 첫번째 블록(1200)에 도시된 공정과 대체로 같거나 유사할 수 있다. 구체적으로, 핸들링 웨이퍼(300)을 형성하는 것은, 실리케이트(silicate) 유리층(110), 확산 방지층(130) 및 계면층(150)을 핸들링 웨이퍼(300)의 처리기판(100)상에 형성하는 것을 포함할 수 있다. 확산 방지층(130)은 실리케이트(silicate) 유리층(110)과 계면층(150) 사이에 배치될 수 있다.5 and 6 , a method of forming a semiconductor on an insulator substrate may include forming a handling wafer 300 (see 1200A of FIG. 5 ). Forming the handling wafer 300 may be substantially the same as or similar to the process illustrated in the first block 1200 of FIG. 1 . Specifically, forming the handling wafer 300 includes forming a silicate glass layer 110 , a diffusion barrier layer 130 , and an interface layer 150 on the processing substrate 100 of the handling wafer 300 . may include The diffusion barrier layer 130 may be disposed between the silicate glass layer 110 and the interfacial layer 150 .

더 나아가, 절연체 기판 상에 반도체를 형성하는 방법은 도너 웨이퍼(donor wafer)(400)을 형성하는 것을 포함할 수 있다. 도너 웨이퍼(400)을 형성하는 것은, 도너 웨이퍼(400)의 도너 기판(donor substrate)(101)상에 예비 제1 반도체층(preliminary first semiconductor layer)(170`)을 형성하는 것을 포함할 수 있다(도 5의 1400A-1 참조). 몇몇 실시예에서, 예비 제1 반도체층(170`)은 도너 기판(101)의 상면일 수 있고, 예비 제1 반도체층(170`)과 도너 기판(101) 사이의 경계면(interface)은 주입 영역(implanted region)에 의해 정의될 수 있다. 구체적으로, 가벼운 원소들(즉, 수소)은 주입 영역을 형성하기 위해 소정의 깊이로 도너 기판(101)에 주입될 수 있고, 주입 영역 상에 배치된 도너 기판(101)의 상면은 예비 제1 반도체층(170`)으로 사용될 수 있다. 예비 제1 반도체층(170`)의 두께는 주입 영역의 깊이에 의해 결정될 수 있다. 몇몇 실시예에서, 예비 제1 반도체층(170`)은 증착 공정을 이용하여 형성될 수 있다.Furthermore, a method of forming a semiconductor on an insulator substrate may include forming a donor wafer 400 . Forming the donor wafer 400 may include forming a preliminary first semiconductor layer 170 ′ on a donor substrate 101 of the donor wafer 400 . (See 1400A-1 in FIG. 5). In some embodiments, the preliminary first semiconductor layer 170 ′ may be a top surface of the donor substrate 101 , and an interface between the preliminary first semiconductor layer 170 ′ and the donor substrate 101 is an implantation region. (implanted region) can be defined. Specifically, light elements (ie, hydrogen) may be implanted into the donor substrate 101 to a predetermined depth to form an implantation region, and the top surface of the donor substrate 101 disposed on the implantation region may be a preliminary first It may be used as the semiconductor layer 170 ′. The thickness of the preliminary first semiconductor layer 170 ′ may be determined by the depth of the implantation region. In some embodiments, the preliminary first semiconductor layer 170 ′ may be formed using a deposition process.

도너 기판(101)은, 예를 들면, 벌크 실리콘 기판(bulk silicon substrate) 또는 SOI(silicon on insulator)일 수 있다. 몇몇 실시예에서, 도너 기판(101)은 하나 또는 그 이상의 반도체 물질들, 예를 들어, Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 또는 InP와 같은 물질들을 포함할 수 있다. 예비 제1 반도체층(170`)과 도너 기판(101)은 같은 물질을 포함할 수 있다.The donor substrate 101 may be, for example, a bulk silicon substrate or a silicon on insulator (SOI). In some embodiments, the donor substrate 101 may include one or more semiconductor materials, for example, materials such as Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs or InP. The preliminary first semiconductor layer 170 ′ and the donor substrate 101 may include the same material.

절연체 기판 상에 반도체를 형성하는 방법은 또한, 예비 제1 반도체층(170`)을 핸들링 웨이퍼(300)의 처리기판(100)상으로 전사하는 것을 포함할 수 있다(도 5의 1400A-2 참조). 이는, 전사된 예비 제1 반도체층(170`)은 도 2의 제1 반도체층(170)으로 이용될 수 있는 것으로 이해될 수 있다. 예비 제1 반도체층(170`)을 전사하는 것은, 예를 들어, Smart-Cut® 프로세스를 이용하여 수행될 수 있다.The method of forming the semiconductor on the insulator substrate may also include transferring the preliminary first semiconductor layer 170 ′ onto the processing substrate 100 of the handling wafer 300 (see 1400A-2 in FIG. 5 ). ). This may be understood that the transferred preliminary first semiconductor layer 170 ′ may be used as the first semiconductor layer 170 of FIG. 2 . The transfer of the preliminary first semiconductor layer 170 ′ may be performed using, for example, a Smart-Cut® process.

도 7은 본 발명의 몇몇 실시예에 따른 절연체 기판 상에 반도체를 형성하는 방법을 도시한 순서도이다. 도 8은 본 발명의 몇몇 실시예에 따른 절연체 기판 상에 반도체를 형성하는 방법을 설명하기 위한 중간 구조를 도시한 단면도이다.7 is a flowchart illustrating a method of forming a semiconductor on an insulator substrate according to some embodiments of the present invention. 8 is a cross-sectional view illustrating an intermediate structure for explaining a method of forming a semiconductor on an insulator substrate according to some embodiments of the present invention.

도 7 및 도 8에 따르면, 절연체 기판 상에 반도체를 형성하는 방법은 핸들링 웨이퍼(handling wafer)(500)를 형성하는 것을 포함할 수 있다(도 7의 1200B 참조). 핸들링 웨이퍼(500)를 형성하는 것은 실리케이트(silicate) 유리층(110)과 확산 방지층(130)을 핸들링 웨이퍼(500)의 처리기판(100)상에 형성하는 것을 포함할 수 있다. 실리케이트(silicate) 유리층(110)은 처리기판(100)와 확산 방지층(130) 사이에 배치될 수 있다. 실리케이트(silicate) 유리층(110)과 확산 방지층(130)을 형성하는 것은, 도 1 및 도 2에 묘사된 공정과 대체로 동일 또는 유사할 수 있다.7 and 8 , a method of forming a semiconductor on an insulator substrate may include forming a handling wafer 500 (see 1200B of FIG. 7 ). Forming the handling wafer 500 may include forming a silicate glass layer 110 and a diffusion barrier layer 130 on the processing substrate 100 of the handling wafer 500 . The silicate glass layer 110 may be disposed between the processing substrate 100 and the diffusion barrier layer 130 . Forming the silicate glass layer 110 and the diffusion barrier layer 130 may be substantially the same or similar to the process depicted in FIGS. 1 and 2 .

나아가, 절연체 기판 상에 반도체를 형성하는 방법은 도너 웨이퍼(600)를 형성하는 것을 포함할 수 있다. 도너 웨이퍼(600)를 형성하는 것은, 예비 제1 반도체층(170`)과 계면층(150)을 도너 웨이퍼(600)의 도너 기판(101)상에 형성하는 것을 포함할 수 있다(도 7의 1400B-1 참조). 몇몇 실시예에서, 예비 제1 반도체층(170`)은 도 5 및 도6에 묘사된 주입 공정에 의해 정의된 도너 기판(101)의 상면일 수 있다. 계면층(150)은, 예를 들면, 열 산화 공정 또는 증착 공정을 이용하여 형성될 수 있다. 예비 제1 반도체층(170`)이 주입 공정에 의해 정의될 때, 주입 공정은 계면층(150)이 형성되기 전 또는 후에 수행될 수 있다.Furthermore, a method of forming a semiconductor on an insulator substrate may include forming a donor wafer 600 . Forming the donor wafer 600 may include forming the preliminary first semiconductor layer 170 ′ and the interface layer 150 on the donor substrate 101 of the donor wafer 600 (see FIG. 7 ). 1400B-1). In some embodiments, the preliminary first semiconductor layer 170 ′ may be the top surface of the donor substrate 101 defined by the implantation process depicted in FIGS. 5 and 6 . The interfacial layer 150 may be formed using, for example, a thermal oxidation process or a deposition process. When the preliminary first semiconductor layer 170 ′ is defined by an implantation process, the implantation process may be performed before or after the interfacial layer 150 is formed.

도너 기판(101)은, 예를 들면, 벌크 실리콘 기판(bulk silicon substrate) 또는 SOI(silicon on insulator)일 수 있다. 몇몇 실시예에서, 도너 기판(101)은 하나 또는 그 이상의 반도체 물질들, 예를 들어, Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 또는 InP와 같은 물질들을 포함할 수 있다. 예비 제1 반도체층(170`)과 도너 기판(101)은 같은 물질을 포함할 수 있다.The donor substrate 101 may be, for example, a bulk silicon substrate or a silicon on insulator (SOI). In some embodiments, the donor substrate 101 may include one or more semiconductor materials, for example, materials such as Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs or InP. The preliminary first semiconductor layer 170 ′ and the donor substrate 101 may include the same material.

절연체 기판 상에 반도체를 형성하는 방법은 또한, 계면층(150) 및 예비 제1 반도체층(170`)을 핸들링 웨이퍼(500)의 처리기판(100)상으로 전사하는 것을 포함할 수 있다(도 7의 1400B-2 참조). 이는, 전사된 예비 제1 반도체층(170`)은 도 2의 제1 반도체층(170)으로 이용될 수 있는 것으로 이해될 수 있다. 계면층(150) 및 예비 제1 반도체층(170`)을 전사하는 것은, 예를 들어, Smart-Cut® 프로세스를 이용하여 수행될 수 있다.The method of forming the semiconductor on the insulator substrate may also include transferring the interfacial layer 150 and the preliminary first semiconductor layer 170 ′ onto the processing substrate 100 of the handling wafer 500 ( FIG. 7, see 1400B-2). This may be understood that the transferred preliminary first semiconductor layer 170 ′ may be used as the first semiconductor layer 170 of FIG. 2 . Transferring the interfacial layer 150 and the preliminary first semiconductor layer 170 ′ may be performed using, for example, a Smart-Cut® process.

본 발명의 몇몇 실시예에 따른 방법에 의해 형성된 게르마늄 층 또는 게르마늄을 고농도로 함유하고 있는 실리콘 게르마늄 층은 낮은 결함을 포함할 수 있고, MOS 소자의 채널 층(channel layer) 또는 3족-5족 반도체 물질의 씨드 층(seed layer)로 사용될 수 있는 것으로 이해될 수 있다.The germanium layer formed by the method according to some embodiments of the present invention or the silicon germanium layer containing germanium at a high concentration may include low defects, and may be a channel layer of a MOS device or a group III-5 semiconductor. It will be appreciated that it may be used as a seed layer of material.

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.Although embodiments of the present invention have been described above with reference to the accompanying drawings, the present invention is not limited to the above embodiments, but may be manufactured in various different forms, and those of ordinary skill in the art to which the present invention pertains. It will be understood by those skilled in the art that the present invention may be embodied in other specific forms without changing the technical spirit or essential features of the present invention. Therefore, it should be understood that the embodiments described above are illustrative in all respects and not restrictive.

100: 기판 110: 실리케이트(silicate) 유리층
130: 확산 방지층 150: 계면층
170: 제1 반도체층 190: 제3 반도체층
210: 캐핑층 101: 도너 기판
170`: 예비 제1 반도체층 400: 도너 웨이퍼
300: 핸들링 웨이퍼 500: 핸들링 웨이퍼
600: 도너 웨이퍼100: substrate 110: silicate (silicate) glass layer
130: diffusion barrier layer 150: interfacial layer
170: first semiconductor layer 190: third semiconductor layer
210: capping layer 101: donor substrate
170': preliminary first semiconductor layer 400: donor wafer
300: handling wafer 500: handling wafer
600: donor wafer

Claims (18)

삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 핸들링 웨이퍼(handling wafer)를 형성하는 것을 포함하되,
상기 핸들링 웨이퍼를 형성하는 것은,
처리기판 상에 실리케이트(silicate) 유리층을 형성하고,
상기 실리케이트 유리층 상에 질화물을 포함하는 확산 방지층을 형성하되,
상기 실리케이트 유리층은 상기 확산 방지층과 상기 처리기판 사이에서 연장되고,
상기 확산 방지층 상에 계면층을 형성하되,
상기 확산 방지층은 상기 실리케이트 유리층 및 계면층 사이에 연장되고,
도너 웨이퍼(donor wafer)로부터 상기 핸들링 웨이퍼 상으로 제1 반도체층을 전사하되,
상기 제1 반도체층은 상기 전사 후에 계면층과 접촉하고,
상기 제1 반도체층의 적어도 일부를 상기 제1 반도체층의 게르마늄 농도보다 높은 게르마늄 농도를 갖는 제2 반도체층으로 변환하는 것을 포함하는 절연체 기판 상에 반도체를 형성하는 방법.comprising forming a handling wafer;
Forming the handling wafer,
forming a silicate glass layer on the processing substrate;
Forming a diffusion barrier layer comprising a nitride on the silicate glass layer,
the silicate glass layer extends between the diffusion barrier layer and the processing substrate;
An interfacial layer is formed on the diffusion barrier layer,
the diffusion barrier layer extends between the silicate glass layer and the interfacial layer;
A first semiconductor layer is transferred from a donor wafer onto the handling wafer,
the first semiconductor layer is in contact with the interfacial layer after the transfer;
converting at least a portion of the first semiconductor layer into a second semiconductor layer having a germanium concentration higher than a germanium concentration of the first semiconductor layer. 삭제delete 핸들링 웨이퍼(handling wafer)를 형성하는 것을 포함하되,
상기 핸들링 웨이퍼를 형성하는 것은,
처리기판 상에 실리케이트(silicate) 유리층을 형성하고,
상기 실리케이트 유리층 상에 질화물을 포함하는 확산 방지층을 형성하되,
상기 실리케이트 유리층은 상기 확산 방지층과 상기 처리기판 사이에서 연장되고
도너(donor)기판 상에 순차적으로 적층된 제1 반도체층과 계면층을 상기 핸들링 웨이퍼 상에 전사하되,
상기 계면층은 상기 전사 후에 상기 확산 방지층과 접촉하고,
상기 제1 반도체층의 적어도 일부를 상기 제1 반도체층의 게르마늄 농도보다 높은 게르마늄 농도를 갖는 제2 반도체층으로 변환하는 것을 더 포함하는, 절연체 기판 상에 반도체를 형성하는 방법.comprising forming a handling wafer;
Forming the handling wafer,
forming a silicate glass layer on the processing substrate;
Forming a diffusion barrier layer comprising a nitride on the silicate glass layer,
the silicate glass layer extends between the diffusion barrier layer and the processing substrate;
The first semiconductor layer and the interfacial layer sequentially stacked on a donor substrate are transferred onto the handling wafer,
the interfacial layer is in contact with the diffusion barrier layer after the transfer,
converting at least a portion of the first semiconductor layer into a second semiconductor layer having a germanium concentration higher than a germanium concentration of the first semiconductor layer. 제 8항에 있어서,
상기 제1 반도체층의 적어도 일부를 상기 제1 반도체층의 게르마늄 농도보다 높은 게르마늄 농도를 갖는 제2 반도체층으로 변환하는 것은,
상기 제1 반도체층과 직접 접촉(directly contacting)하고, 게르마늄을 포함하는 제3 반도체층을 형성하고,
상기 제3 반도체층을 산화시켜 상기 제3 반도체층 내부의 게르마늄을 상기 제1 반도체층으로 드라이빙(driving)하는 것을 포함하는, 절연체 기판 상에 반도체를 형성하는 방법.9. The method of claim 8,
Converting at least a portion of the first semiconductor layer into a second semiconductor layer having a germanium concentration higher than the germanium concentration of the first semiconductor layer,
Forming a third semiconductor layer in direct contact with the first semiconductor layer and containing germanium,
and driving germanium in the third semiconductor layer to the first semiconductor layer by oxidizing the third semiconductor layer. 제 11항에 있어서,
상기 산화는,
상기 실리케이트 유리층의 리플로(reflow) 온도보다 높은 온도에서 수행되는, 절연체 기판 상에 반도체를 형성하는 방법.12. The method of claim 11,
The oxidation is
A method of forming a semiconductor on an insulator substrate, the method being performed at a temperature higher than a reflow temperature of the silicate glass layer. 제 12항에 있어서,
상기 실리케이트 유리층은,
보로포스포실리케이트 유리(borophosphosilicate glass, BPSG), 인 실리케이트 유리(phosphorus silicate glass, PSG), 또는 붕소 실리케이트 유리(boron silicate glass, BSG)를 포함하는, 절연체 기판 상에 반도체를 형성하는 방법.13. The method of claim 12,
The silicate glass layer,
A method of forming a semiconductor on an insulator substrate comprising borophosphosilicate glass (BPSG), phosphorus silicate glass (PSG), or boron silicate glass (BSG). 제 11항에 있어서,
상기 산화 이전에, 상기 제3 반도체층 위에 캐핑 산화물 층(capping oxide layer)을 형성하는 것을 더 포함하는, 절연체 기판 상에 반도체를 형성하는 방법.12. The method of claim 11,
and prior to the oxidation, forming a capping oxide layer over the third semiconductor layer. 제 8항에 있어서,
상기 확산 방지층은 실리콘 질화층을 포함하는, 절연체 기판 상에 반도체를 형성하는 방법.9. The method of claim 8,
wherein the diffusion barrier layer comprises a silicon nitride layer. 제 8항에 있어서,
상기 확산 방지층을 형성하는 것은,
상기 실리케이트 유리층의 상면에, 질소 이온을 주입하는 것을 포함하는, 절연체 기판 상에 반도체를 형성하는 방법.9. The method of claim 8,
Forming the diffusion barrier layer,
and implanting nitrogen ions into an upper surface of the silicate glass layer. 제 10항에 있어서,
상기 계면층은 실리콘 산화층인, 절연체 기판 상에 반도체를 형성하는 방법.11. The method of claim 10,
wherein the interfacial layer is a silicon oxide layer. 제 17항에 있어서,
상기 실리콘 산화층의 두께는 0.5nm~10nm인, 절연체 기판 상에 반도체를 형성하는 방법.18. The method of claim 17,
The silicon oxide layer has a thickness of 0.5 nm to 10 nm, a method of forming a semiconductor on an insulator substrate.
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