KR102300585B1 - 하전 입자 빔 리소그래피를 이용하여 사선 패턴을 형성하기 위한 방법 및 시스템 - Google Patents

하전 입자 빔 리소그래피를 이용하여 사선 패턴을 형성하기 위한 방법 및 시스템 Download PDF

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Abstract

프랙처링 또는 마스크 데이터 준비를 위한 방법 및 시스템이 개시되는데, 이러한 방법 및 시스템에서, 사선 패턴의 중심 코어 부분은 오버랩핑 가변 성형 빔(VSB) 샷들을 이용하여 프랙처링되고, 사선 패턴의 외부 부분은 비-오버랩핑 VSB 샷들을 이용하여 프랙처링된다. 전이 영역이 중심 코어 부분과 외부 패턴 부분 사이에 삽입되며, 그리고 전이 영역 샷들은, 패턴의 중심 코어 부분으로부터 패턴의 외부 부분까지, 라인 에지 러프니스 또는 표면파형(waviness)의 주기와 같은 패턴 특징들에서의 평활한(smooth) 전이를 전사된 패턴(transferred pattern)에 생성하도록 발생된다. 또한, 레티클 또는 기판 상에 반도체 디바이스 레이아웃 패턴을 형성하기 위한 방법들이 개시된다.

Description

하전 입자 빔 리소그래피를 이용하여 사선 패턴을 형성하기 위한 방법 및 시스템{METHOD AND SYSTEM FOR FORMING A DIAGONAL PATTERN USING CHARGED PARTICLE BEAM LITHOGRAPHY}
본 출원은, "Method and System for Forming a Diagonal Pattern Using Charged Particle Beam Lithography"이란 발명의 명칭으로 2013년 3월 13일에 출원된 미국 특허 출원번호 제13/802,257호 및 "Method and System for Forming a Diagonal Pattern Using Charged Particle Beam Lithography" 이란 발명의 명칭으로 2013년 3월 13일에 출원된 미국 특허 출원번호 제13/802,298호의 우선권을 주장하며, 이로 인하여 이들 출원 둘다는 모든 목적들을 위해 인용에 의해 포함된다.
본 개시내용은 리소그래피에 관한 것이며, 더 상세하게는 하전 입자 빔 리소그래피를 사용하여 레티클, 웨이퍼 또는 임의의 다른 표면일 수 있는 표면의 설계 및 제조에 관한 것이다.
집적 회로들과 같은 반도체 디바이스들의 생산 또는 제조 시에, 반도체 디바이스들을 제작하기 위해 광학적 리소그래피(lithography)가 이용될 수 있다. 광학적 리소그래피는, 집적 회로(I.C.)를 생성하기 위해 반도체 또는 실리콘 웨이퍼와 같은 기판에 패턴들을 전사하기 위해, 레티클(reticle)로부터 제조된 리소그래피 마스크 또는 포토마스크가 이용되는 인쇄 프로세스이다. 다른 기판들은 평판 디스플레이들, 또는 심지어 다른 레티클들을 포함할 수 있다. 종래의 광학적 리소그래피는 193 nm의 파장을 갖는 광원을 이용하지만, 극자외선(EUV) 또는 X-레이 리소그래피가 또한 광학적 리소그래피의 타입들로 간주된다. 레티클 또는 다수의 레티클들은, 집적 회로의 개별적인 층에 대응하는 회로 패턴을 포함할 수 있고, 이 패턴은, 포토레지스트 또는 레지스트로서 공지된 방사-감응 재료의 층으로 코팅된, 기판 상의 특정한 영역 상에 촬상될 수 있다. 패터닝된 층이 일단 전사되면, 층은 에칭, 이온-주입(도핑), 금속화, 산화 및 연마와 같은 다양한 다른 프로세스들을 겪을 수 있다. 이들 프로세스들은 기판의 개별적인 층을 마감하는데 이용된다. 여러 층들이 요구되면, 전체 프로세스 또는 이의 변형들이 각각의 새로운 층에 대해 반복될 것이다. 결국, 다수의 디바이스들 또는 집적 회로들의 결합이 기판 상에 존재할 것이다. 그 다음, 이들 집적 회로들은, 다이싱(dicing) 또는 쏘잉(sawing)에 의해 서로로부터 분리될 수 있고, 그 다음, 개별적인 패키지들 내에 장착될 수 있다. 더 일반적인 경우에서, 기판 상의 패턴들은, 디스플레이 픽셀들, 홀로그램들 또는 자기 레코딩 헤드들과 같은 아티팩트들을 한정하는데 이용될 수 있다.
집적 회로들과 같은 반도체 디바이스들의 생산 또는 제조 시에, 실리콘 웨이퍼와 같은 기판에 리소그래피 마스크 상의 패턴을 전사하기 위해 비-광학 방법들이 이용될 수 있다. 나노임프린트 리소그래피(NIL; nanoimprint lithography)가 비-광학적 리소그래피 프로세스의 일례이다. 나노임프린트 리소그래피에서, 리소그래피 마스크 패턴은 표면과 리소그래피 마스크의 접촉을 통해 표현에 전사된다.
집적 회로들과 같은 반도체 디바이스들의 생산 또는 제조 시에, 반도체 디바이스들을 제작하기 위해 마스크리스 다이렉트 기입(maskless direct write)이 또한 이용될 수 있다. 마스크리스 다이렉트 기입은, 집적 회로를 생성하기 위해 반도체 또는 실리콘 웨이퍼와 같은 기판에 패턴들을 전사하기 위해, 하전(charged) 입자 빔 리소그래피가 이용되는 인쇄 프로세스이다. 다른 기판들은, 평판 디스플레이들, 나노-임프린팅을 위한 임프린트 마스크들 또는 심지어 레티클들을 포함할 수 있다. 층의 원하는 패턴들은 표면 상에 직접 기입되고, 이 경우, 표면은 또한 기판이다. 패터닝된 층이 일단 전사되면, 층은 에칭, 이온-주입(도핑), 금속화, 산화 및 연마와 같은 다양한 다른 프로세스들을 겪을 수 있다. 이들 프로세스들은 기판의 개별적인 층을 마감하는데 이용된다. 여러 층들이 요구되면, 전체 프로세스 또는 이의 변형들이 각각의 새로운 층에 대해 반복될 것이다. 동일한 기판을 제작하기 위해, 층들 중 일부는 광학 또는 비-광학적 리소그래피를 이용하여 기입될 수 있는 한편, 다른 층들은 마스크리스 다이렉트 기입을 이용하여 기입될 수 있다. 또한, 주어진 층의 일부 패턴들은 광학 또는 비-광학적 리소그래피를 사용하여 기입될 수 있으며, 다른 패턴들은 마스크 없는 직접 기입을 사용하여 기입된다. 결국, 다수의 디바이스들 또는 집적 회로들의 결합이 기판 상에 존재할 것이다. 그 다음, 이들 집적 회로들은, 다이싱 또는 쏘잉에 의해 서로로부터 분리될 수 있고, 그 다음, 개별적인 패키지들 내에 장착될 수 있다. 더 일반적인 경우에서, 기판 상의 패턴들은, 디스플레이 픽셀들, 홀로그램들 또는 자기 레코딩 헤드들과 같은 아티팩트들을 한정하는데 이용될 수 있다.
2개의 통상적 타입들의 하전 입자 빔 리소그래피는 가변 성형 빔(VSB) 및 문자 투사(CP; character projection)이다. 이들은 모두 성형 빔 하전 입자 빔 리소그래피의 하위 카테고리들이고, 여기서, 웨이퍼의 표면 또는 레티클의 표면과 같은 레지스트-코팅된 표면을 노출시키기 위해, 정확한 전자 빔이 성형되고 조향(steer)된다. VSB에서, 이들 형상들은 단순한 형상들인데, 통상적으로, 특정한 최소 및 최대 크기들의 그리고 직교 좌표(Cartesian coordinate) 평면의(즉, "맨하탄" 배향의) 축들에 평행한 변들을 갖는 직사각형들, 및 특정한 최소 및 최대 크기들의 45도 직각 삼각형들(즉, 이 삼각형들의 3개의 내각들이 45도, 45도 및 90도인 삼각형들)로 제한된다. 미리 결정된 위치들에서, 전자들의 도즈량들(doses)은 이들 단순한 형상들을 갖는 레지스트에 발사된다. 이러한 타입의 시스템에 대한 총 기입 시간은 샷(shot)들의 수에 따라 증가한다. 문자 투사(CP)에서는, 직선, 임의의 각도의 선형, 원형, 거의 원형, 환형, 거의 환형, 타원형, 거의 타원형, 부분적으로 원형, 부분적으로 거의 원형, 부분적으로 환형, 부분적으로 거의 환형, 부분적으로 거의 타원형, 또는 임의의 곡선 형상들과 같은 복잡한 형상들일 수 있고, 복잡한 형상들의 연결된 세트 또는 복잡한 형상들의 연결된 세트의 분리된 세트들의 그룹일 수 있는 다양한 문자들 또는 애퍼처들을 내부에 갖는 스텐실(stencil)이 시스템에 존재한다. 레티클 상에 더 복잡한 패턴들을 효율적으로 생성하기 위해, 전자 빔은 스텐실 상의 문자를 통해 발사될 수 있다. 이론적으로, 이러한 시스템은 VSB 시스템보다 더 빠를 수 있는데, 이는, 이 시스템이 각각의 시간 소모적인 샷을 갖는 더 복잡한 형상들을 발사할 수 있기 때문이다. 따라서, VSB 시스템에 의한 E-형상의 패턴 샷은 4개의 샷들을 갖지만, 동일한 E-형상의 패턴이 문자 투사 시스템에 의해서는 하나의 샷으로 발사될 수 있다. VSB 시스템들은 문자 투사의 특수한(단순한) 경우로서 생각될 수 있고, 여기서 문자들은 통상적으로 직사각형들 또는 45-45-90도의 삼각형들인 단지 단순한 문자들임을 주목한다. 문자를 부분적으로 노출시키는 것이 또한 가능하다. 이것은, 예를 들어, 입자 빔의 일부를 차단함으로써 행해질 수 있다. 예를 들어, 앞서 설명된 E-형상의 패턴은 F-형상의 패턴 또는 I-형상의 패턴으로서 부분적으로 노출될 수 있고, 여기서, 이 빔의 다른 부분들은 애퍼처에 의해 컷오프된다. 이것은, 다양한 크기의 직사각형들이 VSB를 이용하여 발사될 수 있는 방법과 동일한 메커니즘이다. 본 개시에서, 부분적 투사는 문자 투사 및 VSB 투사 모두를 의미하는 것으로 사용된다.
나타낸 바와 같이, 리소그래피에서, 리소그래피 마스크 또는 레티클은, 기판 상에 집적될 회로 컴포넌트들에 대응하는 기하학적 패턴들을 포함한다. 레티클을 제조하는데 이용되는 패턴들은 컴퓨터-보조 설계(CAD) 소프트웨어 또는 프로그램들을 활용하여 생성될 수 있다. 패턴들의 설계 시에, CAD 프로그램은, 레티클을 생성하기 위해 미리 결정된 설계 규칙들의 세트를 따를 수 있다. 이 규칙들은, 프로세싱, 설계 및 최종-용도 제한들에 의해 설정된다. 최종-용도 제한의 일례는, 요구되는 서플라이 전압에서 충분히 동작할 수 없는 방식으로 트랜지스터의 기하구조를 정의하는 것이다. 구체적으로, 설계 규칙들은 회로 디바이스들 또는 상호접속 라인들 사이에 공간 공차를 정의할 수 있다. 설계 규칙들은, 예를 들어, 회로 디바이스들 또는 라인들이 바람직하지 않은 방식으로 서로 상호작용하지 않는 것을 보장하도록 이용된다. 예를 들어, 설계 규칙들은, 단락 회로를 초래할 수 있는 방식으로 라인들이 서로에 대해 너무 가깝게 되지 않도록 이용될 수 있다. 설계 규칙 제한들은, 다른 것들 중, 신뢰가능하게 제작될 수 있는 최소 치수(dimension)들을 반영한다. 이들 작은 치수들을 참조하는 경우, 통상적으로 임계 치수의 개념이 도입된다. 이들은, 예를 들어, 라인의 최소 폭 또는 2개의 라인들 사이의 최소 공간으로서 정의되고, 이들 치수들은 필수적 제어를 요구한다.
광학적 리소그래피에 의한 집적 회로 제작에서 하나의 목표는, 레티클을 이용하여, 원래의 회로 설계를 기판 상에 재생하는 것이다. 집적 회로 제작자들은 반도체 웨이퍼의 실제 활용공간(real estate)을 가능한 한 효율적으로 이용하려 항상 시도하고 있다. 엔지니어들은, 집적 회로들이 더 많은 회로 엘리먼트들을 포함하고 더 적은 전력을 이용하도록 허용하기 위해 회로들의 크기를 계속하여 감소시키고 있다. 집적 회로 임계 치수의 크기가 감소되고 집적 회로의 회로 밀도가 증가함에 따라, 회로 패턴 또는 물리적 설계의 임계 치수는, 종래의 광학적 리소그래피에서 이용되는 노광 툴의 분해능 한계에 접근하고 있다. 회로 패턴의 임계 치수들이 더 작아지고, 노광 툴의 분해능 값에 접근함에 따라, 레지스트층 상에 현상되는 실제 회로 패턴으로의 물리적 설계의 정확한 전사는 어려워지고 있다. 광학적 리소그래피 프로세스에서 이용되는 광의 파장보다 더 작은 피쳐들을 갖는 패턴들을 전사하기 위한 광학적 리소그래피의 추가적 이용을 위해, 광학 근접 보정(OPC; optical proximity correction)으로서 공지된 프로세스가 개발되어 왔다. OPC는, 근접한 피쳐들과 피쳐들의 광학 상호작용 및 광학 회절과 같은 효과들에 의해 초래되는 왜곡들을 보상하기 위해, 물리적 설계를 변경한다. OPC는 레티클로 수행되는 모든 분해능 향상 기술들을 포함한다.
OPC는 본래 물리적 설계 패턴, 즉 설계와, 기판상에 최종 전사된 회로 패턴 사이의 차이들을 감소시키기 위해 서브-해상도 리소그래피 피처(feature)들을 마스크 패턴들에 부가할 수 있다. 서브-해상도 리소그래피 피처들은 물리적 설계의 본래 패턴들과 그리고 서로 상호작용하고 최종 전사된 회로 패턴을 개선하기 위하여 근접 효과들을 보상한다. 패턴의 전사를 개선하기 위하여 사용된 하나의 피처는 SRAF(sub-resolution assist feature)이다. 패턴 전사를 개선하기 위하여 부가된 다른 피처는 "세리프스(serifs)"로서 지칭된다. 세리프스는 최종 전사된 이미지에서 모서리를 선명하게 하기 위하여 패턴의 내부 또는 외부 모서리 상에 배치될 수 있는 작은 피처들이다. SRAF들에 대한 표면 제조 프로세스에 요구되는 정밀성이 종종 메인 피처들로서 지칭되는 기판상에 프린트하도록 의도된 패턴들의 정밀성보다 낮은 것은 흔한 일이다. 세리프스는 메인 피처의 일부이다. 광학적 리소그래피의 제한들이 서브-파장 체제(regime)로 확장됨에 따라, OPC 피처들은 한층 더 난해한 상호작용들 및 효과들을 보상하기 위하여 점점 더 복잡하게 만들어져야 한다. 이미징 시스템들이 자신들의 제한들에 더 근접하게 강요됨에 따라, 충분히 미세한 OPC 피처들로 레티클들을 생성하기 위한 능력은 임계적이 된다. 비록 세리프스 또는 다른 OPC 피처들을 마스크 패턴에 부가하는 것이 유리하지만, 이는 또한 마스크 패턴에서 총 피처 카운트를 상당히 증가시킨다. 예를 들어, 종래의 기술들을 이용한 정사각형의 모서리들 각각에 세리프를 부가하는 것은 마스크 또는 레티클 패턴에 8개 더 많은 직사각형들을 부가한다. OPC 피처들을 부가하는 것은 매우 힘든 업무이고, 과도하게 계산 시간을 요구하고, 그리고 보다 값 비싼 레티클들을 초래한다. OPC 패턴들이 복잡할 뿐 아니라, 광학 근접성 효과들이 최소 라인 및 공간 디멘션들(dimensions)에 비해 긴 범위(range)를 가지기 때문에, 주어진 위치에서 올바른 OPC 패턴들은 어떤 다른 기하구조가 이웃에 있는지에 상당히 좌우된다. 따라서, 예를 들어, 라인 말단(end)은 무엇이 레티클 상에서 그 근처에 있는지에 좌우되어 상이한 크기 세리프스를 가질 것이다. 이것은 물체(objective)가 웨이퍼 상에 정확하게 동일한 형상을 생성될 수 있게 할지 모르지만 한결같다. 이들 사소하지만 임계적인 변동들은 중요하고 다른 것들이 레티클 패턴들을 형성할 수 있는 것을 방지하였다. 메인 피처들의 측면에서 레티클 상에 쓰여질 OPC-데코레이티드(decorated) 패턴들을 논의하는 것은 일반적이고, 그것은 OPC 피처들이 세리프스, 조그(jog)들, 및 SRAF를 포함할 수 있는 경우, OPC 데코레이션 이전 디자인, 및 OPC 피처들을 반영하는 피처들이다. 약간의 변동들에 의해 의미되는 바를 양자화하기 위하여, 이웃으로부터 이웃으로 OPC 데코레이션의 통상적인 약간의 변동은 메인 피처 크기의 5% 내지 80%일 수 있다. 간략화를 위해, OPC의 디자인의 변동들이 참조되고 있는 바인 것이 주의된다. 모서리 라운딩(rounding) 같은 제조 변동들은 또한 실제 표면 패턴들에 존재될 것이다. 이들 OPC 변동들이 실질적으로 웨이퍼 상에 동일한 패턴들을 생성하는 경우, 의미되는 바는 웨이퍼 상 기하구조가 특정 에러 내에서 동일함이 목표되는 것이고, 상기 특정 에러는 상기 기하구조가 예를 들어 트랜지스터 또는 와이어를 형성하기 위하여 설계되는 기능의 상세들에 좌우된다. 그럼에도 불구하고, 통상적인 사양들은 메인 피처 범위의 2%-50% 내에 있다. 또한 변동들을 유발하는 다수의 제조 인자들이 있지만, 그 전체 에러의 OPC 컴포넌트는 종종 리스트된 범위 내에 있다. 서브-해상도 도움 피처 같은 OPC 형상들은 다양한 설계 규칙들, 이를 테면 광학적 리소그래피를 사용하여 웨이퍼로 전사될 수 있는 가장 작은 피처의 크기를 기초로 하는 규칙에 종속된다. 다른 설계 규칙들은 마스크 제조 프로세스로부터 발생할 수 있거나, 만약 캐릭터 투사가 지시되면 입자 빔 기입 시스템은 스텐실(stencil) 제조 프로세스로부터 레티클 상에 패턴을 형성하기 위하여 사용된다. 또한 마스크 상의 SRAF 피처들의 정밀도 요건이 마스크 상 메인 피처들에 대한 정밀도 요건들보다 낮을 수 있다는 것이 주의되어야 한다. 프로세스 노드들이 계속 축소됨에 따라, 포토마스크 상 가장 작은 SRAF들의 크기는 또한 축소된다. 예를 들어, 20 nm 논리 프로세스 노드에서, 40nm 내지 60nm SRAF들은 가장 높은 정밀 층들에 대한 마스크에 요구된다.
EUV 광학적 리소그래피는 종래의 광학적 리소그래피보다 매우 더 높은 분해능을 가진다. EUV의 매우 높은 분해능은 OPC 프로세싱에 대한 요구를 배제하여, 193 nm 광학적 리소그래피에 대한 것보다 EUV에 대해 적은 마스크 복잡성을 초래한다. 그러나, EUV의 매우 높은 분해능 때문에, 과도한 라인 에지 러프니스(LER)와 같은, 포토마스크에서의 결함들이 웨이퍼로 전달될 것이다. 따라서, EUV 마스크들에 대한 정밀도 요구조건은 종래의 광학적 리소그래피에 대한 정밀도 요구조건보다 더 높다.
광학적 리소그래피 또는 하전 입자 빔 리소그래피를 사용하는 것을 포함하여, 레티클 상에 패턴들을 형성하기 위해 사용된 다수의 기술들이 있다. 가장 통상적으로 사용된 시스템은 가변 성형 빔(VSB)이며, 여기에서 위에서 설명된 바와 같이, 맨해튼 직사각형(manhattan rectangle)들 및 45도 직각 삼각형들과 같은 간단한 형상들을 구비한 전자들의 도즈들은 레지스트(resist)-코팅 레티클 표면에 노출한다. 종래의 마스크 기입(writing)에서, 전자들의 도즈들 또는 샷들은 종래에는 가능할 때마다 오버랩핑을 방지하도록 설계되어, 레티클 상의 레지스트가 패턴을 기입하는 방법의 계산을 가장 단순화한다. 유사하게, 상기 세트의 샷들은 레티클 상에 형성될 패턴 영역을 완전히 커버하도록 설계된다.
가장 진보된 기술 노드들에 대한 레티클 기입은 전형적으로 하전 입자 빔 기입의 멀티블-패스(multiple-pass)(멀티플-패스 노출이라 불리는 프로세스)들을 포함하며, 이에 의해 레티클 상의 주어진 형상이 기입되고 중복기입(overwrite)된다. 전형적으로, 두 개 또는 4개의 패스들은 하전 입자 빔 라이터에서의 정밀도 오류들이 평균화되도록 레티클을 기입하기 위해 사용되어, 더 정밀한 포토마스크들의 생성을 허용한다. 또한, 전형적으로, 도즈량들을 포함하는 샷들의 리스트는 모든 각각의 패스에 대해 동일하다. 멀티-패스 노출의 하나의 변형예에서, 샷들의 리스트들은 노출 패스들 중에서 변화될 수 있지만, 어떠한 노출 패스에서의 샷들의 조합도 동일한 영역을 커버한다. 멀티-패스 기입은 표면을 코팅하는 레지스트의 과열을 감소시킬 수 있다. 멀티-패스 기입은 또한 하전 입자 빔 라이터의 임의적 오류들을 평균화한다. 상이한 노출 패스들에 대한 상이한 샷 리스트들을 이용하는 멀티-패스 기입은 또한 기입 프로세스에서 소정의 시스템 오류들의 영향들을 감소시킬 수 있다.
현 광학적 리소그래피 기입 기계들은 전형적으로 광학적 리소그래피 프로세스 동안 포토마스크 패턴을 4배 만큼 감소시킨다. 따라서, 레티클 또는 마스크 상에 형성된 패턴들은 기판 또는 웨이퍼 상의 바람직한 패턴의 크기보다 4배 더 커야 한다.
현 동적 랜덤 액세스 메모리(DRAM) 물리적 아키텍처들은 직사각형 경계 영역 내로 피팅되는 일련의 평행하고 긴 사선 패턴들을 사용된다. 이 패턴들은 확산 레이어들을 형성할 수 있다. 라인-스페이스 피치로 지칭되는 이러한 패턴들의 폭 및 인접한 패턴들 사이의 공간들의 폭은 DRAM 사업에서 임계적 인자인 DRAM의 면적 밀도를 결정하는데 기여한다. 종래의 비-오버랩핑 VSB 샷들을 이용하여 레티클 상에 이러한 긴 사선 패턴들을 정밀하게 형성하는 것은 매우 느리며, 상당히 많은 회수의 샷들을 요구한다.
프랙처링 또는 마스크 데이터 준비를 위한 방법 및 시스템이 개시되는데, 이 방법 및 시스템에서 사선 패턴의 중간 또는 중심 코어 부분이 오버랩핑 가변 성형 빔(VSB) 샷들을 이용하여 프랙처링되고 사선 패턴의 외부 부분이 비-오버랩핑 VSB 샷들을 이용하여 프랙처링된다. 전이 영역은 패턴의 중심 코어 부분과 패턴의 외부 부분 사이에 삽입된다. 전이 구역 샷들은 패턴의 중심 코어 부분으로부터 패턴의 외부 부분까지, 라인 에지 러프니스 또는 표면파형(waviness)의 주기와 같은 패턴 특성들에서의 평활한 전이를 전사된 패턴에서 생성하도록 발생된다.
더 일반적으로는, 비-오버랩핑 VSB 샷들을 사용하여 프랙처링된 사선 패턴의 외부 부분을, 원형 CP(character projection) 샷들과 같은 CP 샷들을 포함하는 임의의 타입의 충전된 분자 빔 샷을 사용하여 프랙처링될 수 있는 사선 패턴의 중앙 코어 부분으로 전이하기 위한 방법이 개시된다.
레티클 상에 패턴을 형성하기 위한 그리고 웨이퍼 상에 패턴을 형성하기 위한 방법들이 또한 개시된다.
도 1은 캐릭터 프로젝션 충전 입자 빔 시스템의 예를 예시한다.
도 2는 사선 패턴의 예를 예시한다.
도 3은 직사각형 VSB 샷의 단면 도즈량 그래프를 예시한다.
도 4a는 표면 상에 사선 패턴을 형성할 수 있는 비-오버랩핑 VSB 샷들의 세트의 예를 예시한다.
도 4b는 도 4a의 샷들의 세트로부터 레티클 상에 형성될 수 있는 패턴의 예를 예시한다.
도 4c는 도 4b의 패턴을 갖는 레티클로부터 제조되는 포토마스크를 사용하는 193i 광학적 리소그래피 프로세스의 사용으로부터 기판 상에 형성될 수 있는 패턴의 예를 예시한다.
도 4d는 도 4b의 패턴을 갖는 레티클로부터 제조되는 포토마스크를 사용하는 EUV 광학적 리소그래피 프로세스의 사용으로부터 기판 상에 형성될 수 있는 패턴의 예를 예시한다.
도 5a는 표면 상에 사선 패턴을 형성할 수 있는 비-오버랩핑 VSB 샷들의 세트의 다른 예를 예시한다.
도 5b는 도 5a에서의 샷들의 세트로부터 레티클 상에 형성될 수 있는 패턴의 예를 예시한다.
도 5c는 도 5b의 패턴을 갖는 레티클으로부터 제조되는 포토마스크를 사용하는 광학적 리소그래피 프로세스의 사용으로부터 기판 상에 형성될 수 있는 패턴의 예를 예시한다.
도 6a는 표면 상에 사선 패턴을 형성할 수 있는 비-오버랩핑 VSB 샷들의 세트의 다른 예를 예시한다.
도 6b는 도 6a에서의 샷들의 세트로부터 레티클 상에 형성될 수 있는 패턴의 예를 예시한다.
도 6c는 도 6b의 패턴을 갖는 레티클로부터 제조되는 포토마스크를 사용하는 광학적 리소그래피 프로세스의 사용으로부터 기판 상에 형성될 수 있는 패턴의 예를 예시한다.
도 7a는 표면 상에 사선 패턴을 형성할 수 있는 오버랩핑 VSB 샷들의 세트의 예를 예시한다.
도 7b는 도 7a에서의 샷들의 세트로부터 레티클 상에 형성될 수 있는 패턴의 예를 예시한다.
도 7c는 도 7b의 패턴을 갖는 레티클로부터 제조되는 포토마스크를 사용하는 광학적 리소그래피 프로세스의 사용으로부터 기판 상에 형성될 수 있는 패턴의 예를 예시한다.
도 8a는 오버랩핑 및 비-오버랩핑 샷들 사이에서의 전이 시에 생성되는 노치의 예를 예시한다.
도 8b는 오버랩핑 및 비-오버랩핑 샷들 사이에서의 전이 시에 생성되는 갭의 예를 예시한다.
도 8c는 오버랩핑 및 비-오버랩핑 샷들 사이에서의 전이의 다른 예를 예시한다.
도 8d는 오버랩핑 및 비-오버랩핑 샷들 사이에서의 전이의 다른 예를 예시한다.
도 9a는 일실시예에 따라, 영역들로 분할되는 사선 패턴의 예를 예시한다.
도 9b는 다른 실시예에 따라, 영역들로 분할되는 사선 패턴의 다른 예를 예시한다.
도 10은 광학적 리소그래피를 사용하여 실리콘 웨이퍼 상에 집적 회로와 같은 기판을 제작하는데 사용하기 위해 레티클과 같은 표면을 준비하는 예시적인 개념적 흐름도를 예시한다.
도 11은 중앙 코어 영역, 외부 전이 영역, 및 내부 전이 영역에서의 샷 생성의 예를 예시한다.
도 12는 CD 마커들이 또한 도시되어 있는, 도 11의 샷들에 의해서 레티클 상에 형성될 수 있는 패턴의 예를 예시한다.
도 13은 실리콘 웨이퍼 상에 집적 회로와 같은 기판을 제작하는데 있어 표면을 준비하는 개념적 흐름도의 실시예를 예시한다.
전이 영역 샷들이 패턴들의 중심 부분과 근단(near-end) 부분 사이의 기판 또는 웨이퍼의 표면 상에 평활한 패턴 전이들을 형성하도록, 오버랩핑 직사각형 가변 성형 빔(VSB: variable shaped beam) 샷들을 사용하여 연속적인 트랙형 패턴들의 중심 부분들을 형성함으로써, 비-오버랩핑 직사각형 VSB 샷들을 사용하여 트랙형 패턴들의 근단 부분들을 형성함으로써, 그리고 패턴들의 중심 부분과 근단 부분 사이의 하나 또는 그보다 많은 전이 영역들에 대한 샷들을 생성함으로써, 본 개시의 개선점들 및 장점들이 달성될 수 있다.
이제 도면들을 참조하면, 도 1은 본 개시에 따라 가변 성형 빔(VSB)을 이용하여 표면(12)을 제조하는, 하전 입자 빔 기입기 시스템(charged particle beam writer system)과 같은 리소그래피 시스템, 이 경우에는 전자 빔 기입기 시스템(10)의 실시예를 식별한다. 전자 빔 기입기 시스템(10)은 개구판(18)을 향해 전자 빔(16)을 투사하는 전자 빔 소스(14)를 갖는다. 판(18)에는 전자 빔(16)이 통과하게 하는 개구(20)가 내부에 형성되어 있다. 전자 빔(16)이 개구(20)를 통과하면, 전자 빔(16)은 (도시되지 않은) 렌즈 시스템에 의해 다른 직사각형 개구판 또는 스텐실 마스크(24)를 향해 전자 빔(22)으로서 지시 또는 편향된다. 스텐실 마스크(24)에는 내부에 직사각형들 및 삼각형들과 같은 다양한 단순한 형상들을 정의하는 다수의 개구들(26)이 형성되어 있다. 스텐실 마스크(24)에 형성된 각각의 개구(26)는 표면(12) 상에 패턴을 형성하는데 사용될 수 있다. 전자 빔(30)은 개구들(26) 중 하나에서 나오며 표면(12) 상에 패턴(28)으로서 지시된다. 표면(12)은 전자 빔(30)과 반응하는 (도시되지 않은) 레지스트로 코팅된다. 전자 빔(22)은 개구(26)의 가변 부분을 오버랩핑하도록 지시되어, 패턴(28)의 크기 및 형상에 영향을 줄 수 있다. 표면(12)은 가동 플랫폼(32) 상에 장착된다. 플랫폼(32)은, 하전 입자 빔(30)의 최대 편향 능력 또는 필드 크기보다 더 큰 패턴들이 표면(12)에 기입될 수 있도록 표면(12)이 재배치되게 한다. 일 실시예에서, 표면(12)은 레티클(reticle)일 수 있다. 이 실시예에서, 레티클은 패턴에 노출된 후, 레티클이 리소그래피 마스크 또는 포토마스크가 되게 하는 다양한 제조 단계들을 거친다. 그 다음, 마스크는 집적 회로를 생산하기 위한 실리콘 웨이퍼 상에 일반적으로 크기가 감소된 레티클 패턴(28)의 이미지를 투사하기 위한 광학적 리소그래피 머신에 사용될 수 있다. 더 일반적으로, 마스크는 기판에 패턴(28)을 전송하기 위한 다른 디바이스나 기계에 사용된다. 다른 실시예에서, 표면(12)은 실리콘 웨이퍼와 같은 기판의 표면일 수 있다.
표면(12) 상에 적당한 정밀도로 투사될 수 있는 최소 크기의 패턴은 전자 빔 기입기 시스템(10)과 그리고 표면(12)과 연관된 다양한 단범위 물리적 영향들에 의해 제한된다. 이러한 영향들은 전방 산란, 쿨롱(Coulomb) 효과 및 레지스트 확산을 포함한다.
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f로 또한 불리는 빔 블러는 이러한 단범위 영향들 모두를 포함하는 데 사용되는 용어이다. 가장 최신형 전자 빔 기입기 시스템들은 20㎚ ~ 30㎚ 범위의 유효 빔 블러 반경을 달성할 수 있다. 전방 산란은 전체 빔 블러의 1/4 내지 1/2을 구성할 수 있다. 최신형 전자 빔 기입기 시스템들은 빔 블러의 구성 부분들 각각을 줄이기 위한 다양한 메커니즘들을 포함한다. 일부 전자 빔 기입기 시스템들은 기입 프로세스 동안, 전자 빔 기입 시스템에서 이용 가능한 최소값에서부터 하나 또는 그보다 많은 더 큰 값들로 빔 블러가 변화되게 할 수 있다.
전자 빔 기입기 시스템과 같은 하전된 입자 빔 기입의 샷 도즈량은 빔 소스(14)의 세기 및 각각의 샷에 대한 노출 시간의 함수이다. 통상적으로, 빔 세기는 고정되게 유지되고, 노출 시간은 가변 샷 도즈량들을 획득하도록 변동된다. 노출 시간은 근접 효과 보상(PEC)이라 불리는 프로세스에서 포깅 및 후방 산란과 같은 다양한 장범위 효과(long-range effect)를 보상하도록 변동될 수 있다. 전자 빔 기입기 시스템들은, 노출 통과에서 모든 샷들에 영향을 주는 베이스 도즈량이라 불리는 전체 도즈량을 설정하는 것을 일반적으로 허용한다. 일부 전자 빔 기입기 시스템들은 전자 빔 기입기 시스템 자체 내에서 도즈량 보상 계산들을 수행하고, 각각의 샷의 도즈량이 입력 샷 리스트의 부분으로서 별개로 할당되도록 허용하지 않고, 따라서 입력 샷들은 샷 도즈량들이 할당되지 않는다. 그러한 전자 빔 기입기 시스템들에서, 모든 샷들은 PEC 전에 베이스 도즈량을 갖는다. 다른 전자 빔 기입기 시스템들은 샷 단위 기반으로 도즈 할당을 허용한다. 샷 단위 기반 도즈 할당을 허용하는 전자 빔 기입기 시스템들에서, 이용 가능한 도즈량 레벨들의 수는 64 내지 4096 개 또는 그 초과일 수 있거나, 3 내지 8 개의 레벨들과 같이 비교적 적은 이용 가능한 도즈량 레벨들이 존재할 수 있다. 본 발명의 일부 실시예들은 비교적 적은 도즈량 레벨들 중 하나의 할당을 허용하는 하전된 입자 빔 기입 시스템들에서 사용하는 것을 목적으로 한다.
종래에, 샷들은, 가능한 곳마다 샷 오버랩을 회피하면서 직사각형 샷들로 입력 패턴을 완전히 커버하도록 설계된다. 또한, 모든 샷들은, 비교적인 큰 직사각형 샷이, 장기간 효과들의 부재 시에, 샷 크기와 동일한 크기인 표면 상에 패턴을 생성할 도즈량인 정상 도즈량을 갖도록 설계된다.
도 2는, 가령, 일부 DRAM 마스크 설계들, 특히, 소위 "6F2" 설계의 것들에서 발견될 수 있는 사선 패턴(210)의 예를 예시한다. 패턴(210)은 코어 영역(212) 및 외부 영역(216)으로 구성된다. 패턴은 코어 영역(212)에서 일정한 폭을 갖는다. 패턴은 x-축에 관련하여 각도(220)를 형성한다. 이러한 예에서, 패턴은 외부 영역(216)에서 나팔 모양이고, 패턴의 폭은 패턴 단부(218)에 더 가까이에서 증가한다. 마스크 형상들의 OPC가 고려할 필요가 있는 에지 조건들을 해결하기 위한 많은 상이한 방식들이 가능하다. 그러나, 공통적인 것은, 패턴(210)이 일정한 폭을 갖는 코어 영역(212)이 존재한다는 것이다. 패턴(210)과 같은 패턴은 정상적으로 임계 치수 패턴들이고, 그들은 신뢰할 수 있게 제조될 수 있을 만큼 작다. 단부 영역(216)에서 패턴의 나팔 모양 및 단부 영역들(216)에서 가능한 OPC 세리프들(serifs)(예시되지 않음)은 종래에 바람직한 웨이퍼 패턴을 형성하기 위해 조심스럽게 설계 및 시뮬레이션된다.
도 3은 직사각형 VSB 샷에 의해 저항-코딩 표면 상에 형성될 패턴(302)의 예를 예시한다. 도즈량 그래프(310)는 패턴(302)을 통해 라인(304)을 따라 기입된 도즈량(312)을 예시하고, 이러한 도즈량은 단면 도즈량이라 불린다. 도즈량 곡선(312)에서 볼 수 있듯이, 미리 결정된 "완전한" 도즈량은 패턴(302)의 중간 부분에서만 기입된다. x-좌표 "a"와 x-좌표 "b" 사이의 거리가 충분히 작은 패턴들에 대해, "완전한" 도즈량은 단면 도즈량에서 어디에서든 획득되지는 않을 수 있다. 샷(302)의 좌측 및 우측 측면들 상에서, 레지스트에 의해 기입된 도즈량은 가우시안 또는 근사-가우시안 곡선에서 차츰 잦아든다(trail off). 가우시안 또는 근사-가우시안 곡선의 형상은 빔 블러의 다양한 컴포넌트들에 의존한다. 또한, 레지스트 임계치(314)가 도즈량 그래프(310)에 도시된다. 레지스트는, 레지스트 임계치(314)를 초과하는 도즈량을 수신하는 그러한 영역들만을 표면의 패턴으로서 기입할 것이다. 도즈량 곡선(312)은 x-좌표들 "a" 및 "b"에서 임계치(314)를 교차한다. 따라서, x-좌표 "a"는, 커넥터(316)에 의해 도시된 바와 같이, 라인(304)을 따라 레지스트에 의해 기입될 최소 x-좌표이다. 마찬가지로, x-좌표 "b"는 커넥터(318)에 의해 도시된 바와 같이, 라인(304)을 따라 레지스트에 의해 기입될 최소 x-좌표이다.
도 4a는, 도 2의 사선 패턴(210)의 코어 영역(212)과 같은 일정-폭 사선 패턴을 형성하는데 이용될 수 있는 종래의 비-오버랩핑 VSB 샷들(402)의 세트를 도시한다. 샷들(402)의 세트의 각각의 샷은 404의 y-차원 사이즈를 갖는다. 도 4b는, 샷들(402)의 세트로부터 표면 상에 형성될 수 있는 패턴(412)의 예를 도시한다. 볼 수 있는 바와 같이, 패턴(412)의 모든 코너들은 빔 블러에 기인하여 둥글다. 결과적으로, 패턴(412)의 두 사선 에지들 모두는 웨이브가 있고, 표면파형은 주기(411) 및 진폭(414)을 갖는다. 표면파형의 진폭(414)은, 통상적으로 LER(line edge roughness)로 지칭되는 것에 정비례한다. 패턴(412)은 또한 LWR(line width roughness)을 갖고, 이것은, 패턴에서 가장 넓은 포인트(418)와 패턴(412)에서 가장 좁은 포인트(416) 사이의 차를 나타낸다. 이 적용에서 LER 및 LWR 모두는 도 2의 각도(220)로 도시된, 웨이퍼 상에서 원하는 사선 패턴의 전체 각도에 대해 횡으로 측정된다. 도 4c는, 패턴(412)을 포함하는 레티클로부터 제조된 포토마스크에 의한 193i 광학적 리소그래피 또는 193 nm 액침을 이용한 실리콘 웨이퍼와 같은 기판 상에 형성될 수 있는 패턴(422)의 일례를 도시한다. 193i 리소그래피의 한계에서 그려진 라인들의 경우, 현재 마스크 치수들의 폭에서 100nm 내지 200nm 사이의 어딘가에 있는 마스크 상의 웨이브 패턴들은 기판 또는 웨이퍼 상에서 직선들이 된다. 패턴(422)은 거의 제로의 LWR 및 LER을 갖는다. 도 4d는, 패턴(412)을 포함하는 레티클로부터 제조된 포토마스크를 이용한 EUV 광학적 리소그래피를 이용한 실리콘 웨이퍼와 같은 기판 상에 형성될 수 있는 패턴(432)의 일례를 도시한다. 패턴(432)은, 엘리먼트(434)에 의해 표시된 LER을 갖는다. 패턴(432)의 LWR은, 패턴(438)의 가장 넓은 부분과 패턴(436)의 가장 좁은 부분의 차에 의해 표시된다. 패턴(422) 및 패턴(432)을 패턴(412)과 비교함으로써 볼 수 있는 바와 같이, EUV 광학적 리소그래피의 더 높은 분해능은, 193i 광학적 리소그래피에 비해, 패턴(412)을 더 신뢰할 수 있게 재생성할 수 있다. 더 높은 분해능의 EUV 리소그래피는 또한, 패턴(422)에 도시된 것보다 더 높은 LER 및 LWR을 갖는 기판 패턴(432)을 도출한다.
도 5a는, 더 큰 비-오버랩핑 VSB 샷들을 이용하는, 도 2의 사선 패턴(210)의 코어 영역(212)과 같은 일정-폭 사선 패턴을 형성하기 위한 성공적이지 않은 시도의 일례를 도시한다. 샷들(502)의 세트의 각각의 샷은 504의 y-차원 사이즈를 갖고, 이 예에서 이 y-차원 사이즈는, 도 4a의 샷들(402)의 세트의 샷들의 y-차원(404)의 2배만큼 크다. 샷들(502)의 세트에서 더 큰 샷들은, 샷들(402)의 세트에 비해, 많은 VSB 샷들의 1/2을 갖는 사선 패턴의 형성을 허용한다. 도 5b는, 샷들(502)의 세트로부터 표현 상에 형성될 수 있는 패턴(512)의 일례를 도시한다. 패턴(412)에서와 같이, 패턴(512)의 코너들은, 빔 블러에 기인하여 둥글다. 패턴(512)의 표면파형은 주기(511)를 갖고, 이 예에서 주기(511)는 패턴(412)의 표면파형 주기(411)의 2배이다. 패턴(512)의 엘리먼트(514)에 의해 표시된 LER은 또한 패턴(412)의 엘리먼트(414)에 의해 표시된 LER보다 크다. 패턴(512)의 가장 넓은 포인트(518)와 패턴(512)의 가장 좁은 포인트(516) 사이의 차에 의해 표시되는 패턴(512)의 LWR은 패턴(412)의 LWR보다 훨씬 크다. 도 5c는, 패턴(512)을 포함하는 레티클로부터 제조된 포토마스크에 의한 193 nm 광학적 리소그래피를 이용한 실리콘 웨이퍼와 같은 기판 상에 형성될 수 있는 패턴(532)의 일례를 도시한다. 패턴(532)은 형상(534), 형상(536) 및 형상(538)을 포함한다. 볼 수 있는 바와 같이, 마스크 패턴(512)의 좁은 부분(516)은 레지스트-코팅된 기판 상에 맞지 않는다. 마스크 패턴(512)에 의해 도시된 바와 같은 높은 LWR을 갖는 마스크 패턴들은, 193i 리소그래피에서 이용되는 경우, 유용하지 않은 결과들을 생성할 수 있다. 종래의 비-오버랩핑 VSB 샷들을 이용하면, LWR은 오직 샷 사이즈를 변형함으로써만 제어될 수 있다.
도 6a는, 도 2의 사선 패턴(210)의 코어 영역(212)과 같은 일정-폭 사선 패턴을 형성하는데 이용될 수 있는 종래의 비-오버랩핑 VSB 샷들(602)의 세트의 또 다른 예를 도시한다. 샷들(602)의 세트의 각각의 샷은 604의 y-차원 사이즈를 갖고, 이 y-차원 사이즈는, 샷들(402)의 세트의 샷들의 y-차원(402)의 1/2이다. 샷들(602)의 세트에서의 샷들이 샷들(402)의 세트에서의 샷들보다 작기 때문에, 샷들(402)의 세트에 비해, 주어진 길이의 사선 패턴을 형성하기 위해 더 많은 샷들이 요구된다. 도 6b는, 샷들(602)의 세트로부터 표면 상에 형성될 수 있는 패턴(612)의 일례를 도시한다. 패턴(412)에서와 같이, 패턴(612)의 코너들은 빔 흐름에 기인하여 둥글다. 패턴(612)의 표면파형은 주기(611)를 갖고, 이 예에서 주기(611)는 패턴(412)의 주기(411)의 1/2이다. 패턴(612)의 엘리먼트(614)에 의해 표시된 LER은 또한 패턴(412)의 엘리먼트(414)에 의해 표시된 LER보다 작다. 패턴(612)의 가장 넓은 포인트(618)와 패턴(612)의 가장 좁은 포인트(616) 사이의 차에 의해 표시되는 패턴(612)의 LWR은 패턴(412)의 LWR보다 작다. 도 6c는, 패턴(612)을 포함하는 레티클로부터 제조된 포토마스크에 의한 193 nm 광학적 리소그래피를 이용한 실리콘 웨이퍼와 같은 기판 상에 형성될 수 있는 패턴(622)의 일례를 도시한다. 이 예들의 세트에서, 샷 세트(402) 및 샷 세트(602) 모두는 기판 상에 원하는 이미지들을 생성할 수 있다. 샷 세트(402)가 샷 세트(602)의 많은 샷들의 1/2을 갖기 때문에, 샷 세트(402)는 마스크들의 실용적인 제조를 위해 더 바람직하다. 이 예들에서, 샷 세트(502)는 기판 상에서의 열악한 이미징에 기인하여 허용가능하지 않다.
7a는 도 2의 사선 패턴(210)의 코어 영역(212)과 같은 일정한-폭 사선 패턴을 형성할 수 있는 오버랩핑 VSB 샷들의 세트의 예를 예시한다. 샷들(702)의 세트 내의 각각의 샷은 704의 y-디멘젼 크기를 가지며, 이는 샷들(502)의 세트 내의 샷들의 y-디멘젼 크기(504)와 동일하다. 이 예에서, 샷들(702)의 세트 내의 샷들의 오버랩은 LWR을 거의-최소화하도록 결정된다. 도 7b는 샷들(702)의 세트를 통해 레티클과 같이 표면 상에 형성될 수 있는 패턴(712)을 예시한다. 패턴(712)의 주기(711)는 패턴(512)의 주기(511) 및 패턴(412)의 주기(411) 사이에 있으며, 이는 표면 상에 사선 패턴을 형성하는데 요구되는 샷 카운트가 더 양호하다는 것, 즉, 샷들(402)의 세트에 대한 것보다 샷들(702)의 세트에 대한 것이 더 낮다는 것을 표시한다. 패턴(712)은 엘리먼트(714)에 의해 표시되는 LER을 갖는다. 패턴(712)의 LWR은 폭(716)과 폭(718)의 차이에 의해 표시된다. 폭들(716 및 718)이 거의 동일하기 때문에, LWR은 거의 0이다. 도 7c는 패턴(712)을 포함하는 레티클로부터 제조된 포토마스크 통한 193i 광학 리소그라피를 이용하여 실리콘 웨이퍼와 같은 기판 상에 형성될 수 있는 패턴(722)의 예를 예시한다. 도 7a 내지 도 7c는 LWR이 LER에 독립적으로 최적화되도록 허용하는 오버랩핑 샷들의 이용 방법을 예시한다. 개별 설계의 요건들에 의존하여, LWR-최적화를 갖는 오버랩핑 샷들의 이용은 비-오버랩핑 VSB 샷들이 이용될 때보다 더 적은 샷들을 통한 사선 패턴들의 형성을 허용할 수 있다.
도 2를 재차 참조하면, 코어 영역(212) 및 외부 영역(216)을 포함하는 사선 패턴(210)의 종래의 모든 부분들은 비-오버랩핑 VSB 샷들을 이용하여 형성된다. 광학 리소그라피를 이용하는 경우, 외부 영역(216)에 대한 OPC는 특정한 크기 및 간격의 비-오버랩핑 VSB 샷들로부터 요동(waviness)의 효과들을 포함하도록 조심스럽게 설계될 수 있다. 시간-소모적인 OPC 재-설계를 방지하기 위해, 이에 따라 외부 영역(216)에서 프랙처링 변화들을 방지하는 것이 바람직할 수 있다. 그러나 패턴(210)의 일정한-폭의 코어 영역(212)에 대한 비-오버랩핑 VSB 샷들의 이용은 상당한 샷 카운트를 절감할 수 있는데, 그 이유는 코어 영역(212)이 통상적으로 최대 영역이기 때문이다. 그러므로 외부 영역(216)에 대한 비-오버랩핑 샷들의 이용 및 코어 영역(212)에 대한 오버랩핑 샷들의 이용은 외부 영역(216)에서 OPC 계산들을 보존하면서 샷 카운트 감소에 대한 가능성을 제시한다. 이러한 시나리오에서, 샷들을 오버랩핑하는 영역(212)으로부터 요동의 주기 및 진폭들(LER)은 외부 영역(216)에서 비-오버랩핑 샷들로부터의 것들과 상이할 수 있다. 비-오버랩핑과 오버랩핑 샷들 간의 전이 지점에서, 마스크 상에 형성된 패턴에서의 급격한 변화들은 웨이퍼에 전사되는 패턴에서의 부정확성들을 야기할 수 있다. 도 8a 및 도 8b는 잠재적인 부적황성들의 예들을 예시한다.
도 8a는 4의 비-오버랩핑 샷들(804, 806, 808 및 810) 및 3개의 오버랩핑 샷들(812, 814 및 816)을 포함하는 7개의 샷들로 구성된 샷들(802)의 세트를 갖는 예를 예시한다. 비-오버랩핑 샷들과 오버랩핑 샷들 간의 전이 라인은 점선(820)으로서 예시된다. 알 수 있는 바와 같이, 전이는 마스크 이미지 상에 그리고 후속적으로 웨이퍼 이미지 상에 문제들을 야기할 수 있는 좁은 에어리어 또는 노치(818)를 야기한다. 도 8b는 4개의 비-오버랩핑 샷들(834, 836, 838 및 840) 및 3개의 오버랩핑 샷들(842, 844 및 846)을 포함하는 7개의 샷들로 구성된 샷들(832)의 세트를 갖는 다른 예를 예시한다. 비-오버랩핑 샷들과 오버랩핑 샷들 간의 전이 라인은 점선(850)으로서 예시된다. 알 수 있는 바와 같이, 전이 라인(850)의 오버랩핑 샷 측 상의 샷(840)과 샷(842) 사이에, 다른 정규적으로-이격된 오버랩핑 샷들을 배치할 공간이 불충분한 갭이 존재한다. 갭이 웨이퍼 상에 인쇄된 패턴에서 나타나기에 충분히 큰 경우, 이 갭은 웨이퍼 상에서 문제들을 야기할 것이다 .
도 8c는 샷(shot)들의 세트(802)와 유사한 샷들의 세트(852)를 예시한다. 샷들의 세트(852)는 4개의 비-오버랩핑(non-overlapping) 샷(854, 856, 858, 860 및 861)들과 3개의 오버랩핑 샷(862, 864 및 866)들을 포함하는 8개의 샷들로 구성된다. 비-오버랩핑 샷들과 오버랩핑 샷들 사이의 전이(transition) 라인은 대쉬선(870)으로 예시된다. 샷들의 세트(852)는 샷들의 세트(852)에 추가의 샷(861)이 있기 때문에 샷들의 세트(802)에 걸쳐 개선된 전이를 제공한다. 비록 샷(861)이 전이 라인(870) 상에서 오버랩핑 샷 영역에 존재하지만, 샷(861)은 임의의 다른 샷에 오버랩핑되지 않는 것이 허용된다. 샷(861)의 추가는, 샷들의 세트(802)에 비해 샷들의 세트(852)를 갖는 표면 상에 형성된 패턴의 LER, 특히 상부 에지를 감소시킨다. 도 8d는 샷들의 세트(832)와 유사한 샷들의 세트(882)를 예시한다. 샷들의 세트(882)는 4개의 비-오버랩핑 샷(884, 886, 888, 및 890)들과 4개의 오버랩핑 샷(891, 892, 894 및 896)들을 포함하는 8개의 샷들로 구성된다. 비-오버랩핑 샷들과 오버랩핑 샷들 사이의 전이 라인은 대쉬선(830)으로 예시된다. 샷들의 세트(882)는 샷들의 세트(882)에 추가의 샷(891)이 있기 때문에 샷들의 세트(852)에 걸쳐 개선된 전이를 제공한다. 샷(891)은 샷(890)과 샷(892) 사이에서 달리 존재할 수 있는 갭을 제거한다. 샷(891)은 또한, 샷들의 세트(832)에 비해 샷들의 세트(882)를 갖는 표면 상에 형성된 패턴의 전이 라인(830) 근처에서의 LER을 감소시킨다. 그러나, 샷들의 세트(852) 또는 샷들의 세트(882) 중 어느 것도 이들 각각의 비-오버랩핑 샷 영역들과 오버랩핑 샷 영역들 사이의 충분히 점진적인 전이를 예시하지 못한다. 전이 라인(870 및 830)들 위아래의 표면파형 차이들과 이웃한 라인들의 분포들에 기인하여, 각각의 전이 라인(870 및 830)들 아래의 샷들이 각각의 전이 라인(870 및 830)들 위에 있는 샷들과 동일한 표면파형을 갖지 않아, 웨이퍼에 전사되는 패턴들의 LER은 전이 라인(870 및 830)들의 근처에서 불안정해질 것이다. 비-오버랩핑 샷 영역들과 오버랩핑 샷 영역들 사이의 표면파형의 보다 평활한 전이가 요구될 수 있다.
오버랩핑 샷들과 비-오버랩핑 샷들 사이의 갑작스런(abruptly) 전이의 문제점들은, 하나 또는 그 초과의 전이 영역들이 외부의 비-오버랩핑 샷 영역과 코어의 비-오버랩핑 샷 영역 사이에서 형성되는 본원 명세서의 실시예에 의해 감소될 수 있다.
도 9a는 전이 영역들이 코어 영역과 외부 영역 사이에 개재되는(interposed), 일 실시예에 따른 사선 패턴(diagonal pattern)(902)의 일례를 예시한다. 유사하게 사선 패턴(902)은 상부 에지(930) 및 저부 에지(932)를 포함한다. 또한, 사선 패턴(902)은 외부 영역(904)을 포함하며, 이 영역에서 패턴 폭이 변경되며 그리고 다른 변경들이 존재할 수 있다. 상기 설명된 바와 같이, 외부 영역(904)은 비-오버랩핑 샷들을 사용하여 프랙처링되어, OPC 계산들은 무효화(invalidated)되지 않는다. 패턴 폭이 일정한 외부 전이 영역(908)이 외부 영역(904)에 인접해 있다. 외부 전이 영역(908)은 또한 비-오버랩핑 샷들로 프랙처링되어, 인접한 외부 영역(904)을 위해서 신중하게 계산된 OPC 계산들을 방해하지 않는다. 외부 전이 영역(908)의 길이는, 외부 영역(904)과 인접한 내부 전이 영역(912) 사이의 "안전한" 거리를 제공하도록 판정되어, 외부 영역(904)에서의 비-오버랩핑 샷들과 상이한 LER, LWR, 및 주기를 가질 내부 전이 영역 샷들은 리소그래피(lithography) 동안 외부 영역 노출에 영향을 미치지 않을 것이다. 일부 실시예들에서, 외부 영역(904)의 판정된 길이는 0일 수 있다. 내부 전이 영역(912)은 외부 영역(904)으로부터 마주하는 측면 상에서 외부 전이 영역(908)에 인접해 있다. 중심 코어 영역(920)은 내부 전이 영역(912)에 인접해 있다. 중심 코어 영역(920)은 전술한 바와 같이, 예컨대, 도 7a 내지 도 7c에 관련하여 오버랩핑 샷들로 프랙처링된다. 일부 실시예들에서, 중심 코어 영역(20)의 샷들은 LWR을 최적화하기 위해서 판정될 것이다. 내부 전이 영역(912)의 샷들은 중심 코어 영역(920)의 주기 및 LER로부터 외부 전이 영역(908)의 주기 및 LER까지 평활하게 전이하도록 판정된다. 내부 전이 영역(912)에서, 상부 에지(930) 및 저부 에지(932)는 상이하게 전이해야 하지만, 양자의 에지들은 평활하게 전이해야 한다. 내부 전이 영역(912)의 폭은 전이 폭을 최소화하면서 전이의 평활을 보장하도록 디자이너에 의해 지정될 수 있거나 자동으로 선택될 수 있다. 내부 전이 영역(912)에서의 각각의 샷은 평활한 전이를 제공하는 한편, 가능한 한 제조 프로세스 편차들의 넓은 범위를 가로질러 패턴의 목표 폭을 유지하도록 최적화될 수 있다. 프로세스 편차들의 예들은, 레지스트 임계값 편차 및 입자 빔 소스 세기(intensity) 편차를 포함한다. 최적화는 리소그래피 시뮬레이션을 사용하여 피드백 기구를 통해 제공될 수 있다. 시뮬레이션이 각각의 최적화 반복으로 실행될 수 있으며, 또는 웨이퍼 상에 작용된 변화에 대한 마스크 상에서 만들어진 변화들의 민감도를 판정하기 위해서 미리 계산될 수 있다.
도 9b는 다른 실시예에 따른, 전이 영역들이 코어 영역과 외부 영역 사이에 개재되는 사선 패턴(952)의 다른 예를 도시한다. 세로로, 사선 패턴(952)은 상단 에지(980) 및 바닥 에지(982)를 포함한다. 사선 패턴(952)은 일련의 접속된 서브-패턴들을 포함하며, 각각의 서브-패턴은, 이러한 예에서 x-축에 대해 센터라인 각도(970)를 갖는 하나의 서브-패턴 부분, 및 이러한 예에서 x-축에 대해 센터라인 각도(972)를 갖는 제 2 서브-패턴 부분으로 이루어져 있다. 사선 패턴(952)은, 패턴 폭이 변하고 다른 변화들이 존재할 수도 있는 외부 영역(954)을 포함한다. 상술된 바와 같이, 외부 영역(954)은 비-오버랩핑 샷들을 사용하여 프랙처링되므로, OPC 계산들은 무효로 되지 않는다. 외부 영역(954)에 인접한 것은, 패턴 폭이 일정한 외부 전이 영역(958)이다. 외부 전이 영역(958)은 또한, 인접한 외부 영역(954)에 대한 주의깊게-계산된 OPC 계산들을 방해하지 않기 위해 비-오버랩핑 샷들을 이용하여 프랙처링된다. 외부 영역(954)과 인접한 내부 전이 영역(962) 사이에 "안전한" 거리를 제공하기 위해 외부 전이 영역(958)의 길이가 결정되므로, 외부 영역(954)에서 비-오버랩핑 샷들과는 상이한 LER, LWR, 및 기간을 가질 내부 전이 영역 샷들은 리소그래피 동안 외부 영역 노출에 영향을 주지 않을 것이다. 몇몇 실시예들에서, 외부 영역(954)의 결정된 길이는 제로일 수도 있다. 외부 영역(954)으로부터 반대측 상에서 외부 전이 영역(958)에 인접한 것은 내부 전이 영역(962)이다. 내부 전이 영역(962)에 인접한 것은 중앙 코어 영역(968)이다. 센터라인 각도(970)를 갖는 서브-패턴 부분들 및 센터라인 각도(972)를 갖는 서브-패턴 부분들 양자를 포함하는 중앙 코어 영역(968)은, 오버랩핑 샷들을 이용하여 프랙처링된다. 샷 간격 및 샷 오버랩은 중앙 코어 영역(968)의 상이한 부분들에서 상이할 수도 있다. 몇몇 실시예들에서, 중앙 코어 영역(968)의 샷들은 LWR을 최적화하기 위해 결정될 것이다. 내부 전이 영역(962)의 샷들은, 내부 전이 영역(962) 근방의 중앙 코어 영역(968)의 부분의 기간 및 LER로부터 외부 전이 영역(958)의 기간 및 LER로 평활하게 전이하기 위해 결정된다. 내부 전이 영역(962)에서, 상단 에지(980) 및 바닥 에지(982)는 상이하게 전이해야 하지만, 양자의 에지들은 평활하게 전이해야 한다. 내부 전이 영역(962)의 폭은 설계자에 의해 특정될 수도 있거나, 전이의 평활함을 보증하면서 전이 폭을 최소화시키기 위해 자동적으로 선택될 수도 있다. 내부 전이 영역(962)의 각각의 샷은, 가능한 넓은 범위의 제조 프로세스 변화들만큼 패턴의 타겟 폭을 유지하면서 평활한 전이를 제공하기 위해 최적화될 수도 있다.
도 11은 또 다른 실시예의 일 예를 도시한다. 외부 전이 영역(1130), 내부 전이 영역(1132), 및 중앙 코어 영역(1143)의 일부를 포함하는 3개의 영역들이 도 11에 도시되어 있다. 외부 영역은 도시되어 있지 않다. 파선(1140)은, 외부 전이 영역(1130)과 내부 전이 영역(1132) 사이의 경계를 나타낸다. 파선(1142)은, 내부 전이 영역(1132)과 중앙 코어 영역(1134) 사이의 경계를 나타낸다. 외부 전이 영역(1130)은 샷(1104), 샷(1106), 샷(1108), 및 샷(1110)을 포함하는 4개의 비-오버랩핑 샷들을 포함한다. 내부 전이 영역(1132)은 샷(1120), 샷(1122), 및 샷(1124)을 포함하는 3개의 샷들을 포함한다. 중앙 코어 영역(1134)의 도시된 부분은 샷(1112), 샷(1114), 및 샷(1116)을 포함하는 3개의 샷들을 포함한다. 전이 영역(1132)의 3개의 샷들의 사이즈들 및 오버랩은, 외부 전이 영역 샷들의 기간 및 LER과 중앙 코어 샷들의 기간 및 LER 사이에서 평활하게 전이하도록 설계된다. 패턴의 일부에 대한 오버랩핑 샷들의 사용은 비-오버랩핑 샷들의 사용과 비교하여 전체 샷 카운트가 감소되게 한다. 3개의 내부 전이 영역 샷들의 각각은 고유하게 사이징되며, 모두는 고유한 샷-투-샷 간격들을 갖는다.
다른 실시예들에서, 도 11의 중앙 코어 영역(1134)과 같은 중앙 코어 영역이 VSB 샷들 이외의 샷 구성들을 사용할 수 있다. 일 실시예에서, 원형 CP(character projection) 샷들이 중앙 코어 영역에 대해 사용된다. 외부 영역과 외부 전이 영역이 종래의 VSB 샷들을 사용할 것이다. 내부 전이 영역은, 중앙 코어 영역과 외부 전이 영역 사이에 원하는 평활한(smooth) 전이를 달성하기 위해 VSB 샷들, 원형 CP 샷들, 또는 VSB 샷들과 CP 샷들의 결합을 사용할 수 있다.
도 9a를 다시 참조하면, 위에서 설명된 바와 같이, 전체 사선 패턴(902)에 대한 넌-오버래핑 샷들의 사용과 비교할 때 샷 카운트를 감소시키기 위해, 중앙 코어 영역(920)에 대해 오버래핑 샷들이 사용된다. 오버래핑 샷들의 사용이 넌-오버래핑 샷들의 사용에 의해 생성될 패턴과 대등한 패턴을 기판 또는 웨이퍼 상에 생성시키는 것이 원해진다. 몇몇의 실시예들에서, 주어진 레티클 또는 포토마스크 패턴으로부터 웨이퍼 상에 생성될 패턴을 결정하기 위해 리소그라피 시뮬레이션이 사용될 수 있다. 그러나, 리소그라피 시뮬레이션은 비교적 계산-집약적이고, 그러므로 시간-소모적이다. 그러므로, 다른 실시예들에서, 리소그라피 시뮬레이션을 포함하지 않는, 웨이퍼 대등물(equivalence)에 대한 다양한 "프록시들"이 사용될 수 있다. 일 실시예에서, 대등물은, 예컨대 내부 전이 영역(912)을 복수의 세그먼트들로 세그멘팅함으로써, 그리고 그런 다음 각각의 세그먼트에 대해, 광학 리소그라피를 사용한 기판의 노출 동안 마스크를 통해 전달되는 에너지를 계산함으로써 결정될 수 있다. 이러한 기술에 대해, 대등물은, 내부 전이 영역의 각각의 세그먼트에 대해 계산된 에너지가, 전적으로 종래의 넌-오버래핑 VSB 샷들을 사용하여 형성된 사선 패턴(902)을 포함한 마스크로부터 계산된 에너지의 미리-결정된 양 또는 부분적인 양 내에 있도록 구성한다. 대등물을 결정하는 다른 방법은, 내부 전이 영역(912)의 LWR을 측정하는 것이다. 이러한 경우, 대등물은, 내부 전이 영역(912)의 LWR이, 외부 전이 영역(908)에서 예컨대 넌-오버래핑 샷들의 LWR의 미리-결정된 양 또는 부분적인 양 내에 있도록 구성한다. 대등물을 결정하는 또 다른 방법은, 거리에 대한 레티클 패턴 LER의 1차 도함수 또는 2차 도함수를 취하는 것이다. 이러한 경우, 대등물은 미리-결정된 값을 초과하지 않는 LER의 1차 또는 2차 도함수를 구성할 수 있다. 대등물을 결정하는 또 다른 방법은, 내부 전이 영역(912)에서 LER의 최대 값을 측정하는 것이다. 이러한 경우, 대등물은, 미리-결정된 최대 값을 초과하지 않는 LER이든, 또는 종래의 넌-오버래핑 VSB 샷들을 이용하여 프랙처링된다면 동일한 영역의 LER의 미리-결정된 양 또는 부분적인 양 내에 있는, 내부 전이 영역(912)의 최대 LER이든 구성할 수 있다. 더욱 일반적으로, 샷들의 세트에 의해 정의된 레티클 패턴 ― 상기 샷들 중 몇몇은 오버래핑되고, 상기 샷들 중 몇몇은 오버래핑 되지 않음 ― 은, 레티클 패턴들이 광학 리소그라피를 이용하여 웨이퍼와 같은 기판 상에 패턴들을 형성하는 목적을 위해 대등한지를 결정하기 위해, 전적으로 종래의 넌-오버래핑 VSB 샷들로부터 생성된 레티클 패턴과 비교될 수 있다. 그러한 비교는, 파라미터들의 임의의 수학적 결정론적 또는 통계적 결합들의 임의의 수학적 허용오차 테스트를 포함할 수 있다.
대등물을 결정하는 다른 방법들은, 시뮬레이팅된 레티클 패턴 상에, 레티클 패턴의 둘레의 쌍을 이룬 부분들로 명명되는 CD(critical dimension) 마커들의 생성을 포함한다. 도 12는 도 11에서 예시된 샷들의 세트에 의해 레티클 상에 형성될 수 있는 패턴(1204)의 예를 예시한다. 패턴(1204)은 외부 전이 영역(1206), 내부 전이 영역(1207), 및 중앙 코어 영역(1208)을 포함한다. 경계(1220)는 외부 전이 영역(1206)과 내부 전이 영역(1207) 사이의 경계를 예시한다. 경계(1210)는 내부 전이 영역(1207)과 중앙 코어 영역(1208) 사이의 경계를 예시한다. CD 마커들의 두 개의 예들이 이중 둘레 선들에 의해 예시된다. CD 마커(1214)는 외부 전이 영역에 있고, CD 마커(1216)는 내부 전이 영역에 있다. CD 마커들의 길이는, CD 마커가 예컨대 내부 전이 영역의 둘레보다 더 길 수 있는 범위까지, 가변할 수 있다. CD 마커들은, 예컨대 패턴 폭, LER, LWR, 및 패턴 중심선 포지션을 측정하기 위해 사용될 수 있다.
본원에서 설명된 또는 언급된 계산들은 다양한 방식들로 달성될 수 있다. 일반적으로, 계산들은, 프로세스-중(in-process), 프로세스-전(pre-process), 또는 프로세스-후(post-process) 방법들에 의해 달성될 수 있다. 프로세스-중 계산은 계산을 그 계산의 결과들이 요구되는 경우에 수행하는 것을 수반한다. 프로세스-전 계산은, 사전-계산하고, 그 후에, 후속적인 프로세싱 단계 동안의 추후의 검색(retrieval)을 위해 결과들을 저장하는 것을 수반하며, 특히, 다수회 반복될 수 있는 계산들에 있어서, 프로세싱 성능을 개선할 수 있다. 계산들은 또한, 프로세싱 단계로부터 연기될(deferred) 수 있고, 그 후에, 추후의 프로세싱-후 단계에서 행해질 수 있다. 프로세스-전 계산의 예는, 입력 패턴 특성들의 세트 또는 주어진 입력 패턴과 연관된 하나 또는 그 초과의 샷들에 대한 도즈량 패턴 정보의 사전-계산인 샷 그룹이다. 샷 그룹 및 연관된 입력 패턴은, 샷 그룹을 포함하는 샷들의 세트가 입력 패턴의 부가적인 인스턴스(instance)들에 대해, 패턴 재계산 없이, 신속하게 생성될 수 있도록, 사전-계산된 샷 그룹들의 라이브러리에 세이브될 수 있다. 일부 실시예들에서, 사전-계산은, 샷 그룹이 레지스트-코팅된 표면 상에서 생성할 도즈량 패턴의 시뮬레이션을 포함할 수 있다. 다른 실시예들에서, 샷 그룹은, 시뮬레이션 없이, 예컨대 코렉트-바이-컨스트럭션(correct-by-construction) 기법들을 사용함으로써, 결정될 수 있다. 일부 실시예들에서, 사전-계산된 샷 그룹들은 샷들의 리스트의 형태로 샷 그룹 라이브러리에 저장될 수 있다. 다른 실시예들에서, 사전-계산된 샷 그룹들은, 입력 패턴들의 특정 타입 또는 타입들에 대한 샷들을 생성할 수 있는 컴퓨터 코드의 형태로 저장될 수 있다. 또 다른 실시예들에서, 복수의 사전-계산된 샷 그룹들이 테이블의 형태로 저장될 수 있으며, 여기서, 테이블에서의 엔트리들(entries)은 다양한 입력 패턴들 또는 입력 패턴 특성들, 예컨대 패턴 폭에 대응하고, 각각의 테이블 엔트리는, 샷들의 적절한 세트를 어떻게 생성하는지에 대한 정보, 또는 샷 그룹에서의 샷들의 리스트를 제공한다. 부가적으로, 상이한 샷 그룹들이 샷 그룹 라이브러리에 상이한 형태들로 저장될 수 있다. 일부 실시예들에서, 주어진 샷 그룹이 생성할 수 있는 도즈량 패턴이 또한 샷 그룹 라이브러리에 저장될 수 있다. 일 실시예에서, 도즈량 패턴은, 글리프(glyph)라고 호칭되는 2차원(X 및 Y) 도즈량 맵으로서 저장될 수 있다.
도 10은 실리콘 웨이퍼 상의 집적 회로와 같은 표면을 제조하는데 사용하기 위한 레티클을 준비하는 방법의 개념적인 흐름도(1050)이다. 제 1 단계(1052)에서, 집적 회로의 물리적인 설계와 같은 물리적인 설계가 설계된다. 이는, 논리 게이트들, 트랜지스터들, 금속 층들, 및 집적 회로에서의 것과 같은 물리적인 설계에서 발견되도록 요구되는 다른 아이템들을 결정하는 것을 포함할 수 있다. 물리적인 설계는 직선적(rectilinear), 부분적으로 곡선적(curvilinear), 또는 완전히 곡선적일 수 있다. 다름으로, 단계(1054)에서, 광 근접 보정(optical proximity correction)이 결정된다. 본 개시의 실시예에서, 이는 샷 그룹 라이브러리(1074)로부터의 사전-계산된 샷 그룹들의 라이브러리를 입력으로서 취하는 것을 포함할 수 있다. 본 개시의 실시예에서, OPC 단계(1054)는 또한, 기입 시간들 또는 샷 카운트의 동시적인 최적화를 포함할 수 있고, 또한, 프랙처링 동작, 샷 배치 동작, 도즈 할당 동작을 포함할 수 있거나, 또는, 또한, 샷 시퀀스 최적화 동작 또는 다른 마스크 데이터 준비 동작들을 포함할 수 있으며, 이들 동작들 중 일부 또는 전부는 동시적이거나, 또는 단일 단계로 조합된다. OPC 단계는 부분적으로 곡선적인 패턴들을 생성할 수 있다. OPC 단계(1054)의 출력은 마스크 설계(1056)이다.
단계(1058)에서, 프랙처링 동작, 샷 배치 동작, 도즈 할당 동작, 또는 샷 시퀀스 최적화를 포함할 수 있는 마스크 데이터 준비 동작이 발생할 수 있다. 샷들을 결정하는 것은 하전 입자 시뮬레이션과 같은 계산들을 활용할 수 있다. 하전 입자 시뮬레이션은, 전방 산란(forward scattering), 후방 산란(backward scattering), 레지스트 확산(resist diffusion), 쿨롱 효과(Coulomb effect), 에칭, 포깅(fogging), 로딩(loading) 및 레지스트 하전(resist charging)으로 이루어진 그룹 중 적어도 하나를 포함한다. OPC 단계(1054) 또는 MDP 단계(1058), 또는 별개의 프로그램(1072)는, 주어진 입력 패턴에 대해 사용될 수 있는 하나 또는 그 초과의 샷 그룹들을 사전-계산하고, 그 정보를 샷 그룹 라이브러리(1074)에 저장하는 것을 포함할 수 있다. 마스크 데이터 준비의 다양한 동작들 중 임의의 동작 또는 모든 동작과 OPC를 하나의 단계로 조합하는 것이 본 개시에서 고려된다. 마스크 데이터 준비 단계(1058)는, 일정한 폭 부분들 및 변화하는 폭 부분들을 갖는 사선 패턴들을 포함하는 사선 패턴들에 대한 VSB 샷들을 생성하는 것을 포함할 수 있으며, 그러한 사선 패턴들은, 위에서 설명된 바와 같이, 중앙 코어 영역, 내측 전이 영역, 선택적인 외측 전이 영역, 및 외측 영역을 갖는다. 마스크 데이터 준비 단계(1058)는 또한, 마스크 설계에 대해 근접하게 매칭하는 마스크를 생성하도록, 사전-계산된 샷 그룹들을 매칭하기 위한 패턴 매칭 동작을 포함할 수 있다. 단계(1058)에서 결정된 샷들의 도즈량들은, 최종 샷 리스트(1060)를 생성하기 위해, 근접 효과 보상(PEC) 단계(1059)에서의 장범위 효과(long-range effect)들에 대해 조정될 수 있다. 대안적으로, PEC 기능이 MDP 단계(1058)의 부분일 수 있거나, 또는 PEC 기능이 마스크 기입 단계(1062)의 부분으로서 행해질 수 있다. 따라서, 샷 리스트(1060)는 MDP 단계(1058) 또는 PEC 단계(1059)의 출력일 수 있다.
샷 리스트(1060)는, 전자 빔 기입기 시스템과 같은 하전 입자 빔 기입기를 이용하는 마스크 기입 단계(1062)에서 표면을 발생시키기 위해 이용된다. 마스크 기입 단계(1062)는 VSB 애퍼쳐들 및 복수의 복합 특징들 양측 모두를 포함하는 스텐실을 이용할 수 있거나, 또는 단지 VSB 애퍼쳐들만을 포함하는 스텐실을 이용할 수 있다. 전자 빔 기입기 시스템은, 레티클과 같은 표면에 패턴들을 형성하기 위해 스텐실을 통해 표면 상으로 전자들의 빔을 투사하고, 이는 그 다음으로 포토마스크(1064)가 되도록 프로세싱된다. 그 다음으로, 완성된 포토마스크(1064)는 광학적 리소그래피 머신에서 이용될 수 있으며, 이는 단계(1066)에서 도시된다. 최종적으로, 단계(1068)에서, 실리콘 웨이퍼와 같은 기판이 생산된다. 샷 그룹 사전-계산 단계(1072)는 샷 그룹 라이브러리(1074)에 정보를 제공한다. 또한, 샷 그룹 사전-계산 단계(1072)는 물리적 설계(1052) 또는 마스크 설계(1056)를 입력으로서 이용할 수 있고, 샷 그룹 라이브러리(1074)에 저장되는 하나 또는 그 초과의 샷 그룹들을 사전-계산할 수 있다.
이제 도 13을 참조하면, 실리콘 웨이퍼와 같은 기판 상에 직접적으로 기입되는 표면을 준비하는 방법의 다른 개념적인 흐름도(1350)가 도시된다. 제 1 단계(1352)에서, 집적 회로의 물리적 설계와 같은 물리적 설계가 결정된다. 상기 물리적 설계는, 설계자가 기판 상에 전사되기를 원하는 이상적인 패턴일 수 있다. 물리적 설계는, 직선적(rectilinear)이거나, 부분적으로 곡선적(curvilinear)이거나, 또는 완전히 곡선적일 수 있다.
단계(1354)에서, 프랙처링 동작, 샷 배치 동작, 도즈 할당 동작, 또는 샷 시퀀스 최적화를 포함할 수 있는 마스크 데이터 준비(MDP) 동작이 실행될 수 있다. 샷들을 결정하는 것은, 하전 입자 시뮬레이션과 같은 계산들을 활용할 수 있다. 하전 입자 시뮬레이션은, 전방 산란, 후방 산란, 레지스트 확산, 쿨롱 효과, 에칭, 포깅, 로딩 및 레지스트 하전으로 이루어진 그룹 중 적어도 하나를 포함한다. MDP 단계(1354) 또는 별개의 프로그램(1372) 중 어느 하나는, 주어진 입력 패턴을 위해 이용될 수 있는 하나 또는 그 초과의 샷 그룹들을 사전-계산하는 단계, 및 이러한 정보를 샷 그룹 라이브러리(1374)에 저장하는 단계를 포함할 수 있다. 마스크 데이터 준비 단계(1354)는, 상술된 바와 같은 중앙 코어 영역, 내부 전이 영역, 선택적 외부 전이 영역, 및 외부 영역을 갖는 사선 패턴들과 같은, 일정-폭 부분들 및 가변-폭 부분들을 갖는 사선 패턴들을 포함하는, 사선 패턴들을 위한 샷들을 발생시키는 단계를 포함할 수 있다. MDP 단계(1354)는 또한, 마스크 설계에 밀접하게 매칭되는 마스크를 생성하기 위해 샷 그룹 라이브러리(1374)로부터의 사전-계산된 샷 그룹들을 매칭시키는 패턴 매칭 동작을 포함할 수 있다. 단계(1354)에서 결정된 샷들의 도즈량들은, 최종 샷 리스트(1360)를 생성하기 위해 근접 효과 보상(PEC) 단계(1358)의 장범위 효과(long-range effect)들에 대해 조정될 수 있다. 대안적으로, PEC 기능성은 MDP 단계(1354)의 부분일 수 있거나, 또는 PEC 기능성은 웨이퍼 기입 단계(1362)의 부분으로서 행해질 수 있다. 그러므로, 샷 리스트(1360)는 MDP 단계(1354) 또는 PEC 단계(1358) 중 어느 하나의 출력이다.
샷 리스트(1360)는 웨이퍼 기입(writing) 단계(1362)에서 웨이퍼를 준비하기 위해 사용된다. 일 실시예에서, 웨이퍼 가공(1362)은 전자 빔 가공 시스템(electron beam writer system)을 사용하여 달성될 수 있다. 전자 빔 가공 시스템은 전자들의 빔을 조절 가능한 개구를 통해 표면상에 투사하여 실리콘 웨이퍼와 같은 기판(1368) 상에 패턴들을 형성한다. 샷 그룹 사전-계산 단계(1372)는 샷 그룹 라이브러리(1074)에 정보를 제공한다. 또한, 샷 그룹 사전-계산 단계(1372)는 물리적 설계(1352)를 입력할 때 사용할 수 있고, 그리고 하나 또는 둘 이상의 샷 그룹들을 사전-계산할 수 있으며, 하나 또는 둘 이상의 샷 그룹들은 샷 그룹 라이브러리(1374)에 저장된다. 단계(1362)는, 실리콘 웨이퍼 상에 집적 회로들을 생산하기 위해, 도 10과 연관하여 설명된 방법들을 사용하여 프로세싱된 일부, 그리고 도 13를 참조하여 상기에 약술된 방법들을 사용하여 프로세싱된 다른 것들, 또는 임의의 다른 웨이퍼 가공 방법을 사용하여 생산된 다른 것들과 잠재적으로 함께, 프로세싱의 각각의 층에 대해 필요한 만큼 반복되는 응용예를 포함할 수 있다.
본 명세서에 설명된 프랙처링(fracturing), 마스크 데이터 준비, 근접 효과 보정 및 샷 그룹 생성 흐름들은, 계산 디바이스들과 같은, 적절한 컴퓨터 소프트웨어를 구비한 범용 컴퓨터들을 사용하여 구현될 수 있다. 상당한 양의 계산들이 필요하기 때문에, 다수의 컴퓨터들 또는 프로세서 코어들이 또한, 병렬로 사용될 수 있다. 일 실시예에서, 계산들은, 병렬 프로세싱을 지원하기 위해서, 흐름에서 하나 또는 둘 이상의 계산-집중적인 단계들을 위한 복수의 2-차원적 기하 영역들로 세분화될 수 있다. 다른 실시예에서, 단독으로 사용되거나 또는 다수로 사용되는 전용 하드웨어 디바이스가, 범용 컴퓨터들 또는 프로세서 코어들을 사용하는 것보다 빠른 속도로 하나 또는 둘 이상의 단계들의 계산들을 실시하기 위하여 사용될 수 있다. 일 실시예에서, 전용 하드웨어 디바이스는 그래픽 처리 유닛(GPU)일 수 있다. 다른 실시예에서, 본 명세서에 설명된 최적화 및 시뮬레이션 프로세스들은, 샷들의 총 갯수, 또는 총 대전 입자 빔 가공 시간, 또는 일부 다른 파라미터를 최소화하기 위해, 가능한 해결책들을 수정 및 재계산하는 반복적 프로세스들을 포함할 수 있다. 또 다른 실시예에서, 샷들의 초기 세트가 구성에 의한-보정법(correct-by-construction method)에서 결정될 수 있고, 이에 의해서 샷 수정이 필요하지 않다.
본 명세서가 특정 실시예들을 참조하여 상세하게 설명되어 왔지만, 당업자들이, 전술한 내용들을 이해하는 것을 달성함에 따라, 이러한 실시예들에 대한 변경들, 변형들 및 등가물들을 용이하게 고안할 수 있음이 인지될 것이다. 프랙처링, 마스크 데이터 준비, 근접 효과 보정 및 광 근접 보정을 위한 본 방법들에 대해 이러한 그리고 다른 수정들 및 변형들이 본 발명 주제의 사상 및 범위로부터 벗어나지 않으면서 동업자들에 의해서 실천될 수 있으며, 본 발명 주제의 사상 및 범위는 첨부된 청구항들에서 더 구체적으로 설명된다. 게다가, 당업자들은 전술한 설명들이 단지 예시적이고 제한하려고 의도된 것이 아님을 인지할 것이다. 단계들은, 본 발명의 범위에서 벗어나지 않으면서 볼 명세서의 단계들에 부가되거나, 제거되거나, 또는 수정될 수 있다. 일반적으로, 제시된 임의의 흐름도들은 단지, 기능을 달성하기 위한 기본 동작들의 하나의 가능한 시퀀스를 나타내도록 의도되며, 많은 변형들이 가능하다. 따라서, 본 발명 주제는 그러한 수정들 및 변형들이 첨부된 청구항들의 범위 및 그들의 등가물들 내에 있는 것으로 포함한다.

Claims (46)

  1. 웨이퍼 상에 형성될 반도체 디바이스 레이아웃 설계의 프랙처링(fracturing) 또는 마스크 데이터 준비(preparation)를 위한 방법으로서,
    상기 레이아웃 설계는 사선(diagonal) 패턴을 포함하며, 상기 사선 패턴의 일부는 상기 웨이퍼 상에 일정한 폭(constant-width) 또는 거의 일정한 폭의 트랙을 포함하며, 상기 사선 패턴의 내부 전이(transition) 영역은 일 측(side)은 외부 전이 영역 옆에(by) 그리고 다른 측은 중심 코어 영역 옆에 인접하며,
    상기 방법은,
    상기 외부 전이 영역에서 상기 사선 패턴의 일부를 표면 상에 형성할 수 있는 3개의 비-오버랩핑 가변-성형 빔(VSB) 외부 전이 샷(shot)들의 세트를 결정하는 단계;
    상기 중심 코어 영역에서 상기 사선 패턴의 일부를 상기 표면 상에 형성할 수 있는 VSB 코어 샷들의 세트를 결정하는 단계 ― 상기 코어 샷들의 세트에서의 각각의 샷은 상기 코어 샷들의 세트에서의 또 다른 샷과 오버랩함 ―;
    상기 내부 전이 영역에서 상기 사선 패턴의 일부를 상기 표면 상에 형성할 수 있는 적어도 3개의 VSB 내부 전이 샷들의 시리즈를 결정하는 단계 ― 내부 전이 영역 패턴 특징은, 상기 외부 전이 샷들에 의해 정의되는 패턴과 상기 코어 샷들에 의해 정의되는 패턴 사이에서 평활하게 전이하는 것임 ―; 및
    상기 외부 전이 샷들의 세트, 상기 코어 샷들의 세트 및 내부 전이 샷들의 시리즈를 출력하는 단계
    를 포함하는, 웨이퍼 상에 형성될 반도체 디바이스 레이아웃 설계의 프랙처링 또는 마스크 데이터 준비를 위한 방법.
  2. 제 1 항에 있어서,
    평활하게 전이하는 상기 내부 전이 영역 패턴 특징은 라인 에지 러프니스(LER:line edge roughness)를 포함하는, 웨이퍼 상에 형성될 반도체 디바이스 레이아웃 설계의 프랙처링 또는 마스크 데이터 준비를 위한 방법.
  3. 제 1 항에 있어서,
    평활하게 전이하는 상기 내부 전이 영역 패턴 특징은 표면파형(waviness) 기간을 포함하는, 웨이퍼 상에 형성될 반도체 디바이스 레이아웃 설계의 프랙처링 또는 마스크 데이터 준비를 위한 방법.
  4. 제 1 항에 있어서,
    상기 코어 샷들의 수는, 미리결정된 중심 코어 영역 라인 에지 러프니스(LER)를 초과하지 않는 동안, 최소화되거나 또는 거의 최소화되는, 웨이퍼 상에 형성될 반도체 디바이스 레이아웃 설계의 프랙처링 또는 마스크 데이터 준비를 위한 방법.
  5. 제 1 항에 있어서,
    상기 코어 샷들의 세트는, 미리결정된 라인 폭 러프니스(LWR:line width roughness)를 갖는 패턴을 상기 표면 상에 형성할, 웨이퍼 상에 형성될 반도체 디바이스 레이아웃 설계의 프랙처링 또는 마스크 데이터 준비를 위한 방법.
  6. 제 1 항에 있어서,
    상기 표면은, 패턴을 상기 웨이퍼에 전사(transfer)하기 위해 광학적 리소그래피 프로세스에 사용될 레티클인, 웨이퍼 상에 형성될 반도체 디바이스 레이아웃 설계의 프랙처링 또는 마스크 데이터 준비를 위한 방법.
  7. 제 1 항에 있어서,
    상기 내부 전이 샷들의 시리즈를 결정하는 단계는, 상기 표면 상의 패턴을 계산하기 위해 하전 입자 빔 시뮬레이션(charged particle beam simulation)을 이용하는 단계를 포함하는, 웨이퍼 상에 형성될 반도체 디바이스 레이아웃 설계의 프랙처링 또는 마스크 데이터 준비를 위한 방법.
  8. 제 7 항에 있어서,
    상기 하전 입자 빔 시뮬레이션은, 전방 산란(forward scattering), 후방 산란(backward scattering), 레지스트 확산(resist diffusion), 쿨롱 효과(Coulomb effect), 에칭, 포깅(fogging), 로딩(loading) 및 레지스트 하전(resist charging)으로 이루어진 그룹 중 적어도 하나를 포함하는, 웨이퍼 상에 형성될 반도체 디바이스 레이아웃 설계의 프랙처링 또는 마스크 데이터 준비를 위한 방법.
  9. 제 7 항에 있어서,
    상기 표면은, 패턴을 상기 웨이퍼에 전사하기 위해 광학적 리소그래피 프로세스에서 사용될 레티클이며,
    상기 내부 전이 샷들의 시리즈를 결정하는 단계는 상기 웨이퍼 상의 패턴을 계산하기 위해 리소그래피 시뮬레이션을 이용하는 단계를 포함하는, 웨이퍼 상에 형성될 반도체 디바이스 레이아웃 설계의 프랙처링 또는 마스크 데이터 준비를 위한 방법.
  10. 제 9 항에 있어서,
    상기 웨이퍼 상에 패턴을 생성하기 위해 상기 내부 전이 샷들의 시리즈를 최적화시키는 단계를 더 포함하며,
    상기 패턴은, 제조 프로세스 변동(process variation)들의 범위에 걸쳐, 상기 일정한 폭의 트랙(constant-width track)과 실질적으로 동일한 폭을 갖는, 웨이퍼 상에 형성될 반도체 디바이스 레이아웃 설계의 프랙처링 또는 마스크 데이터 준비를 위한 방법.
  11. 제 10 항에 있어서,
    상기 최적화는 반복 프로시저(iterative procedure)를 포함하며, 상기 반복 프로시저에서 리소그래피 시뮬레이션이 수행되는, 웨이퍼 상에 형성될 반도체 디바이스 레이아웃 설계의 프랙처링 또는 마스크 데이터 준비를 위한 방법.
  12. 제 10 항에 있어서,
    상기 내부 전이 샷들을 최적화시키는 단계는 상기 레티클 상의 계산된 패턴에서의 변화들을 생성하며,
    레티클 패턴에서의 변화들에 대한 웨이퍼 패턴의 감도(sensitivity)는 미리 계산되는, 웨이퍼 상에 형성될 반도체 디바이스 레이아웃 설계의 프랙처링 또는 마스크 데이터 준비를 위한 방법.
  13. 레티클 상에 반도체 디바이스 레이아웃 패턴을 형성하기 위한 방법으로서,
    상기 레이아웃 패턴은 상기 레티클을 이용하는 리소그래피 프로세스를 이용하여 웨이퍼 상에 형성되며, 상기 레이아웃 패턴은 사선 패턴을 포함하며, 상기 사선 패턴의 일부는 상기 웨이퍼 상에 일정한 폭 또는 거의 일정한 폭의 트랙을 포함하며, 상기 사선 패턴의 내부 전이 영역은 일 측은 외부 전이 영역 옆에 그리고 다른 측은 중심 코어 영역 옆에 인접하며,
    상기 방법은,
    상기 외부 전이 영역에서 상기 사선 패턴의 일부를 상기 레티클 상에 형성할 수 있는 적어도 3개의 비-오버랩핑 가변-성형 빔(VSB) 외부 전이 샷(shot)들의 세트를 결정하는 단계;
    상기 중심 코어 영역에서 상기 사선 패턴의 일부를 상기 레티클 상에 형성할 수 있는 VSB 코어 샷들의 세트를 결정하는 단계 ― 상기 코어 샷들의 세트에서의 각각의 샷은 상기 코어 샷들의 세트에서의 또 다른 샷과 오버랩 함―;
    상기 레티클 상에 내부 전이 패턴을 형성할 수 있는 적어도 3개의 VSB 내부 전이 샷들의 시리즈를 결정하는 단계 ― 내부 전이 패턴 특징은, 상기 외부 전이 샷들에 의해 정의되는 패턴과 상기 코어 샷들에 의해 정의되는 패턴 사이에서 평활하게 전이하는 것임 ―; 및
    상기 외부 전이 샷들의 세트, 상기 코어 샷들의 세트 및 내부 전이 샷들의 시리즈로 상기 레티클 상에 상기 레이아웃 패턴을 형성하는 단계
    를 포함하는, 레티클 상에 반도체 디바이스 레이아웃 패턴을 형성하기 위한 방법.
  14. 제 13 항에 있어서,
    상기 코어 샷들의 수는, 미리결정된 코어 영역 라인 에지 러프니스(LER)를 초과하지 않는 동안, 최소화되거나 또는 거의 최소화되는, 레티클 상에 반도체 디바이스 레이아웃 패턴을 형성하기 위한 방법.
  15. 제 13 항에 있어서,
    상기 코어 샷들의 세트는 미리결정된 라인 폭 러프니스(LWR)를 갖는 패턴을 상기 레티클 상에 형성할 수 있는, 레티클 상에 반도체 디바이스 레이아웃 패턴을 형성하기 위한 방법.
  16. 제 13 항에 있어서,
    상기 리소그래피 프로세스는 광학적 리소그래피 프로세스를 포함하는, 레티클 상에 반도체 디바이스 레이아웃 패턴을 형성하기 위한 방법.
  17. 제 13 항에 있어서,
    상기 내부 전이 샷들의 시리즈를 결정하는 단계는 상기 레티클 상의 패턴을 계산하기 위해 하전 입자 빔 시뮬레이션을 이용하는 단계를 포함하는, 레티클 상에 반도체 디바이스 레이아웃 패턴을 형성하기 위한 방법.
  18. 제 17 항에 있어서,
    상기 하전 입자 빔 시뮬레이션은, 전방 산란, 후방 산란, 레지스트 확산, 쿨롱 효과, 에칭, 포깅, 로딩 및 레지스트 하전으로 이루어진 그룹 중 적어도 하나를 포함하는, 레티클 상에 반도체 디바이스 레이아웃 패턴을 형성하기 위한 방법.
  19. 제 17 항에 있어서,
    상기 내부 전이 샷들의 시리즈를 결정하는 단계는 상기 웨이퍼 상의 패턴을 계산하기 위해 리소그래피 시뮬레이션을 이용하는 단계를 포함하는, 레티클 상에 반도체 디바이스 레이아웃 패턴을 형성하기 위한 방법.
  20. 제 19 항에 있어서,
    광범위(broad range)한 제조 프로세스 변동들에 걸쳐 일정한 폭의 트랙(constant-width track)과 동일한 폭의 패턴을 상기 웨이퍼 상에 생성하기 위해 상기 내부 전이 샷들의 시리즈를 최적화시키는 단계를 더 포함하는, 레티클 상에 반도체 디바이스 레이아웃 패턴을 형성하기 위한 방법.
  21. 기판 상에 반도체 디바이스 레이아웃 패턴을 형성하기 위한 방법으로서,
    상기 레이아웃 패턴은 사선 패턴을 포함하며, 상기 사선 패턴의 일부는 상기 기판 상에 일정한 폭 또는 거의 일정한 폭의 트랙을 포함하며,
    상기 방법은,
    레티클을 이용하는 단계; 및
    광학적 리소그래피 프로세스 및 상기 레티클을 이용하여 상기 기판 상에 상기 레이아웃 패턴을 형성하는 단계
    를 포함하며,
    레티클 패턴은,
    비-오버랩핑 가변-성형 빔(VSB) 샷들의 세트를 이용하여 상기 사선 패턴의 외부 영역을 형성하는 단계;
    다수의 오버랩핑 VSB 샷들을 이용하여 상기 사선 패턴의 중심 코어 영역을 형성하는 단계; 및
    다수의 VSB 샷들을 이용하여 상기 사선 패턴의 내부 전이 영역을 형성하는 단계 ― 상기 내부 전이 영역은 일 측에서는 상기 중심 코어 영역에 인접하고 맞은편 측에서는 상기 외부 영역에 인접하며, 상기 사선 패턴의 특징들은 상기 중심 코어 영역을 갖는 경계(boundary)로부터 상기 외부 영역을 갖는 경계로 평활하게 전이하는 것이며, 상기 특징들은 라인 에지 러프니스(LER) 및 표면파형(waviness)의 주기로 이루어진 그룹으로부터 선택됨 ―;
    를 포함하는 방법을 이용하여 생성되는, 기판 상에 반도체 디바이스 레이아웃 패턴을 형성하기 위한 방법.
  22. 제 21 항에 있어서,
    상기 기판은 반도체 웨이퍼의 표면을 포함하는, 기판 상에 반도체 디바이스 레이아웃 패턴을 형성하기 위한 방법.
  23. 사선 패턴을 포함하는 반도체 디바이스 레이아웃 설계의 프랙처링 또는 마스크 데이터 준비를 위한 방법으로서,
    표면 상에 상기 사선 패턴의 제 1 패턴 부분을 형성할 수 있는, 비-오버랩핑 가변-성형 빔 샷들의 제 1 세트를 결정하는 단계 ― 상기 제 1 패턴 부분은 제 1 경계를 포함함 ―;
    상기 표면 상에 상기 사선 패턴의 제 2 패턴 부분을 형성할 수 있는, 하전 입자 빔 샷들의 제 2 세트를 결정하는 단계 ― 상기 제 2 패턴 부분은 제 2 경계를 포함함 ―; 및
    상기 제 1 패턴 부분과 상기 제 2 패턴 부분 사이에 삽입되며(interposed) 상기 제 1 경계와 상기 제 2 경계 양자 모두에 인접해 있는 상기 사선 패턴의 제 3 패턴 부분을 상기 표면 상에 형성할 수 있는, 하전 입자 빔 샷들의 시리즈를 결정하는 단계 ― 상기 제 3 패턴 부분은 상기 제 1 패턴 부분과 상기 제 2 패턴 부분 사이에서 평활하게 전이함 ―
    를 포함하는, 사선 패턴을 포함하는 반도체 디바이스 레이아웃 설계의 프랙처링 또는 마스크 데이터 준비를 위한 방법.
  24. 제 23 항에 있어서,
    상기 제 1 패턴 부분은 상기 제 1 경계 부근의 제 1 라인 에지 러프니스(LER)를 포함하며,
    상기 제 2 패턴 부분은 상기 제 2 경계 부근의 제 2 LER을 포함하며,
    상기 제 1 LER은 상기 제 2 LER과 상이하며,
    평활한 전이는 상기 제 1 LER과 상기 제 2 LER 간의 평활한 전이를 포함하는, 사선 패턴을 포함하는 반도체 디바이스 레이아웃 설계의 프랙처링 또는 마스크 데이터 준비를 위한 방법.
  25. 제 23 항에 있어서,
    상기 제 1 패턴 부분은 상기 제 1 경계 부근에서의 제 1 기간을 포함하며,
    상기 제 2 패턴 부분은 상기 제 2 경계 부근에서의 제 2 기간을 포함하며,
    상기 제 1 기간은 상기 제 2 기간과 상이하며,
    평활한 전이는 상기 제 1 기간과 상기 제 2 기간 사이에서의 평활한 전이를 포함하는, 사선 패턴을 포함하는 반도체 디바이스 레이아웃 설계의 프랙처링 또는 마스크 데이터 준비를 위한 방법.
  26. 레티클을 이용하는 리소그래피 프로세스를 이용하여 웨이퍼 상에 형성될 반도체 디바이스 레이아웃 설계의 프랙처링 또는 마스크 데이터 준비를 위한 시스템으로서,
    상기 레이아웃 설계는 사선 패턴을 포함하며, 상기 사선 패턴의 일부는 상기 웨이퍼 상에 일정한 폭 또는 거의 일정한 폭의 트랙을 포함하며, 상기 사선 패턴의 내부 전이 영역은 일 측은 외부 전이 영역 옆에 그리고 다른 측은 중심 코어 영역 옆에 인접하며,
    상기 시스템은,
    상기 외부 전이 영역에서 상기 사선 패턴의 일부를 상기 레티클 상에 형성할 수 있는 적어도 3개의 비-오버랩핑 가변-성형 빔(VSB) 외부 전이 샷들의 세트를 결정하도록 구성된 디바이스;
    상기 중심 코어 영역에서 상기 사선 패턴의 일부를 상기 레티클 상에 형성할 수 있는 VSB 코어 샷들의 세트를 결정하도록 구성된 디바이스 ― 상기 코어 샷들의 세트에서의 각각의 샷은 상기 코어 샷들의 세트에서의 다른 샷과 오버랩함― ;
    상기 레티클 상에 내부 전이 패턴을 형성할 수 있는 적어도 3개의 VSB 내부 전이 샷들의 시리즈를 결정하도록 구성된 디바이스 ― 상기 내부 전이 패턴은 상기 외부 전이 샷들에 의해 정의되는 패턴과 상기 코어 샷들에 의해 정의되는 패턴 사이에서 평활하게 전이함 ―; 및
    상기 외부 전이 샷들의 세트, 상기 코어 샷들의 세트 및 상기 내부 전이 샷들의 시리즈를 출력하도록 구성된 디바이스
    를 포함하는, 레티클을 이용하는 리소그래피 프로세스를 이용하여 웨이퍼 상에 형성될 반도체 디바이스 레이아웃 설계의 프랙처링 또는 마스크 데이터 준비를 위한 시스템.
  27. 레티클을 이용하는 리소그래피 프로세스를 이용하여 웨이퍼 상에 형성될 반도체 디바이스 레이아웃 설계의 프랙처링 또는 마스크 데이터 준비를 위한 방법으로서,
    상기 레이아웃 설계는 사선 패턴을 포함하며, 상기 사선 패턴의 일부는 상기 웨이퍼 상에 일정한 폭 또는 거의 일정한 폭의 트랙을 포함하며, 상기 사선 패턴의 내부 전이 영역은 일 측은 외부 전이 영역 옆에 그리고 다른 측은 중심 코어 영역 옆에 인접하며,
    상기 방법은,
    상기 외부 전이 영역에서 상기 사선 패턴의 일부를 상기 레티클 상에 형성할 수 있는 적어도 3개의 비-오버랩핑 가변-성형 빔(VSB) 외부 전이 샷들을 결정하는 단계;
    상기 중심 코어 영역에서 상기 사선 패턴의 일부를 상기 레티클 상에 형성할 수 있는 VSB 코어 샷들의 세트를 결정하는 단계 ― 상기 코어 샷들의 세트에서의 각각의 샷은 상기 코어 샷들의 세트에서의 다른 샷과 오버랩함 ―;
    상기 내부 전이 영역에서 상기 사선 패턴의 일부를 상기 레티클 상에 형성할 수 있는 적어도 3개의 VSB 내부 전이 샷들의 시리즈를 결정하는 단계 ― 상기 내부 전이 영역에서 상기 사선 패턴의 일부는 내부 전이 영역 패턴 특징을 포함하며, 상기 내부 전이 영역 패턴 특징은 상기 외부 전이 샷들에 의해 정의되는 패턴과 상기 코어 샷들에 의해 정의되는 패턴 사이에서 평활하게 전이하는 것임 ―; 및
    상기 내부 전이 영역에 상기 사선 패턴을 형성하기 위해, 상기 내부 전이 샷들에 의해 결정된 레티클 패턴을, 비-오버랩핑 VSB 샷들을 이용하는 통상의 레티클 패턴에 비교하는 단계
    를 포함하는, 레티클을 이용하는 리소그래피 프로세스를 이용하여 웨이퍼 상에 형성될 반도체 디바이스 레이아웃 설계의 프랙처링 또는 마스크 데이터 준비를 위한 방법.
  28. 제 27 항에 있어서,
    평활하게 전이하는 상기 내부 전이 영역 패턴 특징은 라인 에지 러프니스(LER)를 포함하는, 레티클을 이용하는 리소그래피 프로세스를 이용하여 웨이퍼 상에 형성될 반도체 디바이스 레이아웃 설계의 프랙처링 또는 마스크 데이터 준비를 위한 방법.
  29. 제 27 항에 있어서,
    평활하게 전이하는 상기 내부 전이 영역 패턴 특징은 표면파형의 주기를 포함하는, 레티클을 이용하는 리소그래피 프로세스를 이용하여 웨이퍼 상에 형성될 반도체 디바이스 레이아웃 설계의 프랙처링 또는 마스크 데이터 준비를 위한 방법.
  30. 제 27 항에 있어서,
    상기 비교하는 단계는,
    상기 내부 전이 영역을 다수의 세그먼트들로 분할(segmenting)하는 단계;
    각각의 세그먼트에 대해 제 1 에너지를 계산하는 단계 ― 상기 제 1 에너지는 광학적 리소그래피 프로세스를 이용할 때 상기 내부 전이 샷들에 의해 결정된 레티클 패턴을 갖는 포토마스크를 통해 전달된(transmitted) 에너지의 양임― ;
    각각의 세그먼트에 대해 제 2 에너지를 계산하는 단계 ― 상기 제 2 에너지는 광학적 리소그래피 프로세스를 이용할 때 상기 통상의 레티클 패턴을 갖는 포토마스크를 통해 전달된 에너지의 양임―; 및
    각각의 세그먼트에 대해 상기 제 1 에너지와 상기 제 2 에너지를 비교하는 단계
    를 포함하는, 레티클을 이용하는 리소그래피 프로세스를 이용하여 웨이퍼 상에 형성될 반도체 디바이스 레이아웃 설계의 프랙처링 또는 마스크 데이터 준비를 위한 방법.
  31. 제 27 항에 있어서,
    상기 리소그래피 프로세스는 광학적 리소그래피 프로세스를 포함하는, 레티클을 이용하는 리소그래피 프로세스를 이용하여 웨이퍼 상에 형성될 반도체 디바이스 레이아웃 설계의 프랙처링 또는 마스크 데이터 준비를 위한 방법.
  32. 제 27 항에 있어서,
    상기 내부 전이 샷들의 시리즈를 결정하는 단계는 계산된 내부 전이 패턴을 계산하는 단계를 포함하는, 레티클을 이용하는 리소그래피 프로세스를 이용하여 웨이퍼 상에 형성될 반도체 디바이스 레이아웃 설계의 프랙처링 또는 마스크 데이터 준비를 위한 방법.
  33. 제 32 항에 있어서,
    상기 계산된 내부 전이 패턴을 계산하는 단계는 하전 입자 빔 시뮬레이션을 포함하는, 레티클을 이용하는 리소그래피 프로세스를 이용하여 웨이퍼 상에 형성될 반도체 디바이스 레이아웃 설계의 프랙처링 또는 마스크 데이터 준비를 위한 방법.
  34. 제 33 항에 있어서,
    상기 하전 입자 빔 시뮬레이션은 전방 산란, 후방 산란, 레지스트 확산, 쿨롱 효과, 에칭, 포깅, 로딩 및 레지스트 하전으로 이루어진 그룹으로부터 적어도 하나를 포함하는, 레티클을 이용하는 리소그래피 프로세스를 이용하여 웨이퍼 상에 형성될 반도체 디바이스 레이아웃 설계의 프랙처링 또는 마스크 데이터 준비를 위한 방법.
  35. 제 33 항에 있어서,
    상기 내부 전이 샷들의 시리즈를 결정하는 단계는 상기 웨이퍼 상의 패턴들을 계산하기 위해 리소그래피 시뮬레이션을 이용하는 단계를 포함하는, 레티클을 이용하는 리소그래피 프로세스를 이용하여 웨이퍼 상에 형성될 반도체 디바이스 레이아웃 설계의 프랙처링 또는 마스크 데이터 준비를 위한 방법.
  36. 제 32 항에 있어서,
    상기 비교하는 단계는,
    상기 계산된 내부 전이 패턴 상에 내부 전이 임계치수(CD;critical dimension) 마커를 지정하는 단계;
    상기 통상의 레티클 패턴 상에 통상의 CD 마커를 지정하는 단계; 및
    상기 내부 전이 CD를 상기 통상의 CD와 비교하는 단계
    를 포함하는, 레티클을 이용하는 리소그래피 프로세스를 이용하여 웨이퍼 상에 형성될 반도체 디바이스 레이아웃 설계의 프랙처링 또는 마스크 데이터 준비를 위한 방법.
  37. 제 36 항에 있어서,
    상기 내부 전이 CD를 상기 통상의 CD와 비교하는 단계에서, 평균 거리 측정치(average distance measure)가 비교되는, 레티클을 이용하는 리소그래피 프로세스를 이용하여 웨이퍼 상에 형성될 반도체 디바이스 레이아웃 설계의 프랙처링 또는 마스크 데이터 준비를 위한 방법.
  38. 제 36 항에 있어서,
    상기 내부 전이 CD를 상기 통상의 CD와 비교하는 단계에서, 평균 중심선 위치(average centerline position)가 비교되는, 레티클을 이용하는 리소그래피 프로세스를 이용하여 웨이퍼 상에 형성될 반도체 디바이스 레이아웃 설계의 프랙처링 또는 마스크 데이터 준비를 위한 방법.
  39. 제 36 항에 있어서,
    상기 내부 전이 CD를 상기 통상의 CD와 비교하는 단계에서, 라인 에지 러프니스(LER)가 비교되는, 레티클을 이용하는 리소그래피 프로세스를 이용하여 웨이퍼 상에 형성될 반도체 디바이스 레이아웃 설계의 프랙처링 또는 마스크 데이터 준비를 위한 방법.
  40. 제 36 항에 있어서,
    상기 내부 전이 CD를 상기 통상의 CD와 비교하는 단계에서, 라인 폭 러프니스(LWR)가 비교되는, 레티클을 이용하는 리소그래피 프로세스를 이용하여 웨이퍼 상에 형성될 반도체 디바이스 레이아웃 설계의 프랙처링 또는 마스크 데이터 준비를 위한 방법.
  41. 마스크리스 다이렉트 기입(maskless direct write)을 이용하여 웨이퍼의 표면 상에 형성될 반도체 디바이스 레이아웃 설계의 프랙처링 또는 마스크 데이터 준비를 위한 방법으로서,
    상기 레이아웃 설계는 사선 패턴을 포함하며, 상기 사선 패턴의 일부는 웨이퍼 상에 일정한 폭 또는 거의 일정한 폭의 트랙을 포함하며, 상기 사선 패턴의 내부 전이 영역은 일 측은 외부 전이 영역 옆에 그리고 다른 측은 중심 코어 영역 옆에 인접하며,
    상기 방법은,
    상기 외부 전이 영역에서 상기 사선 패턴의 일부를 상기 표면 상에 형성할 수 있는 적어도 3개의 비-오버랩핑 가변-성형 빔(VSB) 외부 전이 샷들의 세트를 결정하는 단계;
    상기 중심 코어 영역에서 상기 사선 패턴의 일부를 상기 표면 상에 형성할 수 있는VSB 코어 샷들의 세트를 결정하는 단계 ― 상기 코어 샷들의 세트에서의 각각의 샷은 상기 코어 샷들의 세트에서의 또 다른 샷과 오버랩함 ―;
    상기 내부 전이 영역에서 상기 사선 패턴의 일부를 상기 표면 상에 형성할 수 있는 적어도 3개의 VSB 내부 전이 샷들의 시리즈를 결정하는 단계 ― 상기 내부 전이 영역에서의 상기 사선 패턴의 일부는 내부 전이 패턴 특징을 포함하고, 상기 내부 전이 패턴 특징은, 상기 외부 전이 샷들에 의해 정의되는 패턴과 상기 코어 샷들에 의해 정의되는 패턴 간을 평활하게(smoothly) 전이하는 것임―; 및
    상기 내부 전이 영역에서 상기 사선 패턴을 형성하기 위해, 비-오버랩핑 VSB 샷들이 이용되는 통상의 표면 패턴에 대해, 상기 내부 전이 샷들에 의해 결정되는 표면 패턴을 비교하는 단계
    를 포함하는, 마스크리스 다이렉트 기입을 이용하여웨이퍼의 표면 상에 형성될 반도체 디바이스 레이아웃 설계의 프랙처링 또는 마스크 데이터 준비를 위한 방법.
  42. 레티클을 이용한 리소그래피 프로세스를 이용하여 웨이퍼 상에 형성될 반도체 디바이스 레이아웃 설계의 프랙처링 또는 마스크 데이터 준비를 위한 방법으로서,
    상기 레이아웃 설계는 사선 패턴을 포함하며, 상기 사선 패턴의 일부는 웨이퍼 상에 일정한 폭 또는 거의 일정한 폭의 트랙을 포함하며, 상기 사선 패턴의 내부 전이 영역은 일 측은 외부 전이 영역 옆에 그리고 다른 측은 중심 코어 영역 옆에 인접하며,
    상기 방법은,
    상기 외부 전이 영역에서 상기 사선 패턴의 일부를 상기 레티클 상에 형성할 수 있는 적어도 3개의 비-오버랩핑 가변-성형 빔(VSB) 외부 전이 샷들의 세트를 결정하는 단계;
    상기 중심 코어 영역에서 상기 사선 패턴의 일부를 상기 레티클 상에 형성할 수 있는 VSB 코어 샷들의 세트를 결정하는 단계 ― 상기 코어 샷들의 세트에서의 각각의 샷은 상기 코어 샷들의 세트에서의 또 다른 샷과 오버랩함 ―;
    상기 내부 전이 영역에서 상기 사선 패턴의 일부를 상기 레티클 상에 형성할 수 있는 적어도 3개의 VSB 내부 전이 샷들의 시리즈를 결정하는 단계 ― 상기 내부 전이 영역에서의 상기 사선 패턴의 일부는 내부 전이 패턴 특징을 포함하고, 상기 내부 전이 패턴 특징은, 상기 외부 전이 샷들에 의해 정의되는 패턴과 상기 코어 샷들에 의해 정의되는 패턴 간을 평활하게 전이하는 것임―;
    상기 내부 전이 샷들로부터 계산된 패턴 상에 내부 전이 임계치수(CD) 마커를 지정하는 단계;
    상기 외부 전이 샷들로부터 계산된 패턴 상에 외부 전이 CD 마커를 지정하는 단계;
    상기 코어 샷들로부터 계산된 패턴 상에 코어 CD 마커를 지정하는 단계; 및
    상기 내부 전이 CD, 상기 외부 전이 CD, 및 상기 코어 CD를 비교하는 단계
    를 포함하는, 레티클을 이용한 리소그래피 프로세스를 이용하여 웨이퍼 상에 형성될 반도체 디바이스 레이아웃 설계의 프랙처링 또는 마스크 데이터 준비를 위한 방법.
  43. 레티클 상에 반도체 디바이스 레이아웃 패턴을 형성하기 위한 방법으로서,
    상기 레이아웃 패턴은 레티클을 이용한 리소그래피 프로세스를 이용하여 웨이퍼 상에 형성될 것이며, 상기 레이아웃 패턴은 사선 패턴을 포함하며, 상기 사선 패턴의 일부는 상기 웨이퍼 상에 일정한 폭 또는 거의 일정한 폭의 트랙을 포함하며, 상기 사선 패턴의 내부 전이 영역은 일 측은 외부 전이 영역 옆에 그리고 다른 측은 중심 코어 영역 옆에 인접하며,
    상기 방법은,
    상기 외부 전이 영역에서 상기 사선 패턴의 일부를 상기 레티클 상에 형성할 수 있는 적어도 3개의 비-오버랩핑 가변-성형 빔(VSB) 외부 전이 샷들의 세트를 결정하는 단계;
    상기 중심 코어 영역에서 상기 사선 패턴의 일부를 상기 레티클 상에 형성할 수 있는 VSB 코어 샷들의 세트를 결정하는 단계 ― 상기 코어 샷들의 세트에서의 각각의 샷은 상기 코어 샷들의 세트에서의 또 다른 샷과 오버랩함 ―;
    상기 내부 전이 영역에서 상기 사선 패턴의 일부를 상기 레티클 상에 형성할 수 있는 적어도 3개의 VSB 내부 전이 샷들의 시리즈를 결정하는 단계 ― 상기 내부 전이 영역에서의 상기 사선 패턴의 일부는 내부 전이 패턴 특징을 포함하고, 상기 내부 전이 패턴 특징은, 상기 외부 전이 샷들에 의해 정의되는 패턴과 상기 코어 샷들에 의해 정의되는 패턴 간을 평활하게 전이하는 것임 ―;
    상기 내부 전이 영역에서 상기 사선 패턴을 형성하기 위해, 비-오버랩핑 VSB 샷들이 이용되는 통상의 레티클 패턴에 대해, 상기 내부 전이 샷들에 의해 결정되는 레티클 패턴을 비교하는 단계; 및
    상기 외부 전이 샷들의 세트, 상기 코어 샷들의 세트 및 상기 내부 전이 샷들의 시리즈로 상기 레티클 상에 상기 레이아웃 패턴을 형성하는 단계
    를 포함하는, 레티클 상에 반도체 디바이스 레이아웃 패턴을 형성하기 위한 방법.
  44. 웨이퍼의 표면 상에 반도체 디바이스 레이아웃 패턴을 형성하기 위한 방법으로서,
    상기 레이아웃 패턴은 사선 패턴을 포함하며, 상기 사선 패턴의 일부는 웨이퍼 상에 일정한 폭 또는 거의 일정한 폭의 트랙을 포함하며, 상기 사선 패턴의 내부 전이 영역은 일 측은 외부 전이 영역 옆에 그리고 다른 측은 중심 코어 영역 옆에 인접하며,
    상기 방법은,
    상기 외부 전이 영역에서 상기 사선 패턴의 일부를 상기 표면 상에 형성할 수 있는 적어도 3개의 비-오버랩핑 가변-성형 빔(VSB) 외부 전이 샷들의 세트를 결정하는 단계;
    상기 중심 코어 영역에서 사선 패턴의 일부를 상기 표면 상에 형성할 수 있는 VSB 코어 샷들의 세트를 결정하는 단계 ― 상기 코어 샷들의 세트에서의 각각의 샷은 상기 코어 샷들의 세트에서의 또 다른 샷과 오버랩함 ―;
    상기 내부 전이 영역에서 상기 사선 패턴의 일부를 상기 표면 상에 형성할 수 있는 적어도 3개의 VSB 내부 전이 샷들의 시리즈를 결정하는 단계 ― 상기 내부 전이 영역에서의 상기 사선 패턴의 일부는 내부 전이 패턴 특징을 포함하고, 상기 내부 전이 패턴 특징은, 상기 외부 전이 샷들에 의해 정의되는 패턴과 상기 코어 샷들에 의해 정의되는 패턴 간을 평활하게 전이하는 것임 ―;
    상기 내부 전이 영역에서 상기 사선 패턴을 형성하기 위해, 비-오버랩핑 VSB 샷들이 이용되는 통상의 표면 패턴에 대해, 상기 내부 전이 샷들에 의해 결정되는 표면 패턴을 비교하는 단계; 및
    상기 외부 전이 샷들의 세트, 상기 코어 샷들의 세트 및 상기 내부 전이 샷들의 시리즈로 상기 표면 상에 상기 레이아웃 패턴을 형성하는 단계
    를 포함하는, 웨이퍼의 표면 상에 반도체 디바이스 레이아웃 패턴을 형성하기 위한 방법.
  45. 레티클을 이용한 리소그래피 프로세스를 이용하여 웨이퍼 상에 형성될 반도체 디바이스 레이아웃 설계의 프랙처링 또는 마스크 데이터 준비를 위한 시스템으로서,
    상기 레이아웃 설계는 사선 패턴을 포함하며, 상기 사선 패턴의 일부는 웨이퍼 상에 일정한 폭 또는 거의 일정한 폭의 트랙을 포함하며, 상기 사선 패턴의 내부 전이 영역은 일 측은 외부 전이 영역 옆에 그리고 다른 측은 중심 코어 영역 옆에 인접하며,
    상기 시스템은,
    상기 외부 전이 영역에서 상기 사선 패턴의 일부를 상기 레티클 상에 형성할 수 있는 적어도 3개의 비-오버랩핑 가변-성형 빔(VSB) 외부 전이 샷들의 세트를 결정하도록 구성된 디바이스;
    상기 중심 코어 영역에서 상기 사선 패턴의 일부를 상기 레티클 상에 형성할 수 있는 VSB 코어 샷들의 세트를 결정하도록 구성된 디바이스 ― 상기 코어 샷들의 세트에서의 각각의 샷은 상기 코어 샷들의 세트에서의 또 다른 샷과 오버랩함 ―;
    상기 내부 전이 영역에서 상기 사선 패턴의 일부를 상기 레티클 상에 형성할 수 있는 적어도 3개의 VSB 내부 전이 샷들의 시리즈를 결정하도록 구성된 디바이스 ― 상기 내부 전이 영역에서의 상기 사선 패턴의 일부는 내부 전이 패턴 특징을 포함하고, 상기 내부 전이 패턴 특징은, 상기 외부 전이 샷들에 의해 정의되는 패턴과 상기 코어 샷들에 의해 정의되는 패턴 간을 평활하게 전이하는 것임 ―; 및
    상기 내부 전이 영역에서 상기 사선 패턴을 형성하기 위해, 비-오버랩핑 VSB 샷들이 이용되는 통상의 레티클 패턴에 대해, 상기 내부 전이 샷들에 의해 결정되는 레티클 패턴을 비교하도록 구성된 디바이스
    를 포함하는, 웨이퍼 상에 형성될 반도체 디바이스 레이아웃 설계의 프랙처링 또는 마스크 데이터 준비를 위한 시스템.
  46. 마스크리스 다이렉트 기입을 이용하여 웨이퍼의 표면 상에 형성될 반도체 디바이스 레이아웃 설계의 프랙처링 또는 마스크 데이터 준비를 위한 시스템으로서,
    상기 레이아웃 설계는 사선 패턴을 포함하며, 상기 사선 패턴의 일부는 웨이퍼 상에 일정한 폭 또는 거의 일정한 폭의 트랙을 포함하며, 상기 사선 패턴의 내부 전이 영역은 일 측은 외부 전이 영역 옆에 그리고 다른 측은 중심 코어 영역 옆에 인접하며,
    상기 시스템은,
    상기 외부 전이 영역에서 상기 사선 패턴의 일부를 상기 표면 상에 형성할 수 있는적어도 3개의 비-오버랩핑 가변-성형 빔(VSB) 외부 전이 샷들의 세트를 결정하도록 구성된 디바이스;
    상기 중심 코어 영역에서 사선 패턴의 일부를 상기 표면 상에 형성할 수 있는 VSB 코어 샷들의 세트를 결정하도록 구성된 디바이스 ― 상기 코어 샷들의 세트에서의 각각의 샷은 상기 코어 샷들의 세트에서의 또 다른 샷과 오버랩함 ―;
    상기 내부 전이 영역에서 상기 사선 패턴의 일부를 상기 표면 상에 형성할 수 있는 적어도 3개의 VSB 내부 전이 샷들의 시리즈를 결정하도록 구성된 디바이스 ― 상기 내부 전이 영역에서의 상기 사선 패턴의 일부는 내부 전이 패턴 특징을 포함하고, 상기 내부 전이 패턴 특징은, 상기 외부 전이 샷들에 의해 정의되는 패턴과 상기 코어 샷들에 의해 정의되는 패턴 간을 평활하게 전이하는 것임―; 및
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