KR102292045B1 - Low power consumption buffer ic for display - Google Patents

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KR102292045B1
KR102292045B1 KR1020210010751A KR20210010751A KR102292045B1 KR 102292045 B1 KR102292045 B1 KR 102292045B1 KR 1020210010751 A KR1020210010751 A KR 1020210010751A KR 20210010751 A KR20210010751 A KR 20210010751A KR 102292045 B1 KR102292045 B1 KR 102292045B1
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buffer
terminal
display
potential
potential terminal
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KR1020210010751A
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이재훈
장진웅
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주식회사 사피엔반도체
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Abstract

The present specification is to provide a buffer IC for a display that consumes less power than the prior art. In the buffer IC for a display according to the present specification, a gap between a signal output pin (out) and a first potential terminal (gndl) or a signal output pin (out) and a second potential terminal (vddl) is arranged to be small in IC packaging, so that ohmic impedance can be optimized to be the smallest.

Description

저전력 디스플레이용 버퍼 IC{LOW POWER CONSUMPTION BUFFER IC FOR DISPLAY}BUFFER IC FOR LOW POWER CONSUMPTION BUFFER IC FOR DISPLAY

본 발명은 디스플레이에 관한 것이며, 보다 상세하게는 디스플레이의 전력 소모량을 감소시키는 버퍼 회로에 관한 것이다. The present invention relates to a display, and more particularly to a buffer circuit for reducing power consumption of the display.

이 부분에 기술된 내용은 단순히 본 명세서에 기재된 실시예에 대한 배경 정보를 제공할 뿐 반드시 종래 기술을 구성하는 것은 아니다.The content described in this section merely provides background information for the embodiments described herein and does not necessarily constitute prior art.

디스플레이를 구성하는 종래 픽셀은 4개의 접점이 필요하다. 픽셀의 구동에 필요한 전력과 관련된 2개의 접점(Vcc, GND), 가로 방향으로 배열된 픽셀을 동시에 턴온(turn on) 시키는 로우 라인과 연결되는 접점(Row) 및 세로 방향으로 배열된 컬럼 라인과 연결되어 비디오 데이터 신호가 입력되는 접점(Column)이다.A conventional pixel constituting a display needs four contacts. Two contacts (Vcc, GND) related to the power required to drive the pixel, a contact (Row) connected to a row line that simultaneously turns on pixels arranged in a horizontal direction (Row), and a column line arranged in a vertical direction It is a contact point (column) to which the video data signal is input.

이러한 종래 픽셀은 일반적으로 반도체 웨이퍼 상에 증착 방법 등을 통해 구현하는데, 접점의 수가 많을 수록 전사 효율이 낮아질 수 있다. 또한, 최근 마이크로 LED를 이용한 디스플레이 패널에 대한 관심이 증가하면서, 종래 픽셀보다 작은 픽셀회로의 크기가 작아졌다. 따라서, 전력과 관련된 2개의 접점(Vcc, GND)과 픽셀 구동에 필요한 신호(Row, Cloumn)를 함께 공급하여 접점의 개수가 줄어든 픽셀 회로가 제시되고 있다.Such a conventional pixel is generally implemented through a deposition method on a semiconductor wafer, etc., but as the number of contacts increases, the transfer efficiency may be lowered. In addition, as interest in display panels using micro LEDs has recently increased, the size of a pixel circuit smaller than that of a conventional pixel has become smaller. Accordingly, a pixel circuit in which the number of contacts is reduced by supplying two power-related contacts (Vcc, GND) and signals (Row, Cloumn) necessary for driving the pixel together has been proposed.

도 1은 접점이 2개인 픽셀의 전력 공급에 대한 참고도이다.1 is a reference diagram for power supply of a pixel having two contacts.

도 1을 참고하면, 픽셀은 고전위와 비디오 데이터 신호가 입력되는 하나의 접점(Column & Vcc)과 저전위와 가로 방향으로 배열된 픽셀을 동시에 턴온(turn on) 시키는 신호가 입력되는 나머지 접점(Row & GND)를 확인할 수 있다. 일반적으로 픽셀에 구동 능력을 향상시키기 위해서 OP-AMP로 구성된 회로를 통해 픽셀에 전력을 공급한다.Referring to FIG. 1 , the pixel has one contact point (Column & Vcc) to which high potential and video data signals are input, and the other contact point (Row & Vcc) to which a signal for simultaneously turning on low potential and horizontally arranged pixels is input. GND) can be checked. In general, in order to improve the driving capability of the pixel, power is supplied to the pixel through a circuit composed of an OP-AMP.

하지만, OP-AMP는 구동 전류가 증가하면 포화 영역에서 동작하기 때문에 OP-AMP 내 출력 트랜지스터의 드레인 단자에서 전력의 소모가 발생한다. 도 1에 도시된 예시에서 디스플레이 패널이 39x35 픽셀로 구성되어 있고, 각 픽셀당 1mA의 전류를 소모한다고 가정할 경우, 디스플레이 패널 내 1 채널이 소모하는 전력량은 아래와 같다.However, since the OP-AMP operates in the saturation region when the driving current increases, power consumption occurs at the drain terminal of the output transistor in the OP-AMP. In the example shown in FIG. 1 , assuming that the display panel consists of 39x35 pixels and consumes a current of 1mA for each pixel, the amount of power consumed by one channel in the display panel is as follows.

Column 측 소모 전력량 : P = (6.1V-4.3V) x (1mA x 39개) = 58.5mW Column side power consumption: P = (6.1V-4.3V) x (1mA x 39) = 58.5mW

Row 측 소모 전력량 : P = 1.5V x (1mA x 35개) = 52.5mWRow side power consumption: P = 1.5V x (1mA x 35) = 52.5mW

상기와 같이 상당한 량의 전력을 소모하는바 소모 전력량을 감소시킬 수 있는 방법이 필요하다.Since a significant amount of power is consumed as described above, there is a need for a method capable of reducing the amount of power consumed.

등록특허공보 제10-2137636호Registered Patent Publication No. 10-2137636

본 명세서는 종래 기술에 비해 전력 소모량이 적은 디스플레이용 버터 IC를 제공하는 것을 목적으로 한다.An object of the present specification is to provide a butter IC for a display that consumes less power than the prior art.

본 명세서는 상기 언급된 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.The present specification is not limited to the above-mentioned problems, and other problems not mentioned will be clearly understood by those skilled in the art from the following description.

상술한 과제를 해결하기 위한 본 명세서에 따른 디스플레이용 버퍼 IC는 2K개의 신호 입력 핀 및 2K개의 신호 출력 핀을 가진 디스플레이용 버퍼 IC로서, 상기 2K개의 신호 입력 핀과 2K개의 신호 출력 핀 사이에 배치된 K+1개의 제1 전위 단자; 상기 2K개의 신호 입력 핀과 2K개의 신호 출력 핀 사이에 배치된 K개의 제2 전위 단자; 및 상기 각 신호 입력 핀 및 각 신호 출력 핀 사이에 연결된 2K개의 버퍼부;를 포함할 수 있다.The buffer IC for display according to the present specification for solving the above problems is a buffer IC for display having 2K signal input pins and 2K signal output pins, and is disposed between the 2K signal input pins and 2K signal output pins. K+1 first potential terminals; K second potential terminals disposed between the 2K signal input pins and the 2K signal output pins; and 2K buffer units connected between each signal input pin and each signal output pin.

본 명세서의 일 실시예에 따르면, 각 버퍼부는 인접한 다른 버퍼부와 상기 제1 전위 단자 또는 상기 제2 전위 단자 중 적어도 하나를 공유할 수 있다.According to an embodiment of the present specification, each buffer unit may share at least one of the first potential terminal or the second potential terminal with another adjacent buffer unit.

본 명세서의 일 실시예에 따르면, 각 버퍼부는, 2개의 전원단자, 입력 단자 및 출력 단자를 가진 제1 OP-AMP; 및 2개의 전원단자, 입력 단자 및 출력 단자를 가진 제2 OP-AMP;를 포함할 수 있다.According to an embodiment of the present specification, each buffer unit includes: a first OP-AMP having two power terminals, an input terminal and an output terminal; and a second OP-AMP having two power terminals, an input terminal and an output terminal.

본 명세서의 일 실시예에 따르면, 상기 제1 OP-AMP의 입력단자는 각 신호 입력 핀과 1:1로 연결되고, 상기 제1 OP-AMP의 출력단자는 각 제2 OP-AMP의 입력단자과 1:1로 연결되고, 상기 제2 OP-AMP의 출력단자는 각 신호 출력 핀과 1:1로 연결될 수 있다.According to one embodiment of the present specification, the input terminal of the first OP-AMP is connected 1:1 with each signal input pin, and the output terminal of the first OP-AMP is 1 with the input terminal of each second OP-AMP. 1:1, and the output terminal of the second OP-AMP may be 1:1 connected to each signal output pin.

본 명세서의 일 실시예에 따르면, 상기 제2 OP-AMP에 포함된 트랜지스터의 채널 넓이 대 채널 길이의 비율(이하 '제2 W/L 비율')이 상기 제1 OP-AMP에 포함된 트랜지스터의 채널 넓이 대 채널 길이의 비율(이하 '제1 W/L 비율')보다 클 수 있다.According to one embodiment of the present specification, the ratio of the channel width to the channel length of the transistor included in the second OP-AMP (hereinafter, 'second W/L ratio') is the ratio of the transistor included in the first OP-AMP. It may be greater than a ratio of the channel width to the channel length (hereinafter, 'first W/L ratio').

본 명세서의 일 실시예에 따르면, 상기 제2 W/L 비율이 제1 W/L 비율보다 2배 이상일 수 있다.According to an embodiment of the present specification, the second W/L ratio may be twice or more than the first W/L ratio.

본 명세서의 일 실시예에 따르면, 상기 제1 전위 단자는 상기 제2 전위 단자보다 낮은 전위와 연결되는 단자일 수 있다.According to an embodiment of the present specification, the first potential terminal may be a terminal connected to a potential lower than that of the second potential terminal.

본 명세서에 따른 디스플레이용 버퍼 IC는 제3 전위 단자; 제4 전위 단자; 및 상기 각 버퍼부와 각 신호 입력 핀 사이에 연결된 보조 버퍼부;를 더 포함할 수 있다.A buffer IC for a display according to the present specification includes a third potential terminal; a fourth potential terminal; and an auxiliary buffer unit connected between each buffer unit and each signal input pin.

본 명세서의 일 실시예에 따르면, 상기 보조 버퍼부는, 입력단이 상기 신호 입력 핀과 연결되고, 상기 제3 전위 단자와 제4 전위 단자와 연결된 레벨 시프트; 및 출력단이 상기 버퍼부와 연결되고, 상기 제2 전위 단자와 상기 제3 전위 단자와 연결된 제3 OP-AMP;를 포함할 수 있다.According to an embodiment of the present specification, the auxiliary buffer unit includes: a level shift having an input terminal connected to the signal input pin and connected to the third potential terminal and the fourth potential terminal; and a third OP-AMP having an output terminal connected to the buffer unit and connected to the second potential terminal and the third potential terminal.

본 명세서의 일 실시예에 따르면, 상기 제3 전위 단자는 상기 제4 전위 단자보다 낮은 전위와 연결되는 단자일 수 있다.According to an embodiment of the present specification, the third potential terminal may be a terminal connected to a potential lower than that of the fourth potential terminal.

본 명세서에 따른 디스플레이용 버퍼 IC는, M x N개(M, N은 자연수)의 픽셀을 포함하는 픽셀 어레이; 상기 픽셀 어레이에 포함된 픽셀들 중 로우 방향으로 배열된 픽셀들을 연결하는 M개의 로우 라인; 상기 픽셀 어레이에 포함된 픽셀들 중 컬럼 방향으로 배열된 픽셀들을 연결하는 N개의 컬럼 라인; 상기 M개의 로우 라인과 연결된 디스플레이용 버퍼 IC; 및 상기 N개의 컬럼 라인과 연결된 디스플레이용 버퍼 IC;를 포함하는 디스플레이 패널의 일 구성요소가 될 수 있다.A buffer IC for a display according to the present specification includes: a pixel array including M x N (M and N are natural numbers) pixels; M row lines connecting pixels arranged in a row direction among the pixels included in the pixel array; N column lines connecting pixels arranged in a column direction among the pixels included in the pixel array; a buffer IC for a display connected to the M row lines; and a buffer IC for display connected to the N column lines.

본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.Other specific details of the invention are included in the detailed description and drawings.

본 명세서의 일 측면에 따르면, 종래 기술에 비해 전력 소모량이 작은 디스플레이를 제조할 수 있다.According to one aspect of the present specification, it is possible to manufacture a display that consumes less power than the prior art.

본 명세서의 다른 측면에 따르면, 종래 디스플레이 장치의 변형없이 본 명세서에 따른 버퍼 IC가 포함된 디스플레이 패널만 사용하여 디스플레이 장치를 제조할 수 있다.According to another aspect of the present specification, a display device may be manufactured using only the display panel including the buffer IC according to the present specification without modification of the conventional display device.

본 발명의 효과들은 이상에서 언급된 효과로 제한되지 않으며, 언급되지 않은 또 다른 효과들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.Effects of the present invention are not limited to the effects mentioned above, and other effects not mentioned will be clearly understood by those skilled in the art from the following description.

도 1은 접점이 2개인 픽셀의 전력 공급에 대한 참고도이다.
도 2는 본 명세서의 일 실시예에 따른 디스플레이용 버퍼 IC의 참고도이다.
도 3은 본 명세서의 일 실시예에 따른 디스플레이용 버퍼 IC가 픽셀 어레이와 연결된 예시도이다.
도 4는 본 명세서의 다른 실시예에 따른 디스플레이용 버퍼 IC의 참고도이다.
도 5는 본 명세서의 다른 실시예에 따른 디스플레이용 버퍼 IC가 픽셀 어레이와 연결된 예시도이다.
도 6은 본 명세서에 따른 디스플레이용 패널을 이용하여 디스플레이 장치를 구성하는 예시도이다.1 is a reference diagram for power supply of a pixel having two contacts.
2 is a reference diagram of a buffer IC for a display according to an embodiment of the present specification.
3 is an exemplary diagram in which a buffer IC for a display is connected to a pixel array according to an embodiment of the present specification.
4 is a reference diagram of a buffer IC for a display according to another embodiment of the present specification.
5 is an exemplary diagram in which a buffer IC for a display is connected to a pixel array according to another embodiment of the present specification.
6 is an exemplary view of configuring a display device using the display panel according to the present specification.

본 명세서에 개시된 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 명세서가 이하에서 개시되는 실시예들에 제한되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 명세서의 개시가 완전하도록 하고, 본 명세서가 속하는 기술 분야의 통상의 기술자(이하 '당업자')에게 본 명세서의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 명세서의 권리 범위는 청구항의 범주에 의해 정의될 뿐이다. Advantages and features of the invention disclosed herein, and methods of achieving them, will become apparent with reference to the embodiments described below in detail in conjunction with the accompanying drawings. However, the present specification is not limited to the embodiments disclosed below, but may be implemented in various different forms, and only the present embodiments allow the disclosure of the present specification to be complete, and those of ordinary skill in the art to which this specification belongs. It is provided to fully inform those skilled in the art (hereinafter 'those skilled in the art') the scope of the present specification, and the scope of the present specification is only defined by the scope of the claims.

본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 명세서의 권리 범위를 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.The terminology used herein is for the purpose of describing the embodiments and is not intended to limit the scope of the present specification. As used herein, the singular also includes the plural unless specifically stated otherwise in the phrase. As used herein, “comprises” and/or “comprising” does not exclude the presence or addition of one or more other components in addition to the stated components.

명세서 전체에 걸쳐 동일한 도면 부호는 동일한 구성 요소를 지칭하며, "및/또는"은 언급된 구성요소들의 각각 및 하나 이상의 모든 조합을 포함한다. 비록 "제1", "제2" 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.Like reference numerals refer to like elements throughout, and "and/or" includes each and every combination of one or more of the recited elements. Although "first", "second", etc. are used to describe various elements, these elements are not limited by these terms, of course. These terms are only used to distinguish one component from another. Accordingly, it goes without saying that the first component mentioned below may be the second component within the spirit of the present invention.

다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 명세서가 속하는 기술분야의 통상의 기술자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또한, 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.Unless otherwise defined, all terms (including technical and scientific terms) used herein will have the meaning commonly understood by those of ordinary skill in the art to which this specification belongs. In addition, terms defined in a commonly used dictionary are not to be interpreted ideally or excessively unless specifically defined explicitly.

하나의 소자와 다른 소자가 연결된이란 전기적 연결을 의미한다. 이 경우, 하나의 소자와 다른 소자가 직접 연결된 경우와 중간에 다른 소자가 연결된 경우를 모두 포함한다. 또한, 소자의 상태와 관련하여 "온(ON)"은 소자의 활성화된 상태를 지칭하고, "오프(OFF)"는 소자의 비활성화된 상태를 지칭할 수 있다. 이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다.When one element is connected to another element, it means an electrical connection. In this case, both a case in which one element and another element are directly connected and a case in which another element is connected in the middle are included. Also, in relation to the state of the device, “ON” may refer to an activated state of the device, and “OFF” may refer to an inactive state of the device. Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 명세서의 일 실시예에 따른 디스플레이용 버퍼 IC의 참고도이다.2 is a reference diagram of a buffer IC for a display according to an embodiment of the present specification.

도 2를 참조하면, 본 명세서의 일 실시예에 따른 디스플레이용 버퍼 IC(100)는 복수 개의 신호 입력 핀, 복수 개의 신호 출력 핀, 복수 개의 제1 전위 단자, 복수 개의 제2 전위 단자 및 복수 개의 버퍼부를 포함할 수 있다. 이해와 설명의 편의를 위해 도 2에 도시된 예시에 K=3이다.Referring to FIG. 2 , the buffer IC 100 for a display according to an embodiment of the present specification includes a plurality of signal input pins, a plurality of signal output pins, a plurality of first potential terminals, a plurality of second potential terminals, and a plurality of It may include a buffer unit. For convenience of understanding and explanation, K=3 in the example shown in FIG. 2 .

상기 신호 입력 핀(in)은 2K개 일 수 있다. 도 2에서 K=3이므로, 신호 입력 핀(in)은 'in1~in6'까지 6개일 수 있다.The number of signal input pins (in) may be 2K. Since K=3 in FIG. 2 , the number of signal input pins (in) may be 6 from 'in1 to in6'.

상기 신호 출력 핀(out)은 2K개 일 수 있다. 도 2에서 K=3이므로, 신호 출력 핀(out)은 'out1~out6'까지 6개일 수 있다.The number of signal output pins (out) may be 2K. Since K=3 in FIG. 2 , there may be six signal output pins 'out1 to out6'.

상기 제1 전위 단자(gndl)는 K+1개 일 수 있다. 도 2에서 K=3이므로, 제1 전위 단자(gndl)는 4개일 수 있다. 상기 제2 전위 단자(vddl)는 K개 일 수 있다. 도 2에서 K=3이므로, 제2 전위 단자(vddl)는 3개일 수 있다. 상기 제1 전위 단자(gndl)와 상기 상기 제2 전위 단자(vddl) 상기 복수 개의 신호 입력 핀과 복수 개의 신호 출력 핀 사이에 배치될 수 있다. 도 2에 도시된 예시에는 상기 제1 전위 단자(gndl)가 상기 제2 전위 단자(vddl)보다 낮은 전위와 연결되는 단자인 것으로 설정하였다. 그러나 상기 제1 전위 단자와 상기 제2 전위 단자의 개수 및/또는 연결되는 전위의 높고 낮음은 반대로 설정될 수도 있다. 따라서, 본 명세서의 일 실시예에 따른 디스플레이용 버퍼 IC(100)가 반드시 상기 예시에 제한되는 것은 아니다.The number of the first potential terminals gndl may be K+1. Since K=3 in FIG. 2 , there may be four first potential terminals gndl. The number of second potential terminals vddl may be K. Since K=3 in FIG. 2 , there may be three second potential terminals vddl. The first potential terminal gndl and the second potential terminal vddl may be disposed between the plurality of signal input pins and the plurality of signal output pins. In the example shown in FIG. 2 , the first potential terminal gndl is set as a terminal connected to a potential lower than the second potential terminal vddl. However, the number of the first potential terminal and the second potential terminal and/or the high and low potentials to be connected may be set oppositely. Therefore, the buffer IC 100 for display according to an embodiment of the present specification is not necessarily limited to the above example.

상기 버퍼부(110)는 2K개 일 수 있다. 도 2에서 K=3이므로, 버퍼부(110)는 6개일 수 있다. 상기 버퍼부(110)는 각 신호 입력 핀 및 각 신호 출력 핀 사이에 연결될 수 있다.The number of the buffer units 110 may be 2K. Since K=3 in FIG. 2 , there may be six buffer units 110 . The buffer unit 110 may be connected between each signal input pin and each signal output pin.

상기 각 버퍼부는 인접한 다른 버퍼부와 상기 제1 전위 단자 또는 상기 제2 전위 단자 중 적어도 하나를 공유할 수 있다. 도 2를 참조하면, 4번째 신호 입력 핀(in4)과 4번째 신호 출력 핀(out4) 사이에 연결된 제4 버퍼부(110-4), 5번째 신호 입력 핀(in5)과 5번째 신호 출력 핀(out5) 사이에 연결된 제5 버퍼부(110-5), 6번째 신호 입력 핀(in6)과 6번째 신호 출력 핀(out6) 사이에 연결된 제6 버퍼부(110-6)를 표시한 것을 확인할 수 있다. 각 버퍼부(110)는 제1 전위 단자(gndl)과 제2 전위 단자(vdddl)과 연결된다. 이때, 제5 버퍼부(110-5)가 연결된 제1 전위 단자(gndl)는 제4 버퍼부(110-4)와도 연결될 수 있다. 또한, 제5 버퍼부(110-5)가 연결된 제2 전위 단자(vddl)는 제6 버퍼부(110-6)와도 연결될 수 있다. 따라서, 제1 전위 단자(gndl)과 제2 전위 단자(vddl)은, 도 2에 도시된 바와 같이, 교대로 번갈아가면서 배치될 수 있다.Each of the buffer units may share at least one of the first potential terminal and the second potential terminal with other adjacent buffer units. Referring to FIG. 2 , the fourth buffer unit 110-4 connected between the fourth signal input pin in4 and the fourth signal output pin out4, the fifth signal input pin in5 and the fifth signal output pin It is confirmed that the fifth buffer unit 110-5 connected between (out5) and the sixth buffer unit 110-6 connected between the sixth signal input pin (in6) and the sixth signal output pin (out6) are displayed. can Each buffer unit 110 is connected to a first potential terminal gndl and a second potential terminal vdddl. In this case, the first potential terminal gndl to which the fifth buffer unit 110 - 5 is connected may also be connected to the fourth buffer unit 110 - 4 . In addition, the second potential terminal vddl to which the fifth buffer unit 110 - 5 is connected may also be connected to the sixth buffer unit 110 - 6 . Accordingly, the first potential terminal gndl and the second potential terminal vddl may be alternately disposed as shown in FIG. 2 .

상기 각 버퍼부(110)는 제1 OP-AMP(111) 및 제2 OP-AMP(112)를 포함할 수 있다. OP-AMP는 당업자에게 잘 알려져 있다시피, 2개의 전원단자, 입력 단자 및 출력 단자를 가진다. OP-AMP에 포함된 2개의 전원단자는 제1 전위 단자(gndl) 또는 제2 전위 단자(vddl)와 연결된다. 상기 제1 OP-AMP(111)의 입력단자는 각 신호 입력 핀과 1:1로 연결되고, 상기 제1 OP-AMP(111)의 출력단자는 각 제2 OP-AMP(112)의 입력단자과 1:1로 연결되고, 상기 제2 OP-AMP(112)의 출력단자는 각 신호 출력 핀과 1:1로 연결될 수 있다. 따라서, 각 버퍼부(110)에 입력된 신호는 제1 OP-AMP(111) 및 제2 OP-AMP(112)를 거쳐서 출력될 수 있다.Each of the buffer units 110 may include a first OP-AMP 111 and a second OP-AMP 112 . As is well known to those skilled in the art, the OP-AMP has two power terminals, an input terminal and an output terminal. Two power terminals included in the OP-AMP are connected to the first potential terminal gndl or the second potential terminal vddl. The input terminal of the first OP-AMP 111 is connected 1:1 with each signal input pin, and the output terminal of the first OP-AMP 111 is 1 with the input terminal of each second OP-AMP 112 . 1:1, and the output terminal of the second OP-AMP 112 may be 1:1 connected to each signal output pin. Accordingly, the signal input to each buffer unit 110 may be output through the first OP-AMP 111 and the second OP-AMP 112 .

한편, 당업자에게 알려져 있다시피, OP-AMP는 다수의 트랜지스터로 구성될 수 있다. 각각의 트랜지스터는 채널을 구성하는 물질의 넓이와 길이 비율(W/L 비율)에 따라 동작 특성이 달라질 수 있다. 본 명세서의 일 실시예에 따르면, 상기 제2 OP-AMP(112)에 포함된 트랜지스터의 채널 넓이 대 채널 길이의 비율(이하 '제2 W/L 비율')이 상기 제1 OP-AMP(111)에 포함된 트랜지스터의 채널 넓이 대 채널 길이의 비율(이하 '제1 W/L 비율')보다 클 수 있다. 이를 표현하기 위해 도 2에는 제2 OP-AMP(112)의 크기가 제1 OP-AMP(111)의 크기보다 상대적으로 크게 도시하였다. 상기 제2 W/L 비율이 제1 W/L 비율보다 2배 이상일 수 있으며, 일 예로 제2 W/L 비율은 제1 W/L 비율보다 2.7배일 수 있다.Meanwhile, as known to those skilled in the art, the OP-AMP may be composed of a plurality of transistors. Each transistor may have different operating characteristics depending on the width and length ratio (W/L ratio) of the material constituting the channel. According to one embodiment of the present specification, the ratio of the channel width to the channel length of the transistor included in the second OP-AMP 112 (hereinafter, 'second W/L ratio') is the first OP-AMP 111 . ) may be greater than a ratio of a channel width to a channel length (hereinafter, 'first W/L ratio') of the transistor included in . To express this, in FIG. 2 , the size of the second OP-AMP 112 is shown to be relatively larger than the size of the first OP-AMP 111 . The second W/L ratio may be twice or more than the first W/L ratio, and for example, the second W/L ratio may be 2.7 times greater than the first W/L ratio.

한편, 도 2에 도시된 버퍼부(110)에서 '1Ω'으로 표시된 부분은 배선 저항이며, '2Ω'으로 표시된 부분은 트랜지스터 동작시 발생하는 'ON 저항'을 나타낸다.Meanwhile, in the buffer unit 110 illustrated in FIG. 2 , a portion marked with '1Ω' is a wiring resistance, and a portion marked with '2Ω' indicates an 'ON resistance' generated during transistor operation.

도 3은 본 명세서의 일 실시예에 따른 디스플레이용 버퍼 IC가 픽셀 어레이와 연결된 예시도이다.3 is an exemplary diagram in which a buffer IC for a display is connected to a pixel array according to an embodiment of the present specification.

도 3을 참조하면, 본 명세서에 따른 디스플레이 패널은 M x N개(M, N은 자연수)의 픽셀을 포함하는 픽셀 어레이 및 디스플레이용 버퍼 IC를 포함할 수 있다. 상기 픽셀 어레이에 포함된 픽셀들 중 로우(Row) 방향으로 배열된 픽셀들은 M개의 로우 라인(Row line)을 통해 연결될 수 있다. 따라서 동일한 로우 라인에 연결된 픽셀들은 동시에 턴온될 수 있다. 상기 픽셀 어레이에 포함된 픽셀들 중 컬럼(Column) 방향으로 배열된 픽셀들은 N개의 컬럼 라인(Column line)을 통해 연결될 있다. 도 3에 도시된 예시에서, 'M=39', 'N=35'이다. 그러나 도 3에 도시된 예시에 본 명세서에 따른 디스플레이 패널이 제한되는 것은 아니다.Referring to FIG. 3 , the display panel according to the present specification may include a pixel array including M x N (M and N are natural numbers) pixels and a buffer IC for display. Among the pixels included in the pixel array, pixels arranged in a row direction may be connected through M row lines. Accordingly, pixels connected to the same row line may be turned on at the same time. Among the pixels included in the pixel array, pixels arranged in a column direction may be connected through N column lines. In the example shown in FIG. 3 , 'M=39' and 'N=35'. However, the display panel according to the present specification is not limited to the example illustrated in FIG. 3 .

도 1과 동일하게 각 픽셀당 1mA의 전류를 소모한다고 가정할 경우, 도 3에 도시된 디스플레이 패널에서 소모될 수 있는 전력량을 산출하면 아래와 같다.Assuming that a current of 1 mA is consumed per pixel as in FIG. 1 , the amount of power that can be consumed in the display panel shown in FIG. 3 is calculated as follows.

Column 측 소모 전력량 : P = IR2 = (4Ω) x (1mA x 39개)2 = 6mW Column side power consumption: P = IR 2 = (4Ω) x (1mA x 39) 2 = 6mW

Row 측 소모 전력량 : P = IR2 = (4Ω) x (1mA x 35개)2 = 4.9mWRow side power consumption: P = IR 2 = (4Ω) x (1mA x 35) 2 = 4.9mW

도 1에 도시된 종래 디스플레이 패널과 비교할 때, 전력소모량이 현저하게 줄어든 것을 확인할 수 있다. 이와 같은 효과는 IC 패키징에서 신호 출력 핀(out)과 제1 전위 단자(gndl) 또는 신호 출력 핀(out)과 제2 전위 단자(vddl) 사이의 간격을 가깝게 배치하여 Ohmic Impedance를 가장 작아지도록 최적화 할 수 있기 때문이다.As compared to the conventional display panel shown in FIG. 1 , it can be seen that the power consumption is significantly reduced. This effect is achieved by arranging a close distance between the signal output pin (out) and the first potential terminal (gndl) or the signal output pin (out) and the second potential terminal (vddl) in IC packaging to optimize the Ohmic Impedance to be the smallest. because you can

도 4는 본 명세서의 다른 실시예에 따른 디스플레이용 버퍼 IC의 참고도이다.4 is a reference diagram of a buffer IC for a display according to another embodiment of the present specification.

도 4를 참조하면, 도 2와 달리 K=5인 실시예인 것을 확인할 수 있다. 따라서 도 4에 도시된 실시예는 10개의 신호 입력 핀(in1~in10), 10개의 신호 출력 핀(out1~out10)를 포함할 수 있다. 도 2에 도시된 실시예와 달리, 도 4에 도시된 실시예에서 제1 전위 단자는 6개의 'vccl'로 표시되며, 제2 전위 단자는 5개의 'vcch'로 표시된다. 상기 제1 전위 단자(vccl)와 상기 제2 전위 단자(vcch)는 상기 신호 입력 핀(in)과 신호 출력 핀(out) 사이에 배치되는 것과 교대로 번갈아가며 배치될 수 있는 점은 도 2에 도시된 실시예와 동일하다. 또한 마찬가지로, 신호 출력 핀(out)과 제2 전위 단자(vcch) 사이의 간격을 가깝게 배치하여 Ohmic Impedance를 가장 작아지도록 최적화될 수 있다.Referring to FIG. 4 , unlike FIG. 2 , it can be confirmed that the embodiment is K=5. Accordingly, the embodiment shown in FIG. 4 may include 10 signal input pins in1 to in10 and 10 signal output pins out1 to out10. Unlike the embodiment shown in FIG. 2 , in the embodiment shown in FIG. 4 , the first potential terminal is denoted by six 'vccl', and the second potential terminal is denoted by five 'vcch'. The point in FIG. 2 that the first potential terminal vccl and the second potential terminal vcch may be alternately disposed between those disposed between the signal input pin in and the signal output pin out is shown in FIG. It is the same as the illustrated embodiment. Also, similarly, the ohmic impedance may be minimized by arranging a close distance between the signal output pin out and the second potential terminal vcch.

반면 도 2에 도시된 실시예와 달리, 본 명세서의 다른 실시예에 따른 디스플레이용 버퍼 IC(200)는 제3 전위 단자(gndl), 제4 전위 단자(vddl) 및 상기 각 버퍼부(110)와 각 신호 입력 핀 사이에 연결된 보조 버퍼부(120)를 더 포함할 수 있다. 상기 제3 전위 단자(gndl)와 제4 전위 단자(vddl)의 개수는 상기 신호 입력 핀 또는 신호 출력 핀의 개수와 반드시 연관이 있을 필요는 없으며, 도 4에 도시된 바와 같이, 디스플레이용 버퍼 IC(200)의 양 끝 부분에 한 쌍씩 배치될 수 있다.On the other hand, unlike the embodiment shown in FIG. 2 , the buffer IC 200 for display according to another embodiment of the present specification includes a third potential terminal gndl, a fourth potential terminal vddl, and each of the buffer units 110 . and an auxiliary buffer unit 120 connected between each signal input pin. The number of the third potential terminal gndl and the fourth potential terminal vddl is not necessarily related to the number of the signal input pin or the signal output pin, and as shown in FIG. 4 , the buffer IC for display A pair of 200 may be disposed at both ends.

한편, 상기 제3 전위 단자(gndl)는 상기 제4 전위 단자(vddl)보다 낮은 전위와 연결되는 단자로 설정하였다. 그러나 상기 제3 전위 단자(gndl)와 상기 제4 전위 단자(vddl)의 개수 및/또는 연결되는 전위의 높고 낮음은 반대로 설정될 수도 있다. 따라서, 본 명세서의 다른 실시예에 따른 디스플레이용 버퍼 IC(200)가 반드시 상기 예시에 제한되는 것은 아니다.Meanwhile, the third potential terminal gndl is set as a terminal connected to a potential lower than the fourth potential terminal vddl. However, the number of the third potential terminal gndl and the fourth potential terminal vddl and/or the high and low potentials connected to each other may be set in the opposite direction. Accordingly, the buffer IC 200 for display according to another embodiment of the present specification is not necessarily limited to the above example.

상기 보조 버퍼부(110)는 입력단이 상기 신호 입력 핀(in)과 연결되고, 상기 제3 전위 단자(gndl)와 제4 전위 단자(vddl)와 연결된 레벨 시프트(L/S) 및 출력단이 상기 버퍼부(110)와 연결되고, 상기 제2 전위 단자(vcch)와 상기 제3 전위 단자(gndl)와 연결된 제3 OP-AMP(113)를 포함할 수 있다. 도 4에 도시된 예시에서 제1 OP-AMP(111)과 제3 OP-AMP(113)는 반전 버퍼로 도시되어 있으나, 이 역시 일 실시예임을 이해해야 한다.The auxiliary buffer unit 110 has an input terminal connected to the signal input pin in, a level shift L/S connected to the third potential terminal gndl and a fourth potential terminal vddl, and an output terminal connected to the output terminal. It may include a third OP-AMP 113 connected to the buffer unit 110 and connected to the second potential terminal vcch and the third potential terminal gndl. In the example shown in FIG. 4 , the first OP-AMP 111 and the third OP-AMP 113 are illustrated as inverting buffers, but it should be understood that this is also an embodiment.

도 5는 본 명세서의 다른 실시예에 따른 디스플레이용 버퍼 IC가 픽셀 어레이와 연결된 예시도이다.5 is an exemplary diagram in which a buffer IC for a display is connected to a pixel array according to another embodiment of the present specification.

도 5를 참조하면, 도 3에 도시된 실시예와 달리 컬럼 라인(Cloumn line)측에 본 명세서의 다른 실시예에 따른 디스플레이용 버퍼 IC(200)가 연결된 차이점을 확인할 수 있다. 앞서 '발명의 배경이 되는 기술'에서 언급하였듯이, 점이 2개인 픽셀은 고전위와 비디오 데이터 신호가 입력되는 하나의 접점(Column & Vcc)과 저전위와 가로 방향으로 배열된 픽셀을 동시에 턴온(turn on) 시키는 신호가 입력되는 나머지 접점(Row & GND)을 가질 수 있다. 이때, 디스플레이 패널의 일반적인 비디오 데이터 신호가 약 0~1.8V 사이의 전압 신호가 고전위 신호로서 보다 잘 전달하기 위해 본 명세서의 다른 실시예에 따른 디스플레이용 버퍼 IC(200)가 N개의 컬럼 라인과 연결될 수 있다.Referring to FIG. 5 , it can be seen that the buffer IC 200 for display according to another embodiment of the present specification is connected to a column line side, unlike the embodiment shown in FIG. 3 . As mentioned in the 'technology behind the invention', a pixel with two dots simultaneously turns on a single contact point (Column & Vcc) to which a high potential and a video data signal are input, and a pixel arranged in a low potential and a horizontal direction at the same time. It may have the remaining contacts (Row & GND) to which the signal to be made is input. At this time, in order to better transfer the general video data signal of the display panel as a voltage signal between about 0 to 1.8V as a high potential signal, the buffer IC 200 for display according to another embodiment of the present specification includes N column lines and can be connected

도 6은 본 명세서에 따른 디스플레이용 패널을 이용하여 디스플레이 장치를 구성하는 예시도이다.6 is an exemplary view of configuring a display device using the display panel according to the present specification.

도 6을 참조하면, 도 3 또는 도 5에 도시된 35x39 디스플레이용 패널을 8개 사용하여 140x78 해상도를 가진 디스플레이 장치를 구성한 것을 확인할 수 있다. 본 명세서에 따른 디스플레이용 패널은 종래 비디오 신호 및 로우 신호를 출력하는 장치를 변형시키기 않고, 디스플레이 장치를 구성할 수 있는 장점이 있다.Referring to FIG. 6 , it can be seen that a display device having a resolution of 140x78 is configured using eight 35x39 display panels shown in FIG. 3 or 5 . The display panel according to the present specification has the advantage of being able to configure a display device without modifying a conventional device for outputting a video signal and a raw signal.

이상, 첨부된 도면을 참조로 하여 본 명세서의 실시예를 설명하였지만, 본 명세서가 속하는 기술분야의 통상의 기술자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며, 제한적이 아닌 것으로 이해해야만 한다.In the above, the embodiments of the present specification have been described with reference to the accompanying drawings, but those of ordinary skill in the art to which this specification belongs can realize that the present invention may be embodied in other specific forms without changing the technical spirit or essential features thereof. you will be able to understand Therefore, it should be understood that the embodiments described above are illustrative in all respects and not restrictive.

100, 200 : 디스플레이용 버퍼 IC
110 : 버퍼부
111 : 제1 OP-AMP
112 : 제2 OP-AMP
113 : 제3 OP-AMP100, 200: Buffer IC for display
110: buffer unit
111: first OP-AMP
112: second OP-AMP
113: third OP-AMP

Claims (12)

2K개의 신호 입력 핀 및 2K개의 신호 출력 핀을 가진 디스플레이용 버퍼 IC로서,
상기 2K개의 신호 입력 핀과 2K개의 신호 출력 핀 사이에 배치된 K+1개의 제1 전위 단자;
상기 2K개의 신호 입력 핀과 2K개의 신호 출력 핀 사이에 배치된 K개의 제2 전위 단자; 및
상기 각 신호 입력 핀 및 각 신호 출력 핀 사이에 연결된 2K개의 버퍼부;를 포함하며,
각 버퍼부는 인접한 다른 버퍼부와 상기 제1 전위 단자 또는 상기 제2 전위 단자 중 적어도 하나를 공유하고,
각 버퍼부는,
2개의 전원단자, 입력 단자 및 출력 단자를 가진 제1 OP-AMP; 및
2개의 전원단자, 입력 단자 및 출력 단자를 가진 제2 OP-AMP;를 포함하는,디스플레이용 버퍼 IC.A buffer IC for display with 2K signal input pins and 2K signal output pins, comprising:
K+1 first potential terminals disposed between the 2K signal input pins and the 2K signal output pins;
K second potential terminals disposed between the 2K signal input pins and the 2K signal output pins; and
2K buffer units connected between each signal input pin and each signal output pin;
Each buffer section shares at least one of the first potential terminal or the second potential terminal with another adjacent buffer section,
Each buffer unit,
a first OP-AMP having two power terminals, an input terminal and an output terminal; and
A second OP-AMP having two power terminals, an input terminal and an output terminal; Containing, Buffer IC for display. 삭제delete 삭제delete 청구항 1에 있어서,
상기 제1 OP-AMP의 입력단자는 각 신호 입력 핀과 1:1로 연결되고,
상기 제1 OP-AMP의 출력단자는 각 제2 OP-AMP의 입력단자과 1:1로 연결되고,
상기 제2 OP-AMP의 출력단자는 각 신호 출력 핀과 1:1로 연결된, 디스플레이용 버퍼 IC. The method according to claim 1,
The input terminal of the first OP-AMP is connected 1:1 with each signal input pin,
The output terminal of the first OP-AMP is connected 1:1 with the input terminal of each second OP-AMP,
The output terminal of the second OP-AMP is 1:1 connected to each signal output pin, a buffer IC for display. 청구항 4에 있어서,
상기 제2 OP-AMP에 포함된 트랜지스터의 채널 넓이 대 채널 길이의 비율(이하 '제2 W/L 비율')이 상기 제1 OP-AMP에 포함된 트랜지스터의 채널 넓이 대 채널 길이의 비율(이하 '제1 W/L 비율')보다 큰 것이 특징인, 디스플레이용 버퍼 IC. 5. The method according to claim 4,
The ratio of the channel width to the channel length of the transistor included in the second OP-AMP (hereinafter, 'second W/L ratio') is the ratio of the channel width to the channel length of the transistor included in the first OP-AMP (hereinafter referred to as the 'second W/L ratio') A buffer IC for display, characterized in that it is greater than the 'first W/L ratio'). 청구항 5에 있어서,
상기 제2 W/L 비율이 제1 W/L 비율보다 2배 이상인, 디스플레이용 버퍼 IC.6. The method of claim 5,
The second W/L ratio is twice or more than the first W/L ratio, a buffer IC for a display. 청구항 1에 있어서,
상기 제1 전위 단자는 상기 제2 전위 단자보다 낮은 전위와 연결되는 단자인, 디스플레이용 버퍼 IC.The method according to claim 1,
and the first potential terminal is a terminal connected to a potential lower than the second potential terminal. 청구항 1에 있어서,
제3 전위 단자;
제4 전위 단자; 및
상기 각 버퍼부와 각 신호 입력 핀 사이에 연결된 보조 버퍼부;를 더 포함하는 디스플레이용 버퍼 IC.The method according to claim 1,
a third potential terminal;
a fourth potential terminal; and
Buffer IC for display further comprising; an auxiliary buffer unit connected between each buffer unit and each signal input pin. 청구항 8에 있어서,
상기 보조 버퍼부는,
입력단이 상기 신호 입력 핀과 연결되고, 상기 제3 전위 단자와 제4 전위 단자와 연결된 레벨 시프트; 및
출력단이 상기 버퍼부와 연결되고, 상기 제2 전위 단자와 상기 제3 전위 단자와 연결된 제3 OP-AMP;를 포함하는 디스플레이용 버퍼 IC.9. The method of claim 8,
The auxiliary buffer unit,
a level shift having an input terminal connected to the signal input pin and connected to the third potential terminal and the fourth potential terminal; and
and a third OP-AMP having an output terminal connected to the buffer unit and connected to the second potential terminal and the third potential terminal. 청구항 8에 있어서,
상기 제3 전위 단자는 상기 제4 전위 단자보다 낮은 전위와 연결되는 단자인, 디스플레이용 버퍼 IC.9. The method of claim 8,
and the third potential terminal is a terminal connected to a potential lower than the fourth potential terminal. M x N개(M, N은 자연수)의 픽셀을 포함하는 픽셀 어레이;
상기 픽셀 어레이에 포함된 픽셀들 중 로우 방향으로 배열된 픽셀들을 연결하는 M개의 로우 라인;
상기 픽셀 어레이에 포함된 픽셀들 중 컬럼 방향으로 배열된 픽셀들을 연결하는 N개의 컬럼 라인;
상기 M개의 로우 라인과 연결된 청구항 1, 청구항 4 내지 청구항 7 중 어느 한 청구항에 따른 디스플레이용 버퍼 IC; 및
상기 N개의 컬럼 라인과 연결된 청구항 1, 청구항 4 내지 청구항 7 중 어느 한 청구항에 따른 디스플레이용 버퍼 IC;를 포함하는 디스플레이 패널.a pixel array including M x N pixels (M, N being a natural number);
M row lines connecting pixels arranged in a row direction among the pixels included in the pixel array;
N column lines connecting pixels arranged in a column direction among the pixels included in the pixel array;
a buffer IC for a display according to any one of claims 1 and 4 to 7 connected to the M row lines; and
A display panel comprising a; the display buffer IC according to any one of claims 1 and 4 to 7 connected to the N column lines. M x N개(M, N은 자연수)의 픽셀을 포함하는 픽셀 어레이;
상기 픽셀 어레이에 포함된 픽셀들 중 로우 방향으로 배열된 픽셀들을 연결하는 M개의 로우 라인;
상기 픽셀 어레이에 포함된 픽셀들 중 컬럼 방향으로 배열된 픽셀들을 연결하는 N개의 컬럼 라인;
상기 M개의 로우 라인과 연결된 청구항 1, 청구항 4 내지 청구항 7 중 어느 한 청구항에 따른 디스플레이용 버퍼 IC; 및
상기 N개의 컬럼 라인과 연결된 청구항 8 내지 청구항 10 중 어느 한 청구항에 따른 디스플레이용 버퍼 IC;를 포함하는 디스플레이 패널.a pixel array including M x N pixels (M, N being a natural number);
M row lines connecting pixels arranged in a row direction among the pixels included in the pixel array;
N column lines connecting pixels arranged in a column direction among the pixels included in the pixel array;
a buffer IC for a display according to any one of claims 1 and 4 to 7 connected to the M row lines; and
A display panel comprising a; the display buffer IC according to any one of claims 8 to 10 connected to the N column lines.
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