KR102279316B1 - 신호 변조 및 복조 방법 및 장치 - Google Patents

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Abstract

통신 시스템에서 신호 변조 및 복조 방법 및 장치가 개시된다. 본 발명의 일 실시예에 따른 송신 노드의 동작 방법은, 제1 입력 신호 및 제2 입력 신호를 수신하는 단계, 상기 제1 입력 신호를 클럭의 주기를 기초로 변조하여 제1 변조 신호를 생성하는 단계, 상기 제2 입력 신호를 상기 클럭의 주기를 기초로 변조하여 제2 변조 신호를 생성하는 단계, 상기 제1 변조 신호 및 상기 제2 변조 신호에 대한 합산을 수행하여 출력 신호를 생성하는 단계 및 상기 출력 신호를 수신 노드에 전송하는 단계를 포함할 수 있다.

Description

신호 변조 및 복조 방법 및 장치{METHOD AND APPARATUS FOR MODULATING AND DEMODULATING}
본 발명은 광학 카메라를 사용한 통신 기술에 관한 것으로, 더욱 상세하게는 광학 카메라를 사용한 통신 시스템에서 신호 변조 및 복조 방법에 관한 것이다.
정보통신 기술의 발전과 더불어 다양한 무선 통신 기술이 개발되고 있다. 가시광 통신(Visible Light Communication; VLC)은 LED(Light Emitting Diode)를 사용하여 수행될 수 있다. 가시광 통신 기술은 IEEE(Institute of Electrical and Electronics Engineers) 802.15.7에서 표준화되었으며, IEEE 802.15.7은 PHY(physical) 계층 및 MAC(medium access control) 계층의 기술들을 규정하고 있다. 특히, IEEE 802.15.7은 LoS(Line of Sight) 환경에서 고속 데이터 송수신을 위한 기술들을 규정하고 있으며, IEEE 802.15.7에 규정된 기술들은 실제 통신 환경에 적용되기 어려운 문제점이 있다.
IEEE 802.15.7의 개선 필요성에 따라 IEEE 802.15.7m의 표준화가 진행되었다. IEEE 802.15.7m은 OWC(Optical Wireless Communication) 기술을 규정하고 있으며, OWC 기술은 LiFi(Light Fidelity) 기술, OCC(Optical Camera Communication) 기술, 및 LED-ID(LED Identification) 기술 등을 포함할 수 있다.
OWC 기반의 통신 시스템은 수신 노드의 카메라의 프레임 속도를 기초로 송신 노드의 변조 대역폭이 결정될 수 있다. 송신 노드에서 고주파수 대역을 입력 신호의 변조 대역폭으로 사용하는 경우 카메라의 프레임 속도보다 송신 노드의 LED(Light Emitting Diode)의 점멸 속도가 빠를 수 있고, 이로 인해 수신 노드에서 언더 샘플링이 발생할 수 있다. 따라서, OWC 기반의 통신 시스템의 송신 노드는 저주파수 대역을 입력 신호의 변조 대역폭으로 사용하는 경우가 일반적이다. 한편, OWC 기반의 통신 시스템에서 송신 노드에서 저역 변조 대역폭을 통해 입력 신호를 변조하여 수신 노드에 전송하는 경우, OWC 기반의 통신 시스템의 전송 속도가 제한되어 통신 시스템의 효율이 낮아질 수 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 하나의 송신 노드가 수신 노드에 전송하는 출력 신호로 송신 노드가 수신한 복수의 입력 신호를 전송하는 신호 변조 및 복조 방법을 제공하는 데 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 실시예 따른 송신 노드의 동작 방법은 제1 입력 신호 및 제2 입력 신호를 수신하는 단계, 상기 제1 입력 신호를 클럭의 주기를 기초로 변조하여 제1 변조 신호를 생성하는 단계, 상기 제2 입력 신호를 상기 클럭의 주기를 기초로 변조하여 제2 변조 신호를 생성하는 단계, 상기 제1 변조 신호 및 상기 제2 변조 신호에 대한 합산을 수행하여 출력 신호를 생성하는 단계 및 상기 출력 신호를 수신 노드에 전송하는 단계를 포함할 수 있다.
여기서, 상기 제1 변조 신호를 생성하는 단계는, 상기 클럭이 on 상태로 동작하는 경우, 상기 제1 입력 신호를 변조하여 상기 제1 변조 신호를 생성하는 단계를 포함할 수 있다.
여기서, 상기 제1 변조 신호를 생성하는 단계는, 상기 출력 신호를 상기 수신 노드에 전송하는 경우, 상기 출력 신호에 포함된 상기 제1 변조 신호가 제1 전력으로 상기 수신 노드에 전송되도록, 상기 제1 입력 신호를 변조하여 제1 변조 신호를 생성하는 단계를 포함할 수 있다.
여기서, 상기 제2 변조 신호를 생성하는 단계는, 상기 클럭이 off 상태로 동작 하는 경우, 상기 제2 입력 신호를 변조하여 상기 제2 변조 신호를 생성하는 단계를 포함할 수 있다.
여기서, 상기 제2 변조 신호를 생성하는 단계는, 상기 출력 신호를 상기 수신 노드에 전송하는 경우, 상기 출력 신호에 포함된 상기 제2 변조 신호가 제2 전력으로 상기 수신 노드에 전송되도록 제2 입력 신호를 변조하여 상기 제2 변조 신호를 생성하는 단계를 포함할 수 있다.
여기서, 상기 출력 신호를 수신 노드에 전송하는 단계는, 상기 송신 노드에 포함된 LED 어레이를 점멸 시키는 방식으로 상기 출력 신호를 수신 노드에 전송할 수 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 실시예 따른 수신 노드의 동작 방법은, 송신 노드의 점멸 상태를 촬영하여 점멸 이미지를 획득하는 단계, 상기 점멸 이미지를 기초로 수신 신호를 획득하는 단계, 상기 수신 신호를 기초로 그레이 스케일 이미지를 획득하는 단계, 상기 그레이 스케일 이미지를 기초로 제1 입력 신호 및 제2 입력 신호를 획득하는 단계 및 상기 제1 입력 신호 및 상기 제2 입력 신호를 복조하여 제1 데이터 및 제2 데이터를 획득하는 단계를 포함할 수 있다.
여기서, 상기 제1 입력 신호 및 상기 제2 입력 신호를 획득하는 단계는, 상기 그레이 스케일 이미지 중 제1 길이를 갖는 부분 및 제2 길이를 갖는 부분을 분류하여 상기 제1 입력 신호 및 상기 제2 입력 신호의 비트 값을 획득하는 단계를 포함할 수 있다.
여기서, 상기 제1 입력 신호 및 상기 제2 입력 신호를 획득하는 단계는, 상기 그레이 스케일 이미지 중 제1 밝기를 갖는 부분 및 제2 밝기를 갖는 부분을 분류하여, 상기 제1 입력 신호 및 상기 제2 입력 신호를 획득하는 단계를 포함할 수 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 또 다른 실시예 따른 송신 노드는 프로세서(processor), 상기 프로세서의 제어에 따라 점멸하는 LED 어레이(Light Emitting Diode array), 상기 프로세서에 의해 실행되는 하나 이상의 명령들이 저장된 메모리(memory)를 포함할 수 있고, 상기 하나 이상의 명령들은, 제1 입력 신호 및 제2 입력 신호를 수신하고, 상기 제1 입력 신호를 클럭의 주기를 기초로 변조하여 제1 변조 신호를 생성하고, 상기 제2 입력 신호를 상기 클럭의 주기를 기초로 변조하여 제2 변조 신호를 생성하고, 상기 제1 변조 신호 및 상기 제2 변조 신호에 대한 합산을 수행하여 출력 신호를 생성하고 그리고. 상기 출력 신호를 수신 노드에 전송하도록 실행될 수 있다.
여기서, 상기 제1 변조 신호를 생성하는 경우, 상기 하나 이상의 명령들은, 상기 클럭이 on 상태로 동작하는 경우, 제1 입력 신호를 변조하여 제1 변조 신호를 생성하도록 실행될 수 있다.
여기서, 제1 변조 신호를 생성하는 경우, 상기 하나 이상의 명령들은, 상기 출력 신호를 상기 수신 노드에 전송하는 경우, 상기 출력 신호에 포함된 상기 제1 변조 신호가 제1 전력으로 상기 수신 노드에 전송되도록 상기 제1 입력 신호를 변조하도록 실행될 수 있다.
여기서, 상기 제2 변조 신호를 생성하는 경우, 상기 하나 이상의 명령들은, 상기 클럭이 off 상태로 동작하는 경우, 상기 제2 입력 신호를 변조하여 상기 제2 변조 신호를 생성하도록 실행되는, 송신 노드.
여기서, 상기 제2 변조 신호를 생성하는 경우, 상기 하나 이상의 명령들은,
상기 출력 신호를 상기 수신 노드에 전송하는 경우, 상기 출력 신호에 포함된 상기 제2 변조 신호가 제2 전력으로 상기 수신 노드에 전송되도록 상기 제2 입력 신호를 변조하도록 실행될 수 있다.
여기서, 상기 출력 신호를 수신 노드에 전송하는 경우, 상기 하나 이상의 명령들은, 상기 LED 어레이를 점멸 시키는 방식으로 상기 출력 신호를 상기 수신 노드에 전송하도록 실행될 수 있다.
본 발명의 일 실시예에 따르면, 송신 노드가 하나의 출력 신호를 통해 복수의 입력 신호를 수신 노드에 전송하는 바, 통신 시스템에서 신호 전송 속도가 향상될 수 있다.
도 1은 본 발명의 일 실시예에 따른 통신 시스템의 개념도이다.
도 2는 본 발명의 일 실시예에 따른 통신 노드의 블록도이다.
도 3은 본 발명의 일 실시예에 따른 송신 모듈의 블록도이다.
도 4는 본 발명의 일 실시예에 따른 송신 처리부의 블록도이다.
도 5는 본 발명의 일 실시예에 따른 출력 신호 생성 방법의 개념도이다.
도 6은 본 발명의 일 실시예에 따른 수신 모듈의 블록도이다.
도 7은 본 발명의 일 실시예에 따른 그레이스케일 이미지의 개념도이다.
도 8은 본 발명의 일 실시예에 따른 신호 획득 방법의 개념도이다.
도 9는 본 발명의 일 실시예에 따른 통신 시스템의 순서도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 및/또는 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가진 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 본 발명을 설명함에 있어 전체적인 이해를 용이하게 하기 위하여 도면상의 동일한 구성요소에 대해서는 동일한 참조 부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
본 발명에 따른 실시예들이 적용되는 통신 시스템(communication system)이 설명될 것이다. 본 발명에 따른 실시예들이 적용되는 통신 시스템은 아래 설명된 내용에 한정되지 않으며, 본 발명에 따른 실시예들은 다양한 통신 시스템에 적용될 수 있다. 여기서 통신 시스템은 통신 네트워크(network)와 동일한 의미로 사용될 수 있다.
도 1은 본 발명의 일 실시예에 따른 통신 시스템의 개념도이다.
도 1을 참조하면, 통신 시스템은 송신 노드(110), 제1 수신 노드(120) 및 제2 수신 노드(130)를 포함할 수 있다. 송신 노드(110), 제1 수신 노드(120) 및 제2 수신 노드(130) 각각은 IEEE(Institute of Electrical and Electronics Engineers) 802.15.7(예를 들어, IEEE 802.15.7m)에 규정된 통신 방식들을 사용하여 통신을 수행할 수 있다.
예를 들어 송신 노드(110), 제1 수신 노드(120) 및 제2 수신 노드(130) 각각은 LED(Light Emitting Diode) 및 카메라를 포함할 수 있고, LED를 점멸시킴으로써 신호를 전송할 수 있고, 카메라에 의해 촬영된 LED의 점멸 상태에 기초하여 신호를 획득할 수 있다. 송신 노드(110), 제1 수신 노드(120) 및 제2 수신 노드(130) 각각은 센서(sensor)노드, IoT(Internet of Things) 노드, 스마트폰(smart phone) 등일 수 있다. 송신 노드(110), 제1 수신 노드(120) 및 제2 수신 노드(130) 각각은 통신 노드일 수 있고, 통신 노드는 다음과 같이 구성될 수 있다.
도 2는 본 발명의 일 실시예에 따른 통신 노드의 블록도이다.
도 2를 참조하면 통신 노드(200)는 프로세서(210), 메모리(220), 송신 모듈(230) 및 수신 모듈(240)을 포함할 수 있다. 또한, 통신 노드(200)는 저장 장치(250)등을 더 포함할 수 있다. 통신 노드(200)에 포함된 각각의 구성요소들은 버스(bus)에 의해 연결되어 서로 통신을 수행할 수 있다.
다만, 통신 노드(200)에 포함된 각각의 구성요소들은 공통 버스(260)가 아니라, 프로세서(210)를 중심으로 개별 인터페이스 또는 개별 버스를 통하여 연결될 수도 있다. 예를 들어, 프로세서(210)는 메모리(220), 송신 모듈(230), 수신 모듈(240) 및 저장 장치(250) 중 적어도 하나와 전용 인터페이스를 통하여 연결될 수도 있다.
프로세서(210)는 메모리(220) 및 저장 장치(250) 중에서 적어도 하나에 저장된 프로그램 명령(program command)을 실행할 수 있다. 프로세서(210)는 중앙 처리 장치(central processing unit, CPU), 그래픽 처리 장치(graphics processing unit, GPU), 또는 본 발명의 실시예들에 따른 방법들이 수행되는 전용의 프로세서를 의미할 수 있다. 메모리(220) 및 저장 장치(250) 각각은 휘발성 저장 매체 및 비휘발성 저장 매체 중에서 적어도 하나로 구성될 수 있다. 예를 들어, 메모리(220)는 읽기 전용 메모리(read only memory, ROM) 및 랜덤 액세스 메모리(random access memory, RAM) 중에서 적어도 하나로 구성될 수 있다.
도 3은 본 발명의 일 실시예에 따른 송신 모듈의 블록도이다.
도 3을 참조하면, 도 3의 송신 모듈(300)은 도 2의 송신 모듈(230)과 동일하거나 유사하게 구성될 수 있다. 또한, 도 3의 송신 모듈(300)은 도 1의 송신 노드(110)에 포함된 송신 모듈(300)일 수 있다. 송신 모듈(300)은 송신 처리부(310), 디밍(dimming) 제어부(320) 및 LED 어레이(330)를 포함할 수 있다. 송신 처리부(310)는 다음과 같이 구성될 수 있다.
도 4는 본 발명의 일 실시예에 따른 송신 처리부의 블록도이다.
도 4를 참조하면 송신 처리부(310)는 제1 변조부(311), 제2 변조부(312) 및 합산부(313)을 포함할 수 있다. 제1 변조부(311)는 외부로부터 제1 입력 신호를 수신할 수 있다.
제1 변조부(311)는 제1 입력 신호에 대한 변조를 수행하여 제1 변조 신호를 생성할 수 있다. 제1 변조부(311)는 FSOOK(Freqency Shift On-Off Keying) 변조 방식을 사용하여 제1 입력 신호에 대한 변조를 수행할 수 있다.
제1 변조부(311)는 클럭의 on/off 주기를 기초로 제1 입력 신호에 대한 변조를 수행할 수 있다. 클럭의 on/off 주기는 제1 입력 신호의 전송 주기와 동기화될 수 있다. 예를 들어, 제1 입력 신호의 비트 값이 0인 경우 전송 주파수는 제1 전송 주파수인
Figure 112020075850168-pat00001
일 수 있고 전송 시간은
Figure 112020075850168-pat00002
일 수 있으며, 제1 입력 신호 값이 1인 경우, 전송 주파수는
Figure 112020075850168-pat00003
일 수 있고 전송 시간은
Figure 112020075850168-pat00004
일 수 있다. 예를 들어,
Figure 112020075850168-pat00005
는 4KHZ일 수 있고,
Figure 112020075850168-pat00006
는 2KHZ일 수 있다.
클럭의 on/off 주기가 T이며, 주기가 0에서 시작하고 제1 입력 신호의 비트 값이 0인 경우, 클럭은
Figure 112020075850168-pat00007
구간에서 on 상태로 동작할 수 있다. 또한, 클럭의 on/off 주기가 T이며, 주기가 0에서 시작하고 제1 입력 신호 값이 1인 경우 클럭은
Figure 112020075850168-pat00008
구간에서 on 상태로 동작할 수 있다.
제1 변조부(311)는 클럭이 on 상태로 동작하는 구간에서 제1 입력 신호에 대한 변조를 수행하여 제1 변조 신호를 생성할 수 있다. 또한, 제1 변조부(311)는 제1 변조 신호가 제1 전력으로 수신 노드(예를 들어, 도 1의 제1 수신 노드(120) 및 제2 수신 노드(130) 중 어느 하나))에 전송될 수 있도록 제1 입력 신호에 대한 변조를 수행할 수 있다. 즉, 제1 변조부(311)는 클럭이 on 상태로 동작하는 구간에서 제1 전력으로 수신 노드에 전송되는 제1 변조 신호를 생성할 수 있다. 제1 변조부(311)는 제1 변조 신호를 합산부(313)에 전송할 수 있다.
제2 변조부(312)는 외부로부터 제2 입력 신호를 수신할 수 있다. 제2 변조부(312)는 제2 입력 신호에 대한 변조를 수행하여 제2 변조 신호를 생성할 수 있다. 제2 변조부(312)는 FSOOK 변조 방식을 사용하여 제2 입력 신호에 대한 변조를 수행할 수 있다. 제2 변조부(312)는 클럭의 on/off 주기를 기초로 제2 입력 신호에 대한 변조를 수행할 수 있다. 제2 변조부(312)는 클럭이 off 상태로 동작하는 구간에서 제2 입력 신호에 대한 변조를 수행할 수 있다.
클럭의 on/off 주기가 T이며, 주기가 0에서 시작하고 제2 입력 신호 값의 비트 값이 0인 경우 클럭은
Figure 112020075850168-pat00009
구간에서 off 상태로 동작할 수 있다. 또한, 클럭의 on/off 주기가 T이며 주기가 0에서 시작하고 제2 입력 신호의 비트 값이 1인 경우 클럭은
Figure 112020075850168-pat00010
구간에서 off 상태로 동작할 수 있다. 예를 들어,
Figure 112020075850168-pat00011
는 4KHZ일 수 있고,
Figure 112020075850168-pat00012
는 2KHZ일 수 있다.
제2 변조부(312)는 클럭이 off 상태로 동작하는 구간에서 제2 입력 신호에 대한 변조를 수행하여 제2 변조 신호를 생성할 수 있다. 또한, 제2 변조부(312)는 제2 변조 신호가 제2 전력으로 수신 노드에 전송될 수 있도록 제2 입력 신호에 대한 변조를 수행할 수 있다. 즉, 제2 변조부(312)는 클럭이 off 상태로 동작하는 구간에서 제2 전력으로 수신 노드에 전송되는 제2 변조 신호를 생성할 수 있다. 제2 변조부(312)는 제2 변조 신호를 합산부(313)에 전송할 수 있다.
합산부(313)는 제1 변조 신호를 제1 변조부(311)로부터 수신할 수 있다. 합산부(313)는 제2 변조 신호를 제2 변조부(312)로부터 수신할 수 있다. 합산부(313)는 제1 변조 신호 및 제2 변조 신호에 대한 합산을 수행하여 출력 신호를 생성할 수 있다. 예를 들어, 제1 입력 신호의 비트 값이 100110이며 제2 입력 신호의 비트 값이 010011인 경우, 출력 신호는 다음과 같이 생성될 수 있다.
도 5는 본 발명의 일 실시예에 따른 출력 신호 생성 방법의 개념도이다.
도 5를 참조하면, 합산부(313)는 제1 변조 신호 및 제2 변조 신호에 대한 합산을 수행하여 출력 신호를 생성할 수 있다. 예를 들어, 제1 입력 신호 비트 값이 100110이며 제2 입력 신호 값이 010011인 경우, 제1 변조 신호의 비트 값은 100110이며, 제2 변조 신호의 비트 값은 010011일 수 있다.
제1 변조 신호 및 제2 변조 신호는 각각 클럭이 on 상태로 동작하는 구간 및 off 상태로 동작하는 구간에 각각 전송될 수 있다. 즉, 제1 변조 신호 및 제2 변조 신호는 하나의 비트가 교대로 수신 노드(예를 들어, 도 1의 제1 수신 노드(120) 및 제2 수신 노드(130) 중 어느 하나)에 전송될 수 있다. 이 때, 제1 변조 신호는 제1 전력으로 수신 노드에 전송될 수 있고, 제2 변조 신호는 제2 전력으로 수신 노드에 전송될 수 있다.
따라서, 합산부(313)는 제1 변조 신호의 비트 값 및 제2 변조 신호의 비트 값을 각각 하나씩 교대로 포함하는 출력 신호를 생성할 수 있다. 즉, 제1 변조 신호의 비트 값이 100110이며, 제2 변조 신호의 비트 값이 010011인 경우, 출력 신호의 비트 값은 100100101101일 수 있다.
이 경우, 출력 신호 중 제1 변조 신호에 해당하는 신호는 제1 전력인
Figure 112020075850168-pat00013
으로 수신 노드에 전송되는 신호일 수 있고, 제2 변조 신호 구간에 해당하는 신호는 제2 전력인
Figure 112020075850168-pat00014
로 수신 노드에 전송되는 신호일 수 있다. 즉, 출력 신호의 비트 값은 100100101101 중 홀수번째 비트 값인 100110은
Figure 112020075850168-pat00015
으로 수신 노드에 전송되는 신호일 수 있고, 짝수번째 비트 값인 010011은
Figure 112020075850168-pat00016
로 수신 노드에 전송되는 신호일 수 있다.
Figure 112020075850168-pat00017
은
Figure 112020075850168-pat00018
작을 수 있다.
클럭의 첫번째 주기가
Figure 112020075850168-pat00019
인 경우, 출력 신호는
Figure 112020075850168-pat00020
구간에서 제1 변조 신호의 첫번째 비트 값인 1 및 제2 변조 신호의 첫번째 비트 값인 0에 대한 신호를 포함할 수 있다. 출력 신호의
Figure 112020075850168-pat00021
구간은 제1 변조 신호의 첫번째 비트 값인 1에 대한 신호일 수 있고,
Figure 112020075850168-pat00022
구간은 제1 변조 신호의 첫번째 비트 값인 0에 대한 신호일 수 있다. 이 경우,
Figure 112020075850168-pat00023
은
Figure 112020075850168-pat00024
일 수 있다. 즉, 출력 신호는
Figure 112020075850168-pat00025
구간에서
Figure 112020075850168-pat00026
의 전력으로 수신 노드에 전송되는 신호 및
Figure 112020075850168-pat00027
구간에서
Figure 112020075850168-pat00028
의 전력으로 수신 노드에 전송되는 신호를 포함할 수 있다.
클럭의 두번째 주기가
Figure 112020075850168-pat00029
인 경우, 출력 신호는
Figure 112020075850168-pat00030
구간에서 제1 변조 신호의 두번째 비트 값인 0 및 제2 변조 신호의 두번째 비트 값인 1에 대한 신호를 포함할 수 있다. 출력 신호의
Figure 112020075850168-pat00031
구간은 제1 변조 신호의 두번째 비트 값인 0에 대한 신호일 수 있고,
Figure 112020075850168-pat00032
구간은 제2 변조 신호의 두번째 비트 값인 1에 대한 신호일 수 있다. 이 경우,
Figure 112020075850168-pat00033
은
Figure 112020075850168-pat00034
일 수 있다. 즉, 출력 신호는
Figure 112020075850168-pat00035
구간에서
Figure 112020075850168-pat00036
의 전력으로 수신 노드에 전송되는 신호 및
Figure 112020075850168-pat00037
구간에서
Figure 112020075850168-pat00038
의 전력으로 수신 노드에 전송되는 신호를 포함할 수 있다.
클럭의 세번째 주기가
Figure 112020075850168-pat00039
인 경우, 출력 신호는
Figure 112020075850168-pat00040
구간에서 제1 변조 신호의 세번째 비트 값인 0 및 제2 변조 신호의 세번째 비트 값인 0에 대한 신호를 포함할 수 있다. 출력 신호의
Figure 112020075850168-pat00041
구간은 제1 변조 신호의 세번째 비트 값인 0에 대한 신호일 수 있고,
Figure 112020075850168-pat00042
구간은 제2 변조 신호의 세번째 비트 값인 0에 대한 신호일 수 있다. 이 경우,
Figure 112020075850168-pat00043
은
Figure 112020075850168-pat00044
일 수 있다. 즉, 출력 신호는
Figure 112020075850168-pat00045
구간에서
Figure 112020075850168-pat00046
의 전력으로 수신 노드에 전송되는 신호 및
Figure 112020075850168-pat00047
구간에서
Figure 112020075850168-pat00048
의 전력으로 수신 노드에 전송되는 신호를 포함할 수 있다.
클럭의 네번째 주기가
Figure 112020075850168-pat00049
인 경우, 출력 신호는
Figure 112020075850168-pat00050
구간에서 제1 변조 신호의 네번째 비트 값인 1 및 제2 변조 신호의 네번째 비트 값인 0에 대한 신호를 포함할 수 있다. 출력 신호의
Figure 112020075850168-pat00051
구간은 제1 변조 신호의 네번째 비트 값인 1에 대한 신호일 수 있고,
Figure 112020075850168-pat00052
구간은 제2 변조 신호의 네번째 비트 값인 0에 대한 신호일 수 있다. 이 경우,
Figure 112020075850168-pat00053
은
Figure 112020075850168-pat00054
일 수 있다. 즉, 출력 신호는
Figure 112020075850168-pat00055
구간에서
Figure 112020075850168-pat00056
의 전력으로 수신 노드에 전송되는 신호 및
Figure 112020075850168-pat00057
구간에서
Figure 112020075850168-pat00058
의 전력으로 수신 노드에 전송되는 신호를 포함할 수 있다.
클럭의 다섯번째 주기가
Figure 112020075850168-pat00059
인 경우, 출력 신호는
Figure 112020075850168-pat00060
구간에서 제1 변조 신호의 다섯번째 비트 값인 1 및 제2 변조 신호의 다섯번째 비트 값인 1에 대한 신호를 포함할 수 있다. 출력 신호의
Figure 112020075850168-pat00061
구간은 제1 변조 신호의 다섯번째 비트 값인 1에 대한 신호일 수 있고,
Figure 112020075850168-pat00062
구간은 제2 변조 신호의 다섯번째 비트 값인 1에 대한 신호일 수 있다. 이 경우,
Figure 112020075850168-pat00063
은
Figure 112020075850168-pat00064
일 수 있다. 즉, 출력 신호는
Figure 112020075850168-pat00065
구간에서
Figure 112020075850168-pat00066
의 전력으로 수신 노드에 전송되는 신호 및
Figure 112020075850168-pat00067
구간에서
Figure 112020075850168-pat00068
의 전력으로 수신 노드에 전송되는 신호를 포함할 수 있다.
클럭의 여섯번째 주기가
Figure 112020075850168-pat00069
인 경우, 출력 신호는
Figure 112020075850168-pat00070
구간에서 제1 변조 신호의 여섯번째 비트 값인 0 및 제2 변조 신호의 여섯번째 비트 값인 1에 대한 신호를 포함할 수 있다. 출력 신호의
Figure 112020075850168-pat00071
구간은 제1 변조 신호의 여섯번째 비트 값인 1에 대한 신호일 수 있고,
Figure 112020075850168-pat00072
구간은 제2 변조 신호의 여섯번째 비트 값인 1에 대한 신호일 수 있다. 이 경우,
Figure 112020075850168-pat00073
은
Figure 112020075850168-pat00074
일 수 있다. 즉, 출력 신호는
Figure 112020075850168-pat00075
구간에서
Figure 112020075850168-pat00076
의 전력으로 수신 노드에 전송되는 신호 및
Figure 112020075850168-pat00077
구간에서
Figure 112020075850168-pat00078
의 전력으로 수신 노드에 전송되는 신호를 포함할 수 있다.
다시 도 4를 참조하면, 합산부(313)는 출력 신호를 디밍 제어부(320)에 전송할 수 있다.
다시 도 3을 참조하면, 디밍 제어부(320)는 출력 신호를 입력 처리부(310)로부터 수신할 수 있다. 즉, 디밍 제어부(320)는 출력 신호를 합산부(예를 들어, 도 4의 합산부(313)로부터 수신할 수 있다. 디밍 제어부(320)는 LED 어레이(330)를 점멸 시켜 출력 신호를 제1 수신 노드(예를 들어, 도 1의 제1 수신 노드(120)) 및 제2 수신 노드(예를 들어, 도 1의 제2 수신 노드(130))에 전송할 수 있다.
디밍 제어부(320)의 제어에 의해 LED 어레이(330)를 점멸시켜, 출력 신호를 전송하는 경우, LED 어레이(330)가 점멸함으로써 수신 노드에 전송되는 출력 신호는 다음 수학식 1과 같을 수 있다.
Figure 112020075850168-pat00079
Figure 112020075850168-pat00080
는 LED 어레이(330)가 점멸함으로써 수신 노드에 전송되는 출력 신호일 수 있고,
Figure 112020075850168-pat00081
은 출력 신호 중 제1 변조 신호에 해당하는 신호를 수신 노드에 전송시 LED 어레이(330)가 점멸되는 전력일 수 있으며,
Figure 112020075850168-pat00082
은 출력 신호 중 제1 변조 신호에 해당하는 신호가 전송되는 시간일 수 있고,
Figure 112020075850168-pat00083
는 출력 신호 중 제2 변조 신호에 해당하는 신호를 수신 노드에 전송시 LED 어레이(330)가 점멸되는 전력일 수 있으며,
Figure 112020075850168-pat00084
은 출력 신호 중 제2 변조 신호에 해당하는 신호가 전송되는 시간일 수 있다.
한편,
Figure 112020075850168-pat00085
의 크기는
Figure 112020075850168-pat00086
의 크기보다 클 수 있다. 따라서, LED 어레이(330)가 출력 신호 중 제1 변조 신호에 해당하는 신호를 수신 노드에 전송할 때의 밝기인
Figure 112020075850168-pat00087
의 크기는 제2 변조 신호에 해당하는 신호를 수신 노드에 전송할 때의 밝기인
Figure 112020075850168-pat00088
의 크기에 비해 클 수 있다.
도 6은 본 발명의 일 실시예에 따른 수신 모듈의 블록도이다.
도 6을 참조하면, 도 6의 수신 모듈(600)은 도 2의 수신 모듈(240)과 동일하거나 유사하게 구성될 수 있다. 또한, 도 6의 수신 모듈(600)은 도 1의 제1 수신 노드(120) 및 제2 수신 노드(130) 각각에 포함된 수신 모듈(600)일 수 있다. 다만, 본 명세서에서는 설명의 편의상 하나의 수신 노드(예를 들어, 도 1의 제1 수신 노드(120) 및 제2 수신 노드(130) 중 어느 하나)를 기초로 설명한다.
수신 모듈(600)은 카메라(610) 및 수신 처리부(620)를 포함할 수 있다. 카메라(610)는 LED 어레이(예를 들어, 도 3의 LED 어레이(330))의 점멸 상태를 촬영할 수 있다. 카메라(610)는 점멸 상태를 촬영하여 점멸 이미지를 생성할 수 있다. 카메라(610)는 점멸 이미지를 수신 처리부(620)에 전송할 수 있다.
수신 처리부(620)는 점멸 이미지를 카메라(610)로부터 수신할 수 있다. 수신 처리부(620)는 점멸 이미지를 기초로 다음 수학식 2와 같은 수신 신호를 획득할 수 있다.
Figure 112020075850168-pat00089
수학식 2에서,
Figure 112020075850168-pat00090
은 수신 신호일 수 있고,
Figure 112020075850168-pat00091
는 송신 노드(예를 들어, 도 1의 송신 노드(110)) 및 수신 노드(예를 들어, 도 1의 수신 노드(120)) 사이의 채널 상태를 나타내는 잡음 분산일 수 있다.
Figure 112020075850168-pat00092
는 LED 어레이가 점멸함으로써 수신 노드에 전송한 출력 신호일 수 있다.
Figure 112020075850168-pat00093
은 가우시안 노이즈(Gaussian noise)일 수 있고, 백색 가우스 잡음(white Gaussian noise) 행렬일 수 있다. 한편,
Figure 112020075850168-pat00094
는 다음 수학식 3과 같은 잡음 분산을 포함할 수 있다.
Figure 112020075850168-pat00095
수학식 3에서,
Figure 112020075850168-pat00096
는 LED 어레이 및 카메라(610) 사이의 각도일 수 있고,
Figure 112020075850168-pat00097
은 카메라(610)의 이득일 수 있으며,
Figure 112020075850168-pat00098
는 LED 어레이 및 카메라(610) 사이의 거리일 수 있다.
Figure 112020075850168-pat00099
은 다음 수학식 4와 같이 나타낼 수 있다.
Figure 112020075850168-pat00100
수학식 4에서,
Figure 112020075850168-pat00101
는 카메라(610)의 굴절율일 수 있고, n은 카메라(610)의 픽셀수일 수 있으며,
Figure 112020075850168-pat00102
는 단위 픽셀 차수(unit pixel dimention)일 수 있으며,
Figure 112020075850168-pat00103
는 LED 어레이(330) 및 카메라(610) 축 사이의 각도일 수 있다. 한편, 수학식 3의
Figure 112020075850168-pat00104
은 다음 수학식 5와 같이 나타낼 수 있다.
Figure 112020075850168-pat00105
수학식 5에서,
Figure 112020075850168-pat00106
는 카메라(610)의 초점 거리일 수 있고,
Figure 112020075850168-pat00107
는 LED 어레이의 면적일 수 있고,
Figure 112020075850168-pat00108
는 카메라(610)의 관심 영역일 수 있다. 한편, 수학식 3의
Figure 112020075850168-pat00109
는 다음 수학식 6과 같이 나타낼 수 있다.
Figure 112020075850168-pat00110
수학식 6에서,
Figure 112020075850168-pat00111
은 LED 어레이가 차수 m에서 동작하는 경우 램버시안 복사 강도(Lambertian radiant intensity)일 수 있고,
Figure 112020075850168-pat00112
는 카메라(610)의 화각일 수 있다.
Figure 112020075850168-pat00113
은 다음 수학식 7과 같이 나타낼 수 있다.
Figure 112020075850168-pat00114
Figure 112020075850168-pat00115
는 LED 어레이의 축과 카메라(610) 사이의 각도일 수 있다. 한편, 복조부는 수신 신호에 대한 보정을 수행하여 출력 신호에 대한 그레이스케일 이미지를 획득할 수 있다. 수신 처리부(620)가 획득한 그레이스케일 이미지는 다음과 같을 수 있다.
도 7은 본 발명의 일 실시예에 따른 그레이스케일 이미지의 개념도이다.
도 7을 참조하면, 그레이스케일 이미지는 100100101101의 비트를 기초로 생성된 출력 신호를 기초로 생성된 이미지일 수 있다.
Figure 112020075850168-pat00116
의 크기는
Figure 112020075850168-pat00117
의 크기에 비해 클 수 있다. 따라서, 그레이스케일 이미지에서 제1 변조 신호에 해당하는 부분에 대한 이미지의 밝기
Figure 112020075850168-pat00118
의 크기는 제2 변조 신호에 해당하는 부분에 대한 이미지의 밝기
Figure 112020075850168-pat00119
의 크기보다 클 수 있다.
또한, 출력 신호의 비트 값 중 1 값에 해당하는 주파수의 크기는 0 값에 해당하는 주파수의 크기에 비해 작다. 따라서, 그레이스케일 이미지에서 1 값에 해당하는 부분의 길이
Figure 112020075850168-pat00120
의 크기는 0 값에 해당하는 부분의 길이
Figure 112020075850168-pat00121
의 크기보다 클 수 있다.
다시 도 6을 참조하면, 수신 처리부(620)는 그레이스케일 이미지를 기초로 제1 입력 신호 및 제2 입력 신호를 획득할 수 있다. 예를 들어, 수신 처리부(620)가 도 7의 그레이스케일 이미지를 기초로 제1 입력 신호 및 제2 입력 신호를 획득하는 방법은 다음과 같을 수 있다.
도 8은 본 발명의 일 실시예에 따른 신호 획득 방법의 개념도이다.
도 8을 참조하면, 수신 처리부(620)는 그레이스케일 이미지 중 길이가
Figure 112020075850168-pat00122
인 부분 및
Figure 112020075850168-pat00123
인 부분에 대한 분리를 수행할 수 있다. 수신 처리부(620)는 그레이스케일 이미지 중 길이가
Figure 112020075850168-pat00124
인 부분에 대한 분리를 수행하여 출력 신호 중 비트 값이 1인 부분을 획득할 수 있고,
Figure 112020075850168-pat00125
에 해당하는 부분에 대한 분리를 수행하여 출력 신호 중 비트 값이 0인 부분을 획득할 수 있다.
수신 처리부(620)는 그레이스케일(grayscale) 이미지 중 밝기가
Figure 112020075850168-pat00126
인 부분 및
Figure 112020075850168-pat00127
인 부분에 대한 분리를 수행할 수 있다. 수신 처리부(620)는 그레이스케일 이미지 중 밝기가
Figure 112020075850168-pat00128
인 부분에 대한 분리를 수행하여 출력 신호 중 제1 변조 신호에 해당하는 구간을 획득할 수 있고,
Figure 112020075850168-pat00129
인 부분에 대한 분리를 수행하여 출력 신호 중 제2 변조 신호에 해당하는 구간을 획득할 수 있다.
수신 처리부(620)는 밝기가
Figure 112020075850168-pat00130
인 부분 가운데 길이가
Figure 112020075850168-pat00131
인 부분은 제1 변조 신호 중 비트 값이 1인 부분으로, 길이가
Figure 112020075850168-pat00132
인 부분은 제1 변조 신호 중 비트 값이 0인 부분으로 구분할 수 있고, 이를 순차적으로 정렬하여, 제1 변조 신호를 획득할 수 있다. 수신 처리부(620)는 밝기가
Figure 112020075850168-pat00133
인 부분 가운데 길이가
Figure 112020075850168-pat00134
인 부분은 제2 변조 신호 중 비트 값이 1인 부분으로, 길이가
Figure 112020075850168-pat00135
인 부분은 제2 변조 신호 중 비트 값이 0인 부분으로 구분할 수 있고, 이를 순차적으로 정렬하여, 제1 변조 신호를 획득할 수 있다.
한편, 제1 변조 신호 및 제1 입력 신호의 비트 값 및 제2 변조 신호 및 제2 입력 신호의 비트 값은 동일할 수 있다. 따라서, 수신 처리부(620)는 제1 변조 신호의 비트 값 및 제2 변조 신호의 비트 값을 각각 제1 입력 신호의 비트 값 및 제2 입력 신호의 비트 값으로 획득할 수 있다.
예를 들어, 수신 처리부(620)는 비트 값이 10010010110인 출력 신호를 기초로 생성된 그레이스케일 이미지로부터, 제1 입력 신호의 비트 값으로 100110을, 제2 입력 신호의 비트 값으로 010011을 각각 획득할 수 있다.
다시 도 6을 참조하면, 수신 처리부(620)는 제1 입력 신호 및 제2 입력 신호를 복조하여 데이터를 획득할 수 있다. 다만, 송신 노드가 제1 입력 신호에 해당하는 데이터를 제1 수신 노드에 전송하고, 제2 입력 신호에 해당하는 데이터를 제2 수신 노드에 전송하는 경우가 발생할 수 있다. 제1 수신 노드는 출력 신호 중 제1 입력 신호만을 수신할 수 있고, 제2 수신 노드는 출력 신호 중 제2 입력 신호 만을 수신할 수 있다. 제1 수신 노드는 제1 입력 신호를 복조하여 제1 입력 신호에 해당 데이터를 획득할 수 있으며, 제2 수신 노드는 제2 입력 신호를 복조하여 제2 입력 신호에 해당하는 데이터를 획득할 수 있다.
도 9는 본 발명의 일 실시예에 따른 통신 시스템의 순서도이다.
도 9를 참조하면, 도 9의 송신 노드 및 수신 노드(110)는 도 1의 송신 노드 및 수신 노드(120, 130)와 동일할 수 있다.
송신 노드(예를 들어, 도 1의 송신 노드(110))는 외부로부터 제1 입력 신호 및 제2 입력 신호를 수신할 수 있다(S900). 여기에서, 제1 입력 신호는 제1 수신 노드에 전송하기 위한 데이터에 대한 신호일 수 있고, 제2 입력 신호는 제2 수신 노드에 전송하기 위한 데이터에 대한 신호일 수 있다.
송신 노드는 제1 입력 신호에 대한 변조를 수행하여 제1 변조 신호를 생성할 수 있다(S905). 송신 노드는 클럭이 on 상태로 동작하는 구간에서 제1 입력 신호에 대한 변조를 수행하여 제1 변조 신호를 생성할 수 있다. 송신 노드는 제1 변조 신호의 비트 값이 1인 경우,
Figure 112020075850168-pat00136
의 시간만큼 LED 어레이(예를 들어, 도 3의 LED 어레이(330))를 점멸시키고, 제1 변조 신호의 비트 값이 0인 경우,
Figure 112020075850168-pat00137
의 시간만큼 LED 어레이를 점멸 시켜 제1 변조 신호를 제1 수신 노드 및 제2 수신 노드에 전송할 수 있도록 제1 입력 신호에 대한 변조를 수행할 수 있다. 또한, 송신 노드는
Figure 112020075850168-pat00138
의 밝기로 LED 어레이를 점멸시켜 제1 변조 신호를 제1 수신 노드 및 제2 수신 노드에 전송할 수 있도록 제1 입력 신호에 대한 변조를 수행할 수 있다.
송신 노드는 제2 입력 신호에 대한 변조를 수행하여 제2 변조 신호를 생성할 수 있다(S910). 송신 노드는 클럭이 off 상태로 동작하는 구간에서 제2 입력 신호에 대한 변조를 수행하여 제2 변조 신호를 생성할 수 있다. 송신 노드는 제2 변조 신호의 비트 값이 1인 경우,
Figure 112020075850168-pat00139
의 시간만큼 LED 어레이를 점멸시키고, 제2 변조 신호의 비트 값이 0인 경우,
Figure 112020075850168-pat00140
의 시간만큼 LED 어레이를 점멸 시켜 제2 변조 신호를 제1 수신 노드 및 제2 수신 노드에 전송할 수 있도록 제2 입력 신호에 대한 변조를 수행할 수 있다. 또한, 송신 노드는
Figure 112020075850168-pat00141
의 밝기로 LED 어레이를 점멸시켜 제2 변조 신호를 제1 수신 노드 및 제2 수신 노드에 전송할 수 있도록 제2 입력 신호에 대한 변조를 수행할 수 있다.
송신 노드는 제1 변조 신호 및 제2 변조 신호를 기초로 출력 신호를 생성할 수 있다(S915). 송신 노드는 제1 변조 신호 및 제2 변조 신호에 대한 합산을 수행하여 출력 신호를 생성할 수 있다. 송신 노드는 제1 변조 신호의 비트 값 및 제2 변조 신호의 비트 값을 순차적으로 하나씩 포함하는 출력 신호를 생성할 수 있다. 송신 노드는 출력 신호를 제1 수신 노드 및 제2 수신 노드에 전송할 수 있다(S920)
송신 노드는 LED 어레이를 점멸시켜 출력 신호를 제1 수신 노드 및 제2 수신 노드에 전송할 수 있다. 한편, 송신 노드와 각각의 수신 노드 사이의 채널 용량은 다음 수학식 9와 같을 수 있다.
Figure 112020075850168-pat00142
수학식 9에서,
Figure 112020075850168-pat00143
는 수신 노드당 채널 용량일 수 있고, F는 카메라(예를 들어, 도 6의 카메라(610))의 프레임 속도일 수 있으며,
Figure 112020075850168-pat00144
은 프레임당 비트 수일 수 있고,
Figure 112020075850168-pat00145
는 상수일 수 있다.
제1 수신 노드 및 제2 수신 노드 각각은 출력 신호를 송신 노드로부터 수신할 수 있다(S920). 제1 수신 노드 및 제2 수신 노드 각각은 카메라를 통해 LED 어레이의 점멸 상태를 촬영하여 점멸 이미지를 획득하는 방식으로 출력 신호를 송신 노드로부터 수신할 수 있다.
제1 수신 노드 및 제2 수신 노드 각각은 점멸 이미지를 기초로 수신 신호를 획득할 수 있다(S925). 송신 노드와 수신 노드 사이의 채널 상태 및 가우시안 잡음등을 이유로, 출력 신호와 수신 신호는 다를 수 있다.
제1 수신 노드 및 제2 수신 노드 각각은 수신 신호를 기초로 출력 신호에 대한 그레이 스케일 이미지를 획득할 수 있다(S930). 제1 수신 노드 및 제2 수신 노드 각각은 수신 신호에 대한 보정을 수행하여 출력 신호에 대한 그레이 스케일 이미지를 획득할 수 있다.
제1 수신 노드는 출력 신호에 대한 그레이 스케일 이미지을 기초로 제1 입력 신호를 획득할 수 있다(S935). 제1 수신 노드는 그레이 스케일 이미지로부터 제1 입력 신호에 해당하는 이미지를 추출할 수 있다. 제1 수신 노드는 그레이 스케일 이미지에 포함된 이미지들의 길이를 기초로 비트 값을 구분할 수 있고, 그레이 스케일 이미지에 포함된 이미지들의 밝기를 기초로 그레이 스케일 이미지 중 제1 입력 신호에 해당하는 부분을 획득하는 방식으로 제1 입력 신호를 획득할 수 있다. 제1 수신 노드는 제1 입력 신호를 복조하여 제1 입력 신호에 해당하는 데이터를 획득할 수 있다(S940).
한편, 제2 수신 노드는 출력 신호에 대한 그레이 스케일 이미지로부터 제2 입력 신호를 획득할 수 있고(S945), 제2 입력 신호를 복조하여 제2 입력 신호에 해당하는 데이터를 획득할 수 있다(S950).
발명에 따른 방법들은 다양한 컴퓨터 수단을 통해 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 컴퓨터 판독 가능 매체에 기록되는 프로그램 명령은 본 발명을 위해 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다.
컴퓨터 판독 가능 매체의 예에는 롬(rom), 램(ram), 플래시 메모리(flash memory) 등과 같이 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러(compiler)에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터(interpreter) 등을 사용해서 컴퓨터에 의해 실행될 수 있는 고급 언어 코드를 포함한다. 상술한 하드웨어 장치는 본 발명의 동작을 수행하기 위해 적어도 하나의 소프트웨어 모듈로 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (15)

  1. 통신 시스템에서 송신 노드의 동작 방법으로서,
    제1 입력 신호 및 제2 입력 신호를 수신하는 단계;
    상기 제1 입력 신호를 클럭의 주기를 기초로 변조하여 제1 변조 신호를 생성하는 단계;
    상기 제2 입력 신호를 상기 클럭의 주기를 기초로 변조하여 제2 변조 신호를 생성하는 단계;
    상기 제1 변조 신호 및 상기 제2 변조 신호에 대한 합산을 수행하여 출력 신호를 생성하는 단계; 및
    상기 출력 신호를 수신 노드에 전송하는 단계를 포함하고,
    상기 제1 변조 신호를 생성하는 단계는,
    상기 클럭이 on 상태로 동작하는 경우, 상기 제1 입력 신호를 변조하여 상기 제1 변조 신호를 생성하는 단계를 포함하는, 송신 노드의 동작 방법.
  2. 삭제
  3. 청구항 1에 있어서,
    상기 제1 변조 신호를 생성하는 단계는,
    상기 출력 신호를 상기 수신 노드에 전송하는 경우, 상기 출력 신호에 포함된 상기 제1 변조 신호가 제1 전력으로 상기 수신 노드에 전송되도록, 상기 제1 입력 신호를 변조하여 제1 변조 신호를 생성하는 단계를 포함하는, 송신 노드의 동작 방법.
  4. 청구항 1에 있어서,
    상기 제2 변조 신호를 생성하는 단계는,
    상기 클럭이 off 상태로 동작 하는 경우, 상기 제2 입력 신호를 변조하여 상기 제2 변조 신호를 생성하는 단계를 포함하는, 송신 노드의 동작 방법.
  5. 청구항 1에 있어서,
    상기 제2 변조 신호를 생성하는 단계는,
    상기 출력 신호를 상기 수신 노드에 전송하는 경우, 상기 출력 신호에 포함된 상기 제2 변조 신호가 제2 전력으로 상기 수신 노드에 전송되도록 제2 입력 신호를 변조하여 상기 제2 변조 신호를 생성하는 단계를 포함하는, 송신 노드의 동작 방법.
  6. 청구항 1에 있어서,
    상기 출력 신호를 수신 노드에 전송하는 단계는,
    상기 송신 노드에 포함된 LED 어레이를 점멸 시키는 방식으로 상기 출력 신호를 수신 노드에 전송하는, 송신 노드의 동작 방법.
  7. 삭제
  8. 삭제
  9. 삭제
  10. 통신 시스템에서 송신 노드로서,
    프로세서(processor);
    상기 프로세서의 제어에 따라 점멸하는 LED 어레이(Light Emitting Diode array);
    상기 프로세서에 의해 실행되는 하나 이상의 명령들이 저장된 메모리(memory)를 포함하며,
    상기 하나 이상의 명령들은,
    제1 입력 신호 및 제2 입력 신호를 수신하고;
    상기 제1 입력 신호를 클럭의 주기를 기초로 변조하여 제1 변조 신호를 생성하고;
    상기 제2 입력 신호를 상기 클럭의 주기를 기초로 변조하여 제2 변조 신호를 생성하고;
    상기 제1 변조 신호 및 상기 제2 변조 신호에 대한 합산을 수행하여 출력 신호를 생성하고; 그리고,
    상기 출력 신호를 수신 노드에 전송하도록 실행되며,
    상기 제1 변조 신호를 생성하는 경우,
    상기 하나 이상의 명령들은,
    상기 클럭이 on 상태로 동작하는 경우, 제1 입력 신호를 변조하여 제1 변조 신호를 생성하도록 실행되는, 송신 노드.
  11. 삭제
  12. 청구항 10에 있어서,
    제1 변조 신호를 생성하는 경우,
    상기 하나 이상의 명령들은,
    상기 출력 신호를 상기 수신 노드에 전송하는 경우,
    상기 출력 신호에 포함된 상기 제1 변조 신호가 제1 전력으로 상기 수신 노드에 전송되도록 상기 제1 입력 신호를 변조하도록 실행되는, 송신 노드.
  13. 청구항 10에 있어서,
    상기 제2 변조 신호를 생성하는 경우,
    상기 하나 이상의 명령들은,
    상기 클럭이 off 상태로 동작하는 경우, 상기 제2 입력 신호를 변조하여 상기 제2 변조 신호를 생성하도록 실행되는, 송신 노드.
  14. 청구항 10에 있어서,
    상기 제2 변조 신호를 생성하는 경우,
    상기 하나 이상의 명령들은,
    상기 출력 신호를 상기 수신 노드에 전송하는 경우,
    상기 출력 신호에 포함된 상기 제2 변조 신호가 제2 전력으로 상기 수신 노드에 전송되도록 상기 제2 입력 신호를 변조하도록 실행되는, 송신 노드.
  15. 청구항 10에 있어서,
    상기 출력 신호를 수신 노드에 전송하는 경우,
    상기 하나 이상의 명령들은,
    상기 LED 어레이를 점멸 시키는 방식으로 상기 출력 신호를 상기 수신 노드에 전송하도록 실행되는, 송신 노드.
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Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
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Tian Zhang et al., "Design of PAM-DMT-Based Hybrid Optical OFDM for Visible Light Communications," IEEE WIRELESS COMMUNICATIONS LETTERS, VOL. 8, NO. 1, (2019.02)*

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