KR102241774B1

KR102241774B1 - Display panel

Info

Publication number: KR102241774B1
Application number: KR1020200024387A
Authority: KR
Inventors: 황정환; 김범준; 신성열; 이봉준; 현유미
Original assignee: 삼성디스플레이 주식회사
Priority date: 2020-02-27
Filing date: 2020-02-27
Publication date: 2021-04-19
Also published as: KR20200027484A

Abstract

본 발명의 실시예에 따른 표시 패널은 복수의 게이트선 및 복수의 데이터선을 포함하는 표시 영역, 및 상기 복수의 게이트선의 일단에 연결되고, 복수의 스테이지를 포함하는 게이트 구동부를 포함하고, 상기 복수의 스테이지 중 하나의 스테이지는 다음단 스테이지의 제1 입력 단자에 연결된 전달 신호 출력 단자에 전달 신호를 출력하는 전달 신호 생성부, 게이트선에 연결된 게이트 전압 출력 단자에 게이트 전압을 출력하는 출력부, 및 상기 다음단 스테이지의 제4 입력 단자에 연결된 인버터 신호 출력 단자에 인버터 신호를 출력하는 인버터부를 포함한다. A display panel according to an exemplary embodiment of the present invention includes a display area including a plurality of gate lines and a plurality of data lines, and a gate driver connected to one end of the plurality of gate lines and including a plurality of stages, and the plurality of One of the stages of the next stage includes a transfer signal generation unit that outputs a transfer signal to a transfer signal output terminal connected to a first input terminal of the next stage, an output unit that outputs a gate voltage to a gate voltage output terminal connected to the gate line, and And an inverter unit for outputting an inverter signal to an inverter signal output terminal connected to the fourth input terminal of the next stage.

Description

Display panel {DISPLAY PANEL}

본 발명은 표시 패널에 관한 것으로, 표시 패널에 집적된 게이트 구동부를 가지는 표시 패널에 대한 것이다.The present invention relates to a display panel, and relates to a display panel having a gate driver integrated in the display panel.

표시 패널 중에서 액정 표시 패널은 현재 가장 널리 사용되고 있는 평판 표시 패널 중 하나로서, 화소 전극과 공통 전극 등 전기장 생성 전극(field generating electrode)이 형성되어 있는 두 장의 표시판과 그 사이에 들어 있는 액정층을 포함한다. 액정 표시 패널은 전기장 생성 전극에 전압을 인가하여 액정층에 전기장을 생성하고 이를 통하여 액정층의 액정 분자들의 방향을 결정하고 입사광의 편광을 제어함으로써 영상을 표시한다. 표시 패널은 액정 표시 패널외에도 유기 발광 표시 패널, 플라즈마 표시 패널, 전기 영동 표시 패널 등이 있다.Among the display panels, the liquid crystal panel is one of the most widely used flat panel display panels, and includes two display panels on which field generating electrodes such as a pixel electrode and a common electrode are formed, and a liquid crystal layer interposed therebetween. do. A liquid crystal display panel displays an image by applying a voltage to an electric field generating electrode to generate an electric field in the liquid crystal layer, determining the direction of liquid crystal molecules in the liquid crystal layer through this, and controlling polarization of incident light. In addition to liquid crystal display panels, display panels include organic light-emitting display panels, plasma display panels, and electrophoretic display panels.

이러한 표시 패널에는 게이트 구동부 및 데이터 구동부가 포함되어 있다. 이 중 게이트 구동부는 게이트선, 데이터선, 박막 트랜지스터 등과 함께 패터닝되어 패널 위에 집적될 수 있다. 이와 같이 집적된 게이트 구동부는 별도의 게이트 구동용 칩을 형성할 필요가 없어 제조 원가가 절감되는 장점이 있다. Such a display panel includes a gate driver and a data driver. Among them, the gate driver may be patterned together with a gate line, a data line, a thin film transistor, and the like to be integrated on the panel. The integrated gate driver does not need to form a separate gate driving chip, thereby reducing manufacturing cost.

그렇지만, 이와 같이 집적된 게이트 구동부의 내부에 형성된 박막 트랜지스터는 게이트 신호를 내보내는 동안 일정 수준의 누설 전류가 발생되어 출력이 저하되어 게이트 전압의 레벨이 저하되는 문제가 발생한다.However, in the thin film transistor formed in the integrated gate driver as described above, a certain level of leakage current is generated while the gate signal is being transmitted, resulting in a decrease in output, resulting in a problem in that the level of the gate voltage is lowered.

본 발명이 이루고자 하는 기술적 과제는 표시 패널에 실장된 게이트 구동부가 출력하는 게이트 온 전압의 레벨이 낮아지지 않거나 누설 전류로 인하여 문제가 발생하지 않도록 하기 위한 것이다.The technical problem to be achieved by the present invention is to prevent a problem from occurring due to a leakage current or a level of a gate-on voltage output from a gate driver mounted on a display panel.

이러한 과제를 해결하기 위하여 본 발명의 실시예에 따른 표시 패널은 복수의 게이트선 및 복수의 데이터선을 포함하는 표시 영역, 및 상기 복수의 게이트선의 일단에 연결되고, 복수의 스테이지를 포함하는 게이트 구동부를 포함하고, 상기 복수의 스테이지 중 하나의 스테이지는 다음단 스테이지의 제1 입력 단자에 연결된 전달 신호 출력 단자에 전달 신호를 출력하는 전달 신호 생성부, 게이트선에 연결된 게이트 전압 출력 단자에 게이트 전압을 출력하는 출력부, 및 상기 다음단 스테이지의 제4 입력 단자에 연결된 인버터 신호 출력 단자에 인버터 신호를 출력하는 인버터부를 포함한다. In order to solve these problems, a display panel according to an exemplary embodiment of the present invention includes a display area including a plurality of gate lines and a plurality of data lines, and a gate driver connected to one end of the plurality of gate lines and including a plurality of stages. Including, one of the plurality of stages is a transfer signal generator for outputting a transfer signal to a transfer signal output terminal connected to the first input terminal of the next stage, a gate voltage to the gate voltage output terminal connected to the gate line. And an output unit for outputting, and an inverter unit for outputting an inverter signal to an inverter signal output terminal connected to the fourth input terminal of the next stage.

상기 전달 신호 출력 단자는 전단 스테이지의 제2 입력 단자에 연결되어 있을 수 있다. The transmission signal output terminal may be connected to the second input terminal of the front stage.

상기 전달 신호 출력 단자는 전전단 스테이지의 제3 입력 단자에 연결되어 있을 수 있다. The transmission signal output terminal may be connected to a third input terminal of the front-end stage.

상기 출력부는 제1 트랜지스터 및 제1 커패시터를 포함하고, 상기 제1 트랜지스터는 클록 신호가 인가되는 입력 단자, Q 접점과 연결되어 있는 제어 단자 및 게이트 전압 출력 단자와 연결되어 제1 저전압의 게이트 전압을 출력하는 출력 단자를 포함하고, 상기 인버터부는 제2 저전압의 전압을 출력하고, 상기 전달 신호 생성부는 제3 저전압으로 상기 전달 신호를 생성하고, 상기 제2 저전압은 상기 제1 전압보다 낮은 전압 레벨을 가지고, 상기 제3 저전압은 상기 제2 저전압보다 낮은 전압 레벨을 가질 수 있다. The output unit includes a first transistor and a first capacitor, and the first transistor is connected to an input terminal to which a clock signal is applied, a control terminal connected to a Q contact, and a gate voltage output terminal to provide a gate voltage of a first low voltage. And an output terminal to output, wherein the inverter unit outputs a voltage of a second low voltage, the transmission signal generator generates the transmission signal with a third low voltage, and the second low voltage has a voltage level lower than the first voltage. And, the third low voltage may have a voltage level lower than that of the second low voltage.

상기 스테이지는 Q접점 안정부를 더 포함하며, 상기 Q 접점 안정부에 포함되어 있는 트랜지스터의 Vgs 전압은 상기 출력부가 게이트 온 전압을 출력할 때 0V 이하의 값을 가질 수 있다. The stage further includes a Q contact stabilizer, and the Vgs voltage of the transistor included in the Q contact stabilizer may have a value of 0V or less when the output unit outputs a gate-on voltage.

상기 Q 접점 안정부는 제1 입력 단자를 통하여 전단 스테이지의 상기 전달 신호를 인가받는 입력 단자 및 제어 단자, 상기 Q 접점과 연결되어 있는 출력 단자를 포함하는 제4 트랜지스터, 제3 입력 단자를 통하여 다다음단 스테이지의 전달 신호를 인가받는 제어 단자, 상기 Q 접점과 연결되어 있는 입력 단자, 상기 제2 저전압을 인가받는 출력 단자를 포함하는 제6 트랜지스터, 제2 입력 단자를 통하여 다음단 스테이지의 전달 신호를 인가받는 제어 단자, 상기 Q 접점에 연결되어 있는 입력 단자, 상기 제2 저전압을 인가받는 출력 단자를 포함하는 제9 트랜지스터, 및 상기 인버터 신호 출력 단자에 연결된 I 접점에 연결되어 있는 제어 단자, 상기 Q 접점에 연결되어 있는 입력 단자, 상기 제2 저전압을 인가받는 출력 단자를 포함하는 제10 트랜지스터를 포함할 수 있다. The Q contact stabilization unit is followed by a fourth transistor including an input terminal and a control terminal to which the transmission signal of the front stage is applied through a first input terminal and an output terminal connected to the Q contact, and a third input terminal. However, the transfer signal of the next stage is transmitted through a control terminal receiving a transfer signal of the stage, an input terminal connected to the Q contact, a sixth transistor including an output terminal receiving the second low voltage, and a second input terminal. A ninth transistor including an applied control terminal, an input terminal connected to the Q contact, an output terminal to which the second low voltage is applied, and a control terminal connected to the I contact connected to the inverter signal output terminal, the Q It may include a tenth transistor including an input terminal connected to a contact point and an output terminal to which the second low voltage is applied.

상기 Q 접점 안정부는 제1 입력 단자를 통하여 전단 스테이지의 상기 전달 신호를 인가받는 입력 단자 및 제어 단자, 상기 Q 접점과 연결되어 있는 출력 단자를 포함하는 제4 트랜지스터, 제3 입력 단자를 통하여 다다음단 스테이지의 전달 신호를 인가받는 제어 단자, 상기 Q 접점과 연결되어 있는 입력 단자, 상기 제3 저전압을 인가받는 출력 단자를 포함하는 제6 트랜지스터, 제2 입력 단자를 통하여 다음단 스테이지의 전달 신호를 인가받는 제어 단자, 상기 Q 접점에 연결되어 있는 입력 단자, 상기 제3 저전압을 인가받는 출력 단자를 포함하는 제9 트랜지스터, 및 상기 인버터 신호 출력 단자에 연결된 I 접점에 연결되어 있는 제어 단자, 상기 Q 접점에 연결되어 있는 입력 단자, 상기 제2 저전압을 인가받는 출력 단자를 포함하는 제10 트랜지스터를 포함할 수 있다. The Q contact stabilization unit is followed by a fourth transistor including an input terminal and a control terminal to which the transmission signal of the front stage is applied through a first input terminal and an output terminal connected to the Q contact, and a third input terminal. However, the transfer signal of the next stage is transmitted through a control terminal receiving a transfer signal of the stage, an input terminal connected to the Q contact, a sixth transistor including an output terminal receiving the third low voltage, and a second input terminal. A ninth transistor including an applied control terminal, an input terminal connected to the Q contact, an output terminal to which the third low voltage is applied, and a control terminal connected to the I contact connected to the inverter signal output terminal, the Q It may include a tenth transistor including an input terminal connected to a contact point and an output terminal to which the second low voltage is applied.

상기 Q 접점 안정부는 제1 입력 단자를 통하여 전단 스테이지의 상기 전달 신호를 인가받는 입력 단자 및 제어 단자, 상기 Q 접점과 연결되어 있는 출력 단자를 포함하는 제4 트랜지스터, 제3 입력 단자를 통하여 다다음단 스테이지의 전달 신호를 인가받는 제어 단자, 상기 Q 접점과 연결되어 있는 입력 단자, 상기 제2 저전압을 인가받는 출력 단자를 포함하는 제6 트랜지스터, 상기 제2 저전압을 인가받는 제어 단자, 상기 Q 접점에 연결되어 있는 입력 단자, 상기 제3 저전압을 인가받는 출력 단자를 포함하는 제9 트랜지스터, 및 상기 인버터 신호 출력 단자에 연결된 I 접점에 연결되어 있는 제어 단자, 상기 Q 접점에 연결되어 있는 입력 단자, 상기 제2 저전압을 인가받는 출력 단자를 포함하는 제10 트랜지스터를 포함할 수 있다. The Q contact stabilization unit is followed by a fourth transistor including an input terminal and a control terminal to which the transmission signal of the front stage is applied through a first input terminal and an output terminal connected to the Q contact, and a third input terminal. However, a sixth transistor including a control terminal receiving a transfer signal of a stage, an input terminal connected to the Q contact, an output terminal receiving the second low voltage, a control terminal receiving the second low voltage, and the Q contact An input terminal connected to, a ninth transistor including an output terminal to which the third low voltage is applied, and a control terminal connected to the I contact connected to the inverter signal output terminal, an input terminal connected to the Q contact, It may include a tenth transistor including an output terminal to which the second low voltage is applied.

상기 Q 접점 안정부는 제1 입력 단자를 통하여 전단 스테이지의 전달 신호를 인가받는 입력 단자 및 제어 단자, 상기 Q 접점과 연결되어 있는 출력 단자를 포함하는 제4 트랜지스터, 입력 단자와 출력 단자를 서로 연결하고 제어 단자가 동일한 단자에 연결된 한 쌍의 트랜지스터로, 제어 단자는 모두 제2 입력 단자를 통하여 다음단 스테이지의 상기 전달 신호를 인가받으며, 한 쌍의 트랜지스터의 입력 단자는 상기 Q 접점에 연결되어 있고, 출력 단자는 상기 제2 저전압을 인가받는 제9 트랜지스터 및 제9-1 트랜지스터, 및 입력 단자와 출력 단자를 서로 연결하고 제어 단자가 동일한 단자에 연결된 한 쌍의 트랜지스터로, 제어 단자는 모두 상기 인버터 신호 출력 단자에 연결된 I 접점에 연결되어 있으며, 한 쌍의 트랜지스터의 입력 단자는 상기 Q 접점에 연결되어 있고, 출력 단자는 상기 제2 저전압을 인가받는 제10 트랜지스터 및 제10-1 트랜지스터를 포함할 수 있다. The Q contact stabilizer connects an input terminal and a control terminal to which a transmission signal of a front stage is applied through a first input terminal, a fourth transistor including an output terminal connected to the Q contact, an input terminal and an output terminal, and Control terminals are a pair of transistors connected to the same terminal, all of the control terminals receive the transfer signal of the next stage through the second input terminal, the input terminals of the pair of transistors are connected to the Q contact, Output terminals are a ninth transistor and a transistor 9-1 to which the second low voltage is applied, and a pair of transistors that connect an input terminal and an output terminal to each other and have a control terminal connected to the same terminal, and the control terminals are all the inverter signals It is connected to the I contact connected to the output terminal, the input terminal of the pair of transistors is connected to the Q contact, and the output terminal may include a tenth transistor and a 10-1 transistor to which the second low voltage is applied. have.

상기 인버터 신호 출력 단자에 연결된 I 접점과 연결되어 있는 입력 단자, 제1 입력 단자를 통하여 전단 스테이지의 전달 신호를 인가받는 제어 단자, 상기 제2 저전압을 인가받는 출력 단자를 포함하는 제5 트랜지스터를 더 포함할 수 있다. A fifth transistor comprising an input terminal connected to an I contact connected to the inverter signal output terminal, a control terminal receiving a transfer signal of a previous stage through a first input terminal, and an output terminal receiving the second low voltage. Can include.

상기 출력부의 상기 제1 트랜지스터의 출력 단자의 전압을 상기 제1 저전압으로 낮추는 제2 트랜지스터 및 제3 트랜지스터를 포함하는 풀다운부를 더 포함할 수 있다. A pull-down unit including a second transistor and a third transistor for lowering the voltage of the output terminal of the first transistor of the output unit to the first low voltage may be further included.

상기 풀다운부는 상기 전달 신호의 전압을 상기 제3 저전압으로 낮추는 제11 트랜지스터를 더 포함하고, 상기 제11 트랜지스터는 상기 인버터 신호 출력 단자에 연결된 I 접점과 연결되어 있는 제어 단자, 상기 전달 신호 출력 단자와 연결되어 있는 입력 단자, 상기 제3 저전압이 인가되는 출력 단자를 포함할 수 있다. The pull-down unit further includes an eleventh transistor for lowering the voltage of the transmission signal to the third low voltage, the eleventh transistor is a control terminal connected to an I contact connected to the inverter signal output terminal, the transmission signal output terminal and It may include an input terminal connected and an output terminal to which the third low voltage is applied.

상기 풀다운부는 상기 전달 신호의 전압을 상기 제3 저전압으로 낮추는 제17 트랜지스터를 더 포함하고, 상기 제17 트랜지스터는 제2 입력 단자를 통하여 다음단 스테이지의 전달 신호를 인가받는 제어 단자, 상기 전달 신호 출력 단자와 연결되어 있는 입력 단자, 상기 제3 저전압이 인가되는 출력 단자를 포함할 수 있다. The pull-down unit further includes a seventeenth transistor for lowering the voltage of the transfer signal to the third low voltage, wherein the seventeenth transistor is a control terminal receiving a transfer signal of a next stage through a second input terminal, and the transfer signal output An input terminal connected to a terminal and an output terminal to which the third low voltage is applied may be included.

상기 풀다운부는 상기 게이트 전압을 상기 제1 저전압으로 낮추는 제11-1 트랜지스터를 더 포함하며, 상기 제11-1 트랜지스터는 전단 스테이지의 인버터 신호를 인가받는 제어 단자, 상기 게이트 전압 출력 단자에 연결되어 있는 입력 단자, 상기 제1 저전압을 인가받는 출력 단자를 포함할 수 있다. The pull-down unit further includes an 11-1 transistor for lowering the gate voltage to the first low voltage, and the 11-1 transistor is connected to a control terminal receiving an inverter signal of a previous stage and the gate voltage output terminal. It may include an input terminal and an output terminal to which the first low voltage is applied.

상기 풀다운부는 상기 전달 신호의 전압을 상기 제2 저전압으로 낮추는 제11 트랜지스터를 더 포함하며, 상기 제11 트랜지스터는 상기 인버터 신호 출력 단자에 연결된 I 접점과 연결되어 있는 제어 단자, 상기 전달 신호 출력 단자와 연결되어 있는 입력 단자, 상기 제2 저전압이 인가되는 출력 단자를 포함할 수 있다. The pull-down unit further includes an eleventh transistor for lowering the voltage of the transmission signal to the second low voltage, wherein the eleventh transistor includes a control terminal connected to an I contact connected to the inverter signal output terminal, the transmission signal output terminal, and A connected input terminal and an output terminal to which the second low voltage is applied may be included.

상기 풀다운부는 상기 전달 신호의 저전압을 상기 제1 저전압으로 낮추는 제11 트랜지스터를 더 포함하며, 상기 제11 트랜지스터는 상기 인버터 신호 출력 단자에 연결된 I 접점과 연결되어 있는 제어 단자, 상기 전달 신호 출력 단자와 연결되어 있는 입력 단자, 상기 제1 저전압이 인가되는 출력 단자를 포함할 수 있다. The pull-down unit further includes an eleventh transistor for lowering the low voltage of the transmission signal to the first low voltage, wherein the eleventh transistor includes a control terminal connected to an I contact connected to the inverter signal output terminal, the transmission signal output terminal, and A connected input terminal and an output terminal to which the first low voltage is applied may be included.

상기 트랜지스터의 채널은 산화물 반도체 또는 비정질 반도체를 포함하며, 상기 스테이지에 인가되는 전압이 -10V 이상인 경우에는 상기 비정질 반도체 또는 상기 산화물 반도체가 상기 트랜지스터의 채널로 형성되어 있으며, 상기 스테이지에 인가되는 전압이 -10V 미만인 경우에는 상기 산화물 반도체가 상기 트랜지스터의 채널로 형성되어 있을 수 있다. The channel of the transistor includes an oxide semiconductor or an amorphous semiconductor, and when the voltage applied to the stage is -10V or higher, the amorphous semiconductor or the oxide semiconductor is formed as a channel of the transistor, and the voltage applied to the stage is When it is less than -10V, the oxide semiconductor may be formed as a channel of the transistor.

이상과 같이 표시 패널에 실장된 게이트 구동부의 트랜지스터 중 일부 트랜지스터의 출력 단자를 보다 낮은 저전압과 연결하여 해당 트랜지스터에 걸리는 전압 차이를 줄여 게이트 구동부가 출력하는 게이트 온 전압의 레벨이 낮아지지 않거나 누설 전류로 인하여 문제가 발생하지 않도록 한다.As described above, by connecting the output terminals of some of the transistors of the gate driver mounted on the display panel with a lower voltage to reduce the voltage difference applied to the corresponding transistor, the level of the gate-on voltage output from the gate driver does not decrease or the leakage current Do not cause any problems.

도 1은 본 발명의 실시예에 따른 따른 표시 패널의 평면도이다.
도 2는 도 1의 게이트 구동부 및 게이트선을 구체화하여 도시한 블록도이다.
도 3은 본 발명의 실시예에 따른 게이트 구동부 중 하나의 스테이지를 확대하여 도시한 회로도이다.
도 4는 비정질 실리콘 반도체를 사용한 트랜지스터와 산화물 반도체를 사용한 트랜지스터에서 전압에 대한 전류 그래프이다.
도 5는 본 발명의 실시예에 따른 게이트 구동부를 설치한 경우 게이트 구동부가 차지하는 면적을 도시한 도면이다.
도 6은 본 발명의 또 다른 실시예에 따른 게이트 구동부 중 하나의 스테이지를 확대하여 도시한 회로도이다.
도 7 및 도 8은 본 발명의 실시예에 따른 게이트 구동부의 출력 특성을 도시한 것이다.
도 9 도 17은 본 발명의 또 다른 실시예에 따른 게이트 구동부 중 하나의 스테이지를 확대하여 도시한 회로도이다.1 is a plan view of a display panel according to an exemplary embodiment of the present invention.
FIG. 2 is a block diagram illustrating a gate driver and a gate line of FIG. 1 in detail.
3 is an enlarged circuit diagram of one stage of a gate driver according to an exemplary embodiment of the present invention.
4 is a graph of current versus voltage in a transistor using an amorphous silicon semiconductor and a transistor using an oxide semiconductor.
5 is a diagram illustrating an area occupied by the gate driver when the gate driver according to an embodiment of the present invention is installed.
6 is an enlarged circuit diagram of one stage of a gate driver according to another exemplary embodiment of the present invention.
7 and 8 illustrate output characteristics of a gate driver according to an embodiment of the present invention.
9 FIG. 17 is an enlarged circuit diagram of one stage of a gate driver according to another exemplary embodiment of the present invention.

첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.With reference to the accompanying drawings, embodiments of the present invention will be described in detail so that those of ordinary skill in the art can easily implement the present invention. However, the present invention may be implemented in various different forms and is not limited to the embodiments described herein.

도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.In the drawings, the thicknesses are enlarged in order to clearly express various layers and regions. Like reference numerals are attached to similar parts throughout the specification. When a part of a layer, film, region, plate, etc. is said to be "on" another part, this includes not only the case where the other part is "directly above", but also the case where there is another part in the middle. Conversely, when one part is "directly above" another part, it means that there is no other part in the middle.

이제 본 발명의 실시예에 따른 표시 패널에 대하여 도 1을 참고로 하여 상세하게 설명한다.A display panel according to an exemplary embodiment of the present invention will now be described in detail with reference to FIG. 1.

도 1은 본 발명의 실시예에 따른 따른 표시 패널의 평면도이다.1 is a plan view of a display panel according to an exemplary embodiment of the present invention.

도 1을 참고하면, 본 발명의 한 실시예에 따른 표시 패널(100)은 화상을 표시하는 표시 영역(300), 표시 영역(300)의 게이트선에 게이트 전압을 인가하는 게이트 구동부(500)를 포함한다. 한편, 표시 영역(300)의 데이터선은 표시 패널(100)에 부착된 가요성 인쇄 회로막(FPC; flexible printed circuit film; 450) 따위의 필름의 위에 형성된 데이터 드라이버 IC(460)로부터 데이터 전압을 인가 받는다. 한편, 게이트 구동부(500) 및 데이터 드라이버 IC(460)는 신호 제어부(600)에 의하여 제어된다. 가요성 인쇄 회로막(450) 따위의 필름 외측에는 인쇄 회로 기판(PCB; printed circuit board)이 형성되어 신호 제어부(600)로부터의 신호를 데이터 드라이버 IC(460) 및 게이트 구동부(500)로 전달한다. 신호 제어부(600)에서 제공되는 신호로는 제1 클록 신호(CKV), 제2 클록 신호(CKVB), 스캔 개시 신호(STVP) 등의 신호와 특정 레벨의 저 전압(Vss1, Vss2, Vss3)을 제공하는 신호를 포함한다. 본 발명의 실시예에서는 저 전압으로 3개 이상의 저 전압 레벨을 가질 수 있으며, 그 중 3개의 저 전압을 인가받는 실시예를 중심으로 살펴본다. Referring to FIG. 1, a display panel 100 according to an embodiment of the present invention includes a display area 300 displaying an image and a gate driver 500 applying a gate voltage to a gate line of the display area 300. Includes. Meanwhile, the data line of the display area 300 receives a data voltage from the data driver IC 460 formed on a film such as a flexible printed circuit film (FPC) 450 attached to the display panel 100. Get accredited. Meanwhile, the gate driver 500 and the data driver IC 460 are controlled by the signal controller 600. A printed circuit board (PCB) is formed outside a film such as the flexible printed circuit layer 450 to transmit signals from the signal controller 600 to the data driver IC 460 and the gate driver 500 . Signals provided from the signal controller 600 include signals such as a first clock signal (CKV), a second clock signal (CKVB), and a scan start signal (STVP), and low voltages (Vss1, Vss2, Vss3) of a specific level. Includes the signal to provide. In the embodiment of the present invention, three or more low voltage levels may be provided as a low voltage, of which three low voltages are applied will be described.

표시 영역(300)은 액정 표시 패널인 경우에는 박막 트랜지스터(Trsw), 액정 커패시터(Clc), 유지 커패시터(Cst) 등을 포함하며, 도 1에서는 액정 표시 패널을 예로 들어 도시하고 있다. 한편, 유기 발광 표시 패널에서는 박막 트랜지스터, 유기 발광 다이오드를 포함하며 기타 다른 표시 패널에서는 박막 트랜지스터 등의 소자를 포함하여 표시 영역(300)을 형성한다. 본 발명은 액정 표시 패널로 한정되지 않지만, 명확하게 설명하기 위하여 이하에서는 액정 표시 패널을 예로 들어 설명한다.In the case of a liquid crystal display panel, the display area 300 includes a thin film transistor Trsw, a liquid crystal capacitor Clc, and a storage capacitor Cst, and FIG. 1 illustrates a liquid crystal display panel as an example. Meanwhile, in the organic light emitting display panel, a thin film transistor and an organic light emitting diode are included, and in other display panels, the display region 300 is formed by including devices such as a thin film transistor. The present invention is not limited to a liquid crystal display panel, but for clarity, a liquid crystal display panel will be described below as an example.

표시 영역(300)에는 다수의 게이트선(G1-Gn) 및 다수의 데이터선(D1-Dm)을 포함하며, 다수의 게이트선(G1-Gn) 및 다수의 데이터선(D1-Dm)은 절연되어 교차되어 있다.The display area 300 includes a plurality of gate lines (G1-Gn) and a plurality of data lines (D1-Dm), and the plurality of gate lines (G1-Gn) and a plurality of data lines (D1-Dm) are insulated. And are crossed.

각 화소(PX)에는 박막 트랜지스터(Trsw), 액정 커패시터(Clc) 및 유지 커패시터(Cst)를 포함한다. 박막 트랜지스터(Trsw)의 제어 단자는 하나의 게이트선에 연결되며, 박막 트랜지스터(Trsw)의 입력 단자는 하나의 데이터선에 연결되며, 박막 트랜지스터(Trsw)의 출력 단자는 액정 커패시터(Clc)의 일측 단자 및 유지 커패시터(Cst)의 일측 단자에 연결된다. 액정 커패시터(Clc)의 타측 단자는 공통 전극에 연결되며, 유지 커패시터(Cst)의 타측 단자는 신호 제어부(600)로부터 인가되는 유지 전압(Vcst)을 인가 받는다. 액정 표시 패널의 화소(PX)구조도 다양한 실시예가 존재하며, 도 1에서 도시한 화소(PX) 기본 구조로부터 추가 구성을 가지는 화소(PX)도 본 발명을 적용할 수 있다.Each pixel PX includes a thin film transistor Trsw, a liquid crystal capacitor Clc, and a storage capacitor Cst. The control terminal of the thin film transistor Trsw is connected to one gate line, the input terminal of the thin film transistor Trsw is connected to one data line, and the output terminal of the thin film transistor Trsw is one side of the liquid crystal capacitor Clc. It is connected to the terminal and to one terminal of the holding capacitor Cst. The other terminal of the liquid crystal capacitor Clc is connected to the common electrode, and the other terminal of the storage capacitor Cst receives the sustain voltage Vcst applied from the signal controller 600. The structure of the pixel PX of the liquid crystal panel also includes various embodiments, and the present invention can be applied to a pixel PX having an additional configuration from the basic structure of the pixel PX shown in FIG. 1.

다수의 데이터선(D1-Dm)은 데이터 드라이버 IC(460)로부터 데이터 전압을 인가 받으며, 다수의 게이트선(G1-Gn)은 게이트 구동부(500)로부터 게이트 전압을 인가 받는다.A plurality of data lines D1 -Dm receive a data voltage from the data driver IC 460, and a plurality of gate lines G1 -Gn receive a gate voltage from the gate driver 500.

데이터 드라이버 IC(460)는 표시 패널(100)의 상측 또는 하측에 형성되어 세로 방향으로 연장된 데이터선(D1-Dm)과 연결되어 있는데, 도 1의 실시예에서는 데이터 드라이버 IC(460)가 표시 패널(100)의 상측에 위치하는 실시예를 도시하고 있다.The data driver IC 460 is formed on the upper or lower side of the display panel 100 and is connected to the data lines D1-Dm extending in the vertical direction. In the embodiment of FIG. 1, the data driver IC 460 is displayed. An embodiment positioned on the upper side of the panel 100 is shown.

게이트 구동부(500)는 클록 신호(CKV, CKVB), 스캔 개시 신호(STVP) 및 게이트 오프 전압에 준하는 제1 저전압(Vss1)과 게이트 오프 전압보다 낮은 제2 저전압(Vss2) 및 제3 저전압(Vss3)을 인가 받아서 게이트 전압(게이트 온 전압 및 게이트 오프 전압)을 생성하여 게이트선(G1-Gn)에 순차적으로 게이트 온 전압을 인가한다. The gate driver 500 includes a first low voltage Vss1 corresponding to a clock signal CKV, CKVB, a scan start signal STVP, and a gate-off voltage, and a second low voltage Vss2 and a third low voltage Vss3 lower than the gate-off voltage. ) Is applied to generate a gate voltage (gate-on voltage and gate-off voltage) to sequentially apply a gate-on voltage to the gate lines G1-Gn.

게이트 구동부(500)로 인가되는 클록 신호(CKV, CKVB), 스캔 개시 신호(STVP), 제1 저전압(Vss1), 제2 저전압(Vss2) 및 제3 저전압(Vss3)은 도 1에서와 같이 데이터 드라이버 IC(460)가 위치하는 가요성 인쇄 회로막(450) 중 가장 게이트 구동부(500)와 가까운 가요성 인쇄 회로막(450)을 통하여 게이트 구동부(500)로 인가될 수 있다. 이러한 신호는 외부 또는 신호 제어부(600)로부터 인쇄 회로 기판(400)을 통하여 가요성 인쇄 회로막(450)따위의 필름으로 전달된다.Clock signals (CKV, CKVB), scan start signal (STVP), first low voltage (Vss1), second low voltage (Vss2), and third low voltage (Vss3) applied to the gate driver 500 are data as shown in FIG. The driver IC 460 may be applied to the gate driver 500 through the flexible printed circuit layer 450 closest to the gate driver 500 among the flexible printed circuit layers 450 in which the driver IC 460 is located. These signals are transmitted to a film such as the flexible printed circuit film 450 from the outside or from the signal control unit 600 through the printed circuit board 400.

이상에서는 표시 패널의 전체적인 구조에 대하여 살펴보았다.In the above, the overall structure of the display panel has been described.

이하에서는 본 발명과 관련된 게이트 구동부(500) 및 게이트선(G1-Gn)을 중심으로 살펴본다.Hereinafter, the gate driver 500 and the gate lines G1 -Gn related to the present invention will be described.

도 2는 도 1의 게이트 구동부 및 게이트선을 구체화하여 도시한 블록도이다.FIG. 2 is a block diagram illustrating a gate driver and a gate line of FIG. 1 in detail.

도 2에서는 게이트 구동부(500)를 블록화하여 상세하게 도시하고 있다. In FIG. 2, the gate driver 500 is blocked and illustrated in detail.

도 2에서 표시 영역(300)을 저항(Rp)과 커패시턴스(Cp)로 나타내었다. 이는 게이트선(G1-Gn), 액정 커패시터(Clc) 및 유지 커패시터(Cst)는 각각 저항값 및 커패시턴스를 가지며, 이들을 모두 합하여 하나의 저항(Rp) 및 하나의 커패시턴스(Cp)로 나타낸 것이다. 즉, 게이트선은 도 2에서 도시하고 있는 바와 같이 회로적으로는 저항(Rp)과 커패시턴스(Cp)를 가지는 것으로 표시할 수 있다. 이들 값은 하나의 게이트선이 전체적으로 가지는 값이며, 표시 영역(300)의 구조 및 특성에 따라서 다른 값을 가질 수 있다. 스테이지(SR)에서 출력된 게이트 전압은 게이트선으로 전달된다.In FIG. 2, the display area 300 is represented by resistance (Rp) and capacitance (Cp). This means that the gate lines G1-Gn, the liquid crystal capacitor Clc, and the storage capacitor Cst each have a resistance value and a capacitance, and all of them are summed and expressed as one resistance Rp and one capacitance Cp. That is, as illustrated in FIG. 2, the gate line may be expressed as having a resistance Rp and a capacitance Cp in a circuit manner. These values are values that one gate line has as a whole, and may have different values according to the structure and characteristics of the display area 300. The gate voltage output from the stage SR is transferred to the gate line.

이하 게이트 구동부(500)를 살펴본다.Hereinafter, the gate driver 500 will be described.

게이트 구동부(500)는 서로 종속적으로 연결된 다수의 스테이지(SR1, SR2, SR3, SR4…)를 포함한다. 각 스테이지(SR1, SR2, SR3, SR4…)는 네 개의 입력 단자(IN1, IN2, IN3, IN4), 하나의 클록 입력 단자(CK), 세 개의 전압 입력 단자(Vin1, Vin2, Vin3), 게이트 전압을 출력하는 게이트 전압 출력 단자(OUT), 전달 신호 출력 단자(CRout) 및 인버터 신호 출력 단자(IVTout)를 포함한다.The gate driver 500 includes a plurality of stages SR1, SR2, SR3, SR4... which are dependently connected to each other. Each stage (SR1, SR2, SR3, SR4...) has four input terminals (IN1, IN2, IN3, IN4), one clock input terminal (CK), three voltage input terminals (Vin1, Vin2, Vin3), and gate. And a gate voltage output terminal OUT for outputting a voltage, a transfer signal output terminal CRout, and an inverter signal output terminal IVTout.

우선 제1 입력 단자(IN1)는 전단 스테이지의 전달 신호 출력 단자(CRout)에 연결되어 이전 단의 전달 신호(CR)를 인가 받는데, 첫번째 스테이지는 이전 단 스테이지가 존재하지 않으므로 제1 입력 단자(IN1)로 스캔 개시 신호(STVP)를 인가 받는다. First, the first input terminal IN1 is connected to the transmission signal output terminal CRout of the previous stage to receive the transmission signal CR from the previous stage. The first stage is the first input terminal IN1 because the previous stage does not exist. ) To receive the scan start signal (STVP).

제2 입력 단자(IN2)는 다음단 스테이지의 전달 신호 출력 단자(CRout)에 연결되어 다음 단의 전달 신호(CR)를 인가 받는다. 제3 입력 단자(IN3)는 다다음단 스테이지의 전달 신호 출력 단자(CRout)에 연결되어 다음 단의 전달 신호(CR)를 인가 받는다.The second input terminal IN2 is connected to the transmission signal output terminal CRout of the next stage to receive the transmission signal CR of the next stage. The third input terminal IN3 is connected to the transmission signal output terminal CRout of the next stage to receive the transmission signal CR of the next stage.

n-1번째 게이트선(Gn-1)에 연결된 스테이지(SRn-1; 도시하지 않음) 및 n번째 게이트선(Gn)에 연결된 스테이지(SRn; 도시하지 않음)는 다음단 및 다다음단의 스테이지로부터 전달 신호(CR)를 입력받기 위하여 더미 스테이지를 두 개 형성할 수 있다. 더미 스테이지(SRn+1, SRn+2; 도시하지 않음)는 다른 스테이지(SR1-SRn)과 달리 더미 게이트 전압을 생성하여 출력하는 스테이지이다. 즉, 다른 스테이지(SR1-SRn)에서 출력된 게이트 전압은 게이트선을 통하여 전달되면서 화소에 데이터 전압이 인가되어 화상을 표시하도록 한다. 하지만, 더미 스테이지(SRn+1, SRn+2)는 게이트선에 연결되어 있지 않을 수도 있으며, 게이트선과 연결되더라도 화상을 표시하지 않는 더미 화소(도시하지 않음)의 게이트선과 연결되어 있어 화상을 표시하는데 사용되지 않을 수 있다.The stage SRn-1 (not shown) connected to the n-1th gate line Gn-1 and the stage SRn (not shown) connected to the n-th gate line Gn are the stages of the next stage and the next stage. Two dummy stages may be formed to receive the transmission signal CR from the signal. The dummy stages SRn+1 and SRn+2 (not shown) are stages that generate and output dummy gate voltages unlike other stages SR1-SRn. That is, the gate voltage output from the other stages SR1-SRn is transmitted through the gate line, and the data voltage is applied to the pixel to display an image. However, the dummy stages SRn+1 and SRn+2 may not be connected to the gate line, and even when connected to the gate line, they are connected to the gate line of a dummy pixel (not shown) that does not display an image. May not be used.

한편, 제4 입력 단자(IN4)는 전단 스테이지의 인버터 신호 출력 단자(IVTout)에 연결되어 이전 단의 인버터 신호(IVT)를 인가 받는데, 첫번째 스테이지는 이전 단 스테이지가 존재하지 않으므로 이에 대응하는 신호를 별도로 생성하여 입력시키거나 더미 스테이지(SRn+1, SRn+2; 도시하지 않음)에서 이와 타이밍이 적합한 신호를 생성하도록 하여 이를 전달받을 수도 있다. 여기서, 해당 스테이지에서 게이트 온 전압이 인가되는 1H 구간에서는 저전압(Vss1, Vss2 또는 Vss3)이 인가되는 타이밍을 가지는 신호를 출력 제어 신호(OCS)라고도 한다. Meanwhile, the fourth input terminal IN4 is connected to the inverter signal output terminal IVTout of the previous stage to receive the inverter signal IVT of the previous stage. The first stage does not have a previous stage, so a corresponding signal is provided. Separately generated and inputted, or by generating a signal having a timing appropriate for this in the dummy stages SRn+1 and SRn+2 (not shown) and receiving the signal. Here, a signal having a timing when a low voltage (Vss1, Vss2, or Vss3) is applied in the 1H period in which the gate-on voltage is applied in the corresponding stage is also referred to as an output control signal OCS.

클록 입력 단자(CK)에는 클록 신호가 인가되는데, 다수의 스테이지 중 홀수번째 스테이지의 클록 입력 단자(CK)에는 제1 클록 신호(CKV)이 인가되고, 짝수번째 스테이지의 클록 입력 단자(CK)에는 제2 클록 신호(CKVB)이 인가된다. 제1 클록 신호(CKV)와 제2 클록 신호(CKVB)는 서로 위상이 반대되는 클록 신호이다.A clock signal is applied to the clock input terminal CK, the first clock signal CKV is applied to the clock input terminal CK of the odd-numbered stage among the plurality of stages, and the clock input terminal CK of the even-numbered stage. The second clock signal CKVB is applied. The first clock signal CKV and the second clock signal CKVB are clock signals whose phases are opposite to each other.

제1 전압 입력 단자(Vin1)에는 게이트 오프 전압에 해당하는 제1 저전압(Vss1)이 인가되며, 제2 전압 입력 단자(Vin2)에는 제1 저전압(Vss1)보다 낮은 제2 저전압(Vss2)이 인가되며, 제3 전압 입력 단자(Vin3)에는 제2 저전압(Vss2)보다 낮은 제3 저전압(Vss3)이 인가된다. 제1 저전압(Vss1), 제2 저전압(Vss2) 및 제3 저전압(Vss3)의 전압값은 실시예에 따라 다양할 수 있다. A first low voltage Vss1 corresponding to the gate-off voltage is applied to the first voltage input terminal Vin1, and a second low voltage Vss2 lower than the first low voltage Vss1 is applied to the second voltage input terminal Vin2. In addition, a third low voltage Vss3 lower than the second low voltage Vss2 is applied to the third voltage input terminal Vin3. Voltage values of the first low voltage Vss1, the second low voltage Vss2, and the third low voltage Vss3 may vary according to exemplary embodiments.

게이트 구동부(500)의 동작을 살펴보면 아래와 같다.The operation of the gate driver 500 is as follows.

먼저, 제1 스테이지(SR1)는 클록 입력 단자(CK)를 통해 외부로부터 제공되는 제1 클록 신호(CKV)를, 제1 입력 단자(IN1)를 통해 스캔 개시 신호(STVP)를, 제1 내지 제3 전압 입력 단자(Vin1, Vin2, Vin3)에는 제1 내지 제3 저전압(Vss1, Vss2, Vss3)을, 제2 입력 단자(IN2)를 통해 제2 스테이지(SR2)로부터 제공되는 전달 신호(CR), 제3 입력 단자(IN3)를 통해 제3 스테이지(SR3)로부터 제공되는 전달 신호(CR) 그리고 제4 입력 단자(IN4)를 통해 출력 제어 신호를 입력 받아 첫 번째 게이트 라인으로 게이트 전압 출력 단자(OUT)를 통하여 게이트 온 전압을 출력한다. 또한, 전달 신호 출력 단자(CRout)에서는 전달 신호(CR)를 출력하여 제2 스테이지(SR2)의 제1 입력 단자(IN1)로 전달하며, 인버터 신호 출력 단자(IVTout)에서는 인버터 신호(IVT)를 제2 스테이지(SR2)의 제4 입력 단자(IN4)로 전달한다.First, the first stage SR1 receives a first clock signal CKV provided from the outside through a clock input terminal CK, a scan start signal STVP through the first input terminal IN1, and the first to The first to third low voltages Vss1, Vss2, Vss3 are applied to the third voltage input terminals Vin1, Vin2, and Vin3, and the transfer signal CR provided from the second stage SR2 through the second input terminal IN2. ), a transfer signal CR provided from the third stage SR3 through the third input terminal IN3 and an output control signal through the fourth input terminal IN4, and a gate voltage output terminal through the first gate line. The gate-on voltage is output through (OUT). In addition, the transmission signal output terminal CRout outputs the transmission signal CR and transmits it to the first input terminal IN1 of the second stage SR2, and the inverter signal IVT is transmitted from the inverter signal output terminal IVTout. It is transferred to the fourth input terminal IN4 of the second stage SR2.

제2 스테이지(SR2)는 클록 입력 단자(CK)를 통해 외부로부터 제공되는 제2 클록 신호(CKVB)를, 제1 입력 단자(IN1)를 통해 제1 스테이지(SR1)의 전달 신호(CR)를, 제1 내지 제3 전압 입력 단자(Vin1, Vin2, Vin3)에는 제1 내지 제3 저전압(Vss1, Vss2, Vss3)을, 제2 입력 단자(IN2)를 통해 제3 스테이지(SR3)로부터 제공되는 전달 신호(CR)를, 제3 입력 단자(IN3)를 통해 제4 스테이지(SR4)로부터 제공되는 전달 신호(CR)를 그리고 제4 입력 단자(IN4)를 통해 제1 스테이지(SR1)로부터 제공되는 인버터 신호(IVT)를 입력 받아 두 번째 게이트 라인으로 게이트 전압 출력 단자(OUT)를 통하여 게이트 온 전압을 출력한다. 또한, 전달 신호 출력 단자(CRout)에서는 전달 신호(CR)를 출력하여 제3 스테이지(SR3)의 제1 입력 단자(IN1) 및 제1 스테이지(SR1)의 제2 입력 단자(IN2)로 전달하며, 인버터 신호 출력 단자(IVTout)에서는 인버터 신호(IVT)를 제3 스테이지(SR3)의 제4 입력 단자(IN4)로 전달한다.The second stage SR2 receives a second clock signal CKVB provided from the outside through the clock input terminal CK, and the transfer signal CR of the first stage SR1 through the first input terminal IN1. , First to third low voltages (Vss1, Vss2, Vss3) are provided from the third stage SR3 through the second input terminal IN2 to the first to third voltage input terminals Vin1, Vin2, Vin3. The transfer signal CR is provided from the fourth stage SR4 through the third input terminal IN3 and the transfer signal CR provided from the first stage SR1 through the fourth input terminal IN4. Receives the inverter signal IVT and outputs a gate-on voltage to the second gate line through the gate voltage output terminal OUT. In addition, the transmission signal output terminal CRout outputs the transmission signal CR and transmits it to the first input terminal IN1 of the third stage SR3 and the second input terminal IN2 of the first stage SR1. , The inverter signal output terminal IVTout transmits the inverter signal IVT to the fourth input terminal IN4 of the third stage SR3.

한편, 제3 스테이지(SR3)는 클록 입력 단자(CK)를 통해 외부로부터 제공되는 제1 클록 신호(CKV)를 입력 받고, 제1 입력 단자(IN1)를 통해 제2 스테이지(SR2)의 전달 신호(CR)를, 제1 내지 제3 전압 입력 단자(Vin1, Vin2, Vin3)에는 제1 내지 제3 저전압(Vss1, Vss2, Vss3)을, 제2 입력 단자(IN2)를 통해 제4 스테이지(SR4)로부터 제공되는 전달 신호(CR)를, 제3 입력 단자(IN3)를 통해 제5 스테이지(SR5)로부터 제공되는 전달 신호(CR)를, 그리고 제4 입력 단자(IN4)를 통해 제2 스테이지(SR2)로부터 제공되는 인버터 신호(IVT)를 입력 받아 세 번째 게이트 라인으로 게이트 전압 출력 단자(OUT)를 통하여 게이트 온 전압을 출력한다. 또한, 전달 신호 출력 단자(CRout)에서는 전달 신호(CR)를 출력하여 제4 스테이지(SR4)의 제1 입력 단자(IN1), 제2 스테이지(SR2)의 제2 입력 단자(IN2) 및 제1 스테이지(SR1)의 제3 입력 단자(IN3)로 전달하며, 인버터 신호 출력 단자(IVTout)에서는 인버터 신호(IVT)를 제4 스테이지(SR4)의 제4 입력 단자(IN4)로 전달한다.Meanwhile, the third stage SR3 receives the first clock signal CKV provided from the outside through the clock input terminal CK, and the transmission signal of the second stage SR2 through the first input terminal IN1. (CR), the first to third low voltages Vss1, Vss2, Vss3 to the first to third voltage input terminals Vin1, Vin2, Vin3, and the fourth stage SR4 through the second input terminal IN2. ), the transfer signal CR provided from the fifth stage SR5 through the third input terminal IN3, and the second stage through the fourth input terminal IN4 ( The inverter signal IVT provided from SR2) is received and a gate-on voltage is output to the third gate line through the gate voltage output terminal OUT. In addition, the transfer signal output terminal CRout outputs the transfer signal CR to the first input terminal IN1 of the fourth stage SR4, the second input terminal IN2 of the second stage SR2, and the first. It is transmitted to the third input terminal IN3 of the stage SR1, and the inverter signal IVT is transmitted to the fourth input terminal IN4 of the fourth stage SR4 through the inverter signal output terminal IVTout.

상기와 같은 동일 방법으로, n번째 스테이지(SRn)는 클록 입력 단자(CK)를 통해 외부로부터 제공되는 제2 클록 신호(CKVB)를 입력 받고, 제1 입력 단자(IN1)를 통해 제n-1 스테이지(SR2)의 전달 신호(CR)를, 제1 내지 제3 전압 입력 단자(Vin1, Vin2, Vin3)에는 제1 내지 제3 저전압(Vss1, Vss2, Vss3)을, 제2 및 제3 입력 단자(IN2, IN3)를 통해 제n+1 스테이지(SRn+1; 더미 스테이지) 및 제n+2 스테이지(SRn+2; 더미 스테이지)로부터 각각 제공되는 전달 신호(CR)를, 그리고 제4 입력 단자(IN4)를 통해 제n-1 스테이지(SRn-1)로부터 제공되는 인버터 신호(IVT)를 입력 받아 n번째 게이트 라인으로 게이트 전압 출력 단자(OUT)를 통하여 게이트 온 전압을 출력한다. 또한, 전달 신호 출력 단자(CRout)에서는 전달 신호(CR)를 출력하여 제n+1 스테이지(SRn+1; 더미 스테이지)의 제1 입력 단자(IN1), 제n-1 스테이지(SRn-1)의 제2 입력 단자(IN2) 및 제n-2 스테이지(SRn-2)의 제3 입력 단자(IN3)로 전달하며, 인버터 신호 출력 단자(IVTout)에서는 인버터 신호(IVT)를 제n+1 스테이지(SRn+1; 더미 스테이지)의 제4 입력 단자(IN4)로 전달 한다.In the same manner as described above, the n-th stage SRn receives the second clock signal CKVB provided from the outside through the clock input terminal CK, and the n-1 th stage through the first input terminal IN1. Transfer signal CR of stage SR2, first to third low voltages Vss1, Vss2, Vss3 to first to third voltage input terminals Vin1, Vin2, Vin3, and second and third input terminals Transfer signals CR provided from the n+1th stage (SRn+1; dummy stage) and the n+2th stage (SRn+2; dummy stage) respectively through (IN2, IN3), and a fourth input terminal The inverter signal IVT provided from the n-1th stage SRn-1 is input through IN4 and outputs a gate-on voltage to the n-th gate line through the gate voltage output terminal OUT. In addition, the transfer signal output terminal CRout outputs the transfer signal CR to the first input terminal IN1 and the n-1th stage SRn-1 of the n+1th stage SRn+1 (dummy stage). The second input terminal IN2 and the third input terminal IN3 of the n-2th stage SRn-2 are transmitted, and the inverter signal IVT is transmitted to the n+1th stage at the inverter signal output terminal IVTout. It is transmitted to the fourth input terminal IN4 of the (SRn+1; dummy stage).

도 2를 통하여 전체적인 게이트 구동부(500)의 스테이지(SR) 연결 구조에 대하여 살펴보았다. 이하에서는 도 3을 통하여 하나의 게이트선에 연결된 게이트 구동부의 스테이지(SR)의 구조를 좀 더 상세하게 살펴본다.A structure for connecting the stage SR of the entire gate driver 500 has been described with reference to FIG. 2. Hereinafter, the structure of the stage SR of the gate driver connected to one gate line will be described in more detail through FIG. 3.

도 3은 본 발명의 실시예에 따른 게이트 구동부 중 하나의 스테이지를 확대하여 도시한 회로도이다.3 is an enlarged circuit diagram of one stage of a gate driver according to an exemplary embodiment of the present invention.

본 실시예에 따른 게이트 구동부(500)의 각 스테이지(SR)는 출력부(511), 인버터부(512), 전달 신호 생성부(513), Q접점 안정부(514), I접점 안정부(515) 및 풀다운부(516)를 포함한다. Each stage SR of the gate driving unit 500 according to the present embodiment includes an output unit 511, an inverter unit 512, a transmission signal generation unit 513, a Q contact stabilizer 514, and an I contact stabilizer ( 515) and a pull-down portion 516.

먼저, 출력부(511)는 하나의 트랜지스터(제1 트랜지스터(Tr1)) 및 하나의 커패시터(제1 커패시터(C1))를 포함한다. 제1 트랜지스터(Tr1)의 제어 단자는 Q 접점(이하 제1 접점이라고도 함)에 연결되고, 입력 단자는 클록 입력 단자(CK)를 통하여 제1 클록 신호(CKV) 또는 제2 클록 신호(CKVB)를 입력 받으며, 제어 단자와 출력 단자 사이에는 제1 커패시터(C1)가 형성되며, 출력 단자는 게이트 전압 출력 단자(OUT)와 연결되어 있다. 또한, 출력 단자는 풀다운부(516)와 연결되어 있으며, 풀다운부(516)를 통하여 제1 전압 입력 단자(Vin1)와 연결되어 있다. 그 결과 게이트 오프 전압의 전압값은 제1 저전압(Vss1)값을 가진다. 이와 같은 출력부(511)는 Q 접점에서의 전압 및 상기 제1 클록 신호(CKV)에 따라 게이트 전압을 출력한다. Q 접점의 전압에 의하여 제1 트랜지스터(Tr1)의 제어 단자와 출력 단자 사이에 전압차가 발생하고 이 전압차가 제1 커패시터(C1)에 저장된 후 클록 신호에 의하여 하이 전압이 인가되면, 충전된 전압이 부스트 업 되면서 높은 전압이 게이트 온 전압으로 출력된다. First, the output unit 511 includes one transistor (first transistor Tr1) and one capacitor (first capacitor C1). The control terminal of the first transistor Tr1 is connected to the Q contact (hereinafter also referred to as the first contact), and the input terminal is the first clock signal CKV or the second clock signal CKVB through the clock input terminal CK. Is received, a first capacitor C1 is formed between the control terminal and the output terminal, and the output terminal is connected to the gate voltage output terminal OUT. In addition, the output terminal is connected to the pull-down unit 516 and is connected to the first voltage input terminal Vin1 through the pull-down unit 516. As a result, the voltage value of the gate-off voltage has a first low voltage Vss1. The output unit 511 outputs a gate voltage according to the voltage at the Q contact and the first clock signal CKV. A voltage difference occurs between the control terminal and the output terminal of the first transistor Tr1 due to the voltage of the Q contact, and when a high voltage is applied by a clock signal after the voltage difference is stored in the first capacitor C1, the charged voltage is reduced. During boost up, a high voltage is output as the gate-on voltage.

인버터부(512)는 4 개의 트랜지스터(제12 트랜지스터(Tr12), 제7 트랜지스터(Tr7), 제8 트랜지스터(Tr8) 및 제13 트랜지스터(Tr13))를 포함한다. 먼저, 제12 트랜지스터(Tr12)는 다이오드 연결되어 제어 단자가 연결된 일단(입력단)은 클록 입력 단자(CK)와 연결되어 있으며, 타단(출력단)은 제7 트랜지스터(Tr7)의 제어 단자 및 제13 트랜지스터(Tr13)의 입력 단자와 연결되어 있다. 제7 트랜지스터(Tr7)는 제어 단자가 제12 트랜지스터(Tr12)의 출력단과 연결되어 있으며, 입력 단자는 클록 입력 단자(CK)와 연결되어 있고, 출력 단자는 I 접점(인버터 접점 또는 제2 접점이라고도 함)과 연결되어 있다. 제8 트랜지스터(Tr8)는 제어 단자는 본단 스테이지의 전달 신호 출력 단자(CRout)와 연결되어 있으며, 입력 단자는 I 접점과 연결되고, 출력 단자는 제2 전압 입력 단자(Vin2)와 연결되어 있다. 제13 트랜지스터(Tr13)는 입력단자가 제12 트랜지스터(Tr12)의 출력단과 연결되어 있으며, 제어 단자는 본단 스테이지의 전달 신호 출력 단자(CRout)와 연결되어 있으며, 출력 단자는 제2 전압 입력 단자(Vin2)와 연결되어 있다. 이상과 같은 연결에 의하여 클록 신호로 하이 신호가 인가되면, 제12 및 제7 트랜지스터(Tr12, Tr7)에 의하여 각각 제8 및 제13 트랜지스터(Tr8, Tr13)의 입력 단자로 전달되어 I 접점이 하이 전압을 가지며, 전달된 하이 신호는 본단 스테이지의 전달 신호 출력 단자(CRout)에서 전달 신호(CR)가 출력되면 I 접점의 전압을 제2 저전압(VSS2)으로 낮춘다. 그 결과 인버터부(512)의 I 접점은 본단 스테이지의 전달 신호(CR) 및 게이트 온 전압과 반대의 전압 레벨을 가진다.The inverter unit 512 includes four transistors (a twelfth transistor Tr12, a seventh transistor Tr7, an eighth transistor Tr8, and a thirteenth transistor Tr13). First, the twelfth transistor Tr12 is diode-connected, and one end (input terminal) to which the control terminal is connected is connected to the clock input terminal CK, and the other end (output terminal) is the control terminal of the seventh transistor Tr7 and the thirteenth transistor. It is connected to the input terminal of (Tr13). The seventh transistor Tr7 has a control terminal connected to the output terminal of the twelfth transistor Tr12, the input terminal connected to the clock input terminal CK, and the output terminal is an I contact (also called an inverter contact or a second contact). It is connected with). The eighth transistor Tr8 has a control terminal connected to a transfer signal output terminal CRout of the main stage, an input terminal connected to an I contact, and an output terminal connected to a second voltage input terminal Vin2. The input terminal of the thirteenth transistor Tr13 is connected to the output terminal of the twelfth transistor Tr12, the control terminal is connected to the transfer signal output terminal CRout of the main stage, and the output terminal is a second voltage input terminal ( It is connected to Vin2). When a high signal is applied as a clock signal by the above connection, it is transmitted to the input terminals of the eighth and thirteenth transistors Tr8 and Tr13, respectively, and the I contact point is high. The high signal has a voltage, and when the transmission signal CR is output from the transmission signal output terminal CRout of the main stage, the voltage of the I contact point is lowered to the second low voltage VSS2. As a result, the I contact point of the inverter unit 512 has a voltage level opposite to that of the transfer signal CR and the gate-on voltage of the main stage.

전달 신호 생성부(513)는 하나의 트랜지스터(제15 트랜지스터(Tr15))를 포함한다. 제15 트랜지스터(Tr15)의 입력 단자에는 클록 입력 단자(CK)가 연결되어 제1 클록 신호(CKV) 또는 제2 클록 신호(CKVB)가 입력되고, 제어 단자는 Q 접점에 연결되고, 출력 단자는 전달 신호(CR)를 출력하는 전달 신호 출력 단자(CRout)와 연결되어 있다. 여기서 제어 단자와 출력 단자 사이에는 커패시터(기생 커패시터일 수 있음)가 형성되어 있을 수 있다. 제15 트랜지스터(Tr15)의 출력 단자는 전달 신호 출력 단자(CRout), 뿐만 아니라 풀다운부(516)의 제11 트랜지스터(Tr11) 및 제17 트랜지스터(Tr17)과 연결되어 제3 저전압(Vss3)을 인가 받는다. 그 결과 전달 신호(CR)의 로우(low)일 때의 전압값은 제3 저전압(Vss3)값을 가진다.The transfer signal generation unit 513 includes one transistor (a fifteenth transistor Tr15). A clock input terminal CK is connected to the input terminal of the fifteenth transistor Tr15 to input the first clock signal CKV or the second clock signal CKVB, the control terminal is connected to the Q contact, and the output terminal is It is connected to a transmission signal output terminal CRout for outputting a transmission signal CR. Here, a capacitor (which may be a parasitic capacitor) may be formed between the control terminal and the output terminal. The output terminal of the fifteenth transistor Tr15 is connected to the transfer signal output terminal CRout as well as the eleventh transistor Tr11 and the 17th transistor Tr17 of the pull-down unit 516 to apply a third low voltage Vss3. Receive. As a result, the voltage value when the transmission signal CR is low has a third low voltage Vss3.

Q접점 안정부(514)는 4개의 트랜지스터(제4 트랜지스터(Tr4), 제6 트랜지스터(Tr6), 제9 트랜지스터(Tr9) 및 제10 트랜지스터(Tr10))를 포함한다. 먼저, 제4 트랜지스터(Tr4)의 입력 단자 및 제어 단자는 제1 입력 단자(IN1)에 공통 연결(다이오드 연결)되어 있으며, 출력 단자는 Q 접점과 연결되어 있다. 제4 트랜지스터(Tr4)는 제1 입력 단자(IN1)로 하이 전압이 인가되는 경우 이를 Q 접점으로 전달한다. 제6 트랜지스터(Tr6)는 제어 단자가 제3 입력 단자(IN3)와 연결되어 있으며, 입력 단자는 Q 접점과 연결되어 있고, 출력 단자는 제2 전압 입력 단자(Vin2)와 연결되어 있다. 제6 트랜지스터(Tr6)는 다다음 단 스테이지의 전달 신호(CR)가 하이 값으로 인가될 때 Q 접점의 전압이 제2 저전압(Vss2)이 되도록 한다. 제9 트랜지스터(Tr9)는 제어 단자가 제2 입력 단자(IN2)에 연결되어 있으며, 입력 단자가 Q 접점에 연결되어 있고, 출력 단자가 제2 전압 입력 단자(Vin2)와 연결되어 있다. 그 결과 다음 단 스테이지의 전달 신호(CR)가 하이 값으로 인가 될 때, Q 접점의 전압이 제2 저전압(Vss2)이 되도록 한다. 제10 트랜지스터(Tr10)는 제어 단자가 I 접점에 연결되어 있으며, 입력 단자는 Q 접점에 연결되어 있고, 출력 단자는 제2 전압 입력 단자(Vin2)와 연결되어 있다. 제10 트랜지스터(Tr10)는 인버터부(512)의 하이 출력에 의하여 Q 접점의 전압을 제2 저전압(Vss2)으로 바꾼다. 이와 같이 Q 접점에 연결된 제4 트랜지스터(Tr4), 제6 트랜지스터(Tr6), 제9 트랜지스터(Tr9) 및 제10 트랜지스터(Tr10)에 의하여 각 구간에서 Q 접점의 전압은 안정화된다.The Q-contact stabilizer 514 includes four transistors (a fourth transistor Tr4, a sixth transistor Tr6, a ninth transistor Tr9, and a tenth transistor Tr10). First, the input terminal and the control terminal of the fourth transistor Tr4 are commonly connected (diode connection) to the first input terminal IN1, and the output terminal is connected to the Q contact. When a high voltage is applied to the first input terminal IN1, the fourth transistor Tr4 transmits the high voltage to the Q contact. The sixth transistor Tr6 has a control terminal connected to the third input terminal IN3, an input terminal connected to a Q contact, and an output terminal connected to a second voltage input terminal Vin2. The sixth transistor Tr6 causes the voltage of the Q contact point to become the second low voltage Vss2 when the transfer signal CR of the next stage is applied at a high value. The ninth transistor Tr9 has a control terminal connected to the second input terminal IN2, an input terminal connected to the Q contact, and an output terminal connected to the second voltage input terminal Vin2. As a result, when the transfer signal CR of the next stage is applied with a high value, the voltage of the Q contact point becomes the second low voltage Vss2. In the tenth transistor Tr10, the control terminal is connected to the I contact, the input terminal is connected to the Q contact, and the output terminal is connected to the second voltage input terminal Vin2. The tenth transistor Tr10 changes the voltage of the Q contact point to the second low voltage Vss2 by the high output of the inverter unit 512. The voltage of the Q contact is stabilized in each section by the fourth transistor Tr4, the sixth transistor Tr6, the ninth transistor Tr9, and the tenth transistor Tr10 connected to the Q contact as described above.

I접점 안정부(515) 한개의 트랜지스터(제5 트랜지스터(Tr5))를 포함한다. 제5 트랜지스터(Tr5)의 입력 단자는 I 접점과 연결되어 있으며, 제어 단자는 제1 입력 단자(IN1)에 연결되어 있으며, 출력 단자는 제2 전압 입력 단자(Vin2)와 연결되어 있다. 제5 트랜지스터(Tr5)는 제1 입력 단자(IN1)로 하이 전압이 인가되는 경우 I 접점의 전압을 제2 저전압(Vss2)으로 낮춘다. The I contact stabilizer 515 includes one transistor (the fifth transistor Tr5). The input terminal of the fifth transistor Tr5 is connected to the I contact, the control terminal is connected to the first input terminal IN1, and the output terminal is connected to the second voltage input terminal Vin2. When a high voltage is applied to the first input terminal IN1, the fifth transistor Tr5 lowers the voltage of the I contact point to the second low voltage Vss2.

풀다운부(516)는 출력부(511) 및 전달 신호 생성부(513)의 출력단과 연결되어 있는 5 개의 트랜지스터(제2 트랜지스터(Tr2), 제3 트랜지스터(Tr3), 제11 트랜지스터(Tr11), 제11-1 트랜지스터(Tr11-1), 제17 트랜지스터(Tr17))을 포함한다. 제2 트랜지스터(Tr2)는 제어 단자는 제2 입력 단자(IN2)에 연결되어 있으며, 입력 단자는 게이트 전압 출력 단자(OUT)와 연결되어 있으며, 출력 단자는 제1 전압 입력 단자(Vin1)와 연결되어 있다. 제2 트랜지스터(Tr2)는 다음단 전달 신호(CR)에 따라서 게이트 전압 출력 단자(OUT)의 전압을 제1 저전압(Vss1)으로 변경시킨다. 제3 트랜지스터(Tr3)는 제어 단자가 I 접점과 연결되어 있으며, 입력 단자는 게이트 전압 출력 단자(OUT)와 연결되어 있으며, 출력 단자는 제1 전압 입력 단자(Vin1)와 연결되어 있다. 제3 트랜지스터(Tr3)는 I 접점의 전압에 따라서 게이트 전압 출력 단자(OUT)의 전압을 제1 저전압(Vss1)으로 변경시킨다. 제11 트랜지스터(Tr11)는 제어 단자가 I 접점과 연결되어 있으며, 입력 단자는 전달 신호 출력 단자(CRout)와 연결되어 있고, 출력 단자는 제3 전압 입력 단자(Vin3)와 연결되어 있다. 즉, 제11 트랜지스터(Tr11)는 I 접점의 전압에 따라서 전달 신호 출력 단자(CRout)의 전압을 제3 저전압(Vss3)으로 변경시킨다. 제11-1 트랜지스터(Tr11-1)는 제어 단자가 제4 입력 단자(IN4)와 연결되어 있으며, 입력 단자는 게이트 전압 출력 단자(OUT)와 연결되어 있고, 출력 단자는 제1 전압 입력 단자(Vin1)와 연결되어 있다. 제11-1 트랜지스터(Tr11-1)는 전단 스테이지의 인버터 출력 신호가 하이값으로 인가될 때 게이트 전압을 제1 저전압(Vss1)이 되도록 한다. 제17 트랜지스터(Tr17)는 제어 단자는 제2 입력 단자(IN2)에 연결되어 있으며, 입력 단자는 전달 신호 출력 단자(CRout)와 연결되어 있으며, 출력 단자는 제3 전압 입력 단자(Vin3)와 연결되어 있다. 제17 트랜지스터(Tr17)는 다음 단의 전달 신호에 따라서 전달 신호 출력 단자(CRout)의 전압을 제3 저전압(Vss3)으로 변경시킨다.The pull-down unit 516 includes five transistors (a second transistor Tr2, a third transistor Tr3, an eleventh transistor Tr11) connected to the output unit 511 and the output terminals of the transmission signal generation unit 513, The 11-1th transistor Tr11-1 and the 17th transistor Tr17 are included. The control terminal of the second transistor Tr2 is connected to the second input terminal IN2, the input terminal is connected to the gate voltage output terminal OUT, and the output terminal is connected to the first voltage input terminal Vin1. Has been. The second transistor Tr2 changes the voltage of the gate voltage output terminal OUT to the first low voltage Vss1 according to the next stage transfer signal CR. The third transistor Tr3 has a control terminal connected to an I contact, an input terminal connected to a gate voltage output terminal OUT, and an output terminal connected to a first voltage input terminal Vin1. The third transistor Tr3 changes the voltage of the gate voltage output terminal OUT to the first low voltage Vss1 according to the voltage of the I contact point. The eleventh transistor Tr11 has a control terminal connected to an I contact, an input terminal connected to a transmission signal output terminal CRout, and an output terminal connected to a third voltage input terminal Vin3. That is, the eleventh transistor Tr11 changes the voltage of the transfer signal output terminal CRout to the third low voltage Vss3 according to the voltage of the I contact point. The 11-1th transistor Tr11-1 has a control terminal connected to the fourth input terminal IN4, an input terminal connected to a gate voltage output terminal OUT, and an output terminal having a first voltage input terminal ( It is connected to Vin1). The 11-1th transistor Tr11-1 makes the gate voltage a first low voltage Vss1 when the inverter output signal of the previous stage is applied as a high value. The 17th transistor Tr17 has a control terminal connected to the second input terminal IN2, the input terminal connected to the transmission signal output terminal CRout, and the output terminal connected to the third voltage input terminal Vin3. Has been. The seventeenth transistor Tr17 changes the voltage of the transfer signal output terminal CRout to the third low voltage Vss3 according to the transfer signal of the next stage.

3개의 저전압값, 클록 신호 전압 값, 게이트 전압값 및 전달 신호의 전압값은 다양할 수 있는데, 본 실시예에서는 제1 저전압(Vss1)은 -7V, 제2 저전압(Vss2)은 -11V, 제3 저전압(Vss3)은 -15V가지며, 클록 신호의 전압값은 15V와 -15V를 스윙한다. 게이트 온 전압값은 출력부(511)의 특성에 따라 다른 전압 값을 가지며, 게이트 오프 전압값은 제1 저전압(Vss1)값을 가진다. 전달 신호의 하이의 전압값은 전달 신호 생성부(513)의 특성에 따라 다른 전압 값을 가지며, 로우의 전압값은 제3 저전압(Vss3)값을 가진다.The three low voltage values, the clock signal voltage value, the gate voltage value, and the voltage value of the transfer signal may vary. In this embodiment, the first low voltage Vss1 is -7V, the second low voltage Vss2 is -11V, and 3 The low voltage Vss3 is -15V, and the voltage value of the clock signal swings 15V and -15V. The gate-on voltage value has a different voltage value according to the characteristics of the output unit 511, and the gate-off voltage value has a first low voltage Vss1. The high voltage value of the transfer signal has a different voltage value according to the characteristics of the transfer signal generator 513, and the low voltage value has a third low voltage Vss3.

이러한 구조에 따른 스테이지의 동작을 설명하면 아래와 같다.The operation of the stage according to this structure will be described below.

하나의 스테이지(SR)는 Q 접점에서의 전압에 의하여 전달 신호 생성부(513), 출력부(511)가 동작하여 전달 신호(CR)의 하이(high) 전압 및 게이트 온 전압을 출력한다. 한편, 전달 신호(CR)는 본단 인버터부(512)의 출력 및 다음단의 전달 신호(CR)에 의하여 하이(high) 전압에서 제3 저전압(Vss3)으로 낮아지며, 게이트 온 전압은 본단 인버터부(512)의 출력, 다음단 및 다다음단의 전달 신호(CR)에 의하여 하이 전압에서 제1 저전압(Vss1)으로 낮아져 게이트 오프 전압이 된다.In one stage SR, the transfer signal generation unit 513 and the output unit 511 operate according to the voltage at the Q contact point to output a high voltage and a gate-on voltage of the transfer signal CR. Meanwhile, the transmission signal CR is lowered from a high voltage to a third low voltage Vss3 by the output of the main inverter unit 512 and the transmission signal CR of the next stage, and the gate-on voltage is reduced to the main inverter unit ( 512), the high voltage is lowered from the high voltage to the first low voltage Vss1 by the transfer signal CR of the next stage and the next stage to become a gate-off voltage.

이 때, Q접점 안정부(514) 및 I접점 안정부(515)는 게이트 전압 및 전달 신호(CR)가 주기적으로 변하는 동작의 기본이 되는 Q 접점 및 I접점의 전압을 안정화시키는 역할을 한다.In this case, the Q-contact stabilizer 514 and the I-contact stabilizer 515 serve to stabilize the voltages of the Q-contact and I-contact, which are the basis of an operation in which the gate voltage and the transmission signal CR periodically change.

Q접점 안정부(514)의 각 트랜지스터의 소스측과 게이트측간의 전압차인 Vgs 전압은 게이트 온 전압이 출력 될 때 각각 아래와 같다. The voltage Vgs, which is the voltage difference between the source side and the gate side of each transistor of the Q-contact stabilizer 514, is as follows when the gate-on voltage is output.

제4 트랜지스터(Tr4)의 Vgs는 0V, 제6 트랜지스터(Tr6)의 Vgs는 -4V, 제9 트랜지스터(Tr9)의 Vgs는 -4V이고, 제10 트랜지스터(Tr10)의 Vgs는 0V이다.Vgs of the fourth transistor Tr4 is 0V, Vgs of the sixth transistor Tr6 is -4V, Vgs of the ninth transistor Tr9 is -4V, and Vgs of the tenth transistor Tr10 is 0V.

여기서 Vgs 전압은 변하지만, 해당 스테이지에서 게이트 온 전압이 출력 될 때에는 게이트 온 전압을 생성하기 위하여 0이하의 값을 가지도록 형성되어 있다. 그 결과 Q 접점의 전압이 안정화되고 누설 전류가 증가하지 않아 Q 접점의 전압을 일정하게 유지시킬 수 있다.Here, the voltage Vgs changes, but when the gate-on voltage is output from the corresponding stage, it is formed to have a value of 0 or less in order to generate the gate-on voltage. As a result, the voltage at the Q contact is stabilized and the leakage current does not increase, so that the voltage at the Q contact can be kept constant.

또한, 인버터부(512)에서 출력단과 연결되어 있는 제8 트랜지스터(Tr8)의 Vgs값은 -4V이다.In addition, the Vgs value of the eighth transistor Tr8 connected to the output terminal of the inverter unit 512 is -4V.

각 스테이지에 포함되어 있는 트랜지스터는 표시 영역(300)의 복수의 화소에 형성되어 있는 박막 트랜지스터(Trsw)와 동일한 공정을 통하여 함께 형성된다. 이 때, 박막 트랜지스터(Trsw) 및 각 스테이지의 트랜지스터의 채널층을 형성하는 반도체 물질로는 비정질 실리콘이나 IGZO와 같은 산화물 반도체가 사용될 수 있다. 하지만, 두 반도체 물질은 특성이 달라서 두 반도체 중 하나만을 사용해야 할 경우가 있는데, 도 3의 실시예는 IGZO와 같은 산화물 반도체가 사용될 수 있지만, 비정질 실리콘은 사용될 수 없다.Transistors included in each stage are formed together through the same process as the thin film transistor Trsw formed in the plurality of pixels of the display area 300. In this case, an oxide semiconductor such as amorphous silicon or IGZO may be used as a semiconductor material forming the thin film transistor Trsw and the channel layer of the transistor of each stage. However, since the two semiconductor materials have different properties, only one of the two semiconductors may need to be used. In the embodiment of FIG. 3, an oxide semiconductor such as IGZO may be used, but amorphous silicon cannot be used.

그 이유는 도 4에서 도시하고 있는 바와 같이 비정질 실리콘과 산화물 반도체가 특성이 다르기 때문이다.This is because, as shown in FIG. 4, the characteristics of the amorphous silicon and the oxide semiconductor are different.

도 4는 비정질 실리콘 반도체를 사용한 트랜지스터와 산화물 반도체를 사용한 트랜지스터에서 전압에 대한 전류 그래프이다.4 is a graph of current versus voltage in a transistor using an amorphous silicon semiconductor and a transistor using an oxide semiconductor.

여기서, 좌측의 그래프(ASG; amorphous silicon gate)는 비정질 실리콘의 경우이며, 우측의 그래프(OSG; oxide semiconductor gate)는 산화물 반도체로 IGZO를 사용한 경우로, 가로축은 Vgs이고, 세로축은 채널에 흐르는 전류값을 나타낸다.Here, the left graph (ASG; amorphous silicon gate) is for amorphous silicon, and the right graph (OSG; oxide semiconductor gate) is the case of using IGZO as an oxide semiconductor, the horizontal axis is Vgs, and the vertical axis is the current flowing through the channel. Indicates the value.

비정질 실리콘을 사용한 트랜지스터의 경우(ASG)에는 도 4의 좌측 그래프와 같이 Vgs전압이 낮아질 때, 다시 전류가 증가하는 현상이 있다. 이에 비정질 실리콘을 사용한 트랜지스터는 Vgs 전압이 일정 수준 이하일 수 없다. 그 결과 각 스테이지에 인가되는 전압을 -10V보다 낮은 전압이 걸리는 경우에는 스테이지의 구동 특성이 저하되어 비정질 실리콘을 사용하지 않을 수 있으며, 이 때에는 IGZO 따위의 산화물 반도체를 사용한다.In the case of a transistor using amorphous silicon (ASG), as shown in the left graph of FIG. 4, when the Vgs voltage decreases, the current increases again. Accordingly, a transistor using amorphous silicon cannot have a voltage Vgs below a certain level. As a result, if the voltage applied to each stage is lower than -10V, the driving characteristics of the stage are deteriorated, and amorphous silicon may not be used. In this case, an oxide semiconductor such as IGZO is used.

도 3의 실시예에서도 -15V의 제3 저전압 및 클록 신호가 사용되고 있어 산화물 반도체가 채널층에 사용되는 것이 적합하다.Also in the embodiment of Fig. 3, a third low voltage of -15V and a clock signal are used, so it is suitable that an oxide semiconductor is used for the channel layer.

도 3의 실시예에서는 제3 저전압의 전압 값과 클록 신호의 전압 값중 낮은 값을 모두 -15V로 일치시켰다. 이는 표시 패널이 생성하는 전압 값의 개수를 줄여 보다 간소한 구동 전압 생성부를 형성할 수 있도록 하기 위한 것이다. 실시예에 따라서는 다양한 전압 값을 가질 수 있다.In the embodiment of FIG. 3, the lower value of the voltage value of the third low voltage and the voltage value of the clock signal are all matched to -15V. This is to reduce the number of voltage values generated by the display panel to form a simpler driving voltage generator. Depending on the embodiment, it may have various voltage values.

도 3에서와 같이 산화물 반도체를 사용하는 경우에는 도 5에서와 같이 집적되는 게이트 구동부이 차지하는 영역을 대폭 줄일 수 있다.When an oxide semiconductor is used as shown in FIG. 3, the area occupied by the integrated gate driver as shown in FIG. 5 can be significantly reduced.

도 5는 본 발명의 실시예에 따른 게이트 구동부를 설치한 경우 게이트 구동부가 차지하는 면적을 도시한 도면이다.5 is a diagram illustrating an area occupied by the gate driver when the gate driver according to an embodiment of the present invention is installed.

도 5에서 도시하고 있는 바와 같이, 표시 영역(300)의 외부에 위치하는 차광 부재(BM)로 약 2mm가 형성되는데, 산화물 반도체를 사용한 게이트 구동부(OSG)는 0.65mm의 폭으로 형성할 수 있어 차광 부재(BM)의 폭을 더 줄일 수 있어 슬림 베젤을 형성할 수 있다는 장점이 있다.As shown in FIG. 5, about 2 mm is formed by the light blocking member BM located outside the display area 300, and the gate driver OSG using an oxide semiconductor can be formed to have a width of 0.65 mm. Since the width of the light blocking member BM can be further reduced, a slim bezel can be formed.

이하에서는 도 3과 구조적으로는 동일한 구조를 가지나, 인가되는 전압의 레벨이 다른 경우를 도 6을 통하여 살펴본다.Hereinafter, a case in which the structure has the same structure as that of FIG. 3 but the level of the applied voltage is different will be described through FIG. 6.

도 6은 본 발명의 또 다른 실시예에 따른 게이트 구동부 중 하나의 스테이지를 확대하여 도시한 회로도이다.6 is an enlarged circuit diagram of one stage of a gate driver according to another exemplary embodiment of the present invention.

도 6의 실시예는 도 3과 달리 제1 저전압(Vss1)은 -9V, 제2 저전압(Vss2)은 -12V, 제3 저전압(Vss3)은 -15V가진다. 클록 신호의 전압값은 도 3의 실시예와 같이 15V와 -15V를 가진다.In the embodiment of FIG. 6, unlike FIG. 3, the first low voltage Vss1 is -9V, the second low voltage Vss2 is -12V, and the third low voltage Vss3 is -15V. The voltage value of the clock signal has 15V and -15V as in the embodiment of FIG. 3.

이와 같은 전압의 변화는 게이트 오프 전압 및 전달 신호(CR)의 로우 전압을 변화시키지만, 이는 표시 패널에서 전압이 낮아지기만 할 뿐, 구동시 변화는 없다. 하지만, Q 접점 안정부(514) 및 인버터부(512)의 출력에서는 아래와 같이 전압 변화가 발생한다.Such a change in voltage changes the gate-off voltage and the low voltage of the transfer signal CR, but this only decreases the voltage in the display panel, but does not change during driving. However, a voltage change occurs at the outputs of the Q contact stabilization unit 514 and the inverter unit 512 as follows.

Q접점 안정부(514)의 각 트랜지스터의 소스측과 게이트측간의 전압차인 Vgs 전압은 게이트 온 전압이 출력 될 때 각각 아래와 같다.The voltage Vgs, which is the voltage difference between the source side and the gate side of each transistor of the Q-contact stabilizer 514, is as follows when the gate-on voltage is output.

제4 트랜지스터(Tr4)의 Vgs는 0V, 제6 트랜지스터(Tr6)의 Vgs는 -3V, 제9 트랜지스터(Tr9)의 Vgs는 -3V이고, 제10 트랜지스터(Tr10)의 Vgs는 0V이다.Vgs of the fourth transistor Tr4 is 0V, Vgs of the sixth transistor Tr6 is -3V, Vgs of the ninth transistor Tr9 is -3V, and Vgs of the tenth transistor Tr10 is 0V.

한편, 인버터부(512)에서 출력단과 연결되어 있는 제8 트랜지스터(Tr8)의 Vgs값은 -3V이다.Meanwhile, the Vgs value of the eighth transistor Tr8 connected to the output terminal of the inverter unit 512 is -3V.

도 6의 실시예도 -15V의 전압이 인가되므로 IGZO와 같은 산화물 반도체가 사용되는 것이 적합하며, 도 5와 같이 슬림 베젤용으로도 적합하다.In the embodiment of FIG. 6 as well, since a voltage of -15V is applied, an oxide semiconductor such as IGZO is suitable, and as shown in FIG. 5, it is also suitable for a slim bezel.

도 3의 실시예와 도 6의 실시예에 따른 게이트 전압 및 Q 접점의 전압 변화에 기초하여 고온 신뢰성을 도 7 및 도 8을 통하여 살펴본다.High-temperature reliability will be described with reference to FIGS. 7 and 8 based on changes in the gate voltage and the voltage of the Q junction according to the embodiment of FIG. 3 and the embodiment of FIG. 6.

도 7 및 도 8은 본 발명의 실시예에 따른 게이트 구동부의 출력 특성을 도시한 것이다.7 and 8 illustrate output characteristics of a gate driver according to an embodiment of the present invention.

도 7에서는 게이트 전압(gate voltage)과 Q점점의 전압을 시간에 따라 도시하였으며, 도 3의 실시예, 도 6의 실시예와 함께 비교예를 함께 도시하였다.In FIG. 7, the gate voltage and the voltage at the point Q are plotted over time, and a comparative example is shown together with the example of FIG. 3 and the example of FIG. 6.

비교예는 제3 저전압(Vss3)이 없으며, 제3 저전압(Vss3) 대신에 제2 저전압(Vss2)에 연결된 구조를 가진다.The comparative example does not have the third low voltage Vss3, and has a structure connected to the second low voltage Vss2 instead of the third low voltage Vss3.

또한, 도 7(a)에서는 트랜지스터의 채널 길이를 7㎛로 한 실시예이고, 도 7(b)는 채널 길이를 3㎛로 한 경우이다.7(a) shows an example in which the channel length of the transistor is set to 7 µm, and Fig. 7(b) shows the case where the channel length is set to 3 µm.

도 7(a) 및 도 7(b)를 살펴보면, 도 3의 실시예, 도 6의 실시예 및 비교예는 모두 유사한 게이트 전압을 제공하는 것을 확인할 수 있다. 다만, 비교예가 Q 접점의 전압이 떨어지는 크기가 큰 것을 확인할 수 있다.7(a) and 7(b), it can be seen that the embodiment of FIG. 3, the embodiment of FIG. 6, and the comparative example all provide similar gate voltages. However, in the comparative example, it can be seen that the magnitude of the drop in the voltage of the Q contact is large.

Q 접점의 전압이 유지되지 않고 떨어지는 경우에는 도 7에서와 같이 상온의 동작에서는 게이트 전압이 문제가 없이 발생될 수 있지만, 고온 또는 저온에서 문제가 발생할 수 있다. 이는 도 8에서 도시되어 있다.When the voltage of the Q contact is not maintained and falls, the gate voltage may be generated without a problem in the normal temperature operation as shown in FIG. 7, but a problem may occur at high or low temperatures. This is illustrated in FIG. 8.

도 8에서는 도 3의 실시예, 도 6의 실시예 및 비교예의 고온 특성이 도시되어 있다.In FIG. 8, high temperature characteristics of the embodiment of FIG. 3, the embodiment of FIG. 6, and the comparative example are shown.

도 8에서 도시하고 있는 바와 같이 일반적인 특성(typical 특성)은 도 3의 실시예, 도 6의 실시예 및 비교예에서 모두 판정 기준(80%)보다 높은 값을 가져 상온에서의 동작에서는 문제가 없음을 확인할 수 있다.As shown in Fig. 8, the general characteristics (typical characteristics) have a higher value than the criterion (80%) in the embodiment of Fig. 3, the embodiment of Fig. 6, and the comparative example, so there is no problem in operation at room temperature. can confirm.

하지만, 고온에서 동작하여 문턱전압(Vth)가 -2V의 전압값을 가지는 경우에는 비교예가 판정 기준(80%)보다 낮아 고온에서의 불량이 발생할 가능성이 높음을 확인할 수 있다. 또한, 도 8에서 평가한 바와 같이 장기 신뢰성에서도 비교예가 판정 기준보다 높아 장기 신뢰성도 좋아 고온의 상태가 오랜 시간 지속되는 환경만 아니면 비교예도 사용될 수 있음을 알 수 있다.However, when operating at a high temperature and the threshold voltage Vth has a voltage value of -2V, it can be seen that the comparative example is lower than the criterion (80%) and a high probability of occurrence of a defect at a high temperature is high. In addition, as evaluated in FIG. 8, it can be seen that the comparative example can be used only in an environment where the high-temperature state persists for a long time because the comparative example is higher than the determination criterion and has good long-term reliability.

비교예와 같이 두 개의 저전압만이 인가되는 실시예는 도 14 및 도 15에서 후술한다.An example in which only two low voltages are applied as in the comparative example will be described later in FIGS. 14 and 15.

한편, 저온의 경우에도 동작 특성이 문제가 될 수 있는데, 저온의 경우에는 별도의 추가 회로를 형성하여 저온 특성을 보상하여 동작에 문제가 없도록 할 수 있다. 이에 저온에서의 특성은 보상 회로로 보상할 수 있어 큰 문제가 없어 별도로 평가하지 않았다.On the other hand, even in the case of a low temperature, operation characteristics may be a problem. In the case of a low temperature, a separate additional circuit may be formed to compensate for the low-temperature characteristics so that there is no problem in operation. Therefore, since the characteristics at low temperature can be compensated with a compensation circuit, there is no significant problem, so it was not evaluated separately.

이하에서는 도 9 내지 도 17을 통하여 본 발명의 다양한 변형 실시예를 살펴본다.Hereinafter, various modified embodiments of the present invention will be described through FIGS. 9 to 17.

도 9 도 17은 본 발명의 또 다른 실시예에 따른 게이트 구동부 중 하나의 스테이지를 확대하여 도시한 회로도이다.9 FIG. 17 is an enlarged circuit diagram of one stage of a gate driver according to another exemplary embodiment of the present invention.

먼저, 도 9의 실시예를 살펴본다.First, an embodiment of FIG. 9 will be described.

도 9의 실시예는 도 3 및 도 6의 실시예와 동일한 구조를 가진다. 다만, 저전압의 전압값 및 클록 신호의 전압값이 다르다.The embodiment of FIG. 9 has the same structure as the embodiment of FIGS. 3 and 6. However, the voltage value of the low voltage and the voltage value of the clock signal are different.

도 9의 실시예는 도 3과 달리 제1 저전압(Vss1)은 -6V, 제2 저전압(Vss2)은 -8V, 제3 저전압(Vss3)은 -10V를 가진다. 클록 신호의 전압값은 20V와 -10V를 가진다.In the embodiment of FIG. 9, unlike FIG. 3, the first low voltage Vss1 is -6V, the second low voltage Vss2 is -8V, and the third low voltage Vss3 is -10V. The voltage value of the clock signal has 20V and -10V.

제4 트랜지스터(Tr4)의 Vgs는 0V, 제6 트랜지스터(Tr6)의 Vgs는 -2V, 제9 트랜지스터(Tr9)의 Vgs는 -2V이고, 제10 트랜지스터(Tr10)의 Vgs는 0V이다.Vgs of the fourth transistor Tr4 is 0V, Vgs of the sixth transistor Tr6 is -2V, Vgs of the ninth transistor Tr9 is -2V, and Vgs of the tenth transistor Tr10 is 0V.

한편, 인버터부(512)에서 출력단과 연결되어 있는 제8 트랜지스터(Tr8)의 Vgs값은 -2V이다.Meanwhile, the Vgs value of the eighth transistor Tr8 connected to the output terminal of the inverter unit 512 is -2V.

도 9의 실시예는 최저 전압으로 -10V가 인가되므로 산화물 반도체뿐만 아니라 비정질 실리콘이 트랜지스터의 채널로 사용될 수 있는 실시예이다.In the embodiment of FIG. 9, since -10V is applied as the lowest voltage, not only an oxide semiconductor but also amorphous silicon can be used as a channel of a transistor.

한편, 도 10의 실시예는 구조적으로는 도 3, 도 6, 도 9와 동일한 구조를 가지지만, 인가되는 전압값이 이들과 다르다.On the other hand, the embodiment of FIG. 10 structurally has the same structure as in FIGS. 3, 6, and 9, but the applied voltage value is different from these.

도 10의 실시예는 도 3과 동인한 3개의 저전압값을 가진다. 즉, 제1 저전압(Vss1)은 -7V, 제2 저전압(Vss2)은 -11V, 제3 저전압(Vss3)은 -15V를 가진다. 하지만, 클록 신호의 전압값은 도 3과 다르다. 즉, 클록 신호의 전압값은 15V와 -11V를 가진다. 도 10의 실시예는 3개의 저전압의 전압값과 클록 신호의 로우 전압값이 서로 다를 수 있음을 보여주는 실시예이다.The embodiment of FIG. 10 has three low voltage values that are the same as those of FIG. 3. That is, the first low voltage Vss1 is -7V, the second low voltage Vss2 is -11V, and the third low voltage Vss3 is -15V. However, the voltage value of the clock signal is different from that of FIG. 3. That is, the voltage values of the clock signal have 15V and -11V. The embodiment of FIG. 10 is an embodiment showing that voltage values of three low voltages and low voltage values of a clock signal may be different from each other.

제4 트랜지스터(Tr4)의 Vgs는 0V, 제6 트랜지스터(Tr6)의 Vgs는 0V, 제9 트랜지스터(Tr9)의 Vgs는 0V이고, 제10 트랜지스터(Tr10)의 Vgs는 0V이다.Vgs of the fourth transistor Tr4 is 0V, Vgs of the sixth transistor Tr6 is 0V, Vgs of the ninth transistor Tr9 is 0V, and Vgs of the tenth transistor Tr10 is 0V.

한편, 인버터부(512)에서 출력단과 연결되어 있는 제8 트랜지스터(Tr8)의 Vgs값은 -4V이다.Meanwhile, the Vgs value of the eighth transistor Tr8 connected to the output terminal of the inverter unit 512 is -4V.

도 10의 실시예는 최저 전압으로 -15V가 제3 저전압(Vss3)으로 인가되므로 산화물 반도체를 트랜지스터의 채널로 사용하는 것이 적합한 실시예이다.In the embodiment of FIG. 10, since -15V is applied as the third low voltage Vss3 as the lowest voltage, it is a suitable embodiment to use an oxide semiconductor as a channel of a transistor.

한편, 도 11의 실시예는 도 3의 실시예와 구조적인 차이를 가지는 실시예이다.Meanwhile, the embodiment of FIG. 11 is an embodiment having structural differences from the embodiment of FIG. 3.

도 11의 실시예에서 풀다운부(516)의 제11 트랜지스터(Tr11)의 출력 단자가 제2 전압 입력 단자(Vin2)와 연결되어 있다. 즉, 제11 트랜지스터(Tr11)는 I 접점의 전압에 따라서 전달 신호 출력 단자(CRout)의 전압을 제2 저전압(Vss2)으로 변경시킨다. 전달 신호(CR)는 실제 화소에 인가되는 신호가 아니므로 로우 전압의 레벨이 변경되더라도 화소가 화상을 표시하는 영향이 없다.In the embodiment of FIG. 11, the output terminal of the eleventh transistor Tr11 of the pull-down unit 516 is connected to the second voltage input terminal Vin2. That is, the eleventh transistor Tr11 changes the voltage of the transfer signal output terminal CRout to the second low voltage Vss2 according to the voltage of the I contact point. Since the transmission signal CR is not an actual signal applied to the pixel, even if the level of the low voltage is changed, there is no effect on the pixel displaying an image.

한편, 도 11의 실시예에서 인가되는 전압값을 살펴보면 아래와 같다.Meanwhile, a voltage value applied in the embodiment of FIG. 11 is as follows.

도 11의 실시예는 도 3의 실시예와 같이 제1 저전압(Vss1)은 -7V, 제2 저전압(Vss2)은 -11V, 제3 저전압(Vss3)은 -15V를 가진다. 클록 신호의 전압값도 도 3과 같이 15V와 -15V를 가진다.In the embodiment of FIG. 11, as in the embodiment of FIG. 3, the first low voltage Vss1 is -7V, the second low voltage Vss2 is -11V, and the third low voltage Vss3 is -15V. The voltage value of the clock signal also has 15V and -15V as shown in FIG. 3.

제4 트랜지스터(Tr4)의 Vgs는 0V, 제6 트랜지스터(Tr6)의 Vgs는 -4V, 제9 트랜지스터(Tr9)의 Vgs는 -4V이고, 제10 트랜지스터(Tr10)의 Vgs는 -4V이다.Vgs of the fourth transistor Tr4 is 0V, Vgs of the sixth transistor Tr6 is -4V, Vgs of the ninth transistor Tr9 is -4V, and Vgs of the tenth transistor Tr10 is -4V.

여기서 Vgs 전압은 변하지만, 해당 스테이지에서 게이트 온 전압이 출력 될 때에는 게이트 온 전압을 생성하기 위하여 0이하의 값을 가지도록 형성되어 있다.Here, the voltage Vgs changes, but when the gate-on voltage is output from the corresponding stage, it is formed to have a value of 0 or less in order to generate the gate-on voltage.

한편, 인버터부(512)에서 출력단과 연결되어 있는 제8 트랜지스터(Tr8)의 Vgs값은 0V이다.Meanwhile, the Vgs value of the eighth transistor Tr8 connected to the output terminal of the inverter unit 512 is 0V.

도 11의 실시예는 최저 전압으로 -15V가 인가되므로 산화물 반도체를 트랜지스터의 채널로 사용하는 것이 적합한 실시예이다.In the embodiment of FIG. 11, since -15V is applied as the lowest voltage, it is a suitable embodiment to use an oxide semiconductor as a channel of a transistor.

도 12의 실시예도 도 3의 실시예와 구조적으로 차이가 있다.The embodiment of FIG. 12 is also structurally different from the embodiment of FIG. 3.

도 12의 실시예에서 Q접점 안정부(514)의 제6 트랜지스터(Tr6) 및 제9 트랜지스터(Tr9)의 출력 단자가 제3 저전압(Vss3)과 연결되어 있다. 즉, Q접점 안정부(514)의 제6 트랜지스터(Tr6)는 제어 단자가 제3 입력 단자(IN3)와 연결되어 있으며, 입력 단자는 Q 접점과 연결되어 있고, 출력 단자는 제3 전압 입력 단자(Vin3)와 연결되어 있다. 제6 트랜지스터(Tr6)는 다다음 단 스테이지의 전달 신호(CR)가 하이 값으로 인가될 때 Q 접점의 전압이 제3 저전압(Vss3)이 되도록 한다. 또한, Q접점 안정부(514)의 제9 트랜지스터(Tr9)는 제어 단자가 제2 입력 단자(IN2)에 연결되어 있으며, 입력 단자가 Q 접점에 연결되어 있고, 출력 단자가 제3 전압 입력 단자(Vin3)와 연결되어 있다. 그 결과 다음 단 스테이지의 전달 신호(CR)가 하이 값으로 인가 될 때, Q 접점의 전압이 제3 저전압(Vss3)이 되도록 한다. 제6 트랜지스터(Tr6) 및 제9 트랜지스터(Tr9)에 의하여 Q 접점은 제2 저전압(Vss2)보다 낮은 제3 저전압(Vss3)으로 변경되어 Q 접점과 연결되어 있는 트랜지스터에서 누설 전류가 발생할 가능성이 더 낮아지므로 Q 접점의 전압이 유지될 수 있다.In the embodiment of FIG. 12, the output terminals of the sixth transistor Tr6 and the ninth transistor Tr9 of the Q-contact stabilizer 514 are connected to the third low voltage Vss3. That is, the sixth transistor Tr6 of the Q contact stabilizer 514 has a control terminal connected to the third input terminal IN3, the input terminal connected to the Q contact, and the output terminal a third voltage input terminal. It is connected to (Vin3). The sixth transistor Tr6 causes the voltage of the Q contact point to become the third low voltage Vss3 when the transfer signal CR of the next stage is applied at a high value. In addition, in the ninth transistor Tr9 of the Q contact stabilizer 514, the control terminal is connected to the second input terminal IN2, the input terminal is connected to the Q contact, and the output terminal is a third voltage input terminal. It is connected to (Vin3). As a result, when the transfer signal CR of the next stage is applied with a high value, the voltage of the Q contact is made to be the third low voltage Vss3. Due to the sixth transistor Tr6 and the ninth transistor Tr9, the Q contact is changed to a third low voltage Vss3 lower than the second low voltage Vss2, so that leakage current is more likely to occur in the transistor connected to the Q contact. Since it is lowered, the voltage of the Q contact can be maintained.

한편, 도 12의 실시예에서 인가되는 전압값을 살펴보면 아래와 같다.Meanwhile, a voltage value applied in the embodiment of FIG. 12 is as follows.

도 12의 실시예는 도 3의 실시예와 같이 제1 저전압(Vss1)은 -7V, 제2 저전압(Vss2)은 -11V, 제3 저전압(Vss3)은 -15V를 가진다. 클록 신호의 전압값도 도 3과 같이 15V와 -15V를 가진다.In the embodiment of FIG. 12, as in the embodiment of FIG. 3, the first low voltage Vss1 is -7V, the second low voltage Vss2 is -11V, and the third low voltage Vss3 is -15V. The voltage value of the clock signal also has 15V and -15V as shown in FIG. 3.

도 12의 실시예는 최저 전압으로 -15V가 인가되므로 산화물 반도체를 트랜지스터의 채널로 사용하는 것이 적합한 실시예이다.In the embodiment of Fig. 12, since -15V is applied as the lowest voltage, it is a suitable embodiment to use an oxide semiconductor as a channel of a transistor.

도 13의 실시예도 도 3의 실시예와 구조적으로 차이가 있다.The embodiment of FIG. 13 is also structurally different from the embodiment of FIG. 3.

도 13의 실시예에서 Q접점 안정부(514)의 제9 트랜지스터(Tr9)의 제어 단자가 제2 저전압(Vss2)과 연결되어 있으며, 출력 단자가 제3 저전압(Vss3)과 연결되어 있다. 또한, 인버터부(512)의 제8 트랜지스터(Tr8)의 출력 단자가 제3 저전압(Vss3)과 연결되어 있다. In the embodiment of FIG. 13, the control terminal of the ninth transistor Tr9 of the Q contact stabilizer 514 is connected to the second low voltage Vss2, and the output terminal is connected to the third low voltage Vss3. In addition, the output terminal of the eighth transistor Tr8 of the inverter unit 512 is connected to the third low voltage Vss3.

즉, Q접점 안정부(514)의 제9 트랜지스터(Tr9)는 제어 단자가 제2 전압 입력 단자(Vin2)에 연결되어 있으며, 입력 단자가 Q 접점에 연결되어 있고, 출력 단자가 제3 전압 입력 단자(Vin3)와 연결되어 있다. 제어 단자가 제2 저전압(Vss2)을 인가받으므로 계속 턴 오프 상태를 유지할 수 있어 Q 접점의 전압이 누설되지 않도록 한다. 또한, 인버터부(512)의 제8 트랜지스터(Tr8)의 출력 단자가 제3 저전압(Vss3)과 연결되어 있다. 인버터부(512)의 출력인 I 접점은 로우 전압으로 제3 저전압(Vss3)값을 가진다. 이는 인버터부(512)의 출력인 I 접점의 전압이 게이트 온 전압의 출력시 제3 저전압(Vss3)을 가지도록 하여, 누설 전류를 보다 강하게 제어하기 위한 실시예이다.That is, in the ninth transistor Tr9 of the Q contact stabilizer 514, the control terminal is connected to the second voltage input terminal Vin2, the input terminal is connected to the Q contact, and the output terminal is the third voltage input. It is connected to the terminal (Vin3). Since the control terminal is applied with the second low voltage Vss2, the turn-off state can be maintained continuously, so that the voltage of the Q contact does not leak. In addition, the output terminal of the eighth transistor Tr8 of the inverter unit 512 is connected to the third low voltage Vss3. The I contact that is the output of the inverter unit 512 is a low voltage and has a third low voltage Vss3. This is an embodiment in which the voltage of the I contact point, which is the output of the inverter unit 512, has a third low voltage Vss3 when the gate-on voltage is output, so that the leakage current is more strongly controlled.

한편, 도 13의 실시예에서 인가되는 전압값을 살펴보면 아래와 같다.Meanwhile, a voltage value applied in the embodiment of FIG. 13 is as follows.

도 13의 실시예는 도 3의 실시예와 같이 제1 저전압(Vss1)은 -7V, 제2 저전압(Vss2)은 -11V, 제3 저전압(Vss3)은 -15V를 가진다. 클록 신호의 전압값도 도 3과 같이 15V와 -15V를 가진다.In the embodiment of FIG. 13, as in the embodiment of FIG. 3, the first low voltage Vss1 is -7V, the second low voltage Vss2 is -11V, and the third low voltage Vss3 is -15V. The voltage value of the clock signal also has 15V and -15V as shown in FIG. 3.

도 13의 실시예는 최저 전압으로 -15V가 인가되므로 산화물 반도체를 트랜지스터의 채널로 사용하는 것이 적합한 실시예이다.In the embodiment of FIG. 13, since -15V is applied as the lowest voltage, it is a suitable embodiment to use an oxide semiconductor as a channel of a transistor.

이하에서는 도 14 및 도 15의 실시예를 살펴본다. 도 14 및 도 15의 실시예는 제3 저전압(Vss3)이 인가되지 않아 두 개의 저전압(Vss1, Vss2)만이 인가되는 실시예이다.Hereinafter, the embodiments of FIGS. 14 and 15 will be described. 14 and 15 are embodiments in which only two low voltages Vss1 and Vss2 are applied because the third low voltage Vss3 is not applied.

먼저, 도 14의 실시예를 살펴본다.First, an embodiment of FIG. 14 will be described.

도 14의 실시예는 도 3의 실시예에서 제3 저전압(Vss3)이 인가되는 제3 전압 입력 단자(Vin3) 및 이에 연결된 배선이 제거된 구조를 가진다. 또한, 제11-1 트랜지스터(11-1)도 생략되어 있다.The embodiment of FIG. 14 has a structure in which the third voltage input terminal Vin3 to which the third low voltage Vss3 is applied and the wiring connected thereto are removed in the embodiment of FIG. 3. In addition, the 11-1th transistor 11-1 is also omitted.

즉, 풀다운부(516)의 제11 트랜지스터(Tr11) 및 제17 트랜지스터(Tr17)의 출력 단자는 도 3의 실시예에서는 제3 저전압(Vss3)과 연결되었었지만, 도 14의 실시예에서는 제2 저전압(Vss2)과 연결되어 있다. 이는 전달 신호(CR)의 로우(low)일 때의 전압값으로 제2 저전압(Vss2)값을 가지도록 한다.That is, the output terminals of the eleventh transistor Tr11 and the seventeenth transistor Tr17 of the pull-down unit 516 are connected to the third low voltage Vss3 in the embodiment of FIG. It is connected to the low voltage (Vss2). This is to have a second low voltage Vss2 as a voltage value when the transmission signal CR is low.

도 7 및 도 8에서 제3 저전압(Vss3)을 사용하지 않는 비교예를 살펴보았는데, 도 14의 실시예도 도 7 및 도 8의 비교예와 유사한 특성을 가질 수 있다. 다만, 도 14의 실시예에서도 게이트 전압은 제3 저전압(Vss3)을 사용하는 실시예와 차이가 없어 고온 환경만 아니면 도 14의 실시예를 사용하는데 문제는 없다.In FIGS. 7 and 8, a comparative example in which the third low voltage Vss3 is not used has been described. The example of FIG. 14 may also have characteristics similar to those of the comparative examples of FIGS. 7 and 8. However, even in the embodiment of FIG. 14, there is no difference in the gate voltage from the embodiment in which the third low voltage Vss3 is used, so there is no problem in using the embodiment of FIG. 14 except in a high temperature environment.

한편, 도 14의 실시예에서 인가되는 제1 및 제2 저전압의 전압값은 다양한 값을 가질 수 있다. 또한, 클록 신호의 전압값도 다양할 수 있다. 도 14에서 사용가능한 전압값은 다른 실시예의 전압값을 차용할 수 있으며, 그 외의 전압값을 사용할 수도 있다.Meanwhile, voltage values of the first and second low voltages applied in the embodiment of FIG. 14 may have various values. Also, the voltage value of the clock signal may vary. The voltage values usable in FIG. 14 may borrow the voltage values of other embodiments, and other voltage values may be used.

도 14의 실시예는 제1 저전압(Vss1)은 -5V, 제2 저전압(Vss2)은 -10V를 가진다. 클록 신호의 전압값은 15V와 -15V를 가진다.In the embodiment of FIG. 14, the first low voltage Vss1 is -5V, and the second low voltage Vss2 is -10V. The voltage value of the clock signal has 15V and -15V.

제4 트랜지스터(Tr4)의 Vgs는 0V, 제6 트랜지스터(Tr6)의 Vgs는 -5V, 제9 트랜지스터(Tr9)의 Vgs는 -5V이고, 제10 트랜지스터(Tr10)의 Vgs는 0V이다.Vgs of the fourth transistor Tr4 is 0V, Vgs of the sixth transistor Tr6 is -5V, Vgs of the ninth transistor Tr9 is -5V, and Vgs of the tenth transistor Tr10 is 0V.

도 14의 실시예는 최저 전압으로 -15V가 인가되므로 산화물 반도체를 트랜지스터의 채널로 사용하는 것이 적합한 실시예이다.In the embodiment of Fig. 14, since -15V is applied as the lowest voltage, it is a suitable embodiment to use an oxide semiconductor as a channel of a transistor.

한편, 도 15의 실시예는 도 14의 실시예와 달리 제11 트랜지스터(Tr11)의 출력 단자가 제1 저전압(Vss1)과 연결되어 있다.Meanwhile, in the embodiment of FIG. 15, unlike the embodiment of FIG. 14, the output terminal of the eleventh transistor Tr11 is connected to the first low voltage Vss1.

도 15의 실시예도 제14의 실시예와 같이 제1 저전압(Vss1)은 -5V, 제2 저전압(Vss2)은 -10V를 가진다. 클록 신호의 전압값은 15V와 -15V를 가진다.The embodiment of FIG. 15 also has a first low voltage Vss1 of -5V and a second low voltage Vss2 of -10V like the 14th embodiment. The voltage value of the clock signal has 15V and -15V.

한편, 인버터부(512)에서 출력단과 연결되어 있는 제8 트랜지스터(Tr8)의 Vgs값은 -5V이다.Meanwhile, the Vgs value of the eighth transistor Tr8 connected to the output terminal of the inverter unit 512 is -5V.

도 15의 실시예는 도 14의 실시예와 달리 인버터부(512)의 출력인 I 접점의 전압이 제8 트랜지스터(Tr8)의 Vgs값이 낮아짐에 따라 누설 가능성이 더 작아진 실시예이다.In the exemplary embodiment of FIG. 15, unlike the exemplary embodiment of FIG. 14, as the voltage of the contact point I, which is the output of the inverter unit 512, decreases, the possibility of leakage decreases as the Vgs value of the eighth transistor Tr8 decreases.

도 15의 실시예도 최저 전압으로 -15V가 인가되므로 산화물 반도체를 트랜지스터의 채널로 사용하는 것이 적합한 실시예이다.In the embodiment of FIG. 15 as well, since -15V is applied as the lowest voltage, it is a suitable embodiment to use an oxide semiconductor as a channel of a transistor.

이하에서는 도 16의 실시예를 살펴본다. Hereinafter, an embodiment of FIG. 16 will be described.

도 16의 실시예는 도 3의 실시예와 출력부(511), 인버터부(512), 전달 신호 생성부(513), 및 Q접점 안정부(514)는 동일한 구조를 가진다. 한편, I접점 안정부(515)를 구성하는 제5 트랜지스터(Tr5), 풀다운부(516)를 구성하는 제11-1 트랜지스터(Tr11-1) 및 제17 트랜지스터(Tr17)이 제거되어 있다.In the embodiment of FIG. 16, the output unit 511, the inverter unit 512, the transmission signal generation unit 513, and the Q contact stabilizer 514 have the same structure as the embodiment of FIG. 3. Meanwhile, the fifth transistor Tr5 constituting the I-contact stabilizer 515, the 11-1 transistor Tr11-1, and the seventeenth transistor Tr17 constituting the pull-down unit 516 are removed.

즉, 풀다운부(516)는 출력부(511) 및 전달 신호 생성부(513)의 출력단과 연결되어 있는 3 개의 트랜지스터(제2 트랜지스터(Tr2), 제3 트랜지스터(Tr3), 제11 트랜지스터(Tr11))을 포함한다. 제2 트랜지스터(Tr2)는 제어 단자는 제2 입력 단자(IN2)에 연결되어 있으며, 입력 단자는 게이트 전압 출력 단자(OUT)와 연결되어 있으며, 출력 단자는 제1 전압 입력 단자(Vin1)와 연결되어 있다. 제2 트랜지스터(Tr2)는 다음단 전달 신호(CR)에 따라서 게이트 전압 출력 단자(OUT)의 전압을 제1 저전압(Vss1)으로 변경시킨다. 제3 트랜지스터(Tr3)는 제어 단자가 I 접점과 연결되어 있으며, 입력 단자는 게이트 전압 출력 단자(OUT)와 연결되어 있으며, 출력 단자는 제1 전압 입력 단자(Vin1)와 연결되어 있다. 제3 트랜지스터(Tr3)는 I 접점의 전압에 따라서 게이트 전압 출력 단자(OUT)의 전압을 제1 저전압(Vss1)으로 변경시킨다. 제11 트랜지스터(Tr11)는 제어 단자가 I 접점과 연결되어 있으며, 입력 단자는 전달 신호 출력 단자(CRout)와 연결되어 있고, 출력 단자는 제3 전압 입력 단자(Vin3)와 연결되어 있다. 즉, 제11 트랜지스터(Tr11)는 I 접점의 전압에 따라서 전달 신호 출력 단자(CRout)의 전압을 제3 저전압(Vss3)으로 변경시킨다. That is, the pull-down unit 516 includes three transistors (the second transistor Tr2, the third transistor Tr3, and the eleventh transistor Tr11) connected to the output unit 511 and the output terminal of the transmission signal generation unit 513. )). The control terminal of the second transistor Tr2 is connected to the second input terminal IN2, the input terminal is connected to the gate voltage output terminal OUT, and the output terminal is connected to the first voltage input terminal Vin1. Has been. The second transistor Tr2 changes the voltage of the gate voltage output terminal OUT to the first low voltage Vss1 according to the next stage transfer signal CR. The third transistor Tr3 has a control terminal connected to an I contact, an input terminal connected to a gate voltage output terminal OUT, and an output terminal connected to a first voltage input terminal Vin1. The third transistor Tr3 changes the voltage of the gate voltage output terminal OUT to the first low voltage Vss1 according to the voltage of the I contact point. The eleventh transistor Tr11 has a control terminal connected to an I contact, an input terminal connected to a transmission signal output terminal CRout, and an output terminal connected to a third voltage input terminal Vin3. That is, the eleventh transistor Tr11 changes the voltage of the transfer signal output terminal CRout to the third low voltage Vss3 according to the voltage of the I contact point.

도 16의 실시예는 제1 저전압(Vss1)은 -5V, 제2 저전압(Vss2)은 -10V, 제3 저전압(Vss3)은 -15V를 가진다. 클록 신호의 전압값은 15V와 -15V를 가진다.In the embodiment of FIG. 16, the first low voltage Vss1 is -5V, the second low voltage Vss2 is -10V, and the third low voltage Vss3 is -15V. The voltage value of the clock signal has 15V and -15V.

도 16의 실시예도 최저 전압으로 -15V가 인가되므로 산화물 반도체를 트랜지스터의 채널로 사용하는 것이 적합한 실시예이다.In the embodiment of FIG. 16 as well, since -15V is applied as the lowest voltage, it is a suitable embodiment to use an oxide semiconductor as a channel of a transistor.

하지만, 전압 레벨을 변경시켜 최소 전압으로 -10V 이상의 전압이 인가되는 경우에는 도 16의 실시예도 비정질 실리콘이 트랜지스터의 채널로 사용될 수 있다.However, when a voltage of -10V or more is applied as a minimum voltage by changing the voltage level, amorphous silicon may also be used as a channel of the transistor in the embodiment of FIG. 16.

이하에서는 도 17의 실시예를 살펴본다. Hereinafter, an embodiment of FIG. 17 will be described.

도 17의 실시예는 도 3의 실시예와 출력부(511), 인버터부(512) 및 전달 신호 생성부(513)는 동일한 구조를 가진다. 한편, I접점 안정부(515)를 구성하는 제5 트랜지스터(Tr5)이 제거되어 있으며, 풀다운부(516)의 제17 트랜지스터(Tr17)의 연결 관계도 변경되어 있다. 또한, Q접점 안정부(514)의 구조에도 차이가 있다.In the embodiment of FIG. 17, the output unit 511, the inverter unit 512, and the transmission signal generation unit 513 have the same structure as the embodiment of FIG. 3. Meanwhile, the fifth transistor Tr5 constituting the I-contact stabilizer 515 is removed, and the connection relationship between the 17th transistor Tr17 of the pull-down unit 516 is also changed. In addition, there is a difference in the structure of the Q-contact stabilizer 514.

이하 상세하게 살펴본다.It looks at in detail below.

도 3의 실시예와 동일한 출력부(511), 인버터부(512) 및 전달 신호 생성부(513)는 생략한다.The same output unit 511, the inverter unit 512, and the transmission signal generation unit 513 as in the embodiment of FIG. 3 are omitted.

Q접점 안정부(514)는 5개의 트랜지스터(제4 트랜지스터(Tr4), 제9 트랜지스터(Tr9), 제9-1 트랜지스터(Tr9-1), 제10 트랜지스터(Tr10) 및 제10-1 트랜지스터(Tr10-1))를 포함한다. 먼저, 제4 트랜지스터(Tr4)의 입력 단자 및 제어 단자는 제1 입력 단자(IN1)에 공통 연결(다이오드 연결)되어 있으며, 출력 단자는 Q 접점과 연결되어 있다. 제4 트랜지스터(Tr4)는 제1 입력 단자(IN1)로 하이 전압이 인가되는 경우 이를 Q 접점으로 전달한다. The Q-contact stabilizer 514 includes five transistors (the fourth transistor Tr4, the ninth transistor Tr9, the 9-1 transistor Tr9-1, the tenth transistor Tr10), and the 10-1 transistor ( Tr10-1)). First, the input terminal and the control terminal of the fourth transistor Tr4 are commonly connected (diode connection) to the first input terminal IN1, and the output terminal is connected to the Q contact. When a high voltage is applied to the first input terminal IN1, the fourth transistor Tr4 transmits the high voltage to the Q contact.

제9 트랜지스터(Tr9)와 제9-1 트랜지스터(Tr9-1)는 입력 단자와 출력 단자를 서로 연결하고 제어 단자가 동일한 단자에 연결(이하에서는 이를 간단하게 추가 연결이라 함)된 한 쌍의 트랜지스터로, 제어 단자는 모두 제2 입력 단자(IN2)에 연결되어 있으며, 한 쌍의 트랜지스터의 입력 단자는 Q 접점에 연결되어 있고, 출력 단자는 제2 전압 입력 단자(Vin2)와 연결되어 있다. 이상과 같이 한 쌍의 추가 연결된 트랜지스터를 사용함에 의하여 두 트랜지스터가 제2 저전압과 다음 단의 캐리 신호 간의 전압(특히, 저전압에서의 전압) 차이를 나누어 인가받도록 하여 Q 접점에서의 누설 전류가 적게 발생하도록 한다. 실시예에 따라서 제9 및 제9-1 트랜지스터(Tr9, Tr9-1)는 3개 이상의 박막 트랜지스터가 추가 연결된 구조로 형성될 수도 있다. 이때, 추가 형성되는 트랜지스터도 입력 단자와 출력 단자를 서로 연결하고 제어 단자가 동일한 제2 입력 단자(IN2)에 연결되어 있을 수 있다. The ninth transistor Tr9 and the 9-1 transistor Tr9-1 are a pair of transistors in which the input terminal and the output terminal are connected to each other, and the control terminal is connected to the same terminal (hereinafter, this is simply referred to as an additional connection). The control terminals are all connected to the second input terminal IN2, the input terminals of the pair of transistors are connected to the Q contact, and the output terminals are connected to the second voltage input terminal Vin2. As described above, by using a pair of additionally connected transistors, the two transistors are applied by dividing the voltage difference between the second low voltage and the carry signal of the next stage (especially, the voltage at the low voltage), so that the leakage current at the Q contact is reduced. Do it. According to an exemplary embodiment, the ninth and 9-1th transistors Tr9 and Tr9-1 may be formed in a structure in which three or more thin film transistors are additionally connected. In this case, the additionally formed transistor may also connect the input terminal and the output terminal to each other, and the control terminal may be connected to the same second input terminal IN2.

한편, 제10 및 제10-1 트랜지스터(Tr10, Tr10-1)는 입력 단자와 출력 단자를 서로 연결하고 제어 단자가 동일한 단자에 추가 연결된 한 쌍의 트랜지스터로, 제어 단자는 모두 I 접점에 연결되어 있으며, 한 쌍의 트랜지스터의 입력 단자는 Q 접점에 연결되어 있고, 출력 단자는 제2 전압 입력 단자(Vin2)와 연결되어 있다. 제10 및 제10-1 트랜지스터(Tr10, Tr10-1)는 I 접점의 전압에 따라서 Q 접점의 전압을 제2 저전압(Vss2)으로 변경시킨다. 한 쌍의 추가 연결된 트랜지스터를 사용함에 의하여 두 트랜지스터가 제2 저전압과 I 접점 사이의 전압 차이를 나누어 인가받도록 하여 Q 접점에서의 누설 전류가 적게 발생하도록 한다. 실시예에 따라서 제10 및 제10-1 트랜지스터(Tr10, Tr10-1)는 3개 이상의 박막 트랜지스터가 추가 연결된 구조로 형성될 수도 있다. 이때, 추가 형성되는 트랜지스터도 입력 단자와 출력 단자를 서로 연결하고 제어 단자가 동일한 I 접점에 연결되어 있을 수 있다.Meanwhile, the 10th and 10-1th transistors Tr10 and Tr10-1 are a pair of transistors that connect the input terminal and the output terminal to each other and the control terminal is additionally connected to the same terminal, and the control terminals are all connected to the I contact point. In addition, the input terminals of the pair of transistors are connected to the Q contact, and the output terminals are connected to the second voltage input terminal Vin2. The tenth and tenth-th transistors Tr10 and Tr10-1 change the voltage of the Q contact to a second low voltage Vss2 according to the voltage of the I contact. By using a pair of additionally connected transistors, the two transistors are applied by dividing the voltage difference between the second low voltage and the I contact, thereby reducing leakage current at the Q contact. Depending on the embodiment, the tenth and tenth-th transistors Tr10 and Tr10-1 may be formed in a structure in which three or more thin film transistors are additionally connected. In this case, the additionally formed transistor may also connect the input terminal and the output terminal to each other, and the control terminal may be connected to the same I contact.

이와 같이 Q 접점에 연결된 제4 트랜지스터(Tr4), 제9 트랜지스터(Tr9), 제9-1 트랜지스터(Tr9-1), 제10 트랜지스터(Tr10) 및 제10-1 트랜지스터(Tr10-1)에 의하여 각 구간에서 Q 접점의 전압은 안정화된다.As described above, by the fourth transistor Tr4, the ninth transistor Tr9, the 9-1 transistor Tr9-1, the tenth transistor Tr10, and the 10-1 transistor Tr10-1 connected to the Q contact point. In each section, the voltage of the Q contact is stabilized.

한편, 도 17의 실시예의 풀다운부(516)는 아래와 같다.Meanwhile, the pull-down unit 516 of the embodiment of FIG. 17 is as follows.

풀다운부(516)는 출력부(511) 및 전달 신호 생성부(513)의 출력단과 연결되어 있는 5 개의 트랜지스터(제2 트랜지스터(Tr2), 제3 트랜지스터(Tr3), 제11 트랜지스터(Tr11), 제11-1 트랜지스터(Tr11-1), 제17 트랜지스터(Tr17))을 포함한다. The pull-down unit 516 includes five transistors (a second transistor Tr2, a third transistor Tr3, an eleventh transistor Tr11) connected to the output unit 511 and the output terminals of the transmission signal generation unit 513, The 11-1th transistor Tr11-1 and the 17th transistor Tr17 are included.

제2 트랜지스터(Tr2)는 제어 단자는 제2 입력 단자(IN2)에 연결되어 있으며, 입력 단자는 게이트 전압 출력 단자(OUT)와 연결되어 있으며, 출력 단자는 제1 전압 입력 단자(Vin1)와 연결되어 있다. 제2 트랜지스터(Tr2)는 다음단 전달 신호(CR)에 따라서 게이트 전압 출력 단자(OUT)의 전압을 제1 저전압(Vss1)으로 변경시킨다. 제3 트랜지스터(Tr3)는 제어 단자가 I 접점과 연결되어 있으며, 입력 단자는 게이트 전압 출력 단자(OUT)와 연결되어 있으며, 출력 단자는 제1 전압 입력 단자(Vin1)와 연결되어 있다. 제3 트랜지스터(Tr3)는 I 접점의 전압에 따라서 게이트 전압 출력 단자(OUT)의 전압을 제1 저전압(Vss1)으로 변경시킨다. 제11 트랜지스터(Tr11)는 제어 단자가 I 접점과 연결되어 있으며, 입력 단자는 전달 신호 출력 단자(CRout)와 연결되어 있고, 출력 단자는 제2 전압 입력 단자(Vin2)와 연결되어 있다. 즉, 제11 트랜지스터(Tr11)는 I 접점의 전압에 따라서 전달 신호 출력 단자(CRout)의 전압을 제2 저전압(Vss2)으로 변경시킨다. 제11-1 트랜지스터(Tr11-1)는 제어 단자가 제4 입력 단자(IN4)와 연결되어 있으며, 입력 단자는 게이트 전압 출력 단자(OUT)와 연결되어 있고, 출력 단자는 제1 전압 입력 단자(Vin1)와 연결되어 있다. 제11-1 트랜지스터(Tr11-1)는 전단 스테이지의 인버터 출력 신호가 하이값으로 인가될 때 게이트 전압을 제1 저전압(Vss1)이 되도록 한다. 제17 트랜지스터(Tr17)는 제어 단자가 제2 입력 단자(IN2)에 연결되어 있으며, 입력 단자는 전달 신호 출력 단자(CRout)와 연결되어 있으며, 출력 단자는 제3 전압 입력 단자(Vin3)와 연결되어 있다. 그 결과, 제17 트랜지스터(Tr17)는 다음단 전달 신호(CR)에 의하여 전달 신호 출력 단자(CRout)의 전압을 제3 저전압(Vss3)으로 변경시킨다.The control terminal of the second transistor Tr2 is connected to the second input terminal IN2, the input terminal is connected to the gate voltage output terminal OUT, and the output terminal is connected to the first voltage input terminal Vin1. Has been. The second transistor Tr2 changes the voltage of the gate voltage output terminal OUT to the first low voltage Vss1 according to the next stage transfer signal CR. The third transistor Tr3 has a control terminal connected to an I contact, an input terminal connected to a gate voltage output terminal OUT, and an output terminal connected to a first voltage input terminal Vin1. The third transistor Tr3 changes the voltage of the gate voltage output terminal OUT to the first low voltage Vss1 according to the voltage of the I contact point. The eleventh transistor Tr11 has a control terminal connected to an I contact, an input terminal connected to a transmission signal output terminal CRout, and an output terminal connected to a second voltage input terminal Vin2. That is, the eleventh transistor Tr11 changes the voltage of the transfer signal output terminal CRout to the second low voltage Vss2 according to the voltage of the I contact point. The 11-1th transistor Tr11-1 has a control terminal connected to the fourth input terminal IN4, an input terminal connected to a gate voltage output terminal OUT, and an output terminal having a first voltage input terminal ( It is connected to Vin1). The 11-1th transistor Tr11-1 makes the gate voltage a first low voltage Vss1 when the inverter output signal of the previous stage is applied as a high value. The 17th transistor Tr17 has a control terminal connected to the second input terminal IN2, the input terminal connected to the transmission signal output terminal CRout, and the output terminal connected to the third voltage input terminal Vin3. Has been. As a result, the seventeenth transistor Tr17 changes the voltage of the transfer signal output terminal CRout to the third low voltage Vss3 by the next stage transfer signal CR.

한편, 도 17의 실시예에서 인가되는 전압은 아래와 같을 수 있다.Meanwhile, the voltage applied in the embodiment of FIG. 17 may be as follows.

도 17의 실시예는 제1 저전압(Vss1)은 -5V, 제2 저전압(Vss2)은 -10V, 제3 저전압(Vss3)은 -15V를 가진다. 클록 신호의 전압값은 15V와 -10V를 가진다.In the embodiment of FIG. 17, the first low voltage Vss1 is -5V, the second low voltage Vss2 is -10V, and the third low voltage Vss3 is -15V. The voltage value of the clock signal has 15V and -10V.

도 17의 실시예에서 Q접점 안정부(514)의 각 트랜지스터의 소스측과 게이트측간의 전압차인 Vgs 전압은 게이트 온 전압이 출력 될 때 각각 아래와 같다.In the embodiment of FIG. 17, the voltage Vgs, which is the voltage difference between the source side and the gate side of each transistor of the Q-contact stabilizer 514, is as follows when the gate-on voltage is output.

제4 트랜지스터(Tr4)의 Vgs는 0V, 제9 및 제9-1 트랜지스터(Tr9, Tr9-1)의 Vgs는 -5V이고, 제10 및 제10-1 트랜지스터(Tr10, Tr10-1)의 Vgs는 0V이다.Vgs of the fourth transistor Tr4 is 0V, Vgs of the ninth and 9-1th transistors Tr9 and Tr9-1 is -5V, and Vgs of the tenth and 10-1th transistors Tr10 and Tr10-1 Is 0V.

도 17의 실시예는 최저 전압으로 -10V가 인가되므로 산화물 반도체뿐만 아니라 비정질 실리콘도 트랜지스터의 채널로 사용할 수 있다.In the embodiment of FIG. 17, since -10V is applied as the lowest voltage, not only an oxide semiconductor but also amorphous silicon can be used as a channel of a transistor.

각 실시예는 인가되는 전압값에 따라서 비정질 실리콘을 트랜지스터의 채널 물질로 사용하거나 IGZO와 같은 산화물 반도체를 트랜지스터의 채널 물질로 사용할 수 있다. 본 발명의 실시예에서는 -10V 이상의 전압이 인가되는 경우에 비정질 실리콘이나 산화물 반도체가 트랜지스터의 채널로 사용될 수 있으며, -10V 미만의 경우에는 산화물 반도체를 트랜지스터의 채널로 사용한다.In each embodiment, amorphous silicon may be used as a channel material of a transistor or an oxide semiconductor such as IGZO may be used as a channel material of a transistor according to an applied voltage value. In the embodiment of the present invention, when a voltage of -10V or higher is applied, an amorphous silicon or oxide semiconductor may be used as a channel of a transistor, and when a voltage of less than -10V is used, an oxide semiconductor is used as a channel of the transistor.

이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.Although the preferred embodiments of the present invention have been described in detail above, the scope of the present invention is not limited thereto, and various modifications and improvements by those skilled in the art using the basic concept of the present invention defined in the following claims are also present. It belongs to the scope of rights of

100: 표시 패널 300: 표시 영역
400: 인쇄 회로 기판 450: 가요성 인쇄 회로막
460: 데이터 드라이버 IC 500: 게이트 구동부
511: 출력부 512: 인버터부
513: 전달 신호 생성부 514: Q 접점 안정부
515: I 접점 안정부 516: 풀다운부
600: 신호 제어부100: display panel 300: display area
400: printed circuit board 450: flexible printed circuit film
460: data driver IC 500: gate driver
511: output unit 512: inverter unit
513: transmission signal generation unit 514: Q contact stabilization unit
515: I contact stabilization part 516: pull-down part
600: signal control unit

Claims

A display area including a plurality of gate lines and a plurality of data lines, and
A gate driver connected to one end of the plurality of gate lines and including a plurality of stages,
One of the plurality of stages is
A transmission signal generator for outputting a transmission signal to a transmission signal output terminal connected to the first input terminal of the next stage,
A first transistor including an input terminal to which a clock signal is applied, a control terminal connected to a Q contact, and an output terminal connected to a gate voltage output terminal to output a gate voltage of a first low voltage, and the first transistor connected to the gate line. An output unit for outputting the gate voltage to a gate voltage output terminal,
A pull-down unit including a second transistor and a third transistor for lowering the voltage of the output terminal of the first transistor of the output unit to the first low voltage, and a 17th transistor for lowering the voltage of the transfer signal to a third low voltage, and
And an inverter unit for outputting a second low voltage inverter signal to an inverter signal output terminal connected to a fourth input terminal of the next stage,
The seventeenth transistor includes a control terminal to which a transfer signal of a next stage is applied through a second input terminal, an input terminal connected to the transfer signal output terminal, and an output terminal to which the third low voltage is applied,
The second low voltage has a voltage level lower than the first low voltage, and the third low voltage has a voltage level lower than the second low voltage.

In claim 1,
The transmission signal output terminal is connected to a second input terminal of a front stage.

In paragraph 2,
The transmission signal output terminal is connected to a third input terminal of the front-end stage.

delete

In claim 1,
The stage further includes a Q-contact stabilizer, wherein the Vgs voltage of the transistor included in the Q-contact stabilizer has a value of 0V or less when the output unit outputs a gate-on voltage.

In clause 5,
The Q contact stabilization part
A fourth transistor including an input terminal and a control terminal to which the transmission signal of the front stage is applied through a first input terminal, and an output terminal connected to the Q contact,
A sixth transistor including a control terminal receiving a transfer signal of the next stage through a third input terminal, an input terminal connected to the Q contact, and an output terminal receiving the second low voltage,
A ninth transistor including a control terminal receiving a transfer signal of a next stage through a second input terminal, an input terminal connected to the Q contact, and an output terminal receiving the second low voltage, and
A display panel comprising a tenth transistor including a control terminal connected to an I contact connected to the inverter signal output terminal, an input terminal connected to the Q contact, and an output terminal to which the second low voltage is applied.

In clause 5,
The Q contact stabilization part
A fourth transistor including an input terminal and a control terminal to which the transmission signal of the front stage is applied through a first input terminal, and an output terminal connected to the Q contact,
A sixth transistor including a control terminal receiving a transfer signal of the next stage through a third input terminal, an input terminal connected to the Q contact, and an output terminal receiving the third low voltage,
A ninth transistor including a control terminal to which a transmission signal of a next stage is applied through a second input terminal, an input terminal connected to the Q contact, and an output terminal to which the third low voltage is applied, and
A display panel comprising a tenth transistor including a control terminal connected to an I contact connected to the inverter signal output terminal, an input terminal connected to the Q contact, and an output terminal to which the second low voltage is applied.

delete

In clause 5,
A fifth transistor comprising an input terminal connected to an I contact connected to the inverter signal output terminal, a control terminal receiving a transfer signal of a previous stage through a first input terminal, and an output terminal receiving the second low voltage. Including display panel.

delete

In claim 1,
The pull-down unit further includes an eleventh transistor for lowering the voltage of the transfer signal to the third low voltage,
The eleventh transistor includes a control terminal connected to an I contact connected to the inverter signal output terminal, an input terminal connected to the transmission signal output terminal, and an output terminal to which the third low voltage is applied.

delete

In claim 1,
The pull-down unit further includes an 11-1th transistor for lowering the gate voltage to the first low voltage,
The 11-1th transistor includes a control terminal to which an inverter signal of a previous stage is applied, an input terminal connected to the gate voltage output terminal, and an output terminal to which the first low voltage is applied.

In claim 1,
The pull-down unit further includes an eleventh transistor for lowering the voltage of the transmission signal to the second low voltage,
The eleventh transistor includes a control terminal connected to an I contact connected to the inverter signal output terminal, an input terminal connected to the transmission signal output terminal, and an output terminal to which the second low voltage is applied.

delete

In claim 1,
Channels of all transistors included in the stage include oxide semiconductors or amorphous semiconductors,
When the voltage applied to the stage is -10V or higher, the amorphous semiconductor or the oxide semiconductor is formed as a channel of all transistors included in the stage, and when the voltage applied to the stage is less than -10V, the oxide semiconductor is A display panel formed by channels of all transistors included in the stage.