KR102237592B1 - Thin film transistor and method of fabricating the same - Google Patents
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Abstract
박막 트랜지스터가 제공된다. 상기 박막 트랜지스터는, 기판, 상기 기판 상에 배치되고, 양이온 원소 및 음이온 원소가 도핑되고, 4.0 cm2/Vs 보다 높은 이동도를 갖는 활성막, 상기 활성막 상의 게이트 전극, 및 상기 게이트 전극 및 상기 활성막 사이의 게이트 절연막을 포함한다. A thin film transistor is provided. The thin film transistor includes a substrate, an active layer disposed on the substrate, doped with a cation element and an anion element, and having a mobility higher than 4.0 cm 2 /Vs, a gate electrode on the active layer, and the gate electrode and the And a gate insulating film between active films.
Description
본 발명은 박막 트랜지스터 및 그 제조 방법에 관련된 것으로, 보다 상세하게는, 음이온 및 양이온이 도핑된 활성막을 포함하는 박막 트랜지스터 및 그 방법에 관련된 것이다. The present invention relates to a thin film transistor and a method of manufacturing the same, and more particularly, to a thin film transistor including an active film doped with anions and cations, and a method thereof.
최근 디스플레이의 대면적화, 초고해상도(Ultra High Definition; UHD)화, 고속 구동화가 진행되고 있으며, 또한, 웨어러블 디바이스(wearable device) 등에 적용 가능한 플렉시블 디스플레이에 대한 요구가 있다. 기존의 비정질 실리콘 반도체 소자(Amorphous Si TFT)는 낮은 이동도(0.5 cm2/Vs 이하)를 가지기 때문에 이를 사용하여, 대면적 및 초고해상도의 디스플레이에 적합하지 않으며, 플렉시블 디스플레이 장치를 구현하는 데는 한계가 있다. Recently, large-area, ultra-high definition (UHD), and high-speed driving of displays are in progress, and there is a demand for a flexible display that can be applied to a wearable device or the like. Existing amorphous silicon semiconductor devices (Amorphous Si TFT) have low mobility (0.5 cm 2 /Vs or less), so they are not suitable for large-area and ultra-high resolution displays, and there are limitations in implementing flexible display devices. There is.
이러한 문제를 해결하기 위해, 유기 박막 트랜지스터, 산화물 박막 트랜지스터 등에 대한 연구 개발이 진행되고 있다. 예를 들어, 대한민국 특허공개공보 10-2011-0095530(출원번호 10-2010-0015052)에는 동작 전압을 감소시키고, 제조 공정을 단순화하기 위해, 상부에 리세스 영역을 갖는 게이트 절연막, 및 상기 게이트 절연막의 상기 리세스 영역 내에 배치된 유기 반도체층을 포함하는 유기 박막 트랜지스에 대한 기술이 개시되어 있다. In order to solve this problem, research and development on organic thin film transistors, oxide thin film transistors, and the like are being conducted. For example, Korean Patent Laid-Open Publication No. 10-2011-0095530 (application number 10-2010-0015052) discloses a gate insulating film having a recess region thereon, and the gate insulating film in order to reduce the operating voltage and simplify the manufacturing process. Disclosed is a technology for an organic thin film transistor including an organic semiconductor layer disposed in the recess region of the above.
다른 예를 들어, 대한민국 특허공개공보 10-2008-0054941(출원번호 10-2006-0127671)에는, 대면적 디스플레이 장치에서 신호 지연이 발생되는 것을 방지하기 위해, 화합물 반도체층과 소스/드레인 전극의 접촉이 잘 형성될 수 있게 제1 도전층과, 저저항으로 형성된 제2 도전층으로 소스/드레인 전극을 형성하는 기술이 개시되어 있다. As another example, Korean Patent Laid-Open Publication No. 10-2008-0054941 (application number 10-2006-0127671) discloses contact between a compound semiconductor layer and a source/drain electrode in order to prevent signal delay from occurring in a large-area display device. A technique of forming a source/drain electrode with a first conductive layer and a second conductive layer formed with low resistance so that this can be formed well is disclosed.
본 발명이 해결하고자 하는 일 기술적 과제는, 고신뢰성의 박막 트랜지스터 및 그 제조 방법을 제공하는 데 있다. One technical problem to be solved by the present invention is to provide a highly reliable thin film transistor and a method of manufacturing the same.
본 발명이 해결하고자 하는 다른 기술적 과제는, 고이동도를 갖는 박막 트랜지스터 및 그 제조 방법을 제공하는 데 있다. Another technical problem to be solved by the present invention is to provide a thin film transistor having a high mobility and a method of manufacturing the same.
본 발명이 해결하고자 하는 또 다른 기술적 과제는, 제조 공정이 용이한 대면적화된 표시 장치에 적용이 용이한 박막 트랜지스터 및 그 제조 방법을 제공하는 데 있다. Another technical problem to be solved by the present invention is to provide a thin film transistor and a method of manufacturing the same that can be easily applied to a large-area display device in which a manufacturing process is easy.
본 발명이 해결하고자 하는 기술적 과제는, 상술된 것에 제한되지 않는다.The technical problem to be solved by the present invention is not limited to the above.
상기 기술적 과제들을 해결하기 위해, 본 발명은 박막 트랜지스터를 제공한다. In order to solve the above technical problems, the present invention provides a thin film transistor.
일 실시 예에 따르면, 상기 박막 트랜지스터는, 기판, 상기 기판 상에 배치되고, 양이온 원소 및 음이온 원소가 도핑되고, 4.0 cm2/Vs 보다 높은 이동도를 갖는 활성막, 상기 활성막 상의 게이트 전극, 및 상기 게이트 전극 및 상기 활성막 사이의 게이트 절연막을 포함할 수 있다. According to an embodiment, the thin film transistor includes a substrate, an active layer disposed on the substrate, doped with a cation element and an anion element, and having a mobility higher than 4.0 cm 2 /Vs, a gate electrode on the active layer, And a gate insulating layer between the gate electrode and the active layer.
일 실시 예에 따르면, 상기 양이온 원소의 중량%가 상기 음이온 원소의 중량 %보다 높은 것을 포함할 수 있다. According to an embodiment, it may include that the weight% of the cationic element is higher than the weight% of the anionic element.
일 실시 예에 따르면, 상기 활성막은 상기 양이온 원소 및 상기 음이온 원소가 도핑된 ZTO(Zinc Tin Oxide)를 포함할 수 있다. According to an embodiment, the active layer may include ZTO (Zinc Tin Oxide) doped with the cation element and the anion element.
일 실시 예에 따르면, 상기 양이온 원소는, 갈륨(Ga), 나트륨(Na), 리튬(Li), 칼륨(K), 스트론튬(Sr), 칼슘(Ca), 마그네슘(Mg), 알루미늄(Al), 란타늄(La), 이트륨(Y), 또는 인듐(In) 중에서 적어도 어느 하나를 포함하고, 상기 음이온 원소는, 질소(N), 또는 불소(F) 중에서 적어도 어느 하나를 포함할 수 있다. According to an embodiment, the cationic element is gallium (Ga), sodium (Na), lithium (Li), potassium (K), strontium (Sr), calcium (Ca), magnesium (Mg), aluminum (Al) , At least one of lanthanum (La), yttrium (Y), or indium (In), and the anion element may include at least one of nitrogen (N) or fluorine (F).
상기 기술적 과제들을 해결하기 위해, 본 발명은 박막 트랜지스터의 제조 방법을 제공한다. In order to solve the above technical problems, the present invention provides a method of manufacturing a thin film transistor.
일 실시 예에 따르면, 상기 박막 트랜지스터의 제조 방법은, 아연(Zn)을 포함하는 제1 소스, 주석(Sn)을 포함하는 제2 소스, 및 양이온 원소 및 음이온 원소를 포함하는 제3 소스를 준비하는 단계, 상기 제1 내지 제3 소스를 용매에 투입하여, 상기 제3 소스가 3~5 mol%인 혼합액을 제조하는 단계, 및 상기 혼합액을 기판 상에 제공하여, 상기 양이온 원소 및 상기 음이온 원소가 도핑된 활성막을 제조하는 단계를 포함할 수 있다. According to an embodiment, in the manufacturing method of the thin film transistor, a first source including zinc (Zn), a second source including tin (Sn), and a third source including a cation element and an anion element are prepared. In the step of, injecting the first to third sources into a solvent to prepare a mixed solution in which the third source is 3 to 5 mol%, and by providing the mixed solution on a substrate, the cation element and the anion element It may include preparing an active layer doped with.
일 실시 예에 따르면, 상기 박막 트랜지스터의 제조 방법은, 상기 활성막 상에 게이트 절연막을 형성하는 단계, 및 상기 게이트 절연막 상에 게이트 전극을 형성하는 단계를 더 포함할 수 있다. According to an embodiment, the method of manufacturing the thin film transistor may further include forming a gate insulating layer on the active layer, and forming a gate electrode on the gate insulating layer.
일 실시 예에 따르면, 상기 박막 트랜지스터의 제조 방법은, 상기 활성막을 형성하기 전, 상기 기판 상에 게이트 전극 및 게이트 절연막을 차례로 형성하는 단계를 더 포함하되, 상기 활성막은 상기 게이트 절연막 상에 형성되는 것을 포함할 수 있다. According to an embodiment, the method of manufacturing the thin film transistor further includes sequentially forming a gate electrode and a gate insulating layer on the substrate before forming the active layer, wherein the active layer is formed on the gate insulating layer. May include.
본 발명의 실시 예에 따른 박막 트랜지스터는, 양이온 원소 및 상기 음이온 원소가 도핑된 활성막을 포함하고, 상기 활성막은, 상기 양이온 원소 및 상기 음이온 원소를 포함하는 소스가 3~5 mol%인 상기 혼합액을 이용하여 제조될 수 있다. 이에 따라, 대면적화 및 대량생산이 용이한 고신뢰성 및 고이동도의 박막 트랜지스터 및 그 제조 방법이 제공될 수 있다. A thin film transistor according to an embodiment of the present invention includes an active layer doped with a cation element and the anion element, and the active layer contains the mixed solution having 3 to 5 mol% of a source including the cation element and the anion element. It can be manufactured using. Accordingly, a high reliability and high mobility thin film transistor and a method of manufacturing the same can be provided, which is easy to produce a large area and mass production.
도 1은 본 발명의 일 실시 예에 따른 박막 트랜지스터 및 그 제조 방법을 설명하기 위한 도면이다.
도 2는 본 발명의 일 실시 예의 변형 예에 따른 박막 트랜지스터 및 그 제조 방법을 설명하기 위한 도면이다.
도 3은 본 발명의 다른 실시 예에 따른 박막 트랜지스터를 설명하기 위한 도면이다.
도 4는 양이온 원소 및 음이온 원소를 포함하는 소스의 함량에 따라 활성막의 Vth 및 이동도를 측정한 그래프이다.
도 5 내지 도 8은 양이온 원소 및 음이온 원소를 포함하는 소스의 함량을 달리하여 제조된 활성막을 포함하는 박막 트랜지스터의 게이트 전압 스트레스에 대한 Vth 변화량을 측정한 그래프들이다.
도 9는 본 발명의 실시 예에 따른 박막 트랜지스터를 포함하는 표시 장치를 설명하기 위한 블록도이다. 1 is a view for explaining a thin film transistor and a method of manufacturing the same according to an embodiment of the present invention.
2 is a view for explaining a thin film transistor and a method of manufacturing the same according to a modified example of an embodiment of the present invention.
3 is a view for explaining a thin film transistor according to another embodiment of the present invention.
4 is a graph measuring V th and mobility of an active film according to the content of a source including a cation element and an anion element.
5 to 8 are graphs measuring the amount of change in V th with respect to the gate voltage stress of a thin film transistor including an active layer manufactured by varying the content of a source including a cation element and an anion element.
9 is a block diagram illustrating a display device including a thin film transistor according to an exemplary embodiment.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명할 것이다. 그러나 본 발명의 기술적 사상은 여기서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화 될 수도 있다. 오히려, 여기서 소개되는 실시 예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the technical idea of the present invention is not limited to the embodiments described herein and may be embodied in other forms. Rather, the embodiments introduced herein are provided so that the disclosed contents may be thorough and complete, and the spirit of the present invention may be sufficiently conveyed to those skilled in the art.
본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. In the present specification, when a component is referred to as being on another component, it means that it may be formed directly on the other component or that a third component may be interposed therebetween. In addition, in the drawings, thicknesses of films and regions are exaggerated for effective description of technical content.
또한, 본 명세서의 다양한 실시 예 들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시 예에 제 1 구성요소로 언급된 것이 다른 실시 예에서는 제 2 구성요소로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함한다. 또한, 본 명세서에서 '및/또는'은 전후에 나열한 구성요소들 중 적어도 하나를 포함하는 의미로 사용되었다.In addition, in various embodiments of the present specification, terms such as first, second, and third are used to describe various elements, but these elements should not be limited by these terms. These terms are only used to distinguish one element from another element. Accordingly, what is referred to as a first component in one embodiment may be referred to as a second component in another embodiment. Each embodiment described and illustrated herein also includes its complementary embodiment. In addition, in the present specification,'and/or' has been used to mean including at least one of the elements listed before and after.
명세서에서 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함한다. 또한, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 구성요소 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징이나 숫자, 단계, 구성요소 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 배제하는 것으로 이해되어서는 안 된다. 또한, 본 명세서에서 "연결"은 복수의 구성 요소를 간접적으로 연결하는 것, 및 직접적으로 연결하는 것을 모두 포함하는 의미로 사용된다. In the specification, expressions in the singular include plural expressions unless the context clearly indicates otherwise. In addition, terms such as "comprise" or "have" are intended to designate the presence of features, numbers, steps, components, or a combination thereof described in the specification, and one or more other features, numbers, steps, or configurations. It is not to be understood as excluding the possibility of the presence or addition of elements or combinations thereof. In addition, in the present specification, "connection" is used to include both indirectly connecting a plurality of constituent elements and direct connecting.
또한, 하기에서 본 발명을 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 것이다.
In addition, in the following description of the present invention, if it is determined that a detailed description of a related known function or configuration may unnecessarily obscure the subject matter of the present invention, a detailed description thereof will be omitted.
도 1은 본 발명의 일 실시 예에 따른 박막 트랜지스터 및 그 제조 방법을 설명하기 위한 도면이다. 1 is a view for explaining a thin film transistor and a method of manufacturing the same according to an embodiment of the present invention.
도 1을 참조하면, 본 발명의 일 실시 예에 따른 박막 트랜지스터는 기판(100) 상의 게이트 전극(110), 게이트 절연막(120), 활성막(130), 드레인 전극(140d), 및 소스 전극(140s)를 포함할 수 있다. Referring to FIG. 1, a thin film transistor according to an embodiment of the present invention includes a
상기 기판(100)은 유리 기판일 수 있다. 이와는 달리, 상기 기판(100)은 플라스틱 기판, 실리콘 기판, 또는 화합물 반도체 기판일 수 있다. 상기 기판(100)은 유연할 수 있다. The
상기 게이트 전극(110)이 상기 기판(100) 상에 형성될 수 있다. 상기 게이트 전극(110)은, 금속으로 형성될 수 있다. 예를 들어, 상기 게이트 전극(110)은 니켈(Ni), 크롬(Cr), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 구리(Cu), 텅스텐(W), 및 이들의 합금으로 형성될 수 있다. 상기 게이트 전극(110)은 상기 금속을 이용한 단일막 또는 다중막으로 형성될 수 있다. 예를 들어, 상기 게이트 전극(110)은 몰리브덴(Mo), 알루미늄(Al), 및 몰리브덴(Mo)이 순차적으로 적층된 삼중막이거나, 티타늄(Ti)과 구리(Cu)가 순차적으로 적층된 이중막일 수 있다. 또는 티타늄(Ti)과 구리(Cu)의 합금으로 된 단일막일 수 있다. 또는, 상기 게이트 전극(110)은, 투명한 도전성 물질로 형성될 수 있다. The
상기 게이트 절연막(120)이 상기 게이트 전극(110) 상에 형성될 수 있다. 상기 게이트 절연막(120)은, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 금속 산화물과 같은 고유전 물질(예를 들어, 알루미늄 산화물, 또는 하프늄 산화물) 등으로 형성될 수 있다. The
상기 활성막(130)이 상기 게이트 절연막(120) 상에 형성될 수 있다. 상기 활성막(130)은 상기 게이트 절연막(120)을 사이에 두고 상기 게이트 전극(110)과 이격 및 중첩될 수 있다.The
상기 활성막(130)은 양이온 원소 및 음이온 원소가 도핑되고 4.0 cm2/Vs 이상의 이동도를 가질 수 있다. 일 실시 예에 따르면, 상기 활성막(130)은 상기 양이온 원소 및 상기 음이온 원소가 도핑된 ZTO(Znic Tin Oxide)를 포함할 수 있다. 일 실시 예에 따르면, 상기 양이온 원소는 갈륨(Ga)을 포함하고, 상기 음이온 원소는 질소(N)를 포함할 수 있다. 다시 말하면, 상기 활성막(130)은 갈륨(Ga) 및 질소(N)가 도핑되고, 4.0 cm2/Vs 이상인 이동도를 갖는 ZTO(Znic Tin Oxide)를 포함할 수 있다. The
상술된 바와 달리, 다른 실시 예에 따르면, 상기 양이온 원소는, 갈륨(Ga), 나트륨(Na), 리튬(Li), 칼륨(K), 스트론튬(Sr), 칼슘(Ca), 마그네슘(Mg), 알루미늄(Al), 란타늄(La), 이트륨(Y), 또는 인듐(In) 중에서 적어도 어느 하나를 포함하고, 상기 음이온 원소는, 질소(N), 또는 불소(F) 중에서 적어도 어느 하나를 포함할 수 있다. Unlike the above, according to another embodiment, the cationic element is gallium (Ga), sodium (Na), lithium (Li), potassium (K), strontium (Sr), calcium (Ca), magnesium (Mg) , Aluminum (Al), lanthanum (La), yttrium (Y), or indium (In) contains at least any one of, and the anion element contains at least any one of nitrogen (N), or fluorine (F) can do.
일 실시 예에 따르면, 상기 활성막(130) 내에서 상기 양이온 원소의 중량%는 상기 음이온 원소의 중량%보다 높을 수 잇다. 또한, 상기 활성막(130)에 1 종류의 양이온 원소 및 1 종류의 음이온 원소가 도핑되거나, 또는 복수의 종류의 양이온 원소 및 복수의 종류의 음이온 원소가 상기 활성막(130)에 도핑될 수 있다. According to an embodiment, the weight% of the cation element in the
상기 활성막(130)은 용액 공정으로 제조될 수 있다. 일 실시 예에 따르면, 상기 활성막(130)을 형성하는 단계는, 아연(Zn)을 포함하는 제1 소스, 주석(Sn)을 포함하는 제2 소스, 및 상기 양이온 원소 및 상기 음이온 원소를 포함하는 제3 소스를 준비하는 단계, 상기 제1 내지 제3 소스를 용매에 투입하여 혼합액을 제조하는 단계, 및 상기 혼합액을 상기 기판(100) 상에 제공하여, 상기 양이온 원소 및 상기 음이온 원소가 도핑된 상기 활성막(130)을 제조하는 단계를 포함할 수 있다. The
상기 제1 내지 제3 소스가 상기 용매에 혼합된 상기 혼합액에서 상기 양이온 원소 및 상기 음이온 원소를 포함하는 상기 제3 소스의 mol%가 3mol% 보다 낮거나, 또는 5mol% 보다 높은 경우, 상기 양이온 원소 및 상기 음이온 원소가 도핑된 상기 활성막(130)의 이동도가 저하될 수 있다. 이에 따라, 본 발명의 실시 예에 따르면, 상기 혼합액에서 상기 제3 소스의 mol%는 3~5mol%일 수 있다. 이에 따라, 상기 양이온 원소 및 상기 음이온 원소가 도핑된 상기 활성막(130)은 4.0 cm2/Vs 보다 높은 이동도를 가질 수 있다. When the mol% of the third source including the cationic element and the anionic element in the mixed solution in which the first to third sources are mixed with the solvent is less than 3 mol% or higher than 5 mol%, the cationic element And mobility of the
예를 들어, 상기 제1 소스는 tin chloride dihydrate(SnCl2 2H2O)일 수 있고, 상기 제2 소스는 zinc acetate dehydrate(Zn(CH3COO)2 2H2O)일 수 있고, 상기 제3 소스는 gallium nitrate hydrate(Ga(No3)3 H2O)일 수 있고, 상기 용매는 2-methoxyetahnol(CH3OCH2CH2OH)일 수 있다. For example, the first source may be tin chloride dihydrate (SnCl 2 2H 2 O), the second source may be zinc acetate dehydrate (Zn(CH 3 COO) 2 2H 2 O), and the third The source may be gallium nitrate hydrate (Ga(No 3 ) 3 H 2 O), and the solvent may be 2-methoxyetahnol (CH 3 OCH 2 CH 2 OH).
상기 혼합액을 상기 기판(100) 상에 제공하는 단계는, 스핀 코팅(spin coating) 공정으로 수행될 수 있다. 상기 혼합액이 상기 기판(100) 상에 제공된 후, 상기 혼합액이 열처리되고 패터닝되어, 상기 활성막(130)이 제조될 수 있다. The step of providing the mixed solution on the
상기 소스 전극(150s)은 상기 게이트 전극(110)의 일측에 인접한 상기 활성막(130)의 일부분과 연결될 수 있다. 상기 드레인 전극(150d)은 상기 게이트 전극(110)의 타측에 인접한 상기 활성막(130)의 일부분과 연결될 수 있다. The
상기 소스 전극(150s) 및 상기 드레인 전극(150d)은 니켈(Ni), 크롬(Cr), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 구리(Cu), 텅스텐(W), 및 이들의 합금으로 이루어질 수 있다. 상기 소스 전극(150s)과 상기 드레인 전극(150d)은 상기 금속을 이용한 단일막 또는 다중막으로 형성될 수 있다. 또는, 상기 소스 전극(150s) 및 상기 드레인 전극(150d)은 투명한 도전성 물질로 형성될 수 있다. The source electrode 150s and the
본 발명의 실시 예에 따르면, 상기 양이온 원소 및 상기 음이온 원소가 도핑된 상기 활성막(130)이, 상기 양이온 원소 및 상기 음이온 원소를 포함하는 상기 제3 소스가 3~5 mol%인 상기 혼합액을 이용하여 제조될 수 있다. 이에 따라, 대면적화 및 대량생산이 용이한 고신뢰성 및 고이동도의 박막 트랜지스터 및 그 제조 방법이 제공될 수 있다.
According to an embodiment of the present invention, the
상술된 본 발명의 일 실시 예에 따른 박막 트랜지스터와 달리, 본 발명의 일 실시 예의 변형 예에 따르면, 보호 패턴 상에 페시베이션막이 제공되고, 소스/드레인 전극들은 상기 페시베이션막을 관통하여 상기 보호 패턴과 연결될 수 있다. 이를, 도 2를 참조하여 설명한다. Unlike the thin film transistor according to the exemplary embodiment described above, according to a modified example of the exemplary embodiment of the present invention, a passivation layer is provided on the protective pattern, and source/drain electrodes penetrate the passivation layer to form the protective pattern. Can be connected with. This will be described with reference to FIG. 2.
도 2는 본 발명의 일 실시 예의 변형 예에 따른 박막 트랜지스터 및 그 제조 방법을 설명하기 위한 도면이다. 2 is a view for explaining a thin film transistor and a method of manufacturing the same according to a modified example of an embodiment of the present invention.
도 2를 참조하면, 본 발명의 일 실시 예의 변형 예에 따른 박막 트랜지스터는, 기판(100), 게이트 전극(110), 게이트 절연막(120), 활성막(130), 페시베이션막(140), 드레인 전극(152d), 및 소스 전극(152s)을 포함할 수 있다. Referring to FIG. 2, a thin film transistor according to a modified example of an embodiment of the present invention includes a
상기 기판(100), 상기 게이트 전극(110), 상기 게이트 절연막(120), 및 상기 활성막(130) 은 도 1을 참조하여 설명된 기판(100), 게이트 전극(110), 게이트 절연막(120), 및 활성막(130)에 각각 대응될 수 있다. The
상기 페시베이션막(140)이 상기 활성막(130) 상에 형성될 수 있다. 상기 페시베이션막(140)은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물로 형성될 수 있다. The
상기 소스 전극(152s)은 상기 페시베이션막(140)을 관통하여, 상기 게이트 전극(110)의 일측에 인접한 상기 활성막(130)의 일부분과 연결될 수 있다. 상기 드레인 전극(152d)은 상기 페시베이션막(140)을 관통하여, 상기 게이트 전극(110)의 타측에 인접한 상기 활성막(130)의 일부분과 연결될 수 있다.
The
도 3은 본 발명의 다른 실시 예에 따른 박막 트랜지스터를 설명하기 위한 도면이다. 3 is a view for explaining a thin film transistor according to another embodiment of the present invention.
도 3을 참조하면, 본 발명의 다른 실시 예에 따른 박막 트랜지스터는, 기판(200) 상의 활성막(210), 게이트 절연막(220), 게이트 전극(230), 페시베이션막(240), 소스 전극(250s), 및 드레인 전극(250d)을 포함할 수 있다. 3, a thin film transistor according to another embodiment of the present invention includes an
상기 기판(200)은 도 1a를 참조하여 설명된 기판(100)일 수 있다. The
상기 활성막(210)은 도 1을 참조하여 설명된 활성막(130)과 같이, 양이온 원소 및 음이온 원소가 도핑되고, 4.0 cm2/Vs 보다 높은 이동도를 가질 수 있다. 상기 활성막(210)은 도 1을 참조하여 설명된 상기 활성막(130)과 동일한 방법으로 형성될 수 있다. Like the
상기 게이트 절연막(220)이 상기 활성막(210) 상에 형성될 수 있다. 상기 게이트 절연막(220)은, 도 1a를 참조하여 설명된 게이트 절연막(120)과 동일한 물질로 형성될 수 있다. The
상기 게이트 전극(230)이, 상기 게이트 절연막(220) 상에, 상기 활성 패턴(212)과 중첩되도록 형성될 수 있다. 상기 게이트 전극(230)은, 도 1을 참조하여 설명된 게이트 전극(110)과 동일한 물질로 형성될 수 있다. The
상기 게이트 전극(230) 상에 페시베이션 막(240)이 형성될 수 있다. 상기 페시베이션 막(240)은, 절연성 물질(예를 들어, 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물)로 형성될 수 있다. A
상기 소스 전극(250s)은, 상기 페시베이션 막(240) 및 상기 게이트 절연막(220)을 관통하여, 상기 게이트 전극(230)의 일측에 인접한 상기 활성막(210)의 일부분과 연결될 수 있다. 상기 드레인 전극(250d)은, 상기 페시베이션 막(240) 및 상기 게이트 절연막(220)을 관통하여, 상기 게이트 전극(230)의 타측에 인접한 상기 활성막(210)의 일부분과 연결될 수 있다.
The
이하, 본 발명의 실시 예들에 따라 제조된 박막 트랜지스터의 특성 평가 결과가 설명된다. Hereinafter, a result of evaluating the characteristics of the thin film transistor manufactured according to the embodiments of the present invention will be described.
도 4는 양이온 원소 및 음이온 원소를 포함하는 소스의 함량에 따라 활성막의 Vth 및 이동도를 측정한 그래프이다. 4 is a graph measuring V th and mobility of an active film according to the content of a source including a cation element and an anion element.
도 4를 참조하면, 주석을 포함하는 제1 소스로 tin chloride dihydrate(SnCl2 2H2O)을 준비하고, 아연을 포함하는 제2 소스로 zinc acetate dehydrate(Zn(CH3COO)2 2H2O)을 준비하고, 양이온 원소인 갈륨(Ga) 및 음이온 원소인 질소(N)을 포함하는 제3 소스로 gallium nitrate hydrate(Ga(No3)3 H2O)를 준비하였다. 준비된 상기 제1 내지 제3 소스들을 2-methoxyetahnol(CH3OCH2CH2OH)에 용해하여 혼합액을 제조하였다. 4, tin chloride dihydrate (SnCl 2 2H 2 O) is prepared as a first source containing tin, and zinc acetate dehydrate (Zn(CH 3 COO) 2 2H 2 O) is prepared as a second source containing zinc. ) Was prepared, and gallium nitrate hydrate (Ga(No 3 ) 3 H 2 O) was prepared as a third source containing gallium (Ga) as a cation element and nitrogen (N) as an anion element. The prepared first to third sources were dissolved in 2-methoxyetahnol (CH 3 OCH 2 CH 2 OH) to prepare a mixed solution.
아래 <표 1>과 같이, 상기 양이온 원소 및 상기 음이온 원소를 포함하는 상기 제3 소스의 함량을 달리하여, 갈륨(Ga) 및 질소(N)가 도핑된 ZTO 활성막들을 제조하였다.As shown in Table 1 below, ZTO active films doped with gallium (Ga) and nitrogen (N) were prepared by varying the content of the third source including the cation element and the anion element.
본 발명의 제1 실시 예로, 상기 양이온 원소 및 상기 음이온 원소를 포함하는 상기 제3 소스가 3 mol%인 혼합액을 이용하여 갈륨(Ga) 및 질소(N)가 도핑된 ZTO 활성막을 제조하였다. 본 발명의 제2 실시 예로, 상기 제3 소스가 5 mol%인 혼합액을 이용하여 갈륨(Ga) 및 질소(N)가 도핑된 활성막을 제조하였다. In a first embodiment of the present invention, a ZTO active film doped with gallium (Ga) and nitrogen (N) was prepared by using a mixed solution in which the third source including the cation element and the anion element is 3 mol%. In a second embodiment of the present invention, an active film doped with gallium (Ga) and nitrogen (N) was prepared using a mixed solution in which the third source is 5 mol%.
본 발명의 제1 비교 예로 상기 제3 소스가 생략된 혼합액을 이용하여 갈륨(Ga) 및 질소(N)가 도핑되지 않은 ZTO 활성막을 제조하고, 본 발명의 제2 비교 예로 상기 양이온 원소 및 상기 음이온 원소를 포함하는 상기 제3 소스가 10 mol%인 혼합액을 이용하여 갈륨(Ga) 및 질소(N)가 도핑된 ZTO 활성막을 제조하고, 본 발명의 제3 비교 예로 상기 제3 소스가 15 mol%인 혼합액을 이용하여 갈륨(Ga) 및 질소(N)가 도핑된 ZTO 활성막을 제조하였다. As a first comparative example of the present invention, a ZTO active film not doped with gallium (Ga) and nitrogen (N) was prepared using a mixed solution in which the third source was omitted, and as a second comparative example of the present invention, the cationic element and the anion A ZTO active film doped with gallium (Ga) and nitrogen (N) was prepared using a mixed solution in which the third source containing an element is 10 mol%, and as a third comparative example of the present invention, the third source was 15 mol% A ZTO active film doped with gallium (Ga) and nitrogen (N) was prepared using a phosphorus mixture.
상기 제1 및 제2 실시 예들, 및 제1 내지 제3 비교 예들에 따른 활성막들을 이용하여 박막 트랜지스터를 제조하고, 전압 전류 특성을 아래 <표 2>과 같이 측정하였다. A thin film transistor was manufactured using the active layers according to the first and second embodiments, and the first to third comparative examples, and voltage and current characteristics were measured as shown in Table 2 below.
(1018/eVcm3) N ss
(10 18 /eVcm 3 )
(1012/eVcm2)D it
(10 12 /eVcm 2 )
<표 2>에서 알 수 있듯이, 상기 양이온 원소 및 상기 음이온 원소를 포함하는 gallium nitrate hydrate 함량에 따라서, ZTO 활성막의 Vth, μsat, S.S(subthreshold slope), Nss(density of interfacial states), 및 Dit(interface state density)가 조절되는 것을 확인할 수 있다. 구체적으로, 양이온 원소 갈Q(Ga) 및 음이온 원소 질소(N)를 포함하는 gallium nitrate hydrate의 함량이 3 mol% 이상인 경우 이동도가 4 cm2/Vs 보다 높은 것으로 측정되었으며, gallium nitrate hydrate의 함량이 5 mol%보다 큰 경우, 이동도가 감소되는 것으로 측정되었다. 즉, 양이온 원소 갈Q(Ga) 및 음이온 원소 질소(N)를 포함하는 gallium nitrate hydrate의 함량이 3~5mol%로 조절하는 것이, 활성막의 이동도를 향상시키는 효율적인 방법임을 알 수 있다. As can be seen from <Table 2>, according to the gallium nitrate hydrate content including the cationic element and the anionic element, V th , μ sat , SS (subthreshold slope), N ss (density of interfacial states), of the ZTO active film, And D it (interface state density) is controlled. Specifically, the mobility was measured to be higher than 4 cm 2 /Vs when the content of gallium nitrate hydrate containing the cationic element gal Q (Ga) and the anionic element nitrogen (N) is 3 mol% or more, and the content of gallium nitrate hydrate When this is greater than 5 mol%, it was determined that the mobility decreases. That is, it can be seen that controlling the content of gallium nitrate hydrate including the cationic element gallium Q (Ga) and the anionic element nitrogen (N) to 3 to 5 mol% is an efficient method of improving the mobility of the active film.
도 5 내지 도 8은 양이온 원소 및 음이온 원소를 포함하는 소스의 함량을 달리하여 제조된 활성막을 포함하는 박막 트랜지스터의 게이트 전압 스트레스에 대한 Vth 변화량을 측정한 그래프들이다. 5 to 8 are graphs measuring the amount of change in V th with respect to the gate voltage stress of a thin film transistor including an active layer manufactured by varying the content of a source including a cation element and an anion element.
도 5 내지 도 8을 참조하면, 제1 비교 예에 따라 양이온 원소 및 음이온 원소를 포함하지 않는 활성막을 이용하여 제조된 박막 트랜지스터, 및 제3 비교 예에 따라 양이온 원소 및 음이온 원소를 포함하는 상기 제3 소스의 함량이 5 mol%보다 높은 혼합액을 이용하여 제조된 활성막을 포함하는 박막 트랜지스터와 비교하여, 본 발명의 실시 예에 따라 양이온 원소 및 음이온 원소를 포함하는 상기 제3 소스의 함량이 5 mol%인 혼합액을 이용하여 제조된 활성막을 포함하는 박막 트랜지스터의 경우, stress time이 증가하더라도, Vth의 변화량이 상대적으로 크지 않은 것을 확인할 수 있다. 즉, 양이온 원소 갈Q(Ga) 및 음이온 원소 질소(N)를 포함하는 gallium nitrate hydrate의 함량이 3~5mol%로 조절하는 것이, 활성막의 신뢰성을 개선 및 향상시키는 효율적인 방법임을 알 수 있다. 5 to 8, a thin film transistor manufactured using an active film not containing a cation element and an anion element according to Comparative Example 1, and the third containing a cation element and an anion element according to Comparative Example 3 3 Compared with a thin film transistor including an active film prepared using a mixed solution having a source content higher than 5 mol%, the content of the third source including a cation element and an anion element according to an embodiment of the present invention is 5 mol. In the case of a thin film transistor including an active layer manufactured using a% mixed solution, it can be seen that even if the stress time increases, the amount of change in V th is not relatively large. That is, it can be seen that controlling the content of gallium nitrate hydrate containing the cation element gallium Q (Ga) and the anion element nitrogen (N) to 3 to 5 mol% is an efficient method of improving and improving the reliability of the active film.
아래 <표 3>은 제1 실시 예, 및 제1 내지 제3 비교 예들에 따른 활성막들의 원자 조성비를 분석한 것이다. Table 3 below is an analysis of atomic composition ratios of active layers according to the first embodiment and the first to third comparative examples.
<표 3>에서 알 수 있듯이, 본 발명의 제1 실시 예에 따라 양이온 원소 갈Q(Ga) 및 음이온 원소 질소(N)를 포함하는 gallium nitrate hydrate의 함량이 5 ol%인 경우 음이온 원소(N)에 대한 양이온 원소(Ga)의 비율이 약 3.21로 측정되었으며, 제1 비교 예에 따라 양이온 원소 갈Q(Ga) 및 음이온 원소 질소(N)를 포함하는 gallium nitrate hydrate가 생략된 경우 양이온 원소(Ga) 및 음이온 원소(N)는 측정되지 않았으며, 제2 및 제3 비교 예에 따라 양이온 원소 갈Q(Ga) 및 음이온 원소 질소(N)를 포함하는 gallium nitrate hydrate가 각각 10 mol% 및 15 ol% 사용된 경우 음이온 원소(N)에 대한 양이온 원소(Ga)의 비율이 각각 1.74 및 1.94로 측정되었다.
As can be seen from <Table 3>, according to the first embodiment of the present invention, when the content of gallium nitrate hydrate including the cationic element brown Q(Ga) and the anionic element nitrogen (N) is 5 ol%, the anionic element (N The ratio of the cationic element (Ga) to) was measured to be about 3.21, and according to the first comparative example, when gallium nitrate hydrate containing the cationic element gal Q (Ga) and the anionic element nitrogen (N) were omitted, the cationic element ( Ga) and the anionic element (N) were not measured, and gallium nitrate hydrate containing the cationic element gal Q (Ga) and the anionic element nitrogen (N) according to the second and third comparative examples were 10 mol% and 15, respectively. When ol% was used, the ratio of the cation element (Ga) to the anion element (N) was measured to be 1.74 and 1.94, respectively.
도 9는 본 발명의 실시 예에 따른 박막 트랜지스터를 포함하는 표시 장치를 설명하기 위한 블록도이다. 9 is a block diagram illustrating a display device including a thin film transistor according to an exemplary embodiment.
도 9를 참조하면, 본 발명의 실시 예들에 따른 유기 발광 소자를 포함하는 표시 장치는 표시부(300), 타이밍 컨트롤러(310), 게이트 구동부(330), 데이터 구동부(340), 및 전원부(350)를 포함한다. Referring to FIG. 9, a display device including an organic light emitting diode according to embodiments of the present invention includes a
상기 표시부(100)는, 게이트 라인, 상기 게이트 라인과 교차하여 형성된 데이터 라인, 및 상기 게이트라인과 상기 데이터 라인이 교차하여 정의하는 영역에 형성된 상기 화소 셀을 포함할 수 있다. The
상기 화소 셀은, 본 발명의 실시 예들에 따른 박막 트랜지스터를 적어도 하나 포함할 수 있다. 상기 화소 셀은, 유기 발광 다이오드, 또는 액정층을 포함할 수 있다. 상기 화소 셀에 포함된 본 발명의 실시 예들에 따른 박막 트랜지스터는, PMOS, 또는 NMOS로 구현될 수 있다. The pixel cell may include at least one thin film transistor according to example embodiments. The pixel cell may include an organic light emitting diode or a liquid crystal layer. The thin film transistors according to embodiments of the present invention included in the pixel cells may be implemented as PMOS or NMOS.
상기 게이트 라인은 상기 게이트 구동부(330)로부터 공급된 게이트 신호(GS)를 상기 화소 셀에 공급할 수 있다. 상기 상기 게이트 신호(GS)에 응답하여, 상기 화소 셀에 포함된 본 발명의 실시 예들에 따른 박막 트랜지스터가 턴온(turn-on)된다. 상기 데이터 라인은 상기 데이터 구동부(340)로부터 공급된 표시 데이터 전압(DDV)을 공급할 수 있다. The gate line may supply the gate signal GS supplied from the
상기 타이밍 컨트롤러(310)는 외부로부터 데이터 신호(I-data)를 입력받아서 상기 데이터 구동부(340)로 공급하고, 외부로부터 공급된 신호에 근거하여 게이트 제어신호(GCS) 및 데이터 제어신호(DCS)를 각각 상기 게이트 구동부(330)와 상기 데이터 구동부(340)로 제공할 수 있다. The
상기 전원부(350)는 상기 게이트 구동부(330)에 게이트 온 전압(VON)/게이트 오프 전압(VOFF)을 공급하고, 상기 데이터 구동부(340)에 아날로그 구동전압(AVDD)을 공급하며, 상기 표시부(100)에 구동전압(VDD) 및 공통전압(Vcom)을 공급할 수 있다. The
도 9에서 본 발명의 실시 예들에 따른 박막 트랜지스터가 표시 장치에 사용되는 것으로 설명하였지만, 이에 한정되지 아니하고, 본 발명의 실시 예들에 따른 박막 트랜지스터는 다양한 전자 소자에 사용될 수 있다.
In FIG. 9, it has been described that the thin film transistor according to the embodiments of the present invention is used in the display device, but the present invention is not limited thereto, and the thin film transistor according to the embodiments of the present invention may be used in various electronic devices.
이상, 본 발명을 바람직한 실시 예를 사용하여 상세히 설명하였으나, 본 발명의 범위는 특정 실시 예에 한정되는 것은 아니며, 첨부된 특허청구범위에 의하여 해석되어야 할 것이다. 또한, 이 기술분야에서 통상의 지식을 습득한 자라면, 본 발명의 범위에서 벗어나지 않으면서도 많은 수정과 변형이 가능함을 이해하여야 할 것이다.As described above, the present invention has been described in detail using preferred embodiments, but the scope of the present invention is not limited to specific embodiments, and should be interpreted by the appended claims. In addition, those who have acquired ordinary knowledge in this technical field should understand that many modifications and variations are possible without departing from the scope of the present invention.
100, 200: 기판
110, 230: 게이트 전극
120, 220: 게이트 절연막
130, 210: 활성막
150d, 152d, 250d: 드레인 전극
150s, 152s, 250s: 소스 전극
140, 240: 페시베이션 막100, 200: substrate
110, 230: gate electrode
120, 220: gate insulating film
130, 210: active film
150d, 152d, 250d: drain electrode
150s, 152s, 250s: source electrode
140, 240: passivation membrane
Claims (7)
상기 기판 상에 배치되고, 아연 주석 산화물(ZTO, Zinc Tin Oxide)에 갈륨(Ga) 양이온 원소 및 질소(N) 음이온 원소가 도핑된 활성막;
상기 활성막 상의 게이트 전극; 및
상기 게이트 전극 및 상기 활성막 사이의 게이트 절연막을 포함하되,
상기 활성막 내에서 질소(N)의 원자 비율 대비 갈륨(Ga)의 원자 비율은 3.21 이상인 것을 포함하는 박막 트랜지스터.
Board;
An active film disposed on the substrate and doped with a gallium (Ga) cation element and a nitrogen (N) anion element in zinc tin oxide (ZTO);
A gate electrode on the active layer; And
Including a gate insulating layer between the gate electrode and the active layer,
A thin film transistor comprising an atomic ratio of gallium (Ga) to an atomic ratio of nitrogen (N) in the active layer is 3.21 or more.
상기 양이온 원소의 중량%가 상기 음이온 원소의 중량 %보다 높은 것을 포함하는 박막 트랜지스터.
The method of claim 1,
A thin film transistor comprising the weight% of the cation element being higher than the weight% of the anion element.
상기 제1 내지 제3 소스용액을 용매에 투입하여, 상기 제3 소스가 3 mol% 초과 10 mol% 미만인 혼합액을 제조하는 단계; 및
상기 혼합액을 기판 상에 제공하여, 아연 주석 산화물(ZTO)에 상기 갈륨(Ga) 양이온 원소 및 상기 질소(N) 음이온 원소가 도핑된 활성막을 제조하는 단계를 포함하는 박막 트랜지스터의 제조 방법.
Preparing a first source solution containing zinc (Zn), a second source solution containing tin (Sn), and a third source solution containing a gallium (Ga) cation element and a nitrogen (N) anion element;
Adding the first to third source solutions to a solvent to prepare a mixed solution in which the third source is greater than 3 mol% and less than 10 mol%; And
Providing the mixed solution on a substrate to prepare an active film doped with the gallium (Ga) cation element and the nitrogen (N) anion element in zinc tin oxide (ZTO).
상기 활성막 상에 게이트 절연막을 형성하는 단계; 및
상기 게이트 절연막 상에 게이트 전극을 형성하는 단계를 더 포함하는 박막 트랜지스터의 제조 방법.
The method of claim 5,
Forming a gate insulating layer on the active layer; And
A method of manufacturing a thin film transistor further comprising forming a gate electrode on the gate insulating layer.
상기 활성막을 형성하기 전, 상기 기판 상에 게이트 전극 및 게이트 절연막을 차례로 형성하는 단계를 더 포함하되,
상기 활성막은 상기 게이트 절연막 상에 형성되는 것을 포함하는 박막 트랜지스터의 제조 방법. The method of claim 5,
Before forming the active layer, further comprising the step of sequentially forming a gate electrode and a gate insulating layer on the substrate,
The method of manufacturing a thin film transistor, wherein the active layer is formed on the gate insulating layer.
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