KR102234174B1 - Method for manufacturing negative differential resistance device - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 38
- 238000000034 method Methods 0.000 title claims description 37
- 239000004065 semiconductor Substances 0.000 claims abstract description 170
- 239000000758 substrate Substances 0.000 claims abstract description 37
- 229910052751 metal Inorganic materials 0.000 claims abstract description 30
- 239000002184 metal Substances 0.000 claims abstract description 30
- 239000000463 material Substances 0.000 claims description 16
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 claims description 15
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 claims description 15
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical group O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 12
- 239000010936 titanium Substances 0.000 claims description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 9
- 229910052732 germanium Inorganic materials 0.000 claims description 9
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 9
- 229910052710 silicon Inorganic materials 0.000 claims description 9
- 239000010703 silicon Substances 0.000 claims description 9
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 claims description 6
- 235000012239 silicon dioxide Nutrition 0.000 claims description 6
- 239000000377 silicon dioxide Substances 0.000 claims description 6
- 238000004544 sputter deposition Methods 0.000 claims description 6
- 238000002207 thermal evaporation Methods 0.000 claims description 6
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 5
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 5
- 229910052782 aluminium Inorganic materials 0.000 claims description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 5
- 229910052763 palladium Inorganic materials 0.000 claims description 5
- 229910052697 platinum Inorganic materials 0.000 claims description 5
- 239000000126 substance Substances 0.000 claims description 5
- 229910052719 titanium Inorganic materials 0.000 claims description 5
- 238000001771 vacuum deposition Methods 0.000 claims description 5
- 238000005566 electron beam evaporation Methods 0.000 claims description 4
- 229910052723 transition metal Inorganic materials 0.000 claims description 4
- 239000011521 glass Substances 0.000 claims description 3
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(iv) oxide Chemical compound O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 claims description 3
- -1 transition metal chalcogen compounds Chemical class 0.000 claims description 3
- 238000007740 vapor deposition Methods 0.000 claims 1
- 230000000694 effects Effects 0.000 abstract description 6
- 230000008569 process Effects 0.000 description 7
- 230000006870 function Effects 0.000 description 6
- 230000005641 tunneling Effects 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 4
- 150000002739 metals Chemical class 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000004458 analytical method Methods 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 2
- USWJSZNKYVUTIE-UHFFFAOYSA-N bis(sulfanylidene)rhenium Chemical compound S=[Re]=S USWJSZNKYVUTIE-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000001704 evaporation Methods 0.000 description 2
- 230000008020 evaporation Effects 0.000 description 2
- 230000014509 gene expression Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005315 distribution function Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 230000005610 quantum mechanics Effects 0.000 description 1
- 238000012216 screening Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 150000003624 transition metals Chemical class 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
- H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
- H01L21/02178—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing aluminium, e.g. Al2O3
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
- H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
- H01L21/02181—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing hafnium, e.g. HfO2
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
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- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
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- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
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- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
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- H01L29/51—Insulating materials associated therewith
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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Abstract
본 발명에 따른 제1 실시예의 부성미분저항 소자 제조방법은 기판상에 제1 반도체를 형성시키는 제1 단계; 상기 제1 반도체의 일측 상부에 접하도록 제2 반도체를 형성시키는 제2 단계; 상기 반도체의 일측 하부에 접하도록 제3 반도체를 상기 제2 반도체와 소정 간격만큼 이격되게 형성시키는 제3 단계; 및 상기 제1 반도체의 타측과 기 제2 및 제3 반도체가 형성된 일측에 금속전극을 형성시키는 제4단계;를 포함하여 칩을 차지하는 부성미분저항 소자의 면적이 크게 증가하지 않으면서 3개 이상의 논리 상태를 표현할 수 있는 다진법 논리회로를 구현하는데 활용될 수 있는 효과가 있다.A method of manufacturing a negative differential resistance device according to a first embodiment of the present invention comprises: a first step of forming a first semiconductor on a substrate; A second step of forming a second semiconductor so as to contact an upper portion of one side of the first semiconductor; A third step of forming a third semiconductor to be spaced apart from the second semiconductor by a predetermined distance so as to contact a lower portion of the semiconductor; And a fourth step of forming a metal electrode on the other side of the first semiconductor and on one side on which the second and third semiconductors are formed; including three or more logics without increasing the area of the negative differential resistance element that occupies the chip significantly. There is an effect that can be used to implement a polynomial logic circuit capable of expressing a state.
Description
본 발명은 부성미분저항 소자 제조방법에 관한 것으로써, 더욱 상세하게는 부성단일 소자 내에서 두 개 이상의 반도체 접합을 형성하여 다중 피크(peak)와 밸리(valley) 특성을 갖는 부성미분저항 소자 제조방법에 관한 것이다.
The present invention relates to a method of manufacturing a negative differential resistance device, and more particularly, a method of manufacturing a negative differential resistance device having multiple peak and valley characteristics by forming two or more semiconductor junctions in a negative single device. It is about.
부성미분저항 소자는 일반적인 소자와 다르게 인가하는 전압의 크기가 증가함에 따라 소자를 통과하는 전류가 점차 증가하다가 특정 전압 구간에서는 오히려 전류가 급격이 감소하는 특성이 나타난다. Unlike general devices, the negative differential resistance device exhibits a characteristic that the current passing through the device gradually increases as the applied voltage increases, and the current decreases rapidly in a specific voltage section.
이러한 특성으로 인해 전압-전류 특성곡선이 'N' 모양으로 나타나고, 하나의 소자 내에서 여러 개의 문턱전압을 가진다. 대표적인 부성미분저항 소자들은 에사키 다이오드(Esaki diode), 공명 터널링 다이오드(resonant tunneling diode), 건 다이오드(Gunn diode), 공명투과 다이오드(resonant tunneling diode), 단전자 트랜지스터(single electron transistor), 분자 소자(molecular device) 등이 있다. Due to this characteristic, the voltage-current characteristic curve appears in a'N' shape, and has several threshold voltages within one device. Representative negative differential resistance devices are Esaki diode, resonant tunneling diode, Gunn diode, resonant tunneling diode, single electron transistor, and molecular device. (molecular device).
이러한 부성미분저항 소자를 활용하여 기존의 2진법 논리회로보다 하나 이상의 상태를 더 나타낼 수 있는 다진법 논리회로를 구현할 수 있지만 안정적인 논리 값을 나타내는 다진법 논리회로를 구현하기 위해서는 두 개 이상의 부성미분현상이 연속으로 나타나야 한다. Using such a negative differential resistance element, it is possible to implement a polynomial logic circuit that can represent more than one state than a conventional binary logic circuit, but in order to implement a polynomial logic circuit representing a stable logic value, two or more negative differential phenomena are required. It should appear in this series.
하지만 기존의 에사키 다이오드의 경우 인가된 전압이 증가함에 따라 한 번의 NDR 현상이 나타난 후에 확산 전류가 급격하게 증가하므로 두 개 이상의 NDR 현상을 나타낼 수 없었다. However, in the case of the existing Esaki diode, as the applied voltage increases, the diffusion current rapidly increases after one NDR phenomenon appears, so more than two NDR phenomena could not be exhibited.
공명투과 다이오드 및 단전자 트랜지스터, 분자 소자들을 활용하여 여러 개의 피크 및 밸리 특성을 갖는 부성미분저항 소자를 구현할 수 있는 것으로 알려져 있으나, 공명투과 다이오드의 경우 양자 우물을 형성하는 반도체 층 내부의 매우 작은 에너지 준위차로 인하여 다중 NDR 현상이 100K 이하의 저온에서만 불안정하게 나타나고, 단전자 트랜지스터도 저온에서만 동작하는 특성으로 인해 다진법 논리회로 등으로 실용화되기 어려운 문제점이 있다. It is known that it is possible to implement a negative differential resistance device having several peak and valley characteristics by using a resonance transmission diode, a single electron transistor, and molecular devices, but in the case of a resonance transmission diode, very little energy inside the semiconductor layer forming a quantum well Due to the level difference, the multi-NDR phenomenon appears unstable only at a low temperature of 100K or less, and single-electron transistors also operate only at low temperatures, so that it is difficult to be practically used as a polynomial logic circuit.
이를 극복하기 위해 여러 개의 단일 부성미분저항 소자를 직렬 혹은 병렬로 회로적인 연결을 통해 다중 부성미분저항 현상을 나타낼 수도 있었으나, 공정 과정이 매우 복잡해져서 비용이 비싸지며 동시에 칩을 차지하는 소자의 면적이 넓어져서 실용화에 부적한 문제점이 있다.
In order to overcome this, multiple negative differential resistance devices could be connected in series or in parallel through a circuit connection, but the process was very complicated, so the cost was high and the area of the device occupying the chip was wide. There is a problem that is unsuitable for practical use due to loss.
상술한 문제점을 해결하기 위해, 본 발명은 공통된 하나의 반도체 물질에 도핑이나 두께가 서로 상이하게 조절된 반도체 물질 혹은 서로 상이한 에너지 밴드 구조를 가지는 반도체 물질을 두 가지 이상 접합하여 다중 피크 및 밸리 특성을 갖는 부성미분저항 소자 제조방법을 제공하는 데 목적이 있다.
In order to solve the above-described problem, the present invention provides multiple peak and valley characteristics by bonding two or more semiconductor materials having different energy band structures or doping or different thicknesses to one common semiconductor material. An object of the present invention is to provide a method of manufacturing a negative differential resistance device.
상술한 목적을 달성하기 위한 본 발명에 따른 제1 실시예의 부성미분저항 소자 제조방법은 기판상에 제1 반도체를 형성시키는 제1 단계; 상기 제1 반도체의 일측 상부에 접하도록 제2 반도체를 형성시키는 제2 단계; 상기 반도체의 일측 하부에 접하도록 제3 반도체를 상기 제2 반도체와 소정 간격만큼 이격되게 형성시키는 제3 단계; 및 상기 제1 반도체의 타측과 기 제2 및 제3 반도체가 형성된 일측에 금속전극을 형성시키는 제4단계;를 포함하는 것을 특징으로 한다.A method of manufacturing a negative differential resistance device according to a first embodiment of the present invention for achieving the above object comprises: a first step of forming a first semiconductor on a substrate; A second step of forming a second semiconductor so as to contact an upper portion of one side of the first semiconductor; A third step of forming a third semiconductor to be spaced apart from the second semiconductor by a predetermined distance so as to contact a lower portion of the semiconductor; And a fourth step of forming a metal electrode on the other side of the first semiconductor and on one side on which the second and third semiconductors are formed.
상술한 목적을 달성하기 위한 본 발명에 따른 제2 실시예의 부성미분저항 소자 제조방법은 기판상에 제1 반도체를 형성시키는 제1 단계; 상기 제1 반도체와 소정 거리만큼 이격된 위치의 상기 기판상에 제2 반도체를 형성시키는 제2 단계; 상기 제1 반도체와 제2 반도체에 적층되어 상기 제1 반도체와 제2 반도체를 연결하는 브릿지 형태의 제3 반도체를 형성시키는 제3 단계; 및 상기 제3 반도체 상부에 접하도록 금속 전극을 형성시키는 제4 단계;를 포함하는 것을 특징으로 한다.A method of manufacturing a negative differential resistance device according to a second embodiment of the present invention for achieving the above object comprises: a first step of forming a first semiconductor on a substrate; A second step of forming a second semiconductor on the substrate at a location spaced apart from the first semiconductor by a predetermined distance; A third step of forming a third semiconductor in the form of a bridge that is stacked on the first semiconductor and the second semiconductor to connect the first semiconductor and the second semiconductor; And a fourth step of forming a metal electrode so as to be in contact with the upper portion of the third semiconductor.
상술한 목적을 달성하기 위한 본 발명에 따른 제3 실시예의 부성미분저항 소자 제조방법은 기판상에 제1 반도체를 형성시키는 제1 단계; 상기 제1 반도체상의 일부분에 제2 반도체를 형성시키는 제2 단계; 상기 제1 반도체상의 나머지 일부분에 상기 제2 반도체로부터 소정 거리만큼 이격되게 제3 반도체를 형성시키는 제3 단계; 및 상기 제2 반도체와 제3 반도체 상부 각각에 금속 전극을 형성시키는 제4 단계;를 포함하는 것을 특징으로 한다.A method of manufacturing a negative differential resistance device according to a third embodiment of the present invention for achieving the above object comprises: a first step of forming a first semiconductor on a substrate; A second step of forming a second semiconductor on a portion of the first semiconductor; A third step of forming a third semiconductor on the remaining portion of the first semiconductor so as to be spaced apart from the second semiconductor by a predetermined distance; And a fourth step of forming a metal electrode on each of the second and third semiconductors.
또한, 상술한 목적을 달성하기 위한 본 발명에 따른 부성미분저항 소자 제조방법은 상기 제3 반도체를 상기 제2 반도체보다 두껍게 형성시키는 것을 특징으로 한다.In addition, the method of manufacturing the negative differential resistance device according to the present invention for achieving the above object is characterized in that the third semiconductor is formed thicker than the second semiconductor.
또한, 상술한 목적을 달성하기 위한 본 발명에 따른 부성미분저항 소자 제조방법에서 기판은 절연층인 이산화규소(SiO2), 산화알루미늄(Al2O3), 산화하프늄(HfO2)이 성장 또는 증착된 실리콘(Si), 저마늄(Ge), 유리 기판인 것을 특징으로 한다.In addition, in the method of manufacturing a negative differential resistance device according to the present invention for achieving the above object, the substrate is silicon dioxide (SiO2), aluminum oxide (Al2O3), and hafnium oxide (HfO2) grown or deposited as an insulating layer. ), germanium (Ge), it is characterized in that the glass substrate.
또한, 상술한 목적을 달성하기 위한 본 발명에 따른 부성미분저항 소자 제조방법에서 제1, 제2, 및 제3 반도체는 수십 nm부터 수백 um까지의 두께로 형성되는 것을 특징으로 한다.In addition, in the method of manufacturing a negative differential resistance device according to the present invention for achieving the above object, the first, second, and third semiconductors are formed to have a thickness of several tens of nm to several hundreds of um.
또한, 상술한 목적을 달성하기 위한 본 발명에 따른 부성미분저항 소자 제조방법에서 제1, 제2, 및 제3 반도체는p형 및 n형, 양극성으로 동작하는 실리콘, 저마늄, III-V 족 반도체, 산화물 반도체, 유기물 반도체, 전이금속 칼코겐 화합물, 또는 흑린 물질이 사용되는 것을 특징으로 한다.In addition, in the method for manufacturing a negative differential resistance device according to the present invention for achieving the above-described object, the first, second, and third semiconductors are p-type and n-type, silicon, germanium, and III-V group operating in a bipolar manner. It is characterized in that a semiconductor, an oxide semiconductor, an organic semiconductor, a transition metal chalcogen compound, or a black phosphorus material is used.
또한, 상술한 목적을 달성하기 위한 본 발명에 따른 부성미분저항 소자 제조방법에서 제1, 제2, 및 제3 반도체는 열 증착법, 전자빔 증착법, 스퍼터링, 또는 화학적 진공 증착법 중, 어느 하나의 증착법으로 형성되는 것을 특징으로 한다.In addition, in the method for manufacturing a negative differential resistance device according to the present invention for achieving the above object, the first, second, and third semiconductors may be deposited by any one of a thermal evaporation method, an electron beam evaporation method, sputtering, or a chemical vacuum evaporation method. It is characterized in that it is formed.
또한, 상술한 목적을 달성하기 위한 본 발명에 따른 부성미분저항 소자 제조방법에서 제1, 제2, 및 제3 반도체는 하나의 에너지 준위에 대하여 두 개 이상의 상태가 존재하는 축퇴된 상태인 것을 특징으로 한다.In addition, in the method for manufacturing a negative differential resistance device according to the present invention for achieving the above object, the first, second, and third semiconductors are characterized in that they are in a degenerate state in which two or more states exist for one energy level. It is done.
또한, 상술한 목적을 달성하기 위한 본 발명에 따른 부성미분저항 소자 제조방법에서 금속 전극은 p형 반도체에서 백금(Pt), 팔라듐(Pd)이 사용되고, n형 반도체에서 티타늄(Ti), 알루미늄(Al)이 사용되는 것을 특징으로 한다.In addition, in the method for manufacturing a negative differential resistance device according to the present invention for achieving the above object, platinum (Pt) and palladium (Pd) are used in the p-type semiconductor, and titanium (Ti) and aluminum ( It is characterized in that Al) is used.
또한, 상술한 목적을 달성하기 위한 본 발명에 따른 부성미분저항 소자 제조방법에서 금속 전극은 열 증착법, 전자빔 증착법, 스퍼터링, 또는 화학적 진공 증착법 중 어느 하나의 증착법으로 증착되어 형성되는 것을 특징으로 한다.
In addition, in the method for manufacturing a negative differential resistance device according to the present invention for achieving the above object, the metal electrode is characterized in that it is deposited by any one of a thermal evaporation method, an electron beam evaporation method, sputtering, or a chemical vacuum evaporation method.
본 발명에 따른 부성미분저항 소자 제조방법은 하나의 소자 내에서 두 개 이상의 반도체 접합을 형성하여 여러 개의 피크 및 밸리 특성을 가지는 부성미분저항 소자를 구현하는 방법을 제시함으로써, 칩을 차지하는 부성미분저항 소자의 면적이 크게 증가하지 않으면서 3개 이상의 논리 상태를 표현할 수 있는 다진법 논리회로를 구현하는데 활용될 수 있는 효과가 있다.The method of manufacturing a negative differential resistance device according to the present invention proposes a method of implementing a negative differential resistance device having multiple peak and valley characteristics by forming two or more semiconductor junctions within a single device. There is an effect that can be used to implement a polynomial logic circuit capable of expressing three or more logic states without significantly increasing the area of the device.
보다 구체적으로, 본 발명에 따른 부성미분저항 소자 제조방법은 1개의 다중 부성미분저항 소자에 1개의 트랜지스터를 연결하면 3진법 인버터 혹은 3진법 메모리를 구현할 수 있어, 칩의 저전력화, 소형화, 고속화 등이 가능한 효과가 있다.
More specifically, in the method of manufacturing a negative differential resistance device according to the present invention, a ternary method inverter or a ternary method memory can be implemented by connecting one transistor to one multiple negative differential resistance device, so that the power of the chip is reduced, miniaturized, and high speed. This has a possible effect.
도 1은 제1 실시예의 본 발명에 따른 부성미분저항 소자 제조방법의 1단계로 기판상에 제1 반도체가 형성된 상태의 평면도 및 사시도이다.
도 2는 제1 실시예의 본 발명에 따른 부성미분저항 소자 제조방법의 2단계로 기판상에 제2 반도체가 형성된 상태의 평면도 및 사시도이다.
도 3은 제1 실시예의 본 발명에 따른 부성미분저항 소자 제조방법의 3단계로 기판상에 제3 반도체가 형성된 상태의 평면도 및 사시도이다.
도 4는 제1 실시예의 본 발명에 따른 부성미분저항 소자 제조방법의 4단계로 기판상에 금속 전극이 형성된 상태의 평면도 및 사시도이다.
도 5는 제2 실시예의 본 발명에 따른 부성미분저항 소자 제조방법의 1단계로 기판상에 제1 반도체가 형성된 상태의 평면도 및 사시도이다.
도 6은 제2 실시예의 본 발명에 따른 부성미분저항 소자 제조방법의 2단계로 기판상에 제2 반도체가 형성된 상태의 평면도 및 사시도이다.
도 7은 제2 실시예의 본 발명에 따른 부성미분저항 소자 제조방법의 3단계로 기판상에 제3 반도체가 형성된 상태의 평면도 및 사시도이다.
도 8은 제2 실시예의 본 발명에 따른 부성미분저항 소자 제조방법의 4단계로 기판상에 금속 전극이 형성된 상태의 평면도 및 사시도이다.
도 9는 제3 실시예의 본 발명에 따른 부성미분저항 소자 제조방법의 1단계로 기판상에 제1 반도체가 형성된 상태의 평면도 및 사시도이다.
도 10은 제3 실시예의 본 발명에 따른 부성미분저항 소자 제조방법의 2단계로 기판상에 제2 반도체가 형성된 상태의 평면도 및 사시도이다.
도 11은 제3 실시예의 본 발명에 따른 부성미분저항 소자 제조방법의 3단계로 기판상에 제3 반도체가 형성된 상태의 평면도 및 사시도이다.
도 12는 제3 실시예의 본 발명에 따른 부성미분저항 소자 제조방법의 4단계로 기판상에 금속 전극이 형성된 상태의 평면도 및 사시도이다.
도 13은 개의 피크와 밸리를 갖는 부성미분저항 특성을 관찰하기 위한 소자의 구조도 이다.
도 14는 부성미분저항 전류 분석 모델을 통해 계산된 전압-전류 특성곡선이다.
도 15는 소자 1과 소자 2가 병렬로 연결된 회로를 계산한 결과 그래프 도면이다.1 is a plan view and a perspective view of a state in which a first semiconductor is formed on a substrate as a first step in a method of manufacturing a negative differential resistance device according to the present invention of the first embodiment.
2 is a plan view and a perspective view of a state in which a second semiconductor is formed on a substrate in a second step of a method of manufacturing a negative differential resistance device according to the present invention of the first embodiment.
3 is a plan view and a perspective view of a state in which a third semiconductor is formed on a substrate in three steps of a method of manufacturing a negative differential resistance device according to the present invention of the first embodiment.
4 is a plan view and a perspective view of a state in which a metal electrode is formed on a substrate in four steps of a method of manufacturing a negative differential resistance device according to the present invention of the first embodiment.
5 is a plan view and a perspective view of a state in which a first semiconductor is formed on a substrate as a first step in a method of manufacturing a negative differential resistance device according to the present invention of the second embodiment.
6 is a plan view and a perspective view of a state in which a second semiconductor is formed on a substrate in a second step of a method of manufacturing a negative differential resistance device according to the present invention of the second embodiment.
7 is a plan view and a perspective view of a state in which a third semiconductor is formed on a substrate in three steps of a method of manufacturing a negative differential resistance device according to the present invention of the second embodiment.
8 is a plan view and a perspective view of a state in which a metal electrode is formed on a substrate in four steps of a method of manufacturing a negative differential resistance device according to the present invention of the second embodiment.
9 is a plan view and a perspective view of a state in which a first semiconductor is formed on a substrate in a first step of a method of manufacturing a negative differential resistance device according to the present invention of the third embodiment.
10 is a plan view and a perspective view of a state in which a second semiconductor is formed on a substrate in a second step of a method of manufacturing a negative differential resistance device according to the present invention of the third embodiment.
11 is a plan view and a perspective view of a state in which a third semiconductor is formed on a substrate in three steps of a method of manufacturing a negative differential resistance device according to the present invention of the third embodiment.
12 is a plan view and a perspective view of a state in which a metal electrode is formed on a substrate in four steps of a method of manufacturing a negative differential resistance device according to the present invention according to the third embodiment.
13 is a structural diagram of a device for observing negative differential resistance characteristics having four peaks and valleys.
14 is a voltage-current characteristic curve calculated through a negative differential resistance current analysis model.
15 is a graph showing a result of calculating a circuit in which
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.In the present invention, various modifications may be made and various embodiments may be provided, and specific embodiments will be illustrated in the drawings and described in detail in the detailed description. However, this is not intended to limit the present invention to a specific embodiment, it should be understood to include all changes, equivalents, and substitutes included in the spirit and scope of the present invention. In describing each drawing, similar reference numerals have been used for similar elements.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.When a component is referred to as being "connected" or "connected" to another component, it is understood that it may be directly connected or connected to the other component, but other components may exist in the middle. It should be. On the other hand, when a component is referred to as being "directly connected" or "directly connected" to another component, it should be understood that there is no other component in the middle.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.The terms used in the present application are only used to describe specific embodiments, and are not intended to limit the present invention. Singular expressions include plural expressions unless the context clearly indicates otherwise. In the present application, terms such as "comprise" or "have" are intended to designate the presence of features, numbers, steps, actions, components, parts, or combinations thereof described in the specification, but one or more other features. It is to be understood that the presence or addition of elements or numbers, steps, actions, components, parts, or combinations thereof does not preclude in advance.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.Unless otherwise defined, all terms used herein including technical or scientific terms have the same meaning as commonly understood by one of ordinary skill in the art to which the present invention belongs. Terms as defined in a commonly used dictionary should be interpreted as having a meaning consistent with the meaning in the context of the related technology, and should not be interpreted as an ideal or excessively formal meaning unless explicitly defined in the present application. Does not.
첨부된 도면을 참조하여 본 발명의 실시 예를 상세하게 설명한다. An embodiment of the present invention will be described in detail with reference to the accompanying drawings.
이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다. 이하에 설명되는 실시 예는 단지 예시적인 것에 불과하며, 이러한 실시 예들로부터 다양한 변형이 가능하다. 이하 상세한 설명에서, '상부' 나 '상'이라고 기재된 것은 접촉하여 바로 위에 있는 것뿐만 아니라 비접촉으로 위에 있는 것도 포함할 수 있다. 명세서를 통하여 실질적으로 동일한 구성요소에는 동일한 참조번호를 사용하고 상세한 설명은 생략한다.In this process, the thicknesses of layers or regions shown in the drawings are exaggerated for clarity of the specification. The embodiments described below are merely exemplary, and various modifications are possible from these embodiments. In the following detailed description, what is described as'upper' or'upper' may include not only those directly above by contact, but also those above without contact. Throughout the specification, the same reference numerals are used for substantially the same components, and detailed descriptions are omitted.
한편, 아래의 상세한 설명에서 축퇴란 양자 역학에서, 하나의 에너지 준위에 대하여 두 개 이상의 상태가 존재하는 것을 의미한다.Meanwhile, in the detailed description below, degeneracy means that two or more states exist for one energy level in quantum mechanics.
먼저, 제1 실시예에 따른 본 발명의 부성미분저항 소자 제조방법에 대해, 도 1 내지 도 4를 참조하여 설명한다.First, a method of manufacturing the negative differential resistance device of the present invention according to the first embodiment will be described with reference to FIGS. 1 to 4.
도 1에 도시된 바와 같이 기판 (100) 상에 축퇴된 제1 반도체(200)를 형성하는 제1 단계로 이루어진다. 여기에서, 상기 기판(100)은 이산화규소(SiO2), 산화알루미늄(Al2O3), 산화하프늄(HfO2)과 같은 절연층이 성장 또는 증착된 실리콘(Si), 저마늄(Ge), 유리 기판과 같은 기판을 사용할 수 있다. As shown in FIG. 1, it consists of a first step of forming the degenerate
이어서, 도 2에 도시된 바와 같이, 축퇴된 상기 제1 반도체(200)의 일측 상부에 접하도록 축퇴된 제2 반도체(300)을 형성하는 제2 단계로 이루어진다. Subsequently, as shown in FIG. 2, a second step of forming the degenerated
이어서, 도 3에 도시된 바와 같이, 축퇴된 상기 제1 반도체(200)의 일측 하부에 접하도록 축퇴된 제3 반도체(400)을 형성하는 제3 단계로 이루어진다. Subsequently, as shown in FIG. 3, a third step of forming the degenerate
축퇴된 상기 제1, 제2, 제3 반도체(200, 300, 400)는 수십 nm부터 수백 um까지 다양한 두께로 형성될 수 있으며, 실리콘, 저마늄, III-V 족 반도체, 산화물 반도체, 유기물 반도체, 전이금속 칼코겐 화합물(transition metal dichalcogenide), 흑린(phosphorene) 등 p형 및 n형, 양극성으로 동작하는 모든 반도체 물질을 사용할 수 있다. The degenerate first, second, and
실리콘, 저마늄, III-V 족 반도체, 산화물 반도체, 유기물 반도체 등은 열 증착법(thermal evaporation), 전자빔 증착법(e-beam evaporation), 스퍼터링(sputtering), 화학적 진공 증착법(chemical vapor deposition) 등을 사용하여 형성할 수 있으며, 전이금속칼코겐 화합물, 흑린 등과 같은 2차원 반도체 물질은 테이프를 이용한 박리법과 CVD와 같은 화학적 진공 증착법을 사용하여 성장시키는 방법으로 형성될 수 있다. For silicon, germanium, group III-V semiconductors, oxide semiconductors, organic semiconductors, etc., thermal evaporation, e-beam evaporation, sputtering, and chemical vapor deposition are used. A two-dimensional semiconductor material such as a transition metal chalcogen compound and black phosphorus may be formed by a method of growing using a peeling method using a tape and a chemical vacuum deposition method such as CVD.
여기에서, bulk 상태의 흑린, 이황화레늄(ReS2)과 같이 자연적으로 축퇴된 형태로 존재하는 반도체 물질을 사용하거나, 반도체 층의 성장 또는 증착시 in-situ 도핑 방법을 이용하여 축퇴된 반도체 층을 형성하는 방법을 사용할 수 있다. Here, a semiconductor material that exists in a naturally degenerate form such as black phosphorus in a bulk state and rhenium disulfide (ReS2) is used, or a degenerate semiconductor layer is formed by using an in-situ doping method when the semiconductor layer is grown or deposited. You can use how to do it.
상기 제2 및 제3 반도체(300, 400)는 도핑 농도가 상이하게 다른 동일 물질 또는 두께에 따라 성질이 상이하게 달라지는 반도체 물질, 에너지 밴드 구조가 상이한 반도체 물질들을 사용할 수 있으며, 이를 통해 제1 반도체(200)와의 접합면에서 각각 다른 밴드 구조를 형성하여 접합면마다 서로 다른 문턱 전압값의 부성미분저항 특성을 갖는다.The second and
이는 문턱 전압이 다른 부성미분저항 소자들이 병렬로 연결된 것과 같은 효과를 내어 한 소자에서 여러 개의 피크 및 밸리 구현을 가능하도록 한다. This has the same effect as if the negative differential resistance elements with different threshold voltages are connected in parallel, enabling multiple peaks and valleys to be implemented in one device.
상기 제2 및 제3 반도체(300, 400)는 상기 제1 반도체(200) 형성공정과 같은 방법으로 형성할 수 있다. The second and
제1 실시예의 마지막 단계로, 도 4에 도시된 바와 같이, 부성미분저항 소자와 박막 저항 위에 금속 전극(500)을 형성하는 제4 단계가 이루어진다. As a final step of the first embodiment, as shown in FIG. 4, a fourth step of forming the
즉, 한 쌍의 상기 금속 전극(500) 중, 하나의 금속 전극(500)은 상기 제1 반도체(200) 타측에 형성되고, 나머지 하나의 금속 적극(500)은 상기 제2 및 제3 반도체(200, 300)가 형성된 측면으로 형성된다.That is, of the pair of
상기 금속 전극(500)은 p형 반도체에는 접촉 저항을 낮추기 위해 일함수가 높은 백금(Pt), 팔라듐(Pd) 등의 금속을 사용할 수 있으며, n형 반도체에는 일함수가 작은 티타늄(Ti), 알루미늄(Al) 등의 금속을 사용할 수 있다. The
상기 금속 전극(500)을 증착하는 방법에는 열 증착법(thermal evaporation), 전자빔 증착법(e-beam evaporation), 스퍼터링(sputtering), 화학적 진공 증착법(chemical vapor deposition) 등이 있다.
Methods of depositing the
다음으로, 제2 실시예에 따른 본 발명의 부성미분저항 소자 제조방법에 대해, 도 5 내지 도 8를 참조하여 설명한다.Next, a method of manufacturing a negative differential resistance device according to the second embodiment of the present invention will be described with reference to FIGS. 5 to 8.
먼저, 도 5에 도시된 바와 같이, 기판(110) 상에 축퇴된 제1 반도체 (210)를 형성하는 제1 단계를 수행한다. 상기 기판(110)은 실리콘(Si), 저마늄(Ge) 기판 또는 p형 반도체의 접촉 저항을 낮추기 위한 일함수가 높은 백금(Pt), 팔라듐(Pd) 등의 금속, n형 반도체의 경우에는 일함수가 작은 티타늄(Ti), 알루미늄(Al) 등의 금속을 사용할 수 있다.First, as shown in FIG. 5, a first step of forming the degenerate
상기 제1 반도체(210)는 제1 실시예의 제1 단계와 같은 방법으로 형성할 수 있다. 이어서, 도 6에 도시된 바와 같이 축퇴된 제2 반도체(310)를 상기 제1 반도체(210)와 소정 거리만큼 이격된 위치의 상기 기판(110)에 형성시키는 제2 단계를 수행한다.The
도 7에 도시된 바와 같이 상기 제1 반도체(210)와 제2 반도체(310)에 적층되어 소정 거리만큼 이격된 상기 제1 반도체(210)와 제2 반도체(310)를 연결하는 브릿지 형태로 제3 반도체(410)를 형성시키는 제3 단계를 수행한다.As shown in FIG. 7, the
상기 제2 및 제3 반도체(310, 410)는 도핑 농도가 상이하게 다른 동일 물질 또는 두께에 따라 성질이 상이하게 달라지는 반도체 물질, 에너지 밴드 구조가 상이한 반도체 물질들을 사용할 수 있으며, 이를 통해 제1 반도체(210)와의 접합면에서 각각 다른 밴드 구조를 형성하여 접합면마다 서로 다른 문턱 전압값의 부성미분저항 특성을 갖는다.The second and
이는 문턱 전압이 다른 부성미분저항 소자들이 병렬로 연결된 것과 같은 효과를 내어 한 소자에서 여러 개의 피크 및 밸리 구현이 가능하도록 한다. 상기 제2, 제3 반도체(310, 410)는 상기 제1 실시예와 같은 방법으로 형성할 수 있다.This has the same effect as if the negative differential resistance elements with different threshold voltages are connected in parallel, so that multiple peaks and valleys can be implemented in one element. The second and
상기 제1 반도체(210)와 제2 및 제3 반도체(310, 410)형성 공정을 순서가 바뀌어도 무관하다. 제2 실시예의 마지막 단계로, 도 8에 도시된 바와 같이, 축퇴된 상기 제3 반도체(410) 상부에 접하도록 금속 전극(510)을 형성시키는 제4 단계를 수행한다.The order of forming processes of the
상기 금속 전극(510)을 형성하는 공정은 상기 제1 실시예와 동일하다.
The process of forming the
마지막으로, 제3 실시예에 따른 본 발명의 부성미분저항 소자 제조방법에 대해, 도 9 내지 도 12를 참조하여 설명한다.Finally, a method of manufacturing a negative differential resistance device according to the third embodiment of the present invention will be described with reference to FIGS. 9 to 12.
먼저, 도 9에 도시된 바와 같이, 기판(120) 상에 축퇴된 제1 반도체(220)를 형성시키는 제1 단계를 수행한다. 상기 기판(120)은 실리콘(Si), 저마늄(Ge) 기판 또는 p형 반도체의 접촉 저항을 낮추기 위한 일함수가 높은 백금(Pt), 팔라듐(Pd) 등의 금속, n형 반도체의 경우에는 일함수가 작은 티타늄(Ti), 알루미늄(Al) 등의 금속을 사용할 수 있다.First, as shown in FIG. 9, a first step of forming the degenerate
상기 제1 반도체(220)는 제1 및 제3 실시예의 제1 단계와 같은 방법으로 형성할 수 있다. 다음 단계로, 도 10에 도시된 바와 같이 축퇴된 제2 반도체(320)를 상기 제1 반도체(220) 상의 일부분에 형성시키는 제2 단계를 수행한다.The
도 11에 도시된 바와 같이 축퇴된 제3 반도체(420)를 상기 제1 반도체(220) 상의 나머지 일부분에 상기 제2 반도체(320)로부터 소정 거리만큼 이격되게 형성시키는 제3 단계를 수행한다.As shown in FIG. 11, a third step of forming the degenerate
이때, 상기 제2 반도체(320)와 제3 반도체(420)의 두께는 상이하게 형성하되, 보다 정확하게는 상기 제3 반도체(420)를 상기 제2 반도체(320)보다 두껍게 형성시키는 것이 바람직하다.In this case, the
상기 제2 및 제3 반도체(320, 420)는 도핑 농도가 상이하게 다른 동일 물질 또는 두께에 따라 성질이 상이하게 달라지는 반도체 물질, 에너지 밴드 구조가 상이한 반도체 물질들을 사용할 수 있으며, 이를 통해 제1 반도체(220)와의 접합면에서 각각 다른 밴드 구조를 형성하여 접합면마다 서로 다른 문턱 전압값의 부성미분저항 특성을 갖는다. The second and
이는 문턱 전압이 다른 부성미분저항 소자들이 병렬로 연결된 것과 같은 효과를 내어 한 소자에서 여러 개의 피크 및 밸리 구현이 가능하도록 한다. 상기 제2, 제3 반도체(320, 420)는 상기 제1 실시예 및 제2 실시예와 같은 방법으로 형성할 수 있다.This has the same effect as if the negative differential resistance elements with different threshold voltages are connected in parallel, so that multiple peaks and valleys can be implemented in one element. The second and
상기 제1 반도체(220)와 제2 및 제3 반도체(320, 420)형성 공정을 순서가 바뀌어도 무관하다. 제3 실시예의 마지막 단계로, 도 12에 도시된 바와 같이, 축퇴된 상기 제2 반도체(320), 및 제3 반도체(420) 상부에 각각에 접하도록 독립된 금속 전극(520)을 형성시키는 제4 단계를 수행한다.The order of forming processes of the
상기 금속 전극(510)을 형성하는 공정은 상기 제1 실시예 및 제2 실시예와 동일하다.The process of forming the
본 발명에 따른 부성미분저항 전류 동작 모델을 활용하여, 부성미분저항 소자와 직렬로 연결된 저항값을 다르게 함으로써 여러 개의 피크와 밸리를 갖는 부성미분저항 소자의 구현 가능성을 증명하였다. 부성미분저항 전류 동작 모델은 전자의 터널링과 확산 현상을 고려하여 발명되었다. 부성미분저항 소자의 터널링 전류와 확산 전류의 식은 각각 아래의 [수학식 1] 및 [수학식 2]와 같다.Using the negative differential resistance current operation model according to the present invention, the possibility of implementing a negative differential resistance device having multiple peaks and valleys was demonstrated by varying the resistance values connected in series with the negative differential resistance device. The negative differential resistance current operation model was invented in consideration of electron tunneling and diffusion. The equations of the tunneling current and diffusion current of the negative differential resistance element are as shown in [Equation 1] and [Equation 2] below, respectively.
상기 수학식에서, Itunnel은 터널링 전류, α는 차폐계수(screening factor), q는 기본 전하량, h는 플랑크상수, Evp는 p형 반도체의 원자가전자대, Ecn은 n형 반도체의 전도대, DOSp, DOSn는 각각 p형과 n형 반도체의 상태밀도, fp, fn 는 페르미-디랙 분포함수, Rs는 직렬저항, V는 인가된 전압, I는 소자에 흐르는 전류이다. 또한, Idiff는 확산 전류, I0는 포화 전류, kB는 볼츠만 상수, η는 이상계수(ideality factor) 이다.In the above equation, I tunnel is the tunneling current, α is the screening factor, q is the basic charge, h is the Planck constant, Ev p is the valence band of the p-type semiconductor, Ec n is the conduction band of the n-type semiconductor, DOS p and DOS n are the density of states of the p-type and n-type semiconductors, f p and f n are the Fermi-Dirac distribution function, R s is the series resistance, V is the applied voltage, and I is the current flowing through the device. In addition, I diff is the diffusion current, I 0 is the saturation current, k B is the Boltzmann constant, and η is the ideality factor.
본 발명에서는 이러한 흑린과 이황화레늄의 이종접합으로 형성된 부성미분저항 소자를 예시로 사용하였다. 2개의 피크와 밸리를 갖는 부성미분저항 특성을 관찰하기 위해, 부성미분저항 소자에 직렬로 연결된 저항 값을 조절하였으며, 소자의 구조는 도 13에 도시된 바와 같다.In the present invention, a negative differential resistance element formed by heterojunction of such black phosphorus and rhenium disulfide was used as an example. In order to observe the negative differential resistance characteristic having two peaks and valleys, the resistance value connected in series to the negative differential resistance element was adjusted, and the structure of the element is as shown in FIG. 13.
도 13에서 소자 1의 직렬 저항값은 0, 소자 2의 직렬 저항값은 80MΩ으로 설정하였으며, 부성미분저항 전류 분석 모델을 통해 계산된 전압-전류 특성곡선은 도 14에 도시된 바와 같다.In FIG. 13, the series resistance value of
도 13에서 소자 1은 0.3V와 0.5V 사이에서 하나의 부성미분저항 특성이 관찰되고, 소자 2는 0.75V에서 1V 사이에서 하나의 부성미분저항 특성이 관찰되었다.In FIG. 13,
소자 1과 소자 2가 병렬로 연결된 회로를 계산한 결과는 도 15에 도시된 바와 같다.The result of calculating the circuit in which the
하나의 피크와 밸리를 갖는 부성미분저항 소자를 병렬로 연결하고, 직렬저항 값을 조절함으로써 쉽게 2개의 피크와 밸리를 갖는 부성미분저항 소자를 구현할 수 있음을 확인하였다. 위와 같은 방법으로 n개의 부성미분저항 소자들을 병렬로 연결하여, 쉽게 n개의 피크와 밸리를 갖는 부성미분저항 소자를 구현할 수 있다. It was confirmed that a negative differential resistance device having two peaks and valleys can be easily implemented by connecting a negative differential resistance device having one peak and a valley in parallel and adjusting the series resistance value. By connecting n negative differential resistance elements in parallel in the same way as above, it is possible to easily implement a negative differential resistance element having n peaks and valleys.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 사람이라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 실행된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
The above description is merely illustrative of the technical idea of the present invention, and a person of ordinary skill in the art to which the present invention pertains will be able to make various modifications and variations without departing from the essential characteristics of the present invention. Accordingly, the embodiments implemented in the present invention are not intended to limit the technical idea of the present invention, but to explain it, and the scope of the technical idea of the present invention is not limited by these embodiments. The scope of protection of the present invention should be construed by the following claims, and all technical ideas within the scope equivalent thereto should be construed as being included in the scope of the present invention.
100, 110, 120 : 기판
200, 210, 220 : 제1 반도체
300, 310, 320 : 제2 반도체
400, 410, 420 : 제3 반도체
500, 510, 520 : 금속 전극100, 110, 120: substrate
200, 210, 220: first semiconductor
300, 310, 320: second semiconductor
400, 410, 420: third semiconductor
500, 510, 520: metal electrode
Claims (11)
상기 제1 반도체의 일측의 일부에 접하도록 제2 반도체를 형성시키는 제2 단계;
상기 제1 반도체의 상기 일측의 나머지 일부에 접하면서 상기 제2 반도체와 소정 간격만큼 이격되게 제3 반도체를 형성시키는 제3 단계; 및
상기 제1 반도체의 타측과 기 제2 및 제3 반도체가 형성된 일측에 금속전극을 각각 형성시키는 제4단계;를 포함하는 것을 특징으로 하는 부성미분저항 소자 제조방법.
A first step of forming a first semiconductor on a substrate;
A second step of forming a second semiconductor so as to be in contact with a part of one side of the first semiconductor;
A third step of forming a third semiconductor to be spaced apart from the second semiconductor by a predetermined distance while contacting the remaining part of the one side of the first semiconductor; And
And a fourth step of forming a metal electrode on the other side of the first semiconductor and on one side on which the second and third semiconductors are formed, respectively.
상기 제1 반도체와 소정 거리만큼 이격된 위치의 상기 기판상에 제2 반도체를 형성시키는 제2 단계;
상기 제1 반도체와 제2 반도체에 접하도록 적층되어 상기 제1 반도체와 제2 반도체를 연결하는 브릿지 형태의 제3 반도체를 형성시키는 제3 단계; 및
상기 제3 반도체 상부에 접하도록 금속 전극을 형성시키는 제4 단계;를 포함하는 것을 특징으로 하는 부성미분저항 소자 제조방법.
A first step of forming a first semiconductor on a substrate;
A second step of forming a second semiconductor on the substrate at a location spaced apart from the first semiconductor by a predetermined distance;
A third step of forming a third semiconductor in the form of a bridge that is stacked in contact with the first semiconductor and the second semiconductor to connect the first semiconductor and the second semiconductor; And
And a fourth step of forming a metal electrode so as to be in contact with the upper portion of the third semiconductor.
상기 제1 반도체상의 일부분에 제2 반도체를 형성시키는 제2 단계;
상기 제1 반도체상의 나머지 일부분에 상기 제2 반도체로부터 소정 거리만큼 이격되게 제3 반도체를 형성시키는 제3 단계; 및
상기 제2 반도체와 제3 반도체 상부 각각에 금속 전극을 형성시키는 제4 단계;를 포함하는 것을 특징으로 하는 부성미분저항 소자 제조방법.
A first step of forming a first semiconductor on a substrate;
A second step of forming a second semiconductor on a portion of the first semiconductor;
A third step of forming a third semiconductor on the remaining portion of the first semiconductor so as to be spaced apart from the second semiconductor by a predetermined distance; And
And a fourth step of forming a metal electrode on each of the second semiconductor and the third semiconductor.
상기 제3 반도체를 상기 제2 반도체보다 두껍게 형성시키는 것을 특징으로 하는 부성미분저항 소자 제조방법.
The method of claim 3,
The method of manufacturing a negative differential resistance device, characterized in that the third semiconductor is formed thicker than the second semiconductor.
상기 기판은
절연층인 이산화규소(SiO2), 산화알루미늄(Al2O3), 산화하프늄(HfO2)이 성장 또는 증착된 실리콘(Si), 저마늄(Ge), 유리 기판인 것을 특징으로 하는 부성미분저항 소자 제조방법.
The method according to any one of claims 1 to 4,
The substrate is
Silicon dioxide (SiO2), aluminum oxide (Al2O3), and hafnium oxide (HfO2), which are insulating layers, are grown or deposited on silicon (Si), germanium (Ge), and a glass substrate.
상기 제1, 제2, 및 제3 반도체는
수십 nm부터 수백 um까지의 두께로 형성되는 것을 특징으로 하는 부성미분저항 소자 제조방법.
The method according to any one of claims 1 to 4,
The first, second, and third semiconductors are
A method of manufacturing a negative differential resistance device, characterized in that it is formed to a thickness of several tens of nm to several hundred um.
상기 제1, 제2, 및 제3 반도체는
p형 및 n형, 양극성으로 동작하는 실리콘, 저마늄, III-V 족 반도체, 산화물 반도체, 유기물 반도체, 전이금속 칼코겐 화합물, 또는 흑린 물질이 사용되는 것을 특징으로 하는 부성미분저항 소자 제조방법.
The method according to any one of claims 1 to 4,
The first, second, and third semiconductors are
Silicon, germanium, III-V group semiconductors, oxide semiconductors, organic semiconductors, transition metal chalcogen compounds, or black phosphorus materials operating in p-type and n-type, bipolar properties are used.
상기 제1, 제2, 및 제3 반도체는
열 증착법, 전자빔 증착법, 스퍼터링, 또는 화학적 진공 증착법 중, 어느 하나의 증착법으로 형성되는 것을 특징으로 하는 부성미분저항 소자 제조방법.
The method according to any one of claims 1 to 4,
The first, second, and third semiconductors are
A method of manufacturing a negative differential resistance device, characterized in that it is formed by any one of a thermal evaporation method, an electron beam evaporation method, sputtering, or a chemical vacuum evaporation method.
상기 제1, 제2, 및 제3 반도체는 하나의 에너지 준위에 대하여 두 개 이상의 상태가 존재하는 축퇴된 상태인 것을 특징으로 하는 부성미분저항 소자 제조방법.
The method according to any one of claims 1 to 4,
Wherein the first, second, and third semiconductors are in a degenerate state in which two or more states exist for one energy level.
상기 금속 전극은
p형 반도체에서 백금(Pt), 팔라듐(Pd)이 사용되고, n형 반도체에서 티타늄(Ti), 알루미늄(Al)이 사용되는 것을 특징으로 하는 부성미분저항 소자 제조방법.
The method according to any one of claims 1 to 4,
The metal electrode is
A method of manufacturing a negative differential resistance device, characterized in that platinum (Pt) and palladium (Pd) are used in a p-type semiconductor, and titanium (Ti) and aluminum (Al) are used in an n-type semiconductor.
상기 금속 전극은
열 증착법, 전자빔 증착법, 스퍼터링, 또는 화학적 진공 증착법 중 어느 하나의 증착법으로 증착되어 형성되는 것을 특징으로 하는 부성미분저항 소자 제조방법.
The method of claim 10,
The metal electrode is
A method of manufacturing a negative differential resistance device, characterized in that it is formed by vapor deposition by any one of a thermal evaporation method, an electron beam evaporation method, sputtering, or a chemical vacuum evaporation method.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020190113760A KR102234174B1 (en) | 2019-09-16 | 2019-09-16 | Method for manufacturing negative differential resistance device |
| PCT/KR2020/012520 WO2021054728A1 (en) | 2019-09-16 | 2020-09-16 | Method for manufacturing negative differential resistance element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020190113760A KR102234174B1 (en) | 2019-09-16 | 2019-09-16 | Method for manufacturing negative differential resistance device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20210032240A KR20210032240A (en) | 2021-03-24 |
| KR102234174B1 true KR102234174B1 (en) | 2021-04-01 |
Family
ID=74884076
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020190113760A KR102234174B1 (en) | 2019-09-16 | 2019-09-16 | Method for manufacturing negative differential resistance device |
Country Status (2)
| Country | Link |
|---|---|
| KR (1) | KR102234174B1 (en) |
| WO (1) | WO2021054728A1 (en) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2000031506A (en) | 1998-07-15 | 2000-01-28 | Matsushita Electric Ind Co Ltd | Semiconductor device |
| JP2001015757A (en) | 1999-06-29 | 2001-01-19 | Toshiba Corp | Semiconductor device |
| JP2013118386A (en) | 2006-10-03 | 2013-06-13 | Hewlett-Packard Development Company L P | Electrically actuated switch |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH088360B2 (en) * | 1993-05-21 | 1996-01-29 | 日本電気株式会社 | Tunnel transistor and manufacturing method thereof |
| KR101805827B1 (en) * | 2016-03-21 | 2018-01-10 | 성균관대학교산학협력단 | Negative differential resistance including trap layer and its manufacturing method |
| KR101936358B1 (en) * | 2017-06-12 | 2019-01-08 | 성균관대학교산학협력단 | Multiple negative differential resistance and its manufacturing method |
| KR101949504B1 (en) * | 2017-06-12 | 2019-02-18 | 성균관대학교산학협력단 | Semiconductor device with negative differential transconductance and its manufacturing method |
-
2019
- 2019-09-16 KR KR1020190113760A patent/KR102234174B1/en active IP Right Grant
-
2020
- 2020-09-16 WO PCT/KR2020/012520 patent/WO2021054728A1/en active Application Filing
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Also Published As
| Publication number | Publication date |
|---|---|
| WO2021054728A1 (en) | 2021-03-25 |
| KR20210032240A (en) | 2021-03-24 |
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