KR102226159B1 - Semiconductor device with air gap and method for fabricating the same - Google Patents

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Abstract

본 기술은 이웃한 도전구조물들간의 기생캐패시턴스를 감소시킬 수 있는 반도체장치 및 그 제조 방법을 제공하며, 본 기술에 따른 반도체장치 제조 방법은 기판 상에 제1콘택플러그와 상기 제1콘택플러그 상의 비트라인을 포함하는 비트라인구조물을 형성하는 단계; 상기 비트라인구조물의 상부 및 측벽에 제1스페이서, 희생스페이서 및 제2스페이서를 포함하는 다층 스페이서를 형성하는 단계; 상기 다층 스페이서 상에 상기 제1콘택플러그 및 비트라인의 측벽을 노출시키는 콘택홀을 포함하는 분리층을 형성하는 단계; 상기 콘택홀에 상기 제1콘택플러그에 인접하는 제1플러그, 상기 제1플러그 상에서 상기 비트라인에 인접하는 제2플러그, 상기 제2스페이서에 접하여 상기 제2플러그의 측벽을 에워싸는 제3스페이서를 포함하는 제2콘택플러그를 형성하는 단계; 상기 희생스페이서가 노출되도록 상기 다층 스페이서를 부분 제거하는 단계; 및 상기 희생스페이서를 제거하여 상기 제1콘택플러그와 제1플러그 사이로부터 상기 비트라인과 제2플러그 사이까지 확장된 에어갭을 형성하는 단계를 포함할 수 있다.The present technology provides a semiconductor device capable of reducing parasitic capacitance between adjacent conductive structures and a method for manufacturing the same. The method for manufacturing a semiconductor device according to the present technology includes a first contact plug on a substrate and a bit on the first contact plug. Forming a bit line structure including lines; Forming a multilayer spacer including a first spacer, a sacrificial spacer, and a second spacer on upper and sidewalls of the bit line structure; Forming a separation layer including a contact hole exposing sidewalls of the first contact plug and the bit line on the multilayer spacer; A first plug adjacent to the first contact plug in the contact hole, a second plug adjacent to the bit line on the first plug, and a third spacer in contact with the second spacer to surround the sidewall of the second plug. Forming a second contact plug; Partially removing the multilayer spacer so that the sacrificial spacer is exposed; And forming an air gap extending from between the first contact plug and the first plug to between the bit line and the second plug by removing the sacrificial spacer.

Description

에어갭을 구비한 반도체장치 및 그 제조 방법{SEMICONDUCTOR DEVICE WITH AIR GAP AND METHOD FOR FABRICATING THE SAME}A semiconductor device having an air gap and its manufacturing method {SEMICONDUCTOR DEVICE WITH AIR GAP AND METHOD FOR FABRICATING THE SAME}

본 발명은 반도체장치에 관한 것으로서, 상세하게는 에어갭을 구비한 반도체장치 및 그 제조 방법에 관한 것이다.The present invention relates to a semiconductor device, and more particularly, to a semiconductor device having an air gap and a method of manufacturing the same.

일반적으로 반도체 장치는 이웃하는 도전구조물들 사이에 절연물질(Dielectric material)이 형성된다. 반도체 장치가 고집적화됨에 따라 도전구조물들간의 거리가 점점 가까워지고 있다. 이로 인해, 기생캐패시턴스(Parasitic capacitance)가 증가되고 있다. 기생캐패시턴스가 증가됨에 따라 반도체장치의 성능(Performance)이 저하된다.In general, in a semiconductor device, an insulating material is formed between adjacent conductive structures. As semiconductor devices become highly integrated, distances between conductive structures are getting closer. Due to this, parasitic capacitance is increasing. As the parasitic capacitance increases, the performance of the semiconductor device decreases.

기생캐패시턴스를 감소시키기 위해 절연물질의 유전율을 낮추는 방법이 있다. 그러나, 절연물질이 여전히 높은 유전율을 갖기 때문에 기생캐패시턴스를 감소시키는데 한계가 있다.There is a method of lowering the dielectric constant of an insulating material to reduce parasitic capacitance. However, since the insulating material still has a high dielectric constant, there is a limit to reducing the parasitic capacitance.

본 발명의 실시예들은 이웃한 도전구조물들간의 기생캐패시턴스를 감소시킬 수 있는 반도체장치 및 그 제조 방법을 제공한다.Embodiments of the present invention provide a semiconductor device capable of reducing parasitic capacitance between adjacent conductive structures and a method of manufacturing the same.

본 발명의 실시예에 따른 반도체장치는 기판 상의 제1콘택플러그 및 상기 제1콘택플러그 상의 비트라인을 포함하는 복수의 비트라인구조물; 상기 제1콘택플러그 및 상기 비트라인의 측벽에 형성된 에어갭을 포함하는 스페이서구조물; 상기 비트라인구조물 사이에 형성되며 오픈부를 갖는 분리층; 상기 오픈부에 형성된 제2콘택플러그; 및 상기 제2콘택플러그 상의 메모리요소를 포함할 수 있다.A semiconductor device according to an embodiment of the present invention includes a plurality of bit line structures including a first contact plug on a substrate and a bit line on the first contact plug; A spacer structure including an air gap formed on a sidewall of the first contact plug and the bit line; A separation layer formed between the bit line structures and having an open portion; A second contact plug formed in the open portion; And a memory element on the second contact plug.

본 발명의 실시예에 따른 반도체장치 제조 방법은 기판 상에 제1콘택플러그와 상기 제1콘택플러그 상의 비트라인을 포함하는 비트라인구조물을 형성하는 단계; 상기 비트라인구조물의 상부 및 측벽에 제1스페이서, 희생스페이서 및 제2스페이서를 포함하는 다층 스페이서를 형성하는 단계; 상기 다층 스페이서 상에 상기 제1콘택플러그 및 비트라인의 측벽을 노출시키는 콘택홀을 포함하는 분리층을 형성하는 단계; 상기 콘택홀에 상기 제1콘택플러그에 인접하는 제1플러그, 상기 제1플러그 상에서 상기 비트라인에 인접하는 제2플러그, 상기 제2스페이서에 접하여 상기 제2플러그의 측벽을 에워싸는 제3스페이서를 포함하는 제2콘택플러그를 형성하는 단계; 상기 희생스페이서가 노출되도록 상기 다층 스페이서를 부분 제거하는 단계; 및 상기 희생스페이서를 제거하여 상기 제1콘택플러그와 제1플러그 사이로부터 상기 비트라인과 제2플러그 사이까지 확장된 에어갭을 형성하는 단계를 포함할 수 있다.A method of manufacturing a semiconductor device according to an embodiment of the present invention includes forming a bit line structure including a first contact plug and a bit line on the first contact plug on a substrate; Forming a multilayer spacer including a first spacer, a sacrificial spacer, and a second spacer on upper and sidewalls of the bit line structure; Forming a separation layer including a contact hole exposing sidewalls of the first contact plug and the bit line on the multilayer spacer; A first plug adjacent to the first contact plug in the contact hole, a second plug adjacent to the bit line on the first plug, and a third spacer in contact with the second spacer to surround the sidewall of the second plug. Forming a second contact plug; Partially removing the multilayer spacer so that the sacrificial spacer is exposed; And forming an air gap extending from between the first contact plug and the first plug to between the bit line and the second plug by removing the sacrificial spacer.

본 기술은 도전구조물들 사이에 에어갭을 형성하므로써 기생캐패시턴스를 감소시킬 수 있는 효과가 있다.The present technology has an effect of reducing parasitic capacitance by forming an air gap between conductive structures.

본 기술은 오믹콘택층의 형성 면적을 넓게 형성하므로 콘택저항을 개선시킬 수 있다.The present technology can improve the contact resistance since the ohmic contact layer is formed in a wide area.

본 기술은 콘택플러그에서 차지하는 금속플러그의 체적을 증가시키므로써 콘택플러그의 저항을 개선시킬 수 있다.The present technology can improve the resistance of the contact plug by increasing the volume of the metal plug occupied by the contact plug.

본 기술은 비트라인과 스토리지노드콘택플러그 사이에 에어갭을 형성함과 동시에 비트라인콘택플러그와 스토리지노드콘택플러그 사이에 에어갭을 형성하므로써, 기생캐패시턴스를 감소시킨다. 이에 따라, 메모리셀의 동작속도를 향상시킬 수 있다.The present technology reduces parasitic capacitance by forming an air gap between the bit line and the storage node contact plug and at the same time forming an air gap between the bit line and the storage node contact plug. Accordingly, it is possible to improve the operation speed of the memory cell.

도 1a는 실시예에 따른 반도체장치를 도시한 단면도이다.
도 1b는 도 1a의 A-A'선에 따른 평면도이다.
도 1c는 도 1a의 B-B'선에 따른 평면도이다.
도 2a 내지 도 2m은 실시예에 따른 반도체장치를 형성하는 방법의 일예를 나타낸 도면이다.
도 3은 본 실시예가 적용된 메모리셀을 도시한 도면이다.
도 4a는 도 3의 A-A'선에 따른 평면도이다.
도 4b는 도 3의 B-B'선에 따른 평면도이다.
도 5a 내지 도 5o는 메모리셀을 제조하는 방법의 일예를 도시한 도면이다.
도 6a 내지 도 6d는 메모리셀의 에어갭 형성 방법을 도시한 도면이다.
도 7은 메모리 카드를 보여주는 개략도이다.
도 8은 전자 시스템을 보여주는 블록도이다.1A is a cross-sectional view illustrating a semiconductor device according to an embodiment.
1B is a plan view taken along line A-A' of FIG. 1A.
1C is a plan view taken along line B-B' of FIG. 1A.
2A to 2M are diagrams illustrating an example of a method of forming a semiconductor device according to an embodiment.
3 is a diagram showing a memory cell to which the present embodiment is applied.
4A is a plan view taken along line A-A' of FIG. 3.
4B is a plan view taken along line B-B' of FIG. 3.
5A to 5O are diagrams illustrating an example of a method of manufacturing a memory cell.
6A to 6D are diagrams illustrating a method of forming an air gap in a memory cell.
7 is a schematic diagram showing a memory card.
8 is a block diagram showing an electronic system.

이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.In the following, the most preferred embodiment of the present invention will be described. In the drawings, thicknesses and intervals are expressed for convenience of description, and may be exaggerated compared to actual physical thicknesses. In describing the present invention, known configurations irrelevant to the gist of the present invention may be omitted. In adding reference numerals to elements of each drawing, it should be noted that only the same elements have the same number as possible, even if they are indicated on different drawings.

도 1a는 실시예에 따른 반도체장치를 도시한 단면도이다. 도 1b는 도 1a의 A-A'선에 따른 평면도이다. 도 1c는 도 1a의 B-B'선에 따른 평면도이다.1A is a cross-sectional view illustrating a semiconductor device according to an embodiment. 1B is a plan view taken along line A-A' of FIG. 1A. 1C is a plan view taken along line B-B' of FIG. 1A.

도 1a를 참조하면, 기판(101) 상에 복수의 도전구조물이 형성된다. 도전구조물은 제1도전구조물과 제2도전구조물을 포함한다. 제1도전구조물은 제1도전패턴(103), 제2도전패턴(104) 및 하드마스크패턴(105)을 포함한다. 제2도전구조물은 제3도전패턴(106), 제4도전패턴(107) 및 제5도전패턴(108)을 포함한다. 제1도전구조물과 제2도전구조물 사이에 에어갭(109, 110)을 갖는 절연구조물(Dielectric structure)이 형성된다. 절연구조물은 제1스페이서(115), 제2스페이서(116) 및 제3스페이서(117)를 포함한다. 에어갭(109, 110)은 제1스페이서(115)와 제2스페이서(116) 사이에 형성된다. 제2도전구조물은 제1절연층(102)과 제2절연층(114)을 포함하는 절연층 내에 형성된다. 절연층의 오픈부(118) 내에 제2도전구조물이 형성된다. 에어갭(109)은 캡핑구조물(Capping structure, 112)에 의해 캡핑된다. 아울러, 에어갭(110)은 제2스페이서(116)에 의해 캡핑된다. 캡핑구조물(112)은 리세스부(Recess part, 113)를 갭필하면서 제6도전패턴(111)을 덮는다.Referring to FIG. 1A, a plurality of conductive structures are formed on a substrate 101. The conductive structure includes a first conductive structure and a second conductive structure. The first conductive structure includes a first conductive pattern 103, a second conductive pattern 104 and a hard mask pattern 105. The second conductive structure includes a third conductive pattern 106, a fourth conductive pattern 107 and a fifth conductive pattern 108. An insulating structure having air gaps 109 and 110 is formed between the first conductive structure and the second conductive structure. The insulating structure includes a first spacer 115, a second spacer 116 and a third spacer 117. The air gaps 109 and 110 are formed between the first spacer 115 and the second spacer 116. The second conductive structure is formed in an insulating layer including the first insulating layer 102 and the second insulating layer 114. A second conductive structure is formed in the open portion 118 of the insulating layer. The air gap 109 is capped by a capping structure 112. In addition, the air gap 110 is capped by the second spacer 116. The capping structure 112 covers the sixth conductive pattern 111 while gap-filling the recess part 113.

도 1b를 참조하면, 제1도전패턴(103)과 제3도전패턴(106) 사이에 제1스페이서(115)와 에어갭(109, 110)을 포함하는 절연구조물이 형성된다. Referring to FIG. 1B, an insulating structure including a first spacer 115 and air gaps 109 and 110 is formed between the first conductive pattern 103 and the third conductive pattern 106.

도 1c를 참조하면, 제2도전패턴(104)과 제5도전패턴(108) 사이에 제1스페이서(115), 제2스페이서(116), 에어갭(109, 110) 및 제3스페이서(117)를 포함하는 절연구조물이 형성된다. 제3스페이서(117)는 제5도전패턴(108)의 측벽을 에워싸는 형태(Surrounding type)가 될 수 있다.1C, a first spacer 115, a second spacer 116, an air gap 109, 110, and a third spacer 117 between the second conductive pattern 104 and the fifth conductive pattern 108. ) Is formed. The third spacer 117 may have a shape surrounding the sidewall of the fifth conductive pattern 108 (Surrounding type).

도 1a를 참조하여 자세히 설명하면 다음과 같다.A detailed description will be given with reference to FIG. 1A as follows.

기판(101)은 실리콘 기판, 실리콘저마늄 기판 또는 SOI(Silicon On Insulator) 기판을 포함할 수 있다. The substrate 101 may include a silicon substrate, a silicon germanium substrate, or a silicon on insulator (SOI) substrate.

제1도전구조물에서, 제1도전패턴(103)은 실리콘함유물질(Silicon containing material) 또는 금속함유물질(Metal containing material)을 포함할 수 있다. 제1도전패턴(103)은 폴리실리콘(Poly-silicon)을 포함할 수 있다. 제2도전패턴(104)은 텅스텐(Tungsten)을 포함할 수 있다.In the first conductive structure, the first conductive pattern 103 may include a silicon containing material or a metal containing material. The first conductive pattern 103 may include poly-silicon. The second conductive pattern 104 may include tungsten.

제2도전구조물에서 제3도전패턴(106)의 높이는 제1도전패턴(103)과 동일한 높이를 갖거나, 더 높은 높이를 갖는다. 제3도전패턴(106)은 실리콘함유물질을 포함한다. 제3도전패턴(106)은 폴리실리콘을 포함할 수 있다. 제5도전패턴(108)은 금속함유물질을 포함한다. 제5도전패턴(108)은 텅스텐을 포함할 수 있다. 제4도전패턴(107)은 실리사이드(Silicide)를 포함한다. 제4도전패턴(107)은 금속실리사이드(Metal silicide)를 포함할 수 있다. 예를 들어, 제4도전패턴(107)은 티타늄실리사이드, 코발트실리사이드, 니켈실리사이드 또는 텅스텐실리사이드를 포함할 수 있다. 본 실시예에서, 제4도전패턴(107)은 코발트실리사이드(Cobalt silicide)를 포함한다. 코발트실리사이드는 'CoSi2상(Phase)'의 코발트실리사이드를 포함한다.In the second conductive structure, the third conductive pattern 106 has the same height as the first conductive pattern 103 or has a higher height. The third conductive pattern 106 includes a silicon-containing material. The third conductive pattern 106 may include polysilicon. The fifth conductive pattern 108 includes a metal-containing material. The fifth conductive pattern 108 may include tungsten. The fourth conductive pattern 107 includes silicide. The fourth conductive pattern 107 may include metal silicide. For example, the fourth conductive pattern 107 may include titanium silicide, cobalt silicide, nickel silicide, or tungsten silicide. In this embodiment, the fourth conductive pattern 107 includes cobalt silicide. Cobalt silicide includes cobalt silicide of'CoSi 2 phase'.

제6도전패턴(111)은 금속함유물질을 포함한다. 제6도전패턴(111)은 텅스텐을 포함할 수 있다. 제6도전패턴(111)은 제5도전패턴(108)과 하드마스크패턴(105)의 일부에 동시에 오버랩된다. 제6도전패턴(111)에 자기정렬되어 리세스부(113)가 형성된다.The sixth conductive pattern 111 includes a metal-containing material. The sixth conductive pattern 111 may include tungsten. The sixth conductive pattern 111 overlaps the fifth conductive pattern 108 and a part of the hard mask pattern 105 at the same time. The recessed portion 113 is formed by self-aligning with the sixth conductive pattern 111.

에어갭(109, 110)은 제1도전구조물의 양측벽에 평행하게 형성된다. 즉, 에어갭(109, 110)은 라인형 에어갭(Line type air gap)이다. 에어갭(109, 110)은 제1도전패턴(103)의 양측벽에 형성되며, 제2도전패턴(104)의 양측벽까지 수직하게 확장된다. 에어갭(109, 110)과 제3도전패턴(106)의 일부 측벽 사이에는 스페이서가 없다. 다른 실시예에서, 에어갭(109, 110)은 제1도전패턴(103)의 양측벽에 형성되고, 제2도전패턴(104)의 측벽을 에워싸는 형태가 될 수 있다. 에어갭(109, 110)은 제6도전패턴(111) 및 리세스부(113)에 의해 높이가 서로 다른 비대칭 구조가 될 수 있다.The air gaps 109 and 110 are formed parallel to both side walls of the first conductive structure. That is, the air gaps 109 and 110 are line type air gaps. The air gaps 109 and 110 are formed on both side walls of the first conductive pattern 103 and vertically extend to both side walls of the second conductive pattern 104. There is no spacer between the air gaps 109 and 110 and some sidewalls of the third conductive pattern 106. In another embodiment, the air gaps 109 and 110 may be formed on both sidewalls of the first conductive pattern 103 and may surround the sidewalls of the second conductive pattern 104. The air gaps 109 and 110 may have an asymmetric structure having different heights by the sixth conductive pattern 111 and the recess 113.

제1도전구조물은 제1콘택플러그(First contact plug)를 포함하는 비트라인구조물(Bitline structure)이 될 수 있다. 제1도전패턴(103)은 트랜지스터와 비트라인을 연결하기 위한 제1콘택플러그가 되고, 제2도전패턴(104)은 비트라인이 될 수 있다. 제2도전구조물은 트랜지스터(transistor)와 메모리요소(Memory element)를 연결하기 위한 제2콘택플러그(Second contact plug)가 될 수 있다. 예를 들어, 제3도전패턴(106)은 제1플러그가 되고, 제5도전패턴(108)은 제2플러그가 되며, 제6도전패턴(111)은 제3플러그가 된다. 제1플러그는 실리콘플러그(Silicon plug)를 포함하고, 제2플러그 및 제3플러그는 금속플러그(Metal plug)를 포함한다. 제4도전패턴(107)은 제1플러그와 제2플러그 사이의 오믹콘택층(Ohmic contact layer)이 된다. The first conductive structure may be a bitline structure including a first contact plug. The first conductive pattern 103 may be a first contact plug for connecting a transistor and a bit line, and the second conductive pattern 104 may be a bit line. The second conductive structure may be a second contact plug for connecting a transistor and a memory element. For example, the third conductive pattern 106 becomes a first plug, the fifth conductive pattern 108 becomes a second plug, and the sixth conductive pattern 111 becomes a third plug. The first plug includes a silicon plug, and the second plug and the third plug include a metal plug. The fourth conductive pattern 107 becomes an ohmic contact layer between the first plug and the second plug.

제1스페이서(115), 제2스페이서(116) 및 제3스페이서(117)는 질화물(Nitride)을 포함한다. 질화물은 실리콘질화물(Silicon nitride)를 포함한다. 따라서, 제1도전패턴(103)과 제3도전패턴(106) 사이에는 '질화물스페이서(nitride spacer)-에어(Air)'를 포함하는 스페이서구조물이 형성된다. 제2도전패턴(104)과 제3도전패턴(108) 사이에는 '제1질화물스페이서-에어-제2질화물스페이서-제3질화물스페이서'를 포함하는 스페이서구조물이 형성된다.The first spacer 115, the second spacer 116, and the third spacer 117 include nitride. The nitride includes silicon nitride. Accordingly, a spacer structure including a'nitride spacer-air' is formed between the first conductive pattern 103 and the third conductive pattern 106. A spacer structure including'first nitride spacer-air-second nitride spacer-third nitride spacer' is formed between the second conductive pattern 104 and the third conductive pattern 108.

도시하지 않았으나, 제6도전패턴(111) 상에 다른 도전구조물(Other conductive structure)이 더 형성될 수 있다. 다른 도전구조물은 제6도전패턴(111)에 전기적으로 연결되는 메모리요소의 일부가 될 수 있다. 메모리요소는 스토리지노드(Storage node), 유전층(Dielectric) 및 플레이트노드(Plate node)로 이루어진 캐패시터(Capacitor)를 포함할 수 있고, 다른 도전구조물은 스토리지노드를 포함할 수 있다. 메모리요소는 다양한 형태로 구현될 수 있다. 예를 들어, 메모리요소는 가변저항물질을 포함할 수 있다. 메모리요소는 제1전극, 가변저항물질 및 제2전극이 순차적으로 적층될 수 있고, 제6도전패턴(111)에 제1전극이 전기적으로 연결될 수 있다. 제1전극과 제2전극에 인가되는 전압에 따라 가변저항물질의 저항이 변화하는 것을 이용하여 정보를 저장할 수 있다. 가변저항물질은 상변화물질 또는 자기터널접합을 포함할 수 있다.Although not shown, another conductive structure may be further formed on the sixth conductive pattern 111. Another conductive structure may be a part of a memory element electrically connected to the sixth conductive pattern 111. The memory element may include a capacitor including a storage node, a dielectric layer, and a plate node, and other conductive structures may include a storage node. The memory element can be implemented in various forms. For example, the memory element may include a variable resistance material. In the memory element, a first electrode, a variable resistive material, and a second electrode may be sequentially stacked, and the first electrode may be electrically connected to the sixth conductive pattern 111. Information can be stored by using a change in the resistance of the variable resistive material according to the voltage applied to the first electrode and the second electrode. The variable resistance material may include a phase change material or a magnetic tunnel junction.

도시하지 않았으나, 게이트전극(Gate electrode), 소스영역(Source region) 및 드레인영역(Drain region)을 포함하는 트랜지스터가 더 형성될 수 있다. 제1도전패턴(103) 및 제3도전패턴(106)은 트랜지스터의 소스영역 또는 드레인영역에 연결될 수 있다. 트랜지스터는 플라나게이트형(Planar gate type) 트랜지스터, 트렌치게이트형(Trench gate type) 트랜지스터, 매립게이트형(Buried gate type) 트랜지스터, 리세스게이트형(Recess gate type) 트랜지스터, 수직채널트랜지스터(Vertical channel transistor)를 포함할 수 있다. 트렌치게이트형 트랜지스터, 매립게이트형 트랜지스터 및 리세스게이트형 트랜지스터는 기판(101) 내에 게이트전극의 일부가 확장되거나 또는 매립된 구조를 갖는다.Although not shown, a transistor including a gate electrode, a source region, and a drain region may be further formed. The first conductive pattern 103 and the third conductive pattern 106 may be connected to a source region or a drain region of a transistor. Transistors are planar gate type transistors, trench gate type transistors, buried gate type transistors, recess gate type transistors, vertical channel transistors. ) Can be included. Trench gate type transistors, buried gate type transistors and recess gate type transistors have a structure in which a part of a gate electrode is expanded or buried in the substrate 101.

도 2a 내지 도 2m은 실시예에 따른 반도체장치를 형성하는 방법의 일예를 나타낸 도면이다.2A to 2M are diagrams illustrating an example of a method of forming a semiconductor device according to an embodiment.

도 2a에 도시된 바와 같이, 기판(11) 상에 제1절연층(12)이 형성된다. 기판은 반도체기판을 포함한다. 기판(11)은 실리콘 기판(Silicon substrate), 실리콘저마늄 기판(SiGe substrate) 또는 SOI(Silicon On Insulator) 기판을 포함할 수 있다. 제1절연층(First dielectric layer, 12)은 실리콘산화물(Silicon oxide), 실리콘질화물, 또는 실리콘산화물과 실리콘질화물의 적층구조물을 포함할 수 있다.As shown in FIG. 2A, a first insulating layer 12 is formed on the substrate 11. The substrate includes a semiconductor substrate. The substrate 11 may include a silicon substrate, a silicon germanium substrate, or a silicon on insulator (SOI) substrate. The first dielectric layer 12 may include silicon oxide, silicon nitride, or a stacked structure of silicon oxide and silicon nitride.

제1절연층(12)에 제1오픈부(First opening, 13A)가 형성된다. 제1오픈부(13A)는 제1마스크패턴(14)을 이용한 제1절연층(12)의 식각에 의해 형성된다. 제1마스크패턴(14)은 감광막패턴 또는 감광막패턴에 의해 패터닝된 하드마스크패턴을 포함할 수 있다. 제1오픈부(13A)는 평면상으로 볼 때 홀 형상(Hole type)을 가질 수 있다. 제1오픈부(13A)에 의해 기판(11)의 표면이 노출된다. 제1오픈부(13A)는 일정 선폭으로 제어된 직경(D)을 갖는다.A first opening 13A is formed in the first insulating layer 12. The first open portion 13A is formed by etching the first insulating layer 12 using the first mask pattern 14. The first mask pattern 14 may include a photoresist layer pattern or a hard mask pattern patterned by the photoresist layer pattern. The first open portion 13A may have a hole type when viewed in a plan view. The surface of the substrate 11 is exposed by the first open portion 13A. The first open portion 13A has a diameter D controlled by a predetermined line width.

도 2b에 도시된 바와 같이, 제1마스크패턴(14)이 제거된다.2B, the first mask pattern 14 is removed.

제1오픈부(13A)에 예비 제1도전패턴(Pre-first conductive pattern, 15A)이 형성된다. 예비 제1도전패턴(15A)은 제1도전층(도시 생략)의 식각에 의해 형성된다. 예비 제1도전패턴(15A)은 제1도전층의 CMP(Chemical Mechanical Polishing)에 의해 형성된다. 예비 제1도전패턴(15A)은 제1오픈부(13A)를 매립하는 형태가 된다. 예비 제1도전패턴(15A)은 실리콘함유층 또는 금속함유층을 포함할 수 있다. 예비 제1도전패턴(15A)은 폴리실리콘층을 포함할 수 있다.A pre-first conductive pattern 15A is formed in the first open portion 13A. The preliminary first conductive pattern 15A is formed by etching the first conductive layer (not shown). The preliminary first conductive pattern 15A is formed by chemical mechanical polishing (CMP) of the first conductive layer. The preliminary first conductive pattern 15A is formed to fill the first open portion 13A. The preliminary first conductive pattern 15A may include a silicon-containing layer or a metal-containing layer. The preliminary first conductive pattern 15A may include a polysilicon layer.

예비 제1도전패턴(15A) 상에 제2도전층(16A)이 형성된다. 제2도전층(16A)은 금속함유층을 포함한다. 제2도전층(16A)은 금속, 금속질화물(Metal nitride), 금속실리사이드 또는 이들의 조합을 포함할 수 있다. 제2도전층(16A)은 텅스텐함유층을 포함할 수 있다. 제2도전층(16A)은 텅스텐층을 포함할 수 있다. 이때, 예비 제1도전패턴(15A)과 제2도전층(16A) 사이에 배리어층(Barrier layer)이 더 형성될 수 있다. 따라서, 예비 제1도전패턴(15B)과 제2도전층(16A)은 폴리실리콘층, 티타늄함유층 및 텅스텐층의 적층구조물을 포함할 수 있다. 티타늄함유층은 배리어층으로서, 티타늄층(Ti)과 티타늄질화물(TiN)이 적층될 수 있다.A second conductive layer 16A is formed on the preliminary first conductive pattern 15A. The second conductive layer 16A includes a metal-containing layer. The second conductive layer 16A may include metal, metal nitride, metal silicide, or a combination thereof. The second conductive layer 16A may include a tungsten-containing layer. The second conductive layer 16A may include a tungsten layer. In this case, a barrier layer may be further formed between the preliminary first conductive pattern 15A and the second conductive layer 16A. Accordingly, the preliminary first conductive pattern 15B and the second conductive layer 16A may include a laminate structure of a polysilicon layer, a titanium-containing layer, and a tungsten layer. The titanium-containing layer is a barrier layer, and a titanium layer (Ti) and a titanium nitride (TiN) may be stacked.

제2도전층(16A) 상에 하드마스크층(17A)이 형성된다. 하드마스크층(17A)은 실리콘산화물 또는 실리콘질화물을 포함할 수 있다.A hard mask layer 17A is formed on the second conductive layer 16A. The hard mask layer 17A may include silicon oxide or silicon nitride.

도 2c에 도시된 바와 같이, 제2마스크패턴(18)이 형성된다. 제2마스크패턴(18)은 라인 형상(Line type)을 갖는다. 제2마스크패턴(18)은 감광막패턴 또는 감광막패턴에 의해 패터닝된 하드마스크패턴을 포함할 수 있다. 제2마스크패턴(18)은 일정 선폭(W)을 갖는다. 여기서, 제2마스크패턴(18)의 선폭은 제1오픈부(13A)의 직경(D)보다 작은 폭을 갖는다.2C, a second mask pattern 18 is formed. The second mask pattern 18 has a line type. The second mask pattern 18 may include a photoresist layer pattern or a hard mask pattern patterned by the photoresist layer pattern. The second mask pattern 18 has a certain line width W. Here, the line width of the second mask pattern 18 is smaller than the diameter D of the first open portion 13A.

제1도전구조물이 형성된다. 제2마스크패턴(18)을 이용하여 하드마스크층(17A), 제2도전층(16A) 및 예비 제1도전패턴(15A)을 순차적으로 식각한다. 이에 따라, 제1도전패턴(15), 제2도전패턴(16) 및 하드마스크패턴(17)을 포함하는 제1도전구조물이 형성된다. 제1도전패턴(15)은 제1오픈부(13A) 내에 형성된다. 제2도전패턴(16)과 하드마스크패턴(17)은 라인 형상을 갖는다. 제1도전패턴(15)은 플러그 형상(Plug type)을 갖는다. 제1도전패턴(15)의 주변에 제1오픈부(13A)의 일부가 노출된다. 이를 측벽오픈부(Side opening, 13)라 약칭하기로 한다. 이와 같은 측벽오픈부(13)가 형성되는 이유는 제2마스크패턴(18)의 선폭이 제1오픈부(13A)의 직경보다 작기 때문이다.A first conductive structure is formed. The hard mask layer 17A, the second conductive layer 16A, and the preliminary first conductive pattern 15A are sequentially etched using the second mask pattern 18. Accordingly, a first conductive structure including the first conductive pattern 15, the second conductive pattern 16 and the hard mask pattern 17 is formed. The first conductive pattern 15 is formed in the first open portion 13A. The second conductive pattern 16 and the hard mask pattern 17 have a line shape. The first conductive pattern 15 has a plug type. A part of the first open portion 13A is exposed around the first conductive pattern 15. This will be abbreviated as side opening (13). The reason why the sidewall open part 13 is formed is that the line width of the second mask pattern 18 is smaller than the diameter of the first open part 13A.

도 2d에 도시된 바와 같이, 제2마스크패턴(18)이 제거된다. 제1도전구조물을 포함한 전면에 제1스페이서층(19A)이 형성된다. 제1스페이서층(19A)은 절연물질을 포함한다. 제1스페이서층(19A)은 실리콘산화물 또는 실리콘질화물을 포함할 수 있다. 이하, 실시예에서, 제1스페이서층(19A)은 실리콘질화물을 포함한다. 제1스페이서층(19A)은 측벽오픈부(13)를 갭필하지 않고 측벽오픈부(13) 및 제1절연층(12) 상에 컨포멀하게 형성된다.2D, the second mask pattern 18 is removed. A first spacer layer 19A is formed on the entire surface including the first conductive structure. The first spacer layer 19A includes an insulating material. The first spacer layer 19A may include silicon oxide or silicon nitride. Hereinafter, in an embodiment, the first spacer layer 19A includes silicon nitride. The first spacer layer 19A is conformally formed on the side wall open portion 13 and the first insulating layer 12 without gap-filling the side wall open portion 13.

제1스페이서층(19A) 상에 희생스페이서층(20A)이 형성된다. 희생스페이서층(20A)은 절연물질을 포함한다. 희생스페이서층(20A)은 제1스페이서층(19A)에 대해 식각선택비를 갖는 물질을 포함한다. 희생스페이서층(20A)은 실리콘산화물 또는 실리콘질화물을 포함할 수 있다. 이하, 실시예에서, 희생스페이서층(20A)은 실리콘산화물을 포함한다. 희생스페이서층(20A)은 제1스페이서층(19A) 상에서 측벽오픈부(13)를 갭필한다.A sacrificial spacer layer 20A is formed on the first spacer layer 19A. The sacrificial spacer layer 20A includes an insulating material. The sacrificial spacer layer 20A includes a material having an etch selectivity with respect to the first spacer layer 19A. The sacrificial spacer layer 20A may include silicon oxide or silicon nitride. Hereinafter, in an embodiment, the sacrificial spacer layer 20A includes silicon oxide. The sacrificial spacer layer 20A gap-fills the sidewall openings 13 on the first spacer layer 19A.

도 2e에 도시된 바와 같이, 희생스페이서(20)가 형성된다. 희생스페이서(20)는 희생스페이서층(20A)의 식각에 의해 형성된다. 에치백 공정에 의해 희생스페이서층(20A)이 식각될 수 있다. 이에 따라, 제1도전구조물의 측벽에 제1스페이서층(19A)을 사이에 두고 희생스페이서(20)가 형성된다. 희생스페이서(20)의 상부 높이는 제1도전구조물의 상부 표면보다 낮게 제어된다(도면부호 '20B' 참조). 제1절연층(12)의 표면에서 희생스페이서층(20A)이 제거된다.2E, a sacrificial spacer 20 is formed. The sacrificial spacer 20 is formed by etching the sacrificial spacer layer 20A. The sacrificial spacer layer 20A may be etched by the etch back process. Accordingly, the sacrificial spacer 20 is formed on the sidewall of the first conductive structure with the first spacer layer 19A interposed therebetween. The upper height of the sacrificial spacer 20 is controlled to be lower than the upper surface of the first conductive structure (refer to '20B'). The sacrificial spacer layer 20A is removed from the surface of the first insulating layer 12.

도 2f에 도시된 바와 같이, 희생스페이서(20) 상에 제2스페이서층(21A)이 형성된다. 제2스페이서층(21A)은 희생스페이서(20)를 포함한 전면에 형성된다. 제2스페이서층(21A)은 절연물질을 포함한다. 제2스페이서층(21A)은 실리콘산화물 또는 실리콘질화물을 포함할 수 있다. 이하, 실시예에서, 제2스페이서층(21A)은 실리콘질화물을 포함한다. 제2스페이서층(21A)에 의해 희생스페이서(20)가 외부로부터 밀폐된다. 즉, 제1스페이서층(19A)와 제2스페이서층(21A) 사이에 희생스페이서(20)가 위치하는 다중 스페이서층이 형성된다. 제1스페이서층(19A)과 제2스페이서층(21A)이 실리콘질화물을 포함하고, 희생스페이서(20)가 실리콘산화물을 포함하므로, 'Nitride-Oxide-Nitride' 구조의 다중 스페이서층(Multi-layered spacer)이 형성된다.As shown in FIG. 2F, a second spacer layer 21A is formed on the sacrificial spacer 20. The second spacer layer 21A is formed on the entire surface including the sacrificial spacer 20. The second spacer layer 21A includes an insulating material. The second spacer layer 21A may include silicon oxide or silicon nitride. Hereinafter, in an embodiment, the second spacer layer 21A includes silicon nitride. The sacrificial spacer 20 is sealed from the outside by the second spacer layer 21A. That is, a multi-spacer layer in which the sacrificial spacer 20 is positioned is formed between the first spacer layer 19A and the second spacer layer 21A. Since the first spacer layer 19A and the second spacer layer 21A contain silicon nitride and the sacrificial spacer 20 contains silicon oxide, a multi-layered spacer layer having a'Nitride-Oxide-Nitride' structure spacer) is formed.

도 2g에 도시된 바와 같이, 제2오픈부(23)를 포함하는 제2절연층(22)이 형성된다. 제2절연층(22)은 절연물질을 포함한다. 제2절연층(22)은 실리콘산화물 또는 실리콘질화물을 포함한다. 이하, 실시예에서, 제2절연층(22)은 실리콘질화물을 포함한다. As shown in FIG. 2G, a second insulating layer 22 including a second open portion 23 is formed. The second insulating layer 22 includes an insulating material. The second insulating layer 22 includes silicon oxide or silicon nitride. Hereinafter, in an embodiment, the second insulating layer 22 includes silicon nitride.

제2오픈부(23)는 제2절연층(22)의 식각에 의해 형성된다. 다른 실시예에서, 제2오픈부(23)에 상응하는 희생패턴을 형성한 후, 제2절연층(22)을 형성한다. 이후, 제2절연층(22)을 평탄화한 후 희생패턴을 제거하여 제2오픈부(23)를 형성할 수도 있다. 제2오픈부(23)는 홀 형상을 가질 수 있다.The second open portion 23 is formed by etching the second insulating layer 22. In another embodiment, after forming the sacrificial pattern corresponding to the second open portion 23, the second insulating layer 22 is formed. Thereafter, the second insulating layer 22 may be planarized and the sacrificial pattern may be removed to form the second open portion 23. The second open part 23 may have a hole shape.

도 2h에 도시된 바와 같이, 제2오픈부(23) 아래의 기판(11)의 표면을 노출시킨다. 이를 위해 제2스페이서층(21A)과 제1스페이서층(19A)을 선택적으로 제거한다. 아울러, 희생스페이서(20) 및 제1절연층(12)을 일부 식각한다. 따라서, 제2오픈부(23)는 기판(11)의 표면을 노출시키도록 확장된다. 희생스페이서(20)는 제2스페이서층(21A)의 에지(Edge)에 정렬되어 식각될 수 있다.2H, the surface of the substrate 11 under the second open portion 23 is exposed. To this end, the second spacer layer 21A and the first spacer layer 19A are selectively removed. In addition, the sacrificial spacer 20 and the first insulating layer 12 are partially etched. Accordingly, the second open portion 23 is expanded to expose the surface of the substrate 11. The sacrificial spacer 20 may be etched by being aligned with an edge of the second spacer layer 21A.

이와 같은 기판(11)의 노출에 의해, 제1도전패턴(15)의 측벽에는 제1스페이서(19)와 희생스페이서(20)를 포함하는 절연구조물이 형성된다. 제2도전패턴(16)의 측벽에는 제1스페이서(19), 희생스페이서(20) 및 제2스페이서(21)를 포함하는 절연구조물이 형성된다. 제1스페이서(19)와 제2스페이서(21) 사이의 희생스페이서(20)의 탑부(Top part)는 외부로부터 밀폐된다. 희생스페이서(20)의 바텀부(Bottom part)는 제2오픈부(23)에 의해 노출된다.By such exposure of the substrate 11, an insulating structure including the first spacer 19 and the sacrificial spacer 20 is formed on the sidewall of the first conductive pattern 15. An insulating structure including a first spacer 19, a sacrificial spacer 20, and a second spacer 21 is formed on the sidewall of the second conductive pattern 16. The top part of the sacrificial spacer 20 between the first spacer 19 and the second spacer 21 is sealed from the outside. The bottom part of the sacrificial spacer 20 is exposed by the second open part 23.

도 2i에 도시된 바와 같이, 제3도전패턴(24)이 형성된다. 제3도전패턴(24)은 제2오픈부(23) 내부에 리세스되어 형성된다. 제2오픈부(23)를 채우면서 제2절연층(22) 상에 제3도전층(도시 생략)이 형성된다. 제3도전층을 선택적으로 제거하여 제2오픈부(23) 내에 제3도전패턴(24)을 형성한다. 제3도전패턴(24)을 형성하기 위해 제3도전층의 에치백 공정(Etch-back process)이 수행될 수 있다. 제3도전패턴(24)은 실리콘함유층을 포함할 수 있다. 제3도전패턴(24)은 폴리실리콘층을 포함할 수 있다. 폴리실리콘층은 불순물(impurity)이 도핑될 수 있다. 제3도전패턴(24)은 기판(11)의 표면과 접촉된다. 제3도전패턴(24)의 높이는 최대한 낮게 조절될 수 있다. 이는 제2도전구조물에서 제3도전패턴(24)이 차지하는 체적을 최소화하기 위함이다. 따라서, 제2도전구조물의 저항을 감소시킬 수 있다.2I, a third conductive pattern 24 is formed. The third conductive pattern 24 is formed by being recessed inside the second open portion 23. A third conductive layer (not shown) is formed on the second insulating layer 22 while filling the second open portion 23. The third conductive pattern 24 is formed in the second open portion 23 by selectively removing the third conductive layer. An etch-back process of the third conductive layer may be performed to form the third conductive pattern 24. The third conductive pattern 24 may include a silicon-containing layer. The third conductive pattern 24 may include a polysilicon layer. The polysilicon layer may be doped with impurities. The third conductive pattern 24 is in contact with the surface of the substrate 11. The height of the third conductive pattern 24 may be adjusted as low as possible. This is to minimize the volume occupied by the third conductive pattern 24 in the second conductive structure. Therefore, it is possible to reduce the resistance of the second conductive structure.

도 2j에 도시된 바와 같이, 제3스페이서(27)가 형성된다. 제3스페이서(27)는 절연층(미도시)의 증착 및 식각에 의해 형성된다. 제3스페이서(27)는 제3도전패턴(24)을 포함한 전면에 컨포멀하게 형성된다. 제3스페이서(27)는 제1스페이서(19) 및 제2스페이서(21)와 동일 재료의 물질을 포함할 수 있다. 제3스페이서(27)는 실리콘질화물을 포함할 수 있다. 제3스페이서(27)는 제3도전패턴(24) 상부에서 제2오픈부(23)의 측벽에 형성된다. 제3스페이서(27)는 제2오픈부(23)의 측벽을 에워싸는 형태가 될 수 있다.As shown in Fig. 2J, a third spacer 27 is formed. The third spacer 27 is formed by depositing and etching an insulating layer (not shown). The third spacer 27 is conformally formed on the entire surface including the third conductive pattern 24. The third spacer 27 may include a material of the same material as the first spacer 19 and the second spacer 21. The third spacer 27 may include silicon nitride. The third spacer 27 is formed on the sidewall of the second open portion 23 above the third conductive pattern 24. The third spacer 27 may have a shape surrounding the sidewall of the second open portion 23.

제3스페이서(27)를 형성할 때 또는 제3스페이서(27)를 형성한 후에, 제3도전패턴(24)의 표면을 일정 깊이 리세스시킬 수 있다. 제3도전패턴(24)의 리세스된 표면은 'V' 자 모양을 가질 수 있다. 이는 후속 실리사이드층을 형성하기 위한 반응 면적(Reaction area)을 증가시키기 위함이다.When the third spacer 27 is formed or after the third spacer 27 is formed, the surface of the third conductive pattern 24 may be recessed to a predetermined depth. The recessed surface of the third conductive pattern 24 may have a'V' shape. This is to increase a reaction area for forming a subsequent silicide layer.

위와 같이, 제3스페이서(27)를 형성하므로써, 제1스페이서(19), 희생스페이서(20), 제2스페이서(21) 및 제3스페이서(27)를 포함하는 다중 스페이서 구조물이 형성된다. 제1스페이서(19), 희생스페이서(20) 및 제2스페이서(21)는 제1도전구조물의 양측벽에 평행하게 형성된 라인형 스페이서이다. 제3스페이서(27)는 제2오픈부(23)의 측벽을 에워싸는 서라운딩형 스페이서이다. As above, by forming the third spacer 27, a multi-spacer structure including the first spacer 19, the sacrificial spacer 20, the second spacer 21 and the third spacer 27 is formed. The first spacer 19, the sacrificial spacer 20, and the second spacer 21 are line-type spacers formed parallel to both side walls of the first conductive structure. The third spacer 27 is a surround spacer surrounding the sidewall of the second open portion 23.

도 2k에 도시된 바와 같이, 제3도전패턴(24)의 표면 상에 제4도전패턴(28)이 형성된다. 제4도전패턴(28)은 실리사이드층을 포함한다. 제4도전패턴(28)을 형성하기 위해 제4도전층의 증착 및 어닐링(annealing)이 수행된다. 이에 따라, 제4도전층과 제3도전패턴(24)이 접하는 계면에서 실리사이드화반응(Silicidation)이 발생하여, 금속실리사이드층(Metal silicide layer)을 포함하는 제4도전패턴(28)이 형성된다. 제4도전패턴(28)은 코발트실리사이드를 포함할 수 있다. 본 실시예에서, 제2도전패턴(28)은 'CoSi2 상'의 코발트실리사이드를 포함할 수 있다. As shown in FIG. 2K, the fourth conductive pattern 28 is formed on the surface of the third conductive pattern 24. The fourth conductive pattern 28 includes a silicide layer. Evaporation and annealing of the fourth conductive layer are performed to form the fourth conductive pattern 28. Accordingly, silicidation occurs at the interface where the fourth conductive layer and the third conductive pattern 24 are in contact, thereby forming a fourth conductive pattern 28 including a metal silicide layer. . The fourth conductive pattern 28 may include cobalt silicide. In this embodiment, the second conductive pattern 28 may include cobalt silicide of'CoSi 2 phase'.

상술한 바와 같이, 제4도전패턴(28)으로서 CoSi2상의 코발트실리사이드를 형성하면, 콘택저항을 개선시킴과 동시에 미세 선폭을 갖는 제2오픈부(23)의 작은 면적에서도 저저항의 코발트실리사이드를 형성할 수 있다. 제4도전패턴(28)은 제3도전패턴(24)과 제5도전패턴간의 오믹콘택층이 된다. 제4도전패턴(28) 형성후에 잔류하는 제4도전층이 제거될 수 있다. As described above, when cobalt silicide on CoSi 2 is formed as the fourth conductive pattern 28, the contact resistance is improved and low-resistance cobalt silicide is formed even in a small area of the second open portion 23 having a fine line width. Can be formed. The fourth conductive pattern 28 becomes an ohmic contact layer between the third conductive pattern 24 and the fifth conductive pattern. The fourth conductive layer remaining after the fourth conductive pattern 28 is formed may be removed.

제4도전패턴(28) 상에 제5도전패턴(29)이 형성된다. 제5도전패턴(29)을 형성하기 위해 제5도전층(미도시)의 갭필 및 평탄화가 수행될 수 있다. 제5도전패턴(29)은 제4도전패턴(28) 상에서 제2오픈부(23)의 나머지를 채우면서 형성된다. 제5도전패턴(29)은 금속함유층을 포함할 수 있다. 제5도전패턴(29)은 텅스텐을 함유하는 물질을 포함할 수 있다. 제5도전패턴(29)은 텅스텐층 또는 텅스텐화합물을 포함할 수 있다. 제5도전패턴(29)은 제2절연층(22)의 표면과 동일한 높이를 가질 수 있다. 제5도전패턴(29)의 높이는 제3도전패턴(24)보다 더 높다. 따라서, 제2오픈부(23)에 형성된 도전구조물에서 제5도전패턴(29)의 체적이 제3도전패턴(24)보다 더 크다. A fifth conductive pattern 29 is formed on the fourth conductive pattern 28. The fifth conductive layer (not shown) may be gap-filled and planarized to form the fifth conductive pattern 29. The fifth conductive pattern 29 is formed by filling the rest of the second open portion 23 on the fourth conductive pattern 28. The fifth conductive pattern 29 may include a metal-containing layer. The fifth conductive pattern 29 may include a material containing tungsten. The fifth conductive pattern 29 may include a tungsten layer or a tungsten compound. The fifth conductive pattern 29 may have the same height as the surface of the second insulating layer 22. The height of the fifth conductive pattern 29 is higher than that of the third conductive pattern 24. Accordingly, in the conductive structure formed in the second open portion 23, the volume of the fifth conductive pattern 29 is larger than that of the third conductive pattern 24.

위와 같이, 제2오픈부(23) 내에는 제3도전패턴(24), 제4도전패턴(28), 제5도전패턴(29)를 포함하는 제2도전구조물이 형성된다. 제3스페이서(27)는 제5도전패턴(29)의 측벽을 에워싸는 서라운딩 형태이다. 제2도전패턴(16)과 제5도전패턴(29) 사이에는 제1스페이서(19), 희생스페이서(20), 제2스페이서(21) 및 제3스페이서(27)가 형성된다. 제1도전패턴(15)과 제3도전패턴(24) 사이에는 제1스페이서(19)와 희생스페이서(20)가 형성된다.As described above, a second conductive structure including the third conductive pattern 24, the fourth conductive pattern 28, and the fifth conductive pattern 29 is formed in the second open part 23. The third spacer 27 has a type of surround surrounding the sidewall of the fifth conductive pattern 29. A first spacer 19, a sacrificial spacer 20, a second spacer 21, and a third spacer 27 are formed between the second conductive pattern 16 and the fifth conductive pattern 29. A first spacer 19 and a sacrificial spacer 20 are formed between the first conductive pattern 15 and the third conductive pattern 24.

도 2l에 도시된 바와 같이, 제6도전패턴(30)이 형성된다. 제6도전패턴(30)은 제6도전층(도시 생략)의 증착 및 식각에 의해 형성된다. 제6도전패턴(30)은 금속함유층을 포함한다. 제6도전패턴(30)은 텅스텐을 함유하는 물질을 포함할 수 있다. 제6도전패턴(30)은 텅스텐층 또는 텅스텐화합물을 포함할 수 있다. 제6도전패턴(30)은 금속함유층의 적층 구조를 포함할 수도 있다.2L, a sixth conductive pattern 30 is formed. The sixth conductive pattern 30 is formed by deposition and etching of a sixth conductive layer (not shown). The sixth conductive pattern 30 includes a metal-containing layer. The sixth conductive pattern 30 may include a material containing tungsten. The sixth conductive pattern 30 may include a tungsten layer or a tungsten compound. The sixth conductive pattern 30 may include a stacked structure of a metal-containing layer.

제6도전패턴(30)은 부분적으로 제5도전패턴(29)과 오버랩된다. 따라서, 제6도전패턴(30)에 의해 제5도전패턴(29)의 일부 및 그 주변구조물이 노출된다. 즉, 다중스페이서의 일부가 노출된다. 제6도전패턴(30)에 의해 제1스페이서(19), 희생스페이서(20), 제2스페이서(21) 및 제3스페이서(27)의 일부가 노출된다.The sixth conductive pattern 30 partially overlaps with the fifth conductive pattern 29. Accordingly, a part of the fifth conductive pattern 29 and surrounding structures thereof are exposed by the sixth conductive pattern 30. That is, some of the multiple spacers are exposed. Part of the first spacer 19, the sacrificial spacer 20, the second spacer 21 and the third spacer 27 is exposed by the sixth conductive pattern 30.

제6도전패턴(30)의 에지에 자기정렬되도록(Self-aligned) 하여 제5도전패턴(29)을 일정 깊이 식각한다. 이때, 제6도전패턴(30)의 에지에 자기정렬되어 제1스페이서(19), 희생스페이서(20), 제2스페이서(21) 및 제3스페이서(27)가 식각된다. 또한, 제2절연층(22) 및 하드마스크패턴(17)의 일부도 일정 깊이 식각된다. 따라서, 리세스부(31)가 형성된다. 평면상으로 볼 때, 제5도전패턴(29)의 일부는 제6도전패턴(30)에 의해 커버링되고, 리세스부(31)에 의해 제5도전패턴(29)의 다른 일부가 노출된다.The fifth conductive pattern 29 is etched to a predetermined depth by self-aligning to the edge of the sixth conductive pattern 30. At this time, the first spacer 19, the sacrificial spacer 20, the second spacer 21, and the third spacer 27 are etched by self-alignment to the edge of the sixth conductive pattern 30. In addition, a portion of the second insulating layer 22 and the hard mask pattern 17 are etched to a predetermined depth. Thus, the recess portion 31 is formed. When viewed in plan view, a part of the fifth conductive pattern 29 is covered by the sixth conductive pattern 30, and another part of the fifth conductive pattern 29 is exposed by the recess 31.

희생스페이서(20)가 제거된다. 희생스페이서(20)를 제거하기 위해 스트립공정(Strip process)이 진행된다. 스트립공정은 세정 공정(Cleaning process)을 포함한다. 세정 공정은 희생스페이서(20)를 제거할 수 있는 습식케미컬(Wet chemical)을 이용한다. 습식케미컬에 의해 제6도전패턴(30) 아래의 희생스페이서(20)도 제거된다. 스트립공정은 제6도전패턴(30)의 식각후세정을 포함할 수 있고, 이로써 희생스페이서(20)를 제거하기 위한 추가 공정이 필요없다.The sacrificial spacer 20 is removed. A strip process is performed to remove the sacrificial spacer 20. The strip process includes a cleaning process. The cleaning process uses a wet chemical capable of removing the sacrificial spacer 20. The sacrificial spacer 20 under the sixth conductive pattern 30 is also removed by a wet chemical. The strip process may include cleaning after etching of the sixth conductive pattern 30, and thus an additional process for removing the sacrificial spacer 20 is not required.

스트립 공정에 의해 희생스페이서(20)가 제거되고, 희생스페이서(20)가 차지하고 있던 공간은 에어갭(32, 33)으로 잔존한다. 에어갭(32, 33)은 제2도전패턴(16)의 측벽을 따라 평행하게 연장된 라인 구조로 형성될 수 있다.The sacrificial spacer 20 is removed by the stripping process, and the space occupied by the sacrificial spacer 20 remains as the air gaps 32 and 33. The air gaps 32 and 33 may be formed in a line structure extending in parallel along the sidewall of the second conductive pattern 16.

이와 같이, 제1도전패턴(15)의 주변은 물론 제2도전패턴(16)의 주변에도 에어갭(32, 33)이 형성된다. 따라서, 제1도전패턴(15)과 제3도전패턴(24) 사이에는 '제1스페이서(19)-에어갭(32, 33)'으로 이루어진 절연구조가 형성된다. 제1스페이서(19)가 실리콘질화물을 포함하므로, 'Nitride-Air' 구조의 절연구조물이 형성된다. 제2도전패턴(16)과 제5도전패턴(29) 사이에는 제1스페이서(19), 에어갭(32, 33), 제2스페이서(21) 및 제3스페이서(27)로 이루어진 절연구조물이 형성된다. 제1스페이서(19), 제2스페이서(21) 및 제3스페이서(27)가 실리콘질화물을 포함하므로, 'Nitride-Air-Nitride-Nitride' 구조의 절연구조물이 형성된다.In this way, the air gaps 32 and 33 are formed not only around the first conductive pattern 15 but also around the second conductive pattern 16. Accordingly, an insulating structure consisting of'first spacer 19-air gaps 32 and 33' is formed between the first conductive pattern 15 and the third conductive pattern 24. Since the first spacer 19 includes silicon nitride, an insulating structure having a'Nitride-Air' structure is formed. Between the second conductive pattern 16 and the fifth conductive pattern 29, an insulating structure composed of the first spacer 19, the air gaps 32 and 33, the second spacer 21 and the third spacer 27 is formed. Is formed. Since the first spacer 19, the second spacer 21 and the third spacer 27 contain silicon nitride, an insulating structure having a'Nitride-Air-Nitride-Nitride' structure is formed.

제1스페이서(19)와 제2스페이서(21)는 제1도전구조물의 측벽에서 비대칭 높이를 가질 수 있다. 예를 들어, 에어갭(32)의 탑부를 노출시키는 부분(도면부호 'A1')과 에어갭(33)의 탑부를 캡핑하는 부분(도면부호 'A2')의 높이가 서로 다르다. A2를 참조하면, 제2스페이서(21)는 에어갭(33)의 탑부(Top part)를 캡핑하도록 확장될 수 있다.The first spacer 19 and the second spacer 21 may have an asymmetric height on the sidewall of the first conductive structure. For example, the height of the portion exposing the top portion of the air gap 32 (reference numeral'A1') and the portion capping the top portion of the air gap 33 (reference numeral'A2') are different from each other. Referring to A2, the second spacer 21 may be extended to cap the top part of the air gap 33.

도 2m에 도시된 바와 같이, 캡핑구조물(34)이 형성된다. 캡핑구조물(34)은 절연물질을 포함한다. 캡핑구조물(34)은 스텝커버리지가 좋지 않은 물질(Poor- step coverage material)을 포함할 수 있다. 예를 들어, 캡핑구조물(34)은 플라즈마화학기상증착법(Plasma Enhanced Chemical Vapor Deposition; PECVD)을 이용하여 형성될 수 있고, 이에 따라 에어갭(32)의 탑부가 막히도록 캡핑할 수 있다. 캡핑구조물(34)은 실리콘산화물 또는 실리콘질화물을 포함한다. 캡핑구조물(34)은 플라즈마화학기상증착법(PECVD)에 의한 실리콘질화물을 포함할 수 있다. 캡핑구조물(34)은 리세스부(31)를 갭필하면서 에어갭(32)을 캡핑한다. 아울러, 제6도전패턴(30)의 상부를 덮는다. 다른 실시예로서, 캡핑구조물(34) 형성시, 제1캡핑층을 컨포멀하게 라이닝한 후 제2캡핑층을 갭필하여 형성할 수도 있다. 제6도전패턴(30)이 플러그형태인 경우, 캡핑구조물(34)은 에어갭(33)을 캡핑할 수 있다. 예컨대, 제6도전패턴(30) 아래에서는 제2스페이서(21)에 의해 에어갭(33)의 일부가 캡핑되고, 제6도전패턴(30) 외측에서는 캡핑구조물(34)에 의해 에어갭(33)의 나머지가 캡핑된다.As shown in Figure 2m, the capping structure 34 is formed. The capping structure 34 includes an insulating material. The capping structure 34 may include a material having poor step coverage (Poor-step coverage material). For example, the capping structure 34 may be formed using a plasma enhanced chemical vapor deposition (PECVD) method, and thus the top of the air gap 32 may be capped to be blocked. The capping structure 34 includes silicon oxide or silicon nitride. The capping structure 34 may include silicon nitride by plasma chemical vapor deposition (PECVD). The capping structure 34 caps the air gap 32 while gap-filling the recess portion 31. In addition, it covers the upper part of the sixth conductive pattern 30. As another embodiment, when forming the capping structure 34, it may be formed by conformally lining the first capping layer and then gap-filling the second capping layer. When the sixth conductive pattern 30 is in the form of a plug, the capping structure 34 may cap the air gap 33. For example, a part of the air gap 33 is capped by the second spacer 21 under the sixth conductive pattern 30, and the air gap 33 is formed outside the sixth conductive pattern 30 by the capping structure 34. The rest of the) is capped.

위와 같이, 에어갭(33)의 탑부는 제2스페이서(21)에 의해 캡핑되고, 에어갭(32)은 캡핑구조물(34)에 의해 캡핑된다.As above, the top portion of the air gap 33 is capped by the second spacer 21 and the air gap 32 is capped by the capping structure 34.

제1도전구조물은 제1도전패턴(15)과 제2도전패턴(16)을 포함한다. 제2도전구조물은 제3도전패턴(24), 제4도전패턴(28) 및 제5도전패턴(29)을 포함한다. 제1도전구조물과 제2도전구조물 사이에는 에어갭(32, 33)이 형성된다. The first conductive structure includes a first conductive pattern 15 and a second conductive pattern 16. The second conductive structure includes a third conductive pattern 24, a fourth conductive pattern 28 and a fifth conductive pattern 29. Air gaps 32 and 33 are formed between the first conductive structure and the second conductive structure.

제1실시예에 따르면, 에어갭(32, 33)을 형성하므로써 제1도전구조물과 제2도전구조물의 전기적 절연특성을 향상시킨다. 예컨대, 제1도전패턴(15)과 제3도전패턴(24)간의 기생캐패시턴스를 감소시킨다. 또한, 제2도전패턴(16)과 제5도전패턴(29)간의 기생캐패시턴스를 감소시킨다.According to the first embodiment, the electrical insulation characteristics of the first conductive structure and the second conductive structure are improved by forming the air gaps 32 and 33. For example, the parasitic capacitance between the first conductive pattern 15 and the third conductive pattern 24 is reduced. In addition, parasitic capacitance between the second conductive pattern 16 and the fifth conductive pattern 29 is reduced.

또한, 제4도전패턴(28)을 먼저 형성한 후에 에어갭(32, 33)을 형성하므로, 제4도전패턴(28)이 형성되는 면적을 넓게 할 수 있다. 이에 따라, 계면저항을 개선시킬 수 있다.In addition, since the air gaps 32 and 33 are formed after the fourth conductive pattern 28 is first formed, the area in which the fourth conductive pattern 28 is formed can be increased. Accordingly, it is possible to improve the interface resistance.

또한, 실리콘함유물질인 제3도전패턴(24)보다 금속함유물질인 금속함유물질인 제5도전패턴(29)의 체적이 크므로 제1도전구조물의 저항을 개선시킬 수 있다.In addition, since the volume of the fifth conductive pattern 29, which is a metal-containing material, is larger than the third conductive pattern 24, which is a silicon-containing material, the resistance of the first conductive structure can be improved.

도 3은 본 실시예가 적용된 반도체장치의 일부를 도시한 도면이다. 도 3은 메모리셀을 도시하고 있다.3 is a view showing a part of the semiconductor device to which the present embodiment is applied. 3 shows a memory cell.

도 3을 참조하면, 기판(201)에 소자분리영역(Isolation region, 202)에 의해 복수의 활성영역(Active region, 203)이 정의된다. 활성영역(203)을 가로지르는 게이트트렌치(Gate trench, 204)가 형성된다. 게이트트렌치(204) 표면에 게이트절연층(Gate dielectric, 도시 생략)이 형성된다. 게이트절연층 상에 게이트트렌치(204)를 부분적으로 매립하는 매립게이트전극(Buried gate electrode, 205)이 형성된다. 도시하지 않았으나, 기판(201)에는 소스영역 및 드레인영역이 형성된다. 매립게이트전극(205) 상에 실링층(Sealing layer, 206)이 형성된다. 매립게이트전극(205)과 교차하는 방향으로 연장된 비트라인(208)을 포함하는 비트라인구조물이 형성된다.Referring to FIG. 3, a plurality of active regions 203 are defined on a substrate 201 by an isolation region 202. A gate trench 204 crossing the active region 203 is formed. A gate insulating layer (not shown) is formed on the surface of the gate trench 204. A buried gate electrode 205 is formed on the gate insulating layer to partially fill the gate trench 204. Although not shown, a source region and a drain region are formed on the substrate 201. A sealing layer 206 is formed on the buried gate electrode 205. A bit line structure including a bit line 208 extending in a direction crossing the buried gate electrode 205 is formed.

비트라인구조물은 제1콘택플러그(207), 비트라인(208) 및 비트라인하드마스크(209)를 포함한다. 비트라인(208)은 제1콘택플러그(207)를 통해 활성영역(203)과 연결된다. 제1콘택플러그(207)는 층간절연층(Inter-Layer-Dielectric, 222)을 관통하여 활성영역(203)에 연결된다. 층간절연층(222)에 제1콘택홀(도 4a의 '207A' 참조)이 형성되고, 제1콘택홀(207A)에 제1콘택플러그(207)가 형성된다. 제1콘택플러그(207)는 비트라인콘택플러그(Bitline contact plug)라고 약칭된다.The bit line structure includes a first contact plug 207, a bit line 208 and a bit line hard mask 209. The bit line 208 is connected to the active region 203 through the first contact plug 207. The first contact plug 207 passes through the inter-layer dielectric 222 and is connected to the active region 203. A first contact hole (see '207A' in FIG. 4A) is formed in the interlayer insulating layer 222, and a first contact plug 207 is formed in the first contact hole 207A. The first contact plug 207 is abbreviated as a bitline contact plug.

다른 활성영역(203)에 연결되는 제2콘택플러그 및 제3콘택플러그(219)가 형성된다. 제2콘택플러그와 제3콘택플러그(219)는 스토리지노드콘택플러그(Storage node contact plug)라고 약칭된다. 제2콘택플러그는 분리층(214)에 형성된 제2콘택홀 내에 형성된다. 제2콘택플러그는 제1플러그(210), 오믹콘택층(211) 및 제2플러그(212)를 포함한다. 제1플러그(210)는 폴리실리콘을 포함하는 실리콘플러그이다. 제2플러그(212)와 제3콘택플러그(219)는 텅스텐을 포함하는 금속플러그이다. 오믹콘택층(211)은 제1플러그(210)와 제2플러그(212) 사이에 형성된다. 오믹콘택층(211)은 금속실리사이드층을 포함한다. 제2콘택플러그에서 제1플러그(210)가 차지하는 체적은 제2플러그(212)보다 작다. 이에 따라, 금속플러그인 제2플러그(212)에 의해 제2콘택플러그의 저항이 감소한다. 제1플러그(210)와 제2플러그(212) 사이에 오믹콘택층(211)을 형성하므로써 콘택저항이 감소한다. 제3콘택플러그(219)를 형성하므로써 스토리지노드(221)의 오버랩마진을 확보할 수 있다.A second contact plug and a third contact plug 219 connected to the other active region 203 are formed. The second and third contact plugs 219 are abbreviated as storage node contact plugs. The second contact plug is formed in the second contact hole formed in the separation layer 214. The second contact plug includes a first plug 210, an ohmic contact layer 211 and a second plug 212. The first plug 210 is a silicon plug including polysilicon. The second plug 212 and the third contact plug 219 are metal plugs containing tungsten. The ohmic contact layer 211 is formed between the first plug 210 and the second plug 212. The ohmic contact layer 211 includes a metal silicide layer. The volume occupied by the first plug 210 in the second contact plug is smaller than that of the second plug 212. Accordingly, the resistance of the second contact plug is reduced by the second plug 212 which is a metal plug. By forming the ohmic contact layer 211 between the first plug 210 and the second plug 212, the contact resistance is reduced. By forming the third contact plug 219, an overlap margin of the storage node 221 may be secured.

비트라인구조물과 제2콘택플러그 사이에 에어갭(213)이 형성된다. 에어갭(213)은 제1콘택플러그(207)의 측벽에 형성되면서, 비트라인(208)의 측벽에 형성되도록 수직하게 확장된다. 비트라인(208)의 측벽에서는 비트라인(208)의 측벽을 따라 평행하게 확장될 수 있다.An air gap 213 is formed between the bit line structure and the second contact plug. The air gap 213 is formed on the sidewall of the first contact plug 207 and extends vertically so as to be formed on the sidewall of the bit line 208. The sidewall of the bit line 208 may extend in parallel along the sidewall of the bit line 208.

에어갭(213)은 캡핑층(220) 및 제2스페이서(216)에 의해 캡핑된다. 에어갭(213)의 일부는 제2스페이서(216)에 의해 캡핑되고, 에어갭(213)의 나머지는 캡핑층(220)에 의해 캡핑된다.The air gap 213 is capped by the capping layer 220 and the second spacer 216. Part of the air gap 213 is capped by the second spacer 216, and the rest of the air gap 213 is capped by the capping layer 220.

제3콘택플러그(219) 상에 스토리지노드(221)를 포함하는 캐패시터가 연결된다. 스토리지노드(221)는 필라 형태(Pillar type)를 포함한다. 도시하지 않았으나, 스토리지노드(221) 상에 유전층 및 플레이트노드가 더 형성될 수 있다. 스토리지노드(221)는 필라형태 외에 실린더형태가 될 수도 있다. 다른 실시예에서, 제3콘택플러그(219) 상에 다양하게 구현된 메모리요소가 연결될 수 있다.A capacitor including the storage node 221 is connected to the third contact plug 219. The storage node 221 includes a pillar type. Although not shown, a dielectric layer and a plate node may be further formed on the storage node 221. The storage node 221 may have a cylinder shape in addition to a pillar shape. In another embodiment, memory elements implemented in various ways on the third contact plug 219 may be connected.

위와 같이, 메모리셀은 매립게이트전극(205)을 포함하는 매립게이트형 트랜지스터, 비트라인(208) 및 캐패시터를 포함한다. 트랜지스터와 비트라인(208)은 제1콘택플러그(207)에 의해 전기적으로 연결된다. 트랜지스터와 캐패시터는 제2콘택플러그 및 제3콘택플러그(219)에 의해 전기적으로 연결된다. 제2콘택플러그는 제1플러그(210), 오믹콘택층(211) 및 제2플러그(212)가 적층된 구조이다.As described above, the memory cell includes a buried gate transistor including a buried gate electrode 205, a bit line 208, and a capacitor. The transistor and the bit line 208 are electrically connected by a first contact plug 207. The transistor and the capacitor are electrically connected by the second contact plug and the third contact plug 219. The second contact plug has a structure in which the first plug 210, the ohmic contact layer 211, and the second plug 212 are stacked.

제2콘택플러그의 제2플러그(212)와 비트라인(208) 사이에 에어갭(213)이 형성된다. 따라서, 비트라인(208)과 제2콘택플러그간의 기생캐패시턴스가 감소한다. 또한, 제2콘택플러그의 제1플러그(210)와 제1콘택플러그(207) 사이에 에어갭(213)이 형성된다. 따라서, 제1콘택플러그(207)와 제2콘택플러그간의 기생캐패시턴스가 감소한다.An air gap 213 is formed between the second plug 212 of the second contact plug and the bit line 208. Accordingly, the parasitic capacitance between the bit line 208 and the second contact plug is reduced. In addition, an air gap 213 is formed between the first plug 210 and the first contact plug 207 of the second contact plug. Accordingly, the parasitic capacitance between the first contact plug 207 and the second contact plug is reduced.

도 4a는 도 3의 A-A'선에 따른 평면도이다. 도 4a를 참조하면, 제1콘택홀(207A)의 직경은 제1콘택플러그(207)의 선폭보다 더 크다. 따라서, 제1콘택플러그(207)의 측벽에 갭(gap)이 형성되고, 갭에 에어갭(213) 및 제1스페이서(215)가 형성된다. 결국, 제1콘택플러그(207)와 제1플러그(210) 사이에 제1스페이서(215)와 에어갭(213)을 포함하는 절연구조물이 형성된다. 4A is a plan view taken along line A-A' of FIG. 3. Referring to FIG. 4A, the diameter of the first contact hole 207A is larger than the line width of the first contact plug 207. Accordingly, a gap is formed on the sidewall of the first contact plug 207, and an air gap 213 and a first spacer 215 are formed in the gap. As a result, an insulating structure including a first spacer 215 and an air gap 213 is formed between the first contact plug 207 and the first plug 210.

도 4b는 도 3의 B-B'선에 따른 평면도이다. 도 4b를 참조하면, 비트라인(208)과 제2플러그(212) 사이에 제1스페이서(215), 에어갭(213), 제2스페이서(216) 및 제3스페이서(217)를 포함하는 절연구조물이 형성된다. 제3스페이서(217)는 제2플러그(212)의 측벽을 에워싸는 서라운딩 형태이다. 에어갭(213)은 비트라인(208)의 측벽에 평행하게 연장된 라인형태이다.4B is a plan view taken along line B-B' of FIG. 3. 4B, insulation including a first spacer 215, an air gap 213, a second spacer 216 and a third spacer 217 between the bit line 208 and the second plug 212 The structure is formed. The third spacer 217 has a type of surround surrounding the sidewall of the second plug 212. The air gap 213 has a line shape extending parallel to the sidewall of the bit line 208.

상술한 바에 따르면, 제1콘택플러그(207)와 제1플러그(210) 사이에 에어갭(213)이 형성된다. 아울러, 에어갭(213)은 비트라인(208)과 제2플러그(212) 사이에도 형성된다. 제1콘택플러그(207)와 제1플러그(210) 사이에는 '제1스페이서(215)-에어갭(213)'으로 이루어진 제1스페이서구조물(218A)이 형성된다. 제1스페이서(215)가 실리콘질화물을 포함하는 경우, 'Nitride-Air' 구조의 제1스페이서구조물(218A)이 형성된다. 비트라인(208)과 제2플러그(212) 사이에는 제1스페이서(215), 에어갭(213), 제2스페이서(216) 및 제3스페이서(217)로 이루어진 제2스페이서구조물(218B)이 형성된다. 제1스페이서(215), 제2스페이서(216) 및 제3스페이서(217)가 실리콘질화물을 포함하는 경우, 'Nitride-Air-Nitride-Nitride' 구조의 제2스페이서구조물(218B)이 형성된다. As described above, the air gap 213 is formed between the first contact plug 207 and the first plug 210. In addition, the air gap 213 is also formed between the bit line 208 and the second plug 212. Between the first contact plug 207 and the first plug 210, a first spacer structure 218A consisting of a'first spacer 215-an air gap 213' is formed. When the first spacer 215 includes silicon nitride, a first spacer structure 218A having a'Nitride-Air' structure is formed. Between the bit line 208 and the second plug 212, a second spacer structure 218B consisting of a first spacer 215, an air gap 213, a second spacer 216, and a third spacer 217 is formed. Is formed. When the first spacer 215, the second spacer 216, and the third spacer 217 contain silicon nitride, a second spacer structure 218B having a'Nitride-Air-Nitride-Nitride' structure is formed.

비트라인(208)의 양측벽에서 에어갭(213)의 높이가 다를 수 있다. 에어갭(213)의 높이 비대칭성은 캡핑층(220)에 의해 구현된다. 에어갭(213)의 상부는 서로 다른 구조물에 의해 캡핑된다. 에어갭(213)의 일부는 제2스페이서(216)에 의해 캡핑된다. 에어갭(213)의 나머지는 캡핑층(220)에 의해 캡핑된다. 제1스페이서(215), 제2스페이서(216) 및 캡핑층(220)이 실리콘질화물을 포함하는 경우, 실리콘질화물들에 의해 에어갭(213)이 캡핑된다.The height of the air gap 213 on both side walls of the bit line 208 may be different. The height asymmetry of the air gap 213 is implemented by the capping layer 220. The upper part of the air gap 213 is capped by different structures. A part of the air gap 213 is capped by the second spacer 216. The rest of the air gap 213 is capped by the capping layer 220. When the first spacer 215, the second spacer 216, and the capping layer 220 include silicon nitride, the air gap 213 is capped by silicon nitrides.

본 실시예에 따르면, 비트라인(208)과 스토리지노드콘택플러그 사이에 에어갭(213)을 형성함과 동시에 비트라인콘택플러그(207)와 스토리지노드콘택플러그 사이에 에어갭(213)을 형성하므로써, 기생캐패시턴스를 감소시킨다. 이에 따라, 메모리셀의 동작속도를 향상시킨다.According to this embodiment, by forming an air gap 213 between the bit line 208 and the storage node contact plug, and forming an air gap 213 between the bit line contact plug 207 and the storage node contact plug. , Reduce parasitic capacitance. Accordingly, the operation speed of the memory cell is improved.

한편, 본 실시예의 비교예로서, 비트라인과 스토리지노드콘택플러그 사이에만 에어갭이 형성될 수 있다. 또한, 다른 비교예로서, 비트라인콘택플러그와 스토리지노드콘택플러그 사이에만 에어갭이 형성될 수 있다. 그러나, 비교예들은 본 실시예보다 기생캐패시턴스 감소효과가 낮으므로 메모리셀의 동작속도를 향상시키는데 한계가 있다.Meanwhile, as a comparative example of the present embodiment, an air gap may be formed only between the bit line and the storage node contact plug. In addition, as another comparative example, an air gap may be formed only between the bit line contact plug and the storage node contact plug. However, since the comparative examples have a lower parasitic capacitance reduction effect than the present embodiment, there is a limit to improving the operating speed of the memory cell.

도 5a 내지 도 5o는 도 3에 도시된 메모리셀을 제조하는 방법의 일예를 도시한 도면이다. 5A to 5O are diagrams illustrating an example of a method of manufacturing the memory cell shown in FIG. 3.

도 5a에 도시된 바와 같이, 기판(41)에 소자분리영역(44)이 형성된다. 기판(41)은 실리콘 기판, 실리콘저마늄 기판 또는 SOI 기판을 포함할 수 있다. 기판(41)은 메모리셀영역(memory cell region)과 비메모리셀영역(Non-memory cell region)을 포함한다. 비메모리셀영역은 주변회로영역을 포함할 수 있다. 주변회로영역은 로직트랜지스터 등이 형성될 수 있다. 이하, 실시예는 메모리셀영역에서의 제조 방법에 대해 설명하기로 한다. 소자분리영역(44)은 STI(Shallow Trench Isolation) 공정을 통해 형성할 수 있다. 소자분리영역(44)은 소자분리트렌치(Isolation trench, 42)에 형성된다. 소자분리영역(44)에 의해 활성영역(43)이 정의된다. 활성영역(43)은 단축과 장축을 갖는 섬형태(Island type)가 될 수 있다. 복수의 활성영역(43)이 소자분리영역(44)에 의해 분리된다. 소자분리영역(44)은 측벽산화물(Wall oxide), 라이너(liner) 및 갭필물질(Gapfill material)을 순차적으로 형성할 수 있다. 라이너는 실리콘질화물(Silicon nitride), 실리콘산화물(Silicon oxide)을 포함할 수 있다. 실리콘질화물은 Si3N4를 포함할 수 있고, 실리콘산화물은 SiO2를 포함할 수 있다. 갭필물질은 스핀온절연물(Spin On Dielectric) 등의 실리콘산화물을 포함할 수 있다. 또한, 갭필물질은 실리콘질화물을 포함할 수 있으며, 이때, 실리콘질화물은 라이너(Liner)로 사용되는 실리콘질화물을 이용하여 갭필할 수 있다.As shown in FIG. 5A, an isolation region 44 is formed on the substrate 41. The substrate 41 may include a silicon substrate, a silicon germanium substrate, or an SOI substrate. The substrate 41 includes a memory cell region and a non-memory cell region. The non-memory cell area may include a peripheral circuit area. A logic transistor or the like may be formed in the peripheral circuit area. Hereinafter, the embodiment will be described with respect to the manufacturing method in the memory cell area. The device isolation region 44 may be formed through a shallow trench isolation (STI) process. The device isolation region 44 is formed in an isolation trench 42. The active region 43 is defined by the device isolation region 44. The active region 43 may have an island type having a short axis and a long axis. The plurality of active regions 43 are separated by the device isolation region 44. The device isolation region 44 may sequentially form a wall oxide, a liner, and a gapfill material. The liner may include silicon nitride and silicon oxide. Silicon nitride may include Si 3 N 4 , and silicon oxide may include SiO 2. The gap-fill material may include silicon oxide such as a spin-on dielectric. In addition, the gap-fill material may include silicon nitride, and in this case, the silicon nitride may be gap-filled using silicon nitride used as a liner.

매립게이트전극(46)을 포함한 트랜지스터가 형성된다. 기판(41)에 매립게이트전극(46)이 매립된다. 매립게이트전극(46)은 게이트트렌치(45) 내에 형성된다. 게이트트렌치(45)는 활성영역(43) 및 소자분리영역(44)을 식각하여 형성될 수 있다. 게이트트렌치(45)의 깊이는 소자분리영역(44)보다 더 얕다. 게이트트렌치(45)의 표면 상에 게이트절연층(미도시)이 형성될 수 있다. 게이트절연층은 열산화(Thermal oxidation)를 통해 형성될 수 있다. 게이트절연층 상에 매립게이트전극(46)이 리세스되어 형성된다. 매립게이트전극(46) 상에 실링층(47)이 형성된다. 매립게이트전극(46)은 게이트트렌치(45)를 갭필하도록 금속함유층을 형성한 후 에치백하여 형성할 수 있다. 금속함유층은 티타늄, 탄탈륨, 텅스텐 등의 금속을 주성분으로 하는 물질을 포함할 수 있다. 금속함유층은 탄탈륨질화물(TaN), 티타늄질화물(TiN), 텅스텐질화물(WN) 및 텅스텐(W)으로 이루어진 그룹 중에서 선택된 적어도 어느 하나를 포함할 수 있다. 예를 들어, 매립게이트전극(46)은 티타늄질화물, 탄탈륨질화물 또는 텅스텐을 단독으로 포함하거나, 티타늄질화물(TiN) 또는 탄탈륨질화물(TaN) 상에 텅스텐(W)을 적층하는 TiN/W 또는 TaN/W과 같은 2층 구조로 형성할 수 있다. 또한, 텅스텐질화물(WN) 상에 텅스텐(W)을 적층하는 WN/W의 2층 구조를 포함할 수 있다. 또한, 텅스텐층을 포함할 수 있으며, 이 외에 낮은 저항의 금속물질을 포함할 수 있다. 실링층(47)은 매립게이트전극(46) 상에서 게이트트렌치(45)를 갭필할 수 있다. 실링층(47)은 후속 공정으로부터 매립게이트전극(46)을 보호하는 역할을 수행할 수 있다. 실링층(47)은 절연물질을 포함할 수 있다. 실링층(47)은 실리콘질화물을 포함할 수 있다. 실링층(47) 형성후에 활성영역(43)에 소스영역 및 드레인영역(도시 생략)을 형성할 수 있다. 이로써, 매립게이트전극(46)을 포함하는 매립게이트형 트랜지스터가 형성된다.A transistor including the buried gate electrode 46 is formed. The buried gate electrode 46 is buried in the substrate 41. The buried gate electrode 46 is formed in the gate trench 45. The gate trench 45 may be formed by etching the active region 43 and the device isolation region 44. The depth of the gate trench 45 is shallower than that of the device isolation region 44. A gate insulating layer (not shown) may be formed on the surface of the gate trench 45. The gate insulating layer may be formed through thermal oxidation. The buried gate electrode 46 is formed by being recessed on the gate insulating layer. A sealing layer 47 is formed on the buried gate electrode 46. The buried gate electrode 46 may be formed by forming a metal-containing layer to gap-fill the gate trench 45 and then etching back. The metal-containing layer may include a material containing a metal such as titanium, tantalum, and tungsten as a main component. The metal-containing layer may include at least one selected from the group consisting of tantalum nitride (TaN), titanium nitride (TiN), tungsten nitride (WN), and tungsten (W). For example, the buried gate electrode 46 includes titanium nitride, tantalum nitride, or tungsten alone, or TiN/W or TaN/ in which tungsten (W) is stacked on titanium nitride (TiN) or tantalum nitride (TaN). It can be formed in a two-layer structure such as W. In addition, a two-layer structure of WN/W in which tungsten (W) is stacked on tungsten nitride (WN) may be included. In addition, a tungsten layer may be included, and in addition, a low resistance metal material may be included. The sealing layer 47 may gap-fill the gate trench 45 on the buried gate electrode 46. The sealing layer 47 may serve to protect the buried gate electrode 46 from a subsequent process. The sealing layer 47 may include an insulating material. The sealing layer 47 may include silicon nitride. After the sealing layer 47 is formed, a source region and a drain region (not shown) may be formed in the active region 43. As a result, a buried gate type transistor including the buried gate electrode 46 is formed.

다음으로, 층간절연층(48)이 형성된다. 층간절연층(48)을 식각하여 제1콘택홀(49)을 형성한다. 제1콘택홀(49)은 활성영역(43)의 일부분을 노출시킨다. 제1콘택홀(49)은 활성영역(43)의 중앙부분을 노출시키는 형태가 될 수 있다. 제1콘택홀(49)은 활성영역(43)의 단축의 폭보다 더 큰 직경을 갖는다. 따라서, 제1콘택홀(49)을 형성하기 위한 식각 공정에서 소자분리영역(44)의 일부도 식각될 수 있다. 제1콘택홀(49)에 의해 노출되는 활성영역(43)은 매립게이트형 트랜지스터의 소스영역 및 드레인영역 중 어느 하나의 영역을 포함한다. 제1콘택홀(49)은 비트라인콘택홀이라 약칭될 수 있다. Next, an interlayer insulating layer 48 is formed. The interlayer insulating layer 48 is etched to form a first contact hole 49. The first contact hole 49 exposes a portion of the active region 43. The first contact hole 49 may have a shape exposing the central portion of the active region 43. The first contact hole 49 has a diameter larger than the width of the minor axis of the active region 43. Accordingly, in the etching process for forming the first contact hole 49, a part of the device isolation region 44 may also be etched. The active region 43 exposed by the first contact hole 49 includes one of a source region and a drain region of the buried gate transistor. The first contact hole 49 may be abbreviated as a bit line contact hole.

제1콘택홀(49) 아래의 노출된 활성영역(43)이 리세스된다(도면부호 R 참조). 이에 따라, 비트라인콘택플러그가 연결될 활성영역(43)의 표면은 스토리지노드콘택플러그가 연결될 활성영역(43)의 표면보다 높이가 낮아진다.The exposed active area 43 under the first contact hole 49 is recessed (refer to reference numeral R). Accordingly, the surface of the active region 43 to which the bit line contact plug is to be connected is lower in height than the surface of the active region 43 to which the storage node contact plug is to be connected.

도 5b에 도시된 바와 같이, 예비 제1콘택플러그(50A)가 형성된다. 예비 제1콘택플러그(50A)의 형성 방법을 살펴보면 다음과 같다. 먼저, 제1콘택홀(49)을 채우는 폴리실리콘층을 형성한다. 다음으로, 층간절연층(48)이 표면이 노출되도록 폴리실리콘층이 평탄화된다.As shown in FIG. 5B, a preliminary first contact plug 50A is formed. A method of forming the preliminary first contact plug 50A will be described as follows. First, a polysilicon layer filling the first contact hole 49 is formed. Next, the polysilicon layer is planarized so that the surface of the interlayer insulating layer 48 is exposed.

도 5c에 도시된 바와 같이, 예비 제1콘택플러그(50A) 상에 제1도전층(51A)과 하드마스크층(52A)을 적층한다. 제1도전층(51A)은 텅스텐 등의 금속함유층을 포함한다. 하드마스크층(52A)은 실리콘질화물을 포함한다.5C, a first conductive layer 51A and a hard mask layer 52A are stacked on the preliminary first contact plug 50A. The first conductive layer 51A includes a metal-containing layer such as tungsten. The hard mask layer 52A contains silicon nitride.

도 5d에 도시된 바와 같이, 비트라인구조물을 형성한다. 예를 들어, 비트라인마스크(미도시)에 의해 하드마스크층(52A), 제1도전층(51A) 및 예비 제1콘택플러그(50A)가 식각된다. 이에 따라, 제1콘택플러그(50), 비트라인(51) 및 비트라인하드마스크층(52)이 형성된다.As shown in Fig. 5D, a bit line structure is formed. For example, the hard mask layer 52A, the first conductive layer 51A, and the preliminary first contact plug 50A are etched by a bit line mask (not shown). Accordingly, the first contact plug 50, the bit line 51 and the bit line hard mask layer 52 are formed.

제1콘택플러그(50)는 리세스된 활성영역(43) 상에 형성된다. 즉, 제1콘택홀(49) 내에 형성된다. 제1콘택플러그(50)는 제1콘택홀(49)의 직경보다 작은 선폭을 갖는다. 따라서, 제1콘택플러그(50) 주변에 측벽콘택홀(49A)이 형성된다. 측벽콘택홀(49A)은 제1콘택플러그(50)와 층간절연층(48) 사이에 갭(Gap)을 제공한다. 비트라인(51)은 텅스텐함유물질을 포함한다. 비트라인(51)은 텅스텐층을 포함할 수 있다. 비트라인하드마스크층(52)은 비트라인(51)을 보호하는 역할을 한다. 비트라인하드마스크층(52)은 절연물질을 포함한다. 비트라인하드마스크층(52)은 실리콘질화물을 포함할 수 있다. 제1콘택플러그(50)는 비트라인콘택플러그라고 약칭될 수 있다. 제1콘택홀(49)의 깊이를 최소화하여 예비 제1콘택플러그(50A) 식각시 잔류물을 제거한다.The first contact plug 50 is formed on the recessed active area 43. That is, it is formed in the first contact hole 49. The first contact plug 50 has a line width smaller than the diameter of the first contact hole 49. Accordingly, sidewall contact holes 49A are formed around the first contact plug 50. The sidewall contact hole 49A provides a gap between the first contact plug 50 and the interlayer insulating layer 48. The bit line 51 contains a tungsten-containing material. The bit line 51 may include a tungsten layer. The bit line hard mask layer 52 serves to protect the bit line 51. The bit line hard mask layer 52 includes an insulating material. The bit line hard mask layer 52 may include silicon nitride. The first contact plug 50 may be abbreviated as a bit line contact plug. By minimizing the depth of the first contact hole 49, residues are removed when the preliminary first contact plug 50A is etched.

상술한 바와 같이, 제1콘택플러그(50)가 형성되므로써 제1콘택홀(49)의 일부, 즉 측벽콘택홀(49A)이 오픈된다. 이는 제1콘택플러그(50)가 제1콘택홀(49)의 직경보다 더 작게 식각되기 때문이다.As described above, the first contact plug 50 is formed to open a part of the first contact hole 49, that is, the sidewall contact hole 49A. This is because the first contact plug 50 is etched to be smaller than the diameter of the first contact hole 49.

도시되지 않았으나, 비트라인구조물 형성시 비메모리셀영역의 기판(41) 상에 게이트구조물이 형성될 수 있다.Although not shown, a gate structure may be formed on the substrate 41 in the non-memory cell region when the bit line structure is formed.

도 5e에 도시된 바와 같이, 비트라인구조물 상에 제1스페이서층(53A)이 형성된다. 제1스페이서층(53A)은 비트라인구조물을 포함한 기판(41)의 전면에 형성된다. 제1스페이서층(53A)은 절연물질을 포함한다. 제1스페이서층(53A)은 실리콘질화물을 포함할 수 있다. 제1스페이서층(53A)은 측벽콘택홀(49A) 및 층간절연층(48) 상에 컨포멀하게 형성된다.5E, a first spacer layer 53A is formed on the bit line structure. The first spacer layer 53A is formed on the entire surface of the substrate 41 including the bit line structure. The first spacer layer 53A includes an insulating material. The first spacer layer 53A may include silicon nitride. The first spacer layer 53A is conformally formed on the sidewall contact hole 49A and the interlayer insulating layer 48.

제1스페이서층(53A) 상에 희생스페이서층(54A)이 형성된다. 희생스페이서층(54A)은 측벽콘택홀(49A)을 갭필하면서 형성될 수 있다. 희생스페이서층(54A)은 실리콘산화물을 포함한다.A sacrificial spacer layer 54A is formed on the first spacer layer 53A. The sacrificial spacer layer 54A may be formed while gap-filling the sidewall contact hole 49A. The sacrificial spacer layer 54A includes silicon oxide.

위와 같이, 제1콘택플러그(50)와 층간절연층(48) 사이의 측벽콘택홀(49A)에는 제1스페이서층(53A)과 희생스페이서층(54A)을 포함하는 이중 스페이서층(Double spacer layer)이 형성된다.As above, a double spacer layer including a first spacer layer 53A and a sacrificial spacer layer 54A in the sidewall contact hole 49A between the first contact plug 50 and the interlayer insulating layer 48 ) Is formed.

도 5f에 도시된 바와 같이, 희생스페이서(54)가 형성된다. 희생스페이서(54)는 희생스페이서층(54A)의 식각에 의해 형성된다. 에치백 공정에 의해 희생스페이서층(54A)이 식각될 수 있다. 이에 따라, 비트라인구조물의 측벽에 제1스페이서층(53A)을 사이에 두고 희생스페이서(54)가 형성된다. 희생스페이서(54)의 상부 높이는 비트라인도전구조물의 상부 표면보다 낮게 제어된다(도면부호 '54B' 참조). 층간절연층(48)의 표면에서 희생스페이서층(54A)이 제거된다.As shown in FIG. 5F, a sacrificial spacer 54 is formed. The sacrificial spacer 54 is formed by etching the sacrificial spacer layer 54A. The sacrificial spacer layer 54A may be etched by the etch back process. Accordingly, the sacrificial spacer 54 is formed on the sidewall of the bit line structure with the first spacer layer 53A therebetween. The upper height of the sacrificial spacer 54 is controlled to be lower than the upper surface of the bit line conductive structure (see reference numeral 54B). The sacrificial spacer layer 54A is removed from the surface of the interlayer insulating layer 48.

도 5g에 도시된 바와 같이, 희생스페이서(54) 상에 제2스페이서층(55A)이 형성된다. 제2스페이서층(55A)은 희생스페이서(54)를 포함한 전면에 형성된다. 제2스페이서층(55A)은 절연물질을 포함한다. 제2스페이서층(55A)은 실리콘산화물 또는 실리콘질화물을 포함할 수 있다. 이하, 실시예에서, 제2스페이서층(55A)은 실리콘질화물을 포함한다. 제2스페이서층(55A)에 의해 희생스페이서(54)가 외부로부터 밀폐된다. 즉, 제1스페이서층(53A)와 제2스페이서층(55A) 사이에 희생스페이서(54)가 위치하는 다중 스페이서층이 형성된다. 제1스페이서층(53A)과 제2스페이서층(55A)이 실리콘질화물을 포함하고, 희생스페이서(54)가 실리콘산화물을 포함하므로, NON 구조의 다중 스페이서층이 형성된다.As shown in FIG. 5G, a second spacer layer 55A is formed on the sacrificial spacer 54. The second spacer layer 55A is formed on the entire surface including the sacrificial spacer 54. The second spacer layer 55A includes an insulating material. The second spacer layer 55A may include silicon oxide or silicon nitride. Hereinafter, in an embodiment, the second spacer layer 55A includes silicon nitride. The sacrificial spacer 54 is sealed from the outside by the second spacer layer 55A. That is, a multi-spacer layer in which the sacrificial spacer 54 is positioned is formed between the first spacer layer 53A and the second spacer layer 55A. Since the first spacer layer 53A and the second spacer layer 55A contain silicon nitride and the sacrificial spacer 54 contains silicon oxide, a multi-spacer layer having a NON structure is formed.

제1스페이서층(53A), 희생스페이서층(54) 및 제2스페이서층(55A)의 두께를 최소화하여 후속 제2콘택홀의 오픈마진을 확보한다.The thicknesses of the first spacer layer 53A, the sacrificial spacer layer 54, and the second spacer layer 55A are minimized to secure an open margin of a subsequent second contact hole.

도 5h에 도시된 바와 같이, 희생층(56A)이 형성된다. 희생층(56A)은 비트라인구조물 사이에 갭필된다. 희생층(56A)은 실리콘산화물을 포함한다. 희생층(56A)은 스핀온절연층(SOD)을 포함할 수 있다. 희생층(56A)은 비트라인구조물 상부에서 제2스페이서층(55A)의 표면이 노출되도록 평탄화될 수 있다.5H, a sacrificial layer 56A is formed. The sacrificial layer 56A is gap-filled between the bit line structures. The sacrificial layer 56A includes silicon oxide. The sacrificial layer 56A may include a spin-on insulating layer (SOD). The sacrificial layer 56A may be planarized so that the surface of the second spacer layer 55A is exposed on the bit line structure.

도 5i에 도시된 바와 같이, 희생층(56A)에 예비 분리부(Pre-isolation part, 57)가 형성된다. 예비 분리부(57)는 비트라인구조물과 교차하는 방향의 마스크패턴(도시 생략)을 이용한 식각에 의해 형성된다.5I, a pre-isolation part 57 is formed in the sacrificial layer 56A. The preliminary separation part 57 is formed by etching using a mask pattern (not shown) in a direction crossing the bit line structure.

도 5j에 도시된 바와 같이, 예비 분리부(57)에 분리층(Isolation layer, 58)이 형성된다. 분리층(58)은 예비 분리부(57)를 갭필하도록 실리콘질화물을 형성한 후 평탄화하여 형성될 수 있다.As shown in FIG. 5J, an isolation layer 58 is formed in the preliminary separation portion 57. The separation layer 58 may be formed by forming a silicon nitride to gap-fill the preliminary separation portion 57 and then planarizing it.

도 5k에 도시된 바와 같이, 희생층(56A)이 제거된다. 이에 따라, 오픈부, 즉 제2콘택홀(59)이 형성된다. 제2콘택홀(59)은 분리층(58) 사이에 형성된다. 분리층(58)은 비트라인구조물 사이에 형성된다. 따라서, 비트라인구조물 사이에 제2콘택홀(59) 및 분리층(58)이 형성된다. 제2콘택홀(59)은 스토리지노드콘택홀이라 약칭될 수 있다.5K, the sacrificial layer 56A is removed. Accordingly, an open portion, that is, a second contact hole 59 is formed. The second contact hole 59 is formed between the separation layer 58. The separation layer 58 is formed between the bit line structures. Accordingly, the second contact hole 59 and the separation layer 58 are formed between the bit line structures. The second contact hole 59 may be abbreviated as a storage node contact hole.

도 5l에 도시된 바와 같이, 제2콘택홀(59)의 바텀부를 확장시킨다. 이를 위해 제2스페이서층(55A)과 제1스페이서층(53A)을 선택적으로 제거한다. 아울러, 희생스페이서(54)의 바텀부 및 층간절연층(48)을 일부 식각한다. 따라서, 제2콘택홀(59) 아래의 기판(41)이 노출된다. 비트라인구조물의 상부에서 제2스페이서층(55A)과 제1스페이서층(53A)이 제거된다. 제2콘택홀(59)의 바텀부는 식각선택비 차이에 의해 V 자형의 프로파일(도면부호 '60' 참조)을 가질 수 있다.As shown in FIG. 5L, the bottom portion of the second contact hole 59 is expanded. To this end, the second spacer layer 55A and the first spacer layer 53A are selectively removed. In addition, the bottom portion of the sacrificial spacer 54 and the interlayer insulating layer 48 are partially etched. Accordingly, the substrate 41 under the second contact hole 59 is exposed. The second spacer layer 55A and the first spacer layer 53A are removed from the top of the bit line structure. The bottom portion of the second contact hole 59 may have a V-shaped profile (refer to reference numeral '60') due to a difference in an etching selectivity.

비트라인(51)의 측벽에는 제1스페이서(53), 희생스페이서(54) 및 제2스페이서(55)를 포함하는 절연구조물이 형성된다. 제1콘택플러그(50)의 측벽에는 제1스페이서(53)와 희생스페이서(54)를 포함하는 절연구조물이 형성된다. 희생스페이서(54)의 바텀부는 제2콘택홀(59)에 의해 노출된다. 희생스페이서(54)의 중간부 및 탑부는 제2스페이서(55)에 의해 커버링된다.An insulating structure including a first spacer 53, a sacrificial spacer 54, and a second spacer 55 is formed on the sidewall of the bit line 51. An insulating structure including a first spacer 53 and a sacrificial spacer 54 is formed on a sidewall of the first contact plug 50. The bottom portion of the sacrificial spacer 54 is exposed through the second contact hole 59. The middle portion and the top portion of the sacrificial spacer 54 are covered by the second spacer 55.

후속하여, 제1플러그, 오믹콘택층 및 제2플러그를 포함하는 제2콘택플러그가 형성된다.Subsequently, a second contact plug including a first plug, an ohmic contact layer, and a second plug is formed.

이를 살펴보면 다음과 같다.This is as follows.

도 5m에 도시된 바와 같이, 제1플러그(61)가 형성된다. 제1플러그(61)는 제2콘택홀(59) 내부에 리세스되어 형성된다. 제1플러그(61)는 실리콘함유층을 포함할 수 있다. 제1플러그(61)는 폴리실리콘층을 포함할 수 있다. 폴리실리콘층은 불순물이 도핑될 수 있다. 제1플러그(61)는 기판(41)의 표면과 접촉된다. 제1플러그(61)는 비트라인(51)의 저부 표면에 근접하게 낮게 리세스된 높이를 가질 수 있다. 제1플러그(61)의 높이는 최대한 낮게 조절될 수 있다. 이는 제2콘택플러그에서 제1플러그(61)가 차지하는 체적(volume)을 최소화하기 위함이다. 따라서, 제2콘택플러그의 저항을 감소시킬 수 있다. 제1플러그(61)를 형성하기 전에 제2콘택홀(59)의 바텀부를 추가로 확장시키기 위한 딥아웃 공정(Dip-out process)을 진행하지 않아도 된다. 이에 따라, 제1플러그(61)에 보이드(Void)가 발생되는 것을 방지할 수 있고, 제1플러그(61)의 체적을 최소화할 수 있다. 또한, 딥아웃공정을 생략하므로써, 제1플러그(61)와의 페일(fail)을 방지할 수 있다. 제1플러그(61)는 100∼500Å의 두께를 갖는다.As shown in FIG. 5M, a first plug 61 is formed. The first plug 61 is formed by being recessed in the second contact hole 59. The first plug 61 may include a silicon-containing layer. The first plug 61 may include a polysilicon layer. The polysilicon layer may be doped with impurities. The first plug 61 is in contact with the surface of the substrate 41. The first plug 61 may have a height recessed low close to the bottom surface of the bit line 51. The height of the first plug 61 may be adjusted as low as possible. This is to minimize the volume occupied by the first plug 61 in the second contact plug. Therefore, it is possible to reduce the resistance of the second contact plug. Before the first plug 61 is formed, a dip-out process for additionally expanding the bottom portion of the second contact hole 59 is not required. Accordingly, generation of voids in the first plug 61 can be prevented, and the volume of the first plug 61 can be minimized. In addition, by omitting the deep-out process, failure with the first plug 61 can be prevented. The first plug 61 has a thickness of 100 to 500 Å.

도 5n에 도시된 바와 같이, 제3스페이서(62)가 형성된다. 제3스페이서(62)는 절연층(미도시)의 증착 및 식각에 의해 형성된다. 제3스페이서(62)로 사용되는 절연층은 제1플러그(61)를 포함한 전면에 컨포멀하게 형성된다. 제3스페이서(62)는 제1스페이서(53) 및 제2스페이서(55)와 동일 재료의 물질을 포함할 수 있다. 제3스페이서(62)는 실리콘질화물을 포함할 수 있다. 제3스페이서(62)를 형성하므로써 기생캐패시턴스를 더욱 감소시킨다. 즉, 제1스페이서층(53A), 희생스페이서층(54) 및 제2스페이서층(55A)의 두께를 감소시킴에 따라 기생캐패시턴스가 증가할 수 있으나, 제3스페이서(62)에 의해 기생캐패시턴스가 증가하는 것을 억제한다.As shown in FIG. 5N, a third spacer 62 is formed. The third spacer 62 is formed by depositing and etching an insulating layer (not shown). The insulating layer used as the third spacer 62 is conformally formed on the entire surface including the first plug 61. The third spacer 62 may include a material of the same material as the first spacer 53 and the second spacer 55. The third spacer 62 may include silicon nitride. By forming the third spacer 62, the parasitic capacitance is further reduced. That is, as the thickness of the first spacer layer 53A, the sacrificial spacer layer 54, and the second spacer layer 55A is reduced, the parasitic capacitance may increase, but the parasitic capacitance is reduced by the third spacer 62 Suppress the increase.

제3스페이서(62)를 형성할 때 또는 제3스페이서(62)를 형성한 후에, 제1플러그(61)의 표면을 일정 깊이 리세스시킬 수 있다(도면부호 '62A' 참조). 제1플러그(61)의 리세스된 표면은 'V' 자 모양을 가질 수 있다. 이는 후속 실리사이드층을 형성하기 위한 반응 면적을 증가시키기 위함이다.When the third spacer 62 is formed or after the third spacer 62 is formed, the surface of the first plug 61 may be recessed to a predetermined depth (refer to reference numeral '62A'). The recessed surface of the first plug 61 may have a'V' shape. This is to increase the reaction area for forming the subsequent silicide layer.

위와 같이, 제3스페이서(62)를 형성하므로써, 제1스페이서(53), 희생스페이서(54), 제2스페이서(55) 및 제3스페이서(62)를 포함하는 다중 스페이서 구조물이 비트라인구조물의 측벽에 형성된다.As above, by forming the third spacer 62, a multi-spacer structure including the first spacer 53, the sacrificial spacer 54, the second spacer 55, and the third spacer 62 is formed of the bit line structure. It is formed on the side wall.

도 5o에 도시된 바와 같이, 제1플러그(61)의 표면 상에 오믹콘택층(63)이 형성된다. 오믹콘택층(63)은 실리사이드층을 포함한다. 오믹콘택층(63)은 'CoSi2 상'의 코발트실리사이드를 포함할 수 있다. 오믹콘택층(63)을 형성하기 위해 코발층을 증착한 후 적어도 2회의 어닐링을 실시할 수 있다. 이후, 미반응 코발트층(Un-reacted coblat layer)이 제거될 수 있다.5O, an ohmic contact layer 63 is formed on the surface of the first plug 61. The ohmic contact layer 63 includes a silicide layer. The ohmic contact layer 63 is'CoSi 2 It may include a'phase' cobalt silicide. After depositing the cobalt layer to form the ohmic contact layer 63, annealing may be performed at least two times. Thereafter, the un-reacted coblat layer may be removed.

오믹콘택층(63) 상에 제2플러그(64)가 형성된다. 제2플러그(64)는 오믹콘택층(63) 상에서 제2콘택홀(59)의 나머지를 채우면서 형성된다. 제2플러그(64)는 금속함유층을 포함할 수 있다. 제2플러그(64)는 텅스텐을 함유하는 물질을 포함할 수 있다. 제2플러그(64)는 텅스텐층 또는 텅스텐화합물을 포함할 수 있다. 제2플러그(64)는 분리층(58)의 표면과 동일한 높이를 가질 수 있다.A second plug 64 is formed on the ohmic contact layer 63. The second plug 64 is formed on the ohmic contact layer 63 while filling the rest of the second contact hole 59. The second plug 64 may include a metal-containing layer. The second plug 64 may include a material containing tungsten. The second plug 64 may include a tungsten layer or a tungsten compound. The second plug 64 may have the same height as the surface of the separation layer 58.

위와 같이, 제2콘택홀(59) 내에는 제1플러그(61), 오믹콘택층(63) 및 제2플러그(64)를 포함하는 제2콘택플러그가 형성된다. 제3스페이서(62)는 제2플러그(64)의 측벽을 에워싸는 서라운딩 형태이다. 비트라인(51)과 제2플러그(64) 사이에는 제1스페이서(53), 희생스페이서(54), 제2스페이서(55) 및 제3스페이서(52)가 형성된다. 제1콘택플러그(50)와 제1플러그(61) 사이에는 제1스페이서(53)와 희생스페이서(54)가 형성된다. 제3스페이서(52)는 제2콘택플러그의 상부 측벽, 즉 제2플러그(64)의 측벽을 에워싸는 형태가 된다. 제1플러그(61), 오믹콘택층(63) 및 제2플러그(64)를 포함하는 제2콘택플러그는 '제1스토리지노드콘택플러그(First SNC Plug)'라고 약칭한다.As above, in the second contact hole 59, a second contact plug including the first plug 61, the ohmic contact layer 63, and the second plug 64 is formed. The third spacer 62 has a type of surround surrounding the sidewall of the second plug 64. Between the bit line 51 and the second plug 64, a first spacer 53, a sacrificial spacer 54, a second spacer 55, and a third spacer 52 are formed. A first spacer 53 and a sacrificial spacer 54 are formed between the first contact plug 50 and the first plug 61. The third spacer 52 has a shape surrounding the upper sidewall of the second contact plug, that is, the sidewall of the second plug 64. The second contact plug including the first plug 61, the ohmic contact layer 63, and the second plug 64 is abbreviated as a “first storage node contact plug”.

후속하여 에어갭을 형성한다.Subsequently, an air gap is formed.

도 6a 내지 도 6d는 메모리셀의 에어갭 형성 방법을 도시한 도면이다.6A to 6D are diagrams illustrating a method of forming an air gap in a memory cell.

도 6a에 도시된 바와 같이, 제3콘택플러그(65)가 형성된다. 제3콘택플러그(65)는 금속함유층을 포함한다. 제3콘택플러그(65)는 텅스텐을 함유하는 물질을 포함할 수 있다. 제3콘택플러그(65)는 텅스텐층 또는 텅스텐화합물을 포함할 수 있다. 제3콘택플러그(65)는 금속함유층의 적층 구조를 포함할 수도 있다. 제3콘택플러그(65)를 형성하기 위해 텅스텐층을 증착한 후 마스크패턴(65B)에 의해 텅스텐층을 식각할 수 있다.As shown in FIG. 6A, a third contact plug 65 is formed. The third contact plug 65 includes a metal-containing layer. The third contact plug 65 may include a material containing tungsten. The third contact plug 65 may include a tungsten layer or a tungsten compound. The third contact plug 65 may include a stacked structure of a metal-containing layer. After the tungsten layer is deposited to form the third contact plug 65, the tungsten layer may be etched by the mask pattern 65B.

제3콘택플러그(65)는 '제2스토리지노드콘택플러그(Second SNC Plug)'라고 약칭한다. 따라서, 본 실시예에 따른 스토리지노드콘택플러그는 제2콘택플러그와 제3콘택플러그(65)의 적층구조가 된다.The third contact plug 65 is abbreviated as a'second storage node contact plug (Second SNC Plug)'. Accordingly, the storage node contact plug according to the present embodiment has a stacked structure of the second contact plug and the third contact plug 65.

제3콘택플러그(65)는 부분적으로 제2플러그(64)와 오버랩된다. 따라서, 제3플러그(65)에 의해 제2플러그(64)의 일부 및 그 주변구조물이 노출된다. 즉, 다중스페이서의 탑부가 일부 노출된다. 제3플러그(65)에 의해 제1스페이서(53), 희생스페이서(54), 제2스페이서(55) 및 제3스페이서(52)의 일부가 노출된다.The third contact plug 65 partially overlaps the second plug 64. Accordingly, a part of the second plug 64 and its surrounding structures are exposed by the third plug 65. That is, a part of the top of the multiple spacer is exposed. Part of the first spacer 53, the sacrificial spacer 54, the second spacer 55, and the third spacer 52 is exposed by the third plug 65.

제3콘택플러그(65)의 에지에 자기정렬되도록 하여 제2플러그(64)를 일정 깊이 식각한다. 이때, 제3플러그(64)의 에지에 자기정렬되어 제1스페이서(53), 희생스페이서(54), 제2스페이서(55) 및 제3스페이서(62)가 식각된다. 또한, 분리층(58) 및 비트라인하드마스크층(52)의 일부도 일정 깊이 식각된다. 따라서, 리세스부(65A)가 형성된다. 평면상으로 볼 때, 제2플러그(64)의 일부는 제3플러그(65)에 의해 커버링되고, 리세스부(65A)에 의해 제2플러그(64)의 다른 일부가 노출된다. 리세스부(65A)를 형성하기 위한 식각 공정은 마스크패턴(65B)을 식각장벽으로 이용할 수 있다. 리세스부(65A)에 의해 희생스페이서(54)의 탑부가 노출된다.The second plug 64 is etched to a certain depth by self-aligning to the edge of the third contact plug 65. At this time, the first spacer 53, the sacrificial spacer 54, the second spacer 55, and the third spacer 62 are etched by self-alignment to the edge of the third plug 64. In addition, some of the separation layer 58 and the bit line hard mask layer 52 are etched to a predetermined depth. Accordingly, the recessed portion 65A is formed. When viewed in plan view, a part of the second plug 64 is covered by the third plug 65, and another part of the second plug 64 is exposed by the recessed portion 65A. In the etching process for forming the recess portion 65A, the mask pattern 65B may be used as an etching barrier. The top of the sacrificial spacer 54 is exposed by the recessed portion 65A.

도 6b에 도시된 바와 같이, 리세스부(65A) 아래에 노출된 희생스페이서(54)가 제거된다. 희생스페이서(54)를 제거하기 위해 딥아웃공정이 진행된다. 딥아웃공정은 세정 공정을 포함한다. 세정 공정은 희생스페이서(54)를 제거할 수 있는 습식케미컬을 이용한다. 습식케미컬에 의해 제3콘택플러그(65) 아래의 희생스페이서(54)도 제거된다. 스트립공정은 제3콘택플러그(65)의 식각후세정을 포함할 수 있고, 이로써 희생스페이서(54)를 제거하기 위한 추가 공정이 필요없다.As shown in FIG. 6B, the sacrificial spacer 54 exposed under the recess portion 65A is removed. In order to remove the sacrificial spacer 54, a deep-out process is performed. The deep-out process includes a cleaning process. The cleaning process uses a wet chemical capable of removing the sacrificial spacer 54. The sacrificial spacer 54 under the third contact plug 65 is also removed by wet chemical. The stripping process may include cleaning after etching of the third contact plug 65, so that an additional process for removing the sacrificial spacer 54 is not required.

딥아웃 공정에 의해 희생스페이서(54)가 제거되고, 희생스페이서(54)가 차지하고 있던 공간은 에어갭(66)으로 잔존한다. 에어갭(66)은 제1콘택플러그(50)의 주변에 형성됨과 동시에 비트라인(51)의 측벽을 따라 평행하게 형성될 수 있다. The sacrificial spacer 54 is removed by the deep-out process, and the space occupied by the sacrificial spacer 54 remains as the air gap 66. The air gap 66 may be formed around the first contact plug 50 and may be formed in parallel along the sidewall of the bit line 51.

이와 같이, 제1콘택플러그(50)의 주변은 물론 비트라인(51)의 주변에도 에어갭(66)이 형성된다. 따라서, 제1콘택플러그(50)와 제1플러그(61) 사이에는 '제1스페이서(53)-에어갭(66)'으로 이루어진 제1스페이서구조물(SP1)이 형성된다. 제1스페이서(53)가 실리콘질화물을 포함하므로, 'Nitride-Air' 구조의 제1스페이서구조물(SP1)이 형성된다. 비트라인(51)과 제2플러그(64) 사이에는 제1스페이서(53), 에어갭(66), 제2스페이서(55) 및 제3스페이서(62)로 이루어진 제2스페이서구조물(SP2)이 형성된다. 제1스페이서(53), 제2스페이서(55) 및 제3스페이서(62)가 실리콘질화물을 포함하므로, 'Nitride-Air-Nitride-Nitride' 구조의 제2스페이서구조물(SP2)이 형성된다. 제2스페이서구조물(SP2)에서 에어갭(66)의 일부분은 제1스페이서(53)와 제2스페이서(55)에 의해 캡핑된다.In this way, the air gap 66 is formed not only around the first contact plug 50 but also around the bit line 51. Accordingly, between the first contact plug 50 and the first plug 61, a first spacer structure SP1 consisting of a'first spacer 53-air gap 66' is formed. Since the first spacer 53 includes silicon nitride, the first spacer structure SP1 having a'Nitride-Air' structure is formed. Between the bit line 51 and the second plug 64, a second spacer structure SP2 consisting of a first spacer 53, an air gap 66, a second spacer 55, and a third spacer 62 is formed. Is formed. Since the first spacer 53, the second spacer 55, and the third spacer 62 contain silicon nitride, a second spacer structure SP2 having a'Nitride-Air-Nitride-Nitride' structure is formed. In the second spacer structure SP2, a part of the air gap 66 is capped by the first spacer 53 and the second spacer 55.

도 6c에 도시된 바와 같이, 마스크패턴(65B)이 제거된 후 캡핑층(67)이 형성된다. 캡핑층(67)은 절연물질을 포함한다. 캡핑층(67)은 스텝커버리지가 좋지 않은 물질을 포함할 수 있다. 예를 들어, 캡핑층(67)은 플라즈마화학기상증착법(PECVD)을 이용하여 형성될 수 있고, 이에 따라 에어갭(66)의 탑부가 막히도록 캡핑할 수 있다. 캡핑층(67)은 실리콘산화물 또는 실리콘질화물을 포함한다. 캡핑층(67)은 플라즈마화학기상증착법(PECVD)에 의한 실리콘질화물을 포함할 수 있다. 캡핑층(67)은 리세스부(65A)를 갭필하면서 에어갭(66)의 상부를 캡핑한다. 아울러, 제3콘택플러그(65)의 상부를 덮는다. 캡핑층(67)은 후속 식각 공정에서 식각정지층(Etch stop layer)으로 사용될 수 있다.6C, after the mask pattern 65B is removed, a capping layer 67 is formed. The capping layer 67 includes an insulating material. The capping layer 67 may include a material having poor step coverage. For example, the capping layer 67 may be formed by using a plasma chemical vapor deposition method (PECVD), and accordingly, the capping layer 67 may be capped so that the top portion of the air gap 66 is blocked. The capping layer 67 includes silicon oxide or silicon nitride. The capping layer 67 may include silicon nitride by plasma chemical vapor deposition (PECVD). The capping layer 67 caps the upper portion of the air gap 66 while gap-filling the recess portion 65A. In addition, the upper portion of the third contact plug 65 is covered. The capping layer 67 may be used as an etch stop layer in a subsequent etching process.

위와 같이, 에어갭(66)의 일부분은 제2스페이서(55)에 의해 캡핑되고, 에어갭(66)의 나머지 부분은 캡핑층(67)에 의해 캡핑된다.As above, a part of the air gap 66 is capped by the second spacer 55 and the remaining part of the air gap 66 is capped by the capping layer 67.

도 6d에 도시된 바와 같이, 제3콘택플러그(65) 상에 메모리요소(Memory element)가 형성된다. 메모리요소는 스토리지노드(68)를 포함한다. 일예로서, 스토리지노드(68)를 형성하기 위해, 캡핑층(67) 상에 몰드층(Mold layer, 도시 생략)을 형성하고, 몰드층과 캡핑층(67)을 식각하여 제3콘택플러그(65)를 노출시키는 오픈부를 형성한다. 이후, 오픈부 내에 스토리지노드(68)를 형성한 후, 몰드층을 스트립한다. 도시하지 않았으나, 스토리지노드(68) 상에 유전층 및 플레이트노드를 형성할 수 있다. 스토리지노드(68)는 필라형태이며, 다른 실시예에서 실린더 형태를 가질 수 있다. 제3플러그(65) 상에 스토리지노드(68)를 형성하므로써, 오버랩마진을 확보할 수 있다.As shown in FIG. 6D, a memory element is formed on the third contact plug 65. The memory element includes a storage node 68. As an example, in order to form the storage node 68, a mold layer (not shown) is formed on the capping layer 67, and the mold layer and the capping layer 67 are etched to form the third contact plug 65. ) To form an open part to expose. Thereafter, after forming the storage node 68 in the open portion, the mold layer is stripped. Although not shown, a dielectric layer and a plate node may be formed on the storage node 68. The storage node 68 has a pillar shape, and may have a cylinder shape in another embodiment. By forming the storage node 68 on the third plug 65, an overlap margin can be secured.

위와 같이, 기판(51)과 스토리지노드(68) 사이에 형성되는 스토리지노드콘택플러그는 제2콘택플러그와 제3콘택플러그(65)를 포함한다. 제2콘택플러그는 제1플러그(61)와 제2플러그(64)를 포함한다. 제1플러그(61)와 제2플러그(64) 사이에 오믹콘택층(63)이 형성된다.As above, the storage node contact plug formed between the substrate 51 and the storage node 68 includes a second contact plug and a third contact plug 65. The second contact plug includes a first plug 61 and a second plug 64. An ohmic contact layer 63 is formed between the first plug 61 and the second plug 64.

상술한 실시예에 따르면, 스토리지노드콘택플러그와 비트라인(51) 사이 및 제1콘택플러그(50)와 스토리지노드콘택플러그 사이에 에어갭(66)을 형성하므로써 기생캐패시턴스를 감소시킨다. 기생캐패시턴스가 감소하므로 센싱마진(Sensing margin)을 개선시킬 수 있다. According to the above-described embodiment, parasitic capacitance is reduced by forming the air gap 66 between the storage node contact plug and the bit line 51 and between the first contact plug 50 and the storage node contact plug. Since the parasitic capacitance is reduced, the sensing margin can be improved.

에어갭(66)이 비트라인(51)의 측벽에 평행하게 형성되므로, 스토리지노드콘택플러그의 면적을 증가시킬 수 있다. 즉, 스토리지노드콘택플러그의 측벽을 에워싸는 에어갭이 형성되이로써 콘택저항을 감소시킬 수 있다.Since the air gap 66 is formed parallel to the sidewall of the bit line 51, the area of the storage node contact plug can be increased. That is, the air gap surrounding the sidewall of the storage node contact plug is formed, thereby reducing the contact resistance.

오믹콘택층(63)에 의해 제1플러그(61)와 제2플러그(64)간의 접촉저항을 감소시킬 수 있고, 이에 따라 tWR(Write Recovery time)을 개선시켜 메모리셀의 동작속도를 향상시킬 수 있다.The ohmic contact layer 63 can reduce the contact resistance between the first plug 61 and the second plug 64, thereby improving the write recovery time (tWR) to improve the operation speed of the memory cell. have.

상술한 실시예들에 따른 반도체장치는 DRAM(Dynamic Random Access Memory)에 적용될 수 있으며, 이에 한정되지 않고 SRAM(Static Random Access Memory), 플래시메모리(Flash Memory), FeRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), PRAM(Phase Change Random Access Memory) 등의 메모리에 적용될 수 있다.The semiconductor device according to the above-described embodiments may be applied to a dynamic random access memory (DRAM), but is not limited thereto, but is not limited to SRAM (Static Random Access Memory), Flash memory, Ferroelectric Random Access Memory (FeRAM), MRAM It can be applied to memories such as (Magnetic Random Access Memory) and PRAM (Phase Change Random Access Memory).

도 7은 메모리 카드를 보여주는 개략도이다.7 is a schematic diagram showing a memory card.

도 7을 참조하면, 메모리 카드(300)는 제어기(310) 및 메모리(320)를 포함할 수 있다. 제어기(310) 및 메모리(320)는 전기적인 신호를 교환할 수 있다. 예를 들면, 제어기(310)의 명령에 따라서 메모리(320) 및 제어기(310)는 데이터를 주고받을 수 있다. 이에 따라, 메모리 카드(300)는 메모리(320)에 데이터를 저장하거나 또는 메모리(320)로부터 데이터를 외부로 출력할 수 있다. 메모리(320)는 앞서 설명한 바와 같은 에어갭을 포함하는 메모리셀을 포함할 수 있다. 이러한 메모리 카드(300)는 다양한 휴대용 기기의 데이터 저장 매체로 이용될 수 있다. 예를 들면, 메모리 카드(300)는 메모리 스틱 카드(memory stick card), 스마트 미디어 카드(smart media card, SM), 씨큐어 디지털 카드(secure digital, SD), 미니 씨큐어 디지털 카드(mini secure digital card, mini SD), 또는 멀티 미디어 카드(multi media card, MMC) 등을 포함할 수 있다.Referring to FIG. 7, the memory card 300 may include a controller 310 and a memory 320. The controller 310 and the memory 320 may exchange electrical signals. For example, the memory 320 and the controller 310 may exchange data according to a command of the controller 310. Accordingly, the memory card 300 may store data in the memory 320 or output data from the memory 320 to the outside. The memory 320 may include a memory cell including an air gap as described above. The memory card 300 may be used as a data storage medium for various portable devices. For example, the memory card 300 is a memory stick card, a smart media card (SM), a secure digital card (SD), a mini secure digital card, mini SD), or a multi media card (MMC).

도 8은 전자 시스템을 보여주는 블록도이다. 8 is a block diagram showing an electronic system.

도 8을 참조하면, 전자 시스템(400)은 프로세서(410), 입/출력 장치(430) 및 칩(420)을 포함할 수 있고, 이들은 버스(440)를 이용하여 서로 데이터 통신을 할 수 있다. 프로세서(410)는 프로그램을 실행하고, 전자 시스템(400)을 제어하는 역할을 할 수 있다. 입/출력 장치(430)는 전자 시스템(400)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 전자 시스템(400)은 입/출력 장치(430)를 이용하여 외부 장치, 예를 들면 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 칩(420)은 프로세서(410)의 동작을 위한 코드 및 데이터를 저장할 수 있고, 프로세스(410)에서 주어지는 동작을 일부 처리할 수 있다. 예를 들면, 칩(420)은 앞서 설명한 에어갭을 포함하는 메모리셀을 포함할 수 있다. 전자 시스템(400)은 칩(420)을 필요로 하는 다양한 전자 제어 장치를 구성할 수 있으며, 예를 들면 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 고상 디스크 (solid state disk: SSD), 가전 제품(household appliances) 등에 이용될 수 있다.Referring to FIG. 8, the electronic system 400 may include a processor 410, an input/output device 430 and a chip 420, and they may communicate data with each other using a bus 440. . The processor 410 may execute a program and control the electronic system 400. The input/output device 430 may be used to input or output data of the electronic system 400. The electronic system 400 is connected to an external device, for example, a personal computer or a network using the input/output device 430, and may exchange data with the external device. The chip 420 may store code and data for the operation of the processor 410 and may partially process an operation given in the process 410. For example, the chip 420 may include a memory cell including the air gap described above. The electronic system 400 may configure various electronic control devices requiring the chip 420, for example, a mobile phone, an MP3 player, a navigation, a solid state disk (SSD). ), household appliances, and the like.

전술한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The above-described invention is not limited by the above-described embodiments and the accompanying drawings, and it is common in the technical field to which the present invention pertains that various substitutions, modifications and changes are possible within the scope of the technical spirit of the present invention. It will be obvious to those with knowledge

41 : 기판 43 : 활성영역
44 : 소자분리영역 46 : 매립게이트전극
47 : 실링층 49 : 제1콘택홀
50 : 제1콘택플러그 51 : 비트라인
53 : 제1스페이서 55 : 제2스페이서
62 : 제3스페이서 59 : 제2콘택홀
61 : 제1플러그 63 : 오믹콘택층
64 : 제2플러그 66 : 에어갭
65 : 제3콘택플러그 67 : 캡핑층
SP1 : 제1스페이서구조물
SP2 : 제2스페이서구조물41: substrate 43: active area
44: device isolation region 46: buried gate electrode
47: sealing layer 49: first contact hole
50: first contact plug 51: bit line
53: first spacer 55: second spacer
62: 3rd spacer 59: 2nd contact hole
61: first plug 63: ohmic contact layer
64: second plug 66: air gap
65: third contact plug 67: capping layer
SP1: 1st spacer structure
SP2: 2nd spacer structure

Claims (20)

기판 상의 제1콘택플러그 및 상기 제1콘택플러그 상의 비트라인을 포함하는 복수의 비트라인구조물;
상기 제1콘택플러그 및 상기 비트라인의 측벽에 형성된 에어갭을 포함하는 스페이서구조물;
상기 비트라인구조물 사이에 형성되며 오픈부를 갖는 분리층;
상기 오픈부에 형성된 제2콘택플러그; 및
상기 제2콘택플러그 상의 메모리요소를 포함하되,
상기 제2콘택플러그는,
상기 제1콘택플러그에 인접하는 실리콘플러그;
상기 비트라인에 인접하여 상기 실리콘플러그 상에 형성된 제1금속플러그;
상기 실리콘플러그와 제1금속플러그 사이에 형성된 오믹콘택층을 포함하되,
상기 스페이서구조물은,
상기 제1콘택플러그와 제2콘택플러그 사이에 형성된 제1스페이서구조물; 및
상기 비트라인과 제2콘택플러그 사이에 형성된 제2스페이서구조물을 포함하고,
상기 제2스페이서구조물은,
상기 비트라인의 양측벽에 형성된 제1질화물스페이서;
상기 제1질화물스페이서의 측벽에 형성된 제2질화물스페이서; 및
상기 제2질화물스페이서에 접하며 상기 제2콘택플러그의 상부 측벽을 에워싸는 제3질화물스페이서를 포함하고,
상기 에어갭은 상기 제1질화물스페이서와 제2질화물스페이서 사이에 형성되는 반도체장치.
A plurality of bit line structures including a first contact plug on a substrate and a bit line on the first contact plug;
A spacer structure including an air gap formed on a sidewall of the first contact plug and the bit line;
A separation layer formed between the bit line structures and having an open portion;
A second contact plug formed in the open portion; And
Including a memory element on the second contact plug,
The second contact plug,
A silicon plug adjacent to the first contact plug;
A first metal plug formed on the silicon plug adjacent to the bit line;
Including an ohmic contact layer formed between the silicon plug and the first metal plug,
The spacer structure,
A first spacer structure formed between the first contact plug and the second contact plug; And
Including a second spacer structure formed between the bit line and the second contact plug,
The second spacer structure,
First nitride spacers formed on both side walls of the bit line;
A second nitride spacer formed on a sidewall of the first nitride spacer; And
A third nitride spacer in contact with the second nitride spacer and surrounding an upper sidewall of the second contact plug,
The air gap is formed between the first nitride spacer and the second nitride spacer.
 삭제delete ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈◈ Claim 3 was abandoned upon payment of the set registration fee.◈ 제1항에 있어서,
상기 제1스페이서구조물은 상기 제1콘택플러그의 양측벽에 형성된 제1질화물스페이서를 포함하고, 상기 에어갭은 상기 제1질화물스페이서와 제2콘택플러그 사이에 형성된 반도체장치.
The method of claim 1,
The first spacer structure includes a first nitride spacer formed on both side walls of the first contact plug, and the air gap is formed between the first nitride spacer and the second contact plug.
 삭제delete ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈◈Claim 5 was abandoned upon payment of the set registration fee.◈ 제1항에 있어서,
상기 제1질화물스페이서와 제2질화물스페이서는 상기 비트라인의 양측벽에서 서로 다른 높이를 갖는 반도체장치.
The method of claim 1,
The first nitride spacer and the second nitride spacer have different heights on both sidewalls of the bit line.
 ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈◈Claim 6 was abandoned upon payment of the set registration fee.◈ 제5항에 있어서,
상기 제1질화물스페이서와 제2질화물스페이서는 상기 비트라인의 일측벽에서 상기 에어갭의 탑부를 노출시키고, 상기 비트라인의 타측벽에서 상기 에어갭의 탑부를 캡핑하는 비대칭 구조인 반도체장치.
The method of claim 5,
The first nitride spacer and the second nitride spacer have an asymmetric structure in which a top portion of the air gap is exposed on one side wall of the bit line, and a top portion of the air gap is capped on the other side wall of the bit line.
 삭제delete ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈◈ Claim 8 was abandoned upon payment of the set registration fee. 제1항에 있어서,
상기 에어갭의 일부는 상기 비트라인의 양측벽을 따라 평행하게 연장된 라인형 구조인 반도체장치.
The method of claim 1,
A portion of the air gap has a line structure extending in parallel along both side walls of the bit line.
 삭제delete ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈◈ Claim 10 was abandoned upon payment of the set registration fee. 제1항에 있어서,
상기 제2콘택플러그와 메모리요소 사이의 제3콘택플러그를 더 포함하고,
상기 제3콘택플러그는 상기 제2콘택플러그, 에어갭 및 비트라인구조물의 일부에 오버랩된 반도체장치.
The method of claim 1,
Further comprising a third contact plug between the second contact plug and the memory element,
The third contact plug is partially overlapped with the second contact plug, the air gap, and the bit line structure.
 기판 상에 제1콘택플러그와 상기 제1콘택플러그 상의 비트라인을 포함하는 비트라인구조물을 형성하는 단계;
상기 비트라인구조물의 상부 및 측벽에 제1스페이서, 희생스페이서 및 제2스페이서를 포함하는 다층 스페이서를 형성하는 단계;
상기 다층 스페이서 상에 상기 제1콘택플러그 및 비트라인의 측벽을 노출시키는 콘택홀을 포함하는 분리층을 형성하는 단계;
상기 콘택홀에 상기 제1콘택플러그에 인접하는 제1플러그, 상기 제1플러그 상에서 상기 비트라인에 인접하는 제2플러그, 상기 제2스페이서에 접하여 상기 제2플러그의 측벽을 에워싸는 제3스페이서를 포함하는 제2콘택플러그를 형성하는 단계;
상기 희생스페이서가 노출되도록 상기 다층 스페이서를 부분 제거하는 단계; 및
상기 희생스페이서를 제거하여 상기 제1콘택플러그와 제1플러그 사이로부터 상기 비트라인과 제2플러그 사이까지 확장된 에어갭을 형성하는 단계
를 포함하는 반도체장치 제조 방법.
Forming a bit line structure including a first contact plug and a bit line on the first contact plug on a substrate;
Forming a multilayer spacer including a first spacer, a sacrificial spacer, and a second spacer on upper and sidewalls of the bit line structure;
Forming a separation layer including a contact hole exposing sidewalls of the first contact plug and the bit line on the multilayer spacer;
A first plug adjacent to the first contact plug in the contact hole, a second plug adjacent to the bit line on the first plug, and a third spacer in contact with the second spacer to surround the sidewall of the second plug. Forming a second contact plug;
Partially removing the multilayer spacer so that the sacrificial spacer is exposed; And
Forming an air gap extending from between the first contact plug and the first plug to between the bit line and the second plug by removing the sacrificial spacer
A method of manufacturing a semiconductor device comprising a.
 ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈◈ Claim 12 was abandoned upon payment of the set registration fee. 제11항에 있어서,
상기 희생스페이서가 노출되도록 상기 다층 스페이서를 부분 제거하는 단계는,
상기 제2콘택플러그 상에 상기 제2콘택플러그, 다층 스페이서 및 비트라인구조물의 일부를 동시에 오버랩하는 제3콘택플러그를 형성하는 단계; 및
상기 제3콘택플러그에 정렬되도록 상기 다층 스페이서를 부분 식각하는 단계
를 포함하는 반도체장치 제조 방법.
The method of claim 11,
Partially removing the multilayer spacer so that the sacrificial spacer is exposed,
Forming a third contact plug on the second contact plug that overlaps a portion of the second contact plug, the multilayer spacer, and the bit line structure at the same time; And
Partially etching the multilayer spacer to be aligned with the third contact plug
A method of manufacturing a semiconductor device comprising a.
 ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈◈ Claim 13 was abandoned upon payment of the set registration fee. 제12항에 있어서,
상기 에어갭을 형성하는 단계에서,
상기 에어갭의 일부는 상기 제3콘택플러그에 오버랩되면서 상기 제2스페이서에 의해 캡핑되도록 형성하고, 상기 에어갭의 나머지는 상기 제3콘택플러그에 비오버랩되어 노출되도록 형성하는 반도체장치 제조 방법.
The method of claim 12,
In the step of forming the air gap,
A semiconductor device manufacturing method wherein a portion of the air gap overlaps the third contact plug and is formed to be capped by the second spacer, and the rest of the air gap is formed to be exposed by non-overlapping the third contact plug.
 ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈◈ Claim 14 was abandoned upon payment of the set registration fee. 제13항에 있어서,
상기 에어갭을 형성하는 단계 이후에,
상기 에어갭의 나머지 및 상기 제3콘택플러그를 캡핑하는 캡핑층을 형성하는 단계를 더 포함하는 반도체장치 제조 방법.
The method of claim 13,
After the step of forming the air gap,
Forming a capping layer capping the rest of the air gap and the third contact plug.
 ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈◈ Claim 15 was abandoned upon payment of the set registration fee.◈ 제14항에 있어서,
상기 캡핑층을 형성하는 단계 이후에,
상기 캡핑층을 관통하여 상기 제3콘택플러그에 연결되는 스토리지노드를 포함하는 캐패시터를 형성하는 단계
를 더 포함하는 반도체장치 제조 방법.
The method of claim 14,
After the step of forming the capping layer,
Forming a capacitor including a storage node connected to the third contact plug through the capping layer
A method of manufacturing a semiconductor device further comprising a.
 ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈◈ Claim 16 was abandoned upon payment of the set registration fee. 제11항에 있어서,
상기 제1스페이서, 제2스페이서 및 제3스페이서는 실리콘질화물을 포함하고, 상기 희생스페이서는 실리콘산화물을 포함하는 반도체장치 제조 방법.
The method of claim 11,
The first spacer, the second spacer, and the third spacer include silicon nitride, and the sacrificial spacer includes silicon oxide.
 ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈◈ Claim 17 was abandoned upon payment of the set registration fee. 제11항에 있어서,
상기 비트라인구조물을 형성하는 단계는,
상기 기판 상에 층간절연층을 형성하는 단계;
상기 층간절연층을 식각하여 제1콘택홀을 형성하는 단계;
상기 제1콘택홀에 예비 제1콘택플러그를 매립하는 단계;
상기 예비 제1콘택플러그 상에 도전층을 형성하는 단계; 및
상기 콘택홀의 직경보다 작은 선폭을 갖도록 상기 도전층과 예비 제1콘택플러그를 식각하는 단계
를 포함하는 반도체장치 제조 방법.
The method of claim 11,
Forming the bit line structure,
Forming an interlayer insulating layer on the substrate;
Etching the interlayer insulating layer to form a first contact hole;
Burying a preliminary first contact plug in the first contact hole;
Forming a conductive layer on the preliminary first contact plug; And
Etching the conductive layer and the preliminary first contact plug to have a line width smaller than the diameter of the contact hole
A method of manufacturing a semiconductor device comprising a.
 ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈◈ Claim 18 was abandoned upon payment of the set registration fee.◈ 제11항에 있어서,
상기 비트라인구조물을 형성하는 단계 이전에,
상기 기판에 매립된 게이트전극을 포함하는 매립게이트형 트랜지스터를 형성하는 단계를 더 포함하는 반도체장치 제조 방법.
The method of claim 11,
Before the step of forming the bit line structure,
A method of manufacturing a semiconductor device further comprising the step of forming a buried gate type transistor including a gate electrode buried in the substrate.
 ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈◈ Claim 19 was abandoned upon payment of the set registration fee.◈ 제11항에 있어서,
상기 제2콘택플러그를 형성하는 단계는,
상기 콘택홀 내에 리세스된 상기 제1플러그를 형성하는 단계;
상기 제1플러그 상에 상기 콘택홀의 측벽을 덮는 상기 제3스페이서를 형성하는 단계;
상기 제1플러그의 표면 상에 오믹콘택층을 형성하는 단계;
상기 오믹콘택층 상에 상기 콘택홀을 매립하는 상기 제2플러그를 형성하는 단계
를 포함하는 반도체장치 제조 방법.
The method of claim 11,
Forming the second contact plug,
Forming the first plug recessed in the contact hole;
Forming the third spacer on the first plug to cover a sidewall of the contact hole;
Forming an ohmic contact layer on the surface of the first plug;
Forming the second plug filling the contact hole on the ohmic contact layer
A method of manufacturing a semiconductor device comprising a.
 ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈◈ Claim 20 was abandoned upon payment of the set registration fee. 제11항에 있어서,
상기 제2콘택플러그를 형성하는 단계에서,
상기 제1플러그는 실리콘플러그를 포함하고, 상기 제2플러그는 금속플러그를 포함하는 반도체장치 제조 방법.The method of claim 11,
In the step of forming the second contact plug,
The first plug includes a silicon plug, and the second plug includes a metal plug.
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