KR102225575B1 - Signal encryption device and signal encryption method - Google Patents

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Abstract

본 발명의 실시 예에 따른 신호 암호화 방법은, 대상 신호를 복수의 경로를 통해 전송할 수 있도록 병렬 처리한 복수의 병렬 입력 신호를 생성하는 단계; 상기 복수의 경로를 통해 입력되는 상기 복수의 병렬 입력 신호 중 적어도 하나의 병렬 입력 신호를 지연시키는 단계; 및 상기 적어도 하나의 병렬 입력 신호를 지연시킨 복수의 병렬 출력 신호를 포함하는 암호 신호를 전송하는 단계를 포함할 수 있다.A signal encryption method according to an embodiment of the present invention includes the steps of generating a plurality of parallel input signals processed in parallel so that a target signal can be transmitted through a plurality of paths; Delaying at least one parallel input signal among the plurality of parallel input signals input through the plurality of paths; And transmitting an encryption signal including a plurality of parallel output signals obtained by delaying the at least one parallel input signal.

Description

신호 암호화 장치 및 신호 암호화 방법{SIGNAL ENCRYPTION DEVICE AND SIGNAL ENCRYPTION METHOD}Signal encryption device and signal encryption method {SIGNAL ENCRYPTION DEVICE AND SIGNAL ENCRYPTION METHOD}

본 발명의 기술적 사상은 신호 암호화 장치 및 신호 암호화 장치의 신호 암호화 방법에 관한 것이다.The technical idea of the present invention relates to a signal encryption apparatus and a signal encryption method of the signal encryption apparatus.

네트워크 통신에서, 네트워크 보안은 중요한 요소이다. 시간과 장소의 구애 없이 획득 가능한 정보의 흐름은 언제나 제3자에 의한 탈취의 위험에 노출되어 있다.In network communication, network security is an important factor. The flow of information that can be obtained regardless of time and place is always exposed to the risk of hijacking by third parties.

이에 따라, 네트워크 통신에서는 신호를 보호하기 위해 신호를 암호화하여 전송하기도 한다. 신호 암호화 기술은, 통상적으로 일정한 수학 연산 조작을 통해 원정보를 변형하는 것이다. 모종의 방법으로 정보를 위장하고 정보의 내용을 은폐하는 것을 암호화라고 하고, 암호화할 정보는 평문(plain text)이라고 하며, 암호화된 이후의 메시지는 암호문(cipher text)라고 한다. 그리고 암호문을 평문으로 변환하는 과정은 복호화라고 한다.Accordingly, in network communication, a signal is encrypted and transmitted to protect the signal. The signal encryption technique is to transform original information through a certain mathematical operation. Encrypting the information and concealing the contents of the information in some way is called encryption, the information to be encrypted is called plain text, and the message after being encrypted is called cipher text. And the process of converting ciphertext to plaintext is called decryption.

이와 관련된 선행문헌으로는, 일본 공개특허공보 특개1999-341102호(1999.12.10 공개) 등이 있다.Prior literature related to this includes Japanese Unexamined Patent Application Publication No. 1999-341102 (published on December 10, 1999).

본 발명의 기술적 사상에 따른 신호 암호화 장치 및 신호 암호화 장치의 신호 암호화 방법은, 각 구성을 연결하는 선로의 중간에서 신호가 유출되어도 유출된 신호를 통해 원래 신호의 정보를 알 수 없도록 하는데 목적이 있다.The signal encryption apparatus and the signal encryption method of the signal encryption apparatus according to the technical idea of the present invention is to prevent information of the original signal from being known through the leaked signal even if a signal leaks in the middle of a line connecting each component. .

또한, 본 발명은 전체 경로 중 일부 경로의 신호 지연 및 복원을 이용하여 신호를 암호 처리하는데 목적이 있다.In addition, an object of the present invention is to encrypt a signal using signal delay and restoration of some of the entire paths.

또한, 본 발명은 수신단이 신호를 복호화하기 위한 정보를 송신단으로부터 수신하지 않고, 신호를 복호화하는데 목적이 있다.In addition, an object of the present invention is to allow a receiving end to decode a signal without receiving information for decoding a signal from a transmitting end.

본 발명의 기술적 사상에 의한 일 양태에 따른 신호 암호화 방법은, 대상 신호를 복수의 경로를 통해 전송할 수 있도록 병렬 처리한 복수의 병렬 입력 신호를 생성하는 단계; 상기 복수의 경로를 통해 입력되는 상기 복수의 병렬 입력 신호 중 적어도 하나의 병렬 입력 신호를 지연시키는 단계; 및 상기 적어도 하나의 병렬 입력 신호를 지연시킨 복수의 병렬 출력 신호를 포함하는 암호 신호를 전송하는 단계를 포함할 수 있다.A signal encryption method according to an aspect of the present invention includes the steps of generating a plurality of parallel input signals processed in parallel so that a target signal can be transmitted through a plurality of paths; Delaying at least one parallel input signal among the plurality of parallel input signals input through the plurality of paths; And transmitting an encryption signal including a plurality of parallel output signals obtained by delaying the at least one parallel input signal.

예시적인 실시예에 따르면, 상기 암호 신호를 하나의 경로를 통해 전송할 수 있도록, 상기 복수의 병렬 출력 신호를 직렬 처리한 직렬 암호 신호를 생성하는 단계를 더 포함할 수 있다.According to an exemplary embodiment, the method may further include generating a serial encryption signal obtained by serially processing the plurality of parallel output signals so that the encryption signal can be transmitted through one path.

예시적인 실시예에 따르면, 상기 적어도 하나의 병렬 입력 신호를 지연시키는 단계는, 상기 복수의 병렬 출력 신호 중 복수의 경로에 대응하는 적어도 일부의 병렬 출력 신호가 서로 다른 지연 시간을 갖도록 지연시키는 단계를 포함할 수 있다.According to an exemplary embodiment, the delaying of the at least one parallel input signal includes delaying at least some of the parallel output signals corresponding to a plurality of paths among the plurality of parallel output signals to have different delay times. Can include.

본 발명의 기술적 사상에 의한 일 양태에 따른 신호 암호화 장치는, 대상 신호를 복수의 경로를 통해 전송할 수 있도록 병렬 처리한 복수의 병렬 입력 신호를 생성하는 병렬화 모듈; 및 상기 복수의 경로를 통해 입력되는 상기 병렬 입력 신호 중 적어도 하나의 병렬 입력 신호를 지연시키고, 상기 적어도 하나의 병렬 입력 신호를 지연시킨 복수의 병렬 출력 신호를 포함하는 암호 신호를 전송하는 암호화 모듈을 포함할 수 있다.A signal encryption apparatus according to an aspect of the inventive concept includes: a parallelization module for generating a plurality of parallel input signals processed in parallel so that a target signal can be transmitted through a plurality of paths; And an encryption module for transmitting an encryption signal including a plurality of parallel output signals obtained by delaying at least one parallel input signal among the parallel input signals input through the plurality of paths and delaying the at least one parallel input signal. Can include.

예시적인 실시예에 따르면, 상기 암호 신호를 하나의 경로를 통해 전송할 수 있도록, 상기 복수의 병렬 출력 신호를 직렬 처리한 직렬 암호 신호를 생성하는 직렬화 모듈을 더 포함할 수 있다.According to an exemplary embodiment, a serialization module may further include a serialization module generating a serial encryption signal obtained by serially processing the plurality of parallel output signals so that the encryption signal can be transmitted through one path.

에시적인 실시예에 따르면, 상기 암호화 모듈은, 상기 복수의 병렬 출력 신호 중 복수의 경로에 대응하는 적어도 일부의 병렬 출력 신호가 서로 다른 지연 시간을 갖도록 지연시킬 수 있다.According to an exemplary embodiment, the encryption module may delay at least some parallel output signals corresponding to a plurality of paths among the plurality of parallel output signals to have different delay times.

본 발명의 기술적 사상에 의한 일 양태에 따른 신호 복호화 방법은, 복수의 경로를 통해 입력되는 암호 신호를 수신하는 단계; 상기 암호 신호에 포함된 복수의 병렬 출력 신호 중 적어도 하나의 병렬 출력 신호를 복원하기 위한 복원값을 분석하는 단계; 및 상기 분석된 복원값을 기초로, 상기 적어도 하나의 병렬 출력 신호의 지연을 복원한 복수의 병렬 신호를 생성하는 단계를 포함할 수 있다.A signal decoding method according to an aspect of the present invention includes the steps of: receiving an encryption signal input through a plurality of paths; Analyzing a restored value for restoring at least one parallel output signal from among a plurality of parallel output signals included in the encryption signal; And generating a plurality of parallel signals obtained by reconstructing a delay of the at least one parallel output signal based on the analyzed restored value.

예시적인 실시예에 따르면, 직렬 암호 신호를 수신하는 단계; 및 상기 수신된 직렬 암호 신호를 상기 복수의 경로를 통해 전송할 수 있도록 병렬 처리한 상기 암호 신호를 생성하는 단계를 더 포함할 수 있다.According to an exemplary embodiment, there is provided a method comprising: receiving a serial encryption signal; And generating the encrypted signal subjected to parallel processing so that the received serial encryption signal can be transmitted through the plurality of paths.

예시적인 실시예에 따르면, 상기 지연을 복원한 복수의 병렬 신호를 생성하는 단계는, 상기 복수의 병렬 출력 신호 중 서로 다른 지연 시간을 갖는, 적어도 일부의 병렬 출력 신호의 지연을 복원하는 단계를 포함할 수 있다.According to an exemplary embodiment, generating the plurality of parallel signals from which the delay is restored includes restoring delays of at least some parallel output signals having different delay times among the plurality of parallel output signals. can do.

예시적인 실시예에 따르면, 상기 복원된 적어도 하나의 병렬 신호의 복원 결과에 상응하는 결과값을 분석하는 단계; 및 상기 분석한 결과값을 기초로, 상기 복원된 적어도 하나의 병렬 신호를 다시 복원하는 단계를 더 포함할 수 있다.According to an exemplary embodiment, analyzing a result value corresponding to a restoration result of the at least one restored parallel signal; And restoring the restored at least one parallel signal again based on the analyzed result value.

예시적인 실시예에 따르면, 상기 복원값을 분석하는 단계는, 상기 복수의 병렬 출력 신호 각각의 신호 패턴을 분석하는 단계와, 상기 분석된 신호 패턴을 기초로, 상기 복수의 병렬 출력 신호 중 지연된 병렬 출력 신호 및 지연된 시간을 산출하는 단계를 포함할 수 있다.According to an exemplary embodiment, the analyzing of the restored value includes analyzing a signal pattern of each of the plurality of parallel output signals, and delayed parallel among the plurality of parallel output signals based on the analyzed signal pattern. It may include calculating the output signal and the delayed time.

예시적인 실시예에 따르면, 상기 복원값을 분석하는 단계는, 상기 복수의 병렬 출력 신호 중 적어도 하나의 병렬 출력 신호를 임의의 복원값으로 복원하는 단계와, 상기 임의의 복원값으로 복원된 상기 적어도 하나의 병렬 출력 신호를 포함하는 상기 암호 신호의 오차율을 분석하는 단계와, 상기 분석된 오차율을 기초로, 상기 복수의 병렬 출력 신호 중 지연된 병렬 출력 신호 및 지연된 시간을 산출하는 단계를 포함할 수 있다.According to an exemplary embodiment, the analyzing of the restored value includes restoring at least one parallel output signal among the plurality of parallel output signals to a random restored value, and the at least restored to the random restored value. Analyzing an error rate of the encryption signal including one parallel output signal, and calculating a delayed parallel output signal and a delayed time among the plurality of parallel output signals based on the analyzed error rate. .

본 발명의 기술적 사상에 의한 일 양태에 따른 신호 복호화 장치는, 복수의 경로를 통해 입력되는 암호 신호를 수신하고, 상기 암호 신호에 포함된 복수의 병렬 출력 신호 중 적어도 하나의 병렬 출력 신호를 복원하기 위한 복원값을 분석하며, 상기 분석된 복원값을 기초로, 상기 적어도 하나의 병렬 출력 신호의 지연을 복원한 복수의 병렬 신호를 생성하는 제1 복호화 모듈을 포함할 수 있다.A signal decoding apparatus according to an aspect according to the technical idea of the present invention receives an encryption signal input through a plurality of paths, and restores at least one parallel output signal from among a plurality of parallel output signals included in the encryption signal. And a first decoding module that analyzes the reconstructed value for and generates a plurality of parallel signals obtained by reconstructing the delay of the at least one parallel output signal based on the analyzed restoration value.

예시적인 실시예에 따르면, 직렬 암호 신호를 수신하고, 상기 수신된 직렬 암호 신호를 상기 복수의 경로를 통해 전송할 수 있도록 병렬 처리한 상기 암호 신호를 생성하는 병렬화 모듈을 더 포함할 수 있다.According to an exemplary embodiment, a parallelization module may further include a parallelization module that receives a serial encryption signal and generates the encryption signal processed in parallel so that the received serial encryption signal can be transmitted through the plurality of paths.

예시적인 실시예에 따르면, 상기 제1 복호화 모듈은, 상기 복수의 병렬 출력 신호 중 서로 다른 지연 시간을 갖는, 적어도 일부의 병렬 출력 신호의 지연을 복원할 수 있다.According to an exemplary embodiment, the first decoding module may restore delays of at least some of the parallel output signals having different delay times among the plurality of parallel output signals.

예시적인 실시예에 따르면, 상기 복원된 적어도 하나의 병렬 신호의 복원 결과의 상응하는 결과값을 분석하고, 상기 분석한 결과값을 기초로, 상기 복원된 적어도 하나의 병렬 신호를 다시 복원하는 제2 복호화 모듈을 더 포함할 수 있다.According to an exemplary embodiment, a second analyzing a corresponding result value of a restoration result of the restored at least one parallel signal, and restoring the restored at least one parallel signal again based on the analyzed result value. It may further include a decryption module.

예시적인 실시예에 따르면, 상기 제1 복호화 모듈은, 상기 복수의 병렬 출력 신호 각각의 신호 패턴을 분석하고, 상기 분석된 신호 패턴을 기초로, 상기 복수의 병렬 출력 신호 중 지연된 병렬 출력 신호 및 지연된 시간을 산출할 수 있다.According to an exemplary embodiment, the first decoding module analyzes a signal pattern of each of the plurality of parallel output signals, and based on the analyzed signal pattern, a delayed parallel output signal and a delayed parallel output signal among the plurality of parallel output signals Time can be calculated.

예시적인 실시예에 따르면, 상기 제1 복호화 모듈은, 상기 복수의 병렬 출력 신호 중 적어도 하나의 병렬 출력 신호를 임의의 복원값으로 복원하고, 상기 임의의 복원값으로 복원된 상기 적어도 하나의 병렬 출력 신호를 포함하는 상기 암호 신호의 오차율을 분석하며, 상기 분석된 오차율을 기초로 상기 복수의 병렬 출력 신호 중 지연된 병렬 출력 신호 및 지연된 시간을 산출할 수 있다.According to an exemplary embodiment, the first decoding module restores at least one parallel output signal among the plurality of parallel output signals to an arbitrary restored value, and the at least one parallel output restored to the arbitrary restored value. An error rate of the encryption signal including a signal is analyzed, and a delayed parallel output signal and a delayed time among the plurality of parallel output signals may be calculated based on the analyzed error rate.

본 발명의 기술적 사상에 의한 실시예들에 따른 신호 암호화 장치 및 신호 암호화 장치의 신호 암호화 방법은, 각 구성을 연결하는 선로의 중간에서 신호가 유출되어도 유출된 신호를 통해 원래 신호의 정보를 알 수 없도록 할 수 있다.In the signal encryption apparatus and the signal encryption method of the signal encryption apparatus according to embodiments according to the technical idea of the present invention, information of the original signal can be known through the leaked signal even if the signal leaks in the middle of a line connecting each component. Can be avoided.

또한, 본 발명은 일부 경로의 신호의 지연 및 복원을 이용하여 신호를 암호 처리할 수 있다.In addition, the present invention can encrypt a signal by using delay and restoration of signals of some paths.

또한, 본 발명은 수신단이 신호를 복호화하기 위한 정보를 송신단으로부터 수신하지 않고, 신호를 복호화할 수 있다.In addition, according to the present invention, the receiving end can decode the signal without receiving information for decoding the signal from the transmitting end.

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 일 실시예에 따른 분산 안테나 시스템에 대한 개념도이다.
도 2는 본 발명의 일 실시예에 따른 암호화 장치와 복호화 장치의 구성에 대한 블록도이다.
도 3은 본 발명의 다른 실시예에 따른 암호화 장치와 복호화 장치의 구성에 대한 블록도이다.
도 4는 본 발명의 제1 실시예에 따른 암호화 장치와 복호화 장치의 신호 암호화 방법 및 복호화 방법에 대한 예시도이다.
도 5는 본 발명의 제2 실시예에 따른 암호화 장치와 복호화 장치의 신호 암호화 방법 및 복호화 방법에 대한 예시도이다.
도 6은 본 발명의 제3 실시예에 따른 암호화 장치와 복호화 장치의 신호 암호화 방법 및 복호화 방법에 대한 예시도이다.
도 7은 본 발명의 제4 실시예에 따른 암호화 장치와 복호화 장치의 신호 암호화 방법 및 복호화 방법에 대한 예시도이다.A brief description of each drawing is provided in order to more fully understand the drawings cited in the detailed description of the present invention.
1 is a conceptual diagram of a distributed antenna system according to an embodiment of the present invention.
2 is a block diagram of an encryption device and a decryption device according to an embodiment of the present invention.
3 is a block diagram of a configuration of an encryption device and a decryption device according to another embodiment of the present invention.
4 is an exemplary diagram illustrating a signal encryption method and a decryption method of an encryption device and a decryption device according to the first embodiment of the present invention.
5 is an exemplary diagram illustrating a signal encryption method and a decryption method of an encryption device and a decryption device according to a second embodiment of the present invention.
6 is an exemplary diagram illustrating a signal encryption method and a decryption method of an encryption device and a decryption device according to a third embodiment of the present invention.
7 is an exemplary diagram illustrating a signal encryption method and a decryption method of an encryption device and a decryption device according to a fourth embodiment of the present invention.

본 발명의 기술적 사상은 다양한 변경을 가할 수 있고 여러 가지 실시 예를 가질 수 있는 바, 특정 실시 예들을 도면에 예시하고 이를 상세히 설명하고자 한다. 그러나, 이는 본 발명의 기술적 사상을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 기술적 사상의 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.The technical idea of the present invention is that various changes may be made and various embodiments may be provided, and specific embodiments will be illustrated in the drawings and described in detail. However, this is not intended to limit the technical idea of the present invention to a specific embodiment, it should be understood to include all changes, equivalents, or substitutes included in the scope of the technical idea of the present invention.

본 발명의 기술적 사상을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 본 명세서의 설명 과정에서 이용되는 숫자(예를 들어, 제1, 제2 등)는 하나의 구성요소를 다른 구성요소와 구분하기 위한 식별기호에 불과하다.In describing the technical idea of the present invention, if it is determined that a detailed description of a related known technology may unnecessarily obscure the subject matter of the present invention, a detailed description thereof will be omitted. In addition, numbers (eg, first, second, etc.) used in the description of the present specification are merely identification symbols for distinguishing one component from other components.

또한, 본 명세서에서, 일 구성요소가 다른 구성요소와 "연결된다" 거나 "접속된다" 등으로 언급된 때에는, 상기 일 구성요소가 상기 다른 구성요소와 직접 연결되거나 또는 직접 접속될 수도 있지만, 특별히 반대되는 기재가 존재하지 않는 이상, 중간에 또 다른 구성요소를 매개하여 연결되거나 또는 접속될 수도 있다고 이해되어야 할 것이다.In addition, in the present specification, when one component is referred to as "connected" or "connected" to another component, the one component may be directly connected or directly connected to the other component, but specially It should be understood that as long as there is no opposite substrate, it may be connected or may be connected via another component in the middle.

또한, 본 명세서에 기재된 "~부", "~기", "~자", "~모듈" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 프로세서(Processor), 마이크로 프로세서(Micro Processer), 마이크로 컨트롤러(Micro Controller), CPU(Central Processing Unit), GPU(Graphics Processing Unit), APU(Accelerate Processor Unit), DSP(Digital Signal Processor), ASIC(Application Specific Integrated Circuit), FPGA(Field Programmable Gate Array) 등과 같은 하드웨어나 소프트웨어 또는 하드웨어 및 소프트웨어의 결합으로 구현될 수 있다.In addition, terms such as "~ unit", "~ group", "~ character", and "~ module" described in the present specification mean a unit that processes at least one function or operation, which is a processor or a microcomputer. Processor (Micro Processer), Micro Controller, CPU (Central Processing Unit), GPU (Graphics Processing Unit), APU (Accelerate Processor Unit), DSP (Digital Signal Processor), ASIC (Application Specific Integrated Circuit), FPGA It can be implemented by hardware or software such as (Field Programmable Gate Array), or a combination of hardware and software.

또한, 본 명세서에서의 구성부들에 대한 구분은 각 구성부가 담당하는 주기능 별로 구분한 것에 불과함을 명확히 하고자 한다. 즉, 이하에서 설명할 2개 이상의 구성부가 하나의 구성부로 합쳐지거나 또는 하나의 구성부가 보다 세분화된 기능별로 2개 이상으로 분화되어 구비될 수도 있다. 그리고 이하에서 설명할 구성부 각각은 자신이 담당하는 주기능 이외에도 다른 구성부가 담당하는 기능 중 일부 또는 전부의 기능을 추가적으로 수행할 수도 있으며, 구성부 각각이 담당하는 주기능 중 일부 기능이 다른 구성부에 의해 전담되어 수행될 수도 있음은 물론이다.In addition, it is intended to clarify that the division of the constituent parts in the present specification is merely divided by the main function that each constituent part is responsible for. That is, two or more constituent parts to be described below may be combined into one constituent part, or one constituent part may be divided into two or more for each more subdivided function. In addition, each of the constituent units to be described below may additionally perform some or all of the functions of other constituent units in addition to its own main function, and some of the main functions of each constituent unit are different. It goes without saying that it can also be performed exclusively by.

그리고, 본 명세서에서는 분산 안테나 시스템(Distributed Antenna System, DAS)으로 설명을 하지만, 이에 한정되는 것은 아니며, 신호를 암호화하여 전송하고, 암호화된 신호를 수신하여 복호화하는 다양한 장치 및 여러가지 시스템에 적용될 수 있다.Further, in this specification, a description is given as a Distributed Antenna System (DAS), but the present disclosure is not limited thereto, and may be applied to various devices and systems that encrypt and transmit a signal and receive and decrypt the encrypted signal. .

이하, 본 발명의 기술적 사상에 따른 실시예들을 차례로 상세히 설명한다.Hereinafter, embodiments according to the technical idea of the present invention will be sequentially described in detail.

도 1은 본 발명의 일 실시예에 따른 분산 안테나 시스템에 대한 개념도이다.1 is a conceptual diagram of a distributed antenna system according to an embodiment of the present invention.

도 1을 참조하면, 분산 안테나 시스템(10, Distributed Antenna System)은 기지국(100), 허브(200) 및 복수의 중계기(300-1 내지 300-n)를 포함할 수 있다.Referring to FIG. 1, a distributed antenna system 10 may include a base station 100, a hub 200, and a plurality of repeaters 300-1 to 300 -n.

기지국(100)은 허브(200) 또는 복수의 중계기(300-3 내지 300-n)와 연결될 수 있다. 기지국(100)은 업 링크에 대응하는 신호를 허브(200) 또는 복수의 중계기(300-3 내지 300-n) 각각으로부터 수신할 수 있다. The base station 100 may be connected to the hub 200 or a plurality of repeaters 300-3 to 300-n. The base station 100 may receive a signal corresponding to the uplink from each of the hub 200 or a plurality of repeaters 300-3 to 300-n.

허브(200)는 기지국(100) 또는 복수의 중계기(300-1 및 300-2)와 연결될 수 있다. 허브(200)는 다운 링크에 대응하는 신호를 기지국(100)으로부터 수신할 수 있다. 또한, 허브(200)는 업 링크에 대응하는 신호를 복수의 중계기(300-1 및 300-2) 각각으로부터 수신할 수 있다. 그리고, 허브(200)는 업 링크에 대응하는 신호를 기지국(100)으로 전송할 수 있도록 신호 처리할 수 있다. 또한, 허브(200)는 다운 링크에 대응하는 신호를 복수의 중계기(300-1 및 300-2) 각각 또는 일부로 전송할 수 있도록 신호 처리할 수 있다. The hub 200 may be connected to the base station 100 or a plurality of repeaters 300-1 and 300-2. The hub 200 may receive a signal corresponding to the downlink from the base station 100. In addition, the hub 200 may receive a signal corresponding to the uplink from each of the plurality of repeaters 300-1 and 300-2. In addition, the hub 200 may process a signal to transmit a signal corresponding to the uplink to the base station 100. In addition, the hub 200 may process a signal so that a signal corresponding to the downlink can be transmitted to each or part of the plurality of repeaters 300-1 and 300-2.

복수의 중계기(300-1 내지 300-n) 각각은 기지국(100) 또는 허브(200)와 연결 될 수 있다. 복수의 중계기(300-1 내지 300-n) 각각은 다운 링크에 대응하는 신호를 기지국(100) 또는 허브(200)로부터 수신할 수 있다. 복수의 중계기(300-1 내지 300-n)는 헤드 엔드 유닛일 수 있고, 리모트 유닛일 수도 있다. Each of the plurality of repeaters 300-1 to 300 -n may be connected to the base station 100 or the hub 200. Each of the plurality of repeaters 300-1 to 300-n may receive a signal corresponding to the downlink from the base station 100 or the hub 200. The plurality of repeaters 300-1 to 300-n may be a head end unit or a remote unit.

이하, 도 2 내지 도 7에서는 설명의 편의를 위해 허브(200)와 제1 중계기(300-1)를 이용하여 설명하고 있지만, 이에 한정되는 것은 아니고, 기지국(100)과 허브(200) 사이의 신호 전송, 기지국(100)과 제4 중계기(300-4) 사이의 신호 전송 등에도 적용될 수 있음은 당연하다.Hereinafter, in FIGS. 2 to 7, the hub 200 and the first repeater 300-1 are used for the convenience of description, but are not limited thereto, and between the base station 100 and the hub 200 It is natural that it can be applied to signal transmission, signal transmission between the base station 100 and the fourth repeater 300-4, and the like.

또한, 도 2 내지 도 7에서는 설명의 편의를 위해 허브(200)에서 제1 중계기(300-1)로 신호를 전송하는 다운 링크를 기준으로 설명하고 있지만, 이에 한정되는 것도 아니며, 제1 중계기(300-1)에서 허브(200)로 신호를 전송하는 업 링크에서 본 발명의 기술적 사상이 적용될 수 있음은 당연하다.In addition, in FIGS. 2 to 7, for convenience of explanation, a downlink for transmitting a signal from the hub 200 to the first repeater 300-1 is described, but is not limited thereto, and the first repeater ( It is natural that the technical idea of the present invention can be applied in an uplink transmitting a signal from 300-1) to the hub 200.

도 2는 본 발명의 일 실시예에 따른 암호화 장치와 복호화 장치의 구성에 대한 블록도이다.2 is a block diagram of an encryption device and a decryption device according to an embodiment of the present invention.

우선, 암호화하는 구성, 즉, 허브(200)에 대해서 설명한다.First, the configuration for encryption, that is, the hub 200 will be described.

허브(200)는 병렬화 모듈(210) 및 암호화 모듈(320)을 포함할 수 있다.The hub 200 may include a parallelization module 210 and an encryption module 320.

병렬화 모듈(210)은 기지국(100)으로부터 대상 신호(410)를 수신할 수 있다. 여기서, 대상 신호(410)는 기지국(100)에서 허브(200)로 전송되는 신호로, 암호화 대상인 신호를 의미할 수 있다.The parallelization module 210 may receive the target signal 410 from the base station 100. Here, the target signal 410 is a signal transmitted from the base station 100 to the hub 200 and may mean a signal to be encrypted.

병렬화 모듈(210)은 수신되는 대상 신호(410)를 병렬 처리하여 복수 개의 경로 각각에 대응하는 복수 개의 병렬 입력 신호(430-1 ~ 430-n)를 생성할 수 있다.The parallelization module 210 may generate a plurality of parallel input signals 430-1 to 430-n corresponding to each of a plurality of paths by processing the received target signal 410 in parallel.

암호화 모듈(230)은 복수 개의 경로를 통해 생성된 복수 개의 병렬 입력 신호(430-1 ~ 430-n)를 수신할 수 있다. 암호화 모듈(230)은 수신되는 복수 개의 병렬 입력 신호(430-1 ~ 430-n)를 암호화하여 복수 개의 병렬 출력 신호(450-1 ~ 450-n)를 생성할 수 있다. 복수 개의 병렬 출력 신호(450-1 ~ 450-n) 전체는 암호 신호(450)라 표현될 수 있다. 여기서, 암호화 모듈(230) 또는 허브(200)는 제1 중계기(300-1)에 암호 신호(450)를 전송하기 위한 구성을 포함할 수 있다. 예를 들면, 암호화 모듈(230)은 복수 개의 병렬 입력 신호(430-1 ~ 430-n) 중 적어도 하나를 지연시킨, 암호화된 복수 개의 병렬 출력 신호(450-1 ~ 450-n)를 출력할 수 있다. 암호화하는 방법에 대한 구체적인 내용은 이후 도 4 내지 도 7과 함께 상세하게 설명한다.The encryption module 230 may receive a plurality of parallel input signals 430-1 to 430-n generated through a plurality of paths. The encryption module 230 may generate a plurality of parallel output signals 450-1 to 450-n by encrypting a plurality of received parallel input signals 430-1 to 430-n. All of the plurality of parallel output signals 450-1 to 450 -n may be expressed as an encryption signal 450. Here, the encryption module 230 or the hub 200 may include a configuration for transmitting the encryption signal 450 to the first repeater 300-1. For example, the encryption module 230 may output a plurality of encrypted parallel output signals 450-1 to 450-n by delaying at least one of the plurality of parallel input signals 430-1 to 430-n. I can. Details of the encryption method will be described in detail later with reference to FIGS. 4 to 7.

다음으로, 복호화하는 구성, 즉, 제1 중계기(300-1)에 대해서 설명한다.Next, the structure for decoding, that is, the first repeater 300-1 will be described.

제1 중계기(300-1)는 제1 복호화 모듈(330)을 포함할 수 있다.The first repeater 300-1 may include a first decoding module 330.

제1 복호화 모듈(330)은 복수 개의 경로를 통해 복수 개의 병렬 출력 신호(450-1 ~ 450-n)를 수신할 수 있다. 제1 복호화 모듈(330)은 수신되는 복수 개의 병렬 출력 신호(450-1 ~ 450-n)를 복호화하여 복수 개의 병렬 신호(470-1 ~ 470-n)를 생성할 수 있다. 예를 들면, 제1 복호화 모듈(330)은 수신하는 복수 개의 병렬 출력 신호(450-1 ~ 450-n) 중 지연된 적어도 하나의 병렬 출력 신호의 시간을 복원시킨 복수 개의 병렬 신호(470-1 ~ 470-n)를 출력 할 수 있다. 복호화하는 방법에 대한 구체적인 내용은 이후 도 4 내지 도 7과 함께 상세하게 설명한다.The first decoding module 330 may receive a plurality of parallel output signals 450-1 to 450 -n through a plurality of paths. The first decoding module 330 may generate a plurality of parallel signals 470-1 to 470-n by decoding a plurality of received parallel output signals 450-1 to 450-n. For example, the first decoding module 330 may restore the time of at least one delayed parallel output signal among a plurality of parallel output signals 450-1 to 450-n received. 470-n) can be printed. Details of the decoding method will be described in detail later with reference to FIGS. 4 to 7.

도 3은 본 발명의 다른 실시예에 따른 암호화 장치와 복호화 장치의 구성에 대한 블록도이다.3 is a block diagram of a configuration of an encryption device and a decryption device according to another embodiment of the present invention.

먼저 암호화하는 구성, 즉, 허브(200)에 대해 설명한다.First, an encryption configuration, that is, the hub 200 will be described.

허브(200)는 병렬화 모듈(210), 암호화 모듈(230) 및 직렬화 모듈(250)을 포함할 수 있다.The hub 200 may include a parallelization module 210, an encryption module 230, and a serialization module 250.

병렬화 모듈(210)은 기지국(100)으로부터 대상 신호(410)를 수신할 수 있다. 병렬화 모듈(210)은 수신되는 대상 신호(410)를 병렬 처리하여 복수 개의 경로 각각에 대응하는 복수 개의 병렬 입력 신호(430-1 ~ 430-n)를 생성할 수 있다.The parallelization module 210 may receive the target signal 410 from the base station 100. The parallelization module 210 may generate a plurality of parallel input signals 430-1 to 430-n corresponding to each of a plurality of paths by processing the received target signal 410 in parallel.

암호화 모듈(230)은 복수 개의 경로를 통해 생성된 복수 개의 병렬 입력 신호(430-1 ~ 430-n)를 수신할 수 있다. 암호화 모듈(230)은 수신되는 복수 개의 병렬 입력 신호(430-1 ~ 430-n)를 암호화하여 복수 개의 병렬 출력 신호(450-1 ~ 450-n)를 생성할 수 있다. 예를 들면, 암호화 모듈(230)은 복수 개의 병렬 입력 신호(430-1 ~ 430-n) 중 적어도 하나를 지연시킨, 암호화된 복수 개의 병렬 출력 신호(450-1 ~ 450-n)를 생성할 수 있다. 여기서, 암호화하는 방법에 대한 구체적인 내용은 이후 도 4 내지 도 7과 함께 상세하게 설명한다.The encryption module 230 may receive a plurality of parallel input signals 430-1 to 430-n generated through a plurality of paths. The encryption module 230 may generate a plurality of parallel output signals 450-1 to 450-n by encrypting a plurality of received parallel input signals 430-1 to 430-n. For example, the encryption module 230 may generate a plurality of encrypted parallel output signals 450-1 to 450-n by delaying at least one of the plurality of parallel input signals 430-1 to 430-n. I can. Here, specific details of the encryption method will be described in detail later with reference to FIGS.

직렬화 모듈(250)은 생성된 복수의 병렬 출력 신호(450-1 ~ 450-n)를 수신할 수 있다. 직렬화 모듈(250)은 수신된 암호 신호(450)를 직렬 처리하여 하나의 경로를 통해 전송 할 수 있는 직렬 암호 신호(455)를 생성할 수 있다. 직렬화 모듈(250) 또는 허브(200)는 제1 중계기(300-1)에 직렬 암호 신호(455)를 전송하기 위한 구성을 포함할 수 있다.The serialization module 250 may receive a plurality of generated parallel output signals 450-1 to 450-n. The serialization module 250 may serially process the received encryption signal 450 to generate a serial encryption signal 455 that can be transmitted through one path. The serialization module 250 or the hub 200 may include a configuration for transmitting the serial encryption signal 455 to the first repeater 300-1.

다음으로, 복호화 구성, 즉, 제1 중계기(300-1)에 대해 설명한다.Next, the decoding configuration, that is, the first repeater 300-1 will be described.

제1 중계기(300-1)는 병렬화 모듈(310) 및 제1 복호화 모듈(330)을 포함할 수 있다.The first repeater 300-1 may include a parallelization module 310 and a first decoding module 330.

병렬화 모듈(310)은 허브(200)로부터 직렬 암호 신호(455)를 수신할 수 있다. 병렬화 모듈(310)은 수신되는 직렬 암호 신호(455)를 병렬 처리하여 복수 개의 경로 각각에 대응하는 복수 개의 병렬 출력 신호(450-1 ~ 450-n)를 생성할 수 있다.The parallelization module 310 may receive a serial encryption signal 455 from the hub 200. The parallelization module 310 may parallelize the received serial encryption signal 455 to generate a plurality of parallel output signals 450-1 to 450-n corresponding to each of the plurality of paths.

제1 복호화 모듈(330)은 복수 개의 경로를 통해 복수 개의 병렬 출력 신호(450-1 ~ 450-n)를 수신할 수 있다. 제1 복호화 모듈(330)은 수신되는 복수 개의 병렬 출력 신호(450-1 ~ 450-n)를 복호화하여 복수 개의 병렬 신호(470-1 ~ 470-n)를 생성할 수 있다. 예를 들어, 제1 복호화 모듈(330)은 수신되는 복수 개의 병렬 출력 신호(450-1 ~ 450-n) 중 암호화된 적어도 하나의 병렬 출력 신호를 복원할 수 있고, 복원된 병렬 출력 신호를 포함하는 병렬 신호(470-1 ~ 470-n)를 출력할 수 있다. 여기서, 제1 복호화 모듈(330)의 암호화된 병렬 출력 신호 복원은 암호화 모듈(230)에서 시간이 지연된 병렬 출력 신호의 지연을 복원하는 것을 의미할 수 있다. 복호화하는 방법에 대한 구체적인 내용은 이후 도 4 내지 도 7과 함께 상세하게 설명한다.The first decoding module 330 may receive a plurality of parallel output signals 450-1 to 450 -n through a plurality of paths. The first decoding module 330 may generate a plurality of parallel signals 470-1 to 470-n by decoding a plurality of received parallel output signals 450-1 to 450-n. For example, the first decryption module 330 may restore at least one encrypted parallel output signal among a plurality of received parallel output signals 450-1 to 450-n, and includes a restored parallel output signal. Parallel signals 470-1 to 470-n may be output. Here, restoring the encrypted parallel output signal by the first decryption module 330 may mean restoring the delay of the parallel output signal delayed in time by the encryption module 230. Details of the decoding method will be described in detail later with reference to FIGS. 4 to 7.

이하, 도 4 내지 도 7에서는 설명의 편의를 위해 대상 신호(410 또는 A)를 8개의 경로를 통해 전송할 수 있도록 병렬 처리하는 것으로 표현되어 있지만, 이에 한정하는 것은 아니며, 경로의 개수는 본 발명의 기술적 사상에 영향이 없음은 당연하다.Hereinafter, in FIGS. 4 to 7, for convenience of explanation, the target signal 410 or A is expressed as parallel processing so that it can be transmitted through eight paths, but the number of paths is not limited thereto. It is natural that there is no influence on the technical idea.

본 발명의 다양한 실시예에 따르면, 암호화 장치는 하나의 병렬 입력 신호를 지연시켜 암호화할 수 있고, 복호화 장치는 해당 병렬 입력 신호를 복호화 할 수 있다. 이하 상세하게 설명한다.According to various embodiments of the present invention, the encryption device may encrypt one parallel input signal by delaying it, and the decryption device may decrypt the corresponding parallel input signal. It will be described in detail below.

도 4는 본 발명의 제1 실시예에 따른 암호화 장치와 복호화 장치의 신호 암호화 방법 및 복호화 방법에 대한 예시도이다.4 is an exemplary diagram illustrating a signal encryption method and a decryption method of an encryption device and a decryption device according to the first embodiment of the present invention.

도 4를 참조하면, 허브(200)는 병렬화 모듈(210)을 통해 대상 신호(A)를 기지국(100)으로부터 수신할 수 있다. 병렬화 모듈(210)은 수신된 대상 신호(A)를 병렬 처리하여 복수 개의 병렬 입력 신호(A1 내지 A8)를 생성할 수 있다. 암호화 모듈(230)은 생성된 복수 개의 병렬 입력 신호(A1 내지 A8) 중 적어도 하나의 병렬 입력 신호를 지연시킨 복수 개의 병렬 출력 신호(A1' 내지 A8')를 포함하는 암호 신호를 생성할 수 있다.Referring to FIG. 4, the hub 200 may receive a target signal A from the base station 100 through the parallelization module 210. The parallelization module 210 may generate a plurality of parallel input signals A 1 to A 8 by processing the received target signal A in parallel. The encryption module 230 generates an encryption signal including a plurality of parallel output signals A 1 ′ to A 8 ′ delaying at least one parallel input signal of the generated plurality of parallel input signals A 1 to A 8. Can be generated.

예를 들어, 허브(200)는 기지국(100)으로부터 수신한 대상 신호(A)를 병렬 처리하여 복수 개의 병렬 입력 신호(A1 내지 A8)를 생성할 수 있다. 그리고, 허브(200)는 제2 병렬 입력 신호(A2)를 지연시킬 수 있다. 허브(200)는 지연된 제2 병렬 출력 신호(A2')를 포함하는 복수 개의 병렬 출력 신호(A1' 내지 A8')를 생성할 수 있다.For example, the hub 200 may generate a plurality of parallel input signals A 1 to A 8 by parallel processing the target signal A received from the base station 100. In addition, the hub 200 may delay the second parallel input signal A 2. The hub 200 may generate a plurality of parallel output signals A 1 ′ to A 8 ′ including the delayed second parallel output signals A 2 ′.

제1 중계기(300-1)는 제1 복호화 모듈(330)을 통해 생성된 복수 개의 병렬 출력 신호(A1' 내지 A8')를 포함하는 암호 신호를 허브(200)로부터 수신할 수 있다. 제1 복호화 모듈(330)은 수신된 복수 개의 병렬 출력 신호(A1' 내지 A8')를 포함하는 암호 신호를 분석할 수 있다. 제1 복호화 모듈(330)은 암호 신호를 분석하여 지연된 병렬 출력 신호 및 지연된 시간을 포함하는 복원값을 산출할 수 있다. 제1 복호화 모듈(330)은 산출한 복원값을 기초로 복수 개의 병렬 출력 신호(A1' 내지 A8') 중 적어도 하나의 지연된 병렬 출력 신호의 지연을 복원한 복수의 병렬 신호(A1 내지 A8)를 생성할 수 있다.The first repeater 300-1 may receive an encryption signal including a plurality of parallel output signals A 1 ′ to A 8 ′ generated through the first decryption module 330 from the hub 200. The first decryption module 330 may analyze an encryption signal including a plurality of received parallel output signals A 1 ′ to A 8 ′. The first decoding module 330 may analyze the encryption signal to calculate a delayed parallel output signal and a restored value including the delayed time. A first decryption module 330 has a plurality of parallel output signals (A 1 'to A 8') at least one of the plurality of parallel signals to restore the delay of the delayed parallel output signal (A 1 to from the basis of the calculated reconstructions A 8 ) can be created.

예를 들어, 제1 중계기(300-1)는 허브(200)로부터 수신한 복수 개의 병렬 출력 신호(A1' 내지 A8')를 포함하는 암호 신호를 분석하여 지연된 제2 병렬 출력 신호(A2')에 대한 정보 및 해당 신호의 지연된 시간을 포함하는 복원값을 산출할 수 있다. 제1 중계기(300-1)는 복원값을 기초로 복수 개의 병렬 출력 신호(A1' 내지 A8') 중 지연된 제2 병렬 출력 신호(A2')의 지연을 복원한 병렬 신호(A1 내지 A8)를 생성할 수 있다.For example, the first repeater 300-1 analyzes an encryption signal including a plurality of parallel output signals A 1 ′ to A 8 ′ received from the hub 200, and the delayed second parallel output signal A 2 ') and a restoration value including the delayed time of the corresponding signal may be calculated. A first repeater (300-1) includes a plurality of parallel output on the basis of the restored value signal (A 1 'to A 8') parallel signal, restore the delay of the delayed second parallel output signal (A 2 ') of (A 1 To A 8 ) can be produced.

도 4에서는 설명의 편의를 위해 제2 병렬 입력 신호를 지연시키는 것으로 표현되어 있으나 이에 한정하는 것은 아니며, 다른 병렬 입력 신호 또는 하나 이상의 병렬 입력 신호를 지연시킬 수 있음은 당연하다.In FIG. 4, for convenience of explanation, it is expressed as delaying the second parallel input signal, but the present invention is not limited thereto, and it is natural that other parallel input signals or one or more parallel input signals may be delayed.

이와 같이, 본 발명의 다양한 실시예에 따른 암호화 장치 및 방법은 전체 선로 중 일부 선로에 대응하는 신호만을 지연시켜서, 각 구성을 연결하는 선로의 중간에서 신호가 유출되어도 유출된 신호를 통해 원래 신호의 정보를 알 수 없도록 할 수 있다.As described above, the encryption apparatus and method according to various embodiments of the present invention delays only signals corresponding to some of the entire lines, so that even if a signal is leaked from the middle of the lines connecting each component, the original signal is transmitted through the leaked signal. You can make the information unknown.

본 발명의 다양한 실시예에 따르면, 암호화 장치는 복수 개의 병렬 출력 신호를 직렬화할 수 있다. 이하 상세하게 설명한다.According to various embodiments of the present invention, the encryption device may serialize a plurality of parallel output signals. It will be described in detail below.

도 5는 본 발명의 제2 실시예에 따른 암호화 장치와 복호화 장치의 신호 암호화 방법 및 복호화 방법에 대한 예시도이다.5 is an exemplary diagram illustrating a signal encryption method and a decryption method of an encryption device and a decryption device according to a second embodiment of the present invention.

도 5를 참조하면, 허브(200)는 병렬화 모듈(210)을 통해 대상 신호(A)를 기지국(100)으로부터 수신할 수 있다. 병렬화 모듈(210)은 수신된 대상 신호(A)를 병렬 처리하여 복수 개의 병렬 입력 신호(A1 내지 A8)를 생성할 수 있다. 암호화 모듈(230)은 생성된 복수 개의 병렬 입력 신호(A1 내지 A8) 중 적어도 하나의 병렬 입력 신호를 지연시킨 복수 개의 병렬 출력 신호(A1' 내지 A8')를 포함하는 암호 신호를 생성할 수 있다. (이 부분에 아래 예시를 같이 적어도 좋음) 직렬화 모듈(250)은 생성된 암호 신호를 직렬 처리하여 하나의 경로를 통해 전송 할 수 있는 직렬 암호 신호(A')를 생성할 수 있다. Referring to FIG. 5, the hub 200 may receive a target signal A from the base station 100 through the parallelization module 210. The parallelization module 210 may generate a plurality of parallel input signals A 1 to A 8 by processing the received target signal A in parallel. The encryption module 230 generates an encryption signal including a plurality of parallel output signals A 1 ′ to A 8 ′ delaying at least one parallel input signal of the generated plurality of parallel input signals A 1 to A 8. Can be generated. (At least the following example is good for this part) The serialization module 250 may serially process the generated encryption signal to generate a serial encryption signal A'that can be transmitted through one path.

예를 들어, 허브(200)는 기지국(100)으로부터 수신한 대상 신호(A)를 병렬 처리하여 복수 개의 병렬 입력 신호(A1 내지 A8)를 생성할 수 있다. 그리고, 허브(200)는 제2 병렬 입력 신호(A2)를 지연시킬 수 있다. 허브(200)는 지연된 제2 병렬 출력 신호(A2')를 포함하는 복수 개의 병렬 출력 신호(A1' 내지 A8')를 생성할 수 있다. 또한, 허브(200)는 생성된 복수 개의 병렬 출력 신호(A1' 내지 A8')를 포함하는 암호 신호를 직렬 처리한 직렬 암호 신호(A')를 생성할 수 있다.For example, the hub 200 may generate a plurality of parallel input signals A 1 to A 8 by parallel processing the target signal A received from the base station 100. In addition, the hub 200 may delay the second parallel input signal A 2. The hub 200 may generate a plurality of parallel output signals A 1 ′ to A 8 ′ including the delayed second parallel output signals A 2 ′. In addition, the hub 200 may generate a serial encryption signal A'obtained by serially processing an encryption signal including a plurality of generated parallel output signals A 1 ′ to A 8 ′.

제1 중계기(300-1)는 병렬화 모듈(310)을 통해 생성된 직렬 암호 신호(A')를 허브(200)로부터 수신할 수 있다. 병렬화 모듈(310)은 수신된 직렬 암호 신호(A')를 병렬 처리하여 복수 개의 병렬 출력 신호(A1' 내지 A8')를 포함하는 암호 신호를 생성할 수 있다. 제1 복호화 모듈(330)은 생성된 복수 개의 병렬 출력 신호(A1' 내지 A8')를 포함하는 암호 신호를 분석할 수 있다. 제1 복호화 모듈(330)은 암호 신호를 분석하여 지연된 병렬 출력 신호 및 지연된 시간을 포함하는 복원값을 산출할 수 있다. 제1 복호화 모듈(330)은 산출한 복원값을 기초로 복수 개의 병렬 출력 신호(A1' 내지 A8') 중 적어도 하나의 지연된 병렬 출력 신호의 지연을 복원한 복수의 병렬 신호(A1 내지 A8)를 생성할 수 있다.The first repeater 300-1 may receive the serial encryption signal A'generated through the parallelization module 310 from the hub 200. The parallelization module 310 may generate an encryption signal including a plurality of parallel output signals A 1 ′ to A 8 ′ by parallel processing the received serial encryption signal A ′. The first decryption module 330 may analyze an encryption signal including a plurality of generated parallel output signals A 1 ′ to A 8 ′. The first decoding module 330 may analyze the encryption signal to calculate a delayed parallel output signal and a restored value including the delayed time. A first decryption module 330 has a plurality of parallel output signals (A 1 'to A 8') at least one of the plurality of parallel signals to restore the delay of the delayed parallel output signal (A 1 to from the basis of the calculated reconstructions A 8 ) can be created.

예를 들어, 제1 중계기(300-1)는 허브(200)로부터 수신한 직렬 암호 신호(A')를 병렬 처리한 복수 개의 병렬 출력 신호(A1' 내지 A8')를 생성할 수 있다. 제1 중계기(300-1)는 복수 개의 병렬 출력 신호(A1' 내지 A8')를 포함하는 암호 신호를 분석하여 지연된 제2 병렬 출력 신호(A2')에 대한 정보 및 지연된 시간을 포함하는 복원값을 산출할 수 있다. 제1 중계기(300-1)는 복원값을 기초로 복수 개의 병렬 출력 신호(A1' 내지 A8') 중 지연된 제2 병렬 출력 신호(A2')의 지연을 복원한 병렬 신호(A1 내지 A8)를 생성할 수 있다.For example, the first repeater 300-1 may generate a plurality of parallel output signals A 1 ′ to A 8 ′ obtained by parallel processing the serial encryption signal A ′ received from the hub 200. . The first repeater 300-1 analyzes an encryption signal including a plurality of parallel output signals A 1 ′ to A 8 ′ and includes information on the delayed second parallel output signal A 2 ′ and a delayed time. It is possible to calculate the restored value. A first repeater (300-1) includes a plurality of parallel output on the basis of the restored value signal (A 1 'to A 8') parallel signal, restore the delay of the delayed second parallel output signal (A 2 ') of (A 1 To A 8 ) can be produced.

도 5에서는 설명의 편의를 위해 제2 병렬 입력 신호를 지연시키는 것으로 표현되어 있으나 이에 한정하는 것은 아니며, 다른 병렬 입력 신호 또는 하나 이상의 병렬 입력 신호를 지연시킬 수 있음은 당연하다.In FIG. 5, for convenience of explanation, the second parallel input signal is expressed as delaying, but the present invention is not limited thereto, and it is natural that other parallel input signals or one or more parallel input signals may be delayed.

또한, 상술한 직렬화를 통해 암호 신호 생성하는 실시예는 설명을 위한 예시로, 상술한 실시예뿐만 아니라 다른 실시예에서도 적용 가능하다.In addition, the above-described embodiment of generating an encryption signal through serialization is an example for explanation, and can be applied not only to the above-described embodiment, but also to other embodiments.

이와 같이, 본 발명의 다양한 실시예에 따른 암호화 장치 및 방법은 복수의 병렬 출력 신호를 하나의 경로를 통해 전송할 수 있다.As described above, the encryption apparatus and method according to various embodiments of the present disclosure may transmit a plurality of parallel output signals through one path.

본 발명의 다양한 실시예에 따르면, 암호화 장치는 복수 개의 병렬 입력 신호를 지연시켜 암호화할 수 있고, 복호화 장치는 해당 병렬 입력 신호들을 복호화할 수 있다. 이하 상세하게 설명한다.According to various embodiments of the present disclosure, the encryption device may delay and encrypt a plurality of parallel input signals, and the decryption device may decrypt corresponding parallel input signals. It will be described in detail below.

도 6은 본 발명의 제3 실시예에 따른 암호화 장치와 복호화 장치의 신호 암호화 방법 및 복호화 방법에 대한 예시도이다.6 is an exemplary diagram illustrating a signal encryption method and a decryption method of an encryption device and a decryption device according to a third embodiment of the present invention.

도 6을 참조하면, 허브(200)는 병렬화 모듈(210)을 통해 대상 신호(A)를 기지국(100)으로부터 수신할 수 있다. 병렬화 모듈(210)은 수신된 대상 신호(A)를 병렬 처리하여 복수 개의 병렬 입력 신호(A1 내지 A8)를 생성할 수 있다. 암호화 모듈(230)은 생성된 복수 개의 병렬 입력 신호(A1 내지 A8) 중 복수의 경로에 대응하는 적어도 일부의 병렬 출력 신호가 서로 다른 지연 시간을 갖도록 지연시킨 복수 개의 병렬 출력 신호(A1' 내지 A8')를 포함하는 암호 신호를 생성할 수 있다. Referring to FIG. 6, the hub 200 may receive a target signal A from the base station 100 through the parallelization module 210. The parallelization module 210 may generate a plurality of parallel input signals A 1 to A 8 by processing the received target signal A in parallel. The encryption module 230 includes a plurality of parallel output signals A 1 delayed so that at least some of the parallel output signals corresponding to the plurality of paths among the generated plurality of parallel input signals A 1 to A 8 have different delay times. It is possible to generate an encryption signal including 'to A 8').

예를 들어, 허브(200)는 기지국(100)으로부터 수신한 대상 신호(A)를 병렬 처리하여 복수 개의 병렬 입력 신호(A1 내지 A8)를 생성할 수 있다. 그리고, 허브(200)는 두 개의 병렬 입력 신호 A2 및 A4를 서로 다른 시간으로 지연시킨 병렬 출력 신호 A2' 및 A4'를 생성할 수 있다. 허브(200)는 지연된 병렬 출력 신호 A2' 및 A4'를 포함하는 암호 신호를 생성할 수 있다.For example, the hub 200 may generate a plurality of parallel input signals A 1 to A 8 by parallel processing the target signal A received from the base station 100. In addition, the hub 200 may generate parallel output signals A 2 ′ and A 4 ′ in which two parallel input signals A 2 and A 4 are delayed at different times. The hub 200 may generate an encryption signal including delayed parallel output signals A 2 ′ and A 4 ′.

제1 중계기(300-1)는 제1 복호화 모듈(330)을 통해 생성된 복수 개의 병렬 출력 신호(A1' 내지 A8')를 포함하는 암호 신호를 허브(200)로부터 수신할 수 있다. 제1 복호화 모듈(330)은 수신된 복수 개의 병렬 출력 신호(A1' 내지 A8')를 포함하는 암호 신호를 분석할 수 있다. 제1 복호화 모듈(330)은 암호 신호를 분석하여 지연된 병렬 출력 신호 및 지연된 시간을 포함하는 복원값을 산출할 수 있다. 제1 복호화 모듈(330)은 산출한 복원값을 기초로 복수 개의 병렬 출력 신호(A1' 내지 A8') 중 복수의 경로에 대응하는 적어도 일부의 병렬 출력 신호의 서로 다른 지연을 복원한 복수의 병렬 신호(A1 내지 A8)를 생성할 수 있다.The first repeater 300-1 may receive an encryption signal including a plurality of parallel output signals A 1 ′ to A 8 ′ generated through the first decryption module 330 from the hub 200. The first decryption module 330 may analyze an encryption signal including a plurality of received parallel output signals A 1 ′ to A 8 ′. The first decoding module 330 may analyze the encryption signal to calculate a delayed parallel output signal and a restored value including the delayed time. The first decoding module 330 restores different delays of at least some parallel output signals corresponding to a plurality of paths among a plurality of parallel output signals A 1 ′ to A 8 ′ based on the calculated restoration value. It is possible to generate a parallel signal (A 1 to A 8) of.

예를 들어, 제1 중계기(300-1)는 허브(200)로부터 수신한 복수 개의 병렬 출력 신호(A1' 내지 A8')를 포함하는 암호 신호를 분석하여 두 개의 지연된 병렬 출력 신호인 A2' 및 A4'에 대한 정보 및 두 개의 병렬 출력 신호 A2' 및 A4'의 지연된 시간을 포함하는 복원값을 산출할 수 있다. 제1 중계기(300-1)는 복원값을 기초로 복수 개의 병렬 출력 신호(A1' 내지 A8') 중 지연된 두 개의 병렬 출력 신호 A2' 및 A4'의 지연을 복원한 복수의 병렬 신호(A1 내지 A8)를 생성할 수 있다.For example, the first repeater 300-1 analyzes an encryption signal including a plurality of parallel output signals A 1 ′ to A 8 ′ received from the hub 200 to obtain two delayed parallel output signals A. the restored value that includes the delay time of the 2 'and a 4' information and the two parallel output signals a 2 'and a 4' of the can be computed. The first repeater 300-1 is a plurality of parallel output signals A 2 ′ and A 4 ′ that are delayed among a plurality of parallel output signals A 1 ′ to A 8 ′ based on the restored value. It is possible to generate signals A 1 to A 8.

도 6에서는 설명의 편의를 위해 두 개의 병렬 입력 신호 A2 및 A4를 서로 다른 지연 시간으로 지연시키는 것으로 표현되어 있으나 이에 한정하는 것은 아니며, 두 개의 병렬 입력 신호가 같은 지연 시간으로 지연될 수도 있으며, 두 개 이상의 병렬 입력 신호를 지연시킬 수 있음은 당연하다.In FIG. 6, for convenience of explanation, it is expressed as delaying two parallel input signals A 2 and A 4 with different delay times, but the present invention is not limited thereto, and two parallel input signals may be delayed with the same delay time. However, it is natural that two or more parallel input signals can be delayed.

이와 같이, 본 발명의 다양한 실시예에 따른 암호화 장치 및 방법은 복수의 병렬 출력 신호 중 복수의 경로에 대응하는 적어도 일부의 병렬 출력 신호가 서로 다른 지연 시간을 갖도록 암호화하므로 보안성을 더 향상시킬 수 있다.As described above, the encryption apparatus and method according to various embodiments of the present invention encrypts at least some of the parallel output signals corresponding to the plurality of paths among the plurality of parallel output signals to have different delay times, so that security can be further improved. have.

본 발명의 다양한 실시예에 따르면, 복호화 장치는 복호화된 신호를 분석하고, 분석 결과를 기초로 다시 복호화를 수행할 수 있다. 이하 자세히 설명한다.According to various embodiments of the present disclosure, the decoding apparatus may analyze a decoded signal and perform decoding again based on the analysis result. It will be described in detail below.

도 7은 본 발명의 제4 실시예에 따른 암호화 장치와 복호화 장치의 신호 암호화 방법 및 복호화 방법에 대한 예시도이다.7 is an exemplary diagram illustrating a signal encryption method and a decryption method of an encryption device and a decryption device according to a fourth embodiment of the present invention.

도 7을 참조하면, 허브(200)는 병렬화 모듈(210)을 통해 대상 신호(A)를 기지국(100)으로부터 수신할 수 있다. 병렬화 모듈(210)은 수신된 대상 신호(A)를 병렬 처리하여 복수 개의 병렬 입력 신호(A1 내지 A8)를 생성할 수 있다. 암호화 모듈(230)은 생성된 복수 개의 병렬 입력 신호(A1 내지 A8) 중 적어도 하나의 병렬 입력 신호를 지연시킨 복수 개의 병렬 출력 신호(A1' 내지 A8')를 포함하는 암호 신호를 생성할 수 있다. Referring to FIG. 7, the hub 200 may receive a target signal A from the base station 100 through the parallelization module 210. The parallelization module 210 may generate a plurality of parallel input signals A 1 to A 8 by processing the received target signal A in parallel. The encryption module 230 generates an encryption signal including a plurality of parallel output signals A 1 ′ to A 8 ′ delaying at least one parallel input signal of the generated plurality of parallel input signals A 1 to A 8. Can be generated.

예를 들어, 허브(200)는 기지국(100)으로부터 수신한 대상 신호(A)를 병렬 처리하여 복수 개의 병렬 입력 신호(A1 내지 A8)를 생성할 수 있다. 그리고, 허브(200)는 제2 병렬 입력 신호(A2)를 지연시킨 복수 개의 병렬 출력 신호(A1' 내지 A8')를 포함하는 암호 신호를 생성할 수 있다.For example, the hub 200 may generate a plurality of parallel input signals A 1 to A 8 by parallel processing the target signal A received from the base station 100. In addition, the hub 200 may generate an encryption signal including a plurality of parallel output signals A 1 ′ to A 8 ′ in which the second parallel input signal A 2 is delayed.

제1 중계기(300-1)는 제1 복호화 모듈(330)을 통해 생성된 복수 개의 병렬 출력 신호(A1' 내지 A8')를 포함하는 암호 신호를 허브(200)로부터 수신할 수 있다. 제1 복호화 모듈(330)은 수신된 복수 개의 병렬 출력 신호(A1' 내지 A8')를 포함하는 암호 신호를 분석할 수 있다. 제1 복호화 모듈(330)은 암호 신호를 분석하여 지연된 병렬 출력 신호 및 지연된 시간을 포함하는 복원값을 산출할 수 있다. 제1 복호화 모듈(330)은 산출한 복원값을 기초로 복수 개의 병렬 출력 신호(A1' 내지 A8') 중 적어도 하나의 지연된 병렬 출력 신호의 지연을 복원한 복수의 병렬 신호(A1 내지 A8)를 생성할 수 있다. 제2 복호화 모듈(350)은 복수의 병렬 신호(A1 내지 A8)의 복원 결과를 분석할 수 있다. 제2 복호화 모듈(330)은 복수의 병렬 신호(A1 내지 A8)를 분석하여 지연된 병렬 신호 및 지연된 시간을 포함하는 결과값을 산출할 수 있다. 제2 복호화 모듈(350)은 산출한 결과값을 기초로 병렬 신호의 복수의 병렬 신호(A1 내지 A8) 중 적어도 하나의 지연된 병렬 신호의 지연을 복원할 수 있다.The first repeater 300-1 may receive an encryption signal including a plurality of parallel output signals A 1 ′ to A 8 ′ generated through the first decryption module 330 from the hub 200. The first decryption module 330 may analyze an encryption signal including a plurality of received parallel output signals A 1 ′ to A 8 ′. The first decoding module 330 may analyze the encryption signal to calculate a delayed parallel output signal and a restored value including the delayed time. A first decryption module 330 has a plurality of parallel output signals (A 1 'to A 8') at least one of the plurality of parallel signals to restore the delay of the delayed parallel output signal (A 1 to from the basis of the calculated reconstructions A 8 ) can be created. The second decoding module 350 may analyze a result of restoring a plurality of parallel signals A 1 to A 8. The second decoding module 330 may analyze a plurality of parallel signals A 1 to A 8 to calculate a result value including a delayed parallel signal and a delayed time. The second decoding module 350 may restore a delay of at least one delayed parallel signal among a plurality of parallel signals A 1 to A 8 of the parallel signal based on the calculated result value.

예를 들어, 제1 중계기(300-1)는 허브(200)로부터 수신한 복수 개의 병렬 출력 신호(A1' 내지 A8')를 포함하는 암호 신호를 분석하여 지연된 제2 병렬 출력 신호(A2)에 대한 정보 및 지연된 시간을 포함하는 복원값을 산출할 수 있다. 제1 중계기(300-1)는 복원값을 기초로 복수 개의 병렬 출력 신호(A1' 내지 A8') 중 지연된 제2 병렬 출력 신호(A2)의 지연을 복원한 복수 개의 병렬 신호(A1 내지 A8)를 생성할 수 있다. 또한, 제1 중계기(300-1)는 생성한 복수 개의 병렬 신호(A1 내지 A8)의 복원 결과에 상응하여 복원이 더 필요한 제2 병렬 신호(A2)에 대한 정보 및 제2 병렬 신호(A2)의 지연된 시간을 포함하는 결과값을 산출할 수 있다. 제1 중계기는(300-1)는 결과값을 기초로 제2 병렬 신호(A2)의 지연을 복원할 수 있다.For example, the first repeater 300-1 analyzes an encryption signal including a plurality of parallel output signals A 1 ′ to A 8 ′ received from the hub 200, and the delayed second parallel output signal A It is possible to calculate a restoration value including information about 2) and the delayed time. The first repeater 300-1 restores the delay of the delayed second parallel output signal A 2 among the plurality of parallel output signals A 1 ′ to A 8 ′ based on the restored value. 1 to A 8 ) can be produced. In addition, the first repeater 300-1 corresponds to the restoration result of the generated plurality of parallel signals A 1 to A 8 and provides information on the second parallel signal A 2 that needs more restoration and a second parallel signal. A result value including the delayed time of (A 2) can be calculated. The first repeater 300-1 may restore the delay of the second parallel signal A 2 based on the result value.

도 7에서는 설명의 편의를 위해 제2 병렬 입력 신호를 지연시키는 것으로 표현되어 있으나 이에 한정하는 것은 아니며, 다른 병렬 입력 신호 또는 하나 이상의 병렬 입력 신호를 지연시킬 수 있음은 당연하다.In FIG. 7, for convenience of explanation, it is expressed as delaying the second parallel input signal, but the present invention is not limited thereto, and it is natural that other parallel input signals or one or more parallel input signals may be delayed.

그리고, 도 7에서는 설명의 편의를 위해 2개의 복호화 모듈을 사용하는 것으로 표현되어 있으나, 이에 한정하는 것은 아니며, 2개 이상의 복호화 모듈을 사용할 수 있음은 당연하다.In addition, in FIG. 7, for convenience of explanation, it is expressed that two decoding modules are used, but the present invention is not limited thereto, and it is natural that two or more decoding modules may be used.

또한, 상술한 2개의 복호화 모듈을 통해 암호 신호 복호화하는 실시예는 설명을 위한 예시로, 상술한 실시예뿐만 아니라 다른 실시예에서도 적용 가능하다.In addition, the above-described embodiment of decrypting an encrypted signal through the two decryption modules is an example for description, and can be applied not only to the above-described embodiment but also to other embodiments.

이와 같이, 본 발명의 다양한 실시예에 따른 복호화 장치 및 방법은 복호화된 신호를 분석하고, 분석 결과에 상응하여 다시 복호화할 수 있어서, 암호화된 신호를 더욱 정확하게 복호화할 수 있다.As described above, the decoding apparatus and method according to various embodiments of the present disclosure may analyze a decrypted signal and decrypt it again according to the analysis result, so that the encrypted signal may be more accurately decrypted.

이하, 복호화 장치, 즉, 제1 중계기(300-1)의 복원값을 산출하는 과정에 대해서 구체적으로 설명한다.Hereinafter, a process of calculating the restored value of the decoding apparatus, that is, the first repeater 300-1 will be described in detail.

도 2 내지 도 7을 다시 참조하면, 제1 복호화 모듈(330)은 수신되는 복수의 병렬 출력 신호(A1' 내지 A8') 각각의 신호 패턴을 분석할 수 있다. 제1 복호화 모듈(330)은 복수의 병렬 출력 신호(A1' 내지 A8') 각각의 신호 패턴을 분석하여 지연된 병렬 출력 신호 및 지연된 시간을 포함한 복원값을 산출할 수 있다.Referring back to FIGS. 2 to 7, the first decoding module 330 may analyze a signal pattern of each of the received parallel output signals A 1 ′ to A 8 ′. The first decoding module 330 may analyze a signal pattern of each of the plurality of parallel output signals A 1 ′ to A 8 ′ to calculate a delayed parallel output signal and a restored value including the delayed time.

예를 들어, 도 4를 참조하면, 제1 복호화 모듈(330)은 수신되는 복수의 병렬 출력 신호(A1' 내지 A8') 각각의 신호 패턴을 분석할 수 있다. 제1 복호화 모듈(330)은 복수의 병렬 출력 신호(A1' 내지 A8') 각각의 신호 패턴을 분석하여 신호의 패턴이 상이한 제2 병렬 출력 신호(A2') 및 제2 병렬 출력 신호(A2')의 지연된 시간을 산출할 수 있다. 그리고, 제1 복호화 모듈(330)은 산출한 결과를 기초로 지연된 제2 병렬 출력 신호(A2')에 대한 정보 및 지연된 시간을 포함하는 복원값을 산출할 수 있다. For example, referring to FIG. 4, the first decoding module 330 may analyze a signal pattern of each of a plurality of received parallel output signals A 1 ′ to A 8 ′. The first decoding module 330 analyzes the signal pattern of each of the plurality of parallel output signals A 1 ′ to A 8 ′, and provides a second parallel output signal A 2 ′ and a second parallel output signal having different signal patterns. The delayed time of (A 2 ') can be calculated. Further, the first decoding module 330 may calculate a restoration value including information on the delayed second parallel output signal A 2 ′ and a delayed time based on the calculated result.

여기서, 설명의 편의를 위해 제2 병렬 출력 신호가 지연된 것으로 표현되어 있으나, 이에 한정하는 것은 아니며, 다른 병렬 출력 신호 또는 하나 이상의 병렬 출력 신호를 지연될 수 있음은 당연하다.Here, for convenience of explanation, the second parallel output signal is expressed as being delayed, but the present invention is not limited thereto, and it is natural that other parallel output signals or one or more parallel output signals may be delayed.

또한, 도 2 내지 도 7을 다시 참조하면, 제1 복호화 모듈(330)은 수신되는 복수의 병렬 출력 신호(A1' 내지 A8') 중 적어도 하나의 병렬 출력 신호를 임의의 복원값을 기초로 복원시킬 수 있다. 제1 복호화 모듈(330)은 복원시킨 적어도 하나의 병렬 출력 신호를 포함하는 암호 신호의 오차율을 분석할 수 있다. 제1 복호화 모듈(330)은 분석한 오차율을 기초로 복수의 병렬 출력 신호(A1' 내지 A8') 중 지연된 병렬 출력 신호 및 지연된 시간을 포함하는 복원값을 산출할 수 있다.Further, referring again to FIGS. 2 to 7, the first decoding module 330 uses at least one parallel output signal from among a plurality of received parallel output signals A 1 ′ to A 8 ′ based on an arbitrary restored value. Can be restored with. The first decryption module 330 may analyze an error rate of an encryption signal including at least one restored parallel output signal. The first decoding module 330 may calculate a restored value including a delayed parallel output signal and a delayed time among the plurality of parallel output signals A 1 ′ to A 8 ′ based on the analyzed error rate.

예를 들어, 도 4를 참조하면, 제1 복호화 모듈(330)은 수신되는 복수의 병렬 출력 신호(A1' 내지 A8') 중 제4 병렬 출력 신호(A4')를 임의의 시간만큼 조절할 수 있다. 그 후, 제1 복호화 모듈(330)은 임의의 시간만큼 조절된 제4 병렬 출력 신호(A4')가 포함된 암호 신호의 제1 오차율을 분석할 수 있다. 제1 복호화 모듈(330)은 제4 병렬 출력 신호(A4')의 임의로 조절된 시간을 복원시키고, 제2 병렬 출력 신호(A2')를 임의의 시간만큼 조절할 수 있다. 제1 복호화 모듈(330)은 임의의 시간만큼 조절된 제2 병렬 출력 신호(A2')가 포함된 암호 신호의 제2 오차율을 분석할 수 있다. 제1 복호화 모듈(330)은 분석한 제1 오차율과 제2 오차율을 비교한 결과에 기초하여 지연된 병렬 출력 신호 및 지연된 시간을 포함하는 복원값을 산출할 수 있다. For example, referring to FIG. 4, the first decoding module 330 receives a fourth parallel output signal A 4 ′ among a plurality of received parallel output signals A 1 ′ to A 8 ′ for a predetermined time. Can be adjusted. After that, the first decryption module 330 may analyze a first error rate of the encryption signal including the fourth parallel output signal A 4 ′ adjusted for a predetermined time. The first decoding module 330 may restore an arbitrarily adjusted time of the fourth parallel output signal A 4 ′, and may adjust the second parallel output signal A 2 ′ for an arbitrary time. The first decryption module 330 may analyze a second error rate of the encryption signal including the second parallel output signal A 2 ′ adjusted for a predetermined time. The first decoding module 330 may calculate a restored value including the delayed parallel output signal and the delayed time based on a result of comparing the analyzed first error rate and the second error rate.

여기서, 설명의 편의를 위해 하나의 병렬 출력 신호를 임의의 시간만큼 조절하는 것으로 표현되어 있으나, 이에 한정하는 것은 아니며, 다른 병렬 출력 신호 또는 하나 이상의 병렬 출력 신호를 임의의 시간만큼 조절할 수 있음은 당연하다. Here, for convenience of explanation, it is expressed as controlling one parallel output signal for an arbitrary time, but is not limited thereto, and it is natural that other parallel output signals or one or more parallel output signals can be adjusted for an arbitrary time. Do.

또한, 설명의 편의를 위해 제4 병렬 출력 신호(A4') 및 제2 병렬 출력 신호(A2')의 시간을 조절하여 각각의 오차율을 분석하는 것으로 표현되어있지만, 이에 한정하는 것은 아니며, 다른 병렬 출력 신호들의 시간을 조절할 수도 있으며, 2개 이상의 병렬 출력 신호의 시간을 조절하고 각각의 오차율을 분석하여 복원값을 산출할 수 있음은 당연하다.In addition, for convenience of explanation, the time of the fourth parallel output signal (A 4 ′) and the second parallel output signal (A 2 ′) is adjusted to analyze each error rate, but is not limited thereto. It is also possible to adjust the time of other parallel output signals, and it is natural that the time of two or more parallel output signals can be adjusted and the recovery value can be calculated by analyzing each error rate.

이와 같이, 본 발명의 다양한 실시예에 따른 복호화 장치는, 각 구성 사이에서 전송하는 신호를 복호화하기 위한 정보가 포함되어 있지 않기 때문에, 신호가 유출되어도 원래 신호의 정보를 추출하기 어렵다.As described above, since the decoding apparatus according to various embodiments of the present invention does not contain information for decoding a signal transmitted between each component, it is difficult to extract information of an original signal even when a signal is leaked.

이상, 본 발명의 기술적 사상을 다양한 실시 예들을 들어 상세하게 설명하였으나, 본 발명의 기술적 사상은 상기 실시 예들에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.In the above, the technical idea of the present invention has been described in detail with reference to various embodiments, but the technical idea of the present invention is not limited to the above embodiments, and those of ordinary skill in the art within the scope of the technical idea of the present invention Various modifications and changes are possible by this.

10: 분산 안테나 시스템 100: 기지국
200: 허브 210: 병렬화 모듈
230: 암호화 모듈 250: 직렬화 모듈
300-1~300-n: 중계기 310: 병렬화 모듈
330: 제1 복호화 모듈 350: 제2 복호화 모듈10: distributed antenna system 100: base station
200: hub 210: parallelization module
230: encryption module 250: serialization module
300-1~300-n: repeater 310: parallelization module
330: first decoding module 350: second decoding module

Claims (18)

대상 신호를 복수의 경로를 통해 전송할 수 있도록 병렬 처리한 복수의 병렬 입력 신호를 생성하는 단계;
상기 복수의 경로를 통해 입력되는 상기 복수의 병렬 입력 신호 중 적어도 하나의 병렬 입력 신호를 지연시키는 단계; 및
상기 적어도 하나의 병렬 입력 신호를 지연시킨 복수의 병렬 출력 신호를 포함하는 암호 신호를 전송하는 단계;를 포함하며,
상기 지연된 적어도 하나의 병렬 입력 신호에 대한 정보와, 상기 적어도 하나의 병렬 입력 신호의 지연된 시간이 암호화에 이용되는, 신호 암호화 방법.
Generating a plurality of parallel input signals processed in parallel so that the target signal can be transmitted through a plurality of paths;
Delaying at least one parallel input signal among the plurality of parallel input signals input through the plurality of paths; And
Transmitting an encrypted signal including a plurality of parallel output signals obtained by delaying the at least one parallel input signal; includes,
The signal encryption method, wherein information on the delayed at least one parallel input signal and a delayed time of the at least one parallel input signal are used for encryption.
 제1항에 있어서,
상기 암호 신호를 하나의 경로를 통해 전송할 수 있도록, 상기 복수의 병렬 출력 신호를 직렬 처리한 직렬 암호 신호를 생성하는 단계;
를 더 포함하는,
신호 암호화 방법.
The method of claim 1,
Generating a serial encryption signal obtained by serially processing the plurality of parallel output signals so that the encryption signal can be transmitted through one path;
Further comprising,
Signal encryption method.
 제1항에 있어서,
상기 적어도 하나의 병렬 입력 신호를 지연시키는 단계는,
상기 복수의 병렬 출력 신호 중 복수의 경로에 대응하는 적어도 일부의 병렬 출력 신호가 서로 다른 지연 시간을 갖도록 지연시키는 단계를 포함하는,
신호 암호화 방법.
The method of claim 1,
Delaying the at least one parallel input signal,
Delaying at least some of the parallel output signals corresponding to a plurality of paths among the plurality of parallel output signals to have different delay times,
Signal encryption method.
 대상 신호를 복수의 경로를 통해 전송할 수 있도록 병렬 처리한 복수의 병렬 입력 신호를 생성하는 병렬화 모듈; 및
상기 복수의 경로를 통해 입력되는 상기 병렬 입력 신호 중 적어도 하나의 병렬 입력 신호를 지연시키고, 상기 적어도 하나의 병렬 입력 신호를 지연시킨 복수의 병렬 출력 신호를 포함하는 암호 신호를 전송하는 암호화 모듈;을 포함하며,
상기 지연된 적어도 하나의 병렬 입력 신호에 대한 정보와, 상기 적어도 하나의 병렬 입력 신호의 지연된 시간이 암호화에 이용되는, 신호 암호화 장치.
A parallelization module for generating a plurality of parallel input signals processed in parallel so as to transmit a target signal through a plurality of paths; And
An encryption module for delaying at least one parallel input signal among the parallel input signals input through the plurality of paths and transmitting an encryption signal including a plurality of parallel output signals obtained by delaying the at least one parallel input signal; Includes,
The signal encryption apparatus, wherein information on the delayed at least one parallel input signal and a delayed time of the at least one parallel input signal are used for encryption.
 제4항에 있어서,
상기 암호 신호를 하나의 경로를 통해 전송할 수 있도록, 상기 복수의 병렬 출력 신호를 직렬 처리한 직렬 암호 신호를 생성하는 직렬화 모듈;
을 더 포함하는,
신호 암호화 장치.
The method of claim 4,
A serialization module for generating a serial encryption signal obtained by serially processing the plurality of parallel output signals so that the encryption signal can be transmitted through one path;
It further includes,
Signal encryption device.
 제4항에 있어서,
상기 암호화 모듈은,
상기 복수의 병렬 출력 신호 중 복수의 경로에 대응하는 적어도 일부의 병렬 출력 신호가 서로 다른 지연 시간을 갖도록 지연시키는,
신호 암호화 장치.
The method of claim 4,
The encryption module,
Delaying at least some of the parallel output signals corresponding to a plurality of paths among the plurality of parallel output signals to have different delay times,
Signal encryption device.
 복수의 경로를 통해 입력되는 암호 신호를 수신하는 단계;
상기 암호 신호에 포함된 복수의 병렬 출력 신호 중 적어도 하나의 병렬 출력 신호를 복원하기 위한 복원값을 분석하는 단계; 및
상기 분석된 복원값을 기초로, 상기 적어도 하나의 병렬 출력 신호의 지연을 복원한 복수의 병렬 신호를 생성하는 단계;를 포함하며,
지연된 상기 적어도 하나의 병렬 출력 신호에 대한 정보와, 상기 적어도 하나의 병렬 출력 신호의 지연된 시간이 복호화에 이용되는, 신호 복호화 방법.
Receiving an encryption signal input through a plurality of paths;
Analyzing a restored value for restoring at least one parallel output signal from among a plurality of parallel output signals included in the encryption signal; And
Generating a plurality of parallel signals by restoring the delay of the at least one parallel output signal based on the analyzed restored value; includes,
The signal decoding method, wherein information on the delayed at least one parallel output signal and a delayed time of the at least one parallel output signal are used for decoding.
 제7항에 있어서,
직렬 암호 신호를 수신하는 단계; 및
상기 수신된 직렬 암호 신호를 상기 복수의 경로를 통해 전송할 수 있도록 병렬 처리한 상기 암호 신호를 생성하는 단계;
를 더 포함하는,
신호 복호화 방법.
The method of claim 7,
Receiving a serial encryption signal; And
Generating the encrypted signal subjected to parallel processing so that the received serial encryption signal can be transmitted through the plurality of paths;
Further comprising,
Signal decoding method.
 제7항에 있어서,
상기 지연을 복원한 복수의 병렬 신호를 생성하는 단계는,
상기 복수의 병렬 출력 신호 중 서로 다른 지연 시간을 갖는, 적어도 일부의 병렬 출력 신호의 지연을 복원하는 단계를 포함하는,
신호 복호화 방법.
The method of claim 7,
Generating a plurality of parallel signals from which the delay is restored,
Comprising the step of restoring delays of at least some of the parallel output signals having different delay times among the plurality of parallel output signals,
Signal decoding method.
 제7항에 있어서,
상기 복원된 적어도 하나의 병렬 신호의 복원 결과에 상응하는 결과값을 분석하는 단계; 및
상기 분석한 결과값을 기초로, 상기 복원된 적어도 하나의 병렬 신호를 다시 복원하는 단계;를 더 포함하며,
상기 지연된 적어도 하나의 병렬 입력 신호에 대한 정보와 지연된 시간이 복호화에 이용되는, 신호 복호화 방법.
The method of claim 7,
Analyzing a result value corresponding to a restoration result of the at least one restored parallel signal; And
The step of restoring the restored at least one parallel signal again based on the analyzed result value; further comprising,
The signal decoding method, wherein information on the delayed at least one parallel input signal and a delayed time are used for decoding.
 제7항에 있어서,
상기 복원값을 분석하는 단계는,
상기 복수의 병렬 출력 신호 각각의 신호 패턴을 분석하는 단계와,
상기 분석된 신호 패턴을 기초로, 상기 복수의 병렬 출력 신호 중 지연된 병렬 출력 신호 및 지연된 시간을 산출하는 단계를 포함하는,
신호 복호화 방법.
The method of claim 7,
Analyzing the restored value,
Analyzing a signal pattern of each of the plurality of parallel output signals,
Comprising the step of calculating a delayed parallel output signal and a delayed time among the plurality of parallel output signals based on the analyzed signal pattern,
Signal decoding method.
 제7항에 있어서,
상기 복원값을 분석하는 단계는,
상기 복수의 병렬 출력 신호 중 적어도 하나의 병렬 출력 신호를 임의의 복원값으로 복원하는 단계와,
상기 임의의 복원값으로 복원된 상기 적어도 하나의 병렬 출력 신호를 포함하는 상기 암호 신호의 오차율을 분석하는 단계와,
상기 분석된 오차율을 기초로, 상기 복수의 병렬 출력 신호 중 지연된 병렬 출력 신호 및 지연된 시간을 산출하는 단계를 포함하는,
신호 복호화 방법.
The method of claim 7,
Analyzing the restored value,
Restoring at least one parallel output signal among the plurality of parallel output signals to an arbitrary restored value,
Analyzing an error rate of the encrypted signal including the at least one parallel output signal restored to the arbitrary restored value,
Comprising the step of calculating a delayed parallel output signal and a delayed time among the plurality of parallel output signals based on the analyzed error rate,
Signal decoding method.
 복수의 경로를 통해 입력되는 암호 신호를 수신하고, 상기 암호 신호에 포함된 복수의 병렬 출력 신호 중 적어도 하나의 병렬 출력 신호를 복원하기 위한 복원값을 분석하며, 상기 분석된 복원값을 기초로, 상기 적어도 하나의 병렬 출력 신호의 지연을 복원한 복수의 병렬 신호를 생성하는 제1 복호화 모듈;
을 포함하며,
지연된 상기 적어도 하나의 병렬 출력 신호에 대한 정보와, 상기 적어도 하나의 병렬 출력 신호의 지연된 시간이 복호화에 이용되는, 신호 복호화 장치.
Receive an encryption signal input through a plurality of paths, analyze a restoration value for restoring at least one parallel output signal among a plurality of parallel output signals included in the encryption signal, and based on the analyzed restoration value, A first decoding module generating a plurality of parallel signals by recovering the delay of the at least one parallel output signal;
Including,
The signal decoding apparatus, wherein information on the delayed at least one parallel output signal and a delayed time of the at least one parallel output signal are used for decoding.
 제13항에 있어서,
직렬 암호 신호를 수신하고, 상기 수신된 직렬 암호 신호를 상기 복수의 경로를 통해 전송할 수 있도록 병렬 처리한 상기 암호 신호를 생성하는 병렬화 모듈;
을 더 포함하는,
신호 복호화 장치.
The method of claim 13,
A parallelization module for receiving a serial encryption signal and generating the encryption signal processed in parallel so that the received serial encryption signal can be transmitted through the plurality of paths;
It further includes,
Signal decoding device.
 제13항에 있어서,
상기 제1 복호화 모듈은,
상기 복수의 병렬 출력 신호 중 서로 다른 지연 시간을 갖는, 적어도 일부의 병렬 출력 신호의 지연을 복원하는,
신호 복호화 장치.
The method of claim 13,
The first decoding module,
Restoring delays of at least some of the parallel output signals having different delay times among the plurality of parallel output signals,
Signal decoding device.
 제13항에 있어서,
상기 복원된 적어도 하나의 병렬 신호의 복원 결과의 상응하는 결과값을 분석하고, 상기 분석한 결과값을 기초로, 상기 복원된 적어도 하나의 병렬 신호를 다시 복원하는 제2 복호화 모듈;
을 더 포함하는,
신호 복호화 장치.
The method of claim 13,
A second decoding module that analyzes a corresponding result value of the restoration result of the restored at least one parallel signal and restores the restored at least one parallel signal based on the analyzed result value;
It further includes,
Signal decoding device.
 제13항에 있어서,
상기 제1 복호화 모듈은,
상기 복수의 병렬 출력 신호 각각의 신호 패턴을 분석하고,
상기 분석된 신호 패턴을 기초로, 상기 복수의 병렬 출력 신호 중 지연된 병렬 출력 신호 및 지연된 시간을 산출하는,
신호 복호화 장치.
The method of claim 13,
The first decoding module,
Analyzing the signal pattern of each of the plurality of parallel output signals,
Based on the analyzed signal pattern, calculating a delayed parallel output signal and a delayed time among the plurality of parallel output signals,
Signal decoding device.
 제13항에 있어서,
상기 제1 복호화 모듈은,
상기 복수의 병렬 출력 신호 중 적어도 하나의 병렬 출력 신호를 임의의 복원값으로 복원하고,
상기 임의의 복원값으로 복원된 상기 적어도 하나의 병렬 출력 신호를 포함하는 상기 암호 신호의 오차율을 분석하며,
상기 분석된 오차율을 기초로 상기 복수의 병렬 출력 신호 중 지연된 병렬 출력 신호 및 지연된 시간을 산출하는,
신호 복호화 장치.
The method of claim 13,
The first decoding module,
At least one parallel output signal among the plurality of parallel output signals is restored to an arbitrary restored value,
Analyzing an error rate of the encryption signal including the at least one parallel output signal restored to the arbitrary restored value,
Calculating a delayed parallel output signal and a delayed time among the plurality of parallel output signals based on the analyzed error rate,
Signal decoding device.
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