KR102221585B1 - Circuit for xor-xnor logic - Google Patents
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Abstract
Description
본 발명은 XOR-XNOR 로직회로에 관한 것으로서, 특히, 에너지 효율이 우수한 XOR-XNOR 로직회로에 관한 것이다.The present invention relates to an XOR-XNOR logic circuit, and in particular, to an XOR-XNOR logic circuit having excellent energy efficiency.
곱셈 연산은 범용 목적 마이크로프로세서뿐만 아니라 특수 용도의 프로세서에서 핵심 연산요소로써, 고 성능 컴퓨팅 시스템의 다양한 응용 분야에서 고 성능 곱셈 연산에 대한 요구가 증가하고 있다. 곱셈 연산기의 기본 요소는 4-2 압축 회로(4-2 compressor)이며, 4-2 압축회로의 핵심 구성요소는 XOR-XNOR 회로이다. XOR-XNOR 회로는 임의의 두 입력 신호를 받아 XOR 및 XNOR의 두 신호를 출력하는 회로이다. XOR-XNOR 회로는 디지털 회로 설계 분야에서 비교기, 패리티 검사기, 덧셈 회로 등에 널리 사용되고 있다.Multiplication operation is a key operation element in general-purpose microprocessors as well as special-purpose processors, and demands for high-performance multiplication operations are increasing in various application fields of high-performance computing systems. The basic element of the multiplication operator is the 4-2 compression circuit (4-2 compressor), and the core component of the 4-2 compression circuit is the XOR-XNOR circuit. The XOR-XNOR circuit is a circuit that receives two arbitrary input signals and outputs two signals, XOR and XNOR. XOR-XNOR circuits are widely used for comparators, parity checkers, and addition circuits in the field of digital circuit design.
따라서, 이 회로를 효과적으로 구현하기 위한 많은 노력과 다양한 형식의 회로들이 제안되고 있으며, 최근에는 트랜지스터의 개수를 최소화하면서 저 전력, 고속 특성 및 구동 능력(driving capability)뿐만 아니라 에너지 효율이 우수한 회로를 설계하려는 노력이 계속되고 있다.Therefore, a lot of effort and various types of circuits have been proposed to effectively implement this circuit, and recently, design circuits with excellent energy efficiency as well as low power, high speed characteristics and driving capability while minimizing the number of transistors. There is an ongoing effort to do it.
또한, XOR-XNOR 회로 구현 기술은 CMOS 전달 게이트(transmission gate)를 활용한 방식과 CMOS 인버터 형식을 활용한 방식 등이 적용되고 있다. 기존의 회로들은 MOSFET 스위칭 특성으로 발생하는 신호의 변형 및 전달 지연 시간의 증가와 구동 능력의 저하 등의 단점을 가지고 있다.In addition, a method using a CMOS transmission gate and a method using a CMOS inverter type are applied as the XOR-XNOR circuit implementation technology. Existing circuits have disadvantages such as signal transformation caused by the MOSFET switching characteristics, an increase in propagation delay time, and a decrease in driving capability.
본 발명이 해결하고자 하는 기술적 과제는, XOR-XNOR 회로의 임계 경로(critical path)에 발생하는 기생 캐패시턴스(parasitic capacitance)를 감소시켜 전달 지연 시간을 감소시키고, PDP(power consumption-delay product : 전력 소모와 지연 시간의 곱)와 EDP(energy-delay product : 에너지와 지연 시간의 곱)를 감소시키며, 모든 입력 조합에 완벽한 신호를 출력하여 모든 출력 단에 우수한 구동 능력을 갖는 XOR-XNOR 로직회로를 제공하는데 있다.The technical problem to be solved by the present invention is to reduce the transmission delay time by reducing the parasitic capacitance occurring in the critical path of the XOR-XNOR circuit, and power consumption-delay product (PDP). It reduces the product of delay time) and EDP (energy-delay product: product of energy and delay time), and provides an XOR-XNOR logic circuit with excellent driving capability to all output stages by outputting a perfect signal to all input combinations. There is it.
상기 기술적 과제를 달성하기 위한 본 발명인 XOR 및 XNOR 로직회로는, 일 단자가 공급전원에 연결되고 게이트 단자에 제1입력이 인가되는 제1 P형모스트랜지스터; 일 단자가 상기 제1 P형모스트랜지스터의 다른 일 단자에 연결되고 게이트 단자에 제2입력이 인가되는 제2 P형모스트랜지스터; 일 단자가 상기 제2 P형모스트랜지스터의 다른 일 단자에 연결되고 다른 일 단자는 상기 제1입력과 연결되며, 게이트 단자에는 상기 제2입력이 인가되는 제1 N형모스트랜지스터; 일 단자가 상기 제2 P형모스트랜지스터 및 상기 제1 N형모스트랜지스터의 공통 단자에 연결되며, 다른 일 단자가 상기 제2입력에 연결되고, 게이트 단자에 상기 제1입력이 인가되는 제2 N형모스트랜지스터; 입력 단자로 인가되는 상기 제2 P형모스트랜지스터, 상기 제1 N형모스트랜지스터 및 상기 제2 N형모스트랜지스터의 공통 단자의 전위를 반전하여 제1출력신호를 출력하는 제1 인버터; 및 상기 제1 인버터의 제1출력신호를 반전하여 제2출력신호를 생성하는 제2 인버터;을 포함하는 것을 특징으로 한다.An XOR and XNOR logic circuit according to the present invention for achieving the above technical problem comprises: a first P-type MOS transistor having one terminal connected to a supply power supply and a first input applied to a gate terminal; A second P-type MOS transistor having one terminal connected to the other terminal of the first P-type MOS transistor and a second input being applied to a gate terminal; A first N-type MOS transistor having one terminal connected to the other terminal of the second P-type MOS transistor, the other terminal connected to the first input, and to which the second input is applied to a gate terminal; A second N terminal is connected to a common terminal of the second P-type MOS transistor and the first N-type MOS transistor, the other terminal is connected to the second input, and the first input is applied to the gate terminal. Type most transistor; A first inverter configured to output a first output signal by inverting a potential of a common terminal of the second P-type MOS transistor, the first N-type MOS transistor, and the second N-type MOS transistor applied to an input terminal; And a second inverter configured to generate a second output signal by inverting the first output signal of the first inverter.
여기서, 상기 제1 인버터는, 일 단자가 공급전원에 연결되고 게이트 단자가 상기 제2 P형모스트랜지스터, 상기 제1 N형모스트랜지스터 및 상기 제2 N형모스트랜지스터의 공통 단자에 연결되는 제3 P형모스트랜지스터; 및 일 단자가 상기 제3 P형모스트랜지스터의 다른 일 단자와 연결되어 상기 제1출력신호를 생성하고, 다른 일 단자가 접지되며, 게이트 단자가 상기 제2 P형모스트랜지스터, 상기 제1 N형모스트랜지스터 및 상기 제2 N형모스트랜지스터의 공통 단자에 연결되는 제3 N형모스트랜지스터;를 포함하는 것을 특징으로 한다.Here, in the first inverter, a third terminal having one terminal connected to a supply power source and a gate terminal connected to a common terminal of the second P-type MOS transistor, the first N-type MOS transistor, and the second N-type MOS transistor P-type most transistor; And one terminal is connected to the other terminal of the third P-type MOS transistor to generate the first output signal, the other terminal is grounded, and the gate terminal is the second P-type MOS transistor and the first N-type MOS transistor. And a third N-type MOS transistor connected to a common terminal of the MOS transistor and the second N-type MOS transistor.
또한, 상기 제2 인버터는, 일 단자가 공급전원에 연결되고 게이트 단자가 상기 제3 P형모스트랜지스 및 상기 제3 N형모스트랜지스터의 공통 단자에 연결되는 제4 P형모스트랜지스터; 및 일 단자가 상기 제4 P형모스트랜지스터의 다른 일 단자와 연결되어 상기 제2출력신호를 생성하고, 다른 일 단자가 접지되며, 게이트 단자가 상기 제3 P형모스트랜지스터 및 상기 제3 N형모스트랜지스터의 공통 단자에 연결되는 제4 N형모스트랜지스터; 를 포함하는 것을 특징으로 한다.In addition, the second inverter may include a fourth P-type MOS transistor having one terminal connected to a supply power supply and a gate terminal connected to a common terminal of the third P-type MOS transistor and the third N-type MOS transistor; And one terminal is connected to the other terminal of the fourth P-type MOS transistor to generate the second output signal, the other terminal is grounded, and the gate terminal is the third P-type MOS transistor and the third N-type MOS transistor. A fourth N-type MOS transistor connected to a common terminal of the MOS transistor; It characterized in that it comprises a.
또한, 상기 제1출력신호는 XOR이고, 상기 제2출력신호는 XNOR인 것을 특징으로 한다.Further, the first output signal is XOR, and the second output signal is XNOR.
이상에서 상술한 본 발명은 다음과 같은 효과가 있다.The present invention described above has the following effects.
먼저, 제안한 회로에 의하면 임계 경로의 내부 기생 캐패시턴스를 감소시켜 전파 지연 시간을 감소시킨다.First, according to the proposed circuit, the propagation delay time is reduced by reducing the internal parasitic capacitance of the critical path.
또한, 8개의 트랜지스터로 설계되었으며, 모든 입력 조합의 경우에 완벽한 출력 값을 갖는다.In addition, it is designed with 8 transistors and has a perfect output value for all input combinations.
또한, 기존 회로와 비교시 전파 지연 시간이 14.5% 감소하였으며, 전력 소모는 1.7% 증가하였다. 따라서, PDP(power consumption-delay product : 전력 소모와 지연 시간의 곱)와 EDP(energy-delay product : 에너지와 지연 시간의 곱)가 각각 13.1%, 26.0% 감소하였다.In addition, the propagation delay time decreased by 14.5% and the power consumption increased by 1.7% when compared with the existing circuit. Therefore, PDP (power consumption-delay product: product of power consumption and delay time) and EDP (energy-delay product: product of energy and delay time) decreased by 13.1% and 26.0%, respectively.
또한, 상기와 같이 완벽한 출력 신호와 구동 능력을 지니고 내부 기생 캐패시턴스를 감소를 통한 전달 지연 시간 감소로 에너지 특성을 향상시킬 수 있다.In addition, it has the perfect output signal and driving capability as described above, and energy characteristics can be improved by reducing the transmission delay time by reducing the internal parasitic capacitance.
도 1은 종래의 XOR-XNOR 회로를 나타낸 도면,
도 2는 종래의 또 다른 XOR-XNOR 회로를 나타낸 도면,
도 3은 도 1의 시뮬레이션 결과를 나타낸 도면,
도 4는 본 발명에 따른 XOR-XNOR 로직회로의 일 실시례에 따른 도면,
도 5는 본 발명에 따른 XOR-XNOR 로직회로의 시뮬레이션 결과를 나타낸 도면,
도 6은 공급 전원 변화에 의한 XOR-XNOR 회로의 특성을 나타낸 도면.1 is a diagram showing a conventional XOR-XNOR circuit;
2 is a diagram showing another conventional XOR-XNOR circuit;
3 is a view showing the simulation result of FIG. 1;
4 is a diagram according to an embodiment of an XOR-XNOR logic circuit according to the present invention;
5 is a diagram showing a simulation result of an XOR-XNOR logic circuit according to the present invention;
6 is a diagram showing characteristics of an XOR-XNOR circuit according to a change in supply power.
이하, 본 발명의 일부 실시례들을 예시적인 도면을 통해 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 본 발명의 실시례를 설명함에 있어, 관련된 공지구성 또는 기능에 대한 구체적인 설명이 본 발명의 실시례에 대한 이해를 방해한다고 판단되는 경우에는 그 상세한 설명은 생략한다.Hereinafter, some embodiments of the present invention will be described in detail through exemplary drawings. In adding reference numerals to elements of each drawing, it should be noted that the same elements are assigned the same numerals as possible, even if they are indicated on different drawings. In addition, in describing the embodiments of the present invention, if it is determined that a detailed description of a related known configuration or function obstructs the understanding of the embodiments of the present invention, the detailed description thereof will be omitted.
또한, 본 발명의 실시례의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결되거나 접속될 수 있지만, 각 구성 요소 사이에 또 다른 구성 요소가 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다.In addition, in describing the constituent elements of the embodiments of the present invention, terms such as first, second, A, B, (a), and (b) may be used. These terms are for distinguishing the constituent element from other constituent elements, and the nature, order, or order of the constituent element is not limited by the term. When a component is described as being "connected", "coupled" or "connected" to another component, that component may be directly connected or connected to that other component, but between each component It should be understood that may be “connected”, “coupled” or “connected”.
먼저, 본 발명을 설명하기에 앞서 본 발명의 이해를 돕기 위해 종래 회로 및 이에 대한 문제점을 함께 설명하기로 한다.First, prior to describing the present invention, a conventional circuit and problems thereof will be described together to aid in understanding the present invention.
도 1은 종래의 XOR-XNOR 회로를 나타낸 도면이고, 도 2는 종래의 또 다른 XOR-XNOR 회로를 나타낸 도면이며, 도 3은 도 1의 시뮬레이션 결과를 나타낸 도면이다.1 is a diagram showing a conventional XOR-XNOR circuit, FIG. 2 is a diagram showing another conventional XOR-XNOR circuit, and FIG. 3 is a diagram showing a simulation result of FIG. 1.
도 1을 참조하여 MOSFET의 스위칭 특성을 살펴보면 PMOS 트랜지스터는 '1(High)' 신호는 완벽하게 전달시킬 수 있지만 '0(Low)' 신호는 문턱 전압(threshold voltage)만큼 상승으로 변형된 '0' 신호를 전달한다. 반면에 NMOS 트랜지스터는 '0' 신호는 완벽하게 전달시키지만 '1' 신호는 문턱 전압만큼 감소한 변형된 '1'신호를 전달한다. 이러한 변형된 출력 신호는 다음 단에 연결되는 게이트의 올바른 구동을 보장할 수 없게 되어 구동 능력 저하 및 논리 기능의 오 동작을 유발할 수 있는 원인이 된다. 이러한 변형된 출력 신호는 미세 공정이 가속화되는 현재 반도체 기술에서는 치명적인 단점으로 반드시 해결해야 할 문제이다. 이 회로는 A=0, B=1인 경우 XOR 출력은 NMOS 트랜지스터 N2와 N3을 통해 '1' 신호가 전달되므로 문턱 전압만큼 감소하여 변형된 '1' 신호를 출력하는 단점을 갖는다.Looking at the switching characteristics of the MOSFET with reference to FIG. 1, the PMOS transistor can transmit the '1 (High)' signal perfectly, but the '0 (Low)' signal is transformed to increase by the threshold voltage. It carries the signal. On the other hand, the NMOS transistor transmits the '0' signal perfectly, but the '1' signal transmits the modified '1' signal, which is reduced by the threshold voltage. Such a modified output signal cannot guarantee correct driving of the gate connected to the next stage, which may cause a decrease in driving capability and a malfunction of a logic function. This modified output signal is a problem that must be solved as a fatal disadvantage in the current semiconductor technology where microprocessing is accelerated. In this circuit, when A=0 and B=1, the XOR output has a disadvantage of outputting a modified “1” signal by decreasing by a threshold voltage since a “1” signal is transmitted through the NMOS transistors N2 and N3.
도 2의 회로는 첫 번째 기존 회로의 단점을 보완하여 모든 입력 조합에 대해서 XOR와 XNOR 두 출력단에서 완벽한 '0', '1' 신호를 출력한다. XOR 출력 신호의 경우, PMOS 트랜지스터 P4와 NMOS 트랜지스터 N4로 구성된 인버터를 통해 출력하므로 우수한 능력을 갖지만, XNOR 출력 신호는 PMOS 트랜지스터 P2, P3와 NMOS 트랜지스터 N2, N4로 구성된 출력 단에서 출력하므로 인버터를 통해 출력하는 신호보다는 구동 능력이 미흡하다는 단점을 갖는다.The circuit of FIG. 2 compensates for the shortcomings of the first conventional circuit and outputs perfect '0' and '1' signals at both output terminals of XOR and XNOR for all input combinations. In the case of the XOR output signal, it has excellent capability because it is output through an inverter composed of PMOS transistor P4 and NMOS transistor N4. It has the disadvantage of insufficient driving capability than the output signal.
본 발명에서는 전술한 문제점들을 해결하기 위해 도 4의 회로를 제안하며, 본 발명에 따른 XOR-XNOR 로직회로를 도 4를 참조하여 설명하면 다음과 같다.In the present invention, in order to solve the above-described problems, the circuit of FIG. 4 is proposed, and the XOR-XNOR logic circuit according to the present invention will be described with reference to FIG. 4.
본 발명인 XOR-XNOR 로직회로는 제1 P형모스트랜지스터(P1), 제2 P형모스트랜지스터(P2), 제1 N형모스트랜지스터(N1), 제2 N형모스트랜지스터(N2), 제1 인버터(10) 및 제2 인버터(20)를 포함하여 구성된다.The XOR-XNOR logic circuit of the present invention includes a first P-type MOS transistor (P1), a second P-type MOS transistor (P2), a first N-type MOS transistor (N1), a second N-type MOS transistor (N2), and a first It is configured to include an
제1 P형모스트랜지스터(P1)는 일 단자가 공급전원(VDD)에 연결되고 게이트 단자에 제1입력(A)이 인가된다.One terminal of the first P-type MOS transistor P1 is connected to the supply power V DD and a first input A is applied to the gate terminal.
제2 P형모스트랜지스터(P2)는 일 단자가 제1 P형모스트랜지스터(P1)의 다른 일 단자에 연결되고, 게이트 단자에 제2입력(B)이 인가된다.One terminal of the second P-type MOS transistor P2 is connected to the other terminal of the first P-type MOS transistor P1, and a second input B is applied to the gate terminal.
제1 N형모스트랜지스터(N1)는 일 단자가 제2 P형모스트랜지스터(P2)의 다른 일 단자에 연결되고 다른 일 단자는 제1입력(A)과 연결된다. 게이트 단자에는 제2입력(B)이 인가된다.One terminal of the first N-type MOS transistor N1 is connected to the other terminal of the second P-type MOS transistor P2 and the other terminal is connected to the first input A. A second input B is applied to the gate terminal.
제2 N형모스트랜지스터(N2)는 일 단자가 제2 P형모스트랜지스터(P2)와 제1 N형모스트랜지스터(N1)의 공통 단자에 연결된다. 다른 일 단자가 제2입력(B)에 연결되고, 게이트 단자에는 제1입력(A)이 인가된다.One terminal of the second N-type MOS transistor N2 is connected to a common terminal of the second P-type MOS transistor P2 and the first N-type MOS transistor N1. The other terminal is connected to the second input (B), and the first input (A) is applied to the gate terminal.
제1 인버터(10)는 입력 단자로 인가되는 제2 P형모스트랜지스터(P2), 제1 N형모스트랜지스터(N1) 및 제2 N형모스트랜지스터(N2)의 공통 단자의 전위를 반전시켜 제1출력신호(XOR)를 출력한다. 이와 같은 제1 인버터(10)는 제3 P형모스트랜지스터(P3)와 제3 N형모스트랜지스터(N3)로 구성된다.The
제3 P형모스트랜지스터(P3)는 일 단자가 공급전원(VDD)에 연결된다. 게이트 단자는 제2 P형모스트랜지스터(P2), 제1 N형모스트랜지스터(N1) 및 제2 N형모스트랜지스터(N2)의 공통 단자에 연결된다.One terminal of the third P-type MOS transistor P3 is connected to the supply power V DD. The gate terminal is connected to a common terminal of the second P-type MOS transistor P2, the first N-type MOS transistor N1, and the second N-type MOS transistor N2.
제3 N형모스트랜지스터(N3)는 일 단자가 제3 P형모스트랜지스터(P3)의 다른 일 단자와 연결되어 제1출력신호(XOR)를 생성한다. 다른 일 단자는 접지(GND)되며, 게이트 단자는 제2 P형모스트랜지스터(P2), 제1 N형모스트랜지스터(N1) 및 제2 N형모스트랜지스터(N2)의 공통 단자에 연결된다.One terminal of the third N-type MOS transistor N3 is connected to the other terminal of the third P-type MOS transistor P3 to generate a first output signal XOR. The other terminal is grounded (GND), and the gate terminal is connected to a common terminal of the second P-type MOS transistor P2, the first N-type MOS transistor N1, and the second N-type MOS transistor N2.
제2 인버터(20)는 제1 인버터(10)의 제1출력신호(XOR)를 반전시켜 제2출력신호(XNOR)를 생성한다. 이와 같은 제2 인버터(20)는 제4 P형모스트랜지스터(P4)와 제4 N형모스트랜지스터(N4)로 구성된다.The
제4 P형모스트랜지스터(P4)는 일 단자가 공급전원(VDD)에 연결된다. 게이트 단자는 제3 P형모스트랜지스(P3) 및 제3 N형모스트랜지스터(N3)의 공통 단자에 연결된다.One terminal of the fourth P-type MOS transistor P4 is connected to the supply power V DD. The gate terminal is connected to a common terminal of the third P-type MOS transistor P3 and the third N-type MOS transistor N3.
제4 N형모스트랜지스터(N4) 일 단자가 제4 P형모스트랜지스터(P4)의 다른 일 단자와 연결되어 상기 제2출력신호(XNOR)를 생성한다. 다른 일 단자가 접지(GND)되며, 게이트 단자는 제3 P형모스트랜지스터(P3) 및 제3 N형모스트랜지스터(N3)의 공통 단자에 연결된다.One terminal of the fourth N-type MOS transistor N4 is connected to the other terminal of the fourth P-type MOS transistor P4 to generate the second output signal XNOR. The other terminal is grounded (GND), and the gate terminal is connected to a common terminal of the third P-type MOS transistor P3 and the third N-type MOS transistor N3.
도 4와 같이 제안된 회로는 도 1 회로의 변형된 출력 신호가 발생하는 단점을 해결하여, 모든 입력 조합의 경우에 대해 완벽한 '0', '1' 신호를 출력한다. 제1출력신호(XOR)의 경우 제3 P형모스트랜지스터(P3)와 제3 N형모스트랜지스터(N3)로 구성된 제1인버터(10)를 통해 출력하고, 제2출력신호(XNOR)의 경우 제4 PM형모스트랜지스터(P4)와 제4 N형모스트랜지스터(N4)로 구성된 제2인버터를 통해 출력하므로, 제1출력신호(XOR)와 제2출력신호(XNOR) 모두 우수한 구동 능력을 갖는다.The proposed circuit as shown in FIG. 4 solves the disadvantage of generating a modified output signal of the circuit of FIG. 1, and outputs perfect '0' and '1' signals for all input combinations. In the case of the first output signal (XOR), it is output through the
또한, 기존 회로에 비해 내부 연결 노드가 단순화하여 회로 내의 기생 캐패시턴스를 감소시켜 전달 지연 시간이 도 1의 회로에 비해 25.4%, 도 2의 회로에 비해 14.5% 감소시킬 수 있다.In addition, since the internal connection node is simplified compared to the conventional circuit, the parasitic capacitance in the circuit is reduced, so that the transmission delay time can be reduced by 25.4% compared to the circuit of FIG. 1 and 14.5% compared to the circuit of FIG. 2.
본 발명에서는 TSMC 0.8um CMOS 표준 공정을 사용하여 도 1 및 도 4의 회로을 설계하고 SPICE를 이용하여 타당성을 검증하였다. PMOS 트랜지스터와 NMOS 트랜지스터의 크기 비는 2:1로 설계하였으며, 1.8V 공급 전원과 출력 단에 0.5pF의 부하 캐패시터(load capacitor)를 연결하여 각각의 회로에 대해 전달 지연 시간, 전력 소모, PDP(전력 소모와 지연 시간의 곱) 및 EDP(에너지와 지연 시간의 곱)에 대해 비교 분석하였다.In the present invention, the circuits of FIGS. 1 and 4 were designed using the TSMC 0.8um CMOS standard process, and the validity was verified using SPICE. The size ratio of the PMOS transistor and the NMOS transistor is designed to be 2:1, and a 0.5pF load capacitor is connected to the 1.8V supply power supply and the output terminal. Power consumption times delay time) and EDP (energy times delay time product) were compared and analyzed.
도 1의 회로에 대한 시뮬레이션 결과는 도 3에 나타냈다. 시뮬레이션 결과에서 A=0, B=1인 경우, 문턱 전압만큼 감쇠된 XOR 출력 신호를 확인할 수 있었다.The simulation results for the circuit of FIG. 1 are shown in FIG. 3. In the simulation result, when A=0 and B=1, the XOR output signal attenuated by the threshold voltage could be confirmed.
본 발명에 따른 도 4의 회로에 대한 시뮬레이션 결과는 도 5에 나타냈다. 제1출력신호(XOR) 및 제2출력신호(XNOR) 두 출력 단자에서 모든 입력 조합에 대해 완벽한 '0', '1' 신호를 출력하는 것을 시뮬레이션 결과에서 확인 할 수 있었다.The simulation results for the circuit of FIG. 4 according to the present invention are shown in FIG. 5. It was confirmed from the simulation results that the two output terminals of the first output signal (XOR) and the second output signal (XNOR) output perfect '0' and '1' signals for all input combinations.
상기 [표 1]은 기존 도 1(Previous 1) 및 도 2(Previous 2)의 회로들과 제안한 도 4(Proposed)의 회로 비교표이다. 도 4의 회로는 4.7ns의 전파 지연 시간, 72.1uW의 전력 소모, 0.399pJ의 PDP, 및 1.59E-21 Js의 EDP 특성을 보였다. 전파 지연 시간은 기존 도 1 및 도 2의 회로에 비해 각각 25.4%, 14.5% 감소하였으며, 전력 소모는 기존 도 1의 회로에 비해 2.6% 감소, 기존 도 2의 회로에 비해 1.7% 증가하였다. 또한, PDP는 기존 도 1 및 도 2의 회로에 비해 각각 27.3%, 13.1% 감소하였으며, EDP는 기존 도 1 및 도 2의 회로에 비해 각각 45.9%, 26.0% 감소하였다. 도 4의 제안한 회로는 전력 소모가 기존 도 2의 회로에 비해 1.7% 증가한다는 한 가지 단점을 제외하고 다른 모든 지표 값에서 우수한 특성을 갖는다는 것을 확인하였다.[Table 1] is a comparison table of the existing circuits of Fig. 1 and Fig. 2 and the proposed circuit of Fig. 4 (Proposed). The circuit of FIG. 4 exhibited a propagation delay time of 4.7 ns, a power consumption of 72.1 uW, a PDP of 0.399 pJ, and an EDP characteristic of 1.59E-21 Js. The propagation delay time decreased by 25.4% and 14.5%, respectively, compared to the circuits of FIGS. 1 and 2, and power consumption decreased by 2.6% compared to the circuit of FIG. 1 and increased by 1.7% compared to the circuit of FIG. 2. In addition, PDP decreased by 27.3% and 13.1%, respectively, compared to the circuits of FIGS. 1 and 2, and EDP decreased by 45.9% and 26.0%, respectively, compared to the circuits of FIGS. 1 and 2, respectively. It was confirmed that the proposed circuit of FIG. 4 has excellent characteristics in all other index values except for one disadvantage of increasing power consumption by 1.7% compared to the circuit of FIG. 2.
한편, 공급 전원을 1.4V로부터 2.2V까지 변화시키고, 이에 따른 전파 지연 시간(a), 전력 소모(b) 및 PDP(c) 등 회로의 전기적 특성 변화 추이를 각각 도 6에 나타냈다.Meanwhile, changes in electrical characteristics of the circuit such as propagation delay time (a), power consumption (b), and PDP (c) are shown in FIG. 6 by changing the supply power from 1.4V to 2.2V.
도 6의 (a)는 1.6V에서 2.0V 구간에서 제안한 회로의 전파 지연 시간이 우수한 특성을 갖는다는 보여준다. 전력 소모 면에서는 도 4의 제안한 회로가 기존 도 1의 회로보다는 우수하지만, 기존 도 2의 회로보다는 미흡하다는 것을 도 6의 (b)를 통해 확인할 수 있다. 도 6의 (c)는 1.6V에서 2.0V 구간에서 제안한 회로의 전력 소모가 가장 우수한 PDP 특성을 갖는다는 보 준다. 공급 전원이 1.6V 미만인 경우와 2V를 초과하는 경우 기존 도 2의 회로가 가장 우수한 PDP 특성을 갖는다. 제안한 도 4의 회로는 0.18um 공정의 표준 공급 전원인 1.8V의 ±10% 구간(1.6V ~ 2.0V)에서 가장 우수한 PDP 특성을 갖는다.6A shows that the propagation delay time of the proposed circuit in the 1.6V to 2.0V section has excellent characteristics. In terms of power consumption, it can be seen from FIG. 6B that the proposed circuit of FIG. 4 is superior to the circuit of FIG. 1, but is less than the circuit of FIG. 2. Fig. 6(c) shows that the power consumption of the proposed circuit has the best PDP characteristics in the 1.6V to 2.0V section. When the supply power is less than 1.6V and when it exceeds 2V, the conventional circuit of FIG. 2 has the most excellent PDP characteristics. The proposed circuit of FIG. 4 has the best PDP characteristics in the ±10% section (1.6V ~ 2.0V) of 1.8V, which is a standard supply power of 0.18um process.
이상에서 설명한 본 발명에 따르면, 완벽한 출력 신호와 구동 능력을 지니고 내부 기생 캐패시턴스를 감소를 통한 전달 지연 시간 감소로 에너지 특성을 향상시킬 수 있다.According to the present invention described above, it is possible to improve energy characteristics by reducing a propagation delay time by reducing an internal parasitic capacitance and having a perfect output signal and driving capability.
이상에서, 본 발명의 실시례를 구성하는 모든 구성 요소들이 하나로 결합하거나 결합하여 동작하는 것으로 설명되었다고 해서, 본 발명이 반드시 이러한 실시례에 한정되는 것은 아니다. 즉, 본 발명의 목적 범위 안에서라면, 그 모든 구성 요소들이 하나 이상으로 선택적으로 결합하여 동작할 수도 있다. 또한, 이상에서 기재된 "포함하다", "구성하다" 또는 "가지다" 등의 용어는, 특별히 반대되는 기재가 없는 한, 해당 구성 요소가 내재할 수 있음을 의미하는 것이므로, 다른 구성 요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것으로 해석되어야 한다. 기술적이거나 과학적인 용어를 포함한 모든 용어들은, 다르게 정의되지 않는 한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미가 있다. 사전에 정의된 용어와 같이 일반적으로 사용되는 용어들은 관련 기술의 문맥상의 의미와 일치하는 것으로 해석되어야 하며, 본 발명에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.In the above, even if all the constituent elements constituting the embodiments of the present invention have been described as being combined into one or operating in combination, the present invention is not necessarily limited to these embodiments. That is, within the scope of the object of the present invention, all of the constituent elements may be selectively combined and operated in one or more. In addition, terms such as "include", "consist of" or "have" described above mean that the corresponding component may be present unless otherwise stated, excluding other components. It should not be construed as being able to further include other components. All terms, including technical or scientific terms, have the same meaning as commonly understood by one of ordinary skill in the art, unless otherwise defined, to which the present invention belongs. Terms generally used, such as terms defined in the dictionary, should be interpreted as being consistent with the meaning of the context of the related technology, and are not interpreted as ideal or excessively formal meanings unless explicitly defined in the present invention.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 게시된 실시례들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시례에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.The above description is merely illustrative of the technical idea of the present invention, and those of ordinary skill in the art to which the present invention pertains will be able to make various modifications and variations without departing from the essential characteristics of the present invention. Accordingly, the embodiments posted in the present invention are not intended to limit the technical idea of the present invention, but to explain the technical idea, and the scope of the technical idea of the present invention is not limited by these embodiments. The scope of protection of the present invention should be interpreted by the following claims, and all technical ideas within the scope equivalent thereto should be construed as being included in the scope of the present invention.
10 : 제1 인버터 20 : 제2 인버터10: first inverter 20: second inverter
Claims (4)
일 단자가 상기 제1 P형모스트랜지스터의 다른 일 단자에 연결되고 게이트 단자에 제2입력이 인가되는 제2 P형모스트랜지스터;
일 단자가 상기 제2 P형모스트랜지스터의 다른 일 단자에 연결되고 다른 일 단자는 상기 제1입력과 연결되며, 게이트 단자는 상기 제2입력이 인가되는 제1 N형모스트랜지스터;
일 단자가 상기 제2 P형모스트랜지스터 및 상기 제1 N형모스트랜지스터의 공통 단자에 연결되며, 다른 일 단자가 상기 제2입력에 연결되고, 게이트 단자에는 상기 제1입력이 인가되는 제2 N형모스트랜지스터;
입력 단자로 인가되는 상기 제2 P형모스트랜지스터, 상기 제1 N형모스트랜지스터 및 상기 제2 N형모스트랜지스터의 공통 단자의 전위를 반전하여 제1출력신호를 출력하는 제1 인버터; 및
상기 제1 인버터의 제1출력신호를 반전하여 제2출력신호를 생성하는 제2 인버터;를 포함하며,
상기 제1 인버터는,
일 단자가 공급전원에 연결되고 게이트 단자가 상기 제2 P형모스트랜지스터, 상기 제1 N형모스트랜지스터 및 상기 제2 N형모스트랜지스터의 공통 단자에 연결되는 제3 P형모스트랜지스터; 및
일 단자가 상기 제3 P형모스트랜지스터의 다른 일 단자와 연결되어 상기 제1출력신호를 생성하고, 다른 일 단자가 접지되며, 게이트 단자가 상기 제2 P형모스트랜지스터, 상기 제1 N형모스트랜지스터 및 상기 제2 N형모스트랜지스터의 공통 단자에 연결되는 제3 N형모스트랜지스터;를 포함하고,
상기 제2 인버터는,
일 단자가 공급전원에 연결되고 게이트 단자가 상기 제3 P형모스트랜지스 및 상기 제3 N형모스트랜지스터의 공통 단자에 연결되는 제4 P형모스트랜지스터; 및
일 단자가 상기 제4 P형모스트랜지스터의 다른 일 단자와 연결되어 상기 제2출력신호를 생성하고, 다른 일 단자가 접지되며, 게이트 단자가 상기 제3 P형모스트랜지스터 및 상기 제3 N형모스트랜지스터의 공통 단자에 연결되는 제4 N형모스트랜지스터;를 포함하며,
상기 제1출력신호는 XOR이고, 상기 제2출력신호는 XNOR인 XOR-XNOR 로직회로.A first P-type MOS transistor having one terminal connected to the supply power and to which a first input is applied to the gate terminal;
A second P-type MOS transistor having one terminal connected to the other terminal of the first P-type MOS transistor and a second input being applied to a gate terminal;
A first N-type MOS transistor having one terminal connected to the other terminal of the second P-type MOS transistor, the other terminal connected to the first input, and a gate terminal to which the second input is applied;
One terminal is connected to a common terminal of the second P-type MOS transistor and the first N-type MOS transistor, the other terminal is connected to the second input, and the gate terminal is a second N to which the first input is applied. Type most transistor;
A first inverter configured to output a first output signal by inverting a potential of a common terminal of the second P-type MOS transistor, the first N-type MOS transistor, and the second N-type MOS transistor applied to an input terminal; And
Including; a second inverter for generating a second output signal by inverting the first output signal of the first inverter,
The first inverter,
A third P-type MOS transistor having one terminal connected to a supply power source and a gate terminal connected to a common terminal of the second P-type MOS transistor, the first N-type MOS transistor, and the second N-type MOS transistor; And
One terminal is connected to the other terminal of the third P-type MOS transistor to generate the first output signal, the other terminal is grounded, and the gate terminal is the second P-type MOS transistor and the first N-type MOS transistor. Including; a transistor and a third N-type MOS transistor connected to a common terminal of the second N-type MOS transistor,
The second inverter,
A fourth P-type MOS transistor having one terminal connected to the supply power and a gate terminal connected to a common terminal of the third P-type MOS transistor and the third N-type MOS transistor; And
One terminal is connected to the other terminal of the fourth P-type MOS transistor to generate the second output signal, the other terminal is grounded, and the gate terminal is the third P-type MOS transistor and the third N-type MOS transistor. Including; a fourth N-type MOS transistor connected to the common terminal of the transistor,
The first output signal is XOR, the second output signal is XNOR XOR-XNOR logic circuit.
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Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60206222A (en) * | 1984-03-29 | 1985-10-17 | Toshiba Corp | Exclusive or circuit |
| KR20060001693A (en) * | 2004-06-30 | 2006-01-06 | 엘지.필립스 엘시디 주식회사 | Exclusive or/exclusive nor gate circuit |
| KR101678833B1 (en) | 2009-04-30 | 2016-11-23 | 텔라 이노베이션스, 인코포레이티드 | Circuitry and layouts for xor and xnor logic |
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60206222A (en) * | 1984-03-29 | 1985-10-17 | Toshiba Corp | Exclusive or circuit |
| KR20060001693A (en) * | 2004-06-30 | 2006-01-06 | 엘지.필립스 엘시디 주식회사 | Exclusive or/exclusive nor gate circuit |
| KR101678833B1 (en) | 2009-04-30 | 2016-11-23 | 텔라 이노베이션스, 인코포레이티드 | Circuitry and layouts for xor and xnor logic |
| JP2017069981A (en) * | 2009-04-30 | 2017-04-06 | テラ イノヴェイションズ インコーポレイテッド | Circuitry and layout for xor and xnor logic |
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