KR102212560B1 - High voltage driver - Google Patents

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KR102212560B1
KR102212560B1 KR1020140165363A KR20140165363A KR102212560B1 KR 102212560 B1 KR102212560 B1 KR 102212560B1 KR 1020140165363 A KR1020140165363 A KR 1020140165363A KR 20140165363 A KR20140165363 A KR 20140165363A KR 102212560 B1 KR102212560 B1 KR 102212560B1
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정문숙
권용일
박타준
조병학
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삼성전자주식회사
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Abstract

본 발명은 고전압 드라이버에 관한 것이다. 본 발명의 일 실시예에 따른 고전압 드라이버는, 출력단과 접지 사이에 직렬로 연결되는 제1, 제2 내지 제n NMOS 트랜지스터를 포함하고, 제1 제어신호에 따라 상기 제1 NOMS 트랜지스터가 턴 온 또는 턴 오프되는 로우 사이드 스위치부, 전원 입력단과 상기 출력단 사이에 직렬로 연결되는 제1, 제2 내지 제n PMOS 트랜지스터를 포함하고, 상기 제1 PMOS 트랜지스터는 제2 제어신호에 따라 상기 제1 NMOS 트랜지스터와 상보적으로 동작하는 하이 사이드 스위치부, 상기 출력단과 접지간의 전압을 분압하여 상기 제2 내지 제n NMOS 트랜지스터로 제공하는 제1 전압 분압부 및 상기 출력단과 접지간의 전압을 분압하여 상기 제2 내지 제n PMOS 트랜지스터로 제공하는 제2 전압 분압부를 포함할 수 있다.The present invention relates to a high voltage driver. The high voltage driver according to an embodiment of the present invention includes first, second to n-th NMOS transistors connected in series between an output terminal and a ground, and the first NOMS transistor is turned on or turned on according to a first control signal. A low-side switch unit that is turned off, and first, second to n-th PMOS transistors connected in series between a power input terminal and the output terminal, wherein the first PMOS transistor is the first NMOS transistor according to a second control signal. A high-side switch unit that is complementary to and divides a voltage between the output terminal and the ground to provide a first voltage divider provided to the second to n-th NMOS transistors, and the second to It may include a second voltage divider provided to the n-th PMOS transistor.

Description

고전압 드라이버 {HIGH VOLTAGE DRIVER}High voltage driver {HIGH VOLTAGE DRIVER}

본 발명은 저전압 트랜지스터를 이용하는 고전압 드라이버에 관한 것이다.
The present invention relates to a high voltage driver using a low voltage transistor.

일반적으로, 낮은 전압으로부터 고전압을 발생시키는 차지 펌프(charge pump)의 방식에는 여러 가지가 있는데, 차지 펌프의 예로는, 플로팅 웰 차지 펌프(Floating well charge pump), 바디-제어형 차지 펌프(body-controlled charge pump), 4상 차지 펌프(4-phase charge pump), 전압 더블러 차지 펌프(voltage doubler charge pump) 등이 있다. 이중에서도 전압 더블러(voltage doubler)를 이용한 차지 펌프가 효율 면에서 가장 좋은 특성을 가지고 있어 많이 이용되고 있다. In general, there are various types of charge pumps that generate high voltages from low voltages. Examples of charge pumps include a floating well charge pump and a body-controlled charge pump. charge pump), a 4-phase charge pump, a voltage doubler charge pump, and the like. Among them, a charge pump using a voltage doubler is widely used because it has the best characteristics in terms of efficiency.

이와 같이 낮은 전압을 고전압으로 변경하기 위한 방법으로, 차지 펌프를 이용할 수 있으나, 이 경우 발생된 높은 전압을 이용하여 하이레벨과 로우레벨을 갖는 구동신호를 생성하기 위해서는, 기본적인 구동신호를 생성하기 위한 스위치 소자인 트랜지스터가 높은 전압을 견디도록 설계되어야 한다.
As a method for changing the low voltage to a high voltage as described above, a charge pump may be used. In this case, in order to generate a driving signal having a high level and a low level using the generated high voltage, a basic driving signal is generated. Transistors, which are switch elements, must be designed to withstand high voltages.

그런데, 높은 전압의 브레이크다운 전압(break down voltage)을 갖는 트랜지스터를 공정에서 제공하여 주지 않으면, 고전압을 발생하였더라도 이 높은 전압을 이용하여 구동신호를 생성하기 어렵다.
However, unless a transistor having a high voltage break down voltage is provided in the process, it is difficult to generate a driving signal using the high voltage even if a high voltage is generated.

미국 공개특허 제2013-0002149호 공보US Patent Publication No. 2013-0002149

본 발명은, 제어 신호를 제공받는 트랜지스터의 동작 전압을 설정하고, 나머지 트랜지스터의 동작 전압을 일정하게 함으로써 고전압의 구동신호를 생성하는 저전압 트랜지스터를 이용한 고전압 드라이버를 제공한다.
The present invention provides a high voltage driver using a low voltage transistor that generates a high voltage driving signal by setting an operating voltage of a transistor receiving a control signal and constant operating voltage of the remaining transistors.

본 발명의 제1 기술적인 측면에 따른 고전압 드라이버는, 출력단과 접지 사이에 직렬로 연결되는 제1, 제2 내지 제n NMOS 트랜지스터를 포함하고, 제1 제어신호에 따라 상기 제1 NMOS 트랜지스터가 턴 온 또는 턴 오프되는 로우 사이드 스위치부; 전원 입력단과 상기 출력단 사이에 직렬로 연결되는 제1, 제2 내지 제n PMOS 트랜지스터를 포함하고, 상기 제1 PMOS 트랜지스터는 제2 제어신호에 따라 상기 제1 NMOS 트랜지스터와 상보적으로 동작하는 하이 사이드 스위치부; 상기 출력단과 접지간의 전압을 분압하여 상기 제2 내지 제n NMOS 트랜지스터로 제공하는 제1 전압 분압부; 및 상기 출력단과 접지간의 전압을 분압하여 상기 제2 내지 제n PMOS 트랜지스터로 제공하는 제2 전압 분압부; 를 포함할 수 있다.The high voltage driver according to the first technical aspect of the present invention includes first, second to n-th NMOS transistors connected in series between an output terminal and a ground, and the first NMOS transistor is turned on according to a first control signal. A low side switch unit that is turned on or off; First, second to n-th PMOS transistors connected in series between the power input terminal and the output terminal, wherein the first PMOS transistor is a high-side operating complementarily with the first NMOS transistor according to a second control signal. Switch unit; A first voltage divider for dividing the voltage between the output terminal and the ground and providing the second to nth NMOS transistors; And a second voltage divider for dividing the voltage between the output terminal and the ground and providing the second to nth PMOS transistors. It may include.

본 발명의 제2 기술적인 측면에 따른 고전압 드라이버는, 접지단과 연결되며, 제1 제어신호를 제공받는 제1 NMOS 트랜지스터; 상기 제1 NMOS 트랜지스터의 동작 상태와 동기되어 동작하는 복수의 NMOS 트랜지스터를 포함하는 제1 스위치부; 전원 입력단과 연결되며, 제2 제어신호를 제공받는 제1 PMOS 트랜지스터; 상기 제1 PMOS 트랜지스터의 동작 상태와 동기되어 동작하는 복수의 PMOS 트랜지스터를 포함하는 제2 스위치부; 출력단으로 제공되는 출력전압을 분압하여 상기 복수의 NMOS 트랜지스터의 제어단에 제공하는 제1 전압 분압부; 상기 출력전압을 분압하여 상기 복수의 PMOS 트랜지스터의 제어단에 제공하는 제2 전압 분압부; 상기 제1 스위치부와 상기 제1 전압 분압부 사이의 신호 경로 상에서 전압을 충전하고, 충전된 전압을 상기 복수의 NMOS 트랜지스터로 제공하는 제1 충전부; 및 상기 제2 스위치부와 상기 제2 전압 분압부 사이의 신호 경로 상에서 전압을 충전하고, 충전된 전압을 상기 복수의 PMOS 트랜지스터로 제공하는 제2 충전부; 를 포함할 수 있다.A high voltage driver according to a second technical aspect of the present invention includes: a first NMOS transistor connected to a ground terminal and receiving a first control signal; A first switch unit including a plurality of NMOS transistors operating in synchronization with an operating state of the first NMOS transistor; A first PMOS transistor connected to the power input terminal and receiving a second control signal; A second switch unit including a plurality of PMOS transistors operating in synchronization with an operating state of the first PMOS transistor; A first voltage divider for dividing an output voltage provided to an output terminal and providing it to a control terminal of the plurality of NMOS transistors; A second voltage divider for dividing the output voltage and providing it to a control terminal of the plurality of PMOS transistors; A first charging unit charging a voltage on a signal path between the first switch unit and the first voltage dividing unit and providing the charged voltage to the plurality of NMOS transistors; And a second charging unit for charging a voltage on a signal path between the second switch unit and the second voltage dividing unit and providing the charged voltage to the plurality of PMOS transistors. It may include.

본 발명의 일 실시예에 따르면, 낮은 브레이크 다운(breakdown) 전압을 갖는 트랜지스터를 최소의 개수로써 사용함으로써 고전압의 구동신호를 생성할 수 있다.According to an embodiment of the present invention, a high voltage driving signal can be generated by using a minimum number of transistors having a low breakdown voltage.

또한, 제어신호의 딜레이 타임(Delay time)을 최소화하여, 제어 신호의 딜레이 오차로 인해 트랜지스터가 파괴되는 현상을 막을 수 있다.
In addition, by minimizing the delay time of the control signal, it is possible to prevent the transistor from being destroyed due to the delay error of the control signal.

도 1은 본 발명의 일 실시예에 따른 고전압 드라이버를 나타낸 회로 예시도이다.
도 2는 본 발명의 일 실시예에 따른 고전압 드라이버의 다른 회로 예시도이다.
도 3a는 도 1에 도시한 고전압 드라이버에서 제어신호 생성부가 추가된 경우를 나타낸 회로 예시도이다.
도 3b는 도 3a에 도시한 고전압 드라이버에서 신호 동기부가 추가된 경우를 나타낸 회로 예시도이다.
도 4는 본 발명의 일 실시예에 따른 제어신호 생성부의 회로 예시도이다.
도 5는 본 발명의 일 실시예에 따른 고전압 드라이버에서 로우 및 하이 사이드 스위치부 각각의 스위치 개수가 3개인 경우인 회로 예시도이다.
도 6는 본 발명의 일 실시예에 따른 고전압 드라이버의 제1 동작 설명도이다.
도 7은 도 6에 도시한 고전압 드라이버의 구성 중 로우 사이드 스위치부의 동작 설명도이다.
도 8은 도 6에 도시한 고전압 드라이버의 구성 중 하이 사이드 스위치부의 동작 설명도이다.
도 9는 본 발명의 일 실시예에 따른 고전압 드라이버의 제2 동작 설명도이다.
도 10은 도 9에 도시한 고전압 드라이버의 구성 중 로우 사이드 스위치부의 동작 설명도이다.
도 11은 도 9에 도시한 고전압 드라이버의 구성 중 하이 사이드 스위치부의 동작 설명도이다.1 is a circuit diagram showing a high voltage driver according to an embodiment of the present invention.
2 is another circuit diagram of a high voltage driver according to an embodiment of the present invention.
3A is a circuit diagram illustrating a case in which a control signal generator is added in the high voltage driver illustrated in FIG. 1.
3B is a circuit diagram illustrating a case in which a signal synchronization unit is added in the high voltage driver shown in FIG. 3A.
4 is an exemplary circuit diagram of a control signal generator according to an embodiment of the present invention.
5 is a circuit diagram illustrating a case in which the number of switches of each of the low and high side switch units is three in the high voltage driver according to an embodiment of the present invention.
6 is a diagram illustrating a first operation of the high voltage driver according to an embodiment of the present invention.
7 is a diagram illustrating an operation of a low-side switch unit in the configuration of the high voltage driver shown in FIG. 6.
8 is a diagram illustrating an operation of a high-side switch unit in the configuration of the high voltage driver shown in FIG. 6.
9 is a diagram illustrating a second operation of the high voltage driver according to an embodiment of the present invention.
10 is a diagram illustrating the operation of a low-side switch unit in the configuration of the high voltage driver shown in FIG. 9.
11 is a diagram illustrating an operation of a high-side switch unit in the configuration of the high voltage driver shown in FIG. 9.

이하에서는, 본 발명은 설명되는 실시 예에 한정되지 않으며, 본 발명의 정신 및 범위를 벗어나지 않으면서 다양하게 변경될 수 있음이 이해되어야 한다.Hereinafter, it is to be understood that the present invention is not limited to the described embodiments, and may be variously changed without departing from the spirit and scope of the present invention.

또한, 본 발명의 각 실시 예에 있어서, 하나의 예로써 설명되는 구조, 형상 및 수치는 본 발명의 기술적 사항의 이해를 돕기 위한 예에 불과하므로, 이에 한정되는 것이 아니라 본 발명의 정신 및 범위를 벗어나지 않으면서 다양하게 변경될 수 있음이 이해되어야 한다. 본 발명의 실시 예들은 서로 조합되어 여러 가지 새로운 실시 예가 이루어질 수 있다.In addition, in each embodiment of the present invention, the structure, shape, and numerical values described as an example are only examples for helping the understanding of the technical matters of the present invention, and thus the spirit and scope of the present invention are not limited thereto. It should be understood that various changes can be made without departing. Embodiments of the present invention may be combined with each other to form various new embodiments.

그리고, 본 발명에 참조된 도면에서 본 발명의 전반적인 내용에 비추어 실질적으로 동일한 구성과 기능을 가진 구성요소들은 동일한 부호를 사용할 것이다.In the drawings referred to in the present invention, components having substantially the same configuration and function in light of the overall contents of the present invention will be denoted by the same reference numerals.

이하에서는, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있도록 하기 위해서, 본 발명의 실시 예를 첨부한 도면을 참조하여 상세히 설명한다.
Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings in order to allow those of ordinary skill in the art to easily implement the present invention.

도 1은 본 발명의 일 실시예에 따른 고전압 드라이버를 나타낸 회로 예시도이다.1 is a circuit diagram showing a high voltage driver according to an embodiment of the present invention.

도 1을 참조하면, 본 발명의 일 실시예에 따른 고전압 드라이버는, 로우 사이드 스위치부(100), 하이 사이드 스위치부(200), 제1 전압 분압부(310) 및 제2 전압 분압부(320)를 포함할 수 있다.
Referring to FIG. 1, a high voltage driver according to an embodiment of the present invention includes a low side switch unit 100, a high side switch unit 200, a first voltage divider 310, and a second voltage divider 320. ) Can be included.

로우 사이드 스위치부(100)는 출력단(OUT)과 접지 사이에 직렬로 연결되는 제1, 제2 내지 제n NMOS 트랜지스터(MN1, MN2 - MNn)를 포함할 수 있다. 이때, 제1 NMOS 트랜지스터(MN1)는 제1 제어신호(SC1)를 제공받아 턴 온 상태 또는 턴 오프 상태로 동작할 수 있다.The low-side switch unit 100 may include first, second to n-th NMOS transistors MN1, MN2-MNn connected in series between the output terminal OUT and the ground. In this case, the first NMOS transistor MN1 may operate in a turned-on state or a turn-off state by receiving the first control signal SC1.

또한, 제2 내지 제n NMOS 트랜지스터(MN2 - MNn)는 상기 제1 NMOS 트랜지스터(MN1)의 동작 상태에 동기되어 동작할 수 있다.
Also, the second to nth NMOS transistors MN2 to MNn may operate in synchronization with the operation state of the first NMOS transistor MN1.

하이 사이드 스위치부(100)는 출력단(OUT)과 전원 입력단(VDD) 사이에 직렬로 연결되는 제1, 제2 내지 제n PMOS 트랜지스터(MP1, MP2 - MPn)를 포함할 수 있다. 이때, 제1 PMOS 트랜지스터(MP1)는 제2 제어신호(SC2)를 제공받아 턴 온 상태 또는 턴 오프 상태로 동작할 수 있다. 보다 상세하게는, 제1 PMOS 트랜지스터(MP1)는 제2 제어신호(SC2)를 제공받아 상기 제1 NMOS 트랜지스터(MN1)와 서로 상보적으로 동작할 수 있다.The high side switch unit 100 may include first, second to nth PMOS transistors MP1, MP2-MPn connected in series between the output terminal OUT and the power input terminal VDD. In this case, the first PMOS transistor MP1 may operate in a turned-on state or a turn-off state by receiving the second control signal SC2. In more detail, the first PMOS transistor MP1 may receive the second control signal SC2 and operate complementarily with the first NMOS transistor MN1.

또한, 제2 내지 제n PMOS 트랜지스터(MP2 - MPn)는 상기 제1 PMOS 트랜지스터(MP1)의 동작 상태에 동기되어 동작할 수 있다.
In addition, the second to nth PMOS transistors MP2 to MPn may operate in synchronization with the operation state of the first PMOS transistor MP1.

따라서, 로우 사이드 스위치부(100)가 턴 온 상태라면, 하이 사이드 스위치부(200)는 턴 오프 상태로 동작할 수 있으며, 상기 로우 사이드 스위치부(100)가 턴 오프 상태라면, 상기 하이 사이드 스위치부(200)는 턴 온 상태로 동작할 수 있다.
Accordingly, when the low-side switch unit 100 is in a turned-on state, the high-side switch unit 200 may operate in a turned-off state, and when the low-side switch unit 100 is in a turned-off state, the high side switch The unit 200 may operate in a turned-on state.

제1 전압 분압부(310)는 출력단(OUT)과 접지 사이의 전압을 분압하여 제2 내지 제n NMOS 트랜지스터(MN2 - MNn)로 제공할 수 있다. The first voltage divider 310 may divide a voltage between the output terminal OUT and the ground to provide the second to nth NMOS transistors MN2 to MNn.

보다 상세하게는, 제1 전압 분압부(310)는 출력단(OUT)과 접지 사이에 직렬로 연결되는 제1, 제2 내지 제n 로우 사이드 저항 소자(R1-n, R1-2 내지 R1-n)를 포함할 수 있다. 이때, 제1, 제2 내지 제n 로우 사이드 저항 소자(R1-n, R1-2 내지 R1-n)각각은 균등한 전압 분배를 위해 동일한 저항값을 가질 수 있다.
More specifically, the first voltage dividing unit 310 includes first, second to nth low-side resistance elements R1-n, R1-2 to R1-n connected in series between the output terminal OUT and the ground. ) Can be included. At this time, each of the first, second to nth low-side resistance elements R1-n and R1-2 to R1-n may have the same resistance value for equal voltage distribution.

제2 전압 분압부(320)는 출력단(OUT)과 접지 사이의 전압을 분압하여 제2 내지 제n PMOS 트랜지스터(MP2 - MPn)로 제공할 수 있다. The second voltage divider 320 may divide a voltage between the output terminal OUT and the ground and provide the second to nth PMOS transistors MP2 to MPn.

보다 상세하게는, 제2 전압 분압부(320)는 출력단(OUT)과 접지 사이에 직렬로 연결되는 제1, 제2 내지 제n 하이 사이드 저항 소자(R2-n, R2-2 내지 R2-n)를 포함할 수 있다. 이때, 제1, 제2 내지 제n 하이 사이드 저항 소자(R2-n, R2-2 내지 R2-n)각각은 균등한 전압 분배를 위해 동일한 저항값을 가질 수 있다.
More specifically, the second voltage divider 320 includes first, second to nth high-side resistance elements R2-n and R2-2 to R2-n connected in series between the output terminal OUT and the ground. ) Can be included. In this case, each of the first, second to n-th high side resistance elements R2-n and R2-2 to R2-n may have the same resistance value for equal voltage distribution.

본 발명에 따른 고전압 드라이버는, 제2 내지 제n NMOS 트랜지스터(MN2 - MNn) 각각과 상기 제1 전압 분압부(310) 사이에 위치하는 제1 정전압부(410)를 더 포함할 수 있다.The high voltage driver according to the present invention may further include a first constant voltage unit 410 positioned between each of the second to nth NMOS transistors MN2 to MNn and the first voltage divider 310.

제1 정전압부(410)는 제1 전압 분압부(310)로부터 상기 제2 내지 제n NMOS 트랜지스터(MN2 - MNn) 각각의 드레인-게이트 간 정전압 및 단방향 신호 경로를 제공할 수 있다.The first constant voltage unit 410 may provide a constant voltage and a one-way signal path between drains and gates of each of the second to nth NMOS transistors MN2 to MNn from the first voltage divider 310.

보다 상세하게는, 제1 정전압부(410)는 복수의 제1 다이오드(D1-1 - D1-(n-1))를 포함할 수 있다. 즉, 제2 NMOS 트랜지스터(MN2)의 게이트에는 출력단(OUT)과 접지 사이의 전압이 제1, 제2 내지 제n 로우 사이드 저항 소자(R1-1, R1-2 내지 R1-n)에 의해 분압되어 제1 다이오드(D1-1)를 통해 제공될 수 있다.
In more detail, the first constant voltage unit 410 may include a plurality of first diodes D1-1-D1-(n-1). That is, at the gate of the second NMOS transistor MN2, the voltage between the output terminal OUT and the ground is divided by the first, second to nth low-side resistor elements R1-1, R1-2 to R1-n. As a result, it may be provided through the first diode D1-1.

한편, 본 발명에 따른 고전압 드라이버는, 제2 내지 제n PMOS 트랜지스터(MP2 - MPn) 각각과 상기 제2 전압 분압부(320) 사이에 위치하는 제2 정전압부(420)를 더 포함할 수 있다.Meanwhile, the high voltage driver according to the present invention may further include a second constant voltage unit 420 positioned between each of the second to nth PMOS transistors MP2 to MPn and the second voltage divider 320. .

제2 정전압부(420)는 제2 전압 분압부(320)로부터 상기 제2 내지 제n PMOS 트랜지스터(MP2 - MPn) 각각의 드레인-게이트 간 정전압 및 단방향 신호 경로를 제공할 수 있다.The second constant voltage unit 420 may provide a constant voltage and a one-way signal path between drains and gates of the second to nth PMOS transistors MP2 to MPn from the second voltage divider 320.

보다 상세하게는, 제2 정전압부(420)는 복수의 제2 다이오드(D2-1 - D2-(n-1))를 포함할 수 있다. 즉, 제2 PMOS 트랜지스터(MP2)의 게이트에는 출력단(OUT)과 접지 사이의 전압이 제1, 제2 내지 제n 하이 사이드 저항 소자(R2-1, R2-2 내지 R2-n)에 의해 분압되어 제2 다이오드(D2-1)를 통해 제공될 수 있다.
In more detail, the second constant voltage unit 420 may include a plurality of second diodes D2-1 to D2-(n-1). That is, at the gate of the second PMOS transistor MP2, the voltage between the output terminal OUT and the ground is divided by the first, second to nth high-side resistor elements R2-1, R2-2 to R2-n. And may be provided through the second diode D2-1.

본 발명의 일 실시예에 따른 고전압 드라이버는 제1 충전부(510) 및 제2 충전부(520)를 더 포함할 수 있다.The high voltage driver according to an embodiment of the present invention may further include a first charging unit 510 and a second charging unit 520.

제1 충전부(510)는 제1 정전압부(410)의 신호 경로를 통해 전압을 충전할 수 있으며, 충전된 전압을 제2 내지 제n NMOS 트랜지스터(MN2 - MNn)의 게이트에 제공할 수 있다.The first charging unit 510 may charge a voltage through the signal path of the first constant voltage unit 410 and may provide the charged voltage to the gates of the second to nth NMOS transistors MN2 to MNn.

상기 제1 충전부(510)는 제2 내지 제n NMOS 트랜지스터(MN2 - MNn)의 게이트 각각과 접지 사이에 연결되어 상기 제1 정전압부(410)의 신호 경로를 통해 충전된 전압을 제공하는 복수의 제1 커패시터(C1-1 - C1-(n-1))를 포함할 수 있다.
The first charging unit 510 is connected between each of the gates of the second to n-th NMOS transistors MN2 to MNn and a ground to provide a charged voltage through a signal path of the first constant voltage unit 410. It may include a first capacitor (C1-1-C1-(n-1)).

제2 충전부(520)는 제2 정전압부(420)의 신호 경로를 통해 전압을 충전할 수 있으며, 충전된 전압을 제2 내지 제n PMOS 트랜지스터(MP2 - MPn)의 게이트에 제공할 수 있다.The second charging unit 520 may charge a voltage through a signal path of the second constant voltage unit 420 and may provide the charged voltage to the gates of the second to nth PMOS transistors MP2 to MPn.

상기 제2 충전부(520)는 제2 내지 제n PMOS 트랜지스터(MP2 - MPn)의 게이트 각각과 접지 사이에 연결되어 상기 제2 정전압부(420)의 신호 경로를 통해 충전된 전압을 제공하는 복수의 제2 커패시터(C2-1 - C2-(n-1))를 포함할 수 있다.
The second charging unit 520 is connected between each of the gates of the second to n-th PMOS transistors MP2 to MPn and a ground to provide a charged voltage through a signal path of the second constant voltage unit 420. A second capacitor C2-1 to C2-(n-1) may be included.

도 2는 본 발명의 일 실시예에 따른 고전압 드라이버의 다른 회로 예시도이다.2 is another circuit diagram of a high voltage driver according to an embodiment of the present invention.

도 2를 참조하면, 본 발명의 일 실시예에 따른 고전압 드라이버는 다이오드부(600)를 더 포함할 수 있다.Referring to FIG. 2, the high voltage driver according to an embodiment of the present invention may further include a diode unit 600.

다이오드부(600)는 제1 및 제2 가변 다이오드(D1, D2)를 포함할 수 있다. The diode unit 600 may include first and second variable diodes D1 and D2.

제1 가변 다이오드(D1)는 일단이 제n PMOS 트랜지스터(MPn)의 소스와 연결되며, 타단이 출력단(OUT)과 연결될 수 있다. 제2 가변 다이오드(D2)는 일단이 제n NMOS 트랜지스터(MNn)의 소스와 연결되며, 타단이 출력단(OUT)과 연결될 수 있다.
The first variable diode D1 may have one end connected to the source of the n-th PMOS transistor MPn and the other end connected to the output terminal OUT. The second variable diode D2 may have one end connected to the source of the n-th NMOS transistor MNn and the other end connected to the output terminal OUT.

제n NMOS 및 제n PMOS 트랜지스터(MNn, MPn)의 경우 출력단(OUT)과 전기적으로 가장 가까이 연결될 수 있으며, 따라서 본 발명에 따른 고전압 드라이버를 구동하는 경우 출력단(OUT)과, 상기 제n NMOS 및 제n PMOS 트랜지스터(MNn, MPn)에 가장 높은 전압이 걸릴 수 있다.In the case of the n-th NMOS and n-th PMOS transistors MNn and MPn, the output terminal OUT may be electrically closest to the output terminal OUT. Accordingly, when driving the high voltage driver according to the present invention, the output terminal OUT, the n-th NMOS, and The highest voltage may be applied to the n-th PMOS transistors MNn and MPn.

따라서, 상기 다이오드부(600)는 제1 및 제2 가변 다이오드(D1, D2)를 통해 상기 제n NMOS 및 제n PMOS 트랜지스터(MNn, MPn)와 각각 연결됨으로써 출력단(OUT)과, 상기 제n NMOS 및 제n PMOS 트랜지스터(MNn, MPn) 사이의 딜레이 타임(delay time)을 줄일 수 있다.
Accordingly, the diode part 600 is connected to the n-th NMOS and n-th PMOS transistors MNn and MPn through the first and second variable diodes D1 and D2, respectively, so that the output terminal OUT and the n-th A delay time between the NMOS and n-th PMOS transistors MNn and MPn can be reduced.

도 3a는 도 1에 도시한 고전압 드라이버에서 제어신호 생성부(700)가 추가된 경우를 나타낸 회로 예시도이다.3A is a circuit diagram illustrating a case in which the control signal generator 700 is added in the high voltage driver shown in FIG. 1.

도 3b는 도 3a에 도시한 고전압 드라이버에서 신호 동기부가 추가된 경우를 나타낸 회로 예시도이다.
3B is a circuit diagram illustrating a case in which a signal synchronization unit is added in the high voltage driver shown in FIG. 3A.

도 3a를 참조하면, 본 발명의 일 실시예에 따른 고전압 드라이버는, 제어신호 생성부(700)를 더 포함할 수 있다. 또한, 도 3b를 참조하면, 본 발명의 일 실시예에 따른 고전압 드라이버는 신호 동기부(710)를 더 포함할 수 있다. Referring to FIG. 3A, the high voltage driver according to an embodiment of the present invention may further include a control signal generator 700. In addition, referring to FIG. 3B, the high voltage driver according to an embodiment of the present invention may further include a signal synchronization unit 710.

다만, 제어신호 생성부(700) 내부에 신호 동기부(710)가 포함되는 경우라면, 외부에 별도의 신호 동기부(710)를 포함하지 않을 수 있다.
However, if the signal synchronization unit 710 is included in the control signal generation unit 700, a separate signal synchronization unit 710 may not be included outside.

도 3a 및 도 3b를 참조하면, 제어신호 생성부(700)는 접지레벨을 기준으로 하이레벨과 로우레벨을 갖는 제1 제어신호(SC1)와, 전원 전압(VDD)을 기준으로 하이레벨과 로우레벨을 갖는 제2 제어신호(SC2)를 생성할 수 있다.
3A and 3B, the control signal generator 700 includes a first control signal SC1 having a high level and a low level based on a ground level, and a high level and a low level based on the power supply voltage VDD. A second control signal SC2 having a level may be generated.

도 3b를 참조하면, 신호 동기부(710)는, 상기 제어신호 생성부(700)의 제1 및 제2 제어신호(SC1, SC2)가 출력되는 단자에 연결되어, 상기 제1 및 제2 제어신호(SC1, SC2)간의 동기를 맞출 수 있다.Referring to FIG. 3B, the signal synchronization unit 710 is connected to terminals to which the first and second control signals SC1 and SC2 of the control signal generation unit 700 are output, and the first and second control signals are provided. Synchronization between signals SC1 and SC2 can be achieved.

예를 들면, 신호 동기부(710)는, 상기 제1 제어신호(SC1)의 출력단과 상기 제2 제어신호(SC2)의 출력단 사이에 연결된 하나의 동기용 커패시터(CSYN)를 포함할 수 있다. 동기용 커패시터(CSYN)에 의해서, 상기 제1 제어신호(SC1)의 출력단의 전압과 상기 제2 제어신호(SC2)의 출력단이 전압은 서로 영향을 받으므로, 결국 상기 동기용 커패시터(CSYN)는 상기 제1 및 제2 제어신호(SC1, SC2) 각각의 로우레벨과 하이레벨의 동기를 정확하게 보정할 수 있다.
For example, the signal synchronization unit 710 may include one synchronization capacitor CSYN connected between the output terminal of the first control signal SC1 and the output terminal of the second control signal SC2. Since the voltage at the output terminal of the first control signal SC1 and the voltage at the output terminal of the second control signal SC2 are influenced by the synchronization capacitor CSYN, the synchronization capacitor CSYN eventually The synchronization between the low level and the high level of each of the first and second control signals SC1 and SC2 may be accurately corrected.

도 4는 본 발명의 일 실시예에 따른 제어신호 생성부(700)의 회로 예시도이다.4 is an exemplary circuit diagram of a control signal generator 700 according to an embodiment of the present invention.

도 4를 참조하면, 제어신호 생성부(700)는 제1 제어신호(SC1)를 생성하는 제1 제어신호 생성부(700a)와, 제2 제어신호(SC2)를 생성하는 제2 제어신호 생성부(700b)를 포함할 수 있다.Referring to FIG. 4, the control signal generator 700 generates a first control signal generator 700a for generating a first control signal SC1 and a second control signal for generating a second control signal SC2. It may include a part 700b.

또한, 상술한 바와 같이, 제어신호 생성부(700)의 외부에 신호 동기부(710)를 별도로 포함하고 있지 않을 경우에는, 상기 제어신호 생성부(700)는 그 내부 출력 측에 신호 동기부(700c)를 포함할 수 있다. 이때, 신호 동기부(700c)는 전술한 신호 동기부(710)와 동일한 기능을 수행하므로 설명을 생략하기로 한다.
In addition, as described above, when the signal synchronization unit 710 is not separately included outside the control signal generation unit 700, the control signal generation unit 700 is a signal synchronization unit ( 700c) may be included. At this time, since the signal synchronization unit 700c performs the same function as the signal synchronization unit 710 described above, a description thereof will be omitted.

상기 제1 제어신호 생성부(700a)는 제1 내지 제9 인버터(INT11-INT19)를 통해서 입력신호(Sin)를 이용하여 제1 제어신호(SC1)를 생성할 수 있다. 이때, 상기 제1 제어신호(SC1)는 상기 입력신호(Sin)와 동일하게 0V의 로우레벨과 3V의 하이레벨을 갖는 신호가 될 수 있다.The first control signal generator 700a may generate a first control signal SC1 by using an input signal Sin through the first to ninth inverters INT11-INT19. In this case, the first control signal SC1 may be a signal having a low level of 0V and a high level of 3V, similar to the input signal Sin.

또한, 상기 제2 제어신호 생성부(700b)는 제1 내지 제9 인버터(INT21-INT29)를 통해서 입력신호(Sin)를 이용하여 제2 제어신호(SC2)를 생성할 수 있다. 일 예로, 상기 제1 내지 제9 인버터(INT21-INT29)는 1V인 로우레벨과 4V인 하이레벨을 갖는 제1 인버터(INT21)와, 상기 제1 인버터(INT21)에서 1V씩 레벨을 증가시켜서, 결국 9V인 로우레벨과 12V인 하이레벨을 갖는 제9 인버터(INT29)를 통해서 상기 제2 제어신호(SC2)를 생성할 수 있다.In addition, the second control signal generator 700b may generate the second control signal SC2 using the input signal Sin through the first to ninth inverters INT21-INT29. For example, the first to ninth inverters INT21-INT29 increase the level by 1V in the first inverter INT21 having a low level of 1V and a high level of 4V, and the first inverter INT21, Consequently, the second control signal SC2 may be generated through the ninth inverter INT29 having a low level of 9V and a high level of 12V.

이때, 상기 제1 제어신호 생성부(700a)는 상기 제2 제어신호 생성부(700b)와 딜레이타임을 동일하게 하기 위해서, 상기 제2 제어신호 생성부(700b)에 포함된 인버터의 개수와 동일한 개수의 인버터를 포함할 수 있다.
In this case, the first control signal generation unit 700a is equal to the number of inverters included in the second control signal generation unit 700b in order to have the same delay time as the second control signal generation unit 700b. It may contain any number of inverters.

도 5는 본 발명의 일 실시예에 따른 고전압 드라이버에서 로우 및 하이 사이드 스위치부 각각의 스위치 개수가 3개인 경우인 회로 예시도이다.5 is a circuit diagram illustrating a case in which the number of switches of each of the low and high side switch units is three in the high voltage driver according to an embodiment of the present invention.

도 5를 참조할 때, 로우 사이드 스위치부(100)는 제1 내지 제3 NMOS 트랜지스터(MN1 - MN3)를 포함할 수 있으며, 하이 사이드 스위치부(200)는 제1 내지 제3 PMOS 트랜지스터(MP1 - MP3)를 포함할 수 있다.Referring to FIG. 5, the low-side switch unit 100 may include first to third NMOS transistors MN1 to MN3, and the high-side switch unit 200 includes first to third PMOS transistors MP1. -MP3) can be included.

이에 따라, 제1 전압 분압부(310)는 제1 내지 제3 로우 사이드 저항 소자(R1-1 - R1-3)를 포함할 수 있으며, 상기 제2 전압 분압부(320)는 제1 내지 제3 하이 사이드 저항 소자(R2-1 - R2-3)를 포함할 수 있다. 또한, 제1 정전압부(410)는 두 개의 제1 다이오드(D1-1, D1-2)를 포함할 수 있으며, 제2 정전압부(420)는 두 개의 제2 다이오드(D2-1, D2-2)를 포함할 수 있다.Accordingly, the first voltage divider 310 may include first to third low-side resistance elements R1-1 to R1-3, and the second voltage divider 320 includes first to first 3 high-side resistance elements R2-1 to R2-3 may be included. Further, the first constant voltage unit 410 may include two first diodes D1-1 and D1-2, and the second constant voltage unit 420 may include two second diodes D2-1 and D2- 2) may be included.

나아가, 제1 충전부(510)는 두 개의 제1 커패시터(C1-1, C1-2)를 포함할 수 있으며, 제2 충전부(520)는 두 개의 제2 커패시터(C2-1, C2-2)를 포함할 수 있다.
Furthermore, the first charging unit 510 may include two first capacitors C1-1 and C1-2, and the second charging unit 520 may include two second capacitors C2-1 and C2-2. It may include.

이때, 제1 전압 분압부(310)는 출력단(OUT)과 접지 사이의 전압을 분압하고, 상기 분압된 전압을 제2 및 제3 NMOS 트랜지스터(MN2, MN3)의 게이트로 제공할 수 있으며, 제2 전압 분압부(320)는 출력단(OUT)과 접지 사이의 전압을 분압하고, 분압된 전압을 제2 및 제3 PMOS 트랜지스터(MP2, MP3)의 게이트로 제공할 수 있다.
In this case, the first voltage divider 310 may divide a voltage between the output terminal OUT and the ground, and provide the divided voltage to the gates of the second and third NMOS transistors MN2 and MN3. The 2 voltage divider 320 may divide a voltage between the output terminal OUT and the ground, and provide the divided voltage to the gates of the second and third PMOS transistors MP2 and MP3.

도 6는 본 발명의 일 실시예에 따른 고전압 드라이버의 제1 동작 설명도이다.6 is a diagram illustrating a first operation of the high voltage driver according to an embodiment of the present invention.

도 7은 도 6에 도시한 고전압 드라이버의 구성 중 로우 사이드 스위치부의 동작 설명도이다.7 is a diagram illustrating an operation of a low-side switch unit in the configuration of the high voltage driver shown in FIG.

도 8은 도 6에 도시한 고전압 드라이버의 구성 중 하이 사이드 스위치부의 동작 설명도이다.
8 is a diagram illustrating an operation of a high-side switch unit in the configuration of the high voltage driver shown in FIG. 6.

도 6을 참조하면, 동작 전압(VDD)이 10V이고, 접지가 OV라고 가정하며, 또한 상기 제1 제어신호(SC1)가 하이 레벨(3V)이고, 제2 제어신호(SC2)도 하이 레벨(10V)인 경우를 가정한다.Referring to FIG. 6, it is assumed that the operating voltage VDD is 10V and the ground is OV, and the first control signal SC1 is at a high level (3V), and the second control signal SC2 is also at a high level ( 10V) is assumed.

이때, 제1 NMOS 트랜지스터(MN1)는 하이 레벨인 제1 제어신호(SC1)를 제공받아 턴 온 상태로 동작할 수 있다. 또한, 제2 및 제3 NMOS 트랜지스터(MN2-MN3)는 상기 제1 NMOS 트랜지스터(MN1)의 동작 상태와 동기화되어 각각 턴 온 상태로 동작할 수 있다. In this case, the first NMOS transistor MN1 may operate in a turned-on state by receiving the first control signal SC1 having a high level. In addition, the second and third NMOS transistors MN2-MN3 are synchronized with the operation state of the first NMOS transistor MN1 to operate in a turn-on state, respectively.

이에 반해, 제1 PMOS 트랜지스터(MP1)는 하이 레벨인 제2 제어신호(SC2)를 제공받아 턴 오프 상태로 동작할 수 있다. 또한, 제2 및 제3 PMOS 트랜지스터(MP1-MP5)는 상기 제1 PMOS 트랜지스터(MP1)의 동작 상태와 동기화되어 각각 턴 오프 상태로 동작할 수 있다.In contrast, the first PMOS transistor MP1 may operate in a turned-off state by receiving the second control signal SC2 having a high level. In addition, the second and third PMOS transistors MP1 to MP5 are synchronized with the operation state of the first PMOS transistor MP1 to operate in a turn-off state, respectively.

즉, 로우 사이드 스위치부(100)는 턴 온 상태로 동작할 수 있으며, 하이 사이드 스위치부(200)는 턴 오프 상태로 동작할 수 있다. That is, the low-side switch unit 100 may operate in a turned-on state, and the high-side switch unit 200 may operate in a turned-off state.

이에 따라, 본 발명에 따른 고전압 드라이버의 출력단(OUT)은, 턴 온 상태인 로우 사이드 스위치부(100)를 통해 접지에 연결되므로, 출력전압(Vout)은 0V가 될 수 있다.
Accordingly, since the output terminal OUT of the high voltage driver according to the present invention is connected to the ground through the low side switch unit 100 in the turned-on state, the output voltage Vout may be 0V.

도 7을 참조하면, 상기 제1 제어신호(SC1)가 하이 레벨(3V)인 경우, 먼저, 로우 사이드 스위치부(100)의 제1 NMOS 트랜지스터(MN1)는 턴 온 상태로 동작할 수 있다. Referring to FIG. 7, when the first control signal SC1 is at a high level (3V), first, the first NMOS transistor MN1 of the low side switch unit 100 may operate in a turned-on state.

제2 NMOS 트랜지스터(MN2)의 소스는 턴 온 상태인 제1 NMOS 트랜지스터(MN1)를 통해 접지에 연결되고, 제1 충전부(510)의 제1 커패시터(C1-1)에 충전된 전압(VC1-1)은 제2 NMOS 트랜지스터(MN2)의 게이트에 제공될 수 있다. 이를 통해, 제1 충전부(510)의 제1 커패시터(C1-1)에 충전된 전압(VC1-1)이 도통전압 이상인 경우 제2 NMOS 트랜지스터(MN2)는 턴 온 상태로 동작할 수 있다.The source of the second NMOS transistor MN2 is connected to the ground through the first NMOS transistor MN1 in the turned-on state, and the voltage VC1-charged in the first capacitor C1-1 of the first charging unit 510 1) may be provided to the gate of the second NMOS transistor MN2. Accordingly, when the voltage VC1-1 charged in the first capacitor C1-1 of the first charging unit 510 is equal to or greater than the conduction voltage, the second NMOS transistor MN2 may operate in a turned-on state.

제3 NMOS 트랜지스터(MN3)의 소스는 턴 온 상태인 제1 NMOS 트랜지스터(MN1)를 통해 접지에 연결되고, 제1 충전부(510)의 제1 커패시터(C1-2)에 충전된 전압(VC1-2)은 제3 NMOS 트랜지스터(MN2)의 게이트에 제공될 수 있다. 이를 통해, 제1 충전부(510)의 제1 커패시터(C1-2)에 충전된 전압(VC1-2)이 도통전압 이상인 경우 제3 NMOS 트랜지스터(MN2)는 턴 온 상태로 동작할 수 있다.The source of the third NMOS transistor MN3 is connected to the ground through the first NMOS transistor MN1 in the turned-on state, and the voltage VC1-charged in the first capacitor C1-2 of the first charging unit 510 2) may be provided to the gate of the third NMOS transistor MN2. Accordingly, when the voltage VC1-2 charged in the first capacitor C1-2 of the first charging unit 510 is equal to or higher than the conduction voltage, the third NMOS transistor MN2 may operate in a turned-on state.

이때, 상기 제1 충전부의 복수의 커패시터(C1-1 - C1-2) 각각에는, 사전에, 즉 상기 로우 사이드 스위치부(100)가 턴 오프 상태일 때, NMOS 트랜지스터의 도통전압보다 높은 전압이 충전되어 있다. At this time, each of the plurality of capacitors C1-1 to C1-2 of the first charging unit has a voltage higher than the conduction voltage of the NMOS transistor in advance, that is, when the low side switch unit 100 is turned off. It is charged.

한편, 전술한 바와 같이, 상기 로우 사이드 스위치부(100)의 제1 내지 제3 NMOS 트랜지스터(MN1-MN3)가 모두 턴 온 상태가 되어 접지와 연결되므로, 출력전압(Vout)은 0V가 될 수 있다.
Meanwhile, as described above, since all of the first to third NMOS transistors MN1-MN3 of the low-side switch unit 100 are turned on and connected to the ground, the output voltage Vout may be 0V. have.

도 8을 참조하면, 제2 제어신호(SC2)가 하이 레벨(10V)이며, 동작전압도 10V라면, 하이 사이드 스위치부(200)의 제1 PMOS 트랜지스터(MP1)는 턴 오프 상태로 동작할 수 있다. Referring to FIG. 8, if the second control signal SC2 is at a high level (10V) and an operating voltage is also 10V, the first PMOS transistor MP1 of the high side switch unit 200 may operate in a turned-off state. have.

이에 따라, 제2 및 제3 PMOS 트랜지스터(MP2 - MP3)는 모두 턴 오프 상태가 될 수 있다.
Accordingly, both the second and third PMOS transistors MP2 to MP3 may be turned off.

도 9는 본 발명의 일 실시예에 따른 고전압 드라이버의 제2 동작 설명도이다.9 is a diagram illustrating a second operation of the high voltage driver according to an embodiment of the present invention.

도 10은 도 9에 도시한 고전압 드라이버의 구성 중 로우 사이드 스위치부의 동작 설명도이다.10 is a diagram illustrating the operation of a low-side switch unit in the configuration of the high voltage driver shown in FIG.

도 11은 도 9에 도시한 고전압 드라이버의 구성 중 하이 사이드 스위치부의 동작 설명도이다.
11 is a diagram illustrating an operation of a high-side switch unit in the configuration of the high voltage driver shown in FIG. 9.

도 9를 참조하면, 동작 전압(VDD)이 10V이고, 접지가 OV이며, 제1 제어신호(SC1)가 로우 레벨(0V)이며 제2 제어신호(SC2)도 로우 레벨(7V)인 경우를 가정한다.Referring to FIG. 9, it is assumed that the operating voltage VDD is 10V, the ground is OV, the first control signal SC1 is at a low level (0V), and the second control signal SC2 is also at a low level (7V). I assume.

이때, 제1 NMOS 트랜지스터(MN1)는 로우 레벨인 제1 제어신호(SC1)를 제공받아 턴 오프 상태로 동작할 수 있다. 또한, 제2 및 제3 NMOS 트랜지스터(MN2, MN3)는 제1 NMOS 트랜지스터(MN1)의 동작 상태와 동기화되어 각각 턴 오프 상태로 동작할 수 있다.In this case, the first NMOS transistor MN1 may operate in a turn-off state by receiving the first control signal SC1 having a low level. In addition, the second and third NMOS transistors MN2 and MN3 are synchronized with the operation state of the first NMOS transistor MN1 and may operate in a turn-off state, respectively.

이에 반해, 제1 PMOS 트랜지스터(MP1)은 로우 레벨인 제2 제어신호(SC2)를 제공받아 턴 온 상태로 동작할 수 있다. 또한, 제2 및 제3 PMOS 트랜지스터(MP2, MP3)는 제1 PMOS 트랜지스터(MP1)의 동작 상태와 동기화되어 각각 턴 온 상태로 동작할 수 있다.In contrast, the first PMOS transistor MP1 may operate in a turned-on state by receiving the second control signal SC2 having a low level. In addition, the second and third PMOS transistors MP2 and MP3 are synchronized with the operating state of the first PMOS transistor MP1 to operate in a turn-on state, respectively.

즉, 로우 사이드 스위치부(100)는 턴 오프 상태로 동작할 수 있으며, 하이 사이드 스위치부(200)는 턴 오프 상태로 동작할 수 있다.
That is, the low side switch unit 100 may operate in a turn-off state, and the high side switch unit 200 may operate in a turn-off state.

이에 따라, 본 발명에 따른 고전압 드라이버의 출력단(OUT)은, 턴 온 상태인 하이 사이드 스위치부(200)를 통해 동작 전압(VDD)에 연결되므로, 출력전압(Vout)은 10V가 될 수 있다.
Accordingly, since the output terminal OUT of the high voltage driver according to the present invention is connected to the operating voltage VDD through the high-side switch unit 200 in the turned-on state, the output voltage Vout may be 10V.

이때, 제1 내지 제3 NMOS 트랜지스터(MN1 - MN3)의 구동 전압을 모두 1/n로 하는 경우보다, 제1 NMOS 트랜지스터(MN1)의 경우 실제 동작하는 영역으로 설정하고, 나머지 제2 및 제3 NMOS 트랜지스터(MN2, MN3)의 구동 전압을 1/(n-1)로 설정할 수 있다. In this case, rather than when the driving voltages of the first to third NMOS transistors MN1 to MN3 are all 1/n, the first NMOS transistor MN1 is set to an actual operating area, and the remaining second and third NMOS transistors The driving voltage of the NMOS transistors MN2 and MN3 can be set to 1/(n-1).

마찬가지로, 제1 내지 제3 PMOS 트랜지스터(MP1 - MP3)의 구동 전압을 모두 1/n로 하는 경우보다, 제1 PMOS 트랜지스터(MP1)의 경우 실제 동작하는 영역으로 설정하고, 나머지 제2 및 제3 NMOS 트랜지스터(MP2, MP3)의 구동 전압을 1/(n-1)로 설정할 수 있다. Similarly, rather than when the driving voltages of the first to third PMOS transistors MP1 to MP3 are all 1/n, the first PMOS transistor MP1 is set to an actual operating region, and the remaining second and third PMOS transistors MP1 The driving voltage of the NMOS transistors MP2 and MP3 can be set to 1/(n-1).

이를 통해 낮은 브레이크다운 전압을 갖는 트랜지스터를 이용하더라도, 고전압을 구동시킬 수 있다.
Through this, even if a transistor having a low breakdown voltage is used, a high voltage can be driven.

도 10을 참조하면, 상기 제1 제어신호(SC1)가 로우 레벨(7V)이며, 동작 전압(VDD)이 10V인 경우, 하이 사이드 스위치부(200)의 제1 PMOS 트랜지스터(MP1)는 턴 온 상태로 동작할 수 있다.Referring to FIG. 10, when the first control signal SC1 is at a low level (7V) and an operating voltage (VDD) is 10V, the first PMOS transistor MP1 of the high side switch unit 200 is turned on. Can operate in the state.

하이 사이드 스위치부(200)의 제2 PMOS 트랜지스터(MP2)는 턴 온 상태인 제1 PMOS 트랜지스터(MP1)로부터 소스를 통해 구동 전압(VDD)을 제공받고, 제2 충전부(520)의 제2 커패시터(C2-1)에 충전된 전압은 제2 PMOS 트랜지스터(MP2)의 게이트에 제공되어, 제2 충전부(520)의 제2 커패시터(C2-1)에 충전된 전압이 구동 전압(VDD)보다 도통 전압 이상으로 낮은 경우에 제2 PMOS 트랜지스터(MP2)는 턴 온 상태로 동작할 수 있다.The second PMOS transistor MP2 of the high side switch unit 200 receives the driving voltage VDD through the source from the first PMOS transistor MP1 in the turned-on state, and the second capacitor of the second charging unit 520 The voltage charged in (C2-1) is provided to the gate of the second PMOS transistor MP2, so that the voltage charged in the second capacitor C2-1 of the second charging unit 520 conducts more than the driving voltage VDD. When the voltage is lower than or equal to the voltage, the second PMOS transistor MP2 may operate in a turned-on state.

마찬가지로, 하이 사이드 스위치부(200)의 제3 PMOS 트랜지스터(MP3)는 턴 온 상태인 제1 및 제2 PMOS 트랜지스터(MP1, MP2)로부터 소스를 통해 구동 전압(VDD)을 제공받고, 제2 충전부(520)의 제2 커패시터(C2-2)에 충전된 전압은 제3 PMOS 트랜지스터(MP3)의 게이트에 제공되어, 제2 충전부(520)의 제2 커패시터(C2-2)에 충전된 전압이 구동 전압(VDD)보다 도통 전압 이상으로 낮은 경우에 제3 PMOS 트랜지스터(MP3)는 턴 온 상태로 동작할 수 있다.
Likewise, the third PMOS transistor MP3 of the high side switch unit 200 receives the driving voltage VDD through the source from the first and second PMOS transistors MP1 and MP2 in the turned-on state, and the second charging unit The voltage charged in the second capacitor C2-2 of 520 is provided to the gate of the third PMOS transistor MP3, so that the voltage charged in the second capacitor C2-2 of the second charging unit 520 is When the conduction voltage is lower than the driving voltage VDD, the third PMOS transistor MP3 may operate in a turned-on state.

이때, 제2 충전부(520)의 복수의 제2 커패시터(C2-1, C2-2) 각각에는, 사전에, 하이 사이드 스위치부(200)가 턴 오프 상태일 때, PMOS 트랜지스터의 도통을 위한 전압이 충전될 수 있다.At this time, each of the plurality of second capacitors C2-1 and C2-2 of the second charging unit 520 has a voltage for conduction of the PMOS transistor when the high side switch unit 200 is turned off in advance. Can be charged.

또한, 전술한 제2 충전부(520)의 복수의 제2 커패시터(C2-1, C2-2) 각각은 상기 제1 내지 제3 PMOS 트랜지스터(MP1, MP2, MP3)의 각 기생 커패시턴스와 전압을 공유하여, 제1 내지 제3 PMOS 트랜지스터(MP1, MP2, MP3)의 게이트 전압은 도통 가능한 전압이면서 또한 항복 전압보다는 낮은 전압일 수 있다.
In addition, each of the plurality of second capacitors C2-1 and C2-2 of the above-described second charging unit 520 shares the parasitic capacitance and voltage of the first to third PMOS transistors MP1, MP2, and MP3. Thus, the gate voltages of the first to third PMOS transistors MP1, MP2, and MP3 may be conductive voltages and may be lower than the breakdown voltage.

전술한 바와 같이, 하이 사이드 스위치부(200)의 제1 내지 제3 PMOS 트랜지스터(MP1, MP2, MP3)가 모두 턴 온 상태가 되므로, 출력전압(Vout)은 10V가 될 수 있다.
As described above, since all of the first to third PMOS transistors MP1, MP2, and MP3 of the high-side switch unit 200 are turned on, the output voltage Vout may be 10V.

도 4 내지 도 10을 참조하면, 10V인 출력전압(Vout)은 제1 및 제2 전압 분압부(310, 320)에 의해 분압되어, 제1 내지 제3 NMOS 트랜지스터(MN1, MN2, MN3)간의 각 접속노드 및 제1 내지 제3 PMOS 트랜지스터(MP1, MP2, MP3) 간의 각 접속노드에 제공될 수 있다.4 to 10, the output voltage Vout of 10V is divided by the first and second voltage dividing units 310 and 320, so that between the first to third NMOS transistors MN1, MN2, and MN3 It may be provided to each connection node and each connection node between the first to third PMOS transistors MP1, MP2, and MP3.

이후, 각 접속 노드에 제공된 전압은 제1 및 제2 정전압부(410, 420)를 통해 각각 제1 및 제2 충전부(510, 520)에 제공될 수 있다.Thereafter, the voltage provided to each connection node may be provided to the first and second charging units 510 and 520 through the first and second constant voltage units 410 and 420, respectively.

전술한 바와 같이, 제1 및 제2 충전부(510, 520)에 충전된 전압은 로우 사이드 스위치부 및 하이 사이드 스위치부(100, 200)의 다음 동작을 위해 사용될 수 있다.
As described above, the voltages charged in the first and second charging units 510 and 520 may be used for the next operation of the low side switch unit and the high side switch unit 100 and 200.

도 11을 참조하면, 제1 제어신호(SC1)가 로우 레벨(0V)이면 로우 사이드 스위치부(100)의 제1 NMOS 트랜지스터(MN1)는 턴 오프 상태로 동작할 수 있다.Referring to FIG. 11, when the first control signal SC1 is at a low level (0V), the first NMOS transistor MN1 of the low side switch unit 100 may operate in a turned off state.

이에 따라, 제1 NMOS 트랜지스터(MN1)가 턴 오프 상태라면, 로우 사이드 스위치부(100)의 제2 및 제3 NMOS 트랜지스터(MN2, MN3)는 모두 턴 오프 상태로 동작할 수 있다.
Accordingly, when the first NMOS transistor MN1 is turned off, both the second and third NMOS transistors MN2 and MN3 of the low-side switch unit 100 may operate in a turned off state.

또한, 예를 들어 제1 전압 분압부(310)의 제1 내지 제3 로우 사이드 저항 소자(R1-1, R1-2, R1-3)에 의해 10V의 출력전압(Vout)은 약 6.6V 및 약 3.3V로 분압되어 제1 정전압부(410)를 통해 제1 충전부(510)로 제공될 수 있다.
In addition, for example, the output voltage Vout of 10V by the first to third low-side resistor elements R1-1, R1-2, R1-3 of the first voltage divider 310 is about 6.6V and It may be divided into about 3.3V and provided to the first charging unit 510 through the first constant voltage unit 410.

전술한 바와 같은 본 발명의 실시 예에 의하면, 낮은 브레이크 다운(breakdown) 전압을 갖는 트랜지스터를 이용한 간단한 회로로써, 높은 전압을 구동시킬 수 있다. 또한, 제어신호의 딜레이 타임(Delay time)을 최소화하여, 제어 신호의 딜레이 오차로 인해 트랜지스터가 파괴되는 현상을 막을 수 있다.
According to the embodiment of the present invention as described above, a high voltage can be driven by a simple circuit using a transistor having a low breakdown voltage. In addition, by minimizing the delay time of the control signal, it is possible to prevent the transistor from being destroyed due to the delay error of the control signal.

본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다.The present invention is not limited by the above-described embodiments and the accompanying drawings, but is intended to be limited by the appended claims.

따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
Therefore, various types of substitutions, modifications and changes will be possible by those of ordinary skill in the art within the scope not departing from the technical spirit of the present invention described in the claims, and this also belongs to the scope of the present invention. something to do.

100: 로우 사이드 스위치부;
200: 하이 사이드 스위치부;
310: 제1 전압 분압부;
320: 제2 전압 분압부;
410: 제1 정전압부;
420: 제2 정전압부;
510: 제1 충전부;
520: 제2 충전부;
600: 다이오드부;
700: 제어신호 생성부;
710: 신호 동기부100: low side switch unit;
200: high side switch unit;
310: a first voltage divider;
320: second voltage dividing unit;
410: first constant voltage unit;
420: second constant voltage unit;
510: first charging unit;
520: second charging unit;
600: diode unit;
700: control signal generation unit;
710: signal synchronization unit

Claims (17)

출력단과 접지 사이에 직렬로 연결되는 제1, 제2 내지 제n NMOS 트랜지스터를 포함하고, 제1 제어신호에 따라 상기 제1 NMOS 트랜지스터가 턴 온 또는 턴 오프되는 로우 사이드 스위치부;
전원 입력단과 상기 출력단 사이에 직렬로 연결되는 제1, 제2 내지 제n PMOS 트랜지스터를 포함하고, 상기 제1 PMOS 트랜지스터는 제2 제어신호에 따라 상기 제1 NMOS 트랜지스터와 상보적으로 동작하는 하이 사이드 스위치부;
상기 출력단과 접지간의 전압을 분압하여 상기 제2 내지 제n NMOS 트랜지스터로 제공하는 제1 전압 분압부; 및
상기 출력단과 접지간의 전압을 분압하여 상기 제2 내지 제n PMOS 트랜지스터로 제공하는 제2 전압 분압부; 를 포함하는 고전압 드라이버.
A low-side switch unit including first, second to n-th NMOS transistors connected in series between an output terminal and a ground, and turning on or off the first NMOS transistor according to a first control signal;
First, second to n-th PMOS transistors connected in series between the power input terminal and the output terminal, wherein the first PMOS transistor is a high-side operating complementarily with the first NMOS transistor according to a second control signal. Switch unit;
A first voltage divider for dividing the voltage between the output terminal and the ground and providing the second to nth NMOS transistors; And
A second voltage divider for dividing the voltage between the output terminal and the ground and providing the second to nth PMOS transistors; High voltage driver comprising a.
 제1항에 있어서, 상기 제1 전압 분압부는,
상기 출력단과 접지 사이에 직렬로 연결되는 제1, 제2 내지 제n 로우 사이드 저항 소자를 포함하고,
상기 제1 내지 제n 로우 사이드 저항 소자 각각은, 균등한 전압 분배를 위해 서로 동일한 저항값을 갖는 고전압 드라이버.
The method of claim 1, wherein the first voltage dividing unit,
First, second to n-th low-side resistance elements connected in series between the output terminal and the ground,
Each of the first to n-th low-side resistance elements has a same resistance value for equal voltage distribution.
 제1항에 있어서, 상기 제2 전압 분압부는,
상기 출력단과 접지 사이에 직렬로 연결되는 제1, 제2 내지 제n 하이 사이드 저항 소자를 포함하고,
상기 제1 내지 제n 하이 사이드 저항 소자 각각은, 균등한 전압 분배를 위해 서로 동일한 저항값을 갖는 고전압 드라이버.
The method of claim 1, wherein the second voltage dividing unit,
First, second to n-th high side resistance elements connected in series between the output terminal and the ground,
Each of the first to nth high-side resistance elements has a high voltage driver having the same resistance value for equal voltage distribution.
 제1항에 있어서,
상기 제n NMOS 트랜지스터와 제n PMOS 트랜지스터 및 상기 출력단과 각각 연결되며, 상기 제n NMOS 트랜지스터와 제n PMOS 트랜지스터 사이의 딜레이 타임(delay time)을 줄이는 다이오드부; 를 더 포함하는 고전압 드라이버.
The method of claim 1,
A diode unit connected to the n-th NMOS transistor, the n-th PMOS transistor, and the output terminal, respectively, and reducing a delay time between the n-th NMOS transistor and the n-th PMOS transistor; High voltage driver further comprising a.
 제1항에 있어서,
상기 제2 내지 제n NMOS 트랜지스터는, 상기 제1 NMOS 트랜지스터의 동작 상태에 동기되어 동작하며,
상기 제2 내지 제n PMOS 트랜지스터는, 상기 제2 PMOS 트랜지스터의 동작 상태에 동기되어 동작하는 고전압 드라이버.
The method of claim 1,
The second to n-th NMOS transistors operate in synchronization with an operating state of the first NMOS transistor,
The second to nth PMOS transistors operate in synchronization with an operation state of the second PMOS transistor.
 제1항에 있어서,
상기 제2 내지 제n NMOS 트랜지스터 각각과 상기 제1 전압 분압부 사이에 위치하며, 상기 제1 전압 분압부로부터 상기 제2 내지 제n NMOS 트랜지스터 각각의 게이트로의 단방향 신호경로를 제공하는 제1 정전압부; 및
상기 제2 내지 제n PMOS 트랜지스터 각각과 상기 제2 전압 분압부 사이에 위치하며, 상기 제2 전압 분압부로부터 상기 제2 내지 제n PMOS 트랜지스터 각각의 게이트로의 단방향 신호경로를 제공하는 제2 정전압부; 를 더 포함하는 고전압 드라이버.
The method of claim 1,
A first constant voltage positioned between each of the second to nth NMOS transistors and the first voltage dividing unit and providing a one-way signal path from the first voltage dividing unit to the gates of each of the second to nth NMOS transistors part; And
A second constant voltage positioned between each of the second to nth PMOS transistors and the second voltage divider and providing a one-way signal path from the second voltage divider to the gates of each of the second to nth PMOS transistors part; High voltage driver further comprising a.
 제6항에 있어서,
상기 제1 정전압부는, 상기 제2 내지 제n NMOS 트랜지스터 각각의 드레인-게이트간 순방향 접속되는 복수의 제1 다이오드를 포함하고,
상기 제2 정전압부는, 상기 제2 내지 제n PMOS 트랜지스터 각각의 드레인-게이트간 순방향 접속되는 복수의 제2 다이오드를 포함하는 고전압 드라이버.
The method of claim 6,
The first constant voltage unit includes a plurality of first diodes connected in a forward direction between drains and gates of each of the second to nth NMOS transistors,
The second constant voltage unit includes a plurality of second diodes connected in a forward direction between drains and gates of each of the second to nth PMOS transistors.
 제6항에 있어서,
상기 제1 정전압부의 신호 경로를 통해 전압을 충전하고, 상기 제2 내지 제n NMOS 트랜지스터의 게이트에 충전된 전압을 제공하는 제1 충전부; 및
상기 제2 정전압부의 신호 경로를 통해 전압을 충전하고, 상기 제2 내지 제n PMOS 트랜지스터의 게이트에 충전된 전압을 제공하는 제2 충전부; 를 더 포함하는 고전압 드라이버.
The method of claim 6,
A first charging unit that charges a voltage through a signal path of the first constant voltage unit and provides a charged voltage to the gates of the second to nth NMOS transistors; And
A second charging unit charging a voltage through a signal path of the second constant voltage unit and providing a charged voltage to the gates of the second to nth PMOS transistors; High voltage driver further comprising a.
 제8항에 있어서,
상기 제1 충전부는, 상기 제2 내지 제n NMOS 트랜지스터의 게이트 각각과 접지 사이에 연결되어 상기 제1 정전압부의 신호 경로를 통해 충전된 전압을 제공하는 복수의 제1 커패시터; 를 포함하고,
상기 제2 충전부는, 상기 제2 내지 제n PMOS 트랜지스터의 게이트 각각과 접지 사이에 연결되어 상기 제2 정전압부의 신호 경로를 통해 상기 충전된 전압을 제공하는 복수의 제2 커패시터; 를 포함하는 고전압 드라이버.
The method of claim 8,
The first charging unit may include a plurality of first capacitors connected between respective gates of the second to n-th NMOS transistors and a ground to provide a charged voltage through a signal path of the first constant voltage unit; Including,
The second charging unit may include a plurality of second capacitors connected between each of the gates of the second to n-th PMOS transistors and ground to provide the charged voltage through a signal path of the second constant voltage unit; High voltage driver comprising a.
 접지단과 연결되며, 제1 제어신호를 제공받는 제1 NMOS 트랜지스터;
상기 제1 NMOS 트랜지스터의 동작 상태와 동기되어 동작하는 복수의 NMOS 트랜지스터를 포함하는 제1 스위치부;
전원 입력단과 연결되며, 제2 제어신호를 제공받는 제1 PMOS 트랜지스터;
상기 제1 PMOS 트랜지스터의 동작 상태와 동기되어 동작하는 복수의 PMOS 트랜지스터를 포함하는 제2 스위치부;
출력단으로 제공되는 출력전압을 분압하여 상기 복수의 NMOS 트랜지스터의 제어단에 제공하는 제1 전압 분압부;
상기 출력전압을 분압하여 상기 복수의 PMOS 트랜지스터의 제어단에 제공하는 제2 전압 분압부;
상기 제1 스위치부와 상기 제1 전압 분압부 사이의 신호 경로 상에서 전압을 충전하고, 충전된 전압을 상기 복수의 NMOS 트랜지스터로 제공하는 제1 충전부; 및
상기 제2 스위치부와 상기 제2 전압 분압부 사이의 신호 경로 상에서 전압을 충전하고, 충전된 전압을 상기 복수의 PMOS 트랜지스터로 제공하는 제2 충전부; 를 포함하는 고전압 드라이버.
A first NMOS transistor connected to the ground terminal and receiving a first control signal;
A first switch unit including a plurality of NMOS transistors operating in synchronization with an operating state of the first NMOS transistor;
A first PMOS transistor connected to the power input terminal and receiving a second control signal;
A second switch unit including a plurality of PMOS transistors operating in synchronization with an operating state of the first PMOS transistor;
A first voltage divider for dividing an output voltage provided to an output terminal and providing it to a control terminal of the plurality of NMOS transistors;
A second voltage divider for dividing the output voltage and providing it to a control terminal of the plurality of PMOS transistors;
A first charging unit charging a voltage on a signal path between the first switch unit and the first voltage dividing unit and providing the charged voltage to the plurality of NMOS transistors; And
A second charging unit charging a voltage on a signal path between the second switch unit and the second voltage dividing unit and providing the charged voltage to the plurality of PMOS transistors; High voltage driver comprising a.
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