KR102207046B1

KR102207046B1 - status detection of phase locked loop

Info

Publication number: KR102207046B1
Application number: KR1020140016652A
Authority: KR
Inventors: 이희동; 이석규; 이광천
Original assignee: 한국전자통신연구원
Priority date: 2014-02-13
Filing date: 2014-02-13
Publication date: 2021-01-26
Also published as: KR20150095998A

Abstract

본 발명은 위상 고정 루프 상태 검출기에 관한 것이다. 본 발명에 따른 위상 고정 루프 상태 검출기는 위상 주파수 검출기의 업 신호와 다운 신호에 응답하여 제1 제어 신호를 출력하는 NOR 게이트, 위상 주파수 검출기의 업 신호와 다운 신호에 응답하여 제2 제어 신호를 출력하는 AND 게이트, 상기 제1 및 제2 제어 신호에 응답하여, 위상 고정 루프의 동작 여부를 판단하는 동작 신호를 출력하는 동작 신호 출력부, 상기 제1 제어 신호에 응답하여 충전 제어 신호를 출력하는 충전 제어부, 상기 제2 제어 신호에 응답하여 방전 제어 신호를 출력하는 방전 제어부, 상기 동작 신호, 상기 충전 제어 신호 및 상기 방전 제어 신호에 응답하여 전하를 충방전하는 충방전부 및 상기 충방전부의 전압 레벨에 대응하며, 상기 위상 고정 루프의 락킹 상태를 판단하는 락킹 신호를 출력하는 락킹 신호 출력부 및 상기 동작 신호와 상기 락킹 신호를 이용하여 상기 위상 고정 루프의 상태를 검출하는 상태 검출부를 포함한다.The present invention relates to a phase locked loop state detector. The phase locked loop state detector according to the present invention outputs a first control signal in response to an up signal and a down signal of the phase frequency detector, and a NOR gate outputting a second control signal in response to the up signal and the down signal of the phase frequency detector. An AND gate, an operation signal output unit for outputting an operation signal for determining whether a phase locked loop is operated in response to the first and second control signals, and a charging for outputting a charging control signal in response to the first control signal A control unit, a discharge control unit for outputting a discharge control signal in response to the second control signal, a charge/discharge unit for charging and discharging electric charges in response to the operation signal, the charge control signal and the discharge control signal, and the voltage level of the charge/discharge unit Correspondingly, a locking signal output unit for outputting a locking signal for determining a locking state of the phase locked loop, and a state detection unit for detecting a state of the phase locked loop using the operation signal and the locking signal.

Description

Status detection of phase locked loop

본 발명은 위상 고정 루프 상태 검출기에 관한 것으로, 더 자세하게는 위상고정루프의 동작 및 락킹 여부를 정밀하고 빠르게 검출하기 위한 위상고정루프 상태 검출기에 관한 것이다.The present invention relates to a phase-locked loop state detector, and more particularly, to a phase-locked loop state detector for accurately and quickly detecting an operation and locking of a phase-locked loop.

신호가 주파수 도메인으로 표시되는 경우, 신호의 세기를 나타내는 크기 성분과, 시간적인 특성을 나타내는 위상(phase) 성분으로 구분된다. 이러한 신호의 위상 성분은 온도나 주변 회로 등의 영향에 민감하기 때문에, 신호의 위상, 즉 주파수가 쉽게 변경된다. 예를 들어, 디지털 신호의 전송에 있어서, 클럭 신호는 신호 경로에 따라 신호 지연(delay)이 발생된다. 신호 지연에 따라, 신호의 위상이 변한다. 따라서, 클럭 신호의 시작과 끝이 불분명해지므로, 클럭 신호의 끝을 동기화시키는 회로가 필요하게 된다.When a signal is expressed in the frequency domain, it is divided into a magnitude component representing the strength of the signal and a phase component representing a temporal characteristic. Since the phase component of such a signal is sensitive to the influence of temperature or peripheral circuits, the phase of the signal, that is, the frequency, is easily changed. For example, in transmission of a digital signal, a signal delay occurs in a clock signal according to a signal path. Depending on the signal delay, the phase of the signal changes. Therefore, since the start and end of the clock signal become unclear, a circuit for synchronizing the end of the clock signal is required.

위상 고정 루프(Phase Locked Loop, 이하:PLL) 회로는 외부 입력 신호의 주파수에 동기(synchronization)되는, 임의의 주파수 신호를 안정되게 출력하는 주파수 피드백(feedback) 회로이다. 이러한 위상 고정 루프(PLL) 회로는 아날로그 및 디지털 전자 회로 시스템에 널리 사용되고 있다.A phase locked loop (PLL) circuit is a frequency feedback circuit that stably outputs an arbitrary frequency signal that is synchronized with the frequency of an external input signal. These phase locked loop (PLL) circuits are widely used in analog and digital electronic circuit systems.

도 1은 전하 펌프 기반의 위상 고정 루프의 일반적인 구조를 도시한다.1 shows a general structure of a phase locked loop based on a charge pump.

도 1을 참조하면, 위상 고정 루프(10)는 위상 주파수 검출기(11), 전하 펌프(12), 루프 필터(13), 전압 제어 발진기(14) 및 분주기(15)를 포함한다.Referring to FIG. 1, the phase locked loop 10 includes a phase frequency detector 11, a charge pump 12, a loop filter 13, a voltage controlled oscillator 14 and a divider 15.

위상 주파수 검출기(11)는 외부로부터의 기준 신호(Fref) 및 분주기(15)로부터의 분주된 분주 신호(Fdiv)를 수신하여 기준 신호(Fref)와 분주 신호(Fdiv)의 위상 또는 주파수의 차이를 검출한다.The phase frequency detector 11 receives the reference signal Fref from the outside and the divided divided signal Fdiv from the divider 15, and the difference between the phase or frequency of the reference signal Fref and the divided signal Fdiv. Is detected.

위상 주파수 검출기(11)는 검출된 위상 또는 주파수의 차이에 기반하여, 전하 펌프(12)에 인가할 업 신호(up) 및 다운 신호(dn)를 생성한다. 위상 주파수 검출기(11)는 전하 펌프(12)와 전기적으로 연결되며, 생성된 제어 신호들(up, dn)을 전하 펌프(12)에 전달한다.The phase frequency detector 11 generates an up signal (up) and a down signal (dn) to be applied to the charge pump 12 based on the detected phase or frequency difference. The phase frequency detector 11 is electrically connected to the charge pump 12 and transmits the generated control signals up and dn to the charge pump 12.

전하 펌프(12)는 위상 주파수 검출기(11)로부터 전달되는 제어 신호들(up, dn)에 응답하여, 전하 또는 전류를 발생한다. 즉, 전하 펌프(12)는 외부 환경에 따른 위상 고정 루프(10)의 루프 대역폭을 일정하게 유지하기 위해, 전류 레벨을 변화시킬 수 있다.The charge pump 12 generates charge or current in response to control signals up and dn transmitted from the phase frequency detector 11. That is, the charge pump 12 may change the current level in order to keep the loop bandwidth of the phase locked loop 10 constant according to the external environment.

루프 필터(13)는 커패시터와 저항을 포함할 수 있으며, 루프 필터(13)의 커패시터는 전하 펌프(12)로부터 출력되는 전류 특성에 따라 충전 또는 방전된다. 루프 필터(13)는 커패시터에 충전 또는 방전되는 전하량에 따라 전압을 생성한다.The loop filter 13 may include a capacitor and a resistor, and the capacitor of the loop filter 13 is charged or discharged according to a current characteristic output from the charge pump 12. The loop filter 13 generates a voltage according to the amount of charge charged or discharged in the capacitor.

전압 제어 발진기(14)는 루프 필터(13)의 출력 전압에 응답하여 발진 신호(Fout)를 생성한다. 생성된 발진 신호(Fout)는 루프 필터(13)의 출력 전압에 대응하는 주파수를 가질 수 있다.The voltage controlled oscillator 14 generates an oscillation signal Fout in response to the output voltage of the loop filter 13. The generated oscillation signal Fout may have a frequency corresponding to the output voltage of the loop filter 13.

분주기(15)는 전압 제어 발진기(14)로부터 출력되는 발진 신호(Fout')를 수신하고, 수신된 발진 신호(Fout')의 주파수를 설정된 분주비에 대응하여 낮춘다. 분주기(15)는 주파수가 낮추어진 즉, 분주된 발진 신호(Fdiv)를 위상 주파수 검출기(11)에 제공한다.The divider 15 receives the oscillation signal Fout' output from the voltage-controlled oscillator 14, and lowers the frequency of the received oscillation signal Fout' in response to a set division ratio. The frequency divider 15 provides the frequency-reduced, that is, divided, oscillation signal Fdiv to the phase frequency detector 11.

상술한 바와 같이, 위상 고정 루프(10)는 발진 신호(Fout)를 외부로 안정되게 출력하는 주파수 피드백 회로이며, 상기와 같은 동작들에 의해 기준 신호(Fref)와 분주 신호(Fdiv)의 비교를 통해 지속적으로 일정한 주파수 또는 위상을 가지는 발진 신호(Fout)를 출력하는 동작을 수행한다.As described above, the phase locked loop 10 is a frequency feedback circuit stably outputting the oscillating signal Fout to the outside, and comparing the reference signal Fref and the divided signal Fdiv by the above operations. Through this, an operation of continuously outputting an oscillation signal Fout having a constant frequency or phase is performed.

따라서 이러한 위상 고정 루프(10)의 락킹 여부를 확인하거나 현재의 동작 상태를 정확하고 지속적으로 모니터링하는 것은 매우 중요하며, 이는 위상 주파수 검출기(11)의 출력 신호(up, dn)를 이용하여 모니터링 될 수 있다.Therefore, it is very important to check whether the phase locked loop 10 is locked or to accurately and continuously monitor the current operating state, which can be monitored using the output signals (up, dn) of the phase frequency detector 11. I can.

본 발명이 해결하려는 기술적 과제는, 위상 고정 루프의 락킹 여부 및 동작 상태를 고속으로 판단할 수 있는 위상 고정 루프 상태 검출기를 제공하는 것이다.The technical problem to be solved by the present invention is to provide a phase locked loop state detector capable of determining whether a phase locked loop is locked and an operation state at high speed.

본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The problems to be solved by the present invention are not limited to the problems mentioned above, and other problems that are not mentioned will be clearly understood by those skilled in the art from the following description.

상기 과제를 해결하기 위한 위상 고정 루프 상태 검출기는 위상 주파수 검출기의 업 신호와 다운 신호에 응답하여 제1 제어 신호를 출력하는 NOR 게이트, 위상 주파수 검출기의 업 신호와 다운 신호에 응답하여 제2 제어 신호를 출력하는 AND 게이트, 상기 제1 및 제2 제어 신호에 응답하여, 위상 고정 루프의 동작 여부를 판단하는 동작 신호를 출력하는 동작 신호 출력부, 상기 제1 제어 신호에 응답하여 충전 제어 신호를 출력하는 충전 제어부, 상기 제2 제어 신호에 응답하여 방전 제어 신호를 출력하는 방전 제어부, 상기 동작 신호, 상기 충전 제어 신호 및 상기 방전 제어 신호에 응답하여 전하를 충방전하는 충방전부 및 상기 충방전부의 전압 레벨에 대응하며, 상기 위상 고정 루프의 락킹 상태를 판단하는 락킹 신호를 출력하는 락킹 신호 출력부 및 상기 동작 신호와 상기 락킹 신호를 이용하여 상기 위상 고정 루프의 상태를 검출하는 상태 검출부를 포함하는 것을 특징으로 한다.The phase locked loop state detector for solving the above problems includes a NOR gate that outputs a first control signal in response to an up signal and a down signal of the phase frequency detector, and a second control signal in response to the up signal and the down signal of the phase frequency detector. An AND gate that outputs, in response to the first and second control signals, an operation signal output unit that outputs an operation signal for determining whether a phase locked loop is operating, and a charging control signal is output in response to the first control signal Charging control unit, a discharge control unit for outputting a discharge control signal in response to the second control signal, a charge/discharge unit for charging and discharging electric charges in response to the operation signal, the charge control signal, and the discharge control signal, and a voltage of the charge/discharge unit A locking signal output unit corresponding to a level and outputting a locking signal for determining a locking state of the phase locked loop, and a state detection unit detecting a state of the phase locked loop using the operation signal and the locking signal. It is characterized.

본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.Other specific details of the present invention are included in the detailed description and drawings.

본 발명은, 위상 주파수 검출기의 출력인 업 신호와 다운 신호가 모두 로직 하이가 되는 시간인 리셋 시간을 가변적으로 설정함으로써, 정확하고 빠르게 위상 고정 루프의 동작 상태 및 락킹 여부를 판단할 수 있다.According to the present invention, by variably setting a reset time, which is a time when both an up signal and a down signal, which are outputs of the phase frequency detector, become logic high, it is possible to accurately and quickly determine the operation state of the phase locked loop and whether or not it is locked.

또한, 본 발명은 락킹 여부를 판단하는 신호를 통해 전하 펌프와 위상 주파수 비교기의 비매칭의 정도를 쉽게 확인할 수 있다.In addition, the present invention can easily determine the degree of mismatch between the charge pump and the phase frequency comparator through a signal for determining whether to lock.

또한, 본 발명은 위상 주파수 검출기에서 업 신호와 다운 신호의 미스매치를 예측할 수 있어 전하 펌프의 업 다운 전류소스의 미스매치를 보정할 수 있다.In addition, according to the present invention, a mismatch between an up signal and a down signal can be predicted by the phase frequency detector, so that the mismatch of the up and down current source of the charge pump can be corrected.

도 1은 일반적인 위상 고정 루프를 도시한 블럭도이다.
도 2a는 3상 위상 주파수 검출기를 예시적으로 도시한 블럭도이다.
도 2b는 3상 위상 주파수 검출기의 출력에 따른 논리 상태를 도시한 도면이다.
도 2c는 기준 신호와 분주 신호에 따른 위상 주파수 검출기의 출력을 설명하기 위한 타이밍도이다.
도 3은 본 발명의 실시 예에 따른 위상 고정 루프 상태 검출기를 도시한 블럭도이다.
도 4는 도 3에 따른 위상 고정 루프 상태 검출기를 예시적으로 보여주는 회로도이다.
도 5a는 감쇠비가 0.2인 경우 동작 신호 출력부의 출력과 전압 제어 발진기의 제어 전압의 응답 특성을 도시한다.
도 5b은 감쇠비가 0.45인 경우 동작 신호 출력부의 출력과 전압 제어 발진기의 제어 전압의 응답 특성을 도시한다.
도 6는 본 발명에 따른 업 전류원과 다운 전류원의 다른 실시 예를 도시한다.
도 7은 본 발명에 따른 충방전부의 다른 실시 예를 도시한다.
도 8은 본 발명에 따른 히스테리시스부의 다른 실시 예를 도시한다.
도 9은 도 2에 따른 위상 주파수 검출기의 지연 소자의 다른 실시 예를 도시한다.
도 10a는 도 6에 따른 업 전류원과 다운 전류원의 실시 예를 적용한 경우의 상태 검출부의 제2 동작 상태 출력과 전압 제어 발진기의 제어 전압의 응답을 도시한다.
도 10b는 도 7에 따른 충방전부의 실시 예를 적용했을 경우의 상태 검출부의 제2 동작 상태 출력과 전압 제어 발진기의 제어 전압의 응답을 도시한다.
도 10c는 도 8에 따른 히스테리시스부의 실시 예를 적용했을 경우의 상태 검출부의 제2 동작 상태 출력과 전압 제어 발진기의 제어 전압의 응답을 도시한다.
도 10d는 도 9에 따른 지연 소자의 실시 예를 적용했을 경우의 상태 검출부의 제2 동작 상태 출력과 전압 제어 발진기의 제어 전압의 응답을 도시한다.1 is a block diagram showing a general phase locked loop.
2A is a block diagram illustrating an exemplary three-phase phase frequency detector.
2B is a diagram showing a logic state according to an output of a three-phase phase frequency detector.
2C is a timing diagram illustrating the output of the phase frequency detector according to the reference signal and the divided signal.
3 is a block diagram illustrating a phase locked loop state detector according to an embodiment of the present invention.
4 is a circuit diagram illustrating an exemplary phase locked loop state detector according to FIG. 3.
5A shows the response characteristics of the output of the operation signal output unit and the control voltage of the voltage-controlled oscillator when the attenuation ratio is 0.2.
5B shows the response characteristics of the output of the operation signal output unit and the control voltage of the voltage-controlled oscillator when the attenuation ratio is 0.45.
6 shows another embodiment of an up current source and a down current source according to the present invention.
7 shows another embodiment of the charging/discharging unit according to the present invention.
8 shows another embodiment of the hysteresis unit according to the present invention.
9 shows another embodiment of the delay element of the phase frequency detector according to FIG. 2.
FIG. 10A illustrates a second operation state output of a state detection unit and a response of a control voltage of a voltage-controlled oscillator when the up-current source and down-current source of FIG. 6 are applied.
10B is a diagram illustrating a second operation state output of a state detection unit and a response of a control voltage of a voltage-controlled oscillator when the charging/discharging unit according to FIG. 7 is applied.
10C illustrates a second operation state output of a state detection unit and a response of a control voltage of the voltage-controlled oscillator when the hysteresis unit of FIG. 8 is applied.
10D illustrates a second operation state output of a state detection unit and a response of a control voltage of the voltage-controlled oscillator when the embodiment of the delay element of FIG. 9 is applied.

이하에서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.Hereinafter, embodiments of the present invention will be described with reference to the accompanying drawings in order to describe in detail enough that a person having ordinary knowledge in the technical field of the present invention can easily implement the technical idea of the present invention. .

본 발명에 따른 위상 고정 루프 상태 검출기를 설명하기에 앞서 일반적인 3상 위상 주파수 검출기의 구조와 출력 신호에 따른 논리 상태 및 입력 신호에 대한 출력 신호를 도 2a 내지 도 2c를 참조하여 설명한다.Prior to describing the phase locked loop state detector according to the present invention, a structure of a general three-phase phase frequency detector and a logic state according to an output signal and an output signal for an input signal will be described with reference to FIGS. 2A to 2C.

도 2a는 3상 위상 주파수 검출기를 예시적으로 도시한 블럭도이고, 도 2b는 3상 위상 주파수 검출기의 출력에 따른 논리 상태를 도시한 도면이며, 도 2c는 기준 신호와 분주 신호에 따른 위상 주파수 검출기의 출력을 설명하기 위한 타이밍도이다.2A is a block diagram illustrating an exemplary three-phase phase frequency detector, FIG. 2B is a diagram showing a logic state according to an output of a three-phase phase frequency detector, and FIG. 2C is a phase frequency according to a reference signal and a division signal. It is a timing diagram for explaining the output of the detector.

도 2a 내지 도 2c를 참조하면, 3상 위상 주파수 검출기는 2개의 D-플립/플롭, 하나의 AND게이트 및 검출기 내부 논리 회로에 따른 신호의 지연시간을 나타내는 지연소자(delay)를 포함한다. 각 D-플립/플롭의 D 단자에는 전원전압(VDD)이 인가되며, 하나의 D-플립/플롭의 클럭 단자에는 기준 신호(Fref)가, 나머지 하나의 D 플립/플롭의 클럭 단자에는 분주 신호(Fdiv)가 인가된다. 3상 위상 주파수 검출기는 인가된 기준 신호(Fref)와 분주 신호(Fdiv)의 위상 또는 주파수의 차이를 검출하여 이에 대응하는 출력 신호로서 업 신호(up)와 다운 신호(dn)를 출력한다.2A to 2C, the three-phase phase frequency detector includes two D-flips/flops, one AND gate, and a delay element indicating a delay time of a signal according to an internal logic circuit of the detector. Power supply voltage (VDD) is applied to the D terminal of each D-flip/flop, a reference signal (Fref) is applied to the clock terminal of one D-flip/flop, and a division signal is applied to the clock terminal of the other D flip/flop. (Fdiv) is applied. The three-phase phase frequency detector detects a difference between the phase or frequency of the applied reference signal Fref and the divided signal Fdiv, and outputs an up signal (up) and a down signal (dn) as output signals corresponding thereto.

상기와 같은 구조는 엣지 트리거드(edge-triggered) 순차 회로로서, 기준 신호(Fref)와 분주 신호(Fdiv)의 포지티브 트랜지션(positive transition)에 따라 동작하기 때문에 위상 주파수 검출기의 출력은 입력의 듀티 사이클(duty cycle)과 무관하다.The above structure is an edge-triggered sequential circuit and operates according to a positive transition between the reference signal Fref and the divided signal Fdiv, so the output of the phase frequency detector is the duty cycle of the input. (duty cycle) is irrelevant.

이러한 3상 위상 주파수 검출기의 동작은 도 2b같이 3가지의 논리 상태를 발생시킨다. 도 2c와 같이 기준 신호(Fref)의 위상이 분주 신호(Fdiv)의 위상보다 앞서고 있는 경우에는 이전 상태에 따라 '상태0' 이나 '상태1'로 이동하고, 이와 반대로, 기준 신호(Fref)의 위상이 분주 신호(Fdiv)의 위상보다 뒤쳐지는 경우 이전 상태에 따라 '상태0' 이나, '상태2'로 이동한다.The operation of the three-phase phase frequency detector generates three logic states as shown in FIG. 2B. 2C, when the phase of the reference signal Fref is ahead of the phase of the divided signal Fdiv, it moves to'state 0'or'state 1'according to the previous state, and conversely, the reference signal Fref If the phase is behind the phase of the divided signal Fdiv, it moves to'state 0'or'state 2'according to the previous state.

도 2c를 참조하면 업 신호(up)와 다운 신호(dn)가 모두 1(로직 하이)인 경우인 리셋 구간(Trst)이 존재한다.Referring to FIG. 2C, there is a reset period Trst in which both the up signal up and the down signal dn are 1 (logic high).

이는 업 신호(up)와 다운 신호(dn)가 모두 1인 경우 AND게이트의 출력레벨에 의해 2개의 D 플립/플롭이 바로 리셋되어야 하지만, 지연 소자(delay)에 의한 지연 때문에 업 신호(up)와 다운 신호(dn)가 모두 1인 또 하나의 상태가 존재하게 된다.This means that when both the up signal (up) and the down signal (dn) are 1, the two D flips/flops should be immediately reset by the output level of the AND gate, but the up signal (up) due to the delay caused by the delay element. Another state in which both the and down signals dn are 1 exists.

위상 고정 루프가 락킹이 된 경우에는 업 신호(up)와 다운 신호(dn)가 모두 0(로직 로우)인 상태가 되어야 하나 상기와 같은 지연 시간때문에 업 신호(up)와 다운 신호(dn)가 모두 1인 경우가 존재할 수 있다.When the phase lock loop is locked, the up signal (up) and the down signal (dn) must be in a state of 0 (logic low), but the up signal (up) and the down signal (dn) are There may be a case of all 1s.

본 발명에 따른 위상 고정 루프 상태 검출기는 상기 리셋 구간(Trst)의 시간을 가변적으로 설정하여 보다 정밀하고 빠르게 위상 고정 루프의 상태를 검출할 수 있으며, 하기에서 보다 자세히 설명한다.The phase locked loop state detector according to the present invention can detect the state of the phase locked loop more precisely and quickly by variably setting the time of the reset period Trst, which will be described in more detail below.

도 3은 본 발명의 실시 예에 따른 위상 고정 루프 상태 검출기를 도시한 블럭도이며, 도 4는 도 3에 따른 위상 고정 루프 상태 검출기를 예시적으로 보여주는 회로도이다. 본 발명에 따른 위상 고정 루프 상태 검출기(100)는 도 1의 회로도에 추가되어 사용될 수 있다.3 is a block diagram illustrating a phase locked loop state detector according to an embodiment of the present invention, and FIG. 4 is a circuit diagram illustrating a phase locked loop state detector according to FIG. 3 by way of example. The phase locked loop state detector 100 according to the present invention may be used in addition to the circuit diagram of FIG. 1.

도 3 내지 도 4를 참조하면, 본 발명에 따른 위상 고정 루프 상태 검출기(100)는 위상 주파수 검출기(11)의 업 신호(up)와 다운 신호(dn)에 응답하여 제1 제어 신호를 출력하는 NOR 게이트(110), 위상 주파수 검출기(11)의 업 신호(up)와 다운 신호(dn)에 응답하여 제2 제어 신호를 출력하는 AND 게이트(120), 상기 제1 및 제2 제어 신호에 응답하여, 상기 위상 고정 루프의 동작 여부를 판단하는 동작 신호(ON_PLL)를 출력하는 동작 신호 출력부(130), 상기 제1 제어 신호에 응답하여 충전 제어 신호를 출력하는 충전 제어부(140), 상기 제2 제어 신호에 응답하여 방전 제어 신호를 출력하는 방전 제어부(150), 상기 동작 신호(ON_PLL), 상기 충전 제어 신호 및 상기 방전 제어 신호에 응답하여 전하를 충방전하는 충방전부(160), 충방전부(160)의 전압 레벨에 대응하며, 상기 위상 고정 루프의 락킹 여부를 판단하는 락킹 신호(LOC_PLL)를 출력하는 락킹 신호 출력부(170) 및 상기 동작 신호(ON_PLL)와 상기 락킹 신호(LOC_PLL)를 이용하여 상기 위상 고정 루프의 상태를 검출하는 상태 검출부(180)를 포함한다.3 to 4, the phase locked loop state detector 100 according to the present invention outputs a first control signal in response to an up signal (up) and a down signal (dn) of the phase frequency detector 11 NOR gate 110, AND gate 120 outputting a second control signal in response to an up signal (up) and a down signal (dn) of the phase frequency detector 11, and responding to the first and second control signals Thus, an operation signal output unit 130 for outputting an operation signal ON_PLL for determining whether the phase locked loop operates, a charging control unit 140 for outputting a charge control signal in response to the first control signal, and the first 2 A discharge control unit 150 outputting a discharge control signal in response to a control signal, the operation signal ON_PLL, a charge/discharge unit 160 for charging and discharging electric charges in response to the charge control signal and the discharge control signal, and a charge/discharge unit A locking signal output unit 170 corresponding to a voltage level of 160 and outputting a locking signal (LOC_PLL) for determining whether the phase locked loop is locked, and the operation signal ON_PLL and the locking signal LOC_PLL. And a state detection unit 180 for detecting the state of the phase locked loop.

동작 신호 출력부(130)는 인버터(INV), 지연부(D) 및 D-플립/플롭(D-F/F)을 포함한다. 인버터(INV)는 NOR 게이트(110)의 출력 신호인 제1 제어신호를 인가받아 반전하여 D-플립/플롭(D-F/F)의 D 단자로 인가한다. 지연부(D)는 AND 게이트(120)의 출력 신호인 제2 제어 신호를 인하여 설정된 지연시간(Td)만큼 지연 시킨 후 D-플립/플롭(D-F/F)의 클럭 단자에 인가한다. D-플립/플롭(D-F/F)은 상기 제1 제어신호와 상기 제2 제어신호에 응답하여 위상 고정 루프의 동작 여부를 판단하는 동작 신호(ON_PLL)를 출력한다.The operation signal output unit 130 includes an inverter INV, a delay unit D, and a D-flip/flop (D-F/F). The inverter INV receives and inverts the first control signal, which is an output signal of the NOR gate 110, and applies it to the D terminal of the D-flip/flop (D-F/F). The delay unit D delays by a set delay time Td due to a second control signal that is an output signal of the AND gate 120 and applies it to the clock terminal of the D-flip/flop (D-F/F). The D-flip/flop (D-F/F) outputs an operation signal ON_PLL that determines whether a phase lock loop is operated in response to the first control signal and the second control signal.

충전 제어부(140)는 제1 내지 제5 PMOS 트랜지스터(PM1~PM5)와 업전류원(I_UP)을 포함하며, 상기 제1 제어 신호 또는 동작 신호(ON_PLL)가 로직 로우일 경우 충방전부(160)에 전하를 충전하도록 하기 위한 충전 제어 신호를 출력한다.The charging control unit 140 includes first to fifth PMOS transistors PM1 to PM5 and an up current source I _UP , and when the first control signal or operation signal ON_PLL is logic low, the charge/discharge unit 160 Outputs a charge control signal to charge the electric charge.

방전 제어부(150)는 제1 내지 제4 NMOS 트랜지스터(NM1~NM4)와 다운전류원(I_DN)을 포함하며, 상기 제2 제어신호가 로직 하이인 경우 충방전부(160)에 충전된 전하를 방전시키기 위한 방전 제어 신호를 출력한다.The discharge control unit 150 includes first to fourth NMOS transistors NM1 to NM4 and a down current source I _DN , and discharges the charges charged in the charging/discharging unit 160 when the second control signal is logic high. Outputs a discharge control signal for

충방전부(160)는 상기 충전 제어 신호 또는 상기 락킹 신호에 응답하여 전원단(VDD)로부터 전하를 충전하거나, 상기 방전 제어 신호에 응답하여 접지단(VSS)으로 충전된 전하를 방전한다. 충방전부(160)는 커패시터(C)로 구성될 수 있다.The charging/discharging unit 160 charges electric charges from the power supply terminal VDD in response to the charging control signal or the locking signal, or discharges charges charged to the ground terminal VSS in response to the discharge control signal. The charging/discharging unit 160 may be formed of a capacitor (C).

락킹 신호 출력부(170)는 충방전부(160)의 전압 레벨에 대응하여 상기 위상 고정 루프의 락킹 상태를 판단하는 락킹 신호(LOC_PLL)를 출력하며, 인버터(171)와 히스테리시스부(172)를 포함할 수 있다.The locking signal output unit 170 outputs a locking signal (LOC_PLL) for determining the locking state of the phase locked loop in response to the voltage level of the charging/discharging unit 160, and includes an inverter 171 and a hysteresis unit 172 can do.

인버터(171)는 2개의 PMOS 트랜지스터(PM6, PM7)와 2개의 NMOS 트랜지스터(NM5, NM6)로 구성되어 제1 노드(N1)의 전압 레벨을 반전하여 락킹 신호(LOC_PLL)로 출력하며, 히스테리시스부(172)는 하나의 PMOS 트랜지스터(PM8)와 하나의 NMOS 트랜지스터(NM7)로 구성되어, 인버터(171)의 출력레벨이 입력레벨의 미세한 변화에 흔들리지 않고 하나의 디지털 레벨으로 안정적으로 출력되도록 한다.The inverter 171 is composed of two PMOS transistors PM6 and PM7 and two NMOS transistors NM5 and NM6, inverts the voltage level of the first node N1, and outputs a locking signal LOC_PLL, and a hysteresis unit Reference numeral 172 is composed of one PMOS transistor PM8 and one NMOS transistor NM7, so that the output level of the inverter 171 is stably output to one digital level without being shaken by minute changes in the input level.

상태 검출부(180)는 상기 동작 신호(ON_PLL)와 상기 락킹 신호(LOC_PLL)에 응답하여 위상 고정 루프의 동작 상태를 검출한다. 상태 검출부(100)는 3가지 출력값을 가지며, 첫번째 출력인 초기 상태(ST0)는 동작 신호(ON_PLL)를 반전시킨 출력 신호이고, 두번째 출력인 제1 동작 상태(ST1)는 반전된 락킹 신호(LOC_PLL)와 동작 신호(ON_PLL)를 입력으로 하는 AND 게이트의 출력 신호이며, 세번째 출력인 제2 동작 상태(ST2)는 락킹 신호(LOC_PLL)와 동작 신호(ON_PLL)를 입력으로 하는 AND 게이트의 출력 신호이다.The state detection unit 180 detects the operation state of the phase locked loop in response to the operation signal ON_PLL and the locking signal LOC_PLL. The state detection unit 100 has three output values, the first output, the initial state (ST0), is an output signal obtained by inverting the operation signal (ON_PLL), and the second output, the first operation state (ST1), is an inverted locking signal (LOC_PLL). ) And the operation signal (ON_PLL) as inputs, and the third output, the second operation state (ST2), is the output signal of the AND gate using the locking signal (LOC_PLL) and the operation signal (ON_PLL) as inputs. .

이하에서, 본 발명에 따른 위상 고정 루프 상태 검출기(100)의 동작을 보다 자세히 설명한다.Hereinafter, the operation of the phase locked loop state detector 100 according to the present invention will be described in more detail.

먼저, 위상 고정 루프 상태 검출기(100)의 상태 검출기(180)에서 검출되는 위상 고정 루프의 상태는 크게 3가지로 구분된다. 상기 동작 신호(ON_PLL)가 로직 로우 레벨(0)을 가지면 위상 고정 루프(10)는 초기 상태(ST0)이며, 동작 신호(ON_PLL)가 로직 하이 레벨(1)을 가지고 락킹 신호(LOC_PLL)가 로직 로우 레벨을 가지면 제1 동작 상태(ST1)이고, 동작 신호(ON_PLL)가 로직 하이 레벨을 가지고 락킹 신호(LOC_PLL)가 로직 하이 레벨을 가지면 제2 동작 상태(ST2)이다. 여기에서, 제1 동작 상태(ST1)는 위상 고정 루프(10)가 락킹이 되지 않은 상태로서 위상 주파수 검출기(11)의 출력 신호인 업 신호(up)와 다운 신호(dn)가 (0,1) 또는 (1,0)인 경우로서 락킹을 위해 지속적으로 동작하고 있는 상태를 의미하며, 제2 동작 상태(ST2)는 위상 고정 루프(10)가 락킹된 상태를 의미한다.First, the state of the phase locked loop detected by the state detector 180 of the phase locked loop state detector 100 is largely divided into three types. When the operation signal ON_PLL has a logic low level (0), the phase locked loop 10 is in an initial state (ST0), the operation signal ON_PLL has a logic high level (1), and the locking signal (LOC_PLL) is logic A low level indicates a first operation state ST1, a second operation state ST2 when the operation signal ON_PLL has a logic high level and the locking signal LOC_PLL has a logic high level. Here, the first operation state ST1 is a state in which the phase lock loop 10 is not locked, and the up signal (up) and the down signal (dn), which are output signals of the phase frequency detector 11, are (0,1). ) Or (1,0) means a state in which the phase lock loop 10 is locked, and the second operation state ST2 refers to a state in which the phase lock loop 10 is locked.

또한, 안정적인 동작 신호(ON_PLL)를 출력하기 위해 동작 신호 출력부(130)의 지연부(D)의 지연 시간(Td)은 상기 리셋 구간(Trst)의 시간보다는 짧고 인버터(INV)의 전달시간 보다는 크게 설정하는 것이 바람직하다.In addition, in order to output a stable operation signal (ON_PLL), the delay time (Td) of the delay unit (D) of the operation signal output unit 130 is shorter than the time of the reset period (Trst) and is less than the transmission time of the inverter (INV). It is desirable to set it large.

이하, 본 발명에 따른 위상 고정 루프 상태 검출기의 동작을 보다 상세히 설명한다.Hereinafter, the operation of the phase locked loop state detector according to the present invention will be described in more detail.

업 신호(up)와 다운 신호(dn)가 모두 로직 로우 레벨을 가지는 경우 상기 제1 제어신호는 로직 하이 레벨을 가지며, 상기 제2 제어신호는 로직 로우 레벨을 가진다. 따라서 제2 및 제4 PMOS 트랜지스터(PM2, PM4)와 제2 및 제 4 NMOS 트랜지스터(NM2, NM4)가 턴 오프되어, 충전 제어부(140)와 방전 제어부(150)가 충전 제어 신호와 방전 제어 신호를 충방전부(160)에 인가하지 않는다.When both the up signal up and the down signal dn have a logic low level, the first control signal has a logic high level, and the second control signal has a logic low level. Accordingly, the second and fourth PMOS transistors PM2 and PM4 and the second and fourth NMOS transistors NM2 and NM4 are turned off, so that the charge control unit 140 and the discharge control unit 150 control the charge control signal and the discharge control signal. Is not applied to the charging/discharging unit 160.

또한, 이 경우 동작 신호 출력부(130)는 로직 로우 레벨을 가지는 동작 신호(ON_PLL)를 출력하고, 상기 동작 신호(ON_PLL)는 제5 PMOS 트랜지스터(PM5)를 턴 온 시켜 충방전부(160)를 전원전압(VDD) 레벨로 충전시키며 이로 인해 락킹 신호 출력부(170)는 로직 로우 레벨을 가지는 락킹 신호(LOC_PLL)를 출력한다.In addition, in this case, the operation signal output unit 130 outputs an operation signal ON_PLL having a logic low level, and the operation signal ON_PLL turns on the fifth PMOS transistor PM5 to turn on the charging/discharging unit 160. The charging is performed at the power voltage VDD level. Accordingly, the locking signal output unit 170 outputs a locking signal LOC_PLL having a logic low level.

다음으로, 업 신호(up)가 로직 하이, 다운 신호(dn)가 로직 로우 레벨을 가지거나 반대로 업 신호(up)가 로직 로우, 다운 신호(dn)가 로직 하이 레벨을 가지는 경우의 동작에 대해 설명한다.Next, about the operation when the up signal (up) has a logic high and the down signal (dn) has a logic low level or, conversely, the up signal (up) has a logic low and the down signal (dn) has a logic high level. Explain.

상기와 같은 경우, 제1 제어 신호와 제2 제어 신호는 모두 로직 로우 레벨을 가지며 따라서 제2 및 제4 PMOS 트랜지스터(PM2, PM4)는 턴 온되고 제2 및 제4 NMOS 트랜지스터(NM2, NM4)는 턴 오프된다. 따라서 충전 제어부(140)의 업 전류원에 의한 전류 바이어스가 제3 PMOS 트랜지스터(PM3)의 게이트에 인가되어 제3 PMOS 트랜지스터(PM3)가 턴 온 되어 충방전부(160)를 전원 전압(VDD) 레벨로 충전하게 된다. 반면에 방전 제어부(150)는 제2 및 제4 NMOS 트랜지스터(NM2, NM4)가 턴 오프되어 충방전부(160)에 아무런 영향을 주지 않는다.In the above case, both the first control signal and the second control signal have a logic low level, and thus the second and fourth PMOS transistors PM2 and PM4 are turned on and the second and fourth NMOS transistors NM2 and NM4 Is turned off. Accordingly, a current bias caused by the up current source of the charging control unit 140 is applied to the gate of the third PMOS transistor PM3, and the third PMOS transistor PM3 is turned on to bring the charging/discharging unit 160 to the power supply voltage VDD level. It will be charged. On the other hand, the discharge control unit 150 has no effect on the charging/discharging unit 160 because the second and fourth NMOS transistors NM2 and NM4 are turned off.

따라서 락킹 신호 출력부(170)는 로직 로우 레벨을 가지는 락킹 신호(LOC_PLL)를 출력한다.Accordingly, the locking signal output unit 170 outputs a locking signal LOC_PLL having a logic low level.

또한, 제1 제어 신호와 제2 제어 신호가 모두 로직 로우 레벨을 가지기 때문에 동작 신호 출력부(130)에서 출력되는 동작 신호(ON_PLL)는 로직 하이 레벨을 가져 제5 PMOS 트랜지스터(PM5)가 턴 오프 되어 충방전부(160)에 영향을 주지 않는다. In addition, since both the first control signal and the second control signal have a logic low level, the operation signal ON_PLL output from the operation signal output unit 130 has a logic high level, so that the fifth PMOS transistor PM5 is turned off. It does not affect the charging and discharging unit 160.

마지막으로, 업 신호(up)와 다운 신호(dn)가 모두 로직 하이 레벨인 경우의 동작에 대해 설명한다.Lastly, the operation when both the up signal up and the down signal dn are at a logic high level will be described.

상기와 같은 경우, 제1 제어 신호는 로직 로우 레벨이며, 제2 제어 신호는 로직 하이 레벨이다. 따라서 충전 제어부(140)의 제3 PMOS 트랜지스터(PM3)가 턴 온 되며, 방전 제어부(150)의 제3 NMOS 트랜지스터(NM3) 또한 턴 온 된다.In the above case, the first control signal is at a logic low level and the second control signal is at a logic high level. Accordingly, the third PMOS transistor PM3 of the charging control unit 140 is turned on, and the third NMOS transistor NM3 of the discharge control unit 150 is also turned on.

여기에서 리셋 구간(Trst)을 가지는 일반적인 위상 주파수 검출기의 경우 A 단자(A)의 로직 로우 구간이 B 단자(B)의 로직 하이 구간을 포함하게 된다. 즉, 제1 내지 제5 PMOS 트랜지스터(PM1~PM5)가 동작하는 시간이 제1 내지 제4 NMOS 트랜지스터(NM1~NM4)가 동작하는 시간보다 길기 때문에 다운 전류원(I_DN)의 전류가 업 전류원(I_UP)의 전류보다 더 크게 설정된다.Here, in the case of a general phase frequency detector having a reset period Trst, the logic low period of the A terminal A includes the logic high period of the B terminal B. That is, since the operating time of the first to fifth PMOS transistors PM1 to PM5 is longer than the operating time of the first to fourth NMOS transistors NM1 to NM4, the current of the down current source I _DN is reduced to the up current source ( It is set larger than the current of I _UP ).

따라서 충전된 충방전부(160)의 전압 레벨은 방전 제어부(150)에 의해 방전되어 로직 로우 레벨을 가지며, 이로 인해 락킹 신호 출력부(170)의 락킹 신호(LOC_PLL)는 로직 하이 레벨을 가지게 된다.Accordingly, the voltage level of the charged charging/discharging unit 160 is discharged by the discharge control unit 150 to have a logic low level, and thus, the locking signal LOC_PLL of the locking signal output unit 170 has a logic high level.

히스테리시스부(172)는 인버터(171)의 보조적인 스위칭 소자이다. 이하, 그 동작을 설명한다.The hysteresis unit 172 is an auxiliary switching element of the inverter 171. Hereinafter, the operation will be described.

제1 노드(N1)의 전압 레벨이 로직 로우 레벨에서 상승하는 경우 제5 및 제6 NMOS 트랜지스터(NM5, NM6)가 턴 온되어 락킹 신호(LOC_PLL)가 로직 하이 레벨에서 낮아지게 된다. 이 때, 제5 및 제6 NMOS 트랜지스터(NM5, NM6)가 턴 온 되기 이전부터 이미 턴 온 되어 있던 제7 NOMS 트랜지스터(NM7)에 의해 전원 전압(VDD)으로부터 전류를 제6 NMOS 트랜지스터(NM6)에 공급하여 락킹 신호(LOC_PLL)가 느리게 로직 로우 레벨이 된다.When the voltage level of the first node N1 rises from the logic low level, the fifth and sixth NMOS transistors NM5 and NM6 are turned on, so that the locking signal LOC_PLL is lowered from the logic high level. At this time, the sixth NMOS transistor NM6 receives current from the power supply voltage VDD by the seventh NOMS transistor NM7 that has already been turned on before the fifth and sixth NMOS transistors NM5 and NM6 are turned on. The locking signal (LOC_PLL) is slowly supplied to the logic low level.

이와 반대로, 제1 노드(N1)의 전압 레벨이 로직 하이 레벨에서 낮아짐에 따라 제6 및 제7 PMOS 트랜지스터(PM6, PM7)가 턴 온되어 락킹 신호(LOC_PLL)기 로직 로우 레벨에서 상승하게 된다. 이 때, 제6 및 제7 PMOS 트랜지스터(PM6, PM7)가 턴 온되기 이전부터 이미 턴 온 되어 있던 제8 PMOS 트랜지스터(PM8)에 의해 전류를 제7 PMOS 트랜지스터(PM7)의 경로를 따라 공급할 수 있기 때문에 락킹 신호(LOC_PLL)가 느리게 로직 하이 레벨이 된다.Conversely, as the voltage level of the first node N1 is lowered from the logic high level, the sixth and seventh PMOS transistors PM6 and PM7 are turned on, so that the locking signal LOC_PLL rises from the logic low level. At this time, current can be supplied along the path of the seventh PMOS transistor PM7 by the eighth PMOS transistor PM8, which has already been turned on before the sixth and seventh PMOS transistors PM6 and PM7 are turned on. Therefore, the locking signal (LOC_PLL) slowly goes to the logic high level.

따라서, 제7 NMOS 트랜지스터(NM7)과 제8 PMOS 트랜지스터(PM8)에 의해서 인버터(171)의 원래 특성에 추가적으로 히스테리시스 특성을 가지게 되며, 이는 출력 값이 인버터(171)의 입력 신호가 미세하게 요동치는 경우에도 출력 값을 하나의 디지털 값으로 안정화시킬 수 있는 이점이 있다.Therefore, the seventh NMOS transistor (NM7) and the eighth PMOS transistor (PM8) has a hysteresis characteristic in addition to the original characteristic of the inverter 171, which is the output value of which the input signal of the inverter 171 slightly fluctuates. Even in this case, there is an advantage that the output value can be stabilized with one digital value.

방전 제어부(150)의 제4 NMOS 트랜지스터(NM4)와 충전 제어부(140)의 제4 PMOS 트랜지스터(PM4)는 충방전 기능이 필요하지 않는 경우 전류 소모를 줄이기 위해 이를 턴 오프 시키기 위한 것으로, 제4NMOS 트랜지스터(NM4)와 제4 PMOS 트랜지스터(PM4)의 소스와 드레인을 각각 단선한 후 이를 제거할 수도 있다.The fourth NMOS transistor NM4 of the discharge control unit 150 and the fourth PMOS transistor PM4 of the charge control unit 140 are used to turn off the charging and discharging functions in order to reduce current consumption when they are not required. The source and drain of the transistor NM4 and the fourth PMOS transistor PM4 may be disconnected and then removed.

위상 고정 루프의 동작 상태를 보다 빠르고 정밀하게 검출하기 위해서는 감쇠비(damping ratio)에 따라 위상 고정 루프의 상태를 결정해야 한다.In order to detect the operation state of the phase locked loop more quickly and accurately, the state of the phase locked loop must be determined according to the damping ratio.

감쇠비는 하기의 수학식 1에 따라 결정될 수 있다.The damping ratio may be determined according to Equation 1 below.

여기에서, R, C_P는 루프 필터의 저항값과 커패시터 값이며, I_CP는 전하 펌프의 전류, K_VCO는 전압 제어 발진기의 이득, N은 분주기의 분주비이다.Here, R, C _P are the resistance values and capacitor values of the loop filter, I _CP is the current of the charge pump, K _VCO is the gain of the voltage controlled oscillator, and N is the division ratio of the divider.

일반적으로 2차 시스템의 동작을 안정적으로 하기 위한 감쇠비 값은

보다 큰 것이 바람직하다. 이와 같은 감쇠비 값을 가지는 경우 시스템은 과도 감쇠, 임계 감쇠 및 과소 감쇠의 특성을 가지게 된다.In general, the damping ratio value for stabilizing the operation of the secondary system is

A larger one is preferred. In the case of having such a damping ratio value, the system has characteristics of over-attenuation, critical attenuation, and under-attenuation.

도 5a 감쇠비가 0.2인 경우, 도 5b은 감쇠비가 0.45인 경우의 상태 검출기의 출력과 전압 제어 발진기의 제어 전압을 도시한다.5A shows the output of the state detector and the control voltage of the voltage-controlled oscillator when the damping ratio is 0.2 and FIG. 5B shows the output of the state detector when the damping ratio is 0.45.

도 5a와 도 5b에 도시된 그래프 중 왼쪽부분은 상태 검출기의 출력이며, 오른쪽부분은 전압 제어 발진기의 제어 전압을 도시한다.In the graphs shown in FIGS. 5A and 5B, the left part shows the output of the state detector, and the right part shows the control voltage of the voltage controlled oscillator.

도 5a와 도 5b를 참조하면 감쇠비가 높을 수록 제어 전압이 수렴하기까지의 응답시간과 상태 검출기의 출력이 천이되는 시점까지의 응답시간이 짧은 것을 확인할 수 있다.Referring to FIGS. 5A and 5B, it can be seen that the higher the attenuation ratio, the shorter the response time until the control voltage converges and the time when the output of the state detector transitions.

따라서, 위상 고정 루프의 응답속도를 빠르게 하기 위해서는 감쇠비를 적절하게 조절할 필요가 있다. 감쇠비는 상기의 [수학식 1]을 이용하여 시스템에서 자동으로 설정되거나 수동으로 외부에서 설정될 수도 있다.Therefore, in order to speed up the response speed of the phase locked loop, it is necessary to properly adjust the damping ratio. The damping ratio may be automatically set in the system using the above [Equation 1] or may be manually set externally.

또한, 이러한 감쇠비의 변경에 대응하여 본 발명에 따른 위상 고정 루프 상태 검출기의 경우 보다 빠르고 정밀하게 위상 고정 루프의 상태를 검출하기 위해 제1 동작 상태(ST1)에서 제2 동작 상태(ST2)로 천이되는 시점을 변경하는 것이 바람직하다.In addition, in response to such a change in attenuation ratio, the phase locked loop state detector according to the present invention transitions from the first operation state ST1 to the second operation state ST2 in order to detect the state of the phase locked loop more quickly and accurately. It is desirable to change the point of time.

이하에서, 제1 동작 상태(ST1)에서 제2 동작 상태(ST2)로 천이되는 시점을 변경하기 위한 구조 및 방법을 설명한다.Hereinafter, a structure and method for changing a time point at which the transition from the first operation state ST1 to the second operation state ST2 is changed will be described.

도 6는 본 발명에 따른 업 전류원과 다운 전류원의 다른 실시 예를 도시한다.6 shows another embodiment of an up current source and a down current source according to the present invention.

도 6의 (1)는 업 전류원(I_UP), (2)는 다운 전류원(I_DN)의 다른 실시 예이다.6 (1) is an up current source (I _UP ), (2) is another embodiment of the down current source (I _DN ).

도 6의 (1)와 (2)를 참조하면 업 전류원(I_UP)과 다운 전류원(I_DN)은 그 전류의 크기를 디지털 방식으로 가변적으로 제어하기 위한 다수의 스위치들(P₁, P₂,..., P_N)과 다수의 업 전류원들(I_u, I_u1, I_u2,..., I_uN)및 다수의 다운 전류원들(I_d, I_d1, I_d2,...,I_dN)을 포함한다. 상기 다수의 업 전류원들 및 상기 다수의 다운 전류원들의 크기는 2의 배수로 증가하도록 구성될 수도 있다.Referring to (1) and (2) of FIG. 6, the up current source I _UP and the down current source I _DN are a plurality of switches P ₁ and P ₂ for digitally variably controlling the magnitude of the current. ,..., P _N ) and multiple up current sources (I _u , I _u1 , I _u2 ,..., I _uN ) and multiple down current sources (I _d , I _d1 , I _d2 ,... ,I _dN ). The size of the plurality of up current sources and the plurality of down current sources may be configured to increase by a multiple of two.

상기와 같이 업 전류원(I_UP)와 다운 전류원(I_DN)을 가변적으로 조절하여 업 전류원과 다운 전류원의 전류비를 1보다 작은 값으로 다양하게 설정할 수 있다.As described above, by variably adjusting the up current source I _UP and the down current source I _DN , the current ratio between the up current source and the down current source can be variously set to a value less than 1.

전류비를 변화시키는 다른 방법으로는 P형태의 전류 미러링 역할을 하는 제1 PMOS 트랜지스터(PM1)와 N형태의 전류 미러링 역할을 하는 제1 NMOS 트랜지스터(NM1)의 크기를 변화시킴으로서 수행될 수도 있다.Another method of changing the current ratio may be performed by changing the size of the first PMOS transistor PM1 serving as a P-type current mirroring and the first NMOS transistor NM1 serving as an N-type current mirroring.

도 7은 본 발명에 따른 충방전부의 다른 실시 예를 도시한다.7 shows another embodiment of the charging/discharging unit according to the present invention.

도 7을 참조하면 본 발명에 따른 충방전부(160)의 다른 실시 예는 다수의 스위치들(P₁, P₂,..., P_N)과 다수의 커패시터들(C_u, C_u1, C_u2,...C_uN)을 포함한다.Referring to FIG. 7, another embodiment of the charging/discharging unit 160 according to the present invention includes a plurality of switches P ₁ , P ₂ ,..., P _N and a plurality of capacitors C _u , C _u1 , C _u2 ,...C _uN ).

상기와 같은 충방전부(160)는 스위치들의 온 오프 동작에 따라 충방전부(160)의 커패시턴스를 변경할 수 있다. 다수의 커패시터들의 경우 모두 동일한 커패시턴스 값을 가지거나 서로 다른 커패시턴스 값을 가질 수도 있다. 예를 들어, 2의 배수 값을 가지도록 구성할 수도 있다.The charging/discharging unit 160 as described above may change the capacitance of the charging/discharging unit 160 according to the on-off operation of the switches. In the case of a plurality of capacitors, all of the capacitors may have the same capacitance value or may have different capacitance values. For example, it may be configured to have a multiple of 2.

도 8은 본 발명에 따른 히스테리시스부의 다른 실시 예를 도시한다.8 shows another embodiment of the hysteresis unit according to the present invention.

도 8의 (1)는 제8 PMOS 트랜지스터(PM8)의 다른 실시 예이며, (2)는 제7 NMOS 트랜지스터(NM7)의 다른 실시 예이다.(1) of FIG. 8 is another embodiment of the eighth PMOS transistor PM8, and (2) is another embodiment of the seventh NMOS transistor NM7.

도 8을 참조하면, 제8 PMOS 트랜지스터(PM8)와 제7 NMOS 트랜지스터(NM7)의 사이즈를 변경하기 위해 다수의 스위치들(P₁, P₂, P₃)와 다수의 PMOS 트랜지스터들(PM8a, PM8b, PM8c, PM8d) 및 다수의 NMOS 트랜지스터들(NM7a, NM7b, NM7c, NM7d)를 포함한다. 상기 다수의 PMOS 트랜지스터들은 서로 병렬로 연결되며, 상기 다수의 NMOS 트랜지스터들도 서로 병렬로 연결된다.Referring to FIG. 8, in order to change the size of the eighth PMOS transistor PM8 and the seventh NMOS transistor NM7, a plurality of switches P ₁ , P ₂ , P ₃ and a plurality of PMOS transistors PM8a, PM8b, PM8c, PM8d) and a plurality of NMOS transistors NM7a, NM7b, NM7c, and NM7d. The plurality of PMOS transistors are connected in parallel with each other, and the plurality of NMOS transistors are also connected in parallel with each other.

각 트랜지스터들은 폭(width)이 서로 같거나 다르게 구성될 수 있으며, 스위치의 온 오프 동작을 통해 제8 PMOS 트랜지스터(PM8)와 제7 NMOS 트랜지스터(NM7)의 사이즈를 다양하게 변경할 수 있다.Each of the transistors may have the same or different widths, and sizes of the eighth PMOS transistor PM8 and the seventh NMOS transistor NM7 may be variously changed through an on-off operation of the switch.

도 9은 도 2에 따른 위상 주파수 검출기의 지연 소자의 다른 실시 예를 도시한다.9 shows another embodiment of the delay element of the phase frequency detector according to FIG. 2.

즉, 지연 소자(delay)의 지연 값을 가변적으로 조절하여 위상 주파수 검출기의 리셋 구간(Trst)을 조절한다. 상기와 같은 가변 지연 소자는 동일한 지연 값을 가지는 다수의 지연 소자들(D)과 다수의 스위치들로 구성되어 스위칭 동작에 따라 전체 위상 주파수 검출기의 리셋 구간(Trst)을 조절할 수 있다.That is, by variably adjusting the delay value of the delay element, the reset period Trst of the phase frequency detector is adjusted. The variable delay element as described above is composed of a plurality of delay elements D and a plurality of switches having the same delay value, so that the reset period Trst of the entire phase frequency detector can be adjusted according to the switching operation.

도 6 내지 도 8에 따른 실시 예들은 도 4의 본 발명에 따른 위상 고정 루프 상태 검출기에 개별적으로 적용되거나 또는 모두 같이 적용될 수 있으며, 이 경우 보다 빠르게 정밀하게 위상 고정 루프의 상태를 검출할 수 있다.The embodiments according to FIGS. 6 to 8 may be individually applied to the phase locked loop state detector according to the present invention of FIG. 4 or may be applied together, and in this case, the state of the phase locked loop may be detected more quickly and accurately. .

도 10a 내지 d는 도 6 내지 도 9에 따른 방법들을 본 발명에 따른 위상 고정 루프 상태 검출기에 적용했을 경우의 상태 검출부(180)의 제2 동작 상태(ST2) 출력과 전압 제어 발진기의 제어 전압(vc1)의 응답을 도시한다.10A to D show a second operation state ST2 output of the state detection unit 180 and a control voltage of the voltage-controlled oscillator when the methods according to FIGS. 6 to 9 are applied to the phase locked loop state detector according to the present invention. The response of vc1) is shown.

도 10a는 도 6에 따른 방법을 적용했을 경우의 상태 검출부(180)의 제2 동작 상태(ST2) 출력과 전압 제어 발진기의 제어 전압(vc1)의 응답을 도시한다.FIG. 10A shows the output of the second operation state ST2 of the state detection unit 180 and the response of the control voltage vc1 of the voltage-controlled oscillator when the method according to FIG. 6 is applied.

도 10a의 경우 다운 전류원의 전류크기를 10uA로 고정하고 업 전류원의 전류 크기를 변형하면서 실험을 진행하였다. 도 10a를 참조하면 업 전류원이 1uA인 경우에만 위상 고정 루프 상태 검출기가 정상적으로 동작하고 업 전류원이 2uA일 때는 상태 검출을 완벽하게 하지 못하며, 3uA 이상인 경우에는 제2 동작 상태(ST2)를 검출하지 못하는 것을 확인할 수 있다.In the case of Fig. 10a, the experiment was performed while fixing the current size of the down current source to 10 uA and changing the current size of the up current source. Referring to FIG. 10A, the phase-locked loop state detector operates normally only when the up current source is 1uA, and when the up current source is 2uA, the state cannot be completely detected, and when the up current source is 3uA or more, the second operation state ST2 cannot be detected. Can be confirmed.

도 10b는 도 7에 따른 방법을 적용했을 경우의 상태 검출부(180)의 제2 동작 상태(ST2) 출력과 전압 제어 발진기의 제어 전압(vc1)의 응답을 도시한다.FIG. 10B shows the output of the second operation state ST2 of the state detection unit 180 and the response of the control voltage vc1 of the voltage-controlled oscillator when the method according to FIG. 7 is applied.

도 10b의 경우 충방전부에 구성되어 있는 스위치들의 동작을 통해서 충방전부의 커패시턴스 값이 100fF, 200fF, 300fF, 500fF으로 변경되었을 때의 특성을 나타낸다. 도 10b를 참조하면 커패시턴스 값이 커질수록 제2 동작 상태(ST2)를 검출하는 시간이 길어짐을 확인할 수 있다. 이는 충방전부의 커패시터에 있는 전하를 방전하는데 걸리는 시간이 길어지는 것을 의미하며 따라서 제어 전압(vc1)이 수렴되는 전압값에 더 정확하게 도달할 때 제2 동작 상태(ST2) 상태를 검출하게 된다.In the case of FIG. 10B, the characteristics when the capacitance value of the charging/discharging unit is changed to 100fF, 200fF, 300fF, and 500fF through the operation of the switches included in the charging/discharging unit. Referring to FIG. 10B, it can be seen that as the capacitance value increases, the time for detecting the second operation state ST2 increases. This means that the time it takes to discharge the electric charge in the capacitor of the charging/discharging unit becomes longer, and thus the second operation state ST2 is detected when the control voltage vc1 more accurately reaches the convergent voltage value.

도 10c는 도 8에 따른 방법을 적용했을 경우의 상태 검출부(180)의 제2 동작 상태(ST2) 출력과 전압 제어 발진기의 제어 전압(vc1)의 응답을 도시한다.FIG. 10C shows the output of the second operation state ST2 of the state detection unit 180 and the response of the control voltage vc1 of the voltage-controlled oscillator when the method according to FIG. 8 is applied.

도 10c의 경우 제7 NMOS 트랜지스터(NM7)의 길이(length)를 0.13um로 고정하고 스위치들의 동작을 통해 그 폭(W_NM7)을 1um, 5um, 8um로 변화시켰으며, 이와 대응해서 제8 PMOS 트랜지스터(PM8)의 경우도 길이를 0.13um로 고정하고 폭(W_PM8)을 각각 2um, 10um, 16um로 변화시킨 후 실험을 진행하였다.In the case of FIG. 10C, the length of the seventh NMOS transistor NM7 was fixed to 0.13um, and the width W _NM7 was changed to 1um, 5um, and _8um through the operation of switches. In the case of the transistor PM8, the length was fixed to 0.13 μm and the width W _PM8 was changed to 2 μm, 10 μm, and 16 μm, respectively, and the experiment was conducted.

도 10d는 도 9에 따른 방법을 적용했을 경우의 상태 검출부(180)의 제2 동작 상태(ST2) 출력과 전압 제어 발진기의 제어 전압(vc1)의 응답을 도시한다.FIG. 10D shows the output of the second operation state ST2 of the state detection unit 180 and the response of the control voltage vc1 of the voltage-controlled oscillator when the method according to FIG. 9 is applied.

도 10d를 참조하면 리셋 구간(Trst)을 변경함에 따라 제1 동작 상태(ST1)에서 제2 동작 상태(ST2)로 전이하는 위치가 변경되며, 제2 동작 상태(ST2)가 존재하지 않는 결과가 나타나는 것을 확인할 수 있다.Referring to FIG. 10D, as the reset period Trst is changed, the position at which the transition from the first operation state ST1 to the second operation state ST2 is changed is changed, and the result of the absence of the second operation state ST2 is You can see that it appears.

상기에서 기술한 바와 같이, 본 발명에 따른 위상 고정 루프 상태 검출기는 위상 고정 루프의 락킹 여부와 동작 상태를 빠르고 정밀하게 검출할 수 있으며, 위상 고정 루프의 감쇠비를 계산하고 그에 대응하여 도 6 내지 9에 따른 실시 예를 다양하게 적용함으로써, 보다 더 정밀하고 빠르게 위상 고정 루프의 상태를 검출할 수 있는 효과가 있다.As described above, the phase locked loop state detector according to the present invention can quickly and accurately detect whether or not the phase locked loop is locked and the operation state, calculate the attenuation ratio of the phase locked loop, and accordingly, FIGS. 6 to 9 By applying various embodiments according to the present invention, there is an effect of detecting the state of the phase locked loop more accurately and quickly.

100: 위상 고정 루프 상태 검출기 110: NOR 게이트
120: AND 게이트 130: 동작 신호 출력부
140: 충전 제어부 150: 방전 제어부
160: 충방전부 170: 락킹 신호 출력부
180: 상태 검출부100: phase locked loop state detector 110: NOR gate
120: AND gate 130: operation signal output
140: charging control unit 150: discharge control unit
160: charging/discharging unit 170: locking signal output unit
180: state detection unit

Claims

A NOR gate for outputting a first control signal in response to an up signal and a down signal generated by the phase frequency detector;
An AND gate configured to output a second control signal in response to the up signal and the down signal;
An operation signal output unit configured to output an operation signal indicating whether a phase locked loop is operated in response to the first control signal and the second control signal; And
And a locking signal output unit configured to output a locking signal indicating a locking state of the phase locked loop based on the first control signal and the second control signal.

The method of claim 1,
A charging control unit configured to output a charging control signal in response to the first control signal;
A discharge control unit configured to output a discharge control signal in response to the second control signal; And
A phase locked loop state detector further comprising a charge/discharge unit configured to charge or discharge electric charges in response to the operation signal, the charge control signal, and the discharge control signal.

The method of claim 1,
A phase locked loop state detector further comprising a state detector configured to output a signal indicating a state of the phase locked loop based on the operation signal and the locking signal.

The method of claim 1,
The operation signal output unit may output the operation signal having a second logic value based on the first logic value of the first control signal and the first logic value of the second control signal, and A phase locked loop state detector further configured to output the operation signal having the first logical value when the logical value and the logical value of the second control signal are different.

The method of claim 4,
The locking signal output unit is further configured to output the locking signal indicating a locked state of the phase locked loop based on the first logical value of the first control signal and the second logical value of the second control signal. Phase locked loop state detector.

The method of claim 1,
The operation signal output unit further comprises a flip/flop circuit configured to reset the operation signal based on the second control signal.

An up signal having a first logical value or a second logical value, or a down signal having the first logical value or the second logical value, based on the difference between the first phase of the reference signal and the second phase of the divided signal A phase frequency detection circuit configured to output a signal; And
When the up signal and the down signal have the first logic value, a state signal of a first value indicating an initial state of a phase locked loop is output, and when the logic value of the up signal and the logic value of the down signal are different When the state signal of a second value indicating a state in which the phase locked loop is not locked is output, and the up signal and the down signal have the second logical value, a third value indicating that the phase locked loop is locked. A phase locked loop circuit comprising a phase state detection circuit configured to output the state signal.

The method of claim 7,
The phase state detection circuit is a phase locked loop circuit configured to charge a capacitive element based on the up signal and the down signal.

The method of claim 8,
The phase state detection circuit is further configured to generate a locking signal indicating whether the phase locked loop is locked based on an amount of charge charged in the capacitive element.

The method of claim 9,
The phase state detection circuit is configured to output the state signal based on a logic value of the locking signal.