KR102206549B1 - Transmitting apparus and precoding method thereof - Google Patents

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KR102206549B1
KR102206549B1 KR1020190130723A KR20190130723A KR102206549B1 KR 102206549 B1 KR102206549 B1 KR 102206549B1 KR 1020190130723 A KR1020190130723 A KR 1020190130723A KR 20190130723 A KR20190130723 A KR 20190130723A KR 102206549 B1 KR102206549 B1 KR 102206549B1
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KR
South Korea
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precoding vector
vector
precoding
flipped
equation
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KR1020190130723A
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홍송남
박규정
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아주대학교산학협력단
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    • H04L25/0391Spatial equalizers codebook-based design construction details of matrices

Abstract

According to one aspect of the present disclosure, a precoding method for a transmission apparatus including a 1-bit digital-to-analog converter (DAC) includes: calculating a first precoding vector by using a basic precoder; selecting at least one antenna to be switched off among a plurality of transmission antennas based on a preset threshold value; performing an algorithm for correcting an error vector of the first precoding vector on the first precoding vector to correct the error vector of the first precoding vector so as to obtain a second precoding vector; refining the second precoding vector to obtain a third precoding vector; and performing precoding by using the third precoding vector. Accordingly, an error floor problem in a large multi-antenna system is solved.

Description

송신 장치 및 그 송신 장치의 프리코딩 방법{TRANSMITTING APPARUS AND PRECODING METHOD THEREOF}Transmitting device and precoding method of the transmitting device {TRANSMITTING APPARUS AND PRECODING METHOD THEREOF}

본 개시(disclosure)의 기술적 사상은 송신 장치 및 그 송신 장치의 프리코딩 방법에 관한 것이다.The technical idea of the present disclosure relates to a transmission device and a precoding method of the transmission device.

이 부분에 기술된 내용은 단순히 본 실시예에 대한 배경 정보를 제공할 뿐 종래기술을 구성하는 것은 아니다. The content described in this section merely provides background information on the present embodiment and does not constitute the prior art.

최근 정보통신 서비스의 보편화와 다양한 멀티미디어 서비스들의 등장, 그리고 고품질 서비스의 출현 등으로 인해 무선통신 서비스에 대한 요구가 급속히 증대되고 있다. 이에 능동적으로 대처하기 위해서는 무엇보다도 통신 시스템의 용량이 증대되어야 하는데, 무선통신 환경에서 통신 용량을 늘리기 위한 방안으로는 가용 주파수 대역을 새롭게 찾아내는 방법과, 한정된 자원에 대한 효율성을 높이는 방법을 생각해 볼 수 있다. 이 중, 한정된 자원에 대한 효율성을 높이는 방법으로 송수신기에 다수의 안테나를 장착하여 자원 활용을 위한 공간적인 영역을 추가로 확보함으로써 다이버시티 이득을 취하거나, 각각의 안테나를 통해 데이터를 병렬로 전송함으로써 전송 용량을 높이는 이른바 다중 입력 다중 출력(Multiple-Input-Multiple-Output, MIMO) 안테나 송수신 기술이 주목받고 있으다.Recently, due to the generalization of information and communication services, the emergence of various multimedia services, and the emergence of high-quality services, the demand for wireless communication services is rapidly increasing. In order to actively cope with this, first of all, the capacity of the communication system must be increased.As a way to increase the communication capacity in a wireless communication environment, a method of finding a new available frequency band and a method of increasing the efficiency of limited resources can be considered. have. Among them, as a method of increasing the efficiency for limited resources, by attaching a plurality of antennas to the transceiver to additionally secure a spatial area for resource utilization, a diversity gain is obtained, or by transmitting data in parallel through each antenna. The so-called Multiple-Input-Multiple-Output (MIMO) antenna transmission and reception technology that increases transmission capacity is drawing attention.

이러한 MIMO 기술은 최근 거대 다중 안테나 시스템 환경과 관련하여 더 큰 주목을 받으면서 활발하게 개발되고 있다. 일 예로, 거대 다중 안테나 시스템 환경의 특성 상 많은 수의 안테나로 인한 전력 소모, 시스템 비용 등이 문제됨에 따라, 이의 해결 방안으로 기지국과 같은 송신단에서 1-비트 해상도의 DAC(Digital to Analog Converter)를 사용하여 MIMO 전송 처리를 수행하는 방안이 제시되었다.These MIMO technologies are being actively developed while receiving greater attention in relation to the environment of a huge multi-antenna system in recent years. For example, as power consumption and system cost due to a large number of antennas are a problem due to the nature of a large multi-antenna system environment, a 1-bit resolution digital to analog converter (DAC) is used at a transmitter such as a base station as a solution. A method of performing MIMO transmission processing by using is proposed.

그러나, 거대 다중 안테나 시스템에서 1-비트 해상도의 DAC를 사용하는 경우, 데이터의 전송 신뢰도를 높이기 위한 일반적인 프리코딩 기법(Precoding scheme)을 적용하게 되면 신호대잡음비(Signal to Noise Ratio, SNR) 관련 문제가 있어, 이에 대한 해결 방안이 요구되고 있다.However, in the case of using a DAC of 1-bit resolution in a large multi-antenna system, when a general precoding scheme to increase data transmission reliability is applied, a signal to noise ratio (SNR) related problem occurs. Therefore, a solution to this is required.

본 개시의 기술적 사상에 따른 실시예들이 이루고자 하는 기술적 과제는 거대 다중 안테나 시스템을 위한 송신 장치 및 그 송신 장치의 효율적인 프리코딩 방법을 제공하는데 있다.A technical problem to be achieved by embodiments according to the technical idea of the present disclosure is to provide a transmission device for a large multi-antenna system and an efficient precoding method of the transmission device.

본 개시의 기술적 사상이 이루고자 하는 기술적 과제는 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제는 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The technical problem to be achieved by the technical idea of the present disclosure is not limited to the problem mentioned above, and another problem that is not mentioned will be clearly understood by those skilled in the art from the following description.

본 개시의 일 양태에 따른, 1 비트 DAC(Digital to Analog Converter)를 포함하는 송신 장치의 프리코딩 방법은, 기본 프리코더를 이용하여, 제1 프리코딩 벡터를 계산하는 단계, 기 설정된 임계값에 기초하여, 복수의 송신 안테나들 중 스위치 오프(switch off)할 적어도 하나 이상의 안테나를 선택하는 단계, 상기 제1 프리코딩 벡터에 대하여, 상기 제1 프리코딩 벡터의 오류 벡터를 수정하기 위한 알고리즘을 수행하여 수정된 제2 프리코딩 벡터를 획득하는 단계, 상기 제2 프리코딩 벡터를 정제(refine)하여 제3 프리코딩 벡터를 획득하는 단계 및 상기 제3 프리코딩 벡터를 이용하여 프리코딩을 수행하는 단계를 포함할 수 있다. According to an aspect of the present disclosure, a precoding method of a transmission device including a 1-bit digital to analog converter (DAC) includes calculating a first precoding vector using a basic precoder, Based on the step of selecting at least one or more antennas to be switched off from among a plurality of transmission antennas, an algorithm for correcting an error vector of the first precoding vector is performed with respect to the first precoding vector Obtaining a modified second precoding vector, obtaining a third precoding vector by refining the second precoding vector, and performing precoding using the third precoding vector It may include.

예시적인 실시예에 따르면, 상기 스위치 오프할 적어도 하나 이상의 안테나를 선택하는 단계는, 1 비트 양자화된 상기 제1 프리코딩 벡터가 상기 기 설정된 임계값 보다 작은 경우, 대응되는 송신 안테나를 스위치 오프할 안테나로 선택하는 단계를 포함할 수 있다. According to an exemplary embodiment, the selecting of the at least one or more antennas to be switched off may include an antenna to switch off a corresponding transmission antenna when the first precoding vector quantized by 1 bit is smaller than the preset threshold value. It may include the step of selecting.

예시적인 실시예에 따르면, 상기 기 설정된 임계값은 [수학식 4]에 의해 결정될 수 있다.According to an exemplary embodiment, the preset threshold may be determined by [Equation 4].

[수학식 4][Equation 4]

Figure 112019107292713-pat00001
Figure 112019107292713-pat00001

여기서, θth는 임계값, H†는 채널 행렬 H의 의사 역행렬(pseudo inverse), s는 송신 심볼 벡터, M은 송신 안테나 수이고, ∥·∥1은 1-norm 이다. Here, θth is a threshold value, H † is a pseudo inverse of the channel matrix H , s is a transmission symbol vector, M is the number of transmission antennas, and ∥· ∥ 1 is 1-norm.

예시적인 실시예에 따르면, 상기 수정된 제2 프리코딩 벡터를 획득하는 단계는, H j s ≥ θth 인 경우, 대응되는 제2 프리코딩 벡터의 요소를 H j s 로 결정하고, H j s < θth 인 경우, 대응되는 제2 프리코딩 벡터 요소를 0으로 결정하는 단계를 포함할 수 있다. 여기서, θth는 임계값, H†는 채널 행렬 H의 의사 역행렬(pseudo inverse), s는 송신 심볼 벡터이다.According to an exemplary embodiment, in the obtaining of the modified second precoding vector, when H j s ≥ θth, an element of the corresponding second precoding vector is determined as H j s , and H j † If s <θth, the step of determining a corresponding second precoding vector element as 0 may be included. Here, θth is a threshold value, H † is a pseudo inverse of the channel matrix H , and s is a transmission symbol vector.

예시적인 실시예에 따르면, 상기 수정된 제2 프리코딩 벡터를 획득하는 단계는, 상기 오류 벡터가 0인 경우, 제1 프리코딩 벡터를 제2 프리코딩 벡터로 결정하는 단계를 포함할 수 있다. According to an exemplary embodiment, obtaining the modified second precoding vector may include determining a first precoding vector as a second precoding vector when the error vector is 0.

예시적인 실시예에 따르면, 상기 오류 벡터는, [수학식 8]에 의해 결정될 수 있다.According to an exemplary embodiment, the error vector may be determined by [Equation 8].

[수학식 8][Equation 8]

Figure 112019107292713-pat00002
Figure 112019107292713-pat00002

여기서, e는 오류 벡터, s는 송신 심볼 벡터, H는 채널 행렬,

Figure 112019107292713-pat00003
는 1비트 양자화기이다. Where e is an error vector, s is a transmission symbol vector, H is a channel matrix,
Figure 112019107292713-pat00003
Is a 1-bit quantizer.

예시적인 실시예에 따르면, 상기 제3 프리코딩 벡터를 획득하는 단계는, 상기 제2 프리코딩 벡터의 요소를 플립하기 위하여 플립 순서를 결정하는 단계 및 상기 플립 순서에 기초하여, 상기 제2 프리코딩 벡터의 요소를 플립하여 상기 제2 프리코딩 벡터가 플립된 제3 프리코딩 벡터를 획득하는 단계를 포함할 수 있다. According to an exemplary embodiment, the obtaining of the third precoding vector includes determining a flip order to flip an element of the second precoding vector, and based on the flip order, the second precoding It may include flipping elements of the vector to obtain a third precoding vector in which the second precoding vector is flipped.

예시적인 실시예에 따르면, 상기 제2 프리코딩 벡터가 플립된 제3 프리코딩 벡터를 획득하는 단계는, 상기 제2 프리코딩 벡터의 요소를 플립하여, 플립된 제2A 프리코딩 벡터 및 플립된 제2B 프리코딩 벡터를 획득하는 단계, 상기 제2 프리코딩 벡터, 상기 플립된 플립된 제2A 프리코딩 벡터 및 상기 플립된 플립된 제2B 프리코딩 벡터 각각에 [수학식 10]에 의해 결정되는 행렬 M을 곱하여, 최소값을 갖는 요소를 포함하는 결과를 갖는 프리코딩 벡터를 제3 프리코딩 벡터로 결정할 수 있다. According to an exemplary embodiment, the obtaining of the third precoding vector in which the second precoding vector is flipped may include flipping an element of the second precoding vector, and the flipped 2A precoding vector and the flipped second precoding vector. Obtaining a 2B precoding vector, a matrix M determined by [Equation 10] for each of the second precoding vector, the flipped flipped 2A precoding vector, and the flipped flipped 2B precoding vector By multiplying by, a precoding vector having a result including an element having a minimum value may be determined as a third precoding vector.

[수학식 10][Equation 10]

Figure 112019107292713-pat00004
Figure 112019107292713-pat00004

여기서, H는 채널 행렬, s는 송신 심볼 벡터이다. Here, H is a channel matrix, and s is a transmission symbol vector.

예시적인 실시예에 따르면, 상기 플립 순서를 결정하는 단계는, [수학식 9]에 의해 결정되는 벡터 v에서

Figure 112019107292713-pat00005
을 만족하는 수열(
Figure 112019107292713-pat00006
)이 있는 경우, 상기 플립 순서는
Figure 112019107292713-pat00007
순서로 결정할 수 있다. According to an exemplary embodiment, the step of determining the flip order is in the vector v determined by [Equation 9]
Figure 112019107292713-pat00005
A sequence that satisfies (
Figure 112019107292713-pat00006
), the flip order is
Figure 112019107292713-pat00007
You can decide in order.

[수학식 9][Equation 9]

Figure 112019107292713-pat00008
Figure 112019107292713-pat00008

여기서, x는 상기 제2 프리코딩 벡터이다.Here, x is the second precoding vector.

예시적인 실시예에 따르면, 상기 제2 프리코딩 벡터의 요소를 플립하여, 플립된 제2A 프리코딩 벡터 및 플립된 제2B 프리코딩 벡터를 획득하는 단계는, 상기 제2 프리코딩 벡터의 모든 요소에 대하여 플립을 수행하는 단계를 포함할 수 있다. According to an exemplary embodiment, the flipping of the elements of the second precoding vector to obtain the flipped 2A precoding vector and the flipped 2B precoding vector includes all elements of the second precoding vector. It may include performing a flip on the.

예시적인 실시예에 따르면, 상기 기본 프리코더는, ZF 프리코더를 포함할 수 있다. According to an exemplary embodiment, the basic precoder may include a ZF precoder.

본 개시의 다른 양태에 따른 송신 장치는, 송수신부, 적어도 하나의 프로세서 및 상기 프로세서에 전기적으로 연결된 메모리를 포함하고, 상기 메모리는, 상기 프로세서가 실행 시에, 기본 프리코더를 이용하여, 제1 프리코딩 벡터를 계산하고, 기 설정된 임계값에 기초하여, 복수의 송신 안테나들 중 스위치 오프(switch off)할 적어도 하나 이상의 안테나를 선택하며, 상기 제1 프리코딩 벡터에 대하여, 상기 제1 프리코딩 벡터의 오류 벡터를 수정하기 위한 알고리즘을 수행하여 수정된 제2 프리코딩 벡터를 획득하고, 상기 제2 프리코딩 벡터를 정제(refine)하여 제3 프리코딩 벡터를 획득하며, 상기 제3 프리코딩 벡터를 이용하여 프리코딩을 수행하도록 하는 인스트럭션들을 저장할 수 있다. A transmission apparatus according to another aspect of the present disclosure includes a transmission/reception unit, at least one processor, and a memory electrically connected to the processor, wherein the memory includes a first precoder using a basic precoder when the processor is executed. Calculate a precoding vector, select at least one antenna to be switched off from among a plurality of transmission antennas based on a preset threshold, and, for the first precoding vector, the first precoding Perform an algorithm for correcting an error vector of a vector to obtain a corrected second precoding vector, refine the second precoding vector to obtain a third precoding vector, and the third precoding vector Instructions for performing precoding can be stored using.

본 개시의 기술적 사상에 의한 실시예들에 따르면, 거대 다중 안테나 시스템에서의 오류 플로어 문제를 해결 가능한 효율적인 프리코딩 방법을 제공할 수 있는 효과가 있다. According to embodiments according to the technical idea of the present disclosure, there is an effect of providing an efficient precoding method capable of solving an error floor problem in a large multi-antenna system.

본 개시의 기술적 사상에 의한 실시예들이 얻을 수 있는 효과는 이상에서 언급한 효과로 제한되지 않으며, 언급하지 않은 또 다른 효과들은 아래의 기재로부터 본 개시가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.The effects that can be obtained by the embodiments according to the technical idea of the present disclosure are not limited to the above-mentioned effects, and other effects that are not mentioned are from the following description to those of ordinary skill in the art to which the present disclosure belongs. It can be clearly understood.

본 개시에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 개시의 일 실시예에 따른 1 비트 DAC 하향 링크 다중 안테나 시스템을 나타내는 도면이다.
도 2는 본 개시의 일 실시예에 따른 1 비트 DAC(Digital to Analog Converter)를 포함하는 송신 장치의 프리코딩 방법을 나타내는 순서도이다.
도 3은 본 개시의 일 실시예에 따른 안테나 선택에 따른 프리코더의 성능 비교 그래프를 나타내는 도면이다.
도 4는 본 개시의 일 실시예에 따른 안테나 선택 임계값에 따른 효과를 나타내는 도면이다.
도 5는 본 개시의 일 실시예에 따른 송신 장치의 구성을 나타내는 도면이다.
도 6은 프리코더의 성능 비교 그래프를 나타내는 도면이다.
도 7는 프리코더의 성능 비교 그래프를 나타내는 도면이다.
A brief description of each drawing is provided in order to more fully understand the drawings cited in the present disclosure.
1 is a diagram illustrating a 1-bit DAC downlink multi-antenna system according to an embodiment of the present disclosure.
FIG. 2 is a flowchart illustrating a precoding method of a transmission device including a 1-bit Digital to Analog Converter (DAC) according to an embodiment of the present disclosure.
3 is a diagram illustrating a performance comparison graph of a precoder according to antenna selection according to an embodiment of the present disclosure.
4 is a diagram illustrating an effect according to an antenna selection threshold according to an embodiment of the present disclosure.
5 is a diagram illustrating a configuration of a transmission device according to an embodiment of the present disclosure.
6 is a diagram showing a graph for comparing performance of a precoder.
7 is a diagram showing a performance comparison graph of a precoder.

본 개시의 기술적 사상은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시 예들을 도면에 예시하고 이를 상세히 설명하고자 한다. 그러나, 이는 본 개시의 기술적 사상을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 개시의 기술적 사상의 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.The technical idea of the present disclosure is that various changes may be made and various embodiments may be provided, and specific embodiments will be illustrated in the drawings and described in detail. However, this is not intended to limit the technical idea of the present disclosure to a specific embodiment, and it should be understood to include all changes, equivalents, and substitutes included in the scope of the technical idea of the present disclosure.

본 개시의 기술적 사상은 다양한 변경을 가할 수 있고 여러 가지 실시 예를 가질 수 있는 바, 특정 실시 예들을 도면에 예시하고 이를 상세한 설명을 통해 상세히 설명하고자 한다. 그러나, 이는 본 개시의 기술적 사상을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 개시의 기술적 사상의 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.The technical idea of the present disclosure is that various changes may be made and various embodiments may be provided. Specific embodiments are illustrated in the drawings and will be described in detail through detailed description. However, this is not intended to limit the technical idea of the present disclosure to a specific embodiment, and it should be understood to include all changes, equivalents, and substitutes included in the scope of the technical idea of the present disclosure.

본 개시의 기술적 사상을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 개시의 기술적 사상의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 본 명세서의 설명 과정에서 이용되는 숫자(예를 들어, 제1, 제2 등)는 하나의 구성요소를 다른 구성요소와 구분하기 위한 식별기호에 불과하다.In describing the technical idea of the present disclosure, when it is determined that a detailed description of a related known technology may unnecessarily obscure the gist of the technical idea of the present disclosure, a detailed description thereof will be omitted. In addition, numbers (eg, first, second, etc.) used in the description of the present specification are merely identification symbols for distinguishing one component from another component.

또한, 본 개시에서, 일 구성요소가 다른 구성요소와 "연결된다" 거나 "접속된다" 등으로 언급된 때에는, 상기 일 구성요소가 상기 다른 구성요소와 직접 연결되거나 또는 직접 접속될 수도 있지만, 특별히 반대되는 기재가 존재하지 않는 이상, 중간에 또 다른 구성요소를 매개하여 연결되거나 또는 접속될 수도 있다고 이해되어야 할 것이다.In addition, in the present disclosure, when one component is referred to as "connected" or "connected" to another component, the one component may be directly connected or directly connected to the other component, but specifically It should be understood that as long as there is no opposing substrate, it may be connected or may be connected via another component in the middle.

또한, 본 개시에 기재된 "~부", "~기", "~자", "~모듈" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 프로세서(Processor), 마이크로 프로세서(Micro Processor), 어플리케이션 프로세서(Application Processor), 마이크로 컨트롤러(Micro Controller), CPU(Central Processing Unit), GPU(Graphics Processing Unit), APU(Accelerate Processor Unit), DSP(Digital Signal Processor), ASIC(Application Specific Integrated Circuit), FPGA(Field Programmable Gate Array) 등과 같은 하드웨어나 소프트웨어 또는 하드웨어 및 소프트웨어의 결합으로 구현될 수 있다. In addition, terms such as "~ unit", "~ group", "~ character", and "~ module" described in the present disclosure mean a unit that processes at least one function or operation, which is a processor or microcomputer. Processor (Micro Processor), Application Processor (Application Processor), Micro Controller (Micro Controller), CPU (Central Processing Unit), GPU (Graphics Processing Unit), APU (Accelerate Processor Unit), DSP (Digital Signal Processor), ASIC ( Application Specific Integrated Circuit), FPGA (Field Programmable Gate Array), etc. may be implemented in hardware or software, or a combination of hardware and software.

그리고 본 개시에서의 구성부들에 대한 구분은 각 구성부가 담당하는 주기능 별로 구분한 것에 불과함을 명확히 하고자 한다. 즉, 이하에서 설명할 2개 이상의 구성부가 하나의 구성부로 합쳐지거나 또는 하나의 구성부가 보다 세분화된 기능별로 2개 이상으로 분화되어 구비될 수도 있다. 그리고 이하에서 설명할 구성부 각각은 자신이 담당하는 주기능 이외에도 다른 구성부가 담당하는 기능 중 일부 또는 전부의 기능을 추가적으로 수행할 수도 있으며, 구성부 각각이 담당하는 주기능 중 일부 기능이 다른 구성부에 의해 전담되어 수행될 수도 있음은 물론이다.In addition, it is intended to clarify that the division of the constituent parts in the present disclosure is merely divided by the main function that each constituent part is responsible for. That is, two or more constituent parts to be described below may be combined into one constituent part, or one constituent part may be divided into two or more according to more subdivided functions. In addition, each of the constituent units to be described below may additionally perform some or all of the functions of other constituent units in addition to its own main function, and some of the main functions of each constituent unit are different. It goes without saying that it may be performed exclusively by.

이하, 본 개시의 기술적 사상에 의한 실시예들을 차례로 상세히 설명한다.Hereinafter, embodiments according to the technical idea of the present disclosure will be described in detail in order.

도 1은 본 개시의 다양한 실시예에 따른 1 비트 DAC 하향 링크 다중 안테나 시스템을 나타내는 도면이다. 1 is a diagram illustrating a 1-bit DAC downlink multi-antenna system according to various embodiments of the present disclosure.

도 1을 참조하면, M 개의 송신 안테나를 가진 하나의 기지국과 하나의 안테나로 K 명의 사용자와 통신하는 하향 링크 다중 안테나 시스템이 예시적으로 도시되어 있다. 본 개시의 다양한 실시예에 따르면, 기지국의 각 안테나에는 1 비트 DAC(Digital to Analog Converter)가 장착되어 있다. 여기서, 1 비트 양자화 된 프리코딩 벡터

Figure 112019107292713-pat00009
는 다음과 같이 [수학식 1]에 의해 얻어질 수 있다. Referring to FIG. 1, an exemplary downlink multi-antenna system in which one base station having M transmit antennas and K users communicate with one antenna is illustrated. According to various embodiments of the present disclosure, each antenna of a base station is equipped with a 1-bit digital to analog converter (DAC). Here, a 1-bit quantized precoding vector
Figure 112019107292713-pat00009
Can be obtained by [Equation 1] as follows.

Figure 112019107292713-pat00010
Figure 112019107292713-pat00010

여기서,

Figure 112019107292713-pat00011
는 전송 심볼 벡터
Figure 112019107292713-pat00012
에 대한 프리코더 함수를 나타내며
Figure 112019107292713-pat00013
는 각 엔트리의 실수 부와 허수 부 각각의 1 비트 양자화기를 나타낸다. 본 명세서 전체에 걸쳐, QPSK 성상도, 즉, 전송 심볼 벡터
Figure 112019107292713-pat00014
∈ {1+j, 1-j, -1+j, -1-j}k 임을 가정하여 설명한다. K 사용자들에 대한 이산 복소 값 기저대역 수신 신호 벡터
Figure 112019107292713-pat00015
는 다음 [수학식 2]와 같다. here,
Figure 112019107292713-pat00011
A transport symbol vector
Figure 112019107292713-pat00012
Represents the precoder function for
Figure 112019107292713-pat00013
Represents a 1-bit quantizer of each of the real and imaginary parts of each entry. Throughout this specification, QPSK constellation, that is, transmission symbol vector
Figure 112019107292713-pat00014
The explanation assumes that ∈ {1+j, 1-j, -1+j, -1-j} k . Discrete complex-valued baseband received signal vector for K users
Figure 112019107292713-pat00015
Is as the following [Equation 2].

Figure 112019107292713-pat00016
Figure 112019107292713-pat00016

여기서,

Figure 112019107292713-pat00017
는 기지국과 K 사용자 간의 채널 행렬을 나타낸다. 또한,
Figure 112019107292713-pat00018
은 평균이 0이고 공분산이 σ2 I 인 복소 가산 백색 가우스 잡음 벡터를 나타낸다. 이러한 시스템에 대하여 등가 실수 값 표현을 다음 [수학식 3]과 같이 나타낼 수 있다.here,
Figure 112019107292713-pat00017
Represents a channel matrix between the base station and K users. Also,
Figure 112019107292713-pat00018
Has mean 0 and covariance σ 2 I Represents a complex additive white Gaussian noise vector. For this system, the equivalent real value expression can be expressed as the following [Equation 3].

Figure 112019107292713-pat00019
Figure 112019107292713-pat00019

여기서,

Figure 112019107292713-pat00020
,
Figure 112019107292713-pat00021
,
Figure 112019107292713-pat00022
, 그리고,
Figure 112019107292713-pat00023
이다.here,
Figure 112019107292713-pat00020
,
Figure 112019107292713-pat00021
,
Figure 112019107292713-pat00022
, And,
Figure 112019107292713-pat00023
to be.

Re(·)과 Im(·)은 각각 복소값에 대하여 실수 부와 허수 부를 나타낸다. 1 비트 DAC로 인한 QPSK 배열의 제한 때문에, xi ∈ {-1, 1}을 가진다. 또한, 기지국에서 송신 안테나들의 일부가 스위치 오프가 가능한 안테나 선택을 고려했을 때는 xi ∈ {-1, 0, 1}을 가지게 된다.Re(·) and Im(·) represent real and imaginary parts for complex values, respectively. Due to the limitation of the QPSK arrangement due to the 1-bit DAC, we have xi ∈ {-1, 1}. In addition, when the base station considers the selection of an antenna in which some of the transmit antennas can be switched off, xi ∈ {-1, 0, 1}.

도 2는 본 개시의 일 실시예에 따른 1 비트 DAC(Digital to Analog Converter)를 포함하는 송신 장치의 프리코딩 방법을 나타내는 순서도이다.FIG. 2 is a flowchart illustrating a precoding method of a transmission device including a 1-bit Digital to Analog Converter (DAC) according to an embodiment of the present disclosure.

210 단계에서, 송신 장치는 기본 프리코더를 이용하여, 제1 프리코딩 벡터를 계산한다. 일 실시예에서, 기본 프리코더는 ZF 프리코더를 포함할 수 있다. In step 210, the transmitting device calculates a first precoding vector using a basic precoder. In one embodiment, the basic precoder may include a ZF precoder.

220 단계에서, 송신 장치는 기 설정된 임계값에 기초하여, 복수의 송신 안테나들 중 스위치 오프(switch off)할 적어도 하나 이상의 안테나를 선택한다. 일 실시예에서, 송신 장치는 1 비트 양자화된 상기 제1 프리코딩 벡터가 상기 기 설정된 임계값 보다 작은 경우, 대응되는 송신 안테나를 스위치 오프할 안테나로 선택할 수 있다. In step 220, the transmitting device selects at least one or more antennas to be switched off from among the plurality of transmitting antennas based on a preset threshold. In an embodiment, when the first precoding vector quantized by 1-bit is smaller than the preset threshold, the transmitting device may select a corresponding transmitting antenna as an antenna to be switched off.

ZF 및 Sum-Max, Max-Min과 같은 기존의 프리코딩 방법은 중간-높은 SNR 영역에서 심각한 오류 플로어 문제가 생긴다. 도 6 및 도 7의 프리코더 성능 비교 그래프를 살펴보면 이러한 문제를 확인할 수 있다. Existing precoding methods such as ZF, Sum-Max, and Max-Min have a serious error floor problem in the medium-high SNR region. This problem can be confirmed by looking at the precoder performance comparison graphs of FIGS. 6 and 7.

도 6은 8 X 4 1 비트 DAC 하향 링크 다중 안테나 시스템에서, M = 8, K = 4, QPSK 변조 조건에서 ZF, Sum-Max, Max-Min, Symbol Scaling, 일 실시예에 따른 ASI-ZF 프리코더의 성능을 비교한 그래프이다. 도 3을 참조하면, 일 실시예에 따른 ASI-ZF 프리코더를 제외한 ZF, Sum-Max, Max-Min, Symbol Scaling 프리코더에서 오류 플로어가 발생하는 것을 확인할 수 있다. 6 is an 8 X 4 1-bit DAC downlink multi-antenna system, M = 8, K = 4, ZF, Sum-Max, Max-Min, Symbol Scaling under QPSK modulation conditions, ASI-ZF free according to an embodiment This is a graph comparing the performance of coders. Referring to FIG. 3, it can be seen that an error floor occurs in ZF, Sum-Max, Max-Min, and Symbol Scaling precoders excluding the ASI-ZF precoder according to an embodiment.

도 7는 64 X 16 1 비트 DAC 하향 링크 다중 안테나 시스템에서, M = 64, K = 16, QPSK 변조 조건에서 ZF, Sum-Max, Max-Min, Symbol Scaling, 일 실시예에 따른 ASI-ZF 프리코더의 성능을 비교한 그래프이다. 도 4를 참조하면, 일 실시예에 따른 ASI-ZF 프리코더를 제외한 ZF, Sum-Max, Max-Min, Symbol Scaling 프리코더에서 오류 플로어가 발생하는 것을 확인할 수 있다.7 is a 64 X 16 1-bit DAC downlink multi-antenna system, M = 64, K = 16, ZF, Sum-Max, Max-Min, Symbol Scaling under QPSK modulation conditions, ASI-ZF free according to an embodiment. This is a graph comparing the performance of coders. Referring to FIG. 4, it can be seen that an error floor occurs in ZF, Sum-Max, Max-Min, and Symbol Scaling precoders excluding the ASI-ZF precoder according to an embodiment.

일 실시예에 따르면, 안테나 선택(즉, 일부 송신 안테나를 스위치 오프)을 도입함으로써 이러한 오류 플로어 문제를 해결할 수 있다. 안테나 선택이 적용된 프리코딩 된 벡터는 다음의 최적화 문제 해를 취함으로써 결정될 수 있다. According to an embodiment, this error floor problem can be solved by introducing antenna selection (ie, switching off some transmit antennas). The precoded vector to which antenna selection is applied can be determined by taking the following optimization problem solution.

Figure 112019107292713-pat00024
Figure 112019107292713-pat00024

여기서, xj = 0 는 해당 요소에 대응하는 송신 안테나가 꺼져 있음 (즉, 사용되지 않음)을 의미한다. 안테나 선택을 사용하면 프리코딩 벡터로서 사용이 가능한 후보의 개수를 늘릴 수 있기 때문에 성능을 향상시킬 수 있다. 이 최적화 문제는 모든 수신된 신호가 올바른 양자화 영역에 위치하였을 때, 수신된 각 신호의 크기의 최소값을 최대화 시키는데 목적이 있다. Here, x j = 0 means that the transmit antenna corresponding to the element is turned off (ie, not used). If antenna selection is used, the number of candidates that can be used as precoding vectors can be increased, thereby improving performance. This optimization problem aims to maximize the minimum value of the magnitude of each received signal when all received signals are located in the correct quantization region.

도 3은 본 개시의 일 실시예에 따른 안테나 선택에 따른 프리코더의 성능 비교 그래프를 나타내는 도면이다.3 is a diagram illustrating a performance comparison graph of a precoder according to antenna selection according to an embodiment of the present disclosure.

도 3에서 시뮬레이션 결과를 통해 안테나 선택을 이용함으로써 실제로 오류 플로어 문제를 완화하여 성능을 향상시키는 것을 확인 할 수 있다. 도 3은 8 X 4 1 비트 DAC 하향 링크 다중 안테나 시스템에서, M = 8, K = 4, QPSK 변조 조건에서 Exhaustive Search 성능을 비교한 그래프이다. 도 3을 참조하면, 일 실시예에 따른 안테나 선택을 사용함으로써 Exhaustive Search 성능이 향상되는 것을 알 수 있다. In Fig. 3, it can be confirmed that the performance is improved by actually mitigating the error floor problem by using antenna selection through the simulation result. 3 is a graph comparing exhaustive search performance under M = 8, K = 4, and QPSK modulation conditions in an 8 X 4 1-bit DAC downlink multi-antenna system. Referring to FIG. 3, it can be seen that exhaustive search performance is improved by using antenna selection according to an embodiment.

또한, 다음의 예시1과 예시2를 통해 안테나 선택을 사용하였을 때 성능 향상이 가능하다는 것을 확인할 수 있다.In addition, it can be seen that performance improvement is possible when antenna selection is used through Examples 1 and 2 below.

예시1 Example 1

M = 4, K = 3 인 하향링크 MIMO 시스템을 가정하고, 송신 심볼 벡터 s 를 다음과 같이 가정한다. Assume a downlink MIMO system with M = 4 and K = 3, and assume a transmission symbol vector s as follows.

Figure 112019107292713-pat00025
Figure 112019107292713-pat00025

또한, 채널 행렬 H를 다음과 같이 가정한다. In addition, it is assumed that the channel matrix H is as follows.

Figure 112019107292713-pat00026
Figure 112019107292713-pat00026

이 경우, 안테나 선택이 적용되지 않은 Exhaustive Search 기법을 이용하여 적절한 1 비트 프리코딩 벡터를 다음과 같이 찾을 수 있다. In this case, an appropriate 1-bit precoding vector can be found as follows using an exhaustive search technique to which antenna selection is not applied.

Figure 112019107292713-pat00027
Figure 112019107292713-pat00027

안테나 선택을 적용한 적절한 Exhaustive Search 기법을 이용하여 얻은 적절한 1 비트 프리코딩 벡터는 다음과 같다. An appropriate 1-bit precoding vector obtained by using an appropriate exhaustive search technique to which antenna selection is applied is as follows.

Figure 112019107292713-pat00028
Figure 112019107292713-pat00028

두 경우에 대해 사용자가 수신한 신호 요소의 최소값을 비교해보면, min(Hx 1 ) < min(Hx 2 )이므로, 이 경우, 안테나 선택을 적용하면 잡음에 더 강한 신호를 송신할 수 있고, 따라서 성능이 향상될 수 있음을 알 수 있다.Comparing the minimum values of the signal elements received by the user in the two cases, min( Hx 1 ) <min( Hx 2 ). In this case, applying antenna selection can transmit a signal that is stronger against noise, and thus performance It can be seen that this can be improved.

예시2. Example 2.

M = 4, K = 3 인 하향링크 MIMO 시스템을 가정하고, 송신 심볼 벡터 s 를 다음과 같이 가정한다. Assume a downlink MIMO system with M = 4 and K = 3, and assume a transmission symbol vector s as follows.

Figure 112019107292713-pat00029
Figure 112019107292713-pat00029

또한, 채널 행렬 H를 다음과 같이 가정한다. In addition, it is assumed that the channel matrix H is as follows.

Figure 112019107292713-pat00030
Figure 112019107292713-pat00030

이 경우, 안테나 선택이 적용되지 않은 Exhaustive Search 기법을 이용하여 적절한 1 비트 프리코딩 벡터를 찾을 수 없다. 즉, 안테나 선택이 적용하지 않았을 때, 모든 사용가능한 1 비트 프리코딩 벡터에서 오류가 검출이 된다. In this case, an appropriate 1-bit precoding vector cannot be found using an exhaustive search technique to which antenna selection is not applied. That is, when antenna selection is not applied, errors are detected in all available 1-bit precoding vectors.

하지만, 다음과 같이 안테나 선택을 적용한 적절한 Exhaustive Search 기법을 통해 얻은 적절한 1 비트 프리코딩 벡터를 이용하여 안테나 선택을 사용 하면 중간-높은 SNR 영역에서 생기는 오류 플로어를 완화시킬 수 있음을 보여준다.However, it is shown that the error floor occurring in the medium-high SNR region can be mitigated by using the antenna selection using the appropriate 1-bit precoding vector obtained through the appropriate exhaustive search technique applying antenna selection as follows.

Figure 112019107292713-pat00031
Figure 112019107292713-pat00031

일 실시예에서, 기 설정된 임계값은 [수학식 5]에 의해 결정될 수 있다. In one embodiment, the preset threshold may be determined by [Equation 5].

Figure 112019107292713-pat00032
Figure 112019107292713-pat00032

여기서, θth는 임계값, H†는 채널 행렬 H의 의사 역행렬(pseudo inverse), s는 송신 심볼 벡터, M은 송신 안테나 수 이고, ∥·∥1은 1-norm을 나타낸다.Here, θth is a threshold value, H † is a pseudo inverse of the channel matrix H , s is a transmission symbol vector, M is the number of transmission antennas, and ∥ · ∥ 1 is 1-norm.

보다 구체적으로 설명하면, 안테나 선택을 적용하기 위해 일부 안테나를 끄는 임계 값이 필요하다. 일 실시예에서, 몬테-카를로 시뮬레이션을 사용하여 적절한 임계 값을 결정할 수 있으나, 이에 한정되지 않고, 다양한 방법으로 임계 값을 결정할 수 있다. 1 비트 신호가 전송되었을 때, 수신 신호의 크기는 무제한 해상도를 가진 신호가 전송되었을 때 수신된 신호의 크기에 비해 약 0.8배의 크기를 가진다. 적절한 임계 값을 사용한다면 1 비트 신호가 전송되었을 때 수신 신호의 크기 변화를 최소화 할 수 있다. 도 4를 참조하면, 임계 값에 따른 안테나 선택의 효과를 확인할 수 있다. More specifically, a threshold value for turning off some antennas is required to apply antenna selection. In an embodiment, an appropriate threshold value may be determined using Monte-Carlo simulation, but the present invention is not limited thereto, and the threshold value may be determined in various ways. When a 1-bit signal is transmitted, the size of the received signal is about 0.8 times the size of the received signal when a signal with unlimited resolution is transmitted. If an appropriate threshold is used, the change in the size of the received signal can be minimized when a 1-bit signal is transmitted. Referring to FIG. 4, the effect of antenna selection according to the threshold value can be checked.

230 단계에서, 송신 장치는 제1 프리코딩 벡터에 대하여, 제1 프리코딩 벡터의 오류 벡터를 수정하기 위한 알고리즘을 수행하여 수정된 제2 프리코딩 벡터를 획득한다. In step 230, the transmitting device obtains a modified second precoding vector by performing an algorithm for correcting an error vector of the first precoding vector with respect to the first precoding vector.

일 실시예에서, 수정된 제2 프리코딩 벡터를 획득 시, H j s ≥ θth 인 경우, 대응되는 제2 프리코딩 벡터의 요소를 H j s 로 결정하고, H j s < θth 인 경우, 대응되는 제2 프리코딩 벡터 요소를 0으로 결정할 수 있다. 여기서, θth는 임계값, H†는 채널 행렬 H의 의사 역행렬(pseudo inverse), s는 송신 심볼 벡터이다. 또한, 오류 벡터가 0인 경우, 제1 프리코딩 벡터를 제2 프리코딩 벡터로 결정할 수 있다. In an embodiment, when obtaining the modified second precoding vector, if H j s ≥ θth, the corresponding element of the second precoding vector is determined as H j s , and H j s <θth In this case, the corresponding second precoding vector element may be determined as 0. Here, θth is a threshold value, H † is a pseudo inverse of the channel matrix H , and s is a transmission symbol vector. In addition, when the error vector is 0, the first precoding vector may be determined as the second precoding vector.

무한 해상도 ZF 프리코더를 다음과 같이 사용할 수 있다. Infinite resolution ZF precoder can be used as follows.

Figure 112019107292713-pat00033
Figure 112019107292713-pat00033

위에서 설명한 임계 값을 적용한 무한 해상도 ZF 프리코딩 벡터 x의 각각의 요소는 다음과 같이 나타낼 수 있다. Each element of the infinite resolution ZF precoding vector x to which the threshold value described above is applied can be expressed as follows.

Figure 112019107292713-pat00034
Figure 112019107292713-pat00034

여기서, xj 는 프리코딩 벡터 x의 j 번째 요소를 나타내고, H j †은 채널 행렬 H의 의사 역행렬 H†의 j 번째 행 항목을 나타낸다. 또한, 프리코딩 된 벡터가 무잡음 채널을 통해 전송될 때 발생하는 오류 벡터 e를 다음과 같이 정의 할 수 있다. Here, x j represents the j-th element of the precoding vector x, H j represents the j-th row entries of the channel matrix H pseudo inverse matrix H †. In addition, an error vector e that occurs when a precoded vector is transmitted through a noise-free channel can be defined as follows.

Figure 112019107292713-pat00035
Figure 112019107292713-pat00035

여기서, e는 오류 벡터, s는 송신 심볼 벡터, H는 채널 행렬,

Figure 112019107292713-pat00036
는 1비트 양자화기이다. 이때, 오류 벡터 e가 영벡터가 아니라면 프리코딩 된 프리코딩 벡터 x는 높은 SNR 영역에서 오류 플로어가 발생한다. 따라서 위의 오류 벡터 e를 수정하기 위해 [알고리즘 1]을 수행해야 한다. 일 실시예에 따른 [알고리즘 1]은 다음과 같다. Where e is an error vector, s is a transmission symbol vector, H is a channel matrix,
Figure 112019107292713-pat00036
Is a 1-bit quantizer. At this time, if the error vector e is not a zero vector, the precoded precoding vector x generates an error floor in a high SNR region. Therefore, [Algorithm 1] must be performed to correct the error vector e above. [Algorithm 1] according to an embodiment is as follows.

[알고리즘 1][Algorithm 1]

Figure 112019107292713-pat00037
Figure 112019107292713-pat00037

또한, 210 단계 내지 230 단계를 기본 프리코딩 과정이라 지칭할 수 있다. 이러한 기본 프리코딩 과정은 [알고리즘 2]로 표현할 수 있다. In addition, steps 210 to 230 may be referred to as a basic precoding process. This basic precoding process can be expressed as [Algorithm 2].

[알고리즘 2][Algorithm 2]

Figure 112019107292713-pat00038
Figure 112019107292713-pat00038

240 단계에서, 송신 장치는 제2 프리코딩 벡터를 정제(refine)하여 제3 프리코딩 벡터를 획득한다. 일 실시예에서, 제3 프리코딩 벡터를 획득 시, 제2 프리코딩 벡터의 요소를 플립하기 위하여 플립 순서를 결정하고, 결정한 플립 순서에 기초하여, 제2 프리코딩 벡터의 요소를 플립하여 제2 프리코딩 벡터가 플립된 제3 프리코딩 벡터를 획득할 수 있다. In step 240, the transmission device refines the second precoding vector to obtain a third precoding vector. In one embodiment, when obtaining a third precoding vector, a flip order is determined to flip elements of the second precoding vector, and based on the determined flip order, elements of the second precoding vector are flipped to A third precoding vector in which the precoding vector is flipped may be obtained.

일 실시예에서, 플립 순서는, [수학식 9]에 의해 결정되는 벡터 v에서

Figure 112019107292713-pat00039
을 만족하는 수열(
Figure 112019107292713-pat00040
)이 있는 경우,
Figure 112019107292713-pat00041
순서로 결정할 수 있다. In one embodiment, the flip order is in the vector v determined by [Equation 9]
Figure 112019107292713-pat00039
A sequence that satisfies (
Figure 112019107292713-pat00040
),
Figure 112019107292713-pat00041
You can decide in order.

Figure 112019107292713-pat00042
Figure 112019107292713-pat00042

여기서, x는 상기 제2 프리코딩 벡터이다.Here, x is the second precoding vector.

보다 구체적으로 설명하면, 플립의 순서는 채널 행렬 H 와 전송 심볼 벡터 s 로 계산된 행렬 M 값에 의해 결정될 수 있다. 행렬 M 은 다음과 같이 계산할 수 있다. In more detail, the order of flips may be determined by the value of the matrix M calculated by the channel matrix H and the transmission symbol vector s . Matrix M can be calculated as follows.

Figure 112019107292713-pat00043
Figure 112019107292713-pat00043

M i,j는 행렬 M에 대한 i∈{1, …, 2K}번째 행 항목과 j∈{1, …, 2M}번째 열 항목을 나타낸다. 그리고 H i,j는 채널 행렬 H에 대한 i∈{1, …, 2K}번째 행 항목과 j∈{1, …, 2M}번째 열 항목을 나타낸다. 또한, 심볼 s i는 송신 심볼 벡터 s 에 대하여 i∈{1, …, 2K}번째 항목을 나타낸다. 벡터 v를 가정하고, 벡터 v의 각 요소는 위에서 설명한 [수학식 9]에 의해 결정될 수 있다. 위에서 설명한 것과 같이,

Figure 112019107292713-pat00044
을 만족하는 수열(
Figure 112019107292713-pat00045
)이 있는 경우, 상기 플립 순서는
Figure 112019107292713-pat00046
순서로 결정할 수 있다. M i,j is i∈{1,… for matrix M , 2K}th row item and j∈{1,… , 2M}-th column item. And H i,j is i∈{1,… for the channel matrix H , 2K}th row item and j∈{1,… , 2M}-th column item. Also, the symbol s i is i∈{1,… for the transmission symbol vector s . , 2K}th item. Each element of the vector v home, and vector v may be determined by the formula 10] described above. As described above,
Figure 112019107292713-pat00044
A sequence that satisfies (
Figure 112019107292713-pat00045
), the flip order is
Figure 112019107292713-pat00046
You can decide in order.

일 실시예에서, 제2 프리코딩 벡터가 플립된 제3 프리코딩 벡터를 획득 시, 제2 프리코딩 벡터의 요소를 플립하여, 플립된 제2A 프리코딩 벡터 및 플립된 제2B 프리코딩 벡터를 획득하고, 제2 프리코딩 벡터, 플립된 플립된 제2A 프리코딩 벡터 및 플립된 플립된 제2B 프리코딩 벡터 각각에 [수학식 10]에 의해 결정되는 행렬 M을 곱하여, 최소값을 갖는 요소를 포함하는 결과를 갖는 프리코딩 벡터를 제3 프리코딩 벡터로 결정할 수 있다. 또한, 제2 프리코딩 벡터의 요소를 플립하여, 플립된 제2A 프리코딩 벡터 및 플립된 제2B 프리코딩 벡터를 획득 시, 제2 프리코딩 벡터의 모든 요소에 대하여 플립을 수행할 수 있다. In one embodiment, when obtaining the third precoding vector in which the second precoding vector is flipped, the elements of the second precoding vector are flipped to obtain the flipped 2A precoding vector and the flipped 2B precoding vector. And multiplying each of the second precoding vector, the flipped flipped 2A precoding vector, and the flipped flipped 2B precoding vector by a matrix M determined by [Equation 10] to include an element having a minimum value. The precoding vector having the result may be determined as the third precoding vector. In addition, when the elements of the second precoding vector are flipped to obtain the flipped 2A precoding vector and the flipped 2B precoding vector, flip can be performed on all elements of the second precoding vector.

보다 구체적으로 설명하면, 먼저, 제2 프리코딩 벡터 x

Figure 112019107292713-pat00047
번째 요소를 플립한다. 안테나 선택에 의해서 2 가지의 플립된 프리코딩 벡터를 얻을 수 있다. 각각 플립된 프리코딩 벡터를 x', x'' 라 한다. 만약,
Figure 112019107292713-pat00048
= 1 인 경우, 제2 프리코딩 벡터 x 와 플립된 프리코딩 벡터 x', x'' 의 요소는 각각 다음과 같이 나타낼 수 있다. More specifically, first, the second precoding vector x
Figure 112019107292713-pat00047
Flip the second element. Two flipped precoding vectors can be obtained by antenna selection. Each flipped precoding vector is referred to as x'and x'' . if,
Figure 112019107292713-pat00048
In the case of = 1, elements of the second precoding vector x and the flipped precoding vectors x'and x'' can be expressed as follows.

Figure 112019107292713-pat00049
Figure 112019107292713-pat00049

이후, Mx = β, Mx ' = γ, Mx '' = δ 라 하면, 세 벡터 β, γ, δ 에 대해서 요소의 최소값 min(β), min(γ), min(δ)을 비교한다. 만약, min(γ)의 값이 최대값이면 프리코딩 벡터 x를 플립된 프리코딩 벡터 x' 로 대체하고, min(δ)의 값이 최대값이면 프리코딩 벡터 x를 플립된 프리코딩 벡터 x''로 대체하며, min(β)의 값이 최대값이면 프리코딩 벡터 x를 유지한다. Thereafter, if Mx = β, Mx '= γ, Mx '' = δ , the minimum values of the elements min( β ), min( γ ), and min( δ ) are compared for the three vectors β , γ , and δ . If the value of min( γ ) is the maximum value, then the precoding vector x is replaced by the flipped precoding vector x' , and if the value of min( δ ) is the maximum value, the precoding vector x is the flipped precoding vector x'' , and if the value of min( β ) is the maximum, the precoding vector x is maintained.

이러한 과정을 제2 프리코딩 벡터 x

Figure 112019107292713-pat00050
번째 요소에 대해서도 반복하고, 나아가, 제2 프리코딩 벡터 x의 모든 구성요소, 즉,
Figure 112019107292713-pat00051
번째 요소를 모두 플립 할 때까지 반복한다.This process of the second precoding vector x
Figure 112019107292713-pat00050
Repeat for the second element, furthermore, all components of the second precoding vector x , that is,
Figure 112019107292713-pat00051
Repeat until all the first elements are flipped.

240 단계는 정제(refine)과정이라 지칭할 수 있다. 이러한 정제 과정은 [알고리즘 3]으로 표현할 수 있다. Step 240 may be referred to as a refine process. This refinement process can be expressed as [Algorithm 3].

[알고리즘 3][Algorithm 3]

Figure 112019107292713-pat00052
Figure 112019107292713-pat00052

250 단계에서, 송신 장치는 제3 프리코딩 벡터를 이용하여 프리코딩을 수행한다. In step 250, the transmitting device performs precoding using the third precoding vector.

도 6은 프리코더의 성능 비교 그래프를 나타내는 도면이다. 6 is a diagram showing a graph for comparing performance of a precoder.

도 6은 8 X 4 1 비트 DAC 하향 링크 다중 안테나 시스템에서, M = 8, K = 4, QPSK 변조 조건에서 ZF, Sum-Max, Max-Min, Symbol Scaling, 일 실시예에 따른 ASI-ZF 프리코더의 성능을 비교한 그래프이다. 6 is an 8 X 4 1-bit DAC downlink multi-antenna system, M = 8, K = 4, ZF, Sum-Max, Max-Min, Symbol Scaling under QPSK modulation conditions, ASI-ZF free according to an embodiment This is a graph comparing the performance of coders.

채널 행렬의 각 요소에 대해서, 영 평균 및 단위 분산을 갖는 i.i.d 순환 대칭 복소 가우시안 랜덤 변수로부터 유도되는 레일리 페이딩 채널이 가정된다. 또한, 채널 매트릭스 H는 기지국에게 완벽하게 알려져 있다는 것이 가정된다. For each element of the channel matrix, a Rayleigh fading channel derived from an iid cyclically symmetric complex Gaussian random variable with zero mean and unit variance is assumed. In addition, it is assumed that the channel matrix H is fully known to the base station.

도 6을 참조하면, 일 실시예에 따른 프리코딩 방법은 모든 SNR 영역에서 ZF 프리코딩 알고리즘과 Symbol Scaling 알고리즘보다 성능이 우수한 것으로 나타났다. 또한, 중간-높은 SNR 영역에서 모든 시뮬레이션 된 방식에 대해 오류 플로어가 발생함을 확인 가능하다. 시뮬레이션된 각 프리코딩 알고리즘의 계산 복잡도 ψ는 다음과 같이 정리 할 수 있다. Referring to FIG. 6, it was found that the precoding method according to an embodiment has better performance than the ZF precoding algorithm and the Symbol Scaling algorithm in all SNR regions. In addition, it can be confirmed that an error floor occurs for all simulated methods in the mid-high SNR region. The computational complexity ψ of each simulated precoding algorithm can be summarized as follows.

Figure 112019107292713-pat00053
Figure 112019107292713-pat00053

이러한 복잡도를 갖는 일 실시예에 따른 프리코딩 방법은 사용 가능한 수준의 복잡도를 가지는 것을 알 수 있다. 즉, 일 실시예에 따른 프리코딩 방법은 높은 복잡도를 갖는 SDR과 스피어 복호와 같은 비선형 프리코딩 기법과 달리 실제 시스템에 적용될 수 있다. It can be seen that the precoding method according to an embodiment having such a complexity has a usable level of complexity. That is, the precoding method according to an embodiment can be applied to an actual system unlike nonlinear precoding techniques such as SDR and sphere decoding having high complexity.

도 7은 프리코더의 성능 비교 그래프를 나타내는 도면이다.7 is a diagram showing a performance comparison graph of a precoder.

도 7는 64 X 16 1 비트 DAC 하향 링크 다중 안테나 시스템에서, M = 64, K = 16, QPSK 변조 조건에서 ZF, Sum-Max, Max-Min, Symbol Scaling, 일 실시예에 따른 ASI-ZF 프리코더의 성능을 비교한 그래프이다. 7 is a 64 X 16 1-bit DAC downlink multi-antenna system, M = 64, K = 16, ZF, Sum-Max, Max-Min, Symbol Scaling under QPSK modulation conditions, ASI-ZF free according to an embodiment. This is a graph comparing the performance of coders.

도 7은 일 실시예에 따른 프리코딩 방법을 대규모 MIMO 시스템에서 ZF, Symbol Scaling 프리코딩 기법과 비교한 것이다. 소규모 MIMO 시스템에서와는 달리, 일 실시예에 따른 프리코딩 방법은 오류 플로어를 발생시키지 않는다. 그러나, Symbol Scaling 및 ZF 프리코딩 방식은 중간 SNR 영역에서 여전히 오류 플로어가 발생한다. 또한, 일 실시예에 따른 프리코딩 방법, 즉, ASI-ZF 방식은 ZF 방식보다 총 안테나 전력 소비가 적기 때문에 전체 안테나 전력 제약 하에서 전력 이득이 있다. 7 is a comparison of a precoding method according to an embodiment with a ZF, Symbol Scaling precoding technique in a large-scale MIMO system. Unlike in a small MIMO system, the precoding method according to an embodiment does not generate an error floor. However, in the symbol scaling and ZF precoding schemes, an error floor still occurs in the intermediate SNR region. In addition, since the precoding method according to an embodiment, that is, the ASI-ZF method, consumes less total antenna power than the ZF method, there is a power gain under the total antenna power constraint.

알고리즘의 계산 복잡도 Ψ를 참조하면, 시스템 크기가 증가함에 따라 일 실시예에 따른 프리코딩 방법의 계산 복잡도와 Symbol Scaling 기법의 계산 복잡도 사이의 간격이 감소함을 확인할 수 있다. Referring to the computational complexity Ψ of the algorithm, it can be seen that as the system size increases, the interval between the computational complexity of the precoding method according to an embodiment and the computational complexity of the Symbol Scaling technique decreases.

결과적으로, 일 실시예에 따르면, 전체 SNR 영역에서 ZF 기법과 기존 제안된 Symbol Scaling 기법보다 우수한 성능을 가질 수 있다. 대규모 MIMO 시스템에서 사용할 수 없는 SDR 프리코더 및 스피어 복호 같은 비선형 프리코딩 방법과 달리, 일 실시예에 따른 프리코딩 방법은 소규모 및 대규모 MIMO 시스템에서도 사용 가능한 복잡성을 가진다..As a result, according to an embodiment, it is possible to have superior performance to the ZF technique and the conventionally proposed Symbol Scaling technique in the entire SNR domain. Unlike nonlinear precoding methods such as SDR precoder and sphere decoding that cannot be used in large-scale MIMO systems, the precoding method according to an embodiment has a complexity that can be used in small and large-scale MIMO systems.

도 5는 본 개시의 일 실시예에 따른 송신 장치의 구성을 나타내는 도면이다.5 is a diagram illustrating a configuration of a transmission device according to an embodiment of the present disclosure.

도 5를 참조하면, 송신 장치(500)는 송수신부(510), 메모리(520), 및 프로세서(530)를 포함할 수 있다. 다만, 송신 장치(500)의 구성 요소가 전술한 예에 한정되는 것은 아니다. 예를 들면, 송신 장치(500)는 전술한 구성 요소보다 더 많은 구성 요소를 포함하거나 더 적은 구성 요소를 포함할 수 있다. Referring to FIG. 5, the transmission device 500 may include a transceiver 510, a memory 520, and a processor 530. However, the components of the transmission device 500 are not limited to the above-described example. For example, the transmission device 500 may include more or fewer components than the above-described components.

일 실시예에서, 송수신부(510)는 신호를 송수신할 수 있다. 이를 위해, 송수신부(510)는 RF 송신기와 RF 수신기 등을 포함할 수 있다. 송수신부(510)는 무선 채널을 통해 신호를 수신하여 프로세서(530)로 출력하고, 프로세서(530)로부터 출력된 신호를 무선 채널을 통해 전송할 수 있다.In one embodiment, the transmission/reception unit 510 may transmit and receive signals. To this end, the transceiver 510 may include an RF transmitter and an RF receiver. The transceiver 510 may receive a signal through a wireless channel, output it to the processor 530, and transmit a signal output from the processor 530 through a wireless channel.

일 실시예에서, 메모리(520)는 송신 장치(500)의 동작에 필요한 프로그램 및 데이터를 저장할 수 있다. 또한, 메모리(520)는 단말이 송수신하는 신호에 포함된 제어 정보 또는 데이터를 저장할 수 있다. 메모리(520)는 롬(ROM), 램(RAM), 하드디스크, CD-ROM 및 DVD 등과 같은 저장 매체 또는 저장 매체들의 조합으로 구성될 수 있다. 메모리(520)는 프로세서(530)와 전기적으로 연결된다. In one embodiment, the memory 520 may store programs and data necessary for the operation of the transmission device 500. In addition, the memory 520 may store control information or data included in signals transmitted and received by the terminal. The memory 520 may be formed of a storage medium such as a ROM, a RAM, a hard disk, a CD-ROM, a DVD, or a combination of storage media. The memory 520 is electrically connected to the processor 530.

일 실시예에서, 프로세서(530)는 상술된 본 개시의 실시예들에 따라 송신 장치(500)가 동작할 수 있는 일련의 과정을 제어할 수 있다. 일 실시예에서, 프로세서(530)는 하나 이상의 프로세서로 구성될 수 있다. In one embodiment, the processor 530 may control a series of processes in which the transmission device 500 may operate according to the above-described embodiments of the present disclosure. In one embodiment, the processor 530 may be configured with one or more processors.

일 실시예에서, 프로세서(530)는 기본 프리코더를 이용하여, 제1 프리코딩 벡터를 계산하고, 기 설정된 임계값에 기초하여, 복수의 송신 안테나들 중 스위치 오프(switch off)할 적어도 하나 이상의 안테나를 선택하며, 상기 제1 프리코딩 벡터에 대하여, 상기 제1 프리코딩 벡터의 오류 벡터를 수정하기 위한 알고리즘을 수행하여 수정된 제2 프리코딩 벡터를 획득하고, 상기 제2 프리코딩 벡터를 정제(refine)하여 제3 프리코딩 벡터를 획득하며, 상기 제3 프리코딩 벡터를 이용하여 프리코딩을 수행하도록 하는 인스트럭션들을 실행할 수 있다. In one embodiment, the processor 530 calculates a first precoding vector using a basic precoder, and based on a preset threshold, at least one or more of the plurality of transmit antennas to be switched off. An antenna is selected, and an algorithm for correcting an error vector of the first precoding vector is performed on the first precoding vector to obtain a modified second precoding vector, and the second precoding vector is refined. A third precoding vector may be obtained by (refine), and instructions for performing precoding using the third precoding vector may be executed.

한편, 본 명세서와 도면에 개시된 본 개시의 실시 예들은 본 개시의 기술 내용을 쉽게 설명하고 본 개시의 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 개시의 범위를 한정하고자 하는 것은 아니다. 즉 본 개시의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은 본 개시의 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다. 또한 상술된 각각의 실시예는 필요에 따라 서로 조합되어 운용할 수 있다.Meanwhile, the embodiments of the present disclosure disclosed in the present specification and drawings are merely provided with specific examples to easily describe the technical content of the present disclosure and to aid understanding of the present disclosure, and are not intended to limit the scope of the present disclosure. That is, that other modified examples based on the technical idea of the present disclosure may be implemented is obvious to those of ordinary skill in the technical field to which the present disclosure belongs. In addition, each of the above-described embodiments may be combined and operated as necessary.

500: 송신 장치
510: 송수신부
520: 메모리
530: 프로세서
500: transmitting device
510: transceiver
520: memory
530: processor

Claims (12)

1 비트 DAC(Digital to Analog Converter)를 포함하는 송신 장치의 프리코딩 방법에 있어서,
채널 행렬의 의사 역행렬과 송신 심볼 벡터에 기초하여, 제1 프리코딩 벡터를 계산하는 단계;
상기 제1 프리코딩 벡터에 대하여, 상기 제1 프리코딩 벡터의 오류 벡터를 수정하기 위한 알고리즘을 수행하여 수정된 제2 프리코딩 벡터를 획득하는 단계;
상기 제2 프리코딩 벡터를 정제(refine)하여 제3 프리코딩 벡터를 획득하는 단계; 및
상기 제3 프리코딩 벡터를 이용하여 프리코딩을 수행하는 단계를 포함하고,
상기 오류 벡터는 [수학식 8]에 의해 결정되고
[수학식 8]
Figure 112021003914521-pat00069

여기서, e는 오류 벡터, s는 송신 심볼 벡터, H는 채널 행렬,
Figure 112021003914521-pat00070
는 1비트 양자화기이고,
상기 수정된 제2 프리코딩 벡터를 획득하는 단계는,
상기 제1 프리코딩 벡터의 요소가 기 설정된 임계값 이상인 경우, 대응되는 제2 프리코딩 벡터의 요소를 상기 제1 프리코딩 벡터의 요소로 결정하는 단계; 및
상기 제1 프리코딩 벡터의 요소가 상기 임계값 미만인 경우, 대응되는 제2 프리코딩 벡터의 요소를 0으로 결정하는 단계를 포함하고,
상기 제3 프리코딩 벡터를 획득하는 단계는,
상기 제2 프리코딩 벡터의 요소를 플립하기 위하여 플립 순서를 결정하는 단계; 및
상기 플립 순서에 기초하여, 상기 제2 프리코딩 벡터의 요소를 플립하여 상기 제2 프리코딩 벡터가 플립된 제3 프리코딩 벡터를 획득하는 단계를 포함하는, 방법.
In the precoding method of a transmission device including a 1-bit DAC (Digital to Analog Converter),
Calculating a first precoding vector based on the pseudo-inverse matrix of the channel matrix and the transmission symbol vector;
Obtaining a corrected second precoding vector by performing an algorithm for correcting an error vector of the first precoding vector on the first precoding vector;
Refining the second precoding vector to obtain a third precoding vector; And
Comprising the step of performing precoding using the third precoding vector,
The error vector is determined by [Equation 8]
[Equation 8]
Figure 112021003914521-pat00069

Where e is an error vector, s is a transmission symbol vector, H is a channel matrix,
Figure 112021003914521-pat00070
Is a 1-bit quantizer,
The step of obtaining the modified second precoding vector,
Determining an element of a corresponding second precoding vector as an element of the first precoding vector when an element of the first precoding vector is equal to or greater than a preset threshold; And
If an element of the first precoding vector is less than the threshold, determining an element of a corresponding second precoding vector as 0,
The step of obtaining the third precoding vector,
Determining a flip order to flip elements of the second precoding vector; And
Based on the flip order, flipping elements of the second precoding vector to obtain a third precoding vector in which the second precoding vector is flipped.
삭제delete 제1항에 있어서,
상기 기 설정된 임계값은 [수학식 4]에 의해 결정되는 방법.
[수학식 4]
Figure 112021003914521-pat00054

여기서, θth는 임계값, H†는 채널 행렬 H의 의사 역행렬(pseudo inverse), s는 송신 심볼 벡터, M은 송신 안테나 수 이고, ∥·∥1은 1-norm 임.
The method of claim 1,
The preset threshold is determined by [Equation 4].
[Equation 4]
Figure 112021003914521-pat00054

Here, θth is the threshold value, H † is the pseudo inverse of the channel matrix H , s is the transmit symbol vector, M is the number of transmit antennas, and ∥· ∥ 1 is 1-norm.
삭제delete 제1항에 있어서,
상기 수정된 제2 프리코딩 벡터를 획득하는 단계는,
상기 오류 벡터가 0인 경우, 제1 프리코딩 벡터를 제2 프리코딩 벡터로 결정하는 단계를 포함하는, 방법.
The method of claim 1,
The step of obtaining the modified second precoding vector,
If the error vector is 0, determining a first precoding vector as a second precoding vector.
삭제delete 삭제delete 제1항에 있어서,
상기 제2 프리코딩 벡터가 플립된 제3 프리코딩 벡터를 획득하는 단계는,
상기 제2 프리코딩 벡터의 요소를 플립하여, 플립된 제2A 프리코딩 벡터 및 플립된 제2B 프리코딩 벡터를 획득하는 단계;
상기 제2 프리코딩 벡터, 상기 플립된 제2A 프리코딩 벡터 및 상기 플립된 제2B 프리코딩 벡터 각각에 [수학식 10]에 의해 결정되는 행렬 M을 곱하여, 최소값을 갖는 요소를 포함하는 결과를 갖는 프리코딩 벡터를 제3 프리코딩 벡터로 결정하는, 방법.
[수학식 10]
Figure 112021003914521-pat00057

여기서, H는 채널 행렬, s는 송신 심볼 벡터임.
The method of claim 1,
Obtaining a third precoding vector in which the second precoding vector is flipped,
Flipping elements of the second precoding vector to obtain a flipped 2A precoding vector and a flipped 2B precoding vector;
The second precoding vector, the flipped 2A precoding vector, and the flipped 2B precoding vector are each multiplied by a matrix M determined by [Equation 10] to obtain a result including an element having a minimum value. Determining the precoding vector as the third precoding vector.
[Equation 10]
Figure 112021003914521-pat00057

Here, H is a channel matrix, and s is a transmission symbol vector.
제8항에 있어서,
상기 플립 순서를 결정하는 단계는,
[수학식 9]에 의해 결정되는 벡터 v에서
Figure 112019107292713-pat00058
을 만족하는 수열(
Figure 112019107292713-pat00059
)이 있는 경우, 상기 플립 순서는
Figure 112019107292713-pat00060
순서로 결정하는, 방법.
[수학식 9]
Figure 112019107292713-pat00061

여기서, x는 상기 제2 프리코딩 벡터임.
The method of claim 8,
The step of determining the flip order,
In the vector v determined by [Equation 9]
Figure 112019107292713-pat00058
A sequence that satisfies (
Figure 112019107292713-pat00059
), the flip order is
Figure 112019107292713-pat00060
Decided in order, how.
[Equation 9]
Figure 112019107292713-pat00061

Here, x is the second precoding vector.
제8항에 있어서,
상기 제2 프리코딩 벡터의 요소를 플립하여, 플립된 제2A 프리코딩 벡터 및 플립된 제2B 프리코딩 벡터를 획득하는 단계는,
상기 제2 프리코딩 벡터의 모든 요소에 대하여 플립을 수행하는 단계를 포함하는, 방법.
The method of claim 8,
Flipping the elements of the second precoding vector to obtain a flipped 2A precoding vector and a flipped 2B precoding vector,
And performing a flip on all elements of the second precoding vector.
제1항에 있어서,
상기 제1 프리코딩 벡터를 계산하는 단계는 ZF 프리코더를 이용하여 수행되는, 방법.
The method of claim 1,
The method, wherein calculating the first precoding vector is performed using a ZF precoder.
송수신부;
적어도 하나의 프로세서; 및
상기 프로세서에 전기적으로 연결된 메모리를 포함하고,
상기 메모리는, 상기 프로세서가 실행 시에,
채널 행렬의 의사 역행렬과 송신 심볼 벡터에 기초하여, 제1 프리코딩 벡터를 계산하고,
상기 제1 프리코딩 벡터와 기 설정된 임계값 사이의 비교 결과에 기초하여, 상기 제1 프리코딩 벡터로부터 수정된 제2 프리코딩 벡터를 획득하고,
상기 제2 프리코딩 벡터의 요소를 플립하기 위한 플립 순서를 결정하고, 결정된 플립 순서에 기초하여 상기 제2 프리코딩 벡터의 요소를 플립함으로써 제3 프리코딩 벡터를 획득하고,
상기 제3 프리코딩 벡터를 이용하여 프리코딩을 수행하도록 하는 인스트럭션들을 저장하는, 송신 장치.
A transceiver;
At least one processor; And
Comprising a memory electrically connected to the processor,
The memory, when the processor is executed,
Based on the pseudo-inverse matrix of the channel matrix and the transmission symbol vector, calculate a first precoding vector,
Obtaining a modified second precoding vector from the first precoding vector, based on the comparison result between the first precoding vector and a preset threshold,
Determining a flip order for flipping the elements of the second precoding vector, and obtaining a third precoding vector by flipping the elements of the second precoding vector based on the determined flip order,
A transmission device that stores instructions for performing precoding using the third precoding vector.
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