KR102203953B1 - Method and Circuit for Data read method of phase change memory with reduced variation - Google Patents

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Abstract

Provided are a method and a circuit for reducing the read spread of a phase change memory. In the present invention, the circuit for reducing the read spread of a phase change memory comprises: a threshold voltage detection unit which detects a threshold voltage in transition from an amorphous state to a crystalline state; a calculation unit which calculates a ratio value of the threshold voltage and a threshold current in the transition from the amorphous state to the crystalline state; an output unit which detects and outputs the calculated ratio value; and a re-input unit which re-enters an output data value into the memory cell.

Description

상변화 메모리의 읽기 산포를 줄이기 위한 방법 및 회로{Method and Circuit for Data read method of phase change memory with reduced variation}Method and Circuit for Data read method of phase change memory with reduced variation}

본 발명은 상변화 소재의 미세상분포 변동에 따른 산포를 상쇄할 수 있는 읽기 방법 및 회로에 관한 것이다.The present invention relates to a reading method and a circuit capable of offsetting dispersion due to fluctuations in the fine phase distribution of a phase change material.

MLC(Multi-Level Cell) PRAM은 고집적도, 비휘발성, 높은 내구성, 낮은 읽기/쓰기 지연속도 등 다양한 이점들을 보이면서 차세대 메모리 중 가장 유력한 후보로 각광 받고 있다.Multi-Level Cell (MLC) PRAM is spotlighted as the most promising candidate among next-generation memories, showing various advantages such as high integration, non-volatile, high durability, and low read/write latency.

현재 삼성전자를 비롯하여 타 경쟁업체들은 PRAM의 상용화를 및 양산화를 위해 크로스 바 어레이(Cross-bar array) 구조를 기반으로 한 연구 및 제품 개발을 진행하고 있다. Cross-bar Array PRAM은 상단의 비트 라인(Bit Line)과 하단의 소스 라인(Source Line) 사이에 선택 소자인 오보닉 임계 스위칭(OTS; Ovonic Threshold Switching) 소자와 상변화 물질인 Charcogenide 물질이 콘택(contact) 물질을 이용하여 수직으로 연결된 구조를 가지고 있다.Currently, Samsung Electronics and other competitors are conducting research and product development based on a cross-bar array structure to commercialize and mass-produce PRAM. Cross-bar Array PRAM consists of a contact (Ovonic Threshold Switching) device and a charcogenide material, a phase change material, between the upper bit line and the lower source line. contact) has a vertically connected structure.

OTS는 바이어스가 임계 전압을 넘어 서는 경우 전류가 흐르는 특성을 가지고 있으며, 이러한 특성을 사용하여 PRAM의 선택 소자로써 역할을 수행한다. PRAM 또한 임계 전압 스위칭에 의해서 메모리 동작을 수행한다. 이 때 임계 전압보다 낮은 전압에서 읽기 동작이 이루어 지는데, 통상의 읽기 전압 영역에서 전류-전압 특성의 변동성 때문에 읽기 결과의 정확성에 문제가 발생할 수 있다. 이것은 PRAM 의 미세 상분포 변동성 때문에 발생하는 것으로 판단된다. 또한 상기한 미세 상분포 변동성을 상쇄할 수 있는 방법으로 PRAM 의 문턱전압과 문턱전압에서의 전류의 비율을 활용하는 방법이 제안되었다. 따라서 PRAM 읽기 산포를 개선하기 위한 읽기 방법 및 장치에 대한 필요성이 대두된다. OTS has a characteristic that current flows when the bias exceeds the threshold voltage, and uses this characteristic to play a role as a selection element of the PRAM. The PRAM also performs memory operations by switching the threshold voltage. In this case, the read operation is performed at a voltage lower than the threshold voltage, and a problem may occur in the accuracy of the read result due to fluctuations in current-voltage characteristics in the normal read voltage range. This is believed to occur due to the variability of the fine phase distribution of the PRAM. In addition, a method of using the ratio of the threshold voltage of the PRAM and the current in the threshold voltage has been proposed as a method to cancel the variability of the fine phase distribution described above. Accordingly, there is a need for a read method and apparatus for improving the PRAM read distribution.

본 발명이 이루고자 하는 기술적 과제는 상변화 소재의 미세상분포 변동에 따른 산포를 상쇄할 수 있는 읽기 방법 및 회로를 제공하는데 있다. 상변화 메모리의 읽기 동작에서 문턱전압과 그때의 전류 비율을 감지하여 출력 하는 방법 및 회로를 제안한다.An object of the present invention is to provide a reading method and a circuit capable of offsetting dispersion due to fluctuations in microphase distribution of a phase change material. A method and circuit for detecting and outputting the threshold voltage and current ratio in the read operation of the phase change memory are proposed.

일 측면에 있어서, 본 발명에서 제안하는 상변화 메모리의 읽기 산포를 줄이기 위한 회로는 비정질 상태에서 결정질 상태로 전환에서의 문턱전압을 감지하는 문턱전압 감지부, 문턱전압과 비정질 상태에서 결정질 상태로 전환에서의 문턱전류의 비율 값을 연산하는 연산부 및 연산된 비율 값을 감지하고 출력하는 출력부 및 출력된 데이터 값을 다시 메모리 셀에 재입력하는 재입력부를 포함한다. In one aspect, the circuit for reducing the read distribution of the phase change memory proposed by the present invention includes a threshold voltage detector that detects a threshold voltage in transition from an amorphous state to a crystalline state, and a threshold voltage and a transition from an amorphous state to a crystalline state And a calculation unit that calculates a ratio value of the threshold current in, an output unit that senses and outputs the calculated ratio value, and a re-input unit that re-enters the output data value into the memory cell.

상변화 메모리의 상변화 소재는 전기신호를 통해 결정질인 저저항 상태와 비정질인 고저항 상태 사이의 상태 변화 구현이 가능한 소재를 이용하고, 비정질 상태에서 결정질 상태로 전환에서의 문턱전압과 문턱전류의 비율을 연산하여 상변화 소재의 미세상분포 변동에 따른 산포를 상쇄시킨다. The phase change material of the phase change memory uses a material capable of realizing a state change between a crystalline low resistance state and an amorphous high resistance state through an electrical signal, and the threshold voltage and threshold current at the transition from an amorphous state to a crystalline state are used. By calculating the ratio, the dispersion due to the fluctuation of the microphase distribution of the phase change material is offset.

연산부는 아날로그 곱셈기를 통해 문턱전압과 문턱전류의 비율 값에 비례하는 값을 연산한다. The operation unit calculates a value proportional to the ratio value of the threshold voltage and the threshold current through an analog multiplier.

출력부는 연산부에서 연산된 비율 값을 감지하고 SA(Sense Amplifier)를 통해 출력하여 읽기를 완료한다. The output unit senses the ratio value calculated by the operation unit and outputs it through a sense amplifier (SA) to complete reading.

재입력부는 읽기 사이클과 쓰기 사이클을 분리하고, 셀 어레이(Cell array) 블록 당 한 세트의 읽기 회로와 재입력 회로가 결합되어, 동시에 복수의 메모리 셀에서 읽기 및 재입력 동작이 가능하다. The re-input unit separates the read cycle and the write cycle, and a set of read circuits and re-input circuits are combined per cell array block, thereby enabling read and re-input operations in a plurality of memory cells at the same time.

또 다른 일 측면에 있어서, 본 발명에서 제안하는 상변화 메모리의 읽기 산포를 줄이기 위한 방법은 비정질 상태에서 결정질 상태로 전환에서의 문턱전압을 감지하는 단계, 문턱전압과 비정질 상태에서 결정질 상태로 전환에서의 문턱전류의 비율 값을 연산하는 단계 및 연산된 비율 값을 감지하고 출력하는 단계 및 출력된 데이터 값을 다시 메모리 셀에 재입력하는 단계를 포함한다.In another aspect, the method for reducing the read distribution of the phase change memory proposed by the present invention includes the steps of detecting a threshold voltage at transition from an amorphous state to a crystalline state, and at the threshold voltage and transition from an amorphous state to a crystalline state. And calculating a ratio value of the threshold current of, sensing and outputting the calculated ratio value, and re-inputting the output data value back into the memory cell.

본 발명의 실시예들에 따르면 문턱전환 시의 문턱 전압과 그 순간의 전류의 비율은 상변화 소재의 미세상분포 변동을 상쇄하는 효과가 있는 특성을 이용하여, 상변화 메모리의 읽기 동작에서 문턱전압과 그때의 전류 비율을 감지하여 출력함으로써 상변화 소재의 미세상분포 변동에 따른 산포를 상쇄할 수 있다.According to embodiments of the present invention, the ratio of the threshold voltage at the time of the threshold change to the current at that moment is the threshold voltage in the read operation of the phase change memory by using a property that has an effect of canceling the variation of the microphase distribution of the phase change material. By detecting and outputting the current ratio at that time, the dispersion due to the fluctuation of the microphase distribution of the phase change material can be offset.

도 1은 본 발명의 일 실시예에 따른 상변화 메모리 셀에서의 전류-전압특성을 설명하기 위한 도면이다.
도 2는 본 발명의 일 실시예에 따른 상변화 메모리의 읽기 산포를 줄이기 위한 회로를 나타내는 도면이다.
도 3은 본 발명의 일 실시예에 따른 출력된 데이터 값을 다시 메모리 셀에 재입력하는 재입력부의 회로도이다.
도 4는 본 발명의 일 실시예에 따른 상변화 메모리의 읽기 산포를 줄이기 위한 방법을 설명하기 위한 흐름도이다.
도 5는 본 발명의 일 실시예에 따른 재입력부가 결합된 회로의 타이밍도이다. 1 is a diagram for describing a current-voltage characteristic in a phase change memory cell according to an embodiment of the present invention.
2 is a diagram illustrating a circuit for reducing a read spread of a phase change memory according to an embodiment of the present invention.
3 is a circuit diagram of a re-input unit for re-inputting an output data value into a memory cell according to an embodiment of the present invention.
4 is a flowchart illustrating a method for reducing a read distribution of a phase change memory according to an embodiment of the present invention.
5 is a timing diagram of a circuit in which a re-input unit is coupled according to an embodiment of the present invention.

상변화메모리의 읽기 산포 중 상변화 소재의 미세상분포 변동에 따른 산포는 소재 고유 특성에 의한 것이다. 본 발명은 상변화 소재의 미세상분포 변동에 따른 산포를 상쇄할 수 있는 읽기 방법 및 회로를 제시한다. 이하, 본 발명의 실시 예를 첨부된 도면을 참조하여 상세하게 설명한다.Among the reading distribution of the phase change memory, the dispersion according to the variation of the micro phase distribution of the phase change material is due to the material's unique characteristics. The present invention proposes a reading method and a circuit capable of offsetting dispersion due to fluctuations in the microphase distribution of a phase change material. Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 일 실시예에 따른 상변화 메모리 셀에서의 전류-전압특성을 설명하기 위한 도면이다. 1 is a diagram for describing a current-voltage characteristic in a phase change memory cell according to an embodiment of the present invention.

상변화 메모리의 읽기 산포(다시 말해, 저항의 산포)는 고유한 물성의 산포에 의한 것이다. 실험 결과에 따르면 문턱전압과 그때의 전류의 비율은 산포가 작은 것을 확인 할 수 있었다. 따라서, 본 발명에서는 상변화 메모리의 읽기 동작에서 문턱전압과 그때의 문턱 전류 비율을 감지하여 출력 하기 위한 회로도로를 제안한다. The read distribution (that is, resistance distribution) of the phase change memory is due to the distribution of intrinsic properties. According to the experimental results, it was confirmed that the ratio between the threshold voltage and the current at that time had a small dispersion. Accordingly, the present invention proposes a circuit diagram for detecting and outputting a ratio of a threshold voltage and a threshold current at that time in a read operation of a phase change memory.

상변화 소재는 전기신호를 통해 결정질인 저저항 상태와 비정질인 고저항 상태 사이의 상태 변화 구현이 가능한 소재이다. 그 중 비정질인 고저항 상태에서 결정질인 저저항 상태로의 전환은 문턱전환(threshold switching)을 포함한다. 문턱전환 이후의 저항 상태는 소재의 미세상분포 변동에 의한 변동을 수반한다. 그러나 문턱전환 시의 문턱 전압(threshold voltage)과 그 순간의 문턱 전류(threshold current)의 비율은 상기한 변동을 상쇄하는 효과가 있음을 실험적으로 검증하였다. 이러한 실험적 관찰을 바탕으로 상변화메모리의 읽기 방법을 회로적으로 구현할 수 있다.The phase change material is a material capable of implementing a state change between a crystalline low resistance state and an amorphous high resistance state through an electrical signal. Among them, the transition from the amorphous high resistance state to the crystalline low resistance state includes threshold switching. The resistance state after the threshold change is accompanied by fluctuations due to fluctuations in the microphase distribution of the material. However, it was experimentally verified that the ratio of the threshold voltage at the time of threshold switching and the threshold current at that moment has an effect of canceling the above fluctuation. Based on these experimental observations, the reading method of the phase change memory can be implemented as a circuit.

저항 상태를 읽은 동작에 있어서 상변화 소재의 고유한 변동성에 의해 읽기 결과의 산포가 유발된다. 문턱 전압(Vth)/문턱 전류(Ith)를 읽어낸다면 읽기 산포를 줄일 수 있다.In the operation of reading the resistance state, the dispersion of the reading result is caused by the inherent variability of the phase change material. Reading the threshold voltage (V th )/threshold current (I th ) can reduce the read spread.

저저항(Low field resistance)은 도 1(a) 그래프의 저저항 영역 slope (R_omega) 을 나타내고, 상변화 소재의 저항 상태를 정의한다. 상변화 소재의 저항 상태를 Vp, Vth 등으로 나타낸다면 변동성을 피하기 어렵다. 도 1(b)는 센싱 영역 및 문턱 전압 부근의 변화를 나타내는 그래프이고, 도 1(c)는 제안하는 적은 변화를 갖는 센싱 파라피터를 나타내는 도면이다. 기존 센싱 방법은 센싱 영역에서 저항 값을 센싱하는 반면, 본 발명의 실시예에 따르면 문턱 접압과 그 순간의 문턱 전류의 비율을 센싱한다. Low field resistance represents the slope of the low resistance region (R_omega) in the graph of Fig. 1(a), and defines the resistance state of the phase change material. If the resistance state of a phase change material is expressed as Vp, Vth, etc., it is difficult to avoid variability. FIG. 1(b) is a graph showing changes in a sensing area and a threshold voltage, and FIG. 1(c) is a diagram showing a proposed sensing parameter having a small change. While conventional sensing methods sense a resistance value in a sensing region, according to an embodiment of the present invention, a ratio of a threshold contact pressure and a threshold current at that moment is sensed.

도 2는 본 발명의 일 실시예에 따른 상변화 메모리의 읽기 산포를 줄이기 위한 회로를 나타내는 도면이다.2 is a diagram illustrating a circuit for reducing a read spread of a phase change memory according to an embodiment of the present invention.

상변화 메모리의 읽기 산포를 줄이기 위한 회로는 문턱전압 감지부(210), 연산부(220), 출력부(230) 및 재입력부(도 3 참조)를 포함한다. A circuit for reducing the read distribution of the phase change memory includes a threshold voltage detection unit 210, an operation unit 220, an output unit 230, and a re-input unit (see FIG. 3).

문턱전압 감지부(210)는 비정질 상태에서 결정질 상태로 전환에서의 문턱전압을 감지한다. The threshold voltage sensing unit 210 detects a threshold voltage in transition from an amorphous state to a crystalline state.

연산부(220)는 문턱전압과 비정질 상태에서 결정질 상태로 전환에서의 문턱전류의 비율 값을 연산한다. The calculation unit 220 calculates a ratio value of the threshold voltage and the threshold current in the transition from the amorphous state to the crystalline state.

상변화 메모리의 상변화 소재는 전기신호를 통해 결정질인 저저항 상태와 비정질인 고저항 상태 사이의 상태 변화 구현이 가능한 소재를 이용하고, 비정질 상태에서 결정질 상태로 전환에서의 문턱전압과 문턱전류의 비율을 연산하여 상변화 소재의 미세상분포 변동에 따른 산포를 상쇄시킨다. The phase change material of the phase change memory uses a material capable of realizing a state change between a crystalline low resistance state and an amorphous high resistance state through an electrical signal, and the threshold voltage and threshold current at the transition from an amorphous state to a crystalline state are used. By calculating the ratio, the dispersion due to the fluctuation of the microphase distribution of the phase change material is offset.

연산부(220)는 아날로그 곱셈기를 통해 문턱전압과 문턱전류의 비율 값에 비례하는 값을 연산한다. The operation unit 220 calculates a value proportional to the ratio value of the threshold voltage and the threshold current through an analog multiplier.

출력부(230)는 연산된 비율 값을 감지하고 출력한다. 출력부(230)는 연산부(220)에서 연산된 비율 값을 감지하고 SA(Sense Amplifier)를 통해 출력하여 읽기를 완료한다. The output unit 230 detects and outputs the calculated ratio value. The output unit 230 detects the ratio value calculated by the operation unit 220 and outputs it through a Sense Amplifier (SA) to complete reading.

재입력부(도 3 참조)는 출력된 데이터 값을 다시 메모리 셀에 재입력한다. 재입력부는 읽기 사이클과 쓰기 사이클을 분리하고, 셀 어레이(Cell array) 블록 당 한 세트의 읽기 회로와 재입력 회로가 결합되어, 동시에 복수의 메모리 셀에서 읽기 및 재입력 동작이 가능하다. The re-input unit (refer to FIG. 3) re-inputs the output data value into the memory cell. The re-input unit separates the read cycle and the write cycle, and a set of read circuits and re-input circuits are combined per cell array block, thereby enabling read and re-input operations in a plurality of memory cells at the same time.

도 2를 참조하면, PREb 가 로우(low)일 때 TRC가 켜지고 VA 노드가 하이(high)로 프리차지(precharge)된다. 이 때 PRESET 은 하이로 유지되면서 TRD는 꺼진 상태로 VA 노드의 방전(discharge)을 방지한다.Referring to FIG. 2, when PREb is low, TRC is turned on and node V A is precharged to high. At this time, PRESET is kept high and TRD is turned off to prevent discharge of V A node.

PREb가 하이로 바뀌면서 프리차지가 멈추고 이 때부터 읽기 사이클(read cycle)이 시작된다. 동시에 PRESET 이 로우로 바뀌어 VA 노드의 방전을 위한 스탠바이(standby) 상태가 된다. 이때, PSET은 계속 로우를 유지한다. When PREb goes high, precharge stops and a read cycle starts from this point. At the same time, PRESET goes low, and the V A node is in standby for discharging. At this time, PSET keeps low.

VA 노드의 방전을 위한 스탠바이 상태에서 PSET 이 하이로 바뀌는 순간 TRD 가 켜지고, VA 노드의 방전이 시작된다.The moment PSET turns high in the standby state for the discharge of the V A node, the TRD turns on and the discharge of the V A node starts.

VA 노드의 방전에 따라 iDL 이 상승하고 VDLR 도 아주 천천히 상승한다(ramping). 문턱 값(Threshold)에 도달하는 순간 VDLR 이 급격히 감소한다. 이 순간을 적절한 VREF2 를 기준으로 감지하고, 그 출력 VTHout 을 통해 TRD 를 꺼 줌으로써 VA 노드의 방전을 중단시킨다.As the V A node discharges, iDL rises and VDLR rises very slowly (ramping). As soon as the threshold is reached, VDLR decreases rapidly. This moment is sensed relative to the appropriate VREF2, and the discharge of the V A node is stopped by turning off TRD through its output VTHout.

VA 노드의 전압은 위 식과 같이 근사적으로 iDL 과 반비례하는 것으로 볼 수 있다.The voltage at the V A node can be seen as approximately inversely proportional to the iDL as shown in the above equation.

따라서 iDL 과 VDLR 을 아날로그 곱셈기를 통해 연산하면 문턱 전압과 그 때의 문턱 전류 값의 비율에 비례하는 값을 출력으로 얻을 수 있다. 곱셈기(다시 말해, 연산부(220))의 출력을 SA(sense amplifier)(다시 말해, 출력부(230))를 통해 출력하여 읽기를 완료한다. Therefore, if iDL and VDLR are calculated through an analog multiplier, a value proportional to the ratio of the threshold voltage and the threshold current value at that time can be obtained as an output. The reading is completed by outputting the output of the multiplier (that is, the operation unit 220) through a sense amplifier (SA) (that is, the output unit 230).

도 3은 본 발명의 일 실시예에 따른 출력된 데이터 값을 다시 메모리 셀에 재입력하는 재입력부의 회로도이다. 3 is a circuit diagram of a re-input unit for re-inputting an output data value into a memory cell according to an embodiment of the present invention.

재입력부(310)는 출력된 데이터 값을 다시 메모리 셀에 재입력한다. 재입력부는 읽기 사이클과 쓰기 사이클을 분리하고, 셀 어레이(Cell array) 블록 당 한 세트의 읽기 회로와 재입력 회로가 결합되어, 동시에 복수의 메모리 셀에서 읽기 및 재입력 동작이 가능하다. The re-input unit 310 re-inputs the output data value into the memory cell. The re-input unit separates the read cycle and the write cycle, and a set of read circuits and re-input circuits are combined per cell array block, thereby enabling read and re-input operations in a plurality of memory cells at the same time.

더욱 상세하게는, 읽기 사이클(Read cycle)과 쓰기 사이클(Rewrite cycle)을 분리하기 위해 SWR 과 SWW 를 삽입하였다. VA의 방전이 수행되는 읽기 동작 중(PSET high) 에는 SWR 이 ON 되어 VDLR 과 셀 어레이가 연결되고, PWEBb 가 로우로 유지되는 재입력(Rewrite) 동작 중에는 VDLW 와 셀 어레이가 연결된다.More specifically, SWR and SWW are inserted to separate the read cycle and the rewrite cycle. During a read operation (PSET high) in which V A is discharged, SWR is turned ON to connect the VDLR and the cell array, and during a rewrite operation in which PWEBb is held low, the VDLW and the cell array are connected.

셀 어레이 블록 당 한 세트의 위와 같은 읽기와 재입력 회로가 결합되어, 동시에 여러 개의 메모리 셀에서 읽기 및 재입력의 동작이 가능하다.One set of read and re-input circuits as described above are combined per cell array block, enabling read and re-input operations from multiple memory cells at the same time.

읽기 출력 SAout 에서 쓰기 드라이버(write driver)로 읽기의 결과값이 전달되고, Web 와 PWEBb 가 인에이블(enable) 되면 재입력 동작이 수행된다.The read result value is transmitted from the read output SAout to the write driver, and when Web and PWEBb are enabled, a re-input operation is performed.

먼저, ①에서 SATH (Vth sense amp. Circuit)는 셀의 Vth가 변하는 순간을 감지한 결과로 VA 노드의 방전을 중단시킨다. First, in ①, SATH (Vth sense amp. Circuit) stops the discharge of the V A node as a result of detecting the moment when the Vth of the cell changes.

다음으로, ②, ③에서 아날로그 곱셈기를 통해 연산하면 문턱 전압과 그 때의 문턱 전류 값의 비율에 비례하는 값을 출력으로 얻을 수 있다. 곱셈기(다시 말해, 연산부)의 출력을 SA(sense amplifier)(다시 말해, 출력부)를 통해 출력하여 읽기를 완료한다. Vth 감지순간 후, 고정된 VDL, VA(또는 iDL)로 부터 셀 데이터를 읽는다. 더불어 읽기 방해(read disturb) 방지를 위한 다시 쓰기(write back)(다시 말해, 재입력) 회로의 입력 데이터로 사용될 수 있다. Next, by calculating through the analog multiplier in ② and ③, a value proportional to the ratio of the threshold voltage and the threshold current value at that time can be obtained as an output. The reading is completed by outputting the output of the multiplier (that is, the operation unit) through a sense amplifier (SA) (that is, the output unit). After the V th detection moment, cell data is read from the fixed V DL and V A (or i DL ). In addition, it can be used as input data of a write back (ie, re-input) circuit to prevent read disturb.

도 4는 본 발명의 일 실시예에 따른 상변화 메모리의 읽기 산포를 줄이기 위한 방법을 설명하기 위한 흐름도이다.4 is a flowchart illustrating a method for reducing a read distribution of a phase change memory according to an embodiment of the present invention.

제안 하는 상변화 메모리의 읽기 산포를 줄이기 위한 방법은 비정질 상태에서 결정질 상태로 전환에서의 문턱전압을 감지하는 단계(410), 문턱전압과 비정질 상태에서 결정질 상태로 전환에서의 문턱전류의 비율 값을 연산하는 단계(420), 연산된 비율 값을 감지하고 출력하는 단계(430) 및 출력된 데이터 값을 다시 메모리 셀에 재입력하는 단계(440)를 포함한다. The proposed method for reducing the read spread of the phase change memory is the step of detecting the threshold voltage at the transition from the amorphous state to the crystalline state (410), and calculating the ratio value of the threshold voltage and the threshold current at the transition from the amorphous state to the crystalline state A step 420 of calculating, a step 430 of sensing and outputting the calculated ratio value, and a step 440 of re-entering the output data value back into the memory cell.

단계(410)에서, 비정질 상태에서 결정질 상태로 전환에서의 문턱전압을 감지한다. In step 410, a threshold voltage in the transition from the amorphous state to the crystalline state is sensed.

단계(420)에서, 문턱전압과 비정질 상태에서 결정질 상태로 전환에서의 문턱전류의 비율 값을 연산한다. In step 420, a ratio value of the threshold voltage and the threshold current in the transition from the amorphous state to the crystalline state is calculated.

상변화 메모리의 상변화 소재는 전기신호를 통해 결정질인 저저항 상태와 비정질인 고저항 상태 사이의 상태 변화 구현이 가능한 소재를 이용하고, 비정질 상태에서 결정질 상태로 전환에서의 문턱전압과 문턱전류의 비율을 연산하여 상변화 소재의 미세상분포 변동에 따른 산포를 상쇄시킨다. 이때, 아날로그 곱셈기를 통해 문턱전압과 문턱전류의 비율 값에 비례하는 값을 연산한다. The phase change material of the phase change memory uses a material capable of realizing a state change between a crystalline low resistance state and an amorphous high resistance state through an electrical signal, and the threshold voltage and threshold current at the transition from an amorphous state to a crystalline state are used. By calculating the ratio, the dispersion due to the fluctuation of the microphase distribution of the phase change material is offset. At this time, a value proportional to the ratio value of the threshold voltage and the threshold current is calculated through an analog multiplier.

단계(430)에서, 연산된 비율 값을 감지하고 출력한다. 단계(420)에서 연산된 비율 값을 감지하고 SA(Sense Amplifier)를 통해 출력하여 읽기를 완료한다. In step 430, the calculated ratio value is sensed and output. The ratio value calculated in step 420 is sensed and output through a Sense Amplifier (SA) to complete reading.

단계(440)에서, 출력된 데이터 값을 다시 메모리 셀에 재입력한다. 이때, 읽기 사이클과 쓰기 사이클을 분리하고, 셀 어레이(Cell array) 블록 당 한 세트의 읽기 회로와 재입력 회로가 결합되어, 동시에 복수의 메모리 셀에서 읽기 및 재입력 동작이 가능하다. In step 440, the output data value is re-entered into the memory cell. At this time, a read cycle and a write cycle are separated, and a set of read circuits and re-input circuits are combined per cell array block, so that read and re-input operations are simultaneously performed in a plurality of memory cells.

도 5는 본 발명의 일 실시예에 따른 재입력부가 결합된 회로의 타이밍도이다.5 is a timing diagram of a circuit in which a re-input unit is coupled according to an embodiment of the present invention.

VSAout 의 결과 값이 1인 경우(다시 말해, 고저항 상태) 재입력 동작에서는 RESET(짧은 시간 높은 전압)을 수행하고, VSAout 의 결과 값이 0 인 경우(저저항 상태) 재입력 동작에서는 SET (긴 시간 낮은 전압)을 수행한다. If the result value of VSAout is 1 (that is, high resistance state), RESET (short time high voltage) is performed in re-input operation, and when the result value of VSAout is 0 (low resistance state), SET ( Long time low voltage).

이상에서 설명된 장치는 하드웨어 구성요소, 소프트웨어 구성요소, 및/또는 하드웨어 구성요소 및 소프트웨어 구성요소의 조합으로 구현될 수 있다. 예를 들어, 실시예들에서 설명된 장치 및 구성요소는, 예를 들어, 프로세서, 콘트롤러, ALU(arithmetic logic unit), 디지털 신호 프로세서(digital signal processor), 마이크로컴퓨터, FPA(field programmable array), PLU(programmable logic unit), 마이크로프로세서, 또는 명령(instruction)을 실행하고 응답할 수 있는 다른 어떠한 장치와 같이, 하나 이상의 범용 컴퓨터 또는 특수 목적 컴퓨터를 이용하여 구현될 수 있다. 처리 장치는 운영 체제(OS) 및 상기 운영 체제 상에서 수행되는 하나 이상의 소프트웨어 애플리케이션을 수행할 수 있다.　 또한, 처리 장치는 소프트웨어의 실행에 응답하여, 데이터를 접근, 저장, 조작, 처리 및 생성할 수도 있다.　 이해의 편의를 위하여, 처리 장치는 하나가 사용되는 것으로 설명된 경우도 있지만, 해당 기술분야에서 통상의 지식을 가진 자는, 처리 장치가 복수 개의 처리 요소(processing element) 및/또는 복수 유형의 처리 요소를 포함할 수 있음을 알 수 있다.　 예를 들어, 처리 장치는 복수 개의 프로세서 또는 하나의 프로세서 및 하나의 콘트롤러를 포함할 수 있다.　 또한, 병렬 프로세서(parallel processor)와 같은, 다른 처리 구성(processing configuration)도 가능하다.The apparatus described above may be implemented as a hardware component, a software component, and/or a combination of a hardware component and a software component. For example, the devices and components described in the embodiments include, for example, a processor, a controller, an arithmetic logic unit (ALU), a digital signal processor, a microcomputer, a field programmable array (FPA), It can be implemented using one or more general purpose computers or special purpose computers, such as a programmable logic unit (PLU), a microprocessor, or any other device capable of executing and responding to instructions. The processing device may execute an operating system (OS) and one or more software applications executed on the operating system. In addition, the processing device may access, store, manipulate, process, and generate data in response to the execution of software. For the convenience of understanding, although it is sometimes described that one processing device is used, one of ordinary skill in the art, the processing device is a plurality of processing elements and/or a plurality of types of processing elements. It can be seen that it may include. For example, the processing device may include a plurality of processors or one processor and one controller. In addition, other processing configurations are possible, such as a parallel processor.

소프트웨어는 컴퓨터 프로그램(computer program), 코드(code), 명령(instruction), 또는 이들 중 하나 이상의 조합을 포함할 수 있으며, 원하는 대로 동작하도록 처리 장치를 구성하거나 독립적으로 또는 결합적으로(collectively) 처리 장치를 명령할 수 있다.　 소프트웨어 및/또는 데이터는, 처리 장치에 의하여 해석되거나 처리 장치에 명령 또는 데이터를 제공하기 위하여, 어떤 유형의 기계, 구성요소(component), 물리적 장치, 가상 장치(virtual equipment), 컴퓨터 저장 매체 또는 장치에 구체화(embody)될 수 있다.　 소프트웨어는 네트워크로 연결된 컴퓨터 시스템 상에 분산되어서, 분산된 방법으로 저장되거나 실행될 수도 있다. 소프트웨어 및 데이터는 하나 이상의 컴퓨터 판독 가능 기록 매체에 저장될 수 있다.The software may include a computer program, code, instructions, or a combination of one or more of these, configuring the processing unit to behave as desired or processed independently or collectively. You can command the device. Software and/or data may be interpreted by a processing device or to provide instructions or data to a processing device, of any type of machine, component, physical device, virtual equipment, computer storage medium or device. Can be embodyed in The software may be distributed over networked computer systems and stored or executed in a distributed manner. Software and data may be stored on one or more computer-readable recording media.

실시예에 따른 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다.　 상기 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다.　 상기 매체에 기록되는 프로그램 명령은 실시예를 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다.　 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다.　 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다.　 The method according to the embodiment may be implemented in the form of program instructions that can be executed through various computer means and recorded in a computer-readable medium. The computer-readable medium may include program instructions, data files, data structures, and the like alone or in combination. The program instructions recorded on the medium may be specially designed and configured for the embodiment, or may be known and usable to those skilled in computer software. Examples of computer-readable recording media include magnetic media such as hard disks, floppy disks, and magnetic tapes, optical media such as CD-ROMs and DVDs, and magnetic media such as floptical disks. -A hardware device specially configured to store and execute program instructions such as magneto-optical media, and ROM, RAM, flash memory, and the like. Examples of program instructions include not only machine language codes such as those produced by a compiler but also high-level language codes that can be executed by a computer using an interpreter or the like.

이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다.　 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.As described above, although the embodiments have been described by the limited embodiments and drawings, various modifications and variations are possible from the above description by those of ordinary skill in the art. For example, the described techniques are performed in a different order from the described method, and/or components such as a system, structure, device, circuit, etc. described are combined or combined in a form different from the described method, or other components Alternatively, even if substituted or substituted by an equivalent, an appropriate result can be achieved.

그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.Therefore, other implementations, other embodiments, and claims and equivalents fall within the scope of the claims to be described later.

Claims (11)

비정질 상태에서 결정질 상태로 전환에서의 문턱전압을 감지하는 문턱전압 감지부;
문턱전압과 비정질 상태에서 결정질 상태로 전환에서의 문턱전류의 비율 값을 연산하는 연산부; 및
연산된 비율 값을 감지하고 출력하는 출력부
를 포함하는 상변화 메모리의 읽기 회로. A threshold voltage detector for sensing a threshold voltage in transition from an amorphous state to a crystalline state;
An operation unit that calculates a ratio value of the threshold voltage and the threshold current in the transition from the amorphous state to the crystalline state; And
Output part that detects and outputs the calculated ratio value
The read circuit of the phase change memory comprising a. 삭제delete 제1항에 있어서,
상변화 메모리의 상변화 소재는 전기신호를 통해 결정질인 저저항 상태와 비정질인 고저항 상태 사이의 상태 변화 구현이 가능한 소재를 이용하고, 비정질 상태에서 결정질 상태로 전환에서의 문턱전압과 문턱전류의 비율을 연산하여 상변화 소재의 미세상분포 변동에 따른 산포를 상쇄시키는
상변화 메모리의 읽기 회로. The method of claim 1,
The phase change material of the phase change memory uses a material capable of realizing a state change between a crystalline low resistance state and an amorphous high resistance state through an electrical signal, and the threshold voltage and threshold current at the transition from an amorphous state to a crystalline state are used. By calculating the ratio, the dispersion due to the fluctuation of the fine phase distribution of the phase change material is offset.
Read circuit of phase change memory. 제1항에 있어서,
연산부는,
아날로그 곱셈기를 통해 문턱전압과 문턱전류의 비율 값에 비례하는 값을 연산하는
상변화 메모리의 읽기 회로. The method of claim 1,
The operation unit,
It calculates a value proportional to the ratio value of the threshold voltage and the threshold current through an analog multiplier.
Read circuit of phase change memory. 제1항에 있어서,
출력부는,
연산부에서 연산된 비율 값을 감지하고 SA(Sense Amplifier)를 통해 출력하여 읽기를 완료하는
상변화 메모리의 읽기 회로. The method of claim 1,
The output part,
It detects the ratio value calculated by the operation unit and outputs it through SA (Sense Amplifier) to complete reading.
Read circuit of phase change memory. 제1항에 있어서,
재입력부는,
읽기 사이클과 쓰기 사이클을 분리하고, 셀 어레이(Cell array) 블록 당 한 세트의 읽기 회로와 재입력 회로가 결합되어, 동시에 복수의 메모리 셀에서 읽기 및 재입력 동작이 가능한
상변화 메모리의 읽기 회로. The method of claim 1,
The re-input unit,
The read cycle and write cycle are separated, and a set of read circuits and re-input circuits are combined per cell array block, enabling read and re-input operations on multiple memory cells at the same time.
Read circuit of phase change memory. 비정질 상태에서 결정질 상태로 전환에서의 문턱전압을 감지하는 단계;
문턱전압과 비정질 상태에서 결정질 상태로 전환에서의 문턱전류의 비율 값을 연산하는 단계; 및
연산된 비율 값을 감지하고 출력하는 단계
를 포함하는 상변화 메모리의 읽기 방법. Sensing a threshold voltage in transition from an amorphous state to a crystalline state;
Calculating a ratio value of the threshold voltage and the threshold current in the transition from the amorphous state to the crystalline state; And
Detecting and outputting the calculated ratio value
Reading method of the phase change memory comprising a. 삭제delete 제7항에 있어서,
문턱전압과 비정질 상태에서 결정질 상태로 전환에서의 문턱전류의 비율 값을 연산하는 단계는,
아날로그 곱셈기를 통해 문턱전압과 문턱전류의 비율 값에 비례하는 값을 연산하는
상변화 메모리의 읽기 방법. The method of claim 7,
The step of calculating the ratio value of the threshold voltage and the threshold current in the transition from the amorphous state to the crystalline state,
It calculates a value proportional to the ratio value of the threshold voltage and the threshold current through an analog multiplier.
How to read the phase change memory. 제7항에 있어서,
연산된 비율 값을 감지하고 출력하는 단계는,
연산부에서 연산된 비율 값을 감지하고 SA(Sense Amplifier)를 통해 출력하여 읽기를 완료하는
상변화 메모리의 읽기 방법. The method of claim 7,
The step of detecting and outputting the calculated ratio value,
It detects the ratio value calculated by the operation unit and outputs it through SA (Sense Amplifier) to complete reading.
How to read the phase change memory. 제7항에 있어서,
출력된 데이터 값을 다시 메모리 셀에 재입력하는 단계는,
읽기 사이클과 쓰기 사이클을 분리하고, 셀 어레이(Cell array) 블록 당 한 세트의 읽기 회로와 재입력 회로가 결합되어, 동시에 복수의 메모리 셀에서 읽기 및 재입력 동작이 가능한
상변화 메모리의 읽기 방법.The method of claim 7,
Re-entering the output data value back into the memory cell,
The read cycle and write cycle are separated, and a set of read circuits and re-input circuits are combined per cell array block, enabling read and re-input operations on multiple memory cells at the same time.
How to read the phase change memory.
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