KR102198916B1 - Apparatus for Measuring Signal Delay for Semiconductor Test and Apparatus for Test using Same - Google Patents

Apparatus for Measuring Signal Delay for Semiconductor Test and Apparatus for Test using Same Download PDF

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윤영찬
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Abstract

Disclosed are a signal delay measuring device for a semiconductor test and a test device using the same. According to an embodiment of the present invention, the signal delay measuring device for the semiconductor test comprises: a first measurement circuit unit which receives a first signal and a second signal at different timings, performs a first measurement on a signal having a time delay, and outputs a first measurement result; a second measurement circuit unit which receives the first output signal and the second output signal outputted based on the first measurement result, performs a second measurement on the first output signal and the second output signal, and outputs a second measurement result; and a control unit which is interlocked with the first measurement circuit unit and the second measurement circuit unit, controls so that the first output signal and the second output signal are transmitted to the second measurement circuit unit based on the first measurement result, and calculates a delay measurement value based on a second measurement result.

Description

반도체 테스트를 위한 신호 지연 측정 장치 및 그를 이용한 테스트 장치{Apparatus for Measuring Signal Delay for Semiconductor Test and Apparatus for Test using Same}Signal delay measurement device for semiconductor test and test device using the same {Apparatus for Measuring Signal Delay for Semiconductor Test and Apparatus for Test using Same}

본 발명은 반도체 테스트를 위한 두 개의 신호 간의 지연을 측정하는 장치와 그를 이용한 반도체 테스트 장치에 관한 것이다. The present invention relates to an apparatus for measuring a delay between two signals for a semiconductor test and a semiconductor test apparatus using the same.

이 부분에 기술된 내용은 단순히 본 발명의 실시예에 대한 배경 정보를 제공할 뿐 종래기술을 구성하는 것은 아니다.The content described in this section merely provides background information on the embodiments of the present invention and does not constitute the prior art.

최근에 반도체의 집적도가 급격히 증가함에 따라 반도체 칩 개발 시간과 개발 비용의 상당한 부분에서 테스트의 비중이 증가하고 있다. 반도체 칩의 집적도와 칩의 클럭 속도는 증가하고 있지만, 이를 테스트하는 테스트 장비의 클럭 속도나 테스트 속도를 올리기는 쉽지 않다. 또한 테스트 장비의 가격이 비싸기 때문에 고성능 반도체 칩을 테스트하는 데 어려움이 있다. 이를 해결하기 위해 자동 테스트 장비(ATE: Automated Test Equipment)를 교체하지 않고, ATE와 칩 사이에 BOST(Built-Out Self Test)를 이용한 솔루션이 최근 연구가 되고 있다.Recently, as the degree of integration of semiconductors has rapidly increased, the proportion of tests in a significant portion of semiconductor chip development time and development costs is increasing. Although the integration of semiconductor chips and the clock speed of chips are increasing, it is not easy to increase the clock speed or test speed of test equipment that tests them. In addition, it is difficult to test high-performance semiconductor chips because the test equipment is expensive. To solve this problem, a solution using a built-out self test (BOST) between ATE and a chip without replacing an automated test equipment (ATE) has been recently researched.

TDC(Time-to-Digital Converter)는 PWM기반 ADC, PLL, 지터, 클록 스큐 측정, 온 칩 타이밍 테스트와 같은 다양한 분야에 널리 사용된다. TDC의 목적은 시간정보를 디지털 정보로 추출하는 것인데, 구체적으로는 시간 간격으로 정보를 추출하는 것이다. 일반적으로 TDC는 크게 아날로그 방식과 디지털 방식이 있는데, 본 발명에서는 디지털방식의 TDC를 제안한다. 디지털 방식의 TDC는 아날로그 방식보다 오버헤드 및 설계 복잡성에 대해 제한이 적다. 하지만 디지털 방식은 클럭에 의한 성능의 제한과 고해상도 및 저전력 소비에서의 어플리케이션을 제한한다. 디지털 방식의 TDC의 측정방법은 기존에 연구들에서 보면, 제한된 지연 단(buffer)의 개수를 지연요소들의 합으로 나눔으로써 해상도를 결정한다. 이를 위해 더 적은 전력을 사용하는 방법, 더 적은 집적도를 나타내기 위한 방법 등 여러 연구가 진행되어왔다. 하지만 이러한 연구들은 단일 단계에서 단(Line)을 늘리는 것으로는 신뢰성에 문제가 발생하였다. 그래서 신뢰성을 높이기 위해 여러 단계(stage)를 만드는 연구가 진행되고 있다.Time-to-Digital Converter (TDC) is widely used in a variety of applications, such as PWM-based ADCs, PLLs, jitter and clock skew measurements, and on-chip timing tests. The purpose of TDC is to extract time information as digital information, specifically to extract information at time intervals. In general, TDC is largely divided into an analog type and a digital type, and the present invention proposes a digital type TDC. The digital TDC has fewer limitations on overhead and design complexity than the analog method. However, the digital method limits the performance by the clock and the application in high resolution and low power consumption. As for the measurement method of digital TDC, as seen in previous studies, the resolution is determined by dividing the number of limited delay buffers by the sum of delay elements. To this end, a number of studies have been conducted, such as a method of using less power and a method of indicating less integration. However, in these studies, increasing the line in a single step caused a problem in reliability. Therefore, research is being conducted to create several stages to increase reliability.

이하, 일반적인 VDL(Vernier Delay Line) TDC에 대해 설명하도록 한다. Vernier TDC는 도 1a에 도시된 바와 같은 회로를 가지고 있다. VDL TDC는 지연 시간이 다른 두 개의 지연 선(buffer)을 이용한다. 그리고 1bit당 두 개의 버퍼와 D 플립플롭(D Flip-Flop)이 필요하다. 도 1b를 참조하면, 일반적인 VDL TDC는 처음에 CLK 신호와 REF 신호의 전도(Transition)의 타이밍(timing)이 다르게 인가된다(예: 항상 REF 신호는 CLK 신호보다 앞선 신호가 들어오는 것으로 가정한다). 이때, 버퍼 1(τ1)의 지연 시간은 버퍼 2(τ2)의 지연 시간보다 약간 더 크다. CLK 신호의 버퍼와 REF 신호의 버퍼를 통과한 신호들이 여러 개의 버퍼를 통과한다. 도 1b와 같이 신호들이 통과하는 각 버퍼는 타이밍 간격이 (τ1-τ2) 근사치를 나타낸다. 샘플 Bit값이 1에서 0으로 전이될 때 값을 저장한다. 제어부(Controller)에서는 전체지연시간(ΔT)에서 샘플(τ1-τ2)들의 개수를 나눠서 분해능을 생성한다. TDC는 Vernier delay line을 이용함으로써, 저전력으로 높은 분해능을 구현할 수 있다. 하지만, 버니어 딜레이 라인의 리셋 타임이 측정시간보다 크다. 즉, VDL TDC는 다음 측정 신호가 지연선(delay line)에서 전파되기 시작하여 이전 측정 이벤트가 계속 전파될 수 있다는 단점을 가지고 있다.Hereinafter, a general VDL (Vernier Delay Line) TDC will be described. The Vernier TDC has a circuit as shown in Fig. 1A. VDL TDC uses two delay lines (buffers) with different delay times. In addition, two buffers and a D flip-flop are required per bit. Referring to FIG. 1B, in the general VDL TDC, the timing of transition of the CLK signal and the REF signal is initially applied differently (eg, it is assumed that a signal prior to the CLK signal always comes in the REF signal). At this time, the delay time of buffer 1 (τ1) is slightly larger than that of buffer 2 (τ2). Signals that have passed through the buffer of the CLK signal and the buffer of the REF signal pass through several buffers. As shown in FIG. 1B, each buffer through which signals pass has an approximate timing interval of (τ1-τ2). Save the value when the sample bit value transitions from 1 to 0. The controller generates a resolution by dividing the number of samples (τ1-τ2) by the total delay time (ΔT). TDC can realize high resolution with low power by using Vernier delay line. However, the reset time of the vernier delay line is greater than the measurement time. That is, the VDL TDC has a disadvantage in that the next measurement signal starts to propagate in the delay line, and the previous measurement event can continue to propagate.

이하, 일반적인 SAR(Successive-Approximation Register) TDC에 대해 설명하도록 한다. SAR TDC의 구조는 도 2a와 같이 구성된다. SAR TDC의 구조는 여러 개의 버퍼(buffer)와 MUX와 하나의 D 플립플롭으로 구성된다. SAR TDC의 동작설명을 하면, 외부 핀으로부터 들어온 신호가 Delay unit을 거쳐 SAR 버퍼로 인가된다. 이렇게 들어온 신호는 제어부(Controller)에서 MUX의 3bit으로 신호를 인가하여 S1 ~ S8을 선택하면 신호가 MUX로 들어오게 된다. 이때, 도 2b와 같이 일반적으로 중간인 S4를 선택하고, S4보다 낮은 값이나 높은 값을 선택한다. 만약 높은 값을 선택했다면, 도 2c와 같이 S5, S6, S7, S8중, 중간인 S6 선택해서 전도(Transition)가 일어나는지 확인한다. 그래도 판단이 되지 않을 때, 도 2d와 같이 S5를 선택하여 전도를 확인한다. 이러한 반복을 통해, 지연된 CLK 신호와 REF 신호의 근사치를 D 플립플롭에서 비교하고, 몇 번째 버퍼에서 근사치를 가지는가를 제어부(Controller)에 저장한다. 제어부(Controller)는 이 값을 판단하여 delay unit에 전달해서 지연을 조절한다.Hereinafter, a general SAR (Successive-Approximation Register) TDC will be described. The structure of the SAR TDC is configured as shown in FIG. 2A. The structure of SAR TDC consists of several buffers, MUX and one D flip-flop. When explaining the operation of SAR TDC, the signal from the external pin is applied to the SAR buffer through the delay unit. As for the received signal, when the controller applies a signal to 3 bits of the MUX and selects S1 to S8, the signal comes into the MUX. In this case, as shown in FIG. 2B, S4, which is generally the middle, is selected, and a value lower or higher than S4 is selected. If a high value is selected, select S6, which is the middle, among S5, S6, S7, and S8 as shown in FIG. 2C and check whether a transition occurs. When the judgment is still not made, check the conduction by selecting S5 as shown in FIG. 2D. Through this repetition, the approximate values of the delayed CLK signal and the REF signal are compared in the D flip-flop, and the approximate value is stored in the controller in the number of buffers. The controller determines this value and transmits it to the delay unit to adjust the delay.

본 발명은 다른 타이밍으로 들어오는 신호들을 서로 다른 두 단계의 측정 회로부 각각을 통해 측정하여 신호의 시간 지연을 세밀한 해상도로 측정할 수 있는 반도체 테스트를 위한 신호 지연 측정 장치 및 그를 이용한 테스트 장치를 제공하는 데 주된 목적이 있다.The present invention provides a signal delay measurement device for semiconductor testing and a test device using the same, capable of measuring signal time delays with fine resolution by measuring signals coming at different timings through each of the measuring circuit units of two different steps. It has a main purpose.

본 발명의 일 측면에 의하면, 상기 목적을 달성하기 위한 신호 지연 측정 장치는, 서로 다른 타이밍으로 제1 신호 및 제2 신호를 입력 받고, 시간 지연이 발생한 신호에 대한 제1 측정을 수행하여 제1 측정 결과를 출력하는 제1 측정 회로부; 상기 제1 측정 결과에 근거하여 출력된 제1 출력 신호 및 제2 출력 신호를 입력 받고, 상기 제1 출력 신호 및 상기 제2 출력 신호에 대한 제2 측정을 수행하여 제2 측정 결과를 출력하는 제2 측정 회로부; 및 상기 제1 측정 회로부 및 상기 제2 측정 회로부와 연동하며, 상기 제1 측정 결과를 기반으로 상기 제1 출력 신호 및 상기 제2 출력 신호가 상기 제2 측정 회로부로 전달되도록 제어하고, 상기 제2 측정 결과를 기반으로 지연 측정값을 산출하는 제어부를 포함할 수 있다. According to an aspect of the present invention, a signal delay measurement apparatus for achieving the above object receives a first signal and a second signal at different timings, and performs a first measurement on a signal in which a time delay has occurred. A first measurement circuit unit outputting a measurement result; A second measurement result is output by receiving a first output signal and a second output signal output based on the first measurement result, and performing a second measurement on the first output signal and the second output signal. 2 measuring circuit part; And interlocking with the first measurement circuit unit and the second measurement circuit unit, and controlling the first output signal and the second output signal to be transmitted to the second measurement circuit unit based on the first measurement result, and the second It may include a control unit that calculates the delay measurement value based on the measurement result.

또한, 본 발명의 다른 측면에 의하면, 상기 목적을 달성하기 위한 반도체 테스트 장치는, 복수의 테스트 신호를 발생하는 자동 테스트 장비; 반도체와 연동하기 위한 복수의 핀을 포함하는 DUT(Device Under Test); 및 상기 자동 테스트 장비 및 DUT 사이에 위치하며, 서로 다른 타이밍으로 상기 테스트 신호에 포함된 제1 신호 및 제2 신호를 입력 받고, 시간 지연이 발생한 신호에 대한 제1 측정을 수행하여 제1 측정 결과를 출력하는 제1 측정 회로부와 상기 제1 측정 결과에 근거하여 출력된 제1 출력 신호 및 제2 출력 신호를 입력 받고, 상기 제1 출력 신호 및 상기 제2 출력 신호에 대한 제2 측정을 수행하여 제2 측정 결과를 출력하는 제2 측정 회로부 및 상기 제1 측정 회로부 및 상기 제2 측정 회로부와 연동하며, 상기 제1 측정 결과를 기반으로 상기 제1 출력 신호 및 상기 제2 출력 신호가 상기 제2 측정 회로부로 전달되도록 제어하고, 상기 제2 측정 결과를 기반으로 지연 측정값을 산출하는 제어부를 포함하는 신호 지연 측정 장치를 포함하는 BOST(Built-Out Self Test) 보드를 포함할 수 있다. In addition, according to another aspect of the present invention, a semiconductor test apparatus for achieving the above object includes: an automatic test equipment for generating a plurality of test signals; A device under test (DUT) including a plurality of pins for interworking with a semiconductor; And located between the automatic test equipment and the DUT, receiving the first signal and the second signal included in the test signal at different timings, and performing a first measurement on the signal with a time delay, and the first measurement result By receiving a first measurement circuit unit for outputting and receiving a first output signal and a second output signal output based on the first measurement result, and performing a second measurement on the first output signal and the second output signal A second measurement circuit unit that outputs a second measurement result and interlocks with the first measurement circuit unit and the second measurement circuit unit, and the first output signal and the second output signal are applied to the second measurement result based on the first measurement result. It may include a built-out self test (BOST) board including a signal delay measurement device including a control unit that controls to be transmitted to the measurement circuit unit and calculates a delay measurement value based on the second measurement result.

이상에서 설명한 바와 같이, 본 발명은 제안된 신호 측정 장치를 이용함에 따라 일반적인 TDC 회로와 비교해 적은 클럭을 이용해 신호 지연을 측정할 수 있어 측정 시간이 짧고, 전력소모가 적은 장점이 있다. As described above, according to the present invention, as the proposed signal measuring device is used, a signal delay can be measured using a smaller clock compared to a general TDC circuit, so that the measurement time is short and power consumption is reduced.

또한, 본 발명은 제안된 신호 측정 장치를 이용함에 따라 VDL-VDL방식을 이용한 회로보다 플립플롭의 개수를 적게 가지고 있기 때문에 고집적도에 유리한 효과가 있다. In addition, the present invention has an advantage in high degree of integration because the proposed signal measuring device has a smaller number of flip-flops than a circuit using the VDL-VDL method.

또한, 본 발명은 제안된 신호 측정 장치를 이용함에 따라 일반적인 단일 SAR 방식이나 VDL 방식보다 더욱 정밀한 시간 지연 보정을 수행할 수 있는 효과가 있으며, 다수의 SAR방식보다 전력 소모가 적고, 다수의 VDL방식보다 전체적인 테스트 시간을 줄일 수 있는 효과가 있다. In addition, the present invention has the effect of performing more precise time delay correction than a general single SAR method or VDL method by using the proposed signal measuring device, and has less power consumption than a plurality of SAR methods, and a plurality of VDL methods There is an effect that can reduce the overall test time.

도 1a 및 도 1b는 종래의 버니어 지연단 기반의 시간-디지털 변환기를 개략적으로 나타낸 도면이다.
도 2a 내지 도 2d는 종래의 축차 비교 레지스터 기반의 시간-디지털 변환기를 개략적으로 나타낸 도면이다.
도 3은 본 발명의 실시예에 따른 신호 지연 측정 장치를 개략적으로 나타낸 블록 구성도이다.
도 4는 본 발명의 실시예에 따른 신호 지연 측정 장치에 포함된 회로부를 나타낸 도면이다.
도 5는 본 발명의 실시예에 따른 신호 지연 측정 장치의 제1 측정 회로부를 나타낸 도면이다.
도 6a 내지 도 6c는 본 발명의 실시예에 따른 제1 측정 회로부의 측정 동작을 설명하기 위한 도면이다.
도 7은 본 발명의 실시예에 따른 신호 지연 측정 장치의 제2 측정 회로부를 나타낸 도면이다.
도 8은 본 발명의 실시예에 따른 제2 측정 회로부의 측정 동작을 설명하기 위한 도면이다.
도 9는 본 발명의 실시예에 따른 신호 지연 측정 장치의 측정 결과를 나타낸 예시도이다.
도 10은 본 발명의 실시예에 따른 반도체 테스트 장치를 나타낸 블록 구성도이다. 1A and 1B are diagrams schematically illustrating a time-to-digital converter based on a conventional vernier delay stage.
2A to 2D are diagrams schematically illustrating a time-to-digital converter based on a conventional sequential comparison register.
3 is a block diagram schematically showing a signal delay measurement apparatus according to an embodiment of the present invention.
4 is a diagram illustrating a circuit part included in a signal delay measuring apparatus according to an embodiment of the present invention.
5 is a diagram illustrating a first measurement circuit of an apparatus for measuring signal delay according to an embodiment of the present invention.
6A to 6C are views for explaining a measurement operation of a first measurement circuit unit according to an exemplary embodiment of the present invention.
7 is a view showing a second measurement circuit of the signal delay measurement apparatus according to an embodiment of the present invention.
8 is a diagram for describing a measurement operation of a second measurement circuit unit according to an embodiment of the present invention.
9 is an exemplary view showing a measurement result of a signal delay measuring apparatus according to an embodiment of the present invention.
10 is a block diagram illustrating a semiconductor test apparatus according to an embodiment of the present invention.

이하, 본 발명의 바람직한 실시예를 첨부된 도면들을 참조하여 상세히 설명한다. 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략한다. 또한, 이하에서 본 발명의 바람직한 실시예를 설명할 것이나, 본 발명의 기술적 사상은 이에 한정하거나 제한되지 않고 당업자에 의해 변형되어 다양하게 실시될 수 있음은 물론이다. 이하에서는 도면들을 참조하여 본 발명에서 제안하는 반도체 테스트를 위한 신호 지연 측정 장치 및 그를 이용한 테스트 장치에 대해 자세하게 설명하기로 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. In describing the present invention, when it is determined that a detailed description of a related known configuration or function may obscure the subject matter of the present invention, a detailed description thereof will be omitted. In addition, a preferred embodiment of the present invention will be described below, but the technical idea of the present invention is not limited thereto or is not limited thereto, and may be modified and variously implemented by a person skilled in the art. Hereinafter, a signal delay measuring apparatus for a semiconductor test proposed by the present invention and a test apparatus using the same will be described in detail with reference to the drawings.

도 3은 본 발명의 실시예에 따른 신호 지연 측정 장치를 개략적으로 나타낸 블록 구성도이다. 3 is a block diagram schematically showing a signal delay measurement apparatus according to an embodiment of the present invention.

본 실시예에 따른 신호 지연 측정 장치(300)는 제1 측정 회로부(310), 제어부(320) 및 제2 측정 회로부(330)를 포함한다. 신호 지연 측정 장치(300)는 반도체 테스트 장치에 포함된 장치일 수 있으나 반드시 이에 한정되는 것은 아니며, 반도체 테스트 장치와 별도의 장치로 구현될 수도 있다. The signal delay measurement apparatus 300 according to the present embodiment includes a first measurement circuit unit 310, a control unit 320, and a second measurement circuit unit 330. The signal delay measurement device 300 may be a device included in a semiconductor test device, but is not limited thereto, and may be implemented as a device separate from the semiconductor test device.

본 실시예에 따른 신호 지연 측정 장치(300)는 SAR(Successive-Approximation Register) TDC 방식과 VDL(Vernier Delay Line) TDC 방식을 결합하여 신호의 지연을 측정하는 장치로써, 16 bit의 신호에 대한 신호 지연을 측정할 수 있는 회로를 포함할 수 있다.The signal delay measurement apparatus 300 according to the present embodiment is a device that measures the delay of a signal by combining a Successive-Approximation Register (SAR) TDC method and a Verier Delay Line (VDL) TDC method. It may include a circuit capable of measuring the delay.

제1 측정 회로부(310)는 입력되는 신호에 대한 제1 측정을 수행한다. The first measurement circuit unit 310 performs a first measurement on an input signal.

제1 측정 회로부(310)는 제1 신호(이하, CLK 신호로 기재) 및 제2 신호(이하, REF 신호로 기재)를 입력 받는다. 여기서, CLK 신호 및 REF 신호는 서로 다른 타이밍으로 입력된다. The first measurement circuit unit 310 receives a first signal (hereinafter referred to as a CLK signal) and a second signal (hereinafter referred to as a REF signal). Here, the CLK signal and the REF signal are input at different timings.

제1 측정 회로부(310)는 SAR TDC 방식을 기반으로 신호의 시간 지연이 발생한 부분을 1 차적으로 측정(제1 측정)하며, 제1 측정 결과는 제어부(320)로 전달된다. The first measurement circuit unit 310 primarily measures (first measurement) a portion in which a time delay of the signal occurs based on the SAR TDC method, and the first measurement result is transmitted to the controller 320.

제1 측정 회로부(310)는 제어부(320)의 제어신호(0 신호)에 따라 CLK 신호 및 REF 신호에 대한 측정을 반복할 수 있다. 한편, 제1 측정 회로부(310)는 제어부(320)의 제어신호(1 신호)에 따라 제1 측정이 완료된 제1 출력신호(제1 측정이 완료된 CLK 신호) 및 제2 출력 신호(제어신호에 의해 출력된 REF 신호)를 제2 측정 회로부(330)로 전달한다. 제1 측정 회로부(310)의 동작 및 구성은 도 3 및 도 5에서 자세히 설명하도록 한다. The first measurement circuit unit 310 may repeat measurement of the CLK signal and the REF signal according to the control signal (signal 0) of the controller 320. On the other hand, the first measurement circuit unit 310 is in accordance with the control signal (1 signal) of the control unit 320, the first output signal (the CLK signal for which the first measurement is completed) and the second output signal (control signal) The REF signal outputted by the method) is transmitted to the second measurement circuit unit 330. The operation and configuration of the first measurement circuit unit 310 will be described in detail with reference to FIGS. 3 and 5.

제어부(320)는 신호 지연 측정 장치(300)의 전반적인 동작을 제어한다. The controller 320 controls the overall operation of the signal delay measurement apparatus 300.

본 실시예에 따른 제어부(320)는 제1 측정 회로부(310) 및 제2 측정 회로부(330)와 연동하며, 제1 측정 회로부(310)의 제1 측정 동작과 제2 측정 회로부(330)의 제2 측정 동작 각각을 제어한다. The control unit 320 according to the present embodiment is interlocked with the first measurement circuit unit 310 and the second measurement circuit unit 330, and the first measurement operation of the first measurement circuit unit 310 and the second measurement circuit unit 330 Controls each of the second measurement operations.

제어부(320)는 제1 측정 회로부(310)로부터 제1 측정 결과를 입력 받고, 제1 측정이 완료된 것으로 판단되면 제어신호를 제1 측정 회로부(310)로 전달한다. 제1 측정 회로부(310)는 제어신호에 근거하여 제1 출력 신호 및 제2 출력 신호를 제2 측정 회로부(330)로 전달하여 제2 측정이 수행되도록 한다. The control unit 320 receives the first measurement result from the first measurement circuit unit 310, and when it is determined that the first measurement is completed, transmits a control signal to the first measurement circuit unit 310. The first measurement circuit unit 310 transmits the first output signal and the second output signal to the second measurement circuit unit 330 based on the control signal so that the second measurement is performed.

제어부(320)는 제2 측정 회로부(330)로부터 제어신호에 따라 제1 출력 신호 및 제2 출력 신호를 이용하여 측정된 제2 측정 결과를 입력받고, 제2 측정 결과를 기반으로 지연 측정값을 산출한다. 제어부(320)는 산출된 지연 측정값을 지연 유닛(delay unit)에 전달하여 반도체 테스트를 위한 신호 간의 지연이 조절되도록 한다. The control unit 320 receives the second measurement result measured using the first output signal and the second output signal according to the control signal from the second measurement circuit unit 330, and calculates a delay measurement value based on the second measurement result. Calculate. The control unit 320 transmits the calculated delay measurement value to a delay unit so that the delay between signals for semiconductor testing is adjusted.

제2 측정 회로부(330)는 제1 측정 회로부(310)에서 출력된 제1 출력 신호 및 제2 출력 신호를 입력으로 제2 측정을 수행한다. The second measurement circuit unit 330 performs a second measurement by receiving the first output signal and the second output signal output from the first measurement circuit unit 310 as inputs.

제2 측정 회로부(330)로 입력된 제1 출력 신호 및 제2 출력 신호는 서로 다른 타이밍을 가진다. The first output signal and the second output signal input to the second measurement circuit unit 330 have different timings.

제2 측정 회로부(330)는 VDL TDC 방식을 기반으로 신호의 시간 지연이 발생한 부분을 2 차적으로 측정(제2 측정)하며, 제2 측정 결과는 제어부(320)로 전달된다. 제2 측정 회로부(330)의 동작 및 구성은 도 3 및 도 7에서 자세히 설명하도록 한다.The second measurement circuit unit 330 secondly measures (second measurement) a portion in which the time delay of the signal occurs based on the VDL TDC method, and the second measurement result is transmitted to the controller 320. The operation and configuration of the second measurement circuit unit 330 will be described in detail with reference to FIGS. 3 and 7.

도 4는 본 발명의 실시예에 따른 신호 지연 측정 장치에 포함된 회로부를 나타낸 도면이다. 4 is a diagram illustrating a circuit part included in a signal delay measuring apparatus according to an embodiment of the present invention.

도 4를 참고하면, 본 실시예에 따른 신호 지연 측정 장치(100)는 SAR TDC 방식과 VDL TDC 방식을 결합하여 신호의 지연을 측정하는 장치이다. 신호 지연 측정 장치(100)는 종래의 회로보다 D 플립플롭의 수를 줄이고, 시간 분해능을 높이기 위해 두 단계의 측정 회로부를 포함하여 구성된다. Referring to FIG. 4, the signal delay measurement apparatus 100 according to the present embodiment is a device that measures signal delay by combining the SAR TDC method and the VDL TDC method. The signal delay measurement apparatus 100 is configured to include a two-stage measurement circuit unit in order to reduce the number of D flip-flops and increase time resolution compared to a conventional circuit.

신호 지연 측정 장치(100)의 첫 번째 단계는 제1 측정 회로부(310)로 구성된다. 제1 측정 회로부(310)는 코스 라인(Coarse line)으로써 SAR TDC를 기반으로 구성된다. 제1 측정 회로부(310)에서는 SAR TDC 방식을 기반으로 시간 지연에 대한 제1 측정을 수행한다. 제1 측정에 대한 제1 측정결과는 Dout1값으로서 제어부(320)로 전달되고, Dout1값에는 오차 범위(하나의 버퍼 지연 미만)에 대한 잔류 시간 지연이 존재한다. The first step of the signal delay measurement apparatus 100 is composed of a first measurement circuit unit 310. The first measurement circuit unit 310 is configured based on the SAR TDC as a coarse line. The first measurement circuit unit 310 performs a first measurement of a time delay based on the SAR TDC method. The first measurement result for the first measurement is transmitted to the control unit 320 as a value of Dout1, and there is a residual time delay for an error range (less than one buffer delay) in the value of Dout1.

신호 지연 측정 장치(100)의 두 번째 단계는 제2 측정 회로부(330)로 구성된다. 제2 측정 회로부(330)는 파인 라인(Fine Line)으로써 VDL TDC를 기반으로 구성된다. The second step of the signal delay measurement apparatus 100 is configured with a second measurement circuit unit 330. The second measurement circuit unit 330 is a fine line and is configured based on VDL TDC.

제2 측정 회로부(330)에서는 VDL TDC 방식을 기반으로 시간 지연에 대한 제2 측정을 수행한다. 제2 측정에 대한 제2 측정결과는 Dout2값으로서 제어부(320)로 전달되어, 반도체 테스트를 위한 신호 간의 지연이 조절되도록 한다.The second measurement circuit unit 330 performs a second measurement on the time delay based on the VDL TDC method. The second measurement result for the second measurement is transmitted to the control unit 320 as a Dout2 value, so that a delay between signals for semiconductor testing is adjusted.

신호 지연 측정 장치(100)의 첫 번째 단계는 대략적인 시간을 측정하는 Coarse time measurement 부분으로 시간을 측정하고, 두 번째 단계는 Fine time measurement으로 미세한 시간을 측정한다. 이와 같이, 신호 지연 측정 장치(100)는 SAR 기반의 회로와 VDL 기반의 회로를 연결한 2 단계의 SAR-VDL TDC 회로를 포함한다. The first step of the signal delay measuring apparatus 100 measures time with a coarse time measurement part measuring an approximate time, and the second step measures a minute time with a fine time measurement. In this way, the signal delay measurement apparatus 100 includes a two-stage SAR-VDL TDC circuit connecting the SAR-based circuit and the VDL-based circuit.

제1 측정 회로부(310)에서는 CLK으로 들어온 CLK 신호와 REF 신호의 근사치일 때를 찾고, 제1 측정 결과값(Dout1) 데이터를 제어부(320)로 전달한다. 제어부(320)는 제1 측정 결과값(Dout1)에 근거하여 시간 지연이 측정되면, 제1 측정 회로부(310)의 제1 DMUX(316) 및 제2 DMUX(317)로 제어신호(로직값 1)을 전송한다. The first measurement circuit unit 310 searches for an approximate value of the CLK signal and the REF signal that has entered the CLK, and transmits the first measurement result value Dout1 data to the control unit 320. When the time delay is measured based on the first measurement result value Dout1, the control unit 320 sends a control signal (logic value 1) to the first DMUX 316 and the second DMUX 317 of the first measurement circuit unit 310. ).

제1 측정 회로부(310)는 제어신호(로직값 1)에 근거하여 제1 측정 회로부(310)를 지난 제1 출력 신호(CLK 신호)와 제2 출력 신호(REF 신호)를 제2 측정 회로부(330)로 전달한다. The first measurement circuit unit 310 applies a first output signal (CLK signal) and a second output signal (REF signal) passing through the first measurement circuit unit 310 based on a control signal (logic value 1) to a second measurement circuit unit ( 330).

제2 측정 회로부(330)는 제1 출력 신호 및 제2 출력 신호를 VDL TDC 회로의 입력으로 시간 지연을 측정하여 D1 ~ D8까지의 출력에 해당하는 제2 측정 결과값(Dout2)을 인코더(338)에 저장한다. 제2 측정 회로부(330)는 인코더(338)에 저장된 제2 측정 결과값(Dout2)을 제어부(320)로 전달한다. The second measurement circuit unit 330 measures a time delay using the first output signal and the second output signal as inputs of the VDL TDC circuit, and converts the second measurement result value Dout2 corresponding to the output from D1 to D8 to the encoder 338 ). The second measurement circuit unit 330 transmits the second measurement result value Dout2 stored in the encoder 338 to the control unit 320.

제어부(320)에서는 제1 측정 회로부(310)의 Coarse Stage와 제2 측정 회로부(330)의 Fine Stage의 지연 측정값을 판단하여 Delay unit에 전달하여, CLK의 신호 지연을 조절한다.The control unit 320 determines the delay measurement values of the coarse stage of the first measurement circuit unit 310 and the fine stage of the second measurement circuit unit 330 and transmits them to the delay unit to adjust the signal delay of the CLK.

도 5는 본 발명의 실시예에 따른 신호 지연 측정 장치의 제1 측정 회로부를 나타낸 도면이다.5 is a diagram illustrating a first measurement circuit of an apparatus for measuring signal delay according to an embodiment of the present invention.

신호 지연 측정 장치(100)의 제1 측정 회로부(310)는 코스 라인(Coarse line)으로써 SAR TDC를 기반으로 구성된다. 제1 측정 회로부(310)에서는 SAR TDC 방식을 기반으로 시간 지연에 대한 제1 측정을 수행한다. 제1 측정에 대한 제1 측정결과는 Dout1값으로서 제어부(320)로 전달되고, Dout1값에는 오차 범위(하나의 버퍼 지연 미만)에 대한 잔류 시간 지연이 존재한다. The first measurement circuit part 310 of the signal delay measurement apparatus 100 is configured based on the SAR TDC as a coarse line. The first measurement circuit unit 310 performs a first measurement of a time delay based on the SAR TDC method. The first measurement result for the first measurement is transmitted to the control unit 320 as a value of Dout1, and there is a residual time delay for an error range (less than one buffer delay) in the value of Dout1.

제1 측정 회로부(310)는 서로 다른 타이밍으로 제1 신호 및 제2 신호를 입력 받고, 시간 지연이 발생한 신호에 대한 제1 측정을 수행하여 제1 측정 결과를 출력한다. The first measurement circuit unit 310 receives a first signal and a second signal at different timings, performs a first measurement on a signal having a time delay, and outputs a first measurement result.

제1 측정 회로부(310)와 연동하는 제어부(320)는 제1 측정 결과를 기반으로 제1 출력 신호 및 제2 출력 신호가 제1 측정 회로부(310)에서 제2 측정 회로부(330)로 전달되도록 제어한다. 즉, 제어부(320)는 제1 측정 결과를 입력 받고, 제1 측정 결과에 근거하여 제2 측정 회로부(330)의 제2 측정을 수행하기 위한 제어신호를 제1 측정 회로부(310)로 전달하여 제1 출력 신호 및 제2 출력 신호가 제2 측정 회로부(330)로 전달되도록 한다. The control unit 320 interlocking with the first measurement circuit unit 310 allows the first output signal and the second output signal to be transmitted from the first measurement circuit unit 310 to the second measurement circuit unit 330 based on the first measurement result. Control. That is, the control unit 320 receives the first measurement result and transmits a control signal for performing the second measurement of the second measurement circuit unit 330 to the first measurement circuit unit 310 based on the first measurement result. The first output signal and the second output signal are transmitted to the second measurement circuit unit 330.

본 실시예에 따른 제1 측정 회로부(310)는 제1 버퍼부(312), MUX(314), 제1 DMUX(316), 제2 DMUX(317) 및 제1 D 플립플롭부(318)을 포함한다. 도 5의 제1 측정 회로부(310)는 일 실시예에 따른 것으로서, 도 5에 도시된 모든 구성이 필수 구성요소는 아니며, 다른 실시예에서 제1 측정 회로부(310)에 포함된 일부 구성이 추가, 변경 또는 삭제될 수 있다. The first measurement circuit unit 310 according to the present embodiment includes a first buffer unit 312, a MUX 314, a first DMUX 316, a second DMUX 317, and a first D flip-flop unit 318. Include. The first measurement circuit unit 310 of FIG. 5 is according to an embodiment, and not all the components shown in FIG. 5 are essential components, and some components included in the first measurement circuit unit 310 in other embodiments are added. , May be changed or deleted.

제1 측정 회로부(310)는 제1 버퍼부(312), MUX(314) 및 제1 DMUX(316)를 통해 출력된 출력값과 제2 DMUX(317)를 통해 출력된 출력값을 기반으로 제1 측정 결과를 출력한다. The first measurement circuit unit 310 performs a first measurement based on the output value output through the first buffer unit 312, the MUX 314, and the first DMUX 316 and the output value output through the second DMUX 317. Print the result.

구체적으로, 제1 측정 회로부(310)는 복수의 버퍼를 포함하는 제1 버퍼부(312)를 통과한 신호 중 적어도 하나의 제1 신호를 선택하여 MUX(314)를 통해 제1 DMUX(316)에 전달하여 제1 D 플립플롭부(318)의 입력이 되도록 한다. 제1 D 플립플롭부(318)는 선택된 제1 신호와 제2 신호를 입력으로 제2 신호가 0 에서 1 로 전도(Transition)되면, 제1 측정결과를 제어부(320)로 전달한다. Specifically, the first measurement circuit unit 310 selects at least one first signal from among the signals passed through the first buffer unit 312 including a plurality of buffers, and the first DMUX 316 through the MUX 314 Is transmitted to the first D flip-flop unit 318 to be input. The first D flip-flop unit 318 transmits the first measurement result to the controller 320 when the second signal transitions from 0 to 1 by inputting the selected first signal and the second signal.

제1 측정 회로부(310)와 연동하는 제어부(320)는 제1 측정 결과에 근거하여 시간 지연이 발생한 것으로 판단된 경우, 제2 측정을 수행하기 위한 제어신호(1 값)를 제1 DMUX(316) 및 제2 DMUX(317)로 전달한다. When it is determined that the time delay has occurred based on the first measurement result, the control unit 320 interworking with the first measurement circuit unit 310 sends a control signal (1 value) for performing the second measurement to the first DMUX 316 ) And the second DMUX 317.

여기서, 제1 측정 회로부(310)는 제1 DMUX(316)의 제1 출력 신호와 제2 DMUX(317)의 제2 출력 신호 각각을 제2 측정 회로부(330)의 입력으로 전달한다. Here, the first measurement circuit unit 310 transmits each of the first output signal of the first DMUX 316 and the second output signal of the second DMUX 317 to an input of the second measurement circuit unit 330.

도 6a 내지 도 6c는 본 발명의 실시예에 따른 제1 측정 회로부의 측정 동작을 설명하기 위한 도면이다. 6A to 6C are views for explaining a measurement operation of a first measurement circuit unit according to an exemplary embodiment of the present invention.

이하, 신호 지연 측정 장치(300)의 제1 측정 회로부(310)의 제1 측정 동작에 대해 설명하도록 한다. Hereinafter, a first measurement operation of the first measurement circuit unit 310 of the signal delay measurement apparatus 300 will be described.

(a) 제1 측정 회로부(310)는 제1 신호(CLK 신호) 및 제2 신호(REF 신호)를 입력 받는다. 여기서, CLK 신호 및 REF 신호는 서로 다른 타이밍으로 입력된다.(a) The first measurement circuit unit 310 receives a first signal (CLK signal) and a second signal (REF signal). Here, the CLK signal and the REF signal are input at different timings.

(b) 제1 측정 회로부(310)에서는 복수의 버퍼를 포함하는 제1 버퍼부(312)를 지난 신호 중 중간 신호에 해당하는 제1 신호를 MUX(314)에서 선택한다. 예를 들어, 도 6a를 참고하면, 제1 측정 회로부(310)에서는 0 번째 내지 7 번째 버퍼를 지난 신호 중 중간 신호인 4 번째 버퍼를 지난 제1 신호를 MUX(314)에서 선택을 한다.(b) The first measurement circuit unit 310 selects, by the MUX 314, a first signal corresponding to an intermediate signal among signals that have passed through the first buffer unit 312 including a plurality of buffers. For example, referring to FIG. 6A, the first measurement circuit unit 310 selects a first signal that has passed through the 4th buffer, which is an intermediate signal, from among the signals that have passed through the 0th to 7th buffers in the MUX 314.

(c) MUX(314)의 출력은 제1 DMUX(316)로 전달되며, 제1 DMUX(316)에서는 스위치처럼 MUX(314)의 출력으로 들어온 제1 신호를 제1 D 플립플롭부(318)의 입력으로 전달한다.(c) The output of the MUX 314 is transmitted to the first DMUX 316, and in the first DMUX 316, the first signal received through the output of the MUX 314 is transferred to the first D flip-flop unit 318 like a switch. Pass as input of

(d) 제2 신호는 제2 DMUX(317)의 입력으로 전달되며, 제2 신호는 제2 DMUX(317)를 통해 제1 D 플립플롭부(318)로 전달된다. (d) The second signal is transmitted to the input of the second DMUX 317, and the second signal is transmitted to the first D flip-flop unit 318 through the second DMUX 317.

(e) 제1 D 플립플롭부(318)에서 제2 신호가 0 에서 1 로 전도(Transition)되면, 제1 측정에 대한 제1 측정결과는 Dout1값으로서 제어부(320)로 전달된다. 여기서, 제1 측정결과인 Dout1값에는 오차 범위(하나의 버퍼 지연 미만)에 대한 잔류 시간 지연이 존재한다.(e) When the second signal transitions from 0 to 1 in the first D flip-flop unit 318, the first measurement result for the first measurement is transmitted to the controller 320 as a Dout1 value. Here, there is a residual time delay for an error range (less than one buffer delay) in the value of Dout1 as the first measurement result.

(f) 제어부(320)에서는 제1 D 플립플롭부(318)의 출력값이 1인 것을 판단하고, 기존대로 제1 DMUX(316) 및 제2 DMUX(317)에 0 값을 전달하고, 제1 측정(Coarse) 부분에 대해서만 지연 측정을 수행한다. (f) The control unit 320 determines that the output value of the first D flip-flop unit 318 is 1, transfers the value 0 to the first DMUX 316 and the second DMUX 317 as before, Delay measurement is performed only for the coarse part.

(g) 이후, 제1 측정 회로부(310)에서는 CLK과 REF로 제1 신호 및 제2 신호를 추가로 입력 받는 동작을 수행한다. 예를 들어, 제1 측정 회로부(310)는 6 번째, 5 번째 버퍼를 지난 제1 신호를 선택해서 (a) 내지 (e) 단계를 반복하여 수행하고, 제어부(320)는 제1 D 플립플롭부(318)에서 출력된 Dout1값을 판단한다 (도 6b 및 도 6c 참고). (g) Thereafter, the first measurement circuit unit 310 performs an operation of additionally receiving a first signal and a second signal through CLK and REF. For example, the first measurement circuit unit 310 selects the first signal that has passed through the 6th and 5th buffers and repeats steps (a) to (e), and the control unit 320 performs the first D flip-flop. The Dout1 value output from the unit 318 is determined (see FIGS. 6B and 6C).

(h) 제어부(320)는 특정 버퍼를 지난 제1 신호에서 신호 지연이 발생한 것으로 판단한 경우, 제1 DMUX(316) 및 제2 DMUX(317)에 1 값(제어신호)을 전달한다. 예를 들어, 제어부(320)는 5 번째 버퍼를 지난 신호에서 신호 지연이 발생한 것으로 판단하고, 제1 DMUX(316) 및 제2 DMUX(317)에 1 값(제어신호)을 전달한다.(h) When it is determined that the signal delay has occurred in the first signal that has passed the specific buffer, the control unit 320 transmits a value of 1 (control signal) to the first DMUX 316 and the second DMUX 317. For example, the control unit 320 determines that a signal delay has occurred in the signal past the fifth buffer, and transfers a value of 1 (control signal) to the first DMUX 316 and the second DMUX 317.

(i) 제1 DMUX(316) 및 제2 DMUX(317) 각각은 출력값을 제2 측정 회로부(330)로 전달한다. (i) Each of the first DMUX 316 and the second DMUX 317 transmits an output value to the second measurement circuit unit 330.

도 7은 본 발명의 실시예에 따른 신호 지연 측정 장치의 제2 측정 회로부를 나타낸 도면이다.7 is a view showing a second measurement circuit of the signal delay measurement apparatus according to an embodiment of the present invention.

신호 지연 측정 장치(100)의 제2 측정 회로부(330)는 파인 라인(Fine Line)으로써 VDL TDC를 기반으로 구성된다. 제2 측정 회로부(330)에서는 VDL TDC 방식을 기반으로 시간 지연에 대한 제2 측정을 수행한다. 제2 측정에 대한 제2 측정결과는 Dout2값으로서 제어부(320)로 전달되어, 반도체 테스트를 위한 신호 간의 지연이 조절되도록 한다.The second measurement circuit unit 330 of the signal delay measurement apparatus 100 is a fine line and is configured based on VDL TDC. The second measurement circuit unit 330 performs a second measurement on the time delay based on the VDL TDC method. The second measurement result for the second measurement is transmitted to the control unit 320 as a Dout2 value, so that a delay between signals for semiconductor testing is adjusted.

제2 측정 회로부(330)는 제1 측정 회로부(310)의 제1 측정 결과에 근거하여 출력된 제1 출력 신호 및 제2 출력 신호를 입력 받고, 제1 출력 신호 및 제2 출력 신호에 대한 제2 측정을 수행하여 제2 측정 결과를 출력한다. The second measurement circuit unit 330 receives the first output signal and the second output signal output based on the first measurement result of the first measurement circuit unit 310, and receives the first output signal and the second output signal. 2 Measure and output the second measurement result.

제2 측정 회로부(330)와 연동하는 제어부(320)는 제2 측정 결과를 입력 받고, 제2 측정 결과를 기반으로 지연 측정값을 산출한다. The control unit 320 interworking with the second measurement circuit unit 330 receives the second measurement result and calculates a delay measurement value based on the second measurement result.

본 실시예에 따른 제2 측정 회로부(330)는 제2 버퍼부(332), 제2 D 플립플롭부(334), 제3 버퍼부(336) 및 인코더(338)를 포함한다. 도 6의 제2 측정 회로부(330)는 일 실시예에 따른 것으로서, 도 6에 도시된 모든 구성이 필수 구성요소는 아니며, 다른 실시예에서 제2 측정 회로부(330)에 포함된 일부 구성이 추가, 변경 또는 삭제될 수 있다. The second measurement circuit unit 330 according to the present embodiment includes a second buffer unit 332, a second D flip-flop unit 334, a third buffer unit 336 and an encoder 338. The second measurement circuit unit 330 of FIG. 6 is according to an embodiment, and not all of the components shown in FIG. 6 are essential components, and some components included in the second measurement circuit unit 330 are added in other embodiments. , May be changed or deleted.

제2 측정 회로부(330)에서, 제2 버퍼부(332)는 제1 출력 신호를 입력 받고, 제3 버퍼부(336)는 제2 출력 신호를 입력 받는다. 제2 D 플립플롭부(334)는 제1 출력 신호 및 제2 출력 신호에 대한 제2 측정 결과를 인코더(338)로 출력한다. In the second measurement circuit unit 330, the second buffer unit 332 receives a first output signal, and the third buffer unit 336 receives a second output signal. The second D flip-flop unit 334 outputs a second measurement result of the first output signal and the second output signal to the encoder 338.

제2 측정 회로부(330)의 인코더(338)는 저장된 제2 측정 결과값을 제어부(320)로 전달한다. The encoder 338 of the second measurement circuit unit 330 transmits the stored second measurement result value to the control unit 320.

제2 측정 회로부(330)와 연동하는 제어부(320)는 제2 측정 결과값을 기반으로 신호 지연 측정 장치(300)에 포함된 버퍼의 개수를 판단하여 지연을 조정하기 위한 지연 측정값을 산출한다. 제어부(320)는 산출된 지연 측정값을 지연 유닛(delay unit)으로 전달하여 반도체 테스트를 위한 신호 간의 지연이 조절되도록 한다. The control unit 320 interworking with the second measurement circuit unit 330 determines the number of buffers included in the signal delay measurement device 300 based on the second measurement result value, and calculates a delay measurement value for adjusting the delay. . The control unit 320 transmits the calculated delay measurement value to a delay unit so that the delay between signals for semiconductor testing is adjusted.

도 8은 본 발명의 실시예에 따른 제2 측정 회로부의 측정 동작을 설명하기 위한 도면이다.8 is a diagram for describing a measurement operation of a second measurement circuit unit according to an embodiment of the present invention.

이하, 신호 지연 측정 장치(300)의 제2 측정 회로부(330)의 제2 측정 동작에 대해 설명하도록 한다. Hereinafter, a second measurement operation of the second measurement circuit unit 330 of the signal delay measurement apparatus 300 will be described.

(a) 제어부(320)는 특정 버퍼를 지난 제1 신호에서 신호 지연이 발생한 것으로 판단한 경우, 제1 DMUX(316) 및 제2 DMUX(317)에 1 값(제어신호)을 전달하고, 제1 DMUX(316) 및 제2 DMUX(317) 각각은 출력값을 제2 측정 회로부(330)로 전달한다. (a) When it is determined that the signal delay has occurred in the first signal that has passed the specific buffer, the control unit 320 transfers a value of 1 (control signal) to the first DMUX 316 and the second DMUX 317, and Each of the DMUX 316 and the second DMUX 317 transmits an output value to the second measurement circuit unit 330.

(b) 제2 측정 회로부(330)에서는 제1 DMUX(316)의 출력값(제1 출력 신호)을 제2 버퍼부(332)의 입력으로 전달 받고, 제2 DEMUX(317)의 출력값(제2 출력 신호)을 제3 버퍼부(336)의 입력으로 전달 받는다. (b) The second measurement circuit unit 330 receives the output value (the first output signal) of the first DMUX 316 as an input of the second buffer unit 332 and the output value of the second DEMUX 317 (the second An output signal) is transmitted as an input of the third buffer unit 336.

(c) 제2 측정 회로부(330)로 전달된 제1 출력 신호 및 제2 출력 신호를 VDL TDC 회로의 입력으로 시간 지연을 측정하여 D1 ~ D8까지의 D 플립플롭을 포함하는 제2 D 플립플롭부(334)의 출력에 해당하는 제2 측정 결과값(Dout2)을 인코더(338)에 저장한다. (c) A second D flip-flop including a D flip-flop from D1 to D8 by measuring a time delay using the first output signal and the second output signal delivered to the second measurement circuit unit 330 as inputs of the VDL TDC circuit. The second measurement result value Dout2 corresponding to the output of the unit 334 is stored in the encoder 338.

(d) 인코더(338)에 저장된 제2 측정 결과값(Dout2)은 제어부(320)로 전달되며, 제어부(320)는 제2 측정 결과값(Dout2)을 기반으로 제1 측정 회로부(310) 및 제2 측정 회로부(330)에 포함된 버퍼의 개수를 판단하여 지연을 조정하기 위한 지연 측정값을 산출한다. (d) The second measurement result value Dout2 stored in the encoder 338 is transferred to the controller 320, and the controller 320 includes the first measurement circuit unit 310 and the second measurement result value Dout2 based on the second measurement result value Dout2. A delay measurement value for adjusting the delay is calculated by determining the number of buffers included in the second measurement circuit unit 330.

(e) 제어부(320)는 산출된 지연 측정값을 지연 유닛(delay unit)으로 전달하여 반도체 테스트를 위한 신호 간의 지연이 조절되도록 한다.(e) The controller 320 transmits the calculated delay measurement value to a delay unit so that the delay between signals for semiconductor testing is adjusted.

도 9는 본 발명의 실시예에 따른 신호 지연 측정 장치의 측정 결과를 나타낸 예시도이다.9 is an exemplary view showing a measurement result of a signal delay measuring apparatus according to an embodiment of the present invention.

신호 지연 측정 장치(300)의 실험 결과를 나타낸 것으로서, 본 실험에서 제1 측정 회로부(310)의 각 버퍼는 80 ns의 지연 시간을 갖는 버퍼를 이용하였으며, 일반적인 SAR의 버퍼를 선택하는 방식을 이용하였다. 본 실험에서 사용한 Simulation tool은 ModelSim PE Student Edition 10.4a를 사용하였다. As showing the experimental results of the signal delay measurement device 300, each buffer of the first measurement circuit unit 310 in this experiment used a buffer having a delay time of 80 ns, and a method of selecting a buffer of a general SAR is used. I did. ModelSim PE Student Edition 10.4a was used as the simulation tool used in this experiment.

제1 측정 회로부(310)에서는 근사적으로 5 번째 CLK 신호가 5 번째에서 전이되는 것을 확인할 수 있다. 또한 제1 측정 회로부(310)의 제1 측정이 끝났을 때, 제어부(320)에서는 제1 측정 회로부(310)의 DEMUX(316, 317)로 logic 1을 인가한다. In the first measurement circuit unit 310, it can be confirmed that the fifth CLK signal is approximately transferred at the fifth time. In addition, when the first measurement of the first measurement circuit unit 310 is finished, the controller 320 applies logic 1 to the DEMUXs 316 and 317 of the first measurement circuit unit 310.

그 후, 제1 측정 회로부(310)는 제2 측정 회로부(330)로 REF 신호와 제1 측정 회로부(310)를 통과한 CLK 신호(5 번째 CLK 신호)를 전달한다. 이러한 신호가 제2 측정 회로부(330)에 인가되었을 때, 도 9와 같이, 제2 측정 회로부(330)에서는 8 bit의 Dout2로 11000000이 발생하는 것을 확인할 수 있다. 제어부(320)는 이를 통해 제2 측정 회로부(330)에서는 8 개의 버퍼 중 두 번째 버퍼를 지나서 CLK 신호가 REF 신호를 앞서는 것을 확인할 수 있다. 이를 통해 신호 지연 측정 장치(300)는 종래의 신호 지연 측정 방식보다 정밀한 측정을 할 수 있는 회로로 구현될 수 있으며, 이러한 신호 지연 측정 장치(300)를 통해 보다 정확한 반도체를 테스트 할 수 있는 반도체 테스트 장치를 구현할 수 있다. Thereafter, the first measurement circuit unit 310 transmits the REF signal and the CLK signal (the fifth CLK signal) that has passed through the first measurement circuit unit 310 to the second measurement circuit unit 330. When such a signal is applied to the second measurement circuit unit 330, as shown in FIG. 9, it can be seen that 11000000 is generated by 8 bits of Dout2 in the second measurement circuit unit 330. Through this, the control unit 320 can confirm that the CLK signal precedes the REF signal after passing through the second buffer among the eight buffers in the second measurement circuit unit 330. Through this, the signal delay measurement device 300 can be implemented as a circuit that can measure more accurately than a conventional signal delay measurement method, and a semiconductor test that can test more accurate semiconductors through the signal delay measurement device 300 The device can be implemented.

도 10은 본 발명의 실시예에 따른 반도체 테스트 장치를 나타낸 블록 구성도이다.10 is a block diagram illustrating a semiconductor test apparatus according to an embodiment of the present invention.

메모리 회로를 테스트하기 위하여 자동 테스트 장비(ATE: Automated Test Equipment)를 포함하거나, 자동 테스트 장비(ATE)와 연동하는 반도체 테스트 장치에서 BOST(Built-Out Self Test) 용으로 BOST 보드(1020)에서 DUT(Device Under Test, 1030)의 각 핀에서 신호를 줄 때, 핀에서 회로까지 각 신호가 다르게 지연되는 현상이 발생한다. DUT from the BOST board (1020) for BOST (Built-Out Self Test) in a semiconductor test device that includes an automatic test equipment (ATE) to test a memory circuit or interlocks with an automatic test equipment (ATE). When a signal is given from each pin of (Device Under Test, 1030), a phenomenon in which each signal is delayed differently from the pin to the circuit occurs.

본 발명의 반도체 테스트 장치는 이렇게 신호마다 다르게 지연이 발생하는 현상을 보정하고 타이밍을 다시 맞추기 위하여 BOST 보드(1020) 내에 신호 지연 측정 장치(300)를 포함하여 구현할 수 있다. 이러한, 반도체 테스트 장치는 Flash VDL, VDL, SAR, Arbiter등 많은 연구를 기반으로 구현할 수 있으며, 본 발명의 VDL과 SAR 방식의 장점을 이용하여 2 단계의 SAR-VDL 방식 기반의 신호 지연 측정 장치(300)를 제안한다. 본 발명에 따른 반도체 테스트 장치에 포함된 신호 지연 측정 장치(300)는 일반적인 단일 SAR 방식이나 VDL 방식보다 더욱 정밀한 보정을 할 수 있다. 또한, 본 발명에 따른 반도체 테스트 장치에 포함된 신호 지연 측정 장치(300)는 일반적인 다수의 SAR 방식보다 전력 소모가 적고, 일반적인 다수의 VDL 방식보다 전체적인 테스트 시간을 감소시킬 수 있다. The semiconductor test apparatus according to the present invention may be implemented by including the signal delay measurement device 300 in the BOST board 1020 in order to compensate for the phenomenon in which the delay occurs differently for each signal and adjust the timing again. Such a semiconductor test device can be implemented based on a number of studies such as Flash VDL, VDL, SAR, and Arbiter, and using the advantages of the VDL and SAR methods of the present invention, a signal delay measurement device based on the SAR-VDL method of two steps ( 300). The signal delay measurement apparatus 300 included in the semiconductor test apparatus according to the present invention can perform more precise correction than a general single SAR method or a VDL method. In addition, the signal delay measurement apparatus 300 included in the semiconductor test apparatus according to the present invention consumes less power than a plurality of general SAR methods, and may reduce an overall test time compared to a general plurality of VDL methods.

도 10을 참조하면, 반도체 테스트 장치는 복수의 테스트 신호를 발생하는 자동 테스트 장비(1010)와 BOST 보드(1020) 및 반도체와 연동하기 위한 복수의 핀을 포함하는 DUT(1030)를 포함할 수 있다. 여기서, BOST 보드(1020)는 자동 테스트 장비 및 DUT 사이에 위치하며, 서로 다른 타이밍으로 상기 테스트 신호에 포함된 제1 신호 및 제2 신호를 입력 받고, 시간 지연이 발생한 신호에 대한 제1 측정을 수행하여 제1 측정 결과를 출력하는 제1 측정 회로부(1022)와 상기 제1 측정 결과에 근거하여 출력된 제1 출력 신호 및 제2 출력 신호를 입력 받고, 상기 제1 출력 신호 및 상기 제2 출력 신호에 대한 제2 측정을 수행하여 제2 측정 결과를 출력하는 제2 측정 회로부(1022) 및 상기 제1 측정 회로부 및 상기 제2 측정 회로부와 연동하며, 상기 제1 측정 결과를 기반으로 상기 제1 출력 신호 및 상기 제2 출력 신호가 상기 제2 측정 회로부로 전달되도록 제어하고, 상기 제2 측정 결과를 기반으로 지연 측정값을 산출하는 제어부를 포함하는 신호 지연 측정 장치(300)를 포함할 수 있다. 여기서, BOST 보드(1020)는 적어도 하나의 입출력 인터페이스, PLL(Phase-Locked Loop) 또는 DLL(Delay-Locked Loop) 모듈 등을 추가로 포함할 수 있다. Referring to FIG. 10, the semiconductor test apparatus may include an automatic test equipment 1010 generating a plurality of test signals, a BOST board 1020, and a DUT 1030 including a plurality of pins for interworking with the semiconductor. . Here, the BOST board 1020 is located between the automatic test equipment and the DUT, receives the first signal and the second signal included in the test signal at different timings, and performs a first measurement on a signal with a time delay. A first measurement circuit unit 1022 that performs and outputs a first measurement result and a first output signal and a second output signal output based on the first measurement result are input, and the first output signal and the second output A second measurement circuit unit 1022 for performing a second measurement on a signal and outputting a second measurement result, and interlocking with the first measurement circuit unit and the second measurement circuit unit, and the first measurement result based on the first measurement result. A signal delay measurement device 300 including a control unit configured to control an output signal and the second output signal to be transmitted to the second measurement circuit unit and calculate a delay measurement value based on the second measurement result. . Here, the BOST board 1020 may further include at least one input/output interface, a PLL (Phase-Locked Loop) or a DLL (Delay-Locked Loop) module.

이상의 설명은 본 발명의 실시예의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명의 실시예가 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 실시예의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명의 실시예들은 본 발명의 실시예의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 실시예의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 실시예의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 실시예의 권리범위에 포함되는 것으로 해석되어야 할 것이다.The above description is merely illustrative of the technical idea of the embodiments of the present invention, and those of ordinary skill in the technical field to which the embodiments of the present invention belong to, various modifications and modifications without departing from the essential characteristics of the embodiments of the present invention Transformation will be possible. Accordingly, the embodiments of the present invention are not intended to limit the technical idea of the embodiments of the present invention, but to explain, and the scope of the technical idea of the embodiments of the present invention is not limited by these embodiments. The scope of protection of the embodiments of the present invention should be interpreted by the following claims, and all technical ideas within the scope equivalent thereto should be construed as being included in the scope of the rights of the embodiments of the present invention.

300: 신호 지연 측정 장치
310: 제1 측정 회로부 320: 제어부
330: 제2 측정 회로부
312: 제1 버퍼부 314: MUX
316: 제1 DMUX 317: 제2 DMUX
318: 제1 D 플립플롭부
332: 제2 버퍼부 334: 제2 D 플립플롭부
336: 제3 버퍼부 338: 인코더300: signal delay measurement device
310: first measurement circuit unit 320: control unit
330: second measurement circuit unit
312: first buffer unit 314: MUX
316: first DMUX 317: second DMUX
318: first D flip-flop unit
332: second buffer unit 334: second D flip-flop unit
336: third buffer unit 338: encoder

Claims (11)

반도체를 테스트하기 위한 신호의 지연을 측정하기 위한 장치에 있어서,
서로 다른 타이밍으로 제1 신호 및 제2 신호를 입력 받고, 시간 지연이 발생한 신호에 대한 제1 측정을 수행하여 제1 측정 결과를 출력하는 제1 측정 회로부;
상기 제1 측정 회로부로부터 제1 출력 신호 및 제2 출력 신호를 입력 받고, 상기 제1 출력 신호 및 상기 제2 출력 신호에 대한 제2 측정을 수행하여 제2 측정 결과를 출력하는 제2 측정 회로부; 및
상기 제1 측정 회로부 및 상기 제2 측정 회로부와 연동하며, 상기 제1 측정 결과를 기반으로 상기 제1 출력 신호 및 상기 제2 출력 신호가 상기 제1 측정 회로부에서 상기 제2 측정 회로부로 전달되도록 제어하고, 상기 제2 측정 결과를 기반으로 지연 측정값을 산출하는 제어부
를 포함하는 것을 특징으로 하는 반도체 테스트를 위한 신호 지연 측정 장치. In the device for measuring the delay of a signal for testing a semiconductor,
A first measurement circuit unit configured to receive a first signal and a second signal at different timings, perform a first measurement on a signal having a time delay, and output a first measurement result;
A second measurement circuit unit configured to receive a first output signal and a second output signal from the first measurement circuit unit, perform a second measurement on the first output signal and the second output signal, and output a second measurement result; And
Interlocks with the first measurement circuit unit and the second measurement circuit unit, and controls the first output signal and the second output signal to be transmitted from the first measurement circuit unit to the second measurement circuit unit based on the first measurement result And a control unit that calculates a delay measurement value based on the second measurement result
Signal delay measurement device for a semiconductor test comprising a. 제1항에 있어서,
상기 제어부는,
상기 제1 측정 결과 및 상기 제2 측정 결과를 입력 받고, 상기 제1 측정 결과에 근거하여 상기 제2 측정을 수행하기 위한 제어신호를 상기 제1 측정 회로부로 전달하여 상기 제1 출력 신호 및 상기 제2 출력 신호가 상기 제2 측정 회로부로 전달되도록 하고, 상기 제어신호에 따라 측정된 제2 측정 결과를 입력받아 상기 지연 측정값을 산출하는 것을 특징으로 하는 신호 지연 측정 장치.The method of claim 1,
The control unit,
The first measurement result and the second measurement result are received, and a control signal for performing the second measurement based on the first measurement result is transmitted to the first measurement circuit unit, 2 A signal delay measurement device, characterized in that the output signal is transmitted to the second measurement circuit unit, and the second measurement result measured according to the control signal is input to calculate the delay measurement value. 제1항에 있어서,
상기 제1 측정 회로부는,
제1 버퍼부, MUX, 제1 DMUX, 제2 DMUX 및 제1 D 플립플롭부를 포함하며,
상기 제1 버퍼부, 상기 MUX 및 상기 제1 DMUX를 통해 출력된 출력값과 상기 제2 DMUX를 통해 출력된 출력값을 기반으로 상기 제1 측정 결과를 출력하는 것을 특징으로 하는 신호 지연 측정 장치.The method of claim 1,
The first measurement circuit unit,
A first buffer unit, a MUX, a first DMUX, a second DMUX, and a first D flip-flop unit,
And outputting the first measurement result based on an output value output through the first buffer unit, the MUX, and the first DMUX and an output value output through the second DMUX. 제3항에 있어서,
상기 제1 측정 회로부는,
복수의 버퍼를 포함하는 상기 제1 버퍼부를 통과한 신호 중 적어도 하나의 상기 제1 신호를 선택하여 상기 MUX를 통해 상기 제1 DMUX에 전달하여 상기 제1 D 플립플롭부의 입력이 되도록 하고,
상기 제1 D 플립플롭부는 선택된 제1 신호와 상기 제2 신호를 입력으로 제2 신호가 0 에서 1 로 전도(Transition)되면, 상기 제1 측정결과를 상기 제어부로 전달하는 것을 특징으로 하는 신호 지연 측정 장치.The method of claim 3,
The first measurement circuit unit,
At least one of the signals passing through the first buffer unit including a plurality of buffers is selected and transmitted to the first DMUX through the MUX to become an input of the first D flip-flop unit,
The first D flip-flop unit transmits the first measurement result to the controller when a second signal transitions from 0 to 1 by inputting the selected first signal and the second signal. Measuring device. 제4항에 있어서,
상기 제어부는,
상기 제1 측정 결과에 근거하여 시간 지연이 발생한 것으로 판단된 경우, 상기 제2 측정을 수행하기 위한 제어신호를 상기 제1 DMUX 및 상기 제2 DMUX로 전달하며,
상기 상기 제1 측정 회로부는, 상기 제1 DMUX의 상기 제1 출력 신호와 상기 제2 DMUX의 상기 제2 출력 신호 각각을 제2 측정 회로부의 입력으로 전달하는 것을 특징으로 하는 신호 지연 측정 장치.The method of claim 4,
The control unit,
When it is determined that a time delay has occurred based on the first measurement result, a control signal for performing the second measurement is transmitted to the first DMUX and the second DMUX,
The first measurement circuit unit, the signal delay measurement apparatus, characterized in that for transmitting each of the first output signal of the first DMUX and the second output signal of the second DMUX to an input of a second measurement circuit unit. 제1항에 있어서,
상기 제2 측정 회로부는,
제2 버퍼부, 제2 D 플립플롭부, 제3 버퍼부 및 인코더를 포함하며,
상기 제2 버퍼부는 상기 제1 출력 신호를 입력 받고, 상기 제3 버퍼부는 상기 제2 출력 신호를 입력 받으며, 상기 제2 D 플립플롭부는 상기 제1 출력 신호 및 상기 제2 출력 신호에 대한 상기 제2 측정 결과를 상기 인코더로 출력하는 것을 특징으로 하는 신호 지연 측정 장치.The method of claim 1,
The second measurement circuit unit,
A second buffer unit, a second D flip-flop unit, a third buffer unit, and an encoder,
The second buffer unit receives the first output signal, the third buffer unit receives the second output signal, and the second D flip-flop unit receives the first output signal and the second output signal. 2 The signal delay measurement device, characterized in that outputting the measurement result to the encoder. 제6항에 있어서,
상기 인코더는,
저장된 상기 제2 측정 결과값을 상기 제어부로 전달하고,
상기 제어부는, 제2 측정 결과값을 기반으로 신호 지연 측정 장치에 포함된 버퍼의 개수를 판단하여 지연을 조정하기 위한 상기 지연 측정값을 산출하고, 산출된 지연 측정값을 지연 유닛(delay unit)으로 전달하여 반도체 테스트를 위한 신호 간의 지연이 조절되도록 하는 것을 특징으로 하는 신호 지연 측정 장치.The method of claim 6,
The encoder,
Transfer the stored second measurement result to the control unit,
The control unit calculates the delay measurement value for adjusting the delay by determining the number of buffers included in the signal delay measurement device based on the second measurement result value, and the calculated delay measurement value into a delay unit The signal delay measurement device, characterized in that the delay between the signals for semiconductor testing is controlled by transferring to. 반도체를 테스트하기 위한 장치에 있어서,
복수의 테스트 신호를 발생하는 자동 테스트 장비;
반도체와 연동하기 위한 복수의 핀을 포함하는 DUT(Device Under Test); 및
상기 자동 테스트 장비 및 DUT 사이에 위치하며, 서로 다른 타이밍으로 상기 테스트 신호에 포함된 제1 신호 및 제2 신호를 입력 받고, 시간 지연이 발생한 신호에 대한 제1 측정을 수행하여 제1 측정 결과를 출력하는 제1 측정 회로부; 상기 제1 측정 회로부로부터 제1 출력 신호 및 제2 출력 신호를 입력 받고, 상기 제1 출력 신호 및 상기 제2 출력 신호에 대한 제2 측정을 수행하여 제2 측정 결과를 출력하는 제2 측정 회로부; 및 상기 제1 측정 회로부 및 상기 제2 측정 회로부와 연동하며, 상기 제1 측정 결과를 기반으로 상기 제1 출력 신호 및 상기 제2 출력 신호가 상기 제1 측정 회로부에서 상기 제2 측정 회로부로 전달되도록 제어하고, 상기 제2 측정 결과를 기반으로 지연 측정값을 산출하는 제어부를 포함하는 신호 지연 측정 장치를 포함하는 BOST(Built-Out Self Test) 보드
를 포함하는 것을 특징으로 하는 반도체 테스트 장치.In an apparatus for testing a semiconductor,
Automatic test equipment generating a plurality of test signals;
A device under test (DUT) including a plurality of pins for interworking with a semiconductor; And
It is located between the automatic test equipment and the DUT, receives a first signal and a second signal included in the test signal at different timings, and performs a first measurement on a signal with a time delay to obtain a first measurement result. A first measurement circuit to output; A second measurement circuit unit configured to receive a first output signal and a second output signal from the first measurement circuit unit, perform a second measurement on the first output signal and the second output signal, and output a second measurement result; And interlocking with the first measurement circuit unit and the second measurement circuit unit so that the first output signal and the second output signal are transmitted from the first measurement circuit unit to the second measurement circuit unit based on the first measurement result. BOST (Built-Out Self Test) board including a signal delay measurement device including a control unit for controlling and calculating a delay measurement value based on the second measurement result
A semiconductor test apparatus comprising a. 제8항에 있어서,
상기 제1 측정 회로부는,
제1 버퍼부, MUX, 제1 DMUX, 제2 DMUX 및 제1 D 플립플롭부를 포함하며,
상기 제1 버퍼부, 상기 MUX 및 상기 제1 DMUX를 통해 출력된 출력값과 상기 제2 DMUX를 통해 출력된 출력값을 기반으로 상기 제1 측정 결과를 출력하는 것을 특징으로 하는 반도체 테스트 장치.The method of claim 8,
The first measurement circuit unit,
A first buffer unit, a MUX, a first DMUX, a second DMUX, and a first D flip-flop unit,
And outputting the first measurement result based on an output value output through the first buffer unit, the MUX, and the first DMUX and an output value output through the second DMUX. 제9항에 있어서,
상기 제1 측정 회로부는,
복수의 버퍼를 포함하는 상기 제1 버퍼부를 통과한 신호 중 적어도 하나의 상기 제1 신호를 선택하여 상기 MUX를 통해 상기 제1 DMUX에 전달하여 상기 제1 D 플립플롭부의 입력이 되도록 하고,
상기 제1 D 플립플롭부는 선택된 제1 신호와 상기 제2 신호를 입력으로 제2 신호가 0 에서 1 로 전도(Transition)되면, 상기 제1 측정결과를 상기 제어부로 전달하는 것을 특징으로 하는 반도체 테스트 장치.The method of claim 9,
The first measurement circuit unit,
At least one of the signals passing through the first buffer unit including a plurality of buffers is selected and transmitted to the first DMUX through the MUX to become an input of the first D flip-flop unit,
The first D flip-flop unit transmits the first measurement result to the control unit when a second signal transitions from 0 to 1 by inputting the selected first signal and the second signal. Device. 제10항에 있어서,
상기 제어부는,
상기 제1 측정 결과에 근거하여 시간 지연이 발생한 것으로 판단된 경우, 상기 제2 측정을 수행하기 위한 제어신호를 상기 제1 DMUX 및 상기 제2 DMUX로 전달하며,
상기 상기 제1 측정 회로부는, 상기 제1 DMUX의 상기 제1 출력 신호와 상기 제2 DMUX의 상기 제2 출력 신호 각각을 제2 측정 회로부의 입력으로 전달하는 것을 특징으로 하는 반도체 테스트 장치.
The method of claim 10,
The control unit,
When it is determined that a time delay has occurred based on the first measurement result, a control signal for performing the second measurement is transmitted to the first DMUX and the second DMUX,
Wherein the first measurement circuit unit transfers each of the first output signal of the first DMUX and the second output signal of the second DMUX to an input of a second measurement circuit unit.
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