KR102198765B1 - Vertical type transistor with hetero-junction structure and method for manufacturing same - Google Patents

Vertical type transistor with hetero-junction structure and method for manufacturing same Download PDF

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Abstract

본 발명의 일 실시예에 따른 이종접합 구조의 수직형 트랜지스터 제조 방법은, 제1 전자 이동도를 가지는 제1 물질로 구성되는 제1 레이어, 상기 제1 전자 이동도 보다 큰 제2 전자 이동도를 가지는 제2 물질로 구성되는 제2 레이어 및 상기 제1 물질로 구성되는 제3 레이어를 포함하는 다층 구조를 생성하는 단계와, 상기 다층 구조에 대해 수직으로 소스(source), 드레인(drain), 게이트(gate)를 형성하여 수직형 트랜지스터를 제조하는 단계를 포함할 수 있다. In the method of manufacturing a vertical transistor having a heterojunction structure according to an embodiment of the present invention, a first layer made of a first material having a first electron mobility, and a second electron mobility greater than the first electron mobility are obtained. Generating a multilayer structure including a second layer composed of a second material and a third layer composed of the first material, and a source, a drain, and a gate perpendicular to the multilayer structure. It may include forming a (gate) to manufacture a vertical transistor.

Description

이종접합 구조의 수직형 트랜지스터 및 그 제조 방법 {VERTICAL TYPE TRANSISTOR WITH HETERO-JUNCTION STRUCTURE AND METHOD FOR MANUFACTURING SAME}Heterojunction structure vertical transistor and its manufacturing method {VERTICAL TYPE TRANSISTOR WITH HETERO-JUNCTION STRUCTURE AND METHOD FOR MANUFACTURING SAME}

본 발명은 이종접합 구조를 가지는 수직형 트랜지스터 및 그 제조 방법에 관한 것이다.The present invention relates to a vertical transistor having a heterojunction structure and a method of manufacturing the same.

실리콘 기반의 트랜지스터들은 고도화된 프로세싱 기술로 산업 전반에 널리 활용되고 있다. 최근 반도체 소자의 고성능화가 진행됨에 따라 트랜지스터의 드라이빙 전류와 트랜스컨덕턴스(transconductance) 및 스위칭 속도를 증가시키기 위해 채널 길이를 축소하고 있다. 그러나, 반도체 소자를 구성하는 실리콘 자체의 전기적인 물성의 한계로 인해 채널 길이의 축소에는 한계가 존재하고, 이에 따라, 궁극적으로는 실리콘을 대체할 반도체 물질이 요구된다. Silicon-based transistors are widely used throughout the industry as advanced processing technologies. In recent years, as high performance of semiconductor devices progresses, the channel length is reduced to increase the driving current, transconductance, and switching speed of transistors. However, due to the limitations of the electrical properties of silicon constituting the semiconductor device, there is a limit to the reduction of the channel length, and accordingly, a semiconductor material that will ultimately replace silicon is required.

한편, 게르마늄은 실리콘에 비해 우수한 전기적 물성 특징을 가지고 있다. 예를 들어, 게르마늄은 실리콘에 비해 4배 가량 높은 전자 이동도를 가지며, 이에 따라 게르마늄으로 제조된 반도체 소자의 스위칭 속도는 실리콘으로 제조된 반도체 소자의 스위칭 속도에 비해 높게 나타날 수 있다. On the other hand, germanium has excellent electrical properties compared to silicon. For example, germanium has an electron mobility four times higher than that of silicon, and accordingly, a switching speed of a semiconductor device made of germanium may appear higher than that of a semiconductor device made of silicon.

그러나, 게르마늄의 경우 낮은 프로세스 온도와 도핑의 어려움으로 인해 반도체 소자로서의 사용에 제약이 존재한다. 이에 따라, 게르마늄의 우수한 전기적 특성을 이용하되 반도체 소자로서의 제약을 극복하기 위한 기술이 요구된다. However, germanium is limited in its use as a semiconductor device due to a low process temperature and difficulty in doping. Accordingly, there is a need for a technology to use the excellent electrical properties of germanium but overcome the limitations as a semiconductor device.

한국등록특허 제10-1624695호 (2016년 05월 20일 등록)Korean Patent Registration No. 10-1624695 (registered on May 20, 2016)

본 발명이 해결하고자 하는 과제는, 게르마늄의 우수한 전기적 특성을 이용하되 반도체 소자로서의 제약을 극복하기 위해 구현된 이종접합 구조를 가지는 수직형 트랜지스터 및 그 제조 방법을 제공하는 것이다. The problem to be solved by the present invention is to provide a vertical transistor having a heterojunction structure and a manufacturing method thereof implemented in order to overcome the limitations as a semiconductor device while using the excellent electrical properties of germanium.

다만, 본 발명이 해결하고자 하는 과제는 이상에서 언급한 바로 제한되지 않으며, 언급되지는 않았으나 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있는 목적을 포함할 수 있다.However, the problems to be solved by the present invention are not limited as mentioned above, and are not mentioned, but include objects that can be clearly understood by those of ordinary skill in the art from the following description. can do.

본 발명의 일 실시예에 따른 이종접합 구조의 수직형 트랜지스터 제조 방법은, 제1 전자 이동도를 가지는 제1 물질로 구성되는 제1 레이어, 상기 제1 전자 이동도 보다 큰 제2 전자 이동도를 가지는 제2 물질로 구성되는 제2 레이어 및 상기 제1 물질로 구성되는 제3 레이어를 포함하는 다층 구조를 생성하는 단계와, 상기 다층 구조에 대해 수직으로 소스(source), 드레인(drain), 게이트(gate)를 형성하여 수직형 트랜지스터를 제조하는 단계를 포함할 수 있다. In the method of manufacturing a vertical transistor having a heterojunction structure according to an embodiment of the present invention, a first layer made of a first material having a first electron mobility, and a second electron mobility greater than the first electron mobility are obtained. Generating a multilayer structure including a second layer composed of a second material and a third layer composed of the first material, and a source, a drain, and a gate perpendicular to the multilayer structure. It may include forming a (gate) to manufacture a vertical transistor.

또한, 상기 다층 구조를 생성하는 단계는, 상기 제1 물질이 소정 도핑 농도 값을 가지도록 도핑하여 상기 제1 레이어를 생성하는 단계와, 제1 호스트 기판(host substrate), 제1 희생층(sacrificial layer) 및 상기 제2 레이어가 순차적으로 적층된 제1 기판을 생성하는 단계와, 상기 제1 기판을 식각 용액에 담그는 단계와, 식각 용액에 의해 상기 제1 희생층이 식각되면, 폴리머 스탬프(polymer stamp)를 이용하여 상기 제2 레이어를 상기 제1 레이어 상에 전사(transfer printing)하는 단계를 포함할 수 있다. In addition, the generating of the multilayer structure may include doping the first material to have a predetermined doping concentration to generate the first layer, a first host substrate, and a first sacrificial layer. layer) and the second layer are sequentially stacked, the steps of dipping the first substrate into an etching solution, and when the first sacrificial layer is etched by the etching solution, a polymer stamp stamp) to transfer the second layer onto the first layer (transfer printing).

또한, 상기 다층 구조를 생성하는 단계는, 제2 호스트 기판, 제2 희생층 및 상기 제3 레이어가 순차적으로 적층된 제2 기판을 생성하는 단계와, 상기 제2 기판을 식각 용액에 담그는 단계와, 식각 용액에 의해 상기 제2 희생층이 식각되면, 상기 폴리머 스탬프를 이용하여 상기 제3 레이어를 상기 제2 레이어 상에 전사하는 단계를 더 포함할 수 있다. In addition, the generating of the multilayer structure may include generating a second substrate in which a second host substrate, a second sacrificial layer, and the third layer are sequentially stacked, and dipping the second substrate in an etching solution; When the second sacrificial layer is etched by the etching solution, the step of transferring the third layer onto the second layer using the polymer stamp may be further included.

또한, 상기 제2 레이어를 상기 제1 레이어 상에 전사하는 단계는, 식각 용액에 의해 상기 제1 희생층이 식각되면, 상기 폴리머 스탬프와 상기 제2 레이어를 접촉시켜 상기 폴리머 스탬프에 상기 제2 레이어가 접착되도록 하는 단계와, 상기 폴리머 스탬프를 이용하여 상기 제2 레이어를 상기 제1 레이어 상에 전사하는 단계를 포함할 수 있다. In addition, the step of transferring the second layer onto the first layer may include, when the first sacrificial layer is etched by an etching solution, the second layer is brought into contact with the polymer stamp and the second layer. And bonding the second layer onto the first layer using the polymer stamp.

또한, 상기 수직형 트랜지스터를 제조하는 단계는, 상기 다층 구조에서 상기 제2 레이어와 상기 제3 레이어의 일부를 식각하여 상기 제1 레이어를 노출시키는 단계와, 게이트 절연층(dielectric layer)을 증착하는 단계와, 상기 제2 레이어 및 상기 제3 레이어를 감싸도록 수직 방향으로 게이트(gate)를 증착하는 단계와, 절연체(insulator)를 증착하는 단계와, 상기 제3 레이어 및 상기 제1 레이어 각각의 적어도 일부가 드러나도록 비아(via)를 형성하는 단계와, 상기 제3 레이어에 대한 비아를 통해 수직으로 드레인(drain)을 형성하고, 상기 제1 레이어에 대한 비아를 통해 수직으로 소스(source)를 형성하는 단계를 포함할 수 있다. In addition, manufacturing the vertical transistor may include exposing the first layer by etching a portion of the second layer and the third layer in the multilayer structure, and depositing a gate insulating layer. And depositing a gate in a vertical direction so as to surround the second layer and the third layer; depositing an insulator; and at least each of the third layer and the first layer Forming a via so that a part thereof is exposed, a drain is vertically formed through the via for the third layer, and a source is vertically formed through the via for the first layer It may include the step of.

또한, 상기 제1 물질은, Si(Silicon)을 포함하고, 상기 제2 물질은, Ge(Germanium), InP(Indium Phosphide), InGaAs(Indium Gallium Arsenide), GaAs(Gallium Arsenide) 중 적어도 하나를 포함할 수 있다. In addition, the first material includes Si (Silicon), and the second material includes at least one of Ge (Germanium), InP (Indium Phosphide), InGaAs (Indium Gallium Arsenide), and GaAs (Gallium Arsenide). can do.

또한, 상기 폴리머 스탬프는, 반데르발스(Van Der Waals) 원리에 기초하여 상기 제2 레이어를 상기 제1 레이어 상에 전사할 수 있다. In addition, the polymer stamp may transfer the second layer onto the first layer based on the Van Der Waals principle.

본 발명의 일 실시예에 따른 이종접합 구조의 수직형 트랜지스터는, 다층 구조 -상기 다층 구조는 소정의 전자 이동도를 가지는 제1 물질로 구성되는 제1 레이어와, 상기 제1 물질 보다 큰 전자 이동도를 가지는 제2 물질로 구성되어 상기 제1 레이어의 적어도 일부 상에 적층되는 제2 레이어와, 상기 제2 레이어 상에 적층되며 상기 제1 물질로 구성되는 제3 레이어를 포함함-와, 상기 제1 레이어 상에 수직 방향으로 형성되는 소스와, 상기 제3 레이어 상에 수직 방향으로 형성되는 드레인과, 상기 제1 레이어 상에서 상기 제2 레이어의 측면 및 상기 제3 레이어의 측면을 감싸며 수직 방향으로 형성되는 게이트를 포함할 수 있다. A vertical transistor having a heterojunction structure according to an embodiment of the present invention has a multilayer structure-the multilayer structure includes a first layer made of a first material having a predetermined electron mobility, and electron transfer greater than the first material. A second layer composed of a second material having a degree and stacked on at least a portion of the first layer, and a third layer stacked on the second layer and composed of the first material-and, the A source formed on the first layer in a vertical direction, a drain formed on the third layer in a vertical direction, and a vertical direction surrounding the side surfaces of the second layer and the third layer on the first layer. It may include a formed gate.

또한, 상기 제1 레이어의 적어도 일부의 윗면, 상기 제3 레이어의 적어도 일부의 윗면, 상기 제3 레이어의 측면, 및 상기 제2 레이어의 측면에 형성되는 게이트 절연층(dielectric layer)을 더 포함할 수 있다. In addition, a gate insulating layer formed on a top surface of at least a portion of the first layer, a top surface of at least a portion of the third layer, a side surface of the third layer, and the second layer may be further included. I can.

또한, 상기 제1 물질은, Si(Silicon)을 포함하고, 상기 제2 물질은, Ge(Germanium), InP(Indium Phosphide), InGaAs(Indium Gallium Arsenide), GaAs(Gallium Arsenide) 중 적어도 하나를 포함할 수 있다. In addition, the first material includes Si (Silicon), and the second material includes at least one of Ge (Germanium), InP (Indium Phosphide), InGaAs (Indium Gallium Arsenide), and GaAs (Gallium Arsenide). can do.

또한, 상기 제1 레이어 및 상기 제3 레이어는 소정 값 이상의 도핑 농도를 가지도록 도핑될 수 있다. Further, the first layer and the third layer may be doped to have a doping concentration of a predetermined value or more.

또한, 상기 다층 구조는 폴리머 스탬프를 이용하여 형성되며, 상기 제2 레이어는, 반데르발스(Van Der Waals) 원리에 기초하여 특정 물질을 전사하는 폴리머 스탬프(polymer stamp)에 의해 상기 제1 레이어 상에 전사(transfer printing)되고, 상기 제3 레이어는 상기 폴리머 스탬프에 의해 상기 제2 레이어 상에 전사될 수 있다. In addition, the multilayer structure is formed using a polymer stamp, and the second layer is formed on the first layer by a polymer stamp transferring a specific material based on the Van Der Waals principle. Transfer printing is performed, and the third layer may be transferred onto the second layer by the polymer stamp.

또한, 상기 폴리머 스탬프는, 호스트 기판(host substrate), 희생층(sacrificial layer), 전사 대상 물질로 이루어진 기판이 식각 용액에 담기어 상기 희생층이 상기 식각 용액에 의해 식각되어, 상기 전사 대상 물질이 상기 호스트 기판과 접촉된 상태에서 상기 전사 대상 물질과 접촉하고, 상기 전사 대상 물질과 접촉되면 반데르발스 원리에 기초하여 상기 전사 대상 물질과 접합하고, 상기 기지정된 위치 상에 상기 전사 대상 물질을 전사할 수 있다. In addition, in the polymer stamp, a substrate made of a host substrate, a sacrificial layer, and a material to be transferred is immersed in an etching solution so that the sacrificial layer is etched by the etching solution, so that the material to be transferred is When in contact with the transfer target material in a state in contact with the host substrate, the transfer target material is bonded to the transfer target material based on the Van der Waals principle, and the transfer target material is transferred onto the predetermined position. can do.

또한, 상기 전사 대상 물질은, 상기 제2 레이어 또는 상기 제3 레이어일 수 있다. In addition, the transfer target material may be the second layer or the third layer.

본 발명의 실시예에 따른 이종접합 구조의 수직형 트랜지스터는, 게르마늄의 전기적 특성에 따라 전자 이동도가 증가함으로써, 트랜지스터의 드라이빙 전류와 트랜스컨덕턴스 및 스위칭 속도가 향상될 수 있다. In the vertical transistor having a heterojunction structure according to an exemplary embodiment of the present invention, electron mobility is increased according to the electrical characteristics of germanium, so that driving current, transconductance, and switching speed of the transistor may be improved.

다만, 본 발명에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 않으며, 언급하지 않은 또 다른 효과들은 아래의 기재로부터 본 개시가 속하는 기술 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.However, the effects obtainable in the present invention are not limited to the effects mentioned above, and other effects not mentioned will be clearly understood by those of ordinary skill in the art from the following description. I will be able to.

도 1은 본 발명의 일 실시예에 따른 이종접합 구조의 수직형 트랜지스터의 예를 도시한다.
도 2는 본 발명의 일 실시예에 따른 이종접합 구조의 수직형 트랜지스터의 다층 구조를 형성하는 방법의 예를 개념적으로 도시한다.
도 3은 본 발명의 일 실시예에 따른 이종접합 구조의 수직형 트랜지스터 제조 방법의 예를 개념적으로 도시한다.
도 4는 본 발명의 일 실시예에 따른 이종접합 구조의 수직형 트랜지스터 제조 방법의 각 단계의 흐름을 도시한다.
도 5는 본 발명의 일 실시예에 따른 이종접합 구조의 수직형 트랜지스터를 이용한 실험 결과의 예를 도시한다. 1 shows an example of a vertical transistor having a heterojunction structure according to an embodiment of the present invention.
2 conceptually illustrates an example of a method of forming a multilayer structure of a vertical transistor having a heterojunction structure according to an embodiment of the present invention.
3 conceptually illustrates an example of a method of manufacturing a vertical transistor having a heterojunction structure according to an embodiment of the present invention.
4 is a flowchart illustrating a flow of each step of a method of manufacturing a vertical transistor having a heterojunction structure according to an embodiment of the present invention.
5 shows an example of experimental results using a vertical transistor having a heterojunction structure according to an embodiment of the present invention.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범주는 청구항에 의해 정의될 뿐이다.Advantages and features of the present invention, and a method of achieving them will become apparent with reference to the embodiments described below in detail together with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms, and only these embodiments make the disclosure of the present invention complete, and those skilled in the art to which the present invention pertains. It is provided to fully inform the person of the scope of the invention, and the scope of the invention is only defined by the claims.

본 발명의 실시예들을 설명함에 있어서 공지 기능 또는 구성에 대한 구체적인 설명은 본 발명의 실시예들을 설명함에 있어 실제로 필요한 경우 외에는 생략될 것이다. 그리고 후술되는 용어들은 본 발명의 실시예에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.In describing the embodiments of the present invention, detailed descriptions of known functions or configurations will be omitted except when actually necessary in describing the embodiments of the present invention. In addition, terms to be described later are terms defined in consideration of functions in an embodiment of the present invention, which may vary according to the intention or custom of users or operators. Therefore, the definition should be made based on the contents throughout this specification.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예들을 포함할 수 있는바, 특정 실시예들을 도면에 예시하고 상세한 설명에 설명하고자 한다. 그러나 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로서 이해되어야 한다.Since the present invention can make various changes and include various embodiments, specific embodiments will be illustrated in the drawings and described in the detailed description. However, this is not intended to limit the present invention to a specific embodiment, and should be understood as including all changes, equivalents, and substitutes included in the spirit and scope of the present invention.

제 1, 제 2 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 해당 구성요소들은 이와 같은 용어들에 의해 한정되지는 않는다. 이 용어들은 하나의 구성요소들을 다른 구성요소로부터 구별하는 목적으로만 사용된다.Terms including an ordinal number such as first and second may be used to describe various elements, but the corresponding elements are not limited by these terms. These terms are only used for the purpose of distinguishing one component from another.

도 1은 본 발명의 일 실시예에 따른 이종접합 구조의 수직형 트랜지스터의 예를 도시한다. 구체적으로, 도 1은 트랜지스터(1)의 단면의 예를 나타낸다.1 shows an example of a vertical transistor having a heterojunction structure according to an embodiment of the present invention. Specifically, FIG. 1 shows an example of a cross section of the transistor 1.

도 1을 참조하면, 트랜지스터(1)는 다층 구조와 게이트(15), 소스(16), 드레인(17), 게이트 절연층(14), 절연체(18)를 포함할 수 있다. Referring to FIG. 1, the transistor 1 may include a multilayer structure and a gate 15, a source 16, a drain 17, a gate insulating layer 14, and an insulator 18.

다층 구조는 제1 레이어(11), 제2 레이어(12), 제3 레이어(13)를 포함할 수 있다. 제1 레이어(11), 제2 레이어(12), 제3 레이어(13) 각각은 도시된 바와 같이 순차적으로 적층되어 다층 구조를 형성할 수 있다. 예를 들어, 제2 레이어(12)는 제1 레이어(11) 상의 일부에 적층될 수 있고, 제3 레이어(13)는 제2 레이어(12) 상에 적층되어 다층 구조를 형성할 수 있다. The multilayer structure may include a first layer 11, a second layer 12, and a third layer 13. Each of the first layer 11, the second layer 12, and the third layer 13 may be sequentially stacked as shown to form a multilayer structure. For example, the second layer 12 may be partially stacked on the first layer 11, and the third layer 13 may be stacked on the second layer 12 to form a multilayer structure.

제1 레이어(11)와 제3 레이어(13)는 소정의 전자 이동도(electron mobility)를 가지는 제1 물질, 예를 들어 실리콘(silicon)으로 구성될 수 있다. 제2 레이어(12)는 제1 물질 보다 큰 전자 이동도를 가지는 제2 물질, 예를 들어 게르마늄(Germanium), InP(Indium phosphide), InGaAs(Indium Gallium Arsenide), 또는 GaAs(Gallium Arsenide) 로 구성될 수 있다. The first layer 11 and the third layer 13 may be made of a first material having a predetermined electron mobility, for example, silicon. The second layer 12 is composed of a second material having an electron mobility greater than that of the first material, for example, Germanium, InP (Indium phosphide), InGaAs (Indium Gallium Arsenide), or GaAs (Gallium Arsenide). Can be.

게이트 절연층(14)은 소스(16)와 드레인(17)이 위치되는 영역을 제외하고, 제1 레이어(11)의 윗면, 제2 레이어(12)의 측면, 제3 레이어(13)의 측면, 제3 레이어(13)의 윗면에 형성될 수 있다. The gate insulating layer 14 includes a top surface of the first layer 11, a side surface of the second layer 12, and a side surface of the third layer 13, excluding regions where the source 16 and the drain 17 are located. , It may be formed on the upper surface of the third layer 13.

게이트(15)는 제1 레이어(11) 상에서 제2 레이어(12)의 측면과 제3 레이어(13)의 측면을 감싸며 수직 방향으로 형성되어 존재할 수 있다. 경우에 따라, 만약, 제2 레이어(12)와 제3 레이어(13)가 4개의 측면을 가지고 있다고 가정하면, 게이트(15)는 도시된 바와 같이 1개의 측면을 감싸며 나아가 도시된 측면과 연속적인 2개의 측면을 모두 감싸도록 형성될 수 있다. 즉, 게이트(15)는 제1 레이어(11)의 측면과 동일 선상에 위치된 측면, 즉 도 1의 제2 레이어(12)의 왼쪽 측면 및 제3 레이어(13)의 왼쪽 측면을 제외한 나머지 3개의 측면을 모두 감싸도록 형성될 수 있다. The gate 15 may be formed on the first layer 11 in a vertical direction and surround the side surfaces of the second layer 12 and the third layer 13. In some cases, if it is assumed that the second layer 12 and the third layer 13 have four sides, the gate 15 wraps around one side as shown and furthermore, it is continuous with the shown side. It may be formed to cover both sides. In other words, the gate 15 is located on the same line as the side of the first layer 11, that is, the remaining 3 excluding the left side of the second layer 12 and the left side of the third layer 13 of FIG. It may be formed to cover all sides of the dog.

소스(16)는 제1 레이어(11) 상에 수직 방향으로 형성될 수 있고, 드레인(17)은 제3 레이어(13) 상에 수직 방향으로 형성될 수 있다. 또한, 게이트(15), 소스(16), 드레인(17) 사이의 공간은 도시된 바와 같이, 절연체(18)로 충전되어 있을 수 있다. The source 16 may be formed on the first layer 11 in a vertical direction, and the drain 17 may be formed on the third layer 13 in a vertical direction. In addition, the space between the gate 15, the source 16, and the drain 17 may be filled with an insulator 18, as shown.

도 2는 본 발명의 일 실시예에 따른 이종접합 구조의 수직형 트랜지스터의 다층 구조를 형성하는 방법의 예를 개념적으로 도시한다. 구체적으로, 도 2는 제1 레이어(11) 상에 제2 레이어(12)를 적층하고, 제2 레이어(12) 상에 제3 레이어(13)를 적층하는 방법을 설명하기 위한 도면이다. 2 conceptually illustrates an example of a method of forming a multilayer structure of a vertical transistor having a heterojunction structure according to an embodiment of the present invention. Specifically, FIG. 2 is a diagram illustrating a method of stacking the second layer 12 on the first layer 11 and the third layer 13 on the second layer 12.

도 2를 참조하면, 기판(100)은 호스트 기판(host substrate)(101), 희생층(sacrificial layer)(102), 전사 대상 물질(103)을 포함할 수 있다. 전사 대상 물질(103)은, 제1 레이어(11) 상에 제2 레이어(12)를 적층하고자 하는 경우 제2 레이어(12)일 수 있고, 제2 레이어(12) 상에 제3 레이어(13)를 적층하고자 하는 경우 제3 레이어(13)일 수 있다. Referring to FIG. 2, the substrate 100 may include a host substrate 101, a sacrificial layer 102, and a transfer target material 103. The transfer target material 103 may be the second layer 12 when the second layer 12 is to be stacked on the first layer 11, and the third layer 13 is formed on the second layer 12. ) May be the third layer 13 in the case of stacking.

기판(100)은 식각 용액(200)이 담긴 통에 담가질 수 있다. 이에 따라, 희생층(102)이 식각 용액(200)에 의해 식각되어 호스트 기판(101)과 전사 대상 물질(103)만이 남을 수 있다. 이 때, 호스트 기판(101)과 전사 대상 물질(103)은 반데르발스(van der waals) 힘에 의해 붙어있을 수 있다. The substrate 100 may be immersed in a container containing the etching solution 200. Accordingly, the sacrificial layer 102 is etched by the etching solution 200 so that only the host substrate 101 and the transfer target material 103 may remain. In this case, the host substrate 101 and the transfer target material 103 may be attached by a van der waals force.

폴리머 스탬프(300)를 이용하여, 서로 붙어있는 호스트 기판(101)과 전사 대상 물질(103)에서 전사 대상 물질(103)을 찍어 호스트 기판(101)으로부터 분리시킬 수 있다. 구체적으로, 폴리머 스탬프(300)는 전사 대상 물질(103)에 접촉하면, 전사 대상 물질(103)과 접착될 수 있으며, 이를 통해 전사 대상 물질(103)을 들어올리는 방식으로 호스트 기판(101)으로부터 전사 대상 물질(103)을 분리할 수 있다. By using the polymer stamp 300, the transfer target material 103 may be imprinted from the host substrate 101 and the transfer target material 103 that are adhered to each other to be separated from the host substrate 101. Specifically, when the polymer stamp 300 comes into contact with the transfer target material 103, it may be adhered to the transfer target material 103, through which the transfer target material 103 is lifted from the host substrate 101. The transfer target material 103 can be separated.

폴리머 스탬프(300)는 전사 대상 물질(103)을 전사시키고자 하는 위치, 예를 들면 도 2의 특정 물질(104)의 상부로 이동하여 특정 물질(104) 위에 전사 대상 물질(103)을 전사(transfer printing)할 수 있다. 한편, 폴리머 스탬프는 고무 재질로 구성될 수 있으며 반데르발스 원리에 의해 전사 대상 물질(103)이 폴리머 스탬프(300)와 접착될 수 있다. 그 결과, 전사 대상 물질(103)이 폴리머 스탬프(300)의 이동에 따라 함께 이동할 수 있다. The polymer stamp 300 moves to a location where the transfer target material 103 is to be transferred, for example, to the top of the specific material 104 of FIG. 2 and transfers the transfer target material 103 onto the specific material 104 ( transfer printing). Meanwhile, the polymer stamp may be made of a rubber material, and the transfer target material 103 may be adhered to the polymer stamp 300 according to the Van der Waals principle. As a result, the transfer target material 103 may move together with the movement of the polymer stamp 300.

만약, 특정 물질(104)이 제1 레이어(11)이고 전사 대상 물질(103)이 제2 레이어(12)이라면, 이와 같은 방법으로, 제1 레이어(11) 상에 제2 레이어(12)가 적층될 수 있다. 마찬가지로, 만약 특정 물질(104)이 제2 레이어(12)이고 전사 대상 물질(103)이 제3 레이어(13)이면, 제2 레이어(12) 상에 제3 레이어(13)가 적층되어 제1 레이어(11), 제2 레이어(12), 제3 레이어(13)를 포함하는 다층 구조가 형성될 수 있다. If the specific material 104 is the first layer 11 and the transfer target material 103 is the second layer 12, in this way, the second layer 12 is formed on the first layer 11 Can be stacked. Similarly, if the specific material 104 is the second layer 12 and the transfer target material 103 is the third layer 13, the third layer 13 is stacked on the second layer 12 A multilayer structure including the layer 11, the second layer 12, and the third layer 13 may be formed.

폴리머 스탬프(300)를 이용하여 전자 이동도가 차이나는 서로 다른 두 물질, 예를 들면 실리콘과 게르마늄이 적층될 수 있으며, 이에 따라 이종접합된 다층 구조가 형성될 수 있다. 이종접합된 다층 구조를 이용한 트랜지스터 제조 방법은 도 3을 통해 보다 구체적으로 설명하겠다. By using the polymer stamp 300, two different materials having different electron mobility, for example, silicon and germanium, may be stacked, thereby forming a heterojunction multilayer structure. A method of manufacturing a transistor using a heterojunction multilayer structure will be described in more detail with reference to FIG. 3.

도 3은 본 발명의 일 실시예에 따른 이종접합 구조의 수직형 트랜지스터 제조 방법의 예를 개념적으로 도시한다. 3 conceptually illustrates an example of a method of manufacturing a vertical transistor having a heterojunction structure according to an embodiment of the present invention.

참조번호 1a와 같이 제1 레이어(11), 제2 레이어(12), 제3 레이어(13)가 적층되어 다층 구조가 형성될 수 있다. 제1 레이어(11)와 제3 레이어(13) 각각은 소정의 전자 이동도를 가지는 제1 물질이 소정 도핑 농도 값을 가지도록 도핑된 것일 수 있다. 제1 레이어(11)와 제3 레이어(13)는 실리콘일 수 있다. 제2 레이어(12)는 제1 물질 보다 높은 전자 이동도를 가지는 제2 물질로 구성된 것일 수 있다. 제2 레이어(12)는 게르마늄일 수 있다. 다층 구조는 도 2를 통해 상술한 바와 같이 폴리머 스탬프를 매개로 하여 형성된 것일 수 있다. As shown in reference numeral 1a, the first layer 11, the second layer 12, and the third layer 13 may be stacked to form a multilayer structure. Each of the first layer 11 and the third layer 13 may be doped with a first material having a predetermined electron mobility to have a predetermined doping concentration value. The first layer 11 and the third layer 13 may be made of silicon. The second layer 12 may be formed of a second material having an electron mobility higher than that of the first material. The second layer 12 may be germanium. The multilayer structure may be formed through a polymer stamp as described above with reference to FIG. 2.

그 후, 참조번호 1b와 같이 다층 구조에서 제2 레이어(12)의 적어도 일부와 제3 레이어(13)의 적어도 일부가 식각되어 제1 레이어의 적어도 일부가 노출될 수 있다. 식각 과정은 트랜지스터(1)를 구성하는 소스(16)가 제1 레이어(11)와 접촉되도록 하고, 제2 레이어(12)를 이용한 수직 채널 형성을 위해 진행되는 과정일 수 있다. Thereafter, at least a portion of the second layer 12 and at least a portion of the third layer 13 may be etched in a multilayer structure as shown in reference numeral 1b to expose at least a portion of the first layer. The etching process may be a process performed so that the source 16 constituting the transistor 1 comes into contact with the first layer 11 and to form a vertical channel using the second layer 12.

그 후, 참조번호 1c와 같이 게이트 절연층(14)을 증착하고, 제1 레이어(11)의 게이트 절연층(14) 상에 수직 방향으로 게이트(15)가 증착될 수 있다. 게이트 절연층(14)은 연속적이며 균일하게 증착될 수 있고, 게이트(15)는 게이트 절연층(14)을 사이에 두고 제2 레이어(12)와 제3 레이어(13)의 측면을 감싸는 형태로 증착될 수 있다. Thereafter, the gate insulating layer 14 may be deposited as shown by reference numeral 1c, and the gate 15 may be deposited in a vertical direction on the gate insulating layer 14 of the first layer 11. The gate insulating layer 14 may be continuously and uniformly deposited, and the gate 15 covers the sides of the second layer 12 and the third layer 13 with the gate insulating layer 14 interposed therebetween. Can be deposited.

게이트(15)가 증착되면, 참조번호 1e와 같이, 게이트 절연층(14)의 상부(또는 게이트(15)의 주변 공간)에 절연체(18)가 증착될 수 있다. 절연체(18)의 적어도 일부와 그에 상응하는 게이트 절연층(14)의 적어도 일부는 참조번호 1f와 같이 식각되어 제1 비아(21)와 제2 비아(22)가 형성될 수 있다. 제1 비아(21)는 제1 레이어(11)가 노출되도록 할 수 있으며, 제2 비아(22)는 제3 레이어(13)가 노출되도록 할 수 있다. When the gate 15 is deposited, the insulator 18 may be deposited on the upper portion of the gate insulating layer 14 (or the space around the gate 15) as shown by reference numeral 1e. At least a portion of the insulator 18 and at least a portion of the gate insulating layer 14 corresponding thereto may be etched as indicated by reference numeral 1f to form the first via 21 and the second via 22. The first via 21 may expose the first layer 11, and the second via 22 may expose the third layer 13.

참조번호 1g에 도시된 바와 같이, 제1 비아(21)에는 소스(16)가 형성될 수 있고, 제2 비아(22)에는 드레인(17)이 형성될 수 있다. 이에 따라 최종적으로 트랜지스터(1)가 제조될 수 있다. As shown by reference numeral 1g, a source 16 may be formed in the first via 21 and a drain 17 may be formed in the second via 22. Accordingly, the transistor 1 can be finally manufactured.

도 4는 본 발명의 일 실시예에 따른 이종접합 구조의 수직형 트랜지스터 제조 방법의 각 단계의 흐름을 도시한다. 도 4에 도시된 방법의 각 단계는 경우에 따라 도면에 도시된 바와 그 순서를 달리하여 수행될 수 있음은 물론이다. 4 is a flowchart illustrating a flow of each step of a method of manufacturing a vertical transistor having a heterojunction structure according to an embodiment of the present invention. It goes without saying that each step of the method illustrated in FIG. 4 may be performed in a different order as illustrated in the drawings depending on the case.

도 4를 참조하면, 소정의 전자 이동도를 가지는 제1 물질(예: 실리콘)이 소정 도핑 농도 값을 가지도록 도핑될 수 있다(S110). 도핑된 제1 물질을 이용하여 제1 레이어(11)가 생성될 수 있다. 제1 물질 보다 큰 전자 이동도를 가지는 제2 물질(예: 게르마늄)로 구성되는 제2 레이어(12)와 제1 물질로 구성되는 제3 레이어(13)가 생성될 수 있다(S120). Referring to FIG. 4, a first material (eg, silicon) having a predetermined electron mobility may be doped to have a predetermined doping concentration value (S110). The first layer 11 may be formed using the doped first material. A second layer 12 made of a second material (eg, germanium) having an electron mobility greater than that of the first material and a third layer 13 made of the first material may be generated (S120 ).

S120은 후술하는 S130 내지 S150으로 보다 구체적으로 기술할 수도 있다. 제1 호스트 기판(101), 제1 희생층(102) 및 제2 레이어(12; 103)가 순차적으로 적층된 제1 기판과 제2 호스트 기판, 제2 희생층 및 제3 레이어(13)가 순차적으로 적층된 제2 기판이 생성될 수 있다(S130). 제1 기판과 제2 기판은 순차적으로 생성되거나 경우에 따라서는 순서를 달리하거나 동시에 생성할 수도 있다. S120 may be described in more detail as S130 to S150 described later. The first host substrate 101, the first sacrificial layer 102, and the second layer 12; 103 are sequentially stacked, a first substrate, a second host substrate, a second sacrificial layer, and a third layer 13 A second substrate sequentially stacked may be generated (S130). The first substrate and the second substrate may be sequentially generated, or may be generated in a different order or simultaneously in some cases.

제1 기판이 식각 용액에 담기어, 식각 용액에 의해 제1 희생층이 식각될 수 있고, 그 후 폴리머 스탬프(300)를 이용하여 제2 레이어(12)는 제1 레이어(11) 상에 전사될 수 있다(S140). 구체적으로, 제1 희생층이 식각되면 제2 레이어는 제1 호스트 기판 위에 위치될 수 있고, 폴리머 스탬프(300)는 제2 레이어(12)와 접착됨에 기초하여 제1 레이어(11) 상에 제2 레이어(12)를 이동시켜 전사할 수 있다. The first substrate is immersed in the etching solution, and the first sacrificial layer may be etched by the etching solution, and then the second layer 12 is transferred onto the first layer 11 using the polymer stamp 300 It can be (S140). Specifically, when the first sacrificial layer is etched, the second layer may be positioned on the first host substrate, and the polymer stamp 300 is adhered to the second layer 12 to form a second layer on the first layer 11. 2 The layer 12 can be moved to transfer.

또한, 제2 기판이 식각 용액에 담기어, 식각 용액에 의해 제2 희생층이 식각되면, 폴리머 스탬프(300)를 이용하여 제3 레이어(13)는 제2 레이어(12) 상에 전사될 수 있다(S150). 이에 따라 이종접합된 다층 구조가 형성될 수 있다. In addition, when the second substrate is immersed in the etching solution and the second sacrificial layer is etched by the etching solution, the third layer 13 may be transferred onto the second layer 12 using the polymer stamp 300. Yes (S150). Accordingly, a heterojunction multilayer structure can be formed.

다층 구조에 대해 수직으로 소스, 드레인, 게이트가 형성될 수 있고, 이에 따라 수직형 트랜지스터가 제조될 수 있다(S160). 구체적으로, 다층 구조 중 제2 레이어(12) 및 제3 레이어(13)의 적어도 일부가 식각되어 제1 레이어(11)의 적어도 일부가 노출될 수 있고, 식각된 다층 구조 상에 게이트 절연층(14)이 증착될 수 있다. A source, a drain, and a gate may be formed vertically with respect to the multilayer structure, and accordingly, a vertical transistor may be manufactured (S160). Specifically, at least a portion of the second layer 12 and the third layer 13 of the multilayer structure may be etched to expose at least a portion of the first layer 11, and the gate insulating layer ( 14) can be deposited.

제1 레이어(11)의 일부 위에 게이트 절연층(14)이 증착된 후, 제2 레이어(12) 및 제3 레이어(13)의 측면을 감싸는 형태로 게이트(15)가 증착될 수 있다. 그 후 게이트(15) 및 게이트 절연층(14)과 인접하는 공간에 절연체(18)가 증착될 수 있다. After the gate insulating layer 14 is deposited on a portion of the first layer 11, the gate 15 may be deposited to surround the side surfaces of the second layer 12 and the third layer 13. Thereafter, an insulator 18 may be deposited in a space adjacent to the gate 15 and the gate insulating layer 14.

절연체(18)의 적어도 일부와 그에 대응하는 게이트 절연층(14)의 적어도 일부는 소스(16)와 드레인(17)의 형성을 위해 식각될 수 있다. 식각된 부분은 제1 레이어(11) 상의 일부와 제3 레이어(13)의 일부일 수 있다. 제1 레이어(11)와 관련하여 식각된 부분을 통해서는 수직 방향으로 소스(16)가 형성되고, 제3 레이어(13)와 관련하여 식각된 부분을 통해서는 수직 방향으로 드레인(17)이 형성될 수 있다. At least a portion of the insulator 18 and at least a portion of the gate insulating layer 14 corresponding thereto may be etched to form the source 16 and the drain 17. The etched portion may be a portion of the first layer 11 and a portion of the third layer 13. The source 16 is formed in the vertical direction through the etched portion in relation to the first layer 11, and the drain 17 is formed in the vertical direction through the etched portion in relation to the third layer 13 Can be.

도 5는 본 발명의 일 실시예에 따른 이종접합 구조의 수직형 트랜지스터를 이용한 실험 결과의 예를 도시한다. 구체적으로, 도 5는 트랜지스터(1)의 동작을 확인하기 위한 시뮬레이션 결과의 예를 도시한다. 5 shows an example of experimental results using a vertical transistor having a heterojunction structure according to an embodiment of the present invention. Specifically, FIG. 5 shows an example of a simulation result for confirming the operation of the transistor 1.

참조번호 2a는 시뮬레이션을 위해 본 발명의 일 실시예에 따른 트랜지스터를 모사한 구조를 나타낸다. 도시된 바와 같이, 다층 구조와 함께, 소스(n=1E20cm-3), 게이트(또는 채널)(p=1E17cm-3), 그리고 드레인(n=1E20 cm-3)이 형성되어 있음을 알 수 있다. 또한, 게이트의 수직벽에 10nm 두께의 산화 알루미늄 게이트 절연체와 게이트 금속이 위치해 있음을 알 수 있다. Reference numeral 2a denotes a structure that simulates a transistor according to an embodiment of the present invention for simulation. As shown, it can be seen that a source (n=1E20cm -3 ), a gate (or channel) (p=1E17cm -3 ), and a drain (n=1E20cm -3 ) are formed with a multilayer structure. . In addition, it can be seen that an aluminum oxide gate insulator and a gate metal having a thickness of 10 nm are located on the vertical wall of the gate.

참조번호 2b는 트랜지스터 작동 시 전류 밀도를 나타낸다. 참조번호 2에는 트랜지스터 작동 시에 채널 부근에 전류 밀도가 높아짐을 알 수 있다. 즉, 본 발명의 일 실시예에 따른 트랜지스터는 정상적으로 동작함을 알 수 있다. Reference numeral 2b denotes the current density during transistor operation. Reference number 2 shows that the current density increases near the channel when the transistor is operated. That is, it can be seen that the transistor according to the embodiment of the present invention operates normally.

참조번호 2c는 전류-게이트 전압 그래프를 통해 게이트 전압에 따른 전류 변화를 나타내며, 이를 통해 트랜지스터의 온오프가 이루어짐을 알 수 있다. Reference numeral 2c denotes a current change according to a gate voltage through a current-gate voltage graph, and it can be seen that the transistor is turned on and off.

본 발명의 일 실시예에 따른 트랜지스터는 실리콘의 높은 도핑을 이용하여 금속/실리콘의 접촉 저항을 최소화하는 동시에 높은 전자 이동도를 가지는 물질(예: 게르마늄)으로 구성된 레이어를 채널층(channel layer)로 이용함으로써 높은 드라이빙 전류, 트랜스컨덕턴스 및 스위칭 속도를 제공할 수 있다. The transistor according to an embodiment of the present invention uses a high doping of silicon to minimize the contact resistance of metal/silicon and at the same time use a layer composed of a material (eg, germanium) having high electron mobility as a channel layer. Using it can provide high driving current, transconductance and switching speed.

본 명세서에 첨부된 흐름도의 각 단계의 조합들은 컴퓨터 프로그램 인스트럭션들에 의해 수행될 수도 있다. 이들 컴퓨터 프로그램 인스트럭션들은 범용 컴퓨터, 특수용 컴퓨터 또는 기타 프로그램 가능한 데이터 프로세싱 장비의 프로세서에 탑재될 수 있으므로, 컴퓨터 또는 기타 프로그램 가능한 데이터 프로세싱 장비의 프로세서를 통해 수행되는 그 인스트럭션들이 흐름도의 각 단계에서 설명된 기능들을 수행하는 수단을 생성하게 된다. 이들 컴퓨터 프로그램 인스트럭션들은 특정 방식으로 기능을 구현하기 위해 컴퓨터 또는 기타 프로그램 가능한 데이터 프로세싱 장비를 지향할 수 있는 컴퓨터 이용 가능 또는 컴퓨터 판독 가능 메모리에 저장되는 것도 가능하므로, 그 컴퓨터 이용가능 또는 컴퓨터 판독 가능 메모리에 저장된 인스트럭션들은 흐름도 각 단계에서 설명된 기능을 수행하는 인스트럭션 수단을 내포하는 제조 품목을 생산하는 것도 가능하다. 컴퓨터 프로그램 인스트럭션들은 컴퓨터 또는 기타 프로그램 가능한 데이터 프로세싱 장비 상에 탑재되는 것도 가능하므로, 컴퓨터 또는 기타 프로그램 가능한 데이터 프로세싱 장비 상에서 일련의 동작 단계들이 수행되어 컴퓨터로 실행되는 프로세스를 생성해서 컴퓨터 또는 기타 프로그램 가능한 데이터 프로세싱 장비를 수행하는 인스트럭션들은 흐름도의 각 단계에서 설명된 기능들을 실행하기 위한 단계들을 제공하는 것도 가능하다.Combinations of each step of the flowchart attached to this specification may be performed by computer program instructions. Since these computer program instructions can be mounted on the processor of a general purpose computer, special purpose computer or other programmable data processing equipment, the instructions executed by the processor of the computer or other programmable data processing equipment are the functions described in each step of the flowchart. Will create a means of doing things. These computer program instructions can also be stored in computer-usable or computer-readable memory that can be directed to a computer or other programmable data processing equipment to implement a function in a particular way, so that the computer-usable or computer-readable memory It is also possible for the instructions stored in the flow chart to produce an article of manufacture containing instruction means for performing the functions described in each step. Computer program instructions can also be mounted on a computer or other programmable data processing equipment, so that a series of operating steps are performed on a computer or other programmable data processing equipment to create a computer-executable process to create a computer or other programmable data processing equipment. It is also possible for instructions to perform processing equipment to provide steps for executing the functions described in each step of the flowchart.

또한, 각 단계는 특정된 논리적 기능(들)을 실행하기 위한 하나 이상의 실행 가능한 인스트럭션들을 포함하는 모듈, 세그먼트 또는 코드의 일부를 나타낼 수 있다. 또, 몇 가지 대체 실시예들에서는 단계들에서 언급된 기능들이 순서를 벗어나서 발생하는 것도 가능함을 주목해야 한다. 예컨대, 잇달아 도시되어 있는 단계들은 사실 실질적으로 동시에 수행되는 것도 가능하고 또는 단계들이 때때로 해당하는 기능에 따라 역순으로 수행되는 것도 가능하다.In addition, each step may represent a module, segment, or part of code that contains one or more executable instructions for executing the specified logical function(s). Further, it should be noted that in some alternative embodiments, the functions mentioned in the steps may occur out of order. For example, the steps shown in succession may in fact be performed substantially simultaneously, or the steps may sometimes be performed in the reverse order depending on the corresponding function.

이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 품질에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 명세서에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 균등한 범위 내에 있는 모든 기술사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.The above description is merely illustrative of the technical idea of the present invention, and those of ordinary skill in the art to which the present invention pertains will be able to make various modifications and variations without departing from the essential quality of the present invention. Accordingly, the embodiments disclosed in the present specification are not intended to limit the technical idea of the present disclosure, but to explain the technical idea, and the scope of the technical idea of the present disclosure is not limited by these embodiments. The scope of protection of the present invention should be interpreted by the following claims, and all technical ideas within the scope equivalent thereto should be construed as being included in the scope of the present invention.

1: 트랜지스터
11: 제1 레이어
12: 제2 레이어
13: 제3 레이어
14: 게이트 절연층
15: 게이트
16: 소스
17: 드레인
18: 절연체1: transistor
11: first layer
12: second layer
13: third layer
14: gate insulating layer
15: gate
16: source
17: drain
18: insulator

Claims (14)

제1 전자 이동도를 가지는 제1 물질로 구성되는 제1 레이어, 상기 제1 전자 이동도 보다 큰 제2 전자 이동도를 가지는 제2 물질로 구성되는 제2 레이어 및 상기 제1 물질로 구성되는 제3 레이어를 포함하는 다층 구조를 생성하는 단계와,
상기 다층 구조에 대해 수직으로 소스(source), 드레인(drain), 게이트(gate)를 형성하여 수직형 트랜지스터를 제조하는 단계를 포함하며,
상기 수직형 트랜지스터를 제조하는 단계는,
상기 다층 구조에서 상기 제2 레이어와 상기 제3 레이어의 일부를 식각하여 상기 제1 레이어를 노출시키는 단계와,
상기 제1 레이어가 노출된 다층 구조에 게이트 절연층을 증착하는 단계와,
상기 제2 레이어의 일부 및 상기 제3 레이어의 일부를 감싸도록 수직 방향으로 상기 게이트를 증착하는 단계와,
상기 제1 레이어 및 상기 게이트가 증착된 상기 제3 레이어 각각의 적어도 일부가 드러나도록 비아를 형성하는 단계를 포함하며,
상기 다층 구조에 대해 수직으로 형성된 상기 소스는, 상기 제1 레이어에 대한 비아를 통해 수직으로 형성되며,
상기 다층 구조에 대해 수직으로 형성된 상기 드레인은, 상기 제3 레이어에 대한 비아를 통해 수직으로 형성되는
이종접합 구조의 수직형 트랜지스터 제조 방법.
A first layer composed of a first material having a first electron mobility, a second layer composed of a second material having a second electron mobility greater than the first electron mobility, and a second layer composed of the first material Creating a multi-layered structure comprising three layers,
Forming a source, a drain, and a gate vertically with respect to the multilayer structure to manufacture a vertical transistor,
The step of manufacturing the vertical transistor,
Exposing the first layer by etching a portion of the second layer and the third layer in the multilayer structure;
Depositing a gate insulating layer on the multilayer structure in which the first layer is exposed,
Depositing the gate in a vertical direction to surround a portion of the second layer and a portion of the third layer,
Forming a via to expose at least a portion of each of the first layer and the third layer on which the gate is deposited,
The source formed perpendicular to the multilayer structure is formed vertically through a via to the first layer,
The drain formed vertically with respect to the multilayer structure is vertically formed through a via for the third layer.
Method of manufacturing a vertical transistor with a heterojunction structure.
 제1항에 있어서,
상기 다층 구조를 생성하는 단계는,
상기 제1 물질이 소정 도핑 농도 값을 가지도록 도핑하여 상기 제1 레이어를 생성하는 단계와,
제1 호스트 기판(host substrate), 제1 희생층(sacrificial layer) 및 상기 제2 레이어가 순차적으로 적층된 제1 기판을 생성하는 단계와,
상기 제1 기판을 식각 용액에 담그는 단계와,
식각 용액에 의해 상기 제1 희생층이 식각되면, 폴리머 스탬프(polymer stamp)를 이용하여 상기 제2 레이어를 상기 제1 레이어 상에 전사(transfer printing)하는 단계를 포함하는
이종접합 구조의 수직형 트랜지스터 제조 방법.
The method of claim 1,
The step of creating the multilayer structure,
Doping the first material to have a predetermined doping concentration value to generate the first layer,
Generating a first substrate in which a first host substrate, a first sacrificial layer, and the second layer are sequentially stacked,
Dipping the first substrate in an etching solution,
When the first sacrificial layer is etched by an etching solution, transferring the second layer onto the first layer by using a polymer stamp.
Method for manufacturing a vertical transistor with a heterojunction structure.
 제2항에 있어서,
상기 다층 구조를 생성하는 단계는,
제2 호스트 기판, 제2 희생층 및 상기 제3 레이어가 순차적으로 적층된 제2 기판을 생성하는 단계와,
상기 제2 기판을 식각 용액에 담그는 단계와,
식각 용액에 의해 상기 제2 희생층이 식각되면, 상기 폴리머 스탬프를 이용하여 상기 제3 레이어를 상기 제2 레이어 상에 전사하는 단계를 더 포함하는
이종접합 구조의 수직형 트랜지스터 제조 방법.
The method of claim 2,
The step of creating the multilayer structure,
Generating a second substrate in which a second host substrate, a second sacrificial layer, and the third layer are sequentially stacked,
Dipping the second substrate in an etching solution,
When the second sacrificial layer is etched by the etching solution, the step of transferring the third layer onto the second layer using the polymer stamp.
Method of manufacturing a vertical transistor with a heterojunction structure.
 제2항에 있어서,
상기 제2 레이어를 상기 제1 레이어 상에 전사하는 단계는,
식각 용액에 의해 상기 제1 희생층이 식각되면, 상기 폴리머 스탬프와 상기 제2 레이어를 접촉시켜 상기 폴리머 스탬프에 상기 제2 레이어가 접착되도록 하는 단계와,
상기 폴리머 스탬프를 이용하여 상기 제2 레이어를 상기 제1 레이어 상에 전사하는 단계를 포함하는
이종접합 구조의 수직형 트랜지스터 제조 방법.
The method of claim 2,
The step of transferring the second layer onto the first layer,
When the first sacrificial layer is etched by an etching solution, contacting the polymer stamp with the second layer so that the second layer adheres to the polymer stamp,
Transferring the second layer onto the first layer by using the polymer stamp.
Method of manufacturing a vertical transistor with a heterojunction structure.
 제1항에 있어서,
상기 수직형 트랜지스터를 제조하는 단계는,
상기 게이트의 증착 이후 절연체(insulator)를 증착하는 단계를 더 포함하며,
상기 비아를 형성하는 단계는,
상기 증착된 절연체의 적어도 일부와, 상기 증착된 절연체의 적어도 일부와 대응되는 상기 게이트 절연층의 적어도 일부를 식각하는 단계를 포함하는,
이종접합 구조의 수직형 트랜지스터 제조 방법.
The method of claim 1,
The step of manufacturing the vertical transistor,
Further comprising the step of depositing an insulator (insulator) after the deposition of the gate,
Forming the via,
Etching at least a portion of the deposited insulator and at least a portion of the gate insulating layer corresponding to at least a portion of the deposited insulator,
Method of manufacturing a vertical transistor with a heterojunction structure.
 제1항에 있어서,
상기 제1 물질은,
Si(Silicon)을 포함하고,
상기 제2 물질은,
Ge(Germanium), InP(Indium Phosphide), InGaAs(Indium Gallium Arsenide), GaAs(Gallium Arsenide) 중 적어도 하나를 포함하는
이종접합 구조의 수직형 트랜지스터 제조 방법.
The method of claim 1,
The first material,
Including Si (Silicon),
The second material,
Ge (Germanium), InP (Indium Phosphide), InGaAs (Indium Gallium Arsenide), GaAs (Gallium Arsenide) containing at least one
Method of manufacturing a vertical transistor with a heterojunction structure.
 제2항에 있어서,
상기 폴리머 스탬프는,
반데르발스(Van Der Waals) 원리에 기초하여 상기 제2 레이어를 상기 제1 레이어 상에 전사하는
이종접합 구조의 수직형 트랜지스터 제조 방법.
The method of claim 2,
The polymer stamp,
Transferring the second layer onto the first layer based on the Van Der Waals principle
Method of manufacturing a vertical transistor with a heterojunction structure.
 다층 구조 -상기 다층 구조는 소정의 전자 이동도를 가지는 제1 물질로 구성되는 제1 레이어와, 상기 제1 물질 보다 큰 전자 이동도를 가지는 제2 물질로 구성되어 상기 제1 레이어의 적어도 일부 상에 적층되는 제2 레이어와, 상기 제2 레이어 상에 적층되며 상기 제1 물질로 구성되는 제3 레이어를 포함함 - 와,
상기 제1 레이어의 적어도 일부의 윗면, 상기 제3 레이어의 적어도 일부의 윗면, 상기 제3 레이어의 측면, 및 상기 제2 레이어의 측면에 형성되는 게이트 절연층(dielectric layer)과,
상기 게이트 절연층 중 상기 제1 레이어의 윗면 일부에 상기 제2 레이어의 측면 일부 및 상기 제3 레이어의 측면 일부를 감싸도록 수직 방향으로 형성된 게이트와,
상기 게이트 절연층 및 상기 게이트 상에 형성된 절연층과,
상기 제1 레이어의 적어도 일부가 드러나도록 상기 절연층에 상기 다층 구조에 대해 수직으로 형성된 비아에 형성된 소스와,
상기 제3 레이어의 적어도 일부가 드러나도록 상기 절연층에 상기 다층 구조에 대해 수직으로 형성된 비아에 형성된 드레인을 포함하는
이종접합 구조의 수직형 트랜지스터.
Multi-layer structure-The multi-layer structure is composed of a first layer composed of a first material having a predetermined electron mobility and a second material having an electron mobility greater than that of the first material, and is formed on at least a portion of the first layer. A second layer stacked on and a third layer stacked on the second layer and composed of the first material-with,
A gate insulating layer formed on at least a portion of the top surface of the first layer, at least a portion of the top surface of the third layer, a side surface of the third layer, and a side surface of the second layer,
A gate formed in a vertical direction so as to surround a part of a side surface of the second layer and a part of a side surface of the third layer on a part of the upper surface of the first layer among the gate insulating layers,
The gate insulating layer and the insulating layer formed on the gate,
A source formed in a via perpendicular to the multilayer structure in the insulating layer so that at least a portion of the first layer is exposed,
And a drain formed in a via perpendicular to the multilayer structure in the insulating layer so that at least a portion of the third layer is exposed
Vertical transistor with heterojunction structure.
 삭제delete 제8항에 있어서,
상기 제1 물질은,
Si(Silicon)을 포함하고,
상기 제2 물질은,
Ge(Germanium), InP(Indium Phosphide), InGaAs(Indium Gallium Arsenide), GaAs(Gallium Arsenide) 중 적어도 하나를 포함하는
이종접합 구조의 수직형 트랜지스터.
The method of claim 8,
The first material,
Including Si (Silicon),
The second material,
Ge (Germanium), InP (Indium Phosphide), InGaAs (Indium Gallium Arsenide), GaAs (Gallium Arsenide) containing at least one
Vertical transistor with heterojunction structure.
 제8항에 있어서,
상기 제1 레이어 및 상기 제3 레이어는 소정 값 이상의 도핑 농도를 가지도록 도핑된
이종접합 구조의 수직형 트랜지스터.
The method of claim 8,
The first layer and the third layer are doped to have a doping concentration of a predetermined value or more.
Vertical transistor with heterojunction structure.
 제8항에 있어서,
상기 다층 구조는 폴리머 스탬프를 이용하여 형성되며,
상기 제2 레이어는, 반데르발스(Van Der Waals) 원리에 기초하여 특정 물질을 전사하는 폴리머 스탬프(polymer stamp)에 의해 상기 제1 레이어 상에 전사(transfer printing)되고,
상기 제3 레이어는 상기 폴리머 스탬프에 의해 상기 제2 레이어 상에 전사되는
이종접합 구조의 수직형 트랜지스터.
The method of claim 8,
The multilayer structure is formed using a polymer stamp,
The second layer is transferred onto the first layer by a polymer stamp that transfers a specific material based on the Van Der Waals principle,
The third layer is transferred onto the second layer by the polymer stamp
Vertical transistor with heterojunction structure.
 제12항에 있어서,
상기 폴리머 스탬프는,
호스트 기판(host substrate), 희생층(sacrificial layer), 전사 대상 물질로 이루어진 기판이 식각 용액에 담기어 상기 희생층이 상기 식각 용액에 의해 식각되어, 상기 전사 대상 물질이 상기 호스트 기판과 접촉된 상태에서 상기 전사 대상 물질과 접촉하고,
상기 전사 대상 물질과 접촉되면 반데르발스 원리에 기초하여 상기 전사 대상 물질과 접합하고,
기지정된 위치 상에 상기 전사 대상 물질을 전사하는
이종접합 구조의 수직형 트랜지스터.
The method of claim 12,
The polymer stamp,
A substrate made of a host substrate, a sacrificial layer, and a transfer target material is immersed in an etching solution, and the sacrificial layer is etched by the etching solution, so that the transfer target material is in contact with the host substrate. In contact with the transfer target material,
When in contact with the transfer target material, it bonds with the transfer target material based on the Van der Waals principle,
Transferring the transfer target material onto a predetermined position
Vertical transistor with heterojunction structure.
 제13항에 있어서,
상기 전사 대상 물질은, 상기 제2 레이어 또는 상기 제3 레이어인
이종접합 구조의 수직형 트랜지스터.The method of claim 13,
The transfer target material is the second layer or the third layer
Vertical transistor with heterojunction structure.
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