KR102193957B1 - Capacitor device - Google Patents
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Abstract
본 발명의 일 측면은, 유전체층과 제1 및 제2 내부전극이 교대로 적층된 구조를 갖는 커패시터 바디; 및 상기 커패시터 바디의 외부에 형성되며, 상기 제1 및 제2 내부전극과 전기적으로 연결되는 제1 및 제2 외부전극;을 포함하고, 상기 유전체층은 복수의 유전체 그레인 및 상기 복수의 유전체 그레인의 계면에 위치하는 복수의 금속 섬(metal island)을 포함하며, 상기 금속 섬의 평균 입경은 상기 유전체 그레인 평균 입경의 1/4 이하인 커패시터 부품을 제공한다. An aspect of the present invention is a capacitor body having a structure in which dielectric layers and first and second internal electrodes are alternately stacked; And first and second external electrodes formed outside the capacitor body and electrically connected to the first and second internal electrodes, wherein the dielectric layer includes a plurality of dielectric grains and an interface between the plurality of dielectric grains It includes a plurality of metal islands (metal islands) positioned at, and the average particle diameter of the metal island provides a capacitor component having less than 1/4 of the average particle diameter of the dielectric grain.
Description
본 발명은 커패시터 부품에 관한 것이다.
The present invention relates to a capacitor component.
일반적인 전자 제품 시장의 추세인 소형 경량화, 다기능화에 부합하기 위해, 커패시터 부품의 소형화, 고용량화, 승압화가 계속적으로 요구되고 있다. 따라서, 유전체층의 박층화와 더불어 우수한 내전압 및 DC 특성이 커패시터 부품의 개발에서 중요하게 고려되고 있다.
In order to meet the trend of the general electronic product market, such as miniaturization, weight reduction and multifunctionalization, miniaturization, high capacity, and boosting of capacitor components are continuously required. Therefore, a thin dielectric layer and excellent withstand voltage and DC characteristics are considered important in the development of capacitor components.
그런데, 박층화, 승압화는 유전체 층에 걸리는 전계 세기를 높여 DC 특성과 내전압 특성을 악화시킨다. 특히, 박층화에 따른 미세 구조상의 결함이 BDV(Breakdown Voltage), 고온 IR 등의 내전압 특성에 미치는 영향을 더욱 심각하게 한다.
However, thinning and boosting increase the electric field strength applied to the dielectric layer and deteriorate the DC characteristics and the withstand voltage characteristics. In particular, the effect of microstructure defects due to thinning on the breakdown voltage (BDV) and high-temperature IR characteristics is more serious.
이를 방지하기 위해서는 유전체 그레인의 미립화가 필수적이나, 유전체 그레인의 크기가 작아지면 용량 온도 특성의 구현이 더욱 어려워지고 유전율이 감소하는 문제가 있다.
In order to prevent this, it is essential to make the dielectric grain fine, but when the size of the dielectric grain is reduced, it becomes more difficult to implement the capacitance temperature characteristic and the dielectric constant decreases.
반면, 고유전율 확보를 위해 유전체 그레인 조대화를 시도할 경우, 유전체층 내 그레인 개수가 줄어 입계(Grain Boundary)에 의한 신뢰성 향상을 기대하기 어려운 문제가 있다.
On the other hand, when a dielectric grain coarsening is attempted to secure a high dielectric constant, the number of grains in the dielectric layer is reduced, so that it is difficult to expect reliability improvement due to grain boundaries.
따라서, 커패시터 부품의 유전율 향상 및 신뢰성 확보를 동시에 달성할 수 있는 유전체 조성물의 개발이 요구되고 있는 실정이다.
Accordingly, there is a demand for a dielectric composition capable of simultaneously improving the dielectric constant of capacitor components and securing reliability.
하기 특허문헌 1은 유전체 조성물 및 이를 포함하는 세라믹 커패시터에 관한 것이다.
The following Patent Document 1 relates to a dielectric composition and a ceramic capacitor including the same.
본 발명의 목적 중 하나는 유전율이 높고, 신뢰성이 우수한 커패시터 부품을 제공하고자 하는 것이다.
One of the objects of the present invention is to provide a capacitor component having high dielectric constant and excellent reliability.
본 발명의 일 측면은, 유전체층과 제1 및 제2 내부전극이 교대로 적층된 구조를 갖는 커패시터 바디와, 상기 커패시터 바디의 외부에 형성되며, 상기 제1 및 제2 내부전극과 전기적으로 연결되는 제1 및 제2 외부전극을 포함하고, 상기 유전체층은 복수의 유전체 그레인 및 상기 복수의 유전체 그레인의 계면에 위치하는 복수의 금속 섬(metal island)을 포함하며, 상기 금속 섬의 평균 입경은 상기 유전체 그레인 평균 입경의 1/4 이하인 커패시터 부품을 제공한다.
An aspect of the present invention is a capacitor body having a structure in which dielectric layers and first and second internal electrodes are alternately stacked, and formed outside the capacitor body, and electrically connected to the first and second internal electrodes. The dielectric layer includes first and second external electrodes, and the dielectric layer includes a plurality of dielectric grains and a plurality of metal islands positioned at an interface between the plurality of dielectric grains, and the average particle diameter of the metal islands is the dielectric Capacitor components that are less than 1/4 of the average grain diameter are provided.
본 발명의 일 실시 예에서, 상기 복수의 유전체 그레인 전체 면적 대비 상기 복수의 금속 섬 전체 면적의 비는 15% 이하일 수 있다.In an embodiment of the present invention, a ratio of the total area of the plurality of metal islands to the total area of the plurality of dielectric grains may be 15% or less.
본 발명의 일 실시 예에서, 상기 복수의 유전체 그레인 전체 면적 대비 상기 복수의 금속 섬 전체 면적의 비가 2% 이상일 수 있다.In an embodiment of the present invention, a ratio of the total area of the plurality of metal islands to the total area of the plurality of dielectric grains may be 2% or more.
본 발명의 일 실시 예에서, 상기 금속 섬은, 니켈(Ni), 철(Fe), 구리(Cu), 크롬(Cr) 및 망간(Mn)으로 이루어진 군에서 선택되는 하나 이상을 포함할 수 있다.In an embodiment of the present invention, the metal island may include at least one selected from the group consisting of nickel (Ni), iron (Fe), copper (Cu), chromium (Cr), and manganese (Mn). .
본 발명의 일 실시 예에서, 상기 유전체층은 유전체 분말 및 금속 입자를 포함하는 유전체 조성물로부터 형성되며, 상기 금속 입자의 표면에는 산화물층이 형성되어 있을 수 있다.In one embodiment of the present invention, the dielectric layer may be formed from a dielectric composition including dielectric powder and metal particles, and an oxide layer may be formed on the surface of the metal particles.
본 발명의 일 실시 예에서, 상기 산화물층의 평균 두께는 상기 금속 입자의 평균 입경 대비 1/10 이하일 수 있다.In an embodiment of the present invention, the average thickness of the oxide layer may be 1/10 or less of the average particle diameter of the metal particles.
본 발명의 일 실시 예에서, 상기 산화물층은, 마그네슘(Mg), 희토류 원소(REM), 망간(Mn), 바나듐(V), 바륨(Ba), 칼슘(Ca), 실리콘(Si), 알루미늄(Al) 및 티탄산바륨(BaTiO3)으로 이루어진 군에서 선택되는 하나 이상을 포함할 수 있다.In one embodiment of the present invention, the oxide layer is magnesium (Mg), rare earth elements (REM), manganese (Mn), vanadium (V), barium (Ba), calcium (Ca), silicon (Si), aluminum It may include at least one selected from the group consisting of (Al) and barium titanate (BaTiO 3 ).
본 발명의 일 실시 예에서, 상기 유전체층의 두께는 3.0μm 이하이고, 상기 유전체층 두께 방향으로의 유전체 그레인의 개수는 4개 이상일 수 있다.
In an embodiment of the present invention, the thickness of the dielectric layer may be 3.0 μm or less, and the number of dielectric grains in the thickness direction of the dielectric layer may be 4 or more.
본 발명의 여러 효과 중 하나로서, 유전율 및 신뢰성이 동시에 우수한 커패시터 부품을 제공할 수 있다.As one of the various effects of the present invention, it is possible to provide a capacitor component having excellent dielectric constant and reliability at the same time.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
The various and beneficial advantages and effects of the present invention are not limited to the above description, and will be more easily understood in the course of describing specific embodiments of the present invention.
도 1은 본 발명의 일 실시 예에 따른 커패시터 부품을 개략적으로 나타내는 사시도이다.
도 2는 도 1의 A-A'선에 의한 단면도이다.
도 3은 본 발명의 일 실시 예에 따른 유전체층의 미세구조를 나타내기 위한 개념도이다.1 is a perspective view schematically showing a capacitor component according to an embodiment of the present invention.
FIG. 2 is a cross-sectional view taken along line A-A' of FIG. 1.
3 is a conceptual diagram illustrating a microstructure of a dielectric layer according to an embodiment of the present invention.
이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시 예를 상세히 설명한다. 본 실시 예들은 다른 형태로 변형되거나 여러 실시 예가 서로 조합될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 예로 한정되는 것은 아니다. 또한, 본 실시 예들은 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 예를 들어, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
Hereinafter, various embodiments of the present invention will be described in detail with reference to the accompanying drawings. The embodiments may be modified in different forms or may be combined with each other, and the scope of the present invention is not limited to the embodiments described below. In addition, the present embodiments are provided to more completely describe the present invention to those with average knowledge in the art. For example, the shape and size of elements in the drawings may be exaggerated for clearer explanation.
한편, 본 명세서에서 사용되는 "일 실시 예(one example)"라는 표현은 서로 동일한 실시 예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공되는 것이다. 그러나, 아래 설명에서 제시된 실시 예들은 다른 실시 예의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 실시 예에서 설명된 사항이 다른 실시 예에서 설명되어 있지 않더라도, 다른 실시 예에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 실시 예에 관련된 설명으로 이해될 수 있다.
On the other hand, the expression "one example" used in the present specification does not mean the same embodiment, and is provided to emphasize and describe different unique features. However, embodiments presented in the following description are not excluded from being implemented in combination with features of other embodiments. For example, even if a matter described in a specific embodiment is not described in another embodiment, it may be understood as a description related to another embodiment unless a description contradicts or contradicts the matter in another embodiment.
이하, 도면을 참조하여 본 발명의 커패시터 부품을 상세히 설명한다.
Hereinafter, the capacitor component of the present invention will be described in detail with reference to the drawings.
도 1은 본 발명의 일 실시 예에 따른 커패시터 부품을 개략적으로 나타내는 사시도이고, 도 2는 도 1의 A-A'선에 의한 단면도이다. 1 is a perspective view schematically showing a capacitor component according to an exemplary embodiment of the present invention, and FIG. 2 is a cross-sectional view taken along line A-A' of FIG. 1.
본 발명의 일 실시 예에 따른 커패시터 부품(100)에 있어서, '길이 방향'은 도 1의 'L' 방향, '폭 방향'은 도 1의 'W' 방향, '두께 방향'은 도 1의 'T' 방향으로 정의하기로 한다. 여기서, '두께 방향'은 유전체층을 쌓아 올리는 방향, 즉 '적층 방향'과 동일한 개념으로 사용할 수 있다.
In the
도 1 및 도 2를 참조하면, 본 발명의 일 실시 예에 따른 커패시터 부품(100)은, 커패시터 바디(110)와 제1 및 제2 외부전극(130)을 포함할 수 있다.
1 and 2, a
상기 커패시터 바디(110)의 형상에 특별히 제한은 없지만, 도시된 바와 같이, 상기 커패시터 바디(110)는 육면체 형상으로 이루어질 수 있다. 칩 소성시 유전체 분말의 소성 수축으로 인하여, 상기 커패시터 바디(110)는 완전한 육면체 형상은 아니지만 실질적으로 육면체 형상을 가질 수 있다.
There is no particular limitation on the shape of the
상기 커패시터 바디(110)의 단면도인 도 2에 나타난 바와 같이 상기 커패시터 바디(110)는 복수의 유전체층(111)과 상기 유전체층(111) 상에 형성된 제1 및 제2 내부전극(120)을 포함하며, 내부전극이 형성된 복수의 유전체층이 적층되어 형성될 수 있다. 또한, 제1 및 제2 내부전극은 일 유전체층(111)을 사이에 두고 서로 대향되도록 배치될 수 있다.
As shown in FIG. 2, which is a cross-sectional view of the
본 발명의 일 실시 예에 따르면, 상기 커패시터 바디(110)을 구성하는 복수의 유전체층(111)은 소결된 상태로서, 인접하는 유전체층 간의 경계는 확인할 수 없을 정도로 일체화되어 있을 수 있다.
According to an embodiment of the present invention, the plurality of
상기 유전체층(111)은 유전체 조성물, 용매 및 유기 바인더를 포함하는 세라믹 그린시트의 소성에 의해 형성될 수 있으며, 상기 유전체 조성물은 소성 후 유전체 그레인을 구성하는 유전체 분말; 및 소성 후 금속 섬을 구성하는 금속 입자; 를 포함할 수 있다.
The
상기 유전체 분말은 고유전율을 갖는 세라믹을 주성분으로 할 수 있으며, 이에 한정되는 것은 아니나, 예를 들어 티탄산 바륨(BaTiO3)계 또는 티탄산스트론튬(SrTiO3)계 세라믹을 주성분으로 할 수 있다.
The dielectric powder may have a ceramic having a high dielectric constant as a main component, but is not limited thereto. For example, a barium titanate (BaTiO 3 )-based or strontium titanate (SrTiO 3 )-based ceramic may be used as a main component.
상기 금속 입자는 세라믹 그린시트의 소성 후 유전체층 내 금속 섬(metal island)를 구성하며, 커패시터 부품의 유전율 향상 및 고신뢰성 구현을 위해 포함되는 것으로써, 본 발명에서는 상기 금속 입자의 종류에 대해서는 특별히 한정하지 않으나, 예를 들면, 니켈(Ni), 철(Fe), 구리(Cu), 크롬(Cr), 망간(Mn)과 같은 전이 금속 또는 이들의 합금일 수 있다.
The metal particles constitute a metal island in the dielectric layer after firing of the ceramic green sheet, and are included to improve the dielectric constant of capacitor parts and to realize high reliability.In the present invention, the type of the metal particles is specifically limited. Although not, for example, it may be a transition metal such as nickel (Ni), iron (Fe), copper (Cu), chromium (Cr), manganese (Mn), or an alloy thereof.
상기 금속 입자의 표면에는 산화물층이 형성되어 있을 수 있다. 이러한 표면 산화물층은, 유전체 조성물의 소성 과정에서 금속 입자 간 응집 발생을 막아, 금속 입자가 유전체층 내 균일 분산되고, 안정적으로 존재하는 데에 도움을 줄 수 있다.
An oxide layer may be formed on the surface of the metal particles. The surface oxide layer prevents the occurrence of agglomeration between metal particles during the firing process of the dielectric composition, thereby helping the metal particles to be uniformly dispersed and stably present in the dielectric layer.
이때, 상기 산화물층의 두께는 금속 입자 평균 입경 대비 1/10 이하일 수 있다.
In this case, the thickness of the oxide layer may be 1/10 or less of the average particle diameter of the metal particles.
상기 산화물층의 두께가 상기 금속 입자 평균 입경 대비 1/10을 초과하는 경우, 소성 후, 금속 입자로의 기능을 잃고, 유전체층 내 단순 첨가제로써 작용하게 될 우려가 있다. 본 발명에서는 상기 산화물층의 두께의 하한에 대해서는 특별히 한정하지 않는다.
When the thickness of the oxide layer exceeds 1/10 of the average particle diameter of the metal particles, after firing, the function as metal particles is lost, and there is a concern that the oxide layer may function as a simple additive in the dielectric layer. In the present invention, the lower limit of the thickness of the oxide layer is not particularly limited.
상기 산화물층은 통상적으로 유전체 조성물 내 첨가제로 사용되는 다양한 원소를 포함할 수 있으며, 이에 한정되는 것은 아니나, 예를 들면, 마그네슘(Mg), 희토류 원소(REM), 망간(Mn), 바나듐(V), 바륨(Ba), 칼슘(Ca), 실리콘(Si), 알루미늄(Al) 및 티탄산바륨(BaTiO3)으로 이루어진 군에서 선택되는 하나 이상을 포함할 수 있다.
The oxide layer may include various elements commonly used as additives in the dielectric composition, but is not limited thereto, for example, magnesium (Mg), rare earth element (REM), manganese (Mn), vanadium (V ), barium (Ba), calcium (Ca), silicon (Si), aluminum (Al), and barium titanate (BaTiO 3 ).
도 3은 본 발명의 일 실시 예에 따른 유전체층의 미세구조를 나타내기 위한 개념도이다.3 is a conceptual diagram illustrating a microstructure of a dielectric layer according to an embodiment of the present invention.
도 3을 참조하면, 상기 유전체층(111)은 복수의 유전체 그레인(112) 및 상기 복수의 유전체 그레인의 계면에 위치하는 복수의 금속 섬(metal island, 113)을 포함할 수 있다.
Referring to FIG. 3, the
상기와 같이 유전체층(111) 내 복수의 금속 섬(113)이 포함될 경우, 높은 주파수의 사용 전압에서는 전자의 호핑이 가능하여 전자 충전에 의한 유전체 파괴가 발생하는 것을 억제할 수 있어 높은 유전율과 고신뢰성을 구현할 수 있다.
When a plurality of
상기 금속 섬(113)의 평균 입경은 상기 유전체 그레인(112) 평균 입경의 1/4 이하일 수 있다. 상기 금속 섬의 평균 입경이 상기 유전체 그레인 평균 입경의 1/4을 초과할 경우, 누설 전류(Leakage Current) 급증으로 인한 손실 계수(Dissipation Factor, DF) 상승 및 신뢰성 저하의 우려가 있다. 상기 금속 섬의 평균 입경이 작을수록 고신뢰성 확보에 유리하므로 본 발명에서는 그 하한을 특별히 한정하지 않는다.
The average particle diameter of the
상기 복수의 유전체 그레인(112) 전체 면적 대비 상기 복수의 금속 섬(113) 전체 면적의 비는 15% 이하일 수 있다.
A ratio of the total area of the plurality of
상기와 같이 복수의 금속 섬(113) 전체 면적의 비가 적절히 제어될 경우, 고온에서 최소한의 절연 특성(예컨대, 10-6ohm 이상)을 유지하면서도, 내부의 전자/홀(electron/hole)의 이동을 용이하게 하고, 유전체층과 내부전극의 계면에 중첩되는 에너지를 낮춰줌으로써 저항에 의한 열에너지로 유전체가 파괴되는 것을 방지할 수 있다. 또한, 금속 섬 내 전자에 의해 공간 전하(Space Charge)에 의한 쌍극자(Dipole)가 증가하여 유전율이 향상될 수 있다.
When the ratio of the total area of the plurality of
만약 상기 복수의 금속 섬(113) 전체 면적의 비가 15%를 초과하는 경우, 쇼트를 유발할 우려가 있으며, 또한 소성 제어가 되지 않을 경우 내부전극(120)과 연결되어 커패시터 부품의 기능을 상실할 우려가 있다. 본 발명에서는 상기 복수의 금속 섬(113) 전체 면적의 비의 하한에 대해서는 특별히 한정하지 않으나, 안정적으로 고유전율을 확보하기 위한 측면에서 그 하한을 2%로 한정할 수 있다.
If the ratio of the total area of the plurality of
상기 유전체층(111)의 두께(Td)는 3.0μm 이하(0μm 제외)일 수 있으며, 유전체층 두께 방향으로의 유전체 그레인(112)의 개수는 4개 이상일 수 있다. 이 경우, 유전체층의 박층화와 더불어, 제품의 신뢰성을 보다 향상시킬 수 있다.
The thickness Td of the
여기서, 유전체층의 두께(Td)는, 인접한 두 개의 내부전극 사이에 배치되는 유전체층의 평균 두께를 의미할 수 있으며, 유전체층 두께 방향으로의 유전체 그레인의 개수는, 인접한 두 개의 내부전극 사이에 배치되는 유전체층에서 유전체층 두께 방향으로 적층되어 있는 유전체 그레인의 평균 개수를 의미할 수 있다.
Here, the thickness of the dielectric layer (Td) may mean the average thickness of the dielectric layer disposed between two adjacent internal electrodes, and the number of dielectric grains in the thickness direction of the dielectric layer is a dielectric layer disposed between two adjacent internal electrodes. In may mean the average number of dielectric grains stacked in the dielectric layer thickness direction.
상기 유전체층의 평균 두께 및 유전체층 두께 방향으로 적층되어 있는 유전체 그레인의 평균 개수는 커패시터 바디(110)의 길이-두께(L-T) 방향 단면을 주사전자현미경(Scanning Electron Microscope, SEM)으로 이미지를 스캔하여 측정할 수 있다.
The average thickness of the dielectric layer and the average number of dielectric grains stacked in the dielectric layer thickness direction are measured by scanning an image of a cross section in the length-thickness (LT) direction of the
예를 들어, 커패시터 바디(110)의 폭(W) 방향의 중앙부에서 절단한 길이 및 두께(L-T) 방향 단면을 주사전자현미경(SEM)으로 스캔한 이미지에서 추출된 임의의 유전체층에 대하여 폭 방향으로 등간격인 30개의 지점에서 그 두께 및 유전체층 두께 방향으로 적층되어 있는 유전체 그레인의 평균 개수를 측정하여 평균값을 측정할 수 있다.For example, a cross section in the length and thickness (LT) direction cut from the central part of the width (W) direction of the
상기 등간격인 30개의 지점은 인접한 두 개의 내부전극 사이에 배치되는 영역에서 측정될 수 있다.
The 30 equally spaced points may be measured in a region disposed between two adjacent internal electrodes.
이하, 실시 예를 통하여 본 발명을 더욱 상세히 설명하지만, 이는 발명의 구체적인 이해를 돕기 위한 것으로 본 발명의 범위가 이에 의해 한정되는 것은 아니다.
Hereinafter, the present invention will be described in more detail through examples, but this is to help a specific understanding of the invention and the scope of the present invention is not limited thereto.
(실시 예)(Example)
평균 입경 300nm 이하인 티탄산바륨(BaTiO3) 분말에 니켈(Ni) 입자, 에탄올 및 톨루엔 용매, 분산제 및 바인더를 혼합한 후, 지르코니아 볼을 혼합 및 분산 메디아로 사용하여 약 20시간 동안 볼 밀링하여 슬러리로 제조하였다. 이때, 각각의 실시예에 있어서 니켈(Ni) 입자의 평균 입경 및 그 함량만을 달리하였다(단, 시료 1의 경우, 니켈(Ni) 입자 미포함). 이후, 제조된 각각의 슬러리를 소형 닥터 블레이드(doctor blade) 방직의 코터(coater)를 이용하여 약 2μm 두께의 세라믹 성형시트로 제조하였다. 이후, 제조된 각각의 세라믹 성형시트에 니켈(Ni) 내부전극을 인쇄하여 활성시트를 제조하였다. 이후, 제조된 각각의 활성시트를 20층 적층하고 가압하며, 그 상하부에 3μm 두께의 커버용 시트를 35층으로 적층하여 바(bar)를 제조하였다. 이후, 제조된 각각의 바를 절단기를 이용하여 3.2mm ×1.6mm 크기의 칩(chip)으로 절단하였다. 이렇게 절단된 칩을 탈바인더를 위해 가소한 후, 환원 분위기 하 1050℃ 내지 1150℃의 온도로 약 60분간 소성하고, 약 1000℃의 온도에서 약 2시간 동안 재산화 열처리 하였다. 이후, 소성된 칩에 구리(Cu) 페이스트로 터미네이션 공정 및 전극 소성 공정을 통해 외부전극을 형성함으로써, 적층 세라믹 커패시터(MLCC) 칩을 제작하였다.
After mixing nickel (Ni) particles, ethanol and toluene solvent, dispersant and a binder in barium titanate (BaTiO 3 ) powder having an average particle diameter of 300 nm or less, zirconia balls were mixed and ball milled for about 20 hours to form a slurry. Was prepared. At this time, in each example, only the average particle diameter and the content of the nickel (Ni) particles were different (however, in the case of Sample 1, nickel (Ni) particles were not included). Then, each of the prepared slurries was prepared into a ceramic forming sheet having a thickness of about 2 μm using a coater of a small doctor blade textile. Thereafter, an active sheet was prepared by printing nickel (Ni) internal electrodes on each of the prepared ceramic molding sheets. Thereafter, 20 layers of each of the prepared active sheets were stacked and pressed, and 35 layers of a cover sheet having a thickness of 3 μm were stacked on the upper and lower portions thereof to prepare a bar. Thereafter, each of the prepared bars was cut into chips having a size of 3.2 mm × 1.6 mm using a cutter. The chip thus cut was calcined for removing the binder, and then calcined for about 60 minutes at a temperature of 1050° C. to 1150° C. under a reducing atmosphere, and re-oxidized heat treatment was performed at a temperature of about 1000° C. for about 2 hours. Thereafter, a multilayer ceramic capacitor (MLCC) chip was manufactured by forming an external electrode on the fired chip through a termination process and an electrode firing process with a copper (Cu) paste.
이후, 각각의 실시 예에 있어서, 유전체 그레인 대비 금속 섬의 평균 입경의 비 및 복수의 유전체 그레인 대비 복수의 금속 섬의 전체 면적의 비를 SEM으로 측정하였으며, 그 결과를 하기 표 1에 나타내었다.
Thereafter, in each example, the ratio of the average particle diameter of the metal island to the dielectric grain and the ratio of the total area of the plurality of metal islands to the plurality of dielectric grains were measured by SEM, and the results are shown in Table 1 below.
이후, 유전율 계산을 위해 LCR 미터(meter)를 이용하여 1kHz 및 1V의 조건으로 상온 정전 용량 및 유전 손실을 측정하였으며, 상기 측정된 정전 용량과 유전체층의 두께, 내부전극의 면적 및 유전체층의 적층 수로부터 적층 세라믹 커패시터 칩의 유전율을 계산하였다. 그 결과를 하기 표 1에 함께 나타내었다.
Thereafter, to calculate the dielectric constant, the room temperature capacitance and dielectric loss were measured under the conditions of 1 kHz and 1 V using an LCR meter, and from the measured capacitance and the thickness of the dielectric layer, the area of the internal electrode, and the number of stacked dielectric layers. The dielectric constant of the multilayer ceramic capacitor chip was calculated. The results are shown together in Table 1 below.
이후, 고온 신뢰성 평가를 위해 고온 절연저항(IR) 승압 실험을 하였으며, 보다 구체적으로는, 130℃ 및 1Vr=10V/μm의 조건에서 전압 단계(voltage stel)를 DC 10V/μm씩 계속 증가시키면서 저항 열화 거동을 측정하였으며, 각 단계의 시간은 30분이며 30초 간격으로 저항값을 측정하였다. 상기 고온 절연저항(IR) 승압 실험으로부터 고온 내전압을 도출하였다. 상기 고온 내전압은 상기 고온 절연저항(IR) 승압 실험에서 절연저항(IR)이 105Ω 이상을 견디는 전압을 의미한다. 그 결과를 하기 표 1에 함께 나타내었다.
Thereafter, a high-temperature insulation resistance (IR) boost test was conducted to evaluate the high-temperature reliability, and more specifically, resistance while increasing the voltage stel by DC 10V/μm at 130°C and 1Vr = 10V/μm. The deterioration behavior was measured, and the time for each step was 30 minutes, and the resistance value was measured at 30 second intervals. High-temperature withstand voltage was derived from the high-temperature insulation resistance (IR) boosting test. The high-temperature withstand voltage means a voltage that withstands an insulation resistance (IR) of 10 5 Ω or more in the high-temperature insulation resistance (IR) boost test. The results are shown together in Table 1 below.
(Vr)High temperature withstand voltage
(Vr)
*: 비교예
*: Comparative example
상기 표 1을 참조하면, 실시예인 시료 2 내지 5, 7 및 8은 유전체 그레인 평균 입경에 대한 금속 섬의 평균 입경의 비가 본 발명의 수치범위를 만족하며, 이에 따라 유전율 및 고온 신뢰성이 모두 우수한 수준임을 알 수 있다.
Referring to Table 1, in Examples 2 to 5, 7 and 8, the ratio of the average particle diameter of the metal island to the average particle diameter of the dielectric grain satisfies the numerical range of the present invention, and thus both the dielectric constant and the high temperature reliability are excellent. Can be seen.
반면, 비교예인 시료 1은 금속 섬의 부재로 인해 유전율이 낮게 나타났으며, 시료 6은 유전체 그레인 평균 입경에 대한 금속 섬의 평균 입경의 비가 1/4을 초과하여 고온 신뢰성이 낮게 나타났다.
On the other hand, Sample 1, which is a comparative example, exhibited a low dielectric constant due to the absence of metal islands, and Sample 6 showed low reliability at high temperatures as the ratio of the average particle diameter of the metal island to the average dielectric grain diameter exceeded 1/4.
본 발명은 상술한 실시 예 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
The present invention is not limited by the above-described embodiments and the accompanying drawings, but is intended to be limited by the appended claims. Therefore, various types of substitutions, modifications and changes will be possible by those of ordinary skill in the art within the scope not departing from the technical spirit of the present invention described in the claims, and this also belongs to the scope of the present invention. something to do.
100: 커패시터 부품 110: 커패시터 바디
111: 유전체층 112: 유전체 그레인
113: 금속 섬(metal island) 120: 제1 및 제2 내부전극
130: 제1 및 제2 외부전극 Td: 유전체층의 두께100: capacitor component 110: capacitor body
111: dielectric layer 112: dielectric grain
113: metal island 120: first and second internal electrodes
130: first and second external electrodes Td: thickness of dielectric layer
Claims (8)
상기 커패시터 바디의 외부에 형성되며, 상기 제1 및 제2 내부전극과 전기적으로 연결되는 제1 및 제2 외부전극;을 포함하고,
상기 유전체층은 복수의 유전체 그레인 및 상기 복수의 유전체 그레인의 계면에 위치하는 복수의 금속 섬(metal island)을 포함하며, 상기 금속 섬의 평균 입경은 상기 유전체 그레인 평균 입경의 1/4 이하인 커패시터 부품.
A capacitor body having a structure in which dielectric layers and first and second internal electrodes are alternately stacked; And
First and second external electrodes formed outside the capacitor body and electrically connected to the first and second internal electrodes; and
The dielectric layer includes a plurality of dielectric grains and a plurality of metal islands positioned at an interface between the plurality of dielectric grains, and the average particle diameter of the metal islands is 1/4 or less of the average particle diameter of the dielectric grains.
상기 복수의 유전체 그레인 전체 면적 대비 상기 복수의 금속 섬 전체 면적의 비는 15% 이하인 커패시터 부품.
The method of claim 1,
A capacitor component in which a ratio of the total area of the plurality of metal islands to the total area of the plurality of dielectric grains is 15% or less.
상기 복수의 유전체 그레인 전체 면적 대비 상기 복수의 금속 섬 전체 면적의 비가 2% 이상인 커패시터 부품.
The method of claim 1,
A capacitor component in which a ratio of the total area of the plurality of metal islands to the total area of the plurality of dielectric grains is 2% or more.
상기 금속 섬은, 니켈(Ni), 철(Fe), 구리(Cu), 크롬(Cr) 및 망간(Mn)으로 이루어진 군에서 선택되는 하나 이상을 포함하는 커패시터 부품.
The method of claim 1,
The metal island is a capacitor component comprising at least one selected from the group consisting of nickel (Ni), iron (Fe), copper (Cu), chromium (Cr), and manganese (Mn).
상기 유전체층은 유전체 분말 및 금속 입자를 포함하는 유전체 조성물로부터 형성되며, 상기 금속 입자의 표면에는 산화물층이 형성된 커패시터 부품.
The method of claim 1,
The dielectric layer is formed from a dielectric composition including dielectric powder and metal particles, and an oxide layer is formed on the surface of the metal particles.
상기 산화물층의 평균 두께는 상기 금속 입자의 평균 입경 대비 1/10 이하인 커패시터 부품.
The method of claim 5,
The average thickness of the oxide layer is 1/10 or less compared to the average particle diameter of the metal particles.
상기 산화물층은, 마그네슘(Mg), 희토류 원소(REM), 망간(Mn), 바나듐(V), 바륨(Ba), 칼슘(Ca), 실리콘(Si), 알루미늄(Al) 및 티탄산바륨(BaTiO3)으로 이루어진 군에서 선택되는 하나 이상을 포함하는 커패시터 부품.
The method of claim 5,
The oxide layer includes magnesium (Mg), rare earth elements (REM), manganese (Mn), vanadium (V), barium (Ba), calcium (Ca), silicon (Si), aluminum (Al), and barium titanate (BaTiO). 3 ) Capacitor components including one or more selected from the group consisting of.
상기 유전체층의 두께는 3.0μm 이하이고, 상기 유전체층 두께 방향으로의 유전체 그레인의 개수는 4개 이상인 커패시터 부품.The method of claim 1,
The thickness of the dielectric layer is 3.0 μm or less, and the number of dielectric grains in the thickness direction of the dielectric layer is 4 or more.
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