KR102187593B1 - Ethernet communication system transmitted over a pair of twisted pairs or two pairs of twisted pairs - Google Patents

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Abstract

본 발명은 두 쌍의 트위스트 페어를 통해서만 전송되는 이더넷 통신 시스템을 공개한다. 상기 이더넷 통신 시스템은 하나의 제1 트랜시버 및 두 쌍의 이그젝틀리 트위스트 페어를 포함하고, 상기 제1 트랜시버는 하나의 제1 물리적 코딩 서브레이어(physical coding sublayer, PCS), 상기 제1 물리적 코딩 서브레이어에 연결되는 두 개의 제1 물리적 매체 접속부(physical medium attachment, PMA) 및 상기 두 개의 제1 물리적 매체 접속부에 각각 연결되는 두 개의 제1 하이브리드 회로를 포함한다. 상기 두 쌍의 이그젝틀리 트위스트 페어는 상기 제1 트랜시버의 상기 두 개의 제1 하이브리드 회로에 각각 연결된다.The present invention discloses an Ethernet communication system that is transmitted only through two pairs of twisted pairs. The Ethernet communication system includes one first transceiver and two pairs of ejection twisted pairs, and the first transceiver includes one first physical coding sublayer (PCS) and the first physical coding sublayer. And two first physical medium attachments (PMAs) connected to the layer and two first hybrid circuits each connected to the two first physical media connections. The two pairs of Exectley twisted pairs are respectively connected to the two first hybrid circuits of the first transceiver.

Figure R1020190058250
Figure R1020190058250

Description

한 쌍의 트위스트 페어 또는 두 쌍의 트위스트 페어를 통해 전송되는 이더넷 통신 시스템{ETHERNET COMMUNICATION SYSTEM TRANSMITTED OVER A PAIR OF TWISTED PAIRS OR TWO PAIRS OF TWISTED PAIRS}An Ethernet communication system transmitted through a pair of twisted pairs or two pairs of twisted pairs {ETHERNET COMMUNICATION SYSTEM TRANSMITTED OVER A PAIR OF TWISTED PAIRS OR TWO PAIRS OF TWISTED PAIRS}

본 발명은 통신 시스템에 관한 것으로, 특히 이더넷(Ethernet)의 응용에 관한 것이다.TECHNICAL FIELD The present invention relates to a communication system, and more particularly to an application of Ethernet.

이더넷 트랜시버(transceiver) 시스템은 예를 들어, IEEE 2.5G BASE-T, 5G BASE-T, 또는 10G BASE-T 등 표준에 적용되며, 데이터 전송을 위해 모두 네 쌍의 트위스트 페어가 필요하다. The Ethernet transceiver system is applied to standards such as, for example, IEEE 2.5G BASE-T, 5G BASE-T, or 10G BASE-T, and all four pairs of twisted pairs are required for data transmission.

도 1에 도시된 바와 같이, 이더넷 트랜시버 시스템(9)은 하나의 제1 트랜시버(10) 및 하나의 제2 트랜시버(20)를 포함한다. 상기 제1 트랜시버(10)는 4 세트의 송수신 유닛을 포함하며, 각 세트의 송수신 유닛은 하나의 제1 송신기(101), 하나의 제1 수신기(102), 및 하나의 제1 하이브리드 회로(13)를 포함한다. 상기 제2 트랜시버(20)도 4 세트의 송수신 유닛을 포함하며, 각 세트의 송수신 유닛은 하나의 제2 송신기(201), 하나의 제2 수신기(202), 및 하나의 제2 하이브리드 회로(23)를 포함한다. 상기 제1 트랜시버(10) 및 상기 제2 트랜시버(20) 사이에 네 쌍의 트위스트 페어(30)가 존재하며 각각 상기 제1 트랜시버(10)의 상기 4개 제1 하이브리드 회로(13) 및 상기 제2 트랜시버(20)의 4개 제2 하이브리드 회로(23)에 연결된다.As shown in FIG. 1, the Ethernet transceiver system 9 includes one first transceiver 10 and one second transceiver 20. The first transceiver 10 includes four sets of transmission/reception units, and each set of transmission/reception units includes one first transmitter 101, one first receiver 102, and one first hybrid circuit 13 ). The second transceiver 20 also includes 4 sets of transmit/receive units, and each set of transmit/receive units includes one second transmitter 201, one second receiver 202, and one second hybrid circuit 23. ). There are four pairs of twisted pairs 30 between the first transceiver 10 and the second transceiver 20, respectively, the four first hybrid circuits 13 and the first of the first transceiver 10 2 are connected to the four second hybrid circuits 23 of the transceiver 20.

이밖에, 1000 BASE-T 표준에서, 트랜시버 시스템은 독립적인 네 쌍의 5가지 유형의 트위스트 페어(CAT-5)를 사용하여 상호 연결되며, 단일 링크에 사용된다. 실제로, 이러한 통신은 네 쌍의 트위스트 페어에서 4 개의 데이터 신호를 동시에 병렬 전송하며, 각 데이터 신호는 250 Mbps의 비트율로 전송된다. 1000 BASE-T 표준은 전송을 위한 디지트 데이터를 나타내기 위해 5레벨로 이산된 펄스 진폭 변조(PAM-5) 부호를 더 요구하며, 8가지 상태(state)의 트렐리스 코딩법으로 부호화한다. 2비트의 PAM-5 부호는 실제로 약 80 MHz의 케이블 대역폭을 사용하여 CAT-5의 데이터 전송을 125 MBaud로 제한한다.In addition, in the 1000 BASE-T standard, transceiver systems are interconnected using four independent pairs of five types of twisted pairs (CAT-5), and are used on a single link. In practice, this communication simultaneously transmits four data signals in parallel in four pairs of twisted pairs, each data signal being transmitted at a bit rate of 250 Mbps. The 1000BASE-T standard further requires a pulse amplitude modulation (PAM-5) code that is discrete into five levels to represent digit data for transmission, and is encoded using the Trellis coding method of eight states. The 2-bit PAM-5 code actually limits the CAT-5's data transmission to 125 MBaud, using about 80 MHz of cable bandwidth.

현재, 2.5G BASE-T, 5G BASE-T, 및 10G BASE-T 등 표준에 대해 네 쌍이 아닌 트위스트 페어를 통해 전송되는 이더넷 통신 시스템을 제공할 필요가 있다.Currently, there is a need to provide an Ethernet communication system that is transmitted through twisted pairs rather than four pairs for standards such as 2.5G BASE-T, 5G BASE-T, and 10G BASE-T.

본 발명의 목적은 한 쌍의 트위스트 페어 또는 두 쌍의 트위스트 페어를 통해 전송되고 다양한 이더넷 예를 들어, 2.5G BASE-T, 5G BASE-T, 및 10G BASE-T에 응용될 수 있는 통신 시스템을 구현하는 것이다.It is an object of the present invention to provide a communication system that is transmitted through a pair of twisted pairs or two pairs of twisted pairs and can be applied to various Ethernet, for example, 2.5G BASE-T, 5G BASE-T, and 10G BASE-T. To implement.

본 발명은 적어도 하기 3가지 조건을 고려하여 이러한 한쌍의 트위스트 페어 또는 두쌍의 트위스트 페어를 통해 전송되는 이더넷 통신 시스템을 디자인하였다.The present invention has designed an Ethernet communication system transmitted through a pair of twisted pairs or two pairs of twisted pairs in consideration of at least the following three conditions.

첫째, 하드웨어 복잡성이 추가로 증가되지 않도록 원래 IEEE 802.3bz 및 IEEE 802.3an의 저밀도 패리티 체크(low density parity check, LDPC) 인코더/디코더의 패리티 검사 행렬(parity-check matrix)을 변경하지 않는다.First, the parity-check matrix of the original IEEE 802.3bz and IEEE 802.3an low density parity check (LDPC) encoder/decoder is not changed so as not to further increase hardware complexity.

둘째, 송신(TX) 신호/수신(RX) 신호의 주파수 대역폭(frequency bandwidth) 확대로 인해 연결 가능한 전송 거리(loop-reach)가 감소되지 않도록, 아날로그-디지털 변환기(analog-to-digital converter, ADC) 및 디지털-아날로그 변환기(digital-to-analog converter, DAC)의 원래의 보 레이트(Baud rate), 예를 들어, 200 MBaud, 400 MBaud, 또는 800 MBaud를 변경하지 않는다.Second, the analog-to-digital converter (ADC) does not decrease the connectable transmission distance (loop-reach) due to the expansion of the frequency bandwidth of the transmit (TX) signal/receive (RX) signal. ) And the original baud rate of the digital-to-analog converter (DAC), for example 200 MBaud, 400 MBaud, or 800 MBaud.

셋째, 16레벨로 이산된 펄스 진폭 변조(pulse amplitude modulation with 16 discrete levels, PAM-16) 또는 더블 스퀘어 직교 진폭 변조(double square quadrature amplitude modulation, DSQ-128)의 송신/수신 심벌 레이트(symbol rate), 예를 들어, 200 MHz, 400 MHz, 또는 800 MHz를 변경하지 않는다.Third, the transmission/reception symbol rate of pulse amplitude modulation with 16 discrete levels (PAM-16) or double square quadrature amplitude modulation (DSQ-128) Do not change, for example, 200 MHz, 400 MHz, or 800 MHz.

더 나아가, 본 발명은 IEEE 802.3bz 및 IEEE 802.3an의 이더넷 트랜시버에 비해, 두 쌍(two pairs) 또는 한쌍(one pair)의 트위스트 페어 사용시, 별도의 디지털 신호 처리(digital signal processing, DSP)를 증가하지 않고 감속된 전송량(throughput), 예를 들어, 2.5 Gbps, 1.25 Gbps, 1.0 Gbps, 또는 0.625 Gbps를 제공한다.Furthermore, the present invention increases separate digital signal processing (DSP) when using two pairs or one pair of twisted pairs compared to the Ethernet transceivers of IEEE 802.3bz and IEEE 802.3an. Without providing a reduced throughput, for example, 2.5 Gbps, 1.25 Gbps, 1.0 Gbps, or 0.625 Gbps.

따라서, 본 발명의 일 측면에 따르면, 두 쌍의 트위스트 페어를 통해서만 전송되는 이더넷 통신 시스템을 제공한다. 상기 이더넷 통신 시스템은 하나의 제1 트랜시버 및 두 쌍의 이그젝틀리 트위스트 페어를 포함하고, 상기 제1 트랜시버는 저밀도 패리티 체크부호를 사용하여 부호화하는 하나의 제1 물리적 코딩 서브레이어, 상기 제1 물리적 코딩 서브레이어에 연결되는 두 개의 제1 물리적 매체 접속부 및 상기 두 개의 제1 물리적 매체 접속부에 각각 연결되는 두 개의 제1 하이브리드 회로를 포함한다. 상기 두 쌍의 이그젝틀리 트위스트 페어는 상기 제1 트랜시버의 상기 두 개의 제1 하이브리드 회로에 각각 연결된다.Accordingly, according to an aspect of the present invention, there is provided an Ethernet communication system that is transmitted only through two pairs of twisted pairs. The Ethernet communication system includes one first transceiver and two pairs of Exectly Twisted Pairs, and the first transceiver is a first physical coding sublayer for encoding using a low density parity check code, and the first physical coding sublayer. And two first physical media connections connected to the coding sublayer and two first hybrid circuits respectively connected to the two first physical media connections. The two pairs of Exectley twisted pairs are respectively connected to the two first hybrid circuits of the first transceiver.

선택적으로 또는 바람직하게, 상기 이더넷 통신 시스템 중 하나의 미디어 독립 인터페이스의 데이터 전송 속도는 2.5G BASE-T 표준에서, 1.25 Gbps로 설정되어야 하고, 5G BASE-T 표준에서, 2.5 Gbps로 설정되어야 하며, 10G BASE-T 표준에서, 5.0 Gbps로 설정되어야 한다.Optionally or preferably, the data transmission rate of the media independent interface of one of the Ethernet communication systems should be set to 1.25 Gbps in the 2.5G BASE-T standard, and set to 2.5 Gbps in the 5G BASE-T standard, In the 10G BASE-T standard, it should be set to 5.0 Gbps.

선택적으로 또는 바람직하게, 상기 이더넷 통신 시스템 중 하나의 저밀도 패리티 체크 인코더는 640 nsec 또는 1280 nsec마다 전송하고자 하는 데이터 비트를 2048개 또는 1024개의 부호화된 비트로 부호화한다.Optionally or preferably, the low-density parity check encoder of one of the Ethernet communication systems encodes data bits to be transmitted into 2048 or 1024 encoded bits every 640 nsec or 1280 nsec.

선택적으로 또는 바람직하게, 상기 이더넷 통신 시스템 중 하나의 비트 매퍼는 2048개의 부호화된 비트를 512개의 16레벨로 이산된 펄스 진폭 변조기에 매핑하거나 1024개의 부호화된 비트를 256개의 16레벨로 이산된 펄스 진폭 변조기에 매핑한다.Optionally or preferably, the bit mapper of one of the Ethernet communication systems maps 2048 coded bits to a pulse amplitude modulator discrete at 512 16 levels or a pulse amplitude of 1024 coded bits at 256 16 levels. Map to the modulator.

선택적으로 또는 바람직하게, 상기 이더넷 통신 시스템 중 하나의 미디어 독립 인터페이스 중 하나의 미디어 독립 인터페이스의 데이터 전송 속도는 2.5G BASE-T 표준에서 1.0 Gbps로 설정되어야 한다.Optionally or preferably, the data transmission rate of one of the media independent interfaces of the Ethernet communication system should be set to 1.0 Gbps in the 2.5G BASE-T standard.

선택적으로 또는 바람직하게, 상기 이더넷 통신 시스템 중 하나의 저밀도 패리티 체크 인코더는 1개의 보조 비트, 각각 65개의 비트를 구비한 10개 데이터 블록 및 추가된 1072개 제로를 집적시켜 상기 1723개 비트를 2048개의 부호화된 비트로 부호화한다.Optionally or preferably, the low-density parity check encoder of one of the Ethernet communication systems integrates 1 auxiliary bit, 10 data blocks each having 65 bits, and 1072 additional zeros, thereby adding the 1723 bits to 2048. Encodes with encoded bits.

선택적으로 또는 바람직하게, 상기 이더넷 통신 시스템 중 하나의 저밀도 패리티 체크 인코더는 1개의 보조 비트, 각각 65개의 비트를 구비한 20개 데이터 블록, 추가된 422개 제로를 집적시켜 상기 1723개 비트를 2048개의 부호화된 비트로 부호화한다.Optionally or preferably, one low-density parity check encoder in the Ethernet communication system integrates one auxiliary bit, 20 data blocks each having 65 bits, and 422 additional zeros, thereby adding the 1723 bits to 2048. Encodes with encoded bits.

이밖에, 본 발명의 다른 일 측면에 따르면, 한 쌍의 트위스트 페어를 통해서만 전송되는 이더넷 통신 시스템을 제공한다. 상기 이더넷 통신 시스템은 하나의 제1 트랜시버 및 한 쌍의 이그젝틀리 트위스트 페어를 포함하고, 상기 제1 트랜시버는 하나의 제1 물리적 코딩 서브레이어, 상기 제1 물리적 코딩 서브레이어에 연결되는 하나의 제1 물리적 매체 접속부 및 상기 제1 물리적 매체 접속부에 연결되는 하나의 제1 하이브리드 회로를 포함한다. 상기 한 쌍의 이그젝틀리 트위스트 페어는 상기 제1 트랜시버의 상기 제1 하이브리드 회로에 연결된다.In addition, according to another aspect of the present invention, there is provided an Ethernet communication system that is transmitted only through a pair of twisted pairs. The Ethernet communication system includes a first transceiver and a pair of ejection twisted pairs, and the first transceiver includes one first physical coding sublayer, and one second connected to the first physical coding sublayer. And one physical medium connection and one first hybrid circuit connected to the first physical medium connection. The pair of Exectley twisted pairs are connected to the first hybrid circuit of the first transceiver.

선택적으로 또는 바람직하게, 상기 이더넷 통신 시스템 중 하나의 미디어 독립 인터페이스의 데이터 전송 속도는 2.5G BASE-T 표준에서 0.625 Gbps로 설정되어야 하고, 5G BASE-T 표준에서 1.25 Gbps로 설정되어야 하며, 10G BASE-T 표준에서 2.5 Gbps로 설정되어야 한다.Optionally or preferably, the data transmission rate of the media independent interface of one of the Ethernet communication systems should be set to 0.625 Gbps in 2.5G BASE-T standard, 1.25 Gbps in 5G BASE-T standard, and 10G BASE-T. It should be set to 2.5 Gbps in the -T standard.

선택적으로 또는 바람직하게, 상기 이더넷 통신 시스템 중 하나의 저밀도 패리티 체크 인코더는 1280 nsec 또는 2560 nsec마다 1723개 데이터 비트를 2048개의 부호화된 비트로 부호화한다.Optionally or preferably, a low density parity check encoder of one of the Ethernet communication systems encodes 1723 data bits into 2048 coded bits every 1280 nsec or 2560 nsec.

도 1은 선행기술의 일 예에 따른 2.5G/5G/10G BASE-T의 이더넷 트랜시버 시스템을 도시한다.
도 2는 본 발명의 실시예4에 따른 두 쌍의 트위스트 페어를 통해 전송되는 이더넷 통신 시스템을 도시한다.
도 3a는 비교예1에 따른 네 쌍의 트위스트 페어를 통해 전송되는 이더넷 통신 시스템을 도시한다.
도 3b는 본 발명의 실시예1에 따른 두 쌍의 트위스트 페어를 통해 전송되는 이더넷 통신 시스템을 도시한다.
도 4a는 본 발명의 실시예2에 따른 두 쌍의 트위스트 페어를 통해 전송되는 이더넷 통신 시스템을 도시한다.
도 4b는 도 4a의 데이터, LDPC입력 버퍼 및 비트 매퍼의 관계를 도시한다.
도 5a는 본 발명의 실시예3에 따른 두 쌍의 트위스트 페어를 통해 전송되는 이더넷 통신 시스템을 도시한다.
도 5b는 도 5a의 데이터, LDPC입력 버퍼 및 비트 매퍼의 관계를 도시한다.
도 6a는 본 발명의 실시예5(a)에 따른 한 쌍의 트위스트 페어를 통해 전송되는 이더넷 통신 시스템을 도시한다.
도 6b는 본 발명의 실시예5(b)에 따른 한 쌍의 트위스트 페어를 통해 전송되는 이더넷 통신 시스템을 도시한다.1 shows a 2.5G/5G/10G BASE-T Ethernet transceiver system according to an example of the prior art.
2 shows an Ethernet communication system transmitted through two pairs of twisted pairs according to Embodiment 4 of the present invention.
3A illustrates an Ethernet communication system transmitted through four pairs of twisted pairs according to Comparative Example 1.
3B shows an Ethernet communication system transmitted through two pairs of twisted pairs according to Embodiment 1 of the present invention.
4A shows an Ethernet communication system transmitted through two pairs of twisted pairs according to Embodiment 2 of the present invention.
4B shows the relationship between the data, the LDPC input buffer, and the bit mapper of FIG.
5A shows an Ethernet communication system transmitted through two pairs of twisted pairs according to Embodiment 3 of the present invention.
5B shows the relationship between the data of FIG. 5A, the LDPC input buffer, and the bit mapper.
6A shows an Ethernet communication system transmitted through a pair of twisted pairs according to Embodiment 5(a) of the present invention.
6B shows an Ethernet communication system transmitted through a pair of twisted pairs according to Embodiment 5(b) of the present invention.

본 발명의 목적, 기술적 해결수단과 이점을 보다 명확하게 이해하도록 이하 구체적인 실시예 및 첨부도면을 결부시켜 본 발명을 덕욱 상세하게 설명한다.In order to more clearly understand the objects, technical solutions and advantages of the present invention, the present invention will be described in detail by linking the following specific embodiments and the accompanying drawings.

이하, 본 발명의 상이한 실시예를 제공한다. 이러한 실시예는 본 발명의 기술적 내용을 설명하기 위한 것일 뿐, 본 발명의 보호 범위를 한정하는 것이 아니다. 다른 실시예에 적용되도록 본 발명의 특징을 수정, 치환, 조합, 분리 또는 디자인할 수 있다.Hereinafter, different embodiments of the present invention are provided. These embodiments are only for explaining the technical content of the present invention, and do not limit the protection scope of the present invention. Features of the present invention may be modified, substituted, combined, separated or designed to be applied to other embodiments.

유의해야 할 것은, 본 발명에서 이른바 “제1” 또는 “제2” 등 서수는 동일한 명칭을 가진 복수의 소자(element)를 구분하기 위한 것일 뿐, 그와 동등한 위계, 실행, 배열 또는 공법의 선후 순서를 나타내려는 것이 아니다.It should be noted that, in the present invention, the so-called "first" or "second" ordinal numbers are only for classifying a plurality of elements having the same name, and the equivalent hierarchy, execution, arrangement, or construction method It is not intended to indicate order.

특별히 명시된 경우를 제외하고, 각각의 소자는 적절한 방식으로 구현될 수 있으며, 각각 하나의 독립적인 회로일 수 있고, 하나의 집적 회로로 통합될 수 있으며, 하나 또는 복수개의 트랜지스터(Transistor) 또는 논리 게이트(Logic gate)와 같은 능동 소자를 포함할 수 있거나 하나 또는 복수개의 저항, 커패시턴스, 인덕턴스(inductance)와 같은 수동 소자를 포함할 수 있으나 이에 한정되지 않는다. 각각의 소자는 적절한 방식으로 서로 연결될 수 있으며, 예를 들어, 그와 동등한 각자의 입력 신호 및 출력 신호에 맞춰 하나 또는 복수의 선로를 사용하여 직렬 또는 병렬을 형성할 수 있다. 이밖에, 각각의 소자는 입력 신호 및 출력 신호의 순차적 또는 병렬 출입을 허용할 수 있다. 상기 디자인은 실제 응용에 의해 정해진다.Except where specifically noted, each device can be implemented in an appropriate manner, each can be an independent circuit, can be integrated into a single integrated circuit, and can be integrated into one or more transistors or logic gates. An active element such as (Logic gate) may be included, or a passive element such as one or a plurality of resistors, capacitances, and inductances may be included, but the present invention is not limited thereto. Each of the elements may be connected to each other in an appropriate manner, for example, a series or parallel may be formed using one or a plurality of lines according to the respective input and output signals equivalent thereto. In addition, each element may allow sequential or parallel entry and exit of an input signal and an output signal. The design is determined by the actual application.

본 발명에서, 이른바 “시스템”, “기기”, “장치”, “모듈” 또는 “유닛” 등 용어는 하나의 전자 소자 또는 복수개의 전자 소자로 구성된 하나의 디지털 회로, 하나의 아날로그 회로 또는 다른 더 광범위한 회로를 가리키며, 특별히 명시된 경우를 제외하고는 필연적으로 계층적이거나 종속적인 관계를 갖지 않는다.In the present invention, terms such as "system", "device", "device", "module" or "unit" are used as one electronic element or one digital circuit, one analog circuit, or another electronic element. It refers to a wide range of circuits, and does not necessarily have a hierarchical or subordinate relationship, unless specifically stated otherwise.

이밖에, 본 발명에서, “만”(only), “단지”(merely), “바로”(just) 또는 “이그젝틀리”(exactly) 등 용어는 하나의 특정 목적 또는 하나의 특정 효과에 대해 하나의 소자 또는 하나의 파라미터의 수효, 하나의 수량, 하나의 숫자 또는 하나의 수치를 한정한다. 한정된 수효, 수량, 숫자 또는 수치보다 높거나 낮으면 희망하는 특정 목적 또는 특정 효과에 도달할 수 없다.In addition, in the present invention, terms such as "only", "merely", "just" or "exactly" are used for one specific purpose or one specific effect. It defines the number, number, number, or number of one element or one parameter. If it is higher or lower than the limited number, quantity, number or value, the desired specific purpose or specific effect cannot be achieved.

실시예Example

비교예1：Comparative Example 1:

이더넷 2.5G BASE-T/5G BASE-T 네 쌍의 트위스트 페어 패턴의 데이터 전송 속도는 각각 2.5 Gbps/5 Gbps이다.Ethernet 2.5G BASE-T/5G BASE-T The data transmission rate of the four pairs of twisted pair patterns is 2.5 Gbps/5 Gbps, respectively.

이하, 부호 “/”의 좌측 수치는 2.5G BASE에 대한 것이며, 우측의 수치는 5G BASE-T에 대한 것이다.Hereinafter, the number on the left of the symbol “/” is for 2.5G BASE, and the number on the right is for 5G BASE-T.

도 3a는 비교예1에 따른 네 쌍의 트위스트 페어를 통해 전송되는 이더넷 통신 시스템(1)을 도시하며, 이는 이더넷2.5G BASE-T/5G BASE-T에 적용된다.3A shows an Ethernet communication system 1 transmitted through four pairs of twisted pairs according to Comparative Example 1, which is applied to Ethernet 2.5G BASE-T/5G BASE-T.

상기 이더넷 통신 시스템(1)은 하나의 제1 트랜시버(10) 및 하나의 제2 트랜시버(20)를 포함한다. 상기 제1 트랜시버(10)는 하나의 제1 물리적 코딩 서브레이어(physical coding sublayer, PCS)(11), 상기 제1 PCS(11)에 연결되는 4개의 제1 물리적 매체 접속부(physical medium attachment, PMA)(12) 및 상기 4개의 제1 PMA (12)에 연결되는 4개의 제1 하이브리드(hybrid) 회로(13)를 포함한다. 도면에서, TX는 송신을 도시하며, RX는 수신을 나타낸다. 마찬가지로, 상기 제2 트랜시버(20)도 하나의 제2 PCS(21), 4개의 제2 PMA(22) 및 4개의 제2 하이브리드 회로(23)를 포함하며, 그 연결 방식은 상기 제1 트랜시버(10)를 참조할 수 있다. 상기 제1 트랜시버(10) 및 상기 제2 트랜시버(20) 사이에 네 쌍의 트위스트 페어(30)가 존재하며, 각각 상기 제1 트랜시버(10)의 상기 4개의 제1 하이브리드 회로(13) 및 상기 제2 트랜시버(20)의 상기 4개의 제2 하이브리드 회로(23)에 연결된다.The Ethernet communication system 1 includes one first transceiver 10 and one second transceiver 20. The first transceiver 10 includes one first physical coding sublayer (PCS) 11, and four first physical medium attachments (PMAs) connected to the first PCS 11 ) (12) and four first hybrid circuits (13) connected to the four first PMAs (12). In the figure, TX represents transmission and RX represents reception. Similarly, the second transceiver 20 also includes one second PCS 21, four second PMAs 22 and four second hybrid circuits 23, and the connection method thereof is the first transceiver ( 10) can be referred to. There are four pairs of twisted pairs 30 between the first transceiver 10 and the second transceiver 20, respectively, the four first hybrid circuits 13 of the first transceiver 10 and the It is connected to the four second hybrid circuits 23 of the second transceiver 20.

비교예1에서, 상기 제1 트랜시버(10)의 각 파라미터는 하기와 같이 설정된다. 즉 상기 제1 PCS(11)에 진입하는 전송량은 2.5 Gbps/5 Gbps이다. 상기 제1 PCS(11)에 사용되는 LDPC의 프레임 레이트(frame rate)는 1562.5 kHz/3125 kHz이다. PAM-16의 심벌 레이트는 200 MHz/400 MHz이다. 임의의 한 쌍의 트위스트 페어(30)의 보 레이트는 200 MBaud/400 MBaud이다. 상기 제2 트랜시버(20)의 각 파라미터에 관하여 상기 제1 트랜시버(10)와 같은 방식으로 설정한다.In Comparative Example 1, each parameter of the first transceiver 10 is set as follows. That is, the amount of transmission entering the first PCS 11 is 2.5 Gbps/5 Gbps. The frame rate of LDPC used in the first PCS 11 is 1562.5 kHz/3125 kHz. The symbol rate of PAM-16 is 200 MHz/400 MHz. The baud rate of any pair of twisted pairs 30 is 200 MBaud/400 MBaud. Each parameter of the second transceiver 20 is set in the same manner as the first transceiver 10.

실시예1：Example 1:

이더넷 2.5G BASE-T/5G BASE-T 두 쌍의 트위스트 페어 패턴의 데이터 전송 속도는 각각 2.5 Gbps/1.25 Gbps이다.The data rates of the two pairs of Ethernet 2.5G BASE-T/5G BASE-T twisted pair patterns are 2.5 Gbps/1.25 Gbps, respectively.

도 3b는 본 발명의 실시예1에 따른 두 쌍의 트위스트 페어를 통해 전송되는 이더넷 통신 시스템(2)을 도시하며, 이는 이더넷2.5G BASE-T/5G BASE-T에 적용된다.3B shows an Ethernet communication system 2 transmitted through two pairs of twisted pairs according to Embodiment 1 of the present invention, which is applied to Ethernet 2.5G BASE-T/5G BASE-T.

비교예1에 비해, 실시예1에서 상기 제1 트랜시버(10)는 상기 제1 PCS(11)를 제외하고는 2개의 제1 PMA(12) 및 2개의 제1 하이브리드 회로(13)만 구비한다. 상기 제2 트랜시버(20)는 상기 제2 PCS(21)를 제외하고는 2개의 제2 PMA(22) 및 2개의 제2 하이브리드 회로(23)만 구비한다. 상기 제1 트랜시버(10) 및 상기 제2 트랜시버(20) 사이에 두 쌍의 트위스트 페어(30)만 존재한다.Compared to Comparative Example 1, in Example 1, the first transceiver 10 includes only two first PMAs 12 and two first hybrid circuits 13 except for the first PCS 11 . The second transceiver 20 includes only two second PMAs 22 and two second hybrid circuits 23 except for the second PCS 21. Only two pairs of twisted pairs 30 exist between the first transceiver 10 and the second transceiver 20.

두 쌍의 트위스트 페어를 통해 전송되는 이더넷 통신 시스템(2)에 있어서, 미디어 독립 인터페이스(medium independent interface, MII)의 데이터 전송 속도(data rate)는 원래 전송량의 50 %까지 감소된다. 예를 들면, 2.5G BASE-T에서, 데이터 전송 속도는 1.25 Gbps이고, 5G BASE-T에서 데이터 전송 속도는 2.5 Gbps이다.In the Ethernet communication system 2 transmitted through two pairs of twisted pairs, the data rate of the media independent interface (MII) is reduced to 50% of the original transmission amount. For example, in 2.5G BASE-T, the data transfer rate is 1.25 Gbps, and in 5G BASE-T the data transfer rate is 2.5 Gbps.

우선, LDPC 인코더(미도시)는 640 nsec 또는 1280 nsec마다 1723개 데이터 비트를 2048개의 부호화된 비트(여기서, LDPC의 프레임 레이트는 각각 1562.5 kHz 또는 781.25 kHz임)로 부호화한다.First, the LDPC encoder (not shown) encodes 1723 data bits every 640 nsec or 1280 nsec into 2048 encoded bits (here, the frame rate of LDPC is 1562.5 kHz or 781.25 kHz, respectively).

이어서,“비트 매퍼(bit mapper)”(미도시)는 2048개의 부호화된 비트를 512개의 PAM-16 심벌(symbol)에 매핑한다. 5G BASE-T에서, 640 nsec마다 두 쌍의 트위스트 페어를 통해 생성된 512개의 PAM-16 심벌을 전송하며, 2.5G BASE-T에서, 1280 nsec마다 두 쌍의 트위스트 페어를 통해 생성된 512개의 PAM-16 심벌을 전송한다.Subsequently, a "bit mapper" (not shown) maps 2048 coded bits to 512 PAM-16 symbols. In 5G BASE-T, 512 PAM-16 symbols generated through two pairs of twisted pairs are transmitted every 640 nsec, and in 2.5G BASE-T, 512 PAMs generated through two pairs of twisted pairs every 1280 nsec. Transmit -16 symbols.

각 쌍의 트위스트 페어(30)를 통한 PAM-16 심벌의 심벌 레이트는 2.5G BASE-T에서 200 MHz이고, 5G BASE-T에서 400 MHz이다.The symbol rate of PAM-16 symbols through each pair of twisted pairs 30 is 200 MHz in 2.5G BASE-T and 400 MHz in 5G BASE-T.

이로써, LDPC 인코더(미도시)는 수신된 512개의 PAM-16 심벌을 디코딩한다.Accordingly, the LDPC encoder (not shown) decodes the received 512 PAM-16 symbols.

따라서, 본 발명은 하기와 같은 3개 조건을 만족할 수 있다.Accordingly, the present invention can satisfy the following three conditions.

첫째, 하드웨어 복잡성이 추가로 증가되지 않도록 원래 IEEE 802.3bz 및 IEEE 802.3an의 LDPC인코더/디코더의 패리티 검사 행렬을 변경하지 않는다.First, the parity check matrix of the LDPC encoder/decoder of the original IEEE 802.3bz and IEEE 802.3an is not changed so as not to further increase the hardware complexity.

둘째, 송신 신호/수신 신호의 주파수 대역폭을 확대로 인해 연결 가능한 전송 거리가 감소되지 않도록, 아날로그-디지털 변환기 및 디지털-아날로그 변환기의 원래의 보 레이트를 변경하지 않는다. Second, the original baud rate of the analog-to-digital converter and digital-to-analog converter is not changed so that the connectable transmission distance is not reduced due to the expansion of the frequency bandwidth of the transmission/reception signal.

셋째, PAM-16 또는 DSQ-128의 송신/수신 심벌 레이트를 변경하지 않는다.Third, the transmission/reception symbol rate of the PAM-16 or DSQ-128 is not changed.

상술한 전제 하에, 본 발명은 두 쌍의 트위스트 페어를 통해 전송되는 이더넷 통신 시스템(2)을 제공한다.Under the above-described premise, the present invention provides an Ethernet communication system 2 that is transmitted over two pairs of twisted pairs.

실시예2：Example 2:

이더넷 2.5G BASE-T 두 쌍의 트위스트 페어의 감속 패턴(1)의 데이터 전송 속도는 1.0 Gbps이다.The data transmission rate of the deceleration pattern (1) of the two pairs of Ethernet 2.5G BASE-T twisted pairs is 1.0 Gbps.

도 4a는 본 발명의 실시예2에 따른 두 쌍의 트위스트 페어를 통해 전송되는 이더넷 통신 시스템(2)을 도시하며, 이는 이더넷 2.5G BASE-T에 적용된다. 실시예2와 실시예1의 상이한 점은 실시예2의 데이터 전송 속도가 1.0 Gbps로 감소된 것이다. 동일하거나 유사한 소자에 대한 배치 및 작용은 전술한 실시예를 참조하기 바란다.4A shows an Ethernet communication system 2 transmitted through two pairs of twisted pairs according to Embodiment 2 of the present invention, which is applied to Ethernet 2.5G BASE-T. The difference between Embodiment 2 and Embodiment 1 is that the data transmission rate of Embodiment 2 is reduced to 1.0 Gbps. For arrangement and operation of the same or similar elements, please refer to the above-described embodiments.

도 4b는 도 4a의 데이터, LDPC입력 버퍼(즉 LDPC인코더), 및 비트 매퍼의 관계를 도시한다.Fig. 4B shows the relationship between the data of Fig. 4A, the LDPC input buffer (ie, LDPC encoder), and the bit mapper.

두 쌍의 트위스트 페어를 통해 전송되는 이더넷 통신 시스템(2)에 있어서, MII의 데이터 전송 속도는 원래 속도(2.5 Gbps)의 40 %까지 감소된다. 각 LDPC 입력 버퍼(51)는 1개의 보조 비트, 각각 65개의 비트를 구비한 10개 데이터 블록(data block), 추가된 1072개 제로를 집적시켜 상기 1723개 비트를 2048개의 부호화된 비트로 부호화한다. 이어서, 비트 매퍼(52)는 그레이 코드 매핑규칙(Gray code mapping rule)에 따라 상기 2048개의 부호화된 비트를 512개의 PAM-16 심벌에 매핑한다. 2.5G BASE-T에서, 640 nsec마다 두 쌍의 트위스트 페어를 통해 생성된 512개의 PAM-16 심벌을 전송한다. 이로써, LDPC 인코더(미도시)는 수신된 512개의 PAM-16 심벌을 디코딩한다.In the Ethernet communication system (2) transmitted over two pairs of twisted pairs, the data transmission rate of MII is reduced to 40% of the original speed (2.5 Gbps). Each LDPC input buffer 51 integrates 1 auxiliary bit, 10 data blocks each having 65 bits, and 1072 additional zeros to encode the 1723 bits into 2048 encoded bits. Subsequently, the bit mapper 52 maps the 2048 coded bits to 512 PAM-16 symbols according to a gray code mapping rule. In 2.5G BASE-T, 512 PAM-16 symbols generated through two pairs of twisted pairs are transmitted every 640 nsec. Accordingly, the LDPC encoder (not shown) decodes the received 512 PAM-16 symbols.

또한, 하기와 같은 점에 유의해야 한다.In addition, it should be noted the following points.

첫째, 실시예2는 각 LDPC 프레임 구간(duration)에서, 비트가 LDPC인코더 입력 포트에 위치한 65비트(65B) 블록의 수효 및 비트가 LDPC 디코더 출력 포트에 위치한 65B 블록의 수효를 감소시킨다.First, Embodiment 2 reduces the number of 65-bit (65B) blocks in which bits are located in the LDPC encoder input port and the number of 65B blocks in which bits are located in the LDPC decoder output port in each LDPC frame duration.

둘째, 본 실시예에서, 640 nsec 이내의 각 LDPC 프레임은 651개 데이터 비트, 48개 제로(또는 기설정된 패턴(pattern)) 및 325개 패리티 검사 비트만 전송하여 PAM-16 변조기에 송신한다. 다시 말해서, 640 nsec 이내의 각 LDPC 프레임은 1024비트만 비트 매핑 코드에 전송하여 PAM-16 변조기가 256개의 PAM-16 심벌을 생성하도록 한다.Second, in this embodiment, each LDPC frame within 640 nsec transmits only 651 data bits, 48 zeros (or a preset pattern), and 325 parity check bits, and transmits them to the PAM-16 modulator. In other words, each LDPC frame within 640 nsec transmits only 1024 bits to the bit mapping code so that the PAM-16 modulator generates 256 PAM-16 symbols.

예시 설명에 따르면, IEEE 802.3bz의 2.5G BASE-T 패턴은 640 nsec 이내의 각 LDPC 프레임이 25개 65B블록만 전송한다고 규정되었으나, “실시예2”에는 640 nsec 이내의 각 LDPC 프레임이 10개 65B 블록만 전송한다고 규정되었으므로 전송량은 2.5 Gbps × 10/25 = 1 Gbps이다.According to the example description, the 2.5G BASE-T pattern of IEEE 802.3bz stipulates that each LDPC frame within 640 nsec transmits only 25 and 65B blocks, but in “Example 2”, each LDPC frame within 640 nsec is 10 Since it is specified that only 65B blocks are transmitted, the amount of transmission is 2.5 Gbps × 10/25 = 1 Gbps.

따라서, 본 발명은 상기 3개 조건을 만족시킬 수 있는 전제 하에, 두 쌍의 트위스트 페어를 통해 전송되는 이더넷 통신 시스템(2)을 제공한다.Accordingly, the present invention provides an Ethernet communication system 2 that is transmitted through two pairs of twisted pairs on the premise that the above three conditions can be satisfied.

실시예3：Example 3:

이더넷 2.5G BASE-T 두 쌍의 트위스트 페어 감소 패턴(2)의 데이터 전송 속도는 1.0 Gbps이다.The data rate of the two pairs of Ethernet 2.5G BASE-T twisted pair reduction pattern (2) is 1.0 Gbps.

도 5a는 본 발명의 실시예3에 따른 두 쌍의 트위스트 페어를 통해 전송되는 이더넷 통신 시스템(2)을 도시하며, 이는 이더넷 2.5G BASE-T에 적용된다. 실시예3과 실시예1의 상이한 점은 실시예3의 데이터 전송 속도가 1.0 Gbps으로 감소된 것이다. 동일하거나 유사한 소자에 대한 배치 및 작용은 전술한 실시예를 참조하기 바란다.5A shows an Ethernet communication system 2 transmitted through two pairs of twisted pairs according to Embodiment 3 of the present invention, which is applied to Ethernet 2.5G BASE-T. The difference between Embodiment 3 and Embodiment 1 is that the data transmission rate of Embodiment 3 is reduced to 1.0 Gbps. For arrangement and operation of the same or similar elements, please refer to the above-described embodiments.

도 5b는 도 5a의 데이터, LDPC입력 버퍼(즉, LDPC인코더) 및 비트 매퍼의 관계를 도시한다.5B shows the relationship between the data of FIG. 5A, the LDPC input buffer (ie, LDPC encoder), and the bit mapper.

두 쌍의 트위스트 페어를 통해 전송되는 이더넷 통신 시스템(2)에 있어서, MII의 데이터 전송 속도는 원래 전송량(2.5 Gbps)의 40 %까지 감소된다. 각 LDPC 입력 버퍼(51)는 1개의 보조 비트, 각각 65개의 비트를 구비한 20개 데이터 블록, 추가된 422개 제로를 집적시켜 상기 1723개 비트(1+65×20+422=1723)를 2048개의 부호화된 비트로 부호화한다. 이어서, 비트 매퍼(52)는 그레이 코드 매핑규칙에 따라 상기 2048개의 부호화된 비트를 512개의 PAM-16 심벌에 매핑한다. 2.5G BASE-T에서, 1280 nsec마다 두 쌍의 트위스트 페어를 통해 생성된 512개의 PAM-16 심벌을 전송한다. 이로써, LDPC 디코더(미도시)는 수신된 512개의 PAM-16 심벌을 디코딩한다.In the Ethernet communication system (2) transmitted through two pairs of twisted pairs, the data transmission rate of MII is reduced to 40% of the original transmission amount (2.5 Gbps). Each LDPC input buffer 51 integrates 1 auxiliary bit, 20 data blocks each having 65 bits, and 422 additional zeros, and thus the 1723 bits (1+65×20+422=1723) are 2048. It is coded into two coded bits. Subsequently, the bit mapper 52 maps the 2048 coded bits to 512 PAM-16 symbols according to the gray code mapping rule. In 2.5G BASE-T, 512 PAM-16 symbols generated through two pairs of twisted pairs are transmitted every 1280 nsec. Accordingly, the LDPC decoder (not shown) decodes the received 512 PAM-16 symbols.

따라서, 본 발명은 상기 3개 조건을 만족시킬 수 있는 전제 하에, 두 쌍의 트위스트 페어를 통해 전송되는 이더넷 통신 시스템(2)을 제공한다.Accordingly, the present invention provides an Ethernet communication system 2 that is transmitted through two pairs of twisted pairs on the premise that the above three conditions can be satisfied.

실시예4：Example 4:

이더넷 10G BASE-T 두 쌍의 트위스트 페어 패턴의 데이터 전송 속도는 5.0 Gbps이다.The data transmission rate of the two pairs of Ethernet 10G BASE-T twisted pair patterns is 5.0 Gbps.

도 2는 본 발명의 실시예4에 따른 두 쌍의 트위스트 페어를 통해 전송되는 이더넷 통신 시스템(2)을 도시하며, 이는 이더넷 10G BASE-T에 적용된다.2 shows an Ethernet communication system 2 transmitted through two pairs of twisted pairs according to the fourth embodiment of the present invention, which is applied to Ethernet 10G BASE-T.

두 쌍의 트위스트 페어를 통해 전송되는 이더넷 통신 시스템(2)에 있어서, MII의 데이터 전송 속도는 원래 속도의 50 %까지 감소된다. 예를 들어, 10G BASE-T에서, 데이터 전송 속도는 5.0 Gbps이다. 일단 1723개 부호화된 비트가 준비되면, LDPC 인코더(미도시)는 데이터를 부호화한다. 비트 매퍼(미도시)는 DSQ-128 매핑규칙에 따라 2048개 비트의 LDPC 부호 워드(code word)와 별도의 1536개 비부호화 비트를 512개의 DSQ-128 심벌에 매핑하며, 또한 2 세트의 256개 DSQ-128 심벌로 구분한다. 10G BASE-T에서, 320 nsec마다 두 쌍의 트위스트 페어를 통해 생성된 512개의 DSQ-128 심벌을 전송한다. 이로써 LDPC 디코더(미도시)는 수신된 512개의 DSQ-128 심벌을 디코딩한다.In the Ethernet communication system 2 transmitted over two pairs of twisted pairs, the data transmission rate of MII is reduced to 50% of the original rate. For example, in 10G BASE-T, the data transfer rate is 5.0 Gbps. Once 1723 coded bits are ready, the LDPC encoder (not shown) encodes the data. The bit mapper (not shown) maps 2048-bit LDPC code words and 1536 separate uncoded bits to 512 DSQ-128 symbols according to the DSQ-128 mapping rule, and also 2 sets of 256 It is divided into DSQ-128 symbols. In 10G BASE-T, 512 DSQ-128 symbols generated through two pairs of twisted pairs are transmitted every 320 nsec. Accordingly, the LDPC decoder (not shown) decodes the received 512 DSQ-128 symbols.

따라서, 본 발명은 상기 3개 조건을 만족시킬 수 있는 전제 하에, 두 쌍의 트위스트 페어를 통해 전송되는 이더넷 통신 시스템(2)을 제공한다.Accordingly, the present invention provides an Ethernet communication system 2 that is transmitted through two pairs of twisted pairs on the premise that the above three conditions can be satisfied.

실시예5(a):Example 5(a):

이더넷 2.5G BASE-T/5G BASE-T 한 쌍의 트위스트 페어 패턴의 데이터 전송 속도는 각각 0.625 Gbps/1.25 Gbps이다.The data rate of the twisted pair pattern of an Ethernet 2.5G BASE-T/5G BASE-T pair is 0.625 Gbps/1.25 Gbps, respectively.

도 6a는 본 발명의 실시예5(a)에 따른 한 쌍의 트위스트 페어를 통해 전송되는 이더넷 통신 시스템(3)을 도시하며, 이는 이더넷 2.5G BASE-T/5G BASE-T에 적용된다.6A shows an Ethernet communication system 3 transmitted through a pair of twisted pairs according to Embodiment 5(a) of the present invention, which is applied to Ethernet 2.5G BASE-T/5G BASE-T.

상기 이더넷 통신 시스템(3)은 하나의 제1 트랜시버(10) 및 하나의 제2 트랜시버(20)를 포함한다. 상기 제1 트랜시버(10)는 하나의 제1 PCS(11), 상기 제1 PCS(11)에 연결되는 하나의 제1 PMA(12) 및 상기 제1 PMA(12)에 연결되는 하나의 제1 하이브리드 회로(13)를 포함한다. 마찬가지로, 상기 제2 트랜시버(20)도 하나의 제2 PCS(21), 상기 제2 PCS(21)에 연결되는 하나의 제2 PMA(22) 및 상기 제2 PMA(22)에 연결되는 하나의 제2 하이브리드 회로(23)를 포함한다. 상기 제1 트랜시버(10) 및 상기 제2 트랜시버(20) 사이에는 한 쌍의 트위스트 페어(30)만 존재하며, 각각 상기 제1 트랜시버(10)의 상기 제1 하이브리드 회로(13) 및 상기 제2 트랜시버(20)의 상기 제2 하이브리드 회로(23)에 연결된다.The Ethernet communication system 3 includes one first transceiver 10 and one second transceiver 20. The first transceiver 10 includes a first PCS 11, a first PMA 12 connected to the first PCS 11, and a first PMA 12 connected to the first PMA 12. A hybrid circuit 13 is included. Similarly, the second transceiver 20 also has one second PCS 21, one second PMA 22 connected to the second PCS 21, and one second PMA 22 connected to the second PMA 22. And a second hybrid circuit 23. Only a pair of twisted pairs 30 exists between the first transceiver 10 and the second transceiver 20, and the first hybrid circuit 13 and the second of the first transceiver 10, respectively. It is connected to the second hybrid circuit 23 of the transceiver 20.

한 쌍의 트위스트 페어를 통해 전송되는 이더넷 통신 시스템(3)에 있어서, MII의 데이터 전송 속도는 원래 전송량의 20 %까지 감소된다. 예를 들어, 2.5G BASE-T에서, 데이터 전송 속도는 0.625 Gbps이며, 5G BASE-T에서, 데이터 전송 속도는 1.25 Gbps이다. In the Ethernet communication system 3 transmitted through a pair of twisted pairs, the data transmission rate of MII is reduced to 20% of the original transmission amount. For example, in 2.5G BASE-T, the data transmission rate is 0.625 Gbps, and in 5G BASE-T, the data transmission rate is 1.25 Gbps.

우선, LDPC인코더(미도시)는 1280 nsec 또는 2560 nsec마다 1723개 데이터 비트를 2048개의 부호화된 비트(여기서, LDPC의 프레임 레이트는 각각 781.25 kHz 또는 390.625 kHz임)로 부호화한다. 이어서, 비트 매퍼(미도시)는 2048개의 부호화된 비트를 512개의 PAM-16 심벌에 매핑한다. 5G BASE-T에서, 1280 nsec마다 두 쌍의 트위스트 페어를 통해 생성된 512개의 PAM-16 심벌을 전송하며, 2.5G BASE-T에서, 2560 nsec마다 두 쌍의 트위스트 페어를 통해 생성된 512개의 PAM-16 심벌을 전송한다.First, the LDPC encoder (not shown) encodes 1723 data bits every 1280 nsec or 2560 nsec into 2048 encoded bits (here, the frame rate of LDPC is 781.25 kHz or 390.625 kHz, respectively). Subsequently, the bit mapper (not shown) maps 2048 coded bits to 512 PAM-16 symbols. In 5G BASE-T, 512 PAM-16 symbols generated through two pairs of twisted pairs are transmitted every 1280 nsec, and in 2.5G BASE-T, 512 PAMs generated through two pairs of twisted pairs every 2560 nsec. Transmit -16 symbols.

따라서, 본 발명은 상기 3개 조건을 만족시킬 수 있는 전제 하에, 한 쌍의 트위스트 페어를 통해 전송되는 이더넷 통신 시스템(3)을 제공한다.Accordingly, the present invention provides an Ethernet communication system 3 that is transmitted through a pair of twisted pairs on the premise that the above three conditions can be satisfied.

실시예5(b):Example 5(b):

이더넷 10G BASE-T 한 쌍의 트위스트 페어 패턴의 데이터 전송 속도는 2.5 Gbps이다.The data transmission rate of a pair of Ethernet 10G BASE-T twisted pairs is 2.5 Gbps.

도 6b는 본 발명의 실시예5(b)에 따른 한 쌍의 트위스트 페어를 통해 전송되는 이더넷 통신 시스템(3)을 도시하며, 이는 이더넷 10G BASE-T에 적용된다.6B shows an Ethernet communication system 3 transmitted through a pair of twisted pairs according to Embodiment 5(b) of the present invention, which is applied to Ethernet 10G BASE-T.

상기 이더넷 통신 시스템(3)은 하나의 제1 트랜시버(10) 및 하나의 제2 트랜시버(20)를 포함한다. 상기 제1 트랜시버(10)는 하나의 PCS를 포함한 제1 PMA(14) 및 상기 PCS를 포함한 제1 PMA(14)에 연결되는 하나의 제1 하이브리드 회로(13)를 포함한다. 마찬가지로, 상기 제2 트랜시버(20)도 하나의 PCS를 포함한 제2 PMA(24) 및 상기 PCS를 포함한 제2 PMA(24)에 연결되는 하나의 제2 하이브리드 회로(23)를 포함한다. 상기 제1 트랜시버(10) 및 상기 제2 트랜시버(20) 사이에는 한 쌍의 트위스트 페어(30)만 존재하며, 각각 상기 제1 트랜시버(10)의 상기 제1 하이브리드 회로(13) 및 상기 제2 트랜시버(20)의 상기 제2 하이브리드 회로(23)에 연결된다.The Ethernet communication system 3 includes one first transceiver 10 and one second transceiver 20. The first transceiver 10 includes a first PMA 14 including one PCS and a first hybrid circuit 13 connected to the first PMA 14 including the PCS. Similarly, the second transceiver 20 also includes a second PMA 24 including one PCS and a second hybrid circuit 23 connected to the second PMA 24 including the PCS. Only a pair of twisted pairs 30 exists between the first transceiver 10 and the second transceiver 20, and the first hybrid circuit 13 and the second of the first transceiver 10, respectively. It is connected to the second hybrid circuit 23 of the transceiver 20.

한 쌍의 트위스트 페어를 통해 전송되는 이더넷 통신 시스템(3)에 있어서, MII의 데이터 전송 속도는 원래 속도의 25 %까지 감소된다. 예를 들어, 10G BASE-T에서, 데이터 전송 속도는 2.5 Gbps이다. 일단 1723개 부호화된 비트가 준비되면, LDPC 인코더(미도시)는 데이터를 부호화한다. 비트 매퍼(미도시)는 DSQ-128 매핑규칙에 따라 2048개 비트의 LDPC 부호 워드와 별도의 1536개 비부호화 비트를 512개의 DSQ-128 심벌에 매핑하며, 또한 2 세트의 256개 DSQ-128 심벌로 구분한다. 10G BASE-T에서, 640 nsec마다 두 쌍의 트위스트 페어를 통해 생성된 512개의 DSQ-128 심벌을 전송한다. 이로써 LDPC 디코더(미도시)는 수신된 512개의 DSQ-128 심벌을 디코딩한다.In the Ethernet communication system 3 transmitted over a pair of twisted pairs, the data transmission rate of MII is reduced to 25% of the original rate. For example, in 10G BASE-T, the data transfer rate is 2.5 Gbps. Once 1723 coded bits are ready, the LDPC encoder (not shown) encodes the data. The bit mapper (not shown) maps 2048-bit LDPC code words and 1536 separate uncoded bits to 512 DSQ-128 symbols according to the DSQ-128 mapping rule, and also 2 sets of 256 DSQ-128 symbols. It is divided into In 10G BASE-T, 512 DSQ-128 symbols generated through two pairs of twisted pairs are transmitted every 640 nsec. Accordingly, the LDPC decoder (not shown) decodes the received 512 DSQ-128 symbols.

따라서, 본 발명은 상기 3개 조건을 만족시킬 수 있는 전제 하에, 한 쌍의 트위스트 페어를 통해 전송되는 이더넷 통신 시스템(3)을 제공한다.Accordingly, the present invention provides an Ethernet communication system 3 that is transmitted through a pair of twisted pairs on the premise that the above three conditions can be satisfied.

종합해보면, 본 발명은 IEEE 802.3bz 및 IEEE 802.3an의 이더넷 트랜시버에 비해, 별도의 디지털 신호 처리를 증가하지 않고 감소된 전송량, 예를 들어, 2.5 Gbps, 1.25 Gbps, 1.0 Gbps 또는 0.625 Gbps를 제공하고, 이로써 한 쌍의 트위스트 페어 또는 두 쌍의 트위스트 페어를 통해 전송되는 통신 시스템을 구현하여 이를 2.5G BASE-T, 5G BASE-T 및 10G BASE-T와 같은 다양한 이더넷에 응용할 수 있다.Taken together, the present invention provides a reduced transmission amount, for example, 2.5 Gbps, 1.25 Gbps, 1.0 Gbps, or 0.625 Gbps, without increasing separate digital signal processing, compared to the Ethernet transceiver of IEEE 802.3bz and IEEE 802.3an. In this way, a communication system transmitted through a pair of twisted pairs or two pairs of twisted pairs can be implemented and applied to various Ethernet such as 2.5G BASE-T, 5G BASE-T and 10G BASE-T.

본 발명은 상술한 실시예들을 통해 설명되었지만, 본 발명의 사상 및 보호 범위로부터 벗어나지 않으면서 여러 가지 다양한 수정 및 변형을 진행할 수 있음을 이해해야 한다. 상술한 구체적인 실시예는 본 발명의 목적, 기술적 해결수단 및 유익한 효과를 더욱 상세히 설명하였지만, 이들은 단지 본 발명의 구체적인 실시예일 뿐 본 발명을 제한하기 위한 것이 아님을 이해해야 한다. 본 발명의 사상 및 원칙 내에서 실행되는 임의의 수정, 균등한 교체 및 개선 등은 모두 본 발명의 보호 범위에 포함되어야 한다.Although the present invention has been described through the above-described embodiments, it should be understood that various modifications and variations can be made without departing from the spirit and scope of the present invention. Although the above-described specific embodiments have described the object, technical solutions, and beneficial effects of the present invention in more detail, it should be understood that these are only specific embodiments of the present invention and are not intended to limit the present invention. Any modifications, equivalent replacements, and improvements made within the spirit and principle of the present invention should all be included in the protection scope of the present invention.

1: (네 쌍의 트위스트 페어를 통해 전송되는)이더넷 통신 시스템
2: (두 쌍의 트위스트 페어를 통해 전송되는)이더넷 통신 시스템
3: (한 쌍의 트위스트 페어를 통해 전송되는)이더넷 통신 시스템
10: 제1 트랜시버 101: 제1 송신기 102: 제1 수신기
11: 제1 물리적 코딩 서브레이어(PCS)
12: 제1 물리적 매체 접속부(PMA) 13: 제1 하이브리드 회로
14: PCS를 포함한 제1 PMA 20: 제2 트랜시버 201: 제2 송신기
202: 제2 수신기 21: 제2 PCS 22: 제2 PMA
23: 제2 하이브리드 회로 24: PCS를 포함한 제2 PMA
30: 트위스트 페어 51: LDPC입력 버퍼(LDPC 인코더)
52: 비트 매퍼1: Ethernet communication system (transmitted over four pairs of twisted pairs)
2: Ethernet communication system (transmitted over two pairs of twisted pairs)
3: Ethernet communication system (transmitted over a pair of twisted pairs)
10: first transceiver 101: first transmitter 102: first receiver
11: first physical coding sublayer (PCS)
12: first physical media connection (PMA) 13: first hybrid circuit
14: first PMA including PCS 20: second transceiver 201: second transmitter
202: second receiver 21: second PCS 22: second PMA
23: second hybrid circuit 24: second PMA including PCS
30: twisted pair 51: LDPC input buffer (LDPC encoder)
52: Bit Mapper

Claims (10)

두 쌍의 트위스트 페어(two twisted pairs)를 통해서만 전송되는 이더넷(Ethernet) 통신 시스템에 있어서,
저밀도 패리티 체크(low density parity check, LDPC) 코드에 의해 부호화되는 제1 물리적 코딩 서브레이어(physical coding sublayer, PCS);
상기 제1 물리적 코딩 서브레이어에 연결되는 두 개의 제1 물리적 매체 접속부(physical medium attachment, PMA); 및
두 개의 제1 물리적 매체 접속부에 각각 연결되는 두 개의 제1 하이브리드 회로를 포함하는 제1 트랜시버(transceiver); 및
상기 제1 트랜시버의 두 개의 제1 하이브리드 회로에 각각 연결되는 두 쌍의 이그젝틀리(exactly) 트위스트 페어를 포함하고,
상기 저밀도 패리티 체크(LDPC) 코드에 의해 부호화를 수행하는 저밀도 패리티 체크 인코더는 고정된 프레임 레이트를 가지도록 설정되어 전송하고자 하는 데이터 비트를 고정된 시간 구간(fixed time duration)당 고정된 비트 길이를 갖는 부호화 비트로 부호화하도록 하는 것을 특징으로 하는 이더넷 통신 시스템.In the Ethernet (Ethernet) communication system that is transmitted only through two twisted pairs (two twisted pairs),
A first physical coding sublayer (PCS) encoded by a low density parity check (LDPC) code;
Two first physical medium attachments (PMAs) connected to the first physical coding sublayer; And
A first transceiver comprising two first hybrid circuits each connected to two first physical media connections; And
Including two pairs of exactly twisted pairs each connected to the two first hybrid circuits of the first transceiver,
The low-density parity check encoder, which performs encoding by the LDPC code, is set to have a fixed frame rate, so that the data bits to be transmitted have a fixed bit length per fixed time duration. Ethernet communication system, characterized in that to encode the coded bit. 제1항에 있어서, 상기 이더넷 통신 시스템 중 하나의 미디어 독립 인터페이스(Media Independent Interface, MII)의 데이터 전송 속도는 2.5G BASE-T 표준에서 1.25 Gbps로 설정되고, 5G BASE-T 표준에서 2.5 Gbps로 설정되며, 10G BASE-T 표준에서 5.0 Gbps로 설정되는 것을 특징으로 하는 이더넷 통신 시스템.The method of claim 1, wherein the data transmission rate of a Media Independent Interface (MII) of one of the Ethernet communication systems is set to 1.25 Gbps in the 2.5G BASE-T standard, and 2.5 Gbps in the 5G BASE-T standard. Ethernet communication system, characterized in that it is set and is set to 5.0 Gbps in the 10G BASE-T standard. 제1항에 있어서, 상기 이더넷 통신 시스템 중 상기 저밀도 패리티 체크 인코더는 640 nsec 또는 1280 nsec마다 전송하고자 하는 데이터 비트를 2048개 또는 1024개의 부호화된 비트로 부호화하는 것을 특징으로 하는 이더넷 통신 시스템.The Ethernet communication system of claim 1, wherein the low-density parity check encoder in the Ethernet communication system encodes data bits to be transmitted every 640 nsec or 1280 nsec into 2048 or 1024 encoded bits. 제1항에 있어서, 상기 이더넷 통신 시스템 중 하나의 비트 매퍼(bit mapper)는 2048개의 부호화된 비트를 512개의 16레벨로 이산된 펄스 진폭 변조기에 매핑하거나 1024개의 부호화된 비트를 256개의 16레벨로 이산된 펄스 진폭 변조기에 매핑하는 것을 특징으로 하는 이더넷 통신 시스템.The method of claim 1, wherein a bit mapper of one of the Ethernet communication systems maps 2048 coded bits to a pulse amplitude modulator that is divided into 512 16 levels or 1024 coded bits to 256 16 levels. Ethernet communication system, characterized in that mapping to a discrete pulse amplitude modulator. 제1항에 있어서, 상기 이더넷 통신 시스템 중 하나의 미디어 독립 인터페이스의 데이터 전송 속도는 2.5G BASE-T 표준에서 1.0 Gbps로 설정되는 것을 특징으로 하는 이더넷 통신 시스템.The Ethernet communication system of claim 1, wherein a data transmission rate of one media independent interface of the Ethernet communication system is set to 1.0 Gbps in the 2.5G BASE-T standard. 제1항에 있어서, 상기 이더넷 통신 시스템의 상기 저밀도 패리티 체크 인코더는 1개의 보조 비트, 각각 65개의 비트를 구비한 10개 데이터 블록 및 추가된 1072개 제로(zero)를 집적시켜 1723개 비트를 2048개의 부호화된 비트로 부호화하는 것을 특징으로 하는 이더넷 통신 시스템.The method of claim 1, wherein the low-density parity check encoder of the Ethernet communication system integrates 1 auxiliary bit, 10 data blocks each having 65 bits, and 1072 additional zeros, thereby increasing 1723 bits to 2048. Ethernet communication system, characterized in that encoding into two coded bits. 제1항에 있어서, 상기 이더넷 통신 시스템의 상기 저밀도 패리티 체크 인코더는 1개의 보조 비트, 각각 65개의 비트를 구비한 20개 데이터 블록, 추가된 422개 제로를 집적시켜 1723개 비트를 2048개의 부호화된 비트로 부호화하는 것을 특징으로 하는 이더넷 통신 시스템.The method of claim 1, wherein the low-density parity check encoder of the Ethernet communication system integrates 1 auxiliary bit, 20 data blocks each having 65 bits, and 422 additional zeros, thereby converting 1723 bits into 2048 codes. An Ethernet communication system, characterized in that encoding in bits. 한 쌍의 트위스트 페어(one twisted pair)를 통해서만 전송되는 이더넷 통신 시스템에 있어서,
저밀도 패리티 체크 코드에 의해 부호화되는 제1 물리적 코딩 서브레이어;
상기 제1 물리적 코딩 서브레이어에 연결되는 제1 물리적 매체 접속부; 및
상기 제1 물리적 매체 접속부에 연결되는 제1 하이브리드 회로를 포함하는 제1 트랜시버; 및
상기 제1 트랜시버의 상기 제1 하이브리드 회로에 연결되는 한 쌍의 이그젝틀리 트위스트 페어를 포함하고,
상기 저밀도 패리티 체크 코드에 의해 부호화를 수행하는 저밀도 패리티 체크 인코더는 고정된 프레임 레이트를 가지도록 설정되어 전송하고자 하는 데이터 비트를 고정된 시간 구간(fixed time duration)당 고정된 비트 길이를 갖는 부호화 비트로 부호화하도록 하는 것을 특징으로 하는 이더넷 통신 시스템.In the Ethernet communication system transmitted only through a pair of twisted pair (one twisted pair),
A first physical coding sublayer encoded by a low density parity check code;
A first physical medium connection part connected to the first physical coding sublayer; And
A first transceiver including a first hybrid circuit coupled to the first physical media connection; And
A pair of exectly twisted pairs connected to the first hybrid circuit of the first transceiver,
The low-density parity check encoder that performs encoding by the low-density parity check code is set to have a fixed frame rate and encodes the data bits to be transmitted into encoded bits having a fixed bit length per fixed time duration. Ethernet communication system, characterized in that to. 제8항에 있어서, 상기 이더넷 통신 시스템 중 하나의 미디어 독립 인터페이스의 데이터 전송 속도는 2.5G BASE-T 표준에서 0.625 Gbps로 설정되고, 5G BASE-T 표준에서 1.25 Gbps로 설정되며, 10G BASE-T 표준에서 2.5 Gbps로 설정되는 것을 특징으로 하는 이더넷 통신 시스템.The method of claim 8, wherein the data transmission rate of one media independent interface of the Ethernet communication system is set to 0.625 Gbps in the 2.5G BASE-T standard, 1.25 Gbps in the 5G BASE-T standard, and 10G BASE-T. Ethernet communication system, characterized in that set to 2.5 Gbps in the standard. 제8항에 있어서, 상기 이더넷 통신 시스템 중 상기 저밀도 패리티 체크 인코더는 1280 nsec 또는 2560 nsec마다 1723개 데이터 비트를 2048개의 부호화된 비트로 부호화하는 것을 특징으로 하는 이더넷 통신 시스템.The Ethernet communication system of claim 8, wherein the low density parity check encoder in the Ethernet communication system encodes 1723 data bits into 2048 coded bits every 1280 nsec or 2560 nsec.
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