KR102175438B1 - Phase change random access memory element for increasing sensing margin and read operation method thereof - Google Patents

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KR102175438B1 KR1020180079445A KR20180079445A KR102175438B1 KR 102175438 B1 KR102175438 B1 KR 102175438B1 KR 1020180079445 A KR1020180079445 A KR 1020180079445A KR 20180079445 A KR20180079445 A KR 20180079445A KR 102175438 B1 KR102175438 B1 KR 102175438B1
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Abstract

센싱 마진을 개선한 상변화 메모리 소자 및 그 판독 동작 방법이 개시된다. 일 실시예에 따르면, 상부 전극, 하부 전극 및 상기 상부 전극과 상기 하부 전극 사이에 배치되어 상기 상부 전극 및 상기 하부 전극 사이에 인가되는 프로그래밍 전압에 따라 결정 상태가 셋(Set) 상태와 리셋(Reset) 상태 사이에서 변화되는 상변화층을 포함하는 상변화 메모리 소자의 판독 동작 방법은, 상기 상부 전극 및 상기 하부 전극 사이에 판독 전압을 인가할 방향을 상기 상변화층의 저항 상태를 판독하는 센싱 마진(Sensing margin)을 최대화하는 방향으로 결정하는 단계; 상기 결정된 방향에 따라 상기 상부 전극 및 상기 하부 전극 사이에 상기 판독 전압을 인가하는 단계; 및 상기 인가된 전압에 따른 상기 상변화층의 저항 상태를 판독하는 단계를 포함한다.Disclosed are a phase change memory device with improved sensing margin and a read operation method thereof. According to an embodiment, a determination state is set according to a set state and a reset state according to an upper electrode, a lower electrode, and a programming voltage applied between the upper electrode and the lower electrode and disposed between the upper electrode and the lower electrode. ) A reading operation method of a phase change memory device including a phase change layer that changes between states, a sensing margin for reading a resistance state of the phase change layer in a direction in which a read voltage is applied between the upper electrode and the lower electrode. Determining a direction to maximize (Sensing margin); Applying the read voltage between the upper electrode and the lower electrode according to the determined direction; And reading a resistance state of the phase change layer according to the applied voltage.

Description

센싱 마진을 개선한 상변화 메모리 소자 및 그 판독 동작 방법{PHASE CHANGE RANDOM ACCESS MEMORY ELEMENT FOR INCREASING SENSING MARGIN AND READ OPERATION METHOD THEREOF}Phase change memory device with improved sensing margin and its read operation method {PHASE CHANGE RANDOM ACCESS MEMORY ELEMENT FOR INCREASING SENSING MARGIN AND READ OPERATION METHOD THEREOF}

아래의 실시예들은 인가되는 전압에 따라 결정질(셋) 및 비결정질(리셋) 사이에서 결정 상태가 변화되는 상변화층(Phase Change Material; PCM)을 포함하는 상변화 메모리 소자(Phase change memory element)에 관한 것으로, 보다 구체적으로 상변화층이 결정질일 때의 낮은 저항과 비결정질일 때의 높은 저항 사이의 변화 폭에 대한 센싱 마진(Sensing margin)을 개선한 상변화 메모리 소자 및 그 판독 동작 방법에 관한 기술이다.The following embodiments are applied to a phase change memory element including a phase change material (PCM) in which a crystal state changes between crystalline (set) and amorphous (reset) according to an applied voltage. More specifically, a technology related to a phase change memory device with improved sensing margin for a width of change between low resistance when the phase change layer is crystalline and high resistance when the phase change layer is crystalline, and a read operation method thereof to be.

IT 기술의 급격한 발전에 따라 대용량의 정보를 무선으로 처리하는 휴대 정보 통신 시스템 및 기기의 개발에 적합한 초고속 및 대용량 등의 특성을 갖는 차세대 메모리 장치가 요구되고 있다. 차세대 반도체 메모리 장치에서는 일반적인 플래쉬 메모리 장치의 비휘발성, SRAM(Static Random Access Memory)의 고속 동작, 및 DRAM(Dynamic RAM)의 고집적성 등을 포함하면서, 더 낮은 소비 전력이 요구된다.With the rapid development of IT technology, a next-generation memory device having characteristics such as ultra-high speed and large capacity suitable for the development of portable information communication systems and devices that wirelessly process large amounts of information is required. In the next-generation semiconductor memory device, lower power consumption is required, including the nonvolatile nature of a general flash memory device, high-speed operation of a static random access memory (SRAM), and high integration of a dynamic RAM (DRAM).

이에, 차세대 반도체 메모리 장치로는 일반적인 메모리 장치에 비해 전력, 데이터의 유지 및 기입/독취 특성이 우수한 FRAM(Ferroelectric RAM), MRAM(Magnetic RAM), PRAM(Phase-change RAM) 또는 NFGM(Nano Floating Gate Memory) 등의 소자가 연구되고 있다.Accordingly, as a next-generation semiconductor memory device, FRAM (Ferroelectric RAM), MRAM (Magnetic RAM), PRAM (Phase-change RAM) or NFGM (Nano Floating Gate), which have superior power and data retention and write/read characteristics compared to general memory devices. Devices such as Memory) are being studied.

그 중, PRAM(상변화 메모리)은 단순한 구조를 가지면서 저렴한 비용으로 제조될 수 있으며, 고속 동작이 가능하므로 차세대 반도체 메모리 장치로 활발히 연구되고 있다. 상변화 메모리 소자는 상변화층의 결정 상태를 인가되는 프로그래밍 전압에 따라 결정질(셋) 및 비결정질(리셋) 사이에서 변화시킴으로써, 결정질일 때의 낮은 저항으로 이진값 [0]을 설정하고 비결정질일 때의 높은 저항으로 이진값 [1]을 설정하여 메모리 기능을 구현할 수 있다. 이에, 상변화 메모리 소자는 상변화층에 판독 전압을 인가하여 상변화층의 저항 상태를 판독함으로써, 메모리에 쓰인 데이터를 읽는 판독 동작을 수행할 수 있다.Among them, PRAM (Phase Change Memory) has a simple structure, can be manufactured at low cost, and is capable of high-speed operation, and thus is being actively studied as a next-generation semiconductor memory device. The phase change memory device changes the crystalline state of the phase change layer between crystalline (set) and amorphous (reset) according to the applied programming voltage, thereby setting the binary value [0] with a low resistance when it is crystalline and when it is amorphous. The memory function can be implemented by setting the binary value [1] with a high resistance of. Accordingly, the phase change memory device may perform a read operation of reading data written in the memory by applying a read voltage to the phase change layer to read the resistance state of the phase change layer.

그러나 기존의 상변화 메모리 소자는 고집적의 스케일링에 따른 저항 드리프트 현상으로 기록된 저항이 변화되어 센싱 마진이 감소되는 문제점을 갖는다.However, the conventional phase change memory device has a problem in that a sensing margin is reduced due to a change in the recorded resistance due to a resistance drift phenomenon due to highly integrated scaling.

따라서, 아래의 실시예들은 상변화층이 결정질일 때의 낮은 저항과 비결정질일 때의 높은 저항 사이의 차이인 폭을 넓게 하여 저항 판독에 대한 센싱 마진을 개선한 기술을 제안한다.Accordingly, the following embodiments propose a technique in which the sensing margin for resistance reading is improved by widening the difference between the low resistance when the phase change layer is crystalline and the high resistance when the phase change layer is amorphous.

일 실시예들은 상변화층이 결정질일 때의 낮은 저항과 비결정질일 때의 높은 저항 사이의 차이인 폭을 넓게 하여 저항 판독에 대한 센싱 마진을 개선한 상변화 메모리 소자 및 그 판독 동작 방법을 제안한다.Embodiments propose a phase change memory device with improved sensing margin for resistance reading by widening the width, which is the difference between low resistance when the phase change layer is crystalline and high resistance when the phase change layer is crystalline, and a read operation method thereof. .

일 실시예에 따르면, 상부 전극, 하부 전극 및 상기 상부 전극과 상기 하부 전극 사이에 배치되어 상기 상부 전극 및 상기 하부 전극 사이에 인가되는 프로그래밍 전압에 따라 결정 상태가 셋(Set) 상태와 리셋(Reset) 상태 사이에서 변화되는 상변화층을 포함하는 상변화 메모리 소자의 판독 동작 방법은, 상기 상부 전극 및 상기 하부 전극 사이에 판독 전압을 인가할 방향을 상기 상변화층의 저항 상태를 판독하는 센싱 마진(Sensing margin)을 최대화하는 방향으로 결정하는 단계; 상기 결정된 방향에 따라 상기 상부 전극 및 상기 하부 전극 사이에 상기 판독 전압을 인가하는 단계; 및 상기 인가된 전압에 따른 상기 상변화층의 저항 상태를 판독하는 단계를 포함한다.According to an embodiment, a determination state is set according to a set state and a reset state according to an upper electrode, a lower electrode, and a programming voltage applied between the upper electrode and the lower electrode and disposed between the upper electrode and the lower electrode. ) A reading operation method of a phase change memory device including a phase change layer that changes between states, a sensing margin for reading a resistance state of the phase change layer in a direction in which a read voltage is applied between the upper electrode and the lower electrode. Determining a direction to maximize (Sensing margin); Applying the read voltage between the upper electrode and the lower electrode according to the determined direction; And reading a resistance state of the phase change layer according to the applied voltage.

일측에 따르면, 상기 결정하는 단계는. 상기 판독 전압을 인가할 방향을 상기 상변화층이 비결정질 상태에서 오프(Off)되는 바이어스의 방향으로 결정하는 단계를 포함하고, 상기 인가하는 단계는, 상기 상변화층이 비결정질 상태에서 오프(Off)되는 바이어스의 방향으로 상기 판독 전압을 인가하는 단계를 포함할 수 있다.According to one side, the determining step. Determining a direction in which the read voltage is to be applied as a direction of a bias in which the phase change layer is turned off in an amorphous state, and the applying step comprises: turning off the phase change layer in an amorphous state. It may include the step of applying the read voltage in the direction of the bias.

다른 일측에 따르면, 상기 결정하는 단계는, 상기 판독 전압을 인가할 방향을 양의 방향으로 결정하는 단계를 포함하고, 상기 인가하는 단계는, 상기 양의 방향으로 상기 판독 전압을 인가하는 단계를 포함할 수 있다.According to another aspect, the determining step includes determining a direction in which the read voltage is to be applied in a positive direction, and the applying step includes applying the read voltage in the positive direction. can do.

일 실시예에 따르면, 상변화 메모리 소자는, 상부 전극; 하부 전극; 상기 상부 전극과 상기 하부 전극 사이에 배치되어 상기 상부 전극 및 상기 하부 전극 사이에 인가되는 프로그래밍 전압에 따라 결정 상태가 셋(Set) 상태와 리셋(Reset) 상태 사이에서 변화되는 상변화층; 및 상기 상부 전극 및 상기 하부 전극 사이에 판독 전압을 인가할 방향을 상기 상변화층의 저항 상태를 판독하는 센싱 마진(Sensing margin)을 최대화하는 방향으로 결정하고, 상기 결정된 방향에 따라 상기 상부 전극 및 상기 하부 전극 사이에 상기 판독 전압을 인가하여, 상기 인가된 전압에 따른 상기 상변화층의 저항 상태를 판독하는 제어회로를 포함한다.According to an embodiment, a phase change memory device includes an upper electrode; Lower electrode; A phase change layer disposed between the upper electrode and the lower electrode and in which a crystal state changes between a set state and a reset state according to a programming voltage applied between the upper electrode and the lower electrode; And a direction in which a read voltage is applied between the upper electrode and the lower electrode is determined as a direction to maximize a sensing margin for reading the resistance state of the phase change layer, and the upper electrode and And a control circuit for reading a resistance state of the phase change layer according to the applied voltage by applying the read voltage between the lower electrodes.

일측에 따르면, 상기 제어회로는, 상기 판독 전압을 인가할 방향을 상기 상변화층이 비결정질 상태에서 오프(Off)되는 바이어스의 방향으로 결정하고, 상기 상변화층이 비결정질 상태에서 오프(Off)되는 바이어스의 방향으로 상기 판독 전압을 인가할 수 있다.According to one side, the control circuit determines a direction in which the read voltage is applied as a direction of a bias in which the phase change layer is turned off in an amorphous state, and the phase change layer is turned off in an amorphous state. The read voltage can be applied in the direction of the bias.

다른 일측에 따르면, 상기 제어회로는, 상기 판독 전압을 인가할 방향을 양의 방향으로 결정하고, 상기 양의 방향으로 상기 판독 전압을 인가할 수 있다.According to the other side, the control circuit may determine a direction in which the read voltage is to be applied in a positive direction, and may apply the read voltage in the positive direction.

일 실시예에 따르면, 3차원 아키텍처를 갖는 상변화 메모리는, 제1 방향으로 연장 형성되는 상부 전극; 상기 제1 방향에 대해 직교하는 방향으로 상기 상부 전극과 접촉되어 결정 상태가 셋(Set) 상태와 리셋(Reset) 상태 사이에서 변화되는 복수의 상변화층들; 상기 복수의 상변화층들에 각각 접촉되는 복수의 하부 전극들; 및 상기 상부 전극 및 상기 복수의 하부 전극들 사이에 판독 전압을 인가할 방향을 상기 복수의 상변화층들 각각의 저항 상태를 판독하는 센싱 마진(Sensing margin)을 최대화하는 방향으로 결정하고, 상기 결정된 방향에 따라 상기 상부 전극 및 상기 복수의 하부 전극들 사이에 상기 판독 전압을 인가하여, 상기 인가된 전압에 따른 상기 복수의 상변화층들 각각의 저항 상태를 판독하는 제어회로를 포함한다.According to an embodiment, a phase change memory having a three-dimensional architecture includes: an upper electrode extending in a first direction; A plurality of phase change layers in contact with the upper electrode in a direction orthogonal to the first direction to change a crystal state between a set state and a reset state; A plurality of lower electrodes each in contact with the plurality of phase change layers; And a direction in which a read voltage is applied between the upper electrode and the plurality of lower electrodes is determined as a direction to maximize a sensing margin for reading resistance states of each of the plurality of phase change layers, and the determined And a control circuit for reading resistance states of each of the plurality of phase change layers according to the applied voltage by applying the read voltage between the upper electrode and the plurality of lower electrodes according to a direction.

일측에 따르면, 상기 제어회로는, 상기 판독 전압을 인가할 방향을 상기 복수의 상변화층들 각각이 비결정질 상태에서 오프(Off)되는 바이어스의 방향으로 결정하고, 상기 복수의 상변화층들 각각이 비결정질 상태에서 오프(Off)되는 바이어스의 방향으로 상기 판독 전압을 인가할 수 있다.According to one side, the control circuit determines a direction in which the read voltage is applied as a bias direction in which each of the plurality of phase change layers is turned off in an amorphous state, and each of the plurality of phase change layers is The read voltage may be applied in the direction of a bias that is turned off in the amorphous state.

다른 일측에 따르면, 상기 제어회로는, 상기 판독 전압을 인가할 방향을 양의 방향으로 결정하고, 상기 양의 방향으로 상기 판독 전압을 인가할 수 있다.According to the other side, the control circuit may determine a direction in which the read voltage is to be applied in a positive direction, and may apply the read voltage in the positive direction.

일 실시예에 따르면, 상부 전극, 하부 전극 및 상기 상부 전극과 상기 하부 전극 사이에 배치되어 상기 상부 전극 및 상기 하부 전극 사이에 인가되는 프로그래밍 전압에 따라 결정 상태가 셋(Set) 상태와 리셋(Reset) 상태 사이에서 변화되는 상변화층을 포함하는 상변화 메모리 소자의 판독 동작 방법은, 상기 상변화층의 저항 상태를 판독하는 센싱 마진(Sensing margin)이 최대화되도록 상기 상변화층이 비결정질 상태에서 오프(Off)되는 바이어스의 방향으로 상기 상부 전극 및 상기 하부 전극 사이에 상기 판독 전압을 인가하는 단계; 및 상기 인가된 전압에 따른 상기 상변화층의 저항 상태를 판독하는 단계를 포함한다.According to an embodiment, a determination state is set according to a set state and a reset state according to an upper electrode, a lower electrode, and a programming voltage applied between the upper electrode and the lower electrode and disposed between the upper electrode and the lower electrode. In the reading operation method of a phase change memory device including a phase change layer that changes between states, the phase change layer is turned off in an amorphous state so that a sensing margin for reading a resistance state of the phase change layer is maximized. Applying the read voltage between the upper electrode and the lower electrode in the direction of the (Off) bias; And reading a resistance state of the phase change layer according to the applied voltage.

일 실시예들은 상변화층이 결정질일 때의 낮은 저항과 비결정질일 때의 높은 저항 사이의 차이인 폭을 넓게 하여 저항 판독에 대한 센싱 마진을 개선한 상변화 메모리 소자 및 그 판독 동작 방법을 제안할 수 있다.Embodiments propose a phase change memory device with improved sensing margin for resistance reading by widening the difference between low resistance when the phase change layer is crystalline and high resistance when the phase change layer is crystalline, and a read operation method thereof. I can.

도 1은 상변화층이 결정질일 때의 전압 및 전류에 따른 접촉 저항을 설명하기 위한 도면이다.
도 2는 상변화층이 비결정질일 때의 전압 및 전류에 따른 접촉 저항을 설명하기 위한 도면이다.
도 3은 일 실시예에 따른 상변화 메모리 소자를 나타낸 도면이다.
도 4는 일 실시예에 따른 상변화 메모리 소자의 판독 동작 방법을 나타낸 플로우 차트이다.
도 5는 일 실시예에 따른 3차원 아키텍처를 갖는 상변화 메모리를 나타낸 도면이다.1 is a diagram for explaining contact resistance according to voltage and current when a phase change layer is crystalline.
FIG. 2 is a diagram for explaining contact resistance according to voltage and current when a phase change layer is amorphous.
3 is a diagram illustrating a phase change memory device according to an exemplary embodiment.
4 is a flowchart illustrating a method of reading a phase change memory device according to an exemplary embodiment.
5 is a diagram illustrating a phase change memory having a 3D architecture according to an embodiment.

이하, 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 그러나 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 또한, 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.Hereinafter, embodiments will be described in detail with reference to the accompanying drawings. However, the present invention is not limited or limited by the embodiments. In addition, the same reference numerals shown in each drawing denote the same member.

또한, 본 명세서에서 사용되는 용어(terminology)들은 본 발명의 바람직한 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 사용자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.In addition, terms used in the present specification are terms used to properly express preferred embodiments of the present invention, which may vary depending on the intention of users or operators, or customs in the field to which the present invention belongs. Accordingly, definitions of these terms should be made based on the contents throughout the present specification.

도 1은 상변화층이 결정질일 때의 전압 및 전류에 따른 접촉 저항을 설명하기 위한 도면이고, 도 2는 상변화층이 비결정질일 때의 전압 및 전류에 따른 접촉 저항을 설명하기 위한 도면이다.1 is a diagram for explaining contact resistance according to voltage and current when a phase change layer is crystalline, and FIG. 2 is a diagram for explaining contact resistance according to voltage and current when a phase change layer is amorphous.

이하, Ge, Cu, Te로 구성되는 GCT 기반의 상변화층이 결정질 및 비결정질일 때의 전압 및 전류에 따른 접촉 저항을 도 1 및 2를 참조하여 설명하나, Ge, Sb 및 Te로 구성되는 GST 기반의 상변화층 역시 접촉 저항의 비율만이 상이할 뿐 유사한 결과를 보이므로, 다양한 물질 기반의 상변화층으로 그 결과가 확대 적용될 수 있다. 이에. 후술되는 상변화 메모리 소자의 판독 동작 방법은 상변화층을 구성하는 다양한 물질들에 대해서도 적용될 수 있다.Hereinafter, the contact resistance according to voltage and current when the GCT-based phase change layer composed of Ge, Cu, and Te is crystalline and amorphous is described with reference to FIGS. 1 and 2, but GST composed of Ge, Sb and Te Since the base phase change layer also shows similar results, only the ratio of the contact resistance is different, the result can be extended to a phase change layer based on various materials. Therefore. A method of reading a phase change memory device to be described later may be applied to various materials constituting the phase change layer.

상변화 메모리 소자는 상변화층이 결정질일 때 및 비결정질일 때 각각에 대해 상변화층의 저항 및 전극과의 접촉 저항을 아래 표 1과 같이 갖게 된다.In the phase change memory device, when the phase change layer is crystalline and amorphous, the resistance of the phase change layer and the contact resistance with the electrode are as shown in Table 1 below.

상태state 전체 저항(Ω·cm)Total resistance (Ω·cm) 접촉 저항(Ω·cm2)Contact resistance (Ω·cm 2 ) 결정질Crystalline 1.0X10-3 1.0X10 -3 1.0X10-3 1.0X10 -3 비결정질Amorphous 1.0X10-3 1.0X10 -3 1.0X10-3 1.0X10 -3

이처럼 접촉 저항이 상변화 층의 전체 저항을 결정할 만큼 충분히 높으므로, 이하, 일 실시예에 따른 상변화 메모리 소자는 결정질일 때 및 비결정질일 때 각각의 접촉 저항의 값을 고려하여 센싱 마진을 넓히는 방식을 적용할 수 있다.Since the contact resistance is high enough to determine the total resistance of the phase change layer as described above, hereinafter, the phase change memory device according to an embodiment expands the sensing margin in consideration of the value of each contact resistance when it is crystalline and when it is amorphous. Can be applied.

도 1을 참조하면, 상변화 메모리 소자는 상변화층이 결정질일 때(셋 상태일 때) -0.1V의 전압이 인가되는 경우 8.4X101Ω의 접촉 저항을 갖고 0.1V의 전압이 인가되는 경우 8.3X101Ω의 접촉 저항을 가짐으로써, 오믹 접촉 양상을 보인다.Referring to FIG. 1, the phase change memory device has a contact resistance of 8.4X10 1 Ω and a voltage of 0.1V is applied when a voltage of -0.1V is applied when the phase change layer is crystalline By having a contact resistance of 8.3X10 1 Ω, it shows an ohmic contact pattern.

반면에, 도 2를 참조하면, 상변화 메모리 소자는 상변화층이 비결정질일 때(리셋 상태일 때) -0.1V의 전압이 인가되는 경우 4.3X104Ω의 접촉 저항을 갖고 0.1V의 전압이 인가되는 경우 3.5X105Ω의 접촉 저항을 갖게 되는 쇼트키 접촉 양상을 보인다.On the other hand, referring to FIG. 2, when the phase change layer is amorphous (in the reset state), when a voltage of -0.1V is applied, the phase change memory device has a contact resistance of 4.3X10 4 Ω and a voltage of 0.1V is When applied, it shows a Schottky contact pattern that has a contact resistance of 3.5X10 5 Ω.

이와 같이 상변화층이 비결정질일 때 쇼트키 접촉 양상을 보이는 것을 이용하여, 일 실시예에 따른 상변화 메모리 소자는 상변화층이 비결정질일 때 더 높은 저항을 갖고 결정질일 때 더 낮은 저항을 갖게 하는 방향으로 판독 전압을 인가할 방향을 결정함으로써, 센싱 마진을 최대화할 수 있다.As described above, when the phase change layer is amorphous, using a Schottky contact pattern, the phase change memory device according to an embodiment has a higher resistance when the phase change layer is amorphous and a lower resistance when the phase change layer is amorphous. By determining the direction in which the read voltage is applied in the direction, the sensing margin can be maximized.

즉, 일 실시예에 따른 상변화 메모리 소자는 상변화층이 비결정질 상태에서 오프(Off)되는 바이어스의 방향으로 판독 전압이 인가될 방향을 결정하고, 결정된 방향에 따라 판독 전압을 인가함으로써, 센싱 마진을 최대화할 수 있다.That is, the phase change memory device according to an embodiment determines a direction in which a read voltage is applied in a direction of a bias in which the phase change layer is turned off in an amorphous state, and applies a read voltage according to the determined direction, thereby providing a sensing margin. Can be maximized.

예를 들어, 음의 방향으로 판독 전압이 인가될 경우(보다 상세하게 -0.1V의 판독 전압이 인가될 경우), 8.4X101Ω의 접촉 저항과 4.3X104Ω의 접촉 저항 사이의 폭에서 판독이 수행되는 반면, 양의 방향으로 판독 전압이 인가될 경우(보다 상세하게 0.1V의 판독 전압이 인가될 경우), 8.3X101Ω의 접촉 저항과 3.5X105Ω의 접촉 저항 사이의 폭에서 판독이 수행될 수 있기 때문에, 센싱 마진이 최대화되어 판독 정확도가 향상될 수 있다.For example, if a readout voltage is applied in the negative direction (more specifically, a readout voltage of -0.1V is applied), the readout is in the width between a contact resistance of 8.4X10 1 Ω and a contact resistance of 4.3X10 4 Ω While this is done, when a readout voltage is applied in the positive direction (more specifically, a readout voltage of 0.1V is applied), the readout at a width between a contact resistance of 8.3X10 1 Ω and a contact resistance of 3.5X10 5 Ω Since this can be performed, the sensing margin can be maximized and the reading accuracy can be improved.

따라서, 일 실시예에 따른 상변화 메모리 소자는 양의 방향으로 판독 전압을 인가할 방향을 결정하고, 결정된 양의 방향에 따라 판독 전압을 인가할 수 있다.Accordingly, the phase change memory device according to an exemplary embodiment may determine a direction in which a read voltage is applied in a positive direction, and may apply a read voltage according to the determined positive direction.

상술된 원리를 바탕으로 수행되는 일 실시예에 따른 상변화 메모리 소자의 판독 동작 방법에 대한 상세한 설명은 도 4를 참조하여 기재하며, 판독 동작 방법을 수행하는 상변화 메모리 소자에 대한 상세한 설명은 도 3을 참조하여 기재하기로 한다.A detailed description of the read operation method of the phase change memory device according to an embodiment performed based on the above-described principle is described with reference to FIG. 4, and a detailed description of the phase change memory device performing the read operation method is shown in FIG. It will be described with reference to 3.

도 3은 일 실시예에 따른 상변화 메모리 소자를 나타낸 도면이고, 도 4는 일 실시예에 따른 상변화 메모리 소자의 판독 동작 방법을 나타낸 플로우 차트이다.3 is a diagram illustrating a phase change memory device according to an exemplary embodiment, and FIG. 4 is a flowchart illustrating a read operation method of a phase change memory device according to an exemplary embodiment.

도 3 내지 4를 참조하면, 일 실시예에 따른 상변화 메모리 소자(300)는 상부 전극(310), 하부 전극(320), 상변화층(330) 및 제어회로(도면에 미도시)를 포함한다.3 to 4, a phase change memory device 300 according to an embodiment includes an upper electrode 310, a lower electrode 320, a phase change layer 330, and a control circuit (not shown in the drawing). do.

상부 전극(310) 및 하부 전극(320) 각각은 프로그래밍 전압 및 판독 전압이 인가될 수 있도록 전도성 물질로 형성될 수 있다.Each of the upper electrode 310 and the lower electrode 320 may be formed of a conductive material so that a programming voltage and a read voltage may be applied.

상변화층(330)은 상부 전극(310)과 하부 전극(320) 사이에 배치되어 상부 전극(310) 및 하부 전극(320) 사이에 인가되는 프로그래밍 전압에 따라 결정 상태가 셋(Set) 상태와 리셋(Reset) 상태 사이에서 변화된다.The phase change layer 330 is disposed between the upper electrode 310 and the lower electrode 320 so that the crystal state is set according to the programming voltage applied between the upper electrode 310 and the lower electrode 320. It changes between reset states.

제어회로(도면에 미도시)는 상부 전극(310) 및 하부 전극(320) 사이에 프로그래밍 전압을 인가하여 프로그래밍을 수행할 수 있다. 예를 들어, 제어회로가 상부 전극(310) 및 하부 전극(320) 사이에 제1 프로그래밍 전압을 인가함에 응답하여, 상변화층(330)이 결정질의 상태로 변하고 상대적으로 낮은 저항으로 메모리의 데이터 값이 이진값 [0]으로 설정됨으로써, [0]을 기록하는 프로그래밍 동작이 수행될 수 있다. 다른 예를 들면, 제어회로가 상부 전극(310) 및 하부 전극(320) 사이에 제2 프로그래밍 전압을 인가함에 응답하여 상변화층(330)이 비결정질의 상태로 변하고 상대적으로 높은 저항으로 메모리의 데이터 값이 이진값 [1]로 설정됨으로써, [1]을 기록하는 프로그래밍 동작이 수행될 수 있다.The control circuit (not shown in the drawing) may perform programming by applying a programming voltage between the upper electrode 310 and the lower electrode 320. For example, in response to the control circuit applying the first programming voltage between the upper electrode 310 and the lower electrode 320, the phase change layer 330 changes to a crystalline state, and the data of the memory is relatively low. By setting the value to the binary value [0], a programming operation of writing [0] can be performed. For another example, in response to the control circuit applying a second programming voltage between the upper electrode 310 and the lower electrode 320, the phase change layer 330 changes to an amorphous state, and the data in the memory is relatively high By setting the value to the binary value [1], a programming operation for writing [1] can be performed.

특히, 제어회로는 상부 전극(310) 및 하부 전극(320) 사이에 판독 전압을 인가하여 상변화층(330)의 저항 상태를 판독함으로써, 메모리에 쓰인 데이터를 읽는 판독 동작을 수행할 수 있다. 보다 상세하게, 제어회로는 아래에서 설명되는 단계들(S410 내지 S430)을 통해 판독 동작을 수행할 수 있다.In particular, the control circuit may perform a read operation of reading data written to a memory by applying a read voltage between the upper electrode 310 and the lower electrode 320 to read the resistance state of the phase change layer 330. In more detail, the control circuit may perform a read operation through steps S410 to S430 described below.

단계(S410)에서 제어회로는 상부 전극(310) 및 하부 전극(320) 사이에 판독 전압을 인가할 방향을 상변화층(330)의 저항 상태를 판독하는 센싱 마진(Sensing margin)을 최대화하는 방향으로 결정한다. 구체적으로, 제어회로는 판독 전압을 인가할 방향을 상변화층(330)이 비결정질 상태에서 오프(Off)되는 바이어스의 방향으로 결정할 수 있다. 즉, 도 1 내지 2를 참조하여 설명된 원리를 바탕으로, 제어회로는 판독 전압을 인가할 방향을 양의 방향으로 결정할 수 있다.In step S410, the control circuit determines the direction in which the read voltage is applied between the upper electrode 310 and the lower electrode 320 to maximize the sensing margin of reading the resistance state of the phase change layer 330 To decide. Specifically, the control circuit may determine a direction in which the read voltage is applied as a direction of a bias in which the phase change layer 330 is turned off in an amorphous state. That is, based on the principle described with reference to FIGS. 1 to 2, the control circuit may determine a direction in which the read voltage is to be applied as a positive direction.

이어서, 단계(S420)에서 제어회로는 결정된 방향에 따라 상부 전극(310) 및 하부 전극(320) 사이에 판독 전압을 인가한다. 예컨대, 제어회로는 상변화층(330)이 비결정질 상태에서 오프(Off)되는 바이어스의 방향(양의 방향)으로 판독 전압을 인가할 수 있다.Subsequently, in step S420, the control circuit applies a read voltage between the upper electrode 310 and the lower electrode 320 according to the determined direction. For example, the control circuit may apply a read voltage in a bias direction (positive direction) in which the phase change layer 330 is turned off in an amorphous state.

그 후, 단계(S430)에서 제어회로는 인가된 전압에 따른 상변화층(330)의 저항 상태를 판독한다.Thereafter, in step S430, the control circuit reads the resistance state of the phase change layer 330 according to the applied voltage.

이처럼, 상변화층(330)이 비결정질 상태에서 오프(Off)되는 바이어스의 방향(양의 방향)으로 판독 전압이 인가됨으로써, 판독되는 저항 사이의 폭이 넓어져 센싱 마진이 최대화될 수 있다.As described above, since the read voltage is applied in the direction of the bias (positive direction) in which the phase change layer 330 is turned off in the amorphous state, the width between the read resistances is widened, and the sensing margin can be maximized.

이상, 일 실시예에 따른 상변화 메모리 소자(300)의 판독 동작 방법이 단계들(S410 내지 S430)을 통해 수행되는 것으로 설명되었으나, 이에 제한되거나 한정되지 않고 단계들(S410 내지 S430) 중 일부 단계만을 포함하도록 수행될 수도 있다. 일례로, 판독 전압이 결정되는 단계(S410)가 생략된 채, 사전에 결정된 방향(상변화층(330)이 비결정질 상태에서 오프(Off)되는 바이어스의 방향인 양의 방향)으로 판독 전압을 인가하고 판독하는 단계들(S420 내지 S430)만을 포함하도록 판독 동작 방법이 수행될 수 있다.In the above, it has been described that the read operation method of the phase change memory device 300 according to an embodiment is performed through the steps S410 to S430, but is not limited thereto and some of the steps S410 to S430 It may also be performed to include only. For example, the read voltage is applied in a predetermined direction (the positive direction, which is the direction of the bias in which the phase change layer 330 is turned off in an amorphous state), with the step of determining the read voltage (S410) omitted. The read operation method may be performed to include only the steps S420 to S430 of reading and reading.

또한, 이와 같이 판독 동작이 수행되는 일 실시예에 따른 상변화 메모리 소자(300)는 3차원 아키텍처를 갖는 상변화 메모리로 구현될 수도 있다. 이에 대한 상세한 설명은 도 5를 참조하여 기재하기로 한다.Further, the phase change memory device 300 according to an embodiment in which the read operation is performed may be implemented as a phase change memory having a three-dimensional architecture. A detailed description of this will be described with reference to FIG. 5.

도 5는 일 실시예에 따른 3차원 아키텍처를 갖는 상변화 메모리를 나타낸 도면이다.5 is a diagram illustrating a phase change memory having a 3D architecture according to an embodiment.

도 5를 참조하면, 일 실시예에 따른 3차원 아키텍처를 갖는 상변화 메모리(500)는 도 3을 참조하여 상술된 상변화 메모리 소자(300)가 3차원 아키텍처를 갖도록 구현된 것으로서, 하나의 상부 전극(510), 복수의 상변화층들(520) 및 복수의 상변화층들(520)에 각각 대응하는 복수의 하부 전극들(530)을 포함하는 것을 특징으로 한다.Referring to FIG. 5, a phase change memory 500 having a 3D architecture according to an embodiment is implemented so that the phase change memory device 300 described above with reference to FIG. 3 has a 3D architecture. It is characterized in that it includes an electrode 510, a plurality of phase change layers 520, and a plurality of lower electrodes 530 respectively corresponding to the plurality of phase change layers 520.

구체적으로, 일 실시예에 따른 상변화 메모리(500)는 제1 방향으로 연장 형성되는 상부 전극(510), 제1 방향에 대해 직교하는 방향으로 상부 전극(510)과 접촉되어 결정 상태가 셋(Set) 상태와 리셋(Reset) 상태 사이에서 변화되는 복수의 상변화층들(520), 복수의 상변화층들(520)에 각각 접촉되는 복수의 하부 전극들(530) 및 제어회로(도면에 미도시)를 포함한다.Specifically, the phase change memory 500 according to an exemplary embodiment is in contact with the upper electrode 510 extending in a first direction and the upper electrode 510 in a direction orthogonal to the first direction, so that the crystal state is three ( A plurality of phase change layers 520 that change between a set) state and a reset state, a plurality of lower electrodes 530 contacting the plurality of phase change layers 520, respectively, and a control circuit (see Not shown).

이러한 구조의 상변화 메모리(500)는 도 3을 참조하여 상술된 상변화 메모리 소자(300)의 판독 동작과 동일하게 판독 동작을 수행할 수 있다. 예를 들어, 제어회로는 상부 전극(510) 및 복수의 하부 전극들(530) 사이에 프로그래밍 전압을 인가하여 프로그래밍을 수행할 수 있다. 프로그래밍 동작의 상세한 설명은 도 3을 참조하여 상술되었으므로 생략하기로 한다.The phase change memory 500 having such a structure may perform a read operation in the same manner as the read operation of the phase change memory device 300 described above with reference to FIG. 3. For example, the control circuit may perform programming by applying a programming voltage between the upper electrode 510 and the plurality of lower electrodes 530. A detailed description of the programming operation has been described above with reference to FIG. 3 and thus will be omitted.

특히, 제어회로는 상부 전극(510) 및 복수의 하부 전극들(530) 사이에 판독 전압을 인가하여 복수의 상변화층들(520) 각각의 저항 상태를 판독함으로써, 메모리에 쓰인 데이터를 읽는 판독 동작을 수행할 수 있다. 보다 상세하게, 제어회로는 상부 전극(510) 및 복수의 하부 전극(530)들 각각 사이에 판독 전압을 인가할 방향을 복수의 상변화층들(520) 각각의 저항 상태를 판독하는 센싱 마진(Sensing margin)을 최대화하는 방향으로 결정할 수 있다. 구체적으로, 제어회로는 판독 전압을 인가할 방향을 복수의 상변화층들(520) 각각이 비결정질 상태에서 오프(Off)되는 바이어스의 방향으로 결정할 수 있다. 즉, 도 1 내지 2를 참조하여 설명된 원리를 바탕으로, 제어회로는 판독 전압을 인가할 방향을 양의 방향으로 결정할 수 있다.In particular, the control circuit reads the resistance state of each of the plurality of phase change layers 520 by applying a read voltage between the upper electrode 510 and the plurality of lower electrodes 530 to read data written to the memory. The operation can be performed. In more detail, the control circuit determines the direction in which the read voltage is applied between the upper electrode 510 and the plurality of lower electrodes 530, and the sensing margin for reading the resistance state of each of the plurality of phase change layers 520 ( Sensing margin) can be determined in the direction of maximizing. Specifically, the control circuit may determine a direction in which the read voltage is applied as a direction of a bias in which each of the plurality of phase change layers 520 is turned off in an amorphous state. That is, based on the principle described with reference to FIGS. 1 to 2, the control circuit may determine a direction in which the read voltage is to be applied as a positive direction.

이에, 제어회로는 결정된 방향에 따라 상부 전극(510) 및 복수의 하부 전극들(530) 사이에 판독 전압을 인가하고(예컨대, 제어회로는 복수의 상변화층들(520) 각각이 비결정질 상태에서 오프(Off)되는 바이어스의 방향(양의 방향)으로 판독 전압을 인가하고), 인가된 전압에 따른 복수의 상변화층들(520) 각각의 저항 상태를 판독한다.Accordingly, the control circuit applies a read voltage between the upper electrode 510 and the plurality of lower electrodes 530 according to the determined direction (e.g., the control circuit is in an amorphous state in which each of the plurality of phase change layers 520 is A read voltage is applied in the direction of the bias being turned off (positive direction), and the resistance state of each of the plurality of phase change layers 520 according to the applied voltage is read.

이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.As described above, although the embodiments have been described by the limited embodiments and drawings, various modifications and variations are possible from the above description by those of ordinary skill in the art. For example, the described techniques are performed in a different order from the described method, and/or components such as a system, structure, device, circuit, etc. described are combined or combined in a form different from the described method, or other components Alternatively, even if substituted or substituted by an equivalent, an appropriate result can be achieved.

그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.Therefore, other implementations, other embodiments, and claims and equivalents fall within the scope of the claims to be described later.

Claims (10)

상부 전극, 하부 전극 및 상기 상부 전극과 상기 하부 전극 사이에 배치되어 상기 상부 전극 및 상기 하부 전극 사이에 인가되는 프로그래밍 전압에 따라 결정 상태가 셋(Set) 상태와 리셋(Reset) 상태 사이에서 변화되는 상변화층을 포함하는 상변화 메모리 소자의 판독 동작 방법에 있어서,
상기 상부 전극 및 상기 하부 전극 사이에 판독 전압을 인가할 방향을 상기 상변화층의 저항 상태를 판독하는 센싱 마진(Sensing margin)을 최대화하는 방향으로 결정하는 단계;
상기 결정된 방향에 따라 상기 상부 전극 및 상기 하부 전극 사이에 상기 판독 전압을 인가하는 단계; 및
상기 인가된 전압에 따른 상기 상변화층의 저항 상태를 판독하는 단계
를 포함하고,
상기 결정하는 단계는.
상기 판독 전압을 인가할 방향을 상기 상변화층이 비결정질 상태에서 오프(Off)되는 바이어스의 방향이면서 상기 상변화층의 저항 상태를 판독하는 센싱 마진을 최대화하는 방향으로 결정하는 단계
를 포함하고,
상기 인가하는 단계는,
상기 상변화층이 비결정질 상태에서 오프(Off)되는 바이어스의 방향이면서 상기 상변화층의 저항 상태를 판독하는 센싱 마진을 최대화하는 방향으로 상기 판독 전압을 인가하는 단계
를 포함하는 상변화 메모리 소자의 판독 동작 방법.The crystal state is changed between a set state and a reset state according to an upper electrode, a lower electrode, and a programming voltage that is disposed between the upper electrode and the lower electrode and applied between the upper electrode and the lower electrode. In the read operation method of a phase change memory device including a phase change layer,
Determining a direction in which a read voltage is applied between the upper electrode and the lower electrode as a direction to maximize a sensing margin for reading a resistance state of the phase change layer;
Applying the read voltage between the upper electrode and the lower electrode according to the determined direction; And
Reading a resistance state of the phase change layer according to the applied voltage
Including,
The determining step is.
Determining a direction in which the read voltage is applied as a direction of a bias in which the phase change layer is turned off in an amorphous state and a direction in which a sensing margin for reading the resistance state of the phase change layer is maximized
Including,
The applying step,
Applying the read voltage in a direction in which the phase change layer is in a direction of a bias in which the phase change layer is turned off in an amorphous state and maximizes a sensing margin for reading the resistance state of the phase change layer
A read operation method of a phase change memory device comprising a. 삭제delete 제1항에 있어서,
상기 결정하는 단계는,
상기 판독 전압을 인가할 방향을 양의 방향으로 결정하는 단계
를 포함하고,
상기 인가하는 단계는,
상기 양의 방향으로 상기 판독 전압을 인가하는 단계
를 포함하는 상변화 메모리 소자의 판독 동작 방법.The method of claim 1,
The determining step,
Determining a direction in which the read voltage is to be applied in a positive direction
Including,
The applying step,
Applying the read voltage in the positive direction
A read operation method of a phase change memory device comprising a. 상변화 메모리 소자에 있어서,
상부 전극;
하부 전극;
상기 상부 전극과 상기 하부 전극 사이에 배치되어 상기 상부 전극 및 상기 하부 전극 사이에 인가되는 프로그래밍 전압에 따라 결정 상태가 셋(Set) 상태와 리셋(Reset) 상태 사이에서 변화되는 상변화층; 및
상기 상부 전극 및 상기 하부 전극 사이에 판독 전압을 인가할 방향을 상기 상변화층의 저항 상태를 판독하는 센싱 마진(Sensing margin)을 최대화하는 방향으로 결정하고, 상기 결정된 방향에 따라 상기 상부 전극 및 상기 하부 전극 사이에 상기 판독 전압을 인가하여, 상기 인가된 전압에 따른 상기 상변화층의 저항 상태를 판독하는 제어회로
를 포함하고,
상기 제어회로는,
상기 판독 전압을 인가할 방향을 상기 상변화층이 비결정질 상태에서 오프(Off)되는 바이어스의 방향이면서 상기 상변화층의 저항 상태를 판독하는 센싱 마진을 최대화하는 방향으로 결정하고, 상기 상변화층이 비결정질 상태에서 오프(Off)되는 바이어스의 방향이면서 상기 상변화층의 저항 상태를 판독하는 센싱 마진을 최대화하는 방향으로 상기 판독 전압을 인가하는 상변화 메모리 소자.In the phase change memory device,
Upper electrode;
Lower electrode;
A phase change layer disposed between the upper electrode and the lower electrode and in which a crystal state changes between a set state and a reset state according to a programming voltage applied between the upper electrode and the lower electrode; And
A direction in which a read voltage is applied between the upper electrode and the lower electrode is determined as a direction to maximize a sensing margin for reading the resistance state of the phase change layer, and the upper electrode and the upper electrode and the Control circuit for reading the resistance state of the phase change layer according to the applied voltage by applying the read voltage between the lower electrodes
Including,
The control circuit,
A direction in which the read voltage is applied is determined as a direction of a bias in which the phase change layer is turned off in an amorphous state and a direction that maximizes a sensing margin for reading a resistance state of the phase change layer, and the phase change layer is A phase change memory device that applies the read voltage in a direction of a bias that is turned off in an amorphous state and a direction that maximizes a sensing margin for reading a resistance state of the phase change layer. 삭제delete 제4항에 있어서,
상기 제어회로는,
상기 판독 전압을 인가할 방향을 양의 방향으로 결정하고, 상기 양의 방향으로 상기 판독 전압을 인가하는, 상변화 메모리 소자.The method of claim 4,
The control circuit,
A phase change memory device, wherein a direction in which the read voltage is applied is determined in a positive direction, and the read voltage is applied in the positive direction. 3차원 아키텍처를 갖는 상변화 메모리에 있어서,
제1 방향으로 연장 형성되는 상부 전극;
상기 제1 방향에 대해 직교하는 방향으로 상기 상부 전극과 접촉되어 결정 상태가 셋(Set) 상태와 리셋(Reset) 상태 사이에서 변화되는 복수의 상변화층들;
상기 복수의 상변화층들에 각각 접촉되는 복수의 하부 전극들; 및
상기 상부 전극 및 상기 복수의 하부 전극들 사이에 판독 전압을 인가할 방향을 상기 복수의 상변화층들 각각의 저항 상태를 판독하는 센싱 마진(Sensing margin)을 최대화하는 방향으로 결정하고, 상기 결정된 방향에 따라 상기 상부 전극 및 상기 복수의 하부 전극들 사이에 상기 판독 전압을 인가하여, 상기 인가된 전압에 따른 상기 복수의 상변화층들 각각의 저항 상태를 판독하는 제어회로
를 포함하고,
상기 제어회로는,
상기 판독 전압을 인가할 방향을 상기 복수의 상변화층들 각각이 비결정질 상태에서 오프(Off)되는 바이어스의 방향이면서 상기 복수의 상변화층들 각각의 저항 상태를 판독하는 센싱 마진을 최대화하는 방향으로 결정하고, 상기 복수의 상변화층들 각각이 비결정질 상태에서 오프(Off)되는 바이어스의 방향이면서 상기 복수의 상변화층들 각각의 저항 상태를 판독하는 센싱 마진을 최대화하는 방향으로 상기 판독 전압을 인가하는 상변화 메모리.In the phase change memory having a three-dimensional architecture,
An upper electrode extending in the first direction;
A plurality of phase change layers in contact with the upper electrode in a direction orthogonal to the first direction to change a crystal state between a set state and a reset state;
A plurality of lower electrodes each in contact with the plurality of phase change layers; And
A direction in which a read voltage is applied between the upper electrode and the plurality of lower electrodes is determined as a direction to maximize a sensing margin for reading the resistance states of each of the plurality of phase change layers, and the determined direction A control circuit for reading resistance states of each of the plurality of phase change layers according to the applied voltage by applying the read voltage between the upper electrode and the plurality of lower electrodes according to
Including,
The control circuit,
The direction in which the read voltage is applied is a direction of a bias in which each of the plurality of phase change layers is turned off in an amorphous state, and a direction in which a sensing margin for reading the resistance state of each of the plurality of phase change layers is maximized. And applying the read voltage in a direction of maximizing a sensing margin for reading the resistance states of each of the plurality of phase change layers while being a bias direction in which each of the plurality of phase change layers is off in an amorphous state Phase change memory. 삭제delete 제7항에 있어서,
상기 제어회로는,
상기 판독 전압을 인가할 방향을 양의 방향으로 결정하고, 상기 양의 방향으로 상기 판독 전압을 인가하는, 상변화 메모리.The method of claim 7,
The control circuit,
A phase change memory configured to determine a direction in which the read voltage is to be applied in a positive direction and the read voltage is applied in the positive direction. 삭제delete
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