KR102172254B1 - Display unit - Google Patents
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Abstract
본 발명은 디스플레이 장치를 제공한다. 디스플레이 장치는 기판, 상기 기판 상에 순차적으로 적층된 공통 전극 및 제 1 절연막, 상기 제 1 절연막 상의 캡 전극, 상기 캡 전극을 덮는 제 2 절연막, 상기 제 2 절연막 상의 소스 전극, 상기 제 2 절연막 상에 제공되고, 상기 제 1 컨택을 통해 상기 캡 전극에 연결되고 상기 소스 전극의 상부로 연장되는 드레인 전극, 상기 소스 전극과 상기 드레인 전극 사이의 제 3 절연막, 상기 드레인 전극 및 제 3 절연막의 측면 상에 제공되고, 상기 소스 전극으로 연장되는 게이트 전극, 상기 게이트 전극과 상기 소스 전극, 상기 제 3 절연막 및 상기 드레인 전극 사이의 활성층, 상기 활성층과 상기 게이트 전극 사이의 게이트 절연막, 상기 게이트 전극 및 상기 드레인 전극을 덮는 제 4 절연막 상에 제공되고, 제 2 컨택을 통해 연결되는 픽셀 전극을 포함한다.The present invention provides a display device. The display device includes a substrate, a common electrode and a first insulating film sequentially stacked on the substrate, a cap electrode on the first insulating film, a second insulating film covering the cap electrode, a source electrode on the second insulating film, and on the second insulating film. And a drain electrode connected to the cap electrode through the first contact and extending to an upper portion of the source electrode, a third insulating layer between the source electrode and the drain electrode, and on side surfaces of the drain electrode and the third insulating layer A gate electrode provided to the source electrode, an active layer between the gate electrode and the source electrode, the third insulating layer and the drain electrode, a gate insulating layer between the active layer and the gate electrode, the gate electrode and the drain A pixel electrode is provided on the fourth insulating layer covering the electrode and connected through a second contact.
Description
본 발명은 디스플레이 장치에 관한 것으로, 구체적으로 수직채널 박막 트랜지스터를 이용한 디스플레이 장치에 관한 것이다.The present invention relates to a display device, and more particularly, to a display device using a vertical channel thin film transistor.
트랜지스터는 다양한 전자 기기 분야에서 여러가지 목적으로 널리 사용되고 있다. 예컨대, 트랜지스터는 스위칭 소자(switching device), 구동소자(driving device) 및 광감지소자(photo sensing device) 등으로 사용되고, 그 밖에도 다양한 전자 회로의 구성요소로 사용될 수 있다. Transistors are widely used for various purposes in various fields of electronic devices. For example, the transistor is used as a switching device, a driving device, a photo sensing device, and the like, and may be used as a component of various electronic circuits.
액정 표시 장치(Liquid Crystal Display)는 현재 가장 널리 사용되고 있는 평판 표시 장치(Flat PanelDisplay) 중 하나이다. 액정 표시 장치에서, 하나의 기판(박막 트랜지스터 기판)에는 복수의 화소 전극들이 매트릭스(matrix) 형태로 배열되어 있고 다른 기판(공통 전극 기판)에는 하나의 공통 전극이 기판 전면을 덮고 있다. 이러한 액정 표시 장치에서 화상의 표시는 각 화소 전극에 별도의 전압을 인가함으로써 이루어진다. 이를 위해서 화소 전극에 인가되는 전압을 스위칭하기 위한 삼단자 소자인 박막 트랜지스터를 각 화소 전극에 연결하고 이 박막 트랜지스터를 제어하기 위한 신호를 전달하는 게이트 라인(gate line)과 화소 전극에 인가될 전압을 전달하는 데이터 라인(data line)을 하나의 기판 상에 형성한다.A liquid crystal display is one of the most widely used flat panel displays at present. In a liquid crystal display, a plurality of pixel electrodes are arranged in a matrix on one substrate (thin film transistor substrate), and one common electrode covers the entire surface of the substrate on the other substrate (common electrode substrate). In such a liquid crystal display, an image is displayed by applying a separate voltage to each pixel electrode. To this end, a thin film transistor, which is a three-terminal element for switching the voltage applied to the pixel electrode, is connected to each pixel electrode, and a gate line that transmits a signal for controlling the thin film transistor and a voltage to be applied to the pixel electrode A data line to be transferred is formed on one substrate.
게이트 라인들 사이와 데이터 라인들 사이의 간격 사이에 단위 픽셀이 형성된다. 단위 픽셀 의 면적을 줄이기 위해 채널 길이가 짧은 박막 트랜지스터를 사용한다. 다만, 채널 길이가 짧은 박막 트랜지스터를 사용하여 픽셀 구조의 면적을 줄이는데 한계가 있다.A unit pixel is formed between gate lines and gaps between data lines. To reduce the area of a unit pixel, a thin film transistor with a short channel length is used. However, there is a limit to reducing the area of a pixel structure by using a thin film transistor having a short channel length.
본 발명의 기술적 과제는 픽셀 면적을 최소화할 수 있는 디스플레이 장치를 제공하는 것이다.Technical object of the present invention is to provide a display device capable of minimizing a pixel area.
본 발명은 디스플레이 장치를 제공한다. 디스플레이 장치는 기판, 상기 기판 상에 순차적으로 적층된 공통 전극 및 제 1 절연막, 상기 제 1 절연막 상의 캡 전극, 상기 캡 전극을 덮는 제 2 절연막, 상기 제 2 절연막 상의 소스 전극, 상기 제 2 절연막 상에 제공되고, 상기 제 1 컨택을 통해 상기 캡 전극에 연결되고 상기 소스 전극의 상부로 연장되는 드레인 전극, 상기 소스 전극과 상기 드레인 전극 사이의 제 3 절연막, 상기 드레인 전극 및 제 3 절연막의 측면 상에 제공되고, 상기 소스 전극으로 연장되는 게이트 전극, 상기 게이트 전극과 상기 소스 전극, 상기 제 3 절연막 및 상기 드레인 전극 사이의 활성층, 상기 활성층과 상기 게이트 전극 사이의 게이트 절연막, 상기 게이트 전극 및 상기 드레인 전극을 덮는 제 4 절연막 상에 제공되고, 제 2 컨택을 통해 연결되는 픽셀 전극을 포함한다.The present invention provides a display device. The display device includes a substrate, a common electrode and a first insulating film sequentially stacked on the substrate, a cap electrode on the first insulating film, a second insulating film covering the cap electrode, a source electrode on the second insulating film, and on the second insulating film. And a drain electrode connected to the cap electrode through the first contact and extending to an upper portion of the source electrode, a third insulating layer between the source electrode and the drain electrode, and on side surfaces of the drain electrode and the third insulating layer A gate electrode provided to the source electrode, an active layer between the gate electrode and the source electrode, the third insulating layer and the drain electrode, a gate insulating layer between the active layer and the gate electrode, the gate electrode and the drain A pixel electrode is provided on the fourth insulating layer covering the electrode and connected through a second contact.
본 발명의 일 실시 예에 따르면, 수직채널 박막 트랜지스터를 사용하여 픽셀 면적을 줄일 수 있다.According to an embodiment of the present invention, a pixel area may be reduced by using a vertical channel thin film transistor.
본 발명의 일 실시 예에 따르면, 캡 전극 및 픽셀 전극을 수직방향으로 중첩되도록 형성하여 픽셀 면적을 줄일 수 있다. According to an embodiment of the present invention, a pixel area may be reduced by forming the cap electrode and the pixel electrode to overlap in a vertical direction.
도 1은 본 발명의 제 1 실시 예에 따른 픽셀 구조의 평면도이다.
도 2는 도 1의 A-A`에 따라 절단한 단면도이다.
도 3은 본 발명의 제 2 실시 예에 따른 픽셀 구조의 평면도이다.
도 4는 도 3의 B-B`에 따라 절단한 단면도이다.1 is a plan view of a pixel structure according to a first embodiment of the present invention.
2 is a cross-sectional view taken along AA′ of FIG. 1.
3 is a plan view of a pixel structure according to a second exemplary embodiment of the present invention.
4 is a cross-sectional view taken along BB′ of FIG. 3.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.Advantages and features of the present invention, and a method of achieving them will become apparent with reference to embodiments described later in detail together with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in a variety of different forms. However, this embodiment allows the disclosure of the present invention to be complete, and common knowledge in the technical field to which the present invention pertains. It is provided to completely inform the scope of the invention to those who have it, and the invention is only defined by the scope of the claims. The same reference numerals refer to the same elements throughout the specification.
또한, 본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함되는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
In addition, embodiments described in the present specification will be described with reference to cross-sectional views and/or plan views that are ideal exemplary diagrams of the present invention. In the drawings, the thicknesses of films and regions are exaggerated for effective description of technical content. Therefore, the shape of the exemplary diagram may be modified by manufacturing technology and/or tolerance. Accordingly, embodiments of the present invention are not limited to the specific form shown, but also include a change in form generated according to a manufacturing process. For example, the etched area shown at a right angle may be rounded or may have a shape having a predetermined curvature. Accordingly, regions illustrated in the drawings have schematic properties, and the shapes of regions illustrated in the drawings are intended to illustrate a specific shape of a device region and are not intended to limit the scope of the invention.
도 1은 본 발명의 제 1 실시 예에 따른 디스플레이 장치(1)의 평면도이고, 도 2는 도 1의 A-A`에 따라 절단한 단면도이다.1 is a plan view of a
도 1 및 도 2를 참조하면, 디스플레이 장치(1)는 기판(100), 공통 전극(120), 캡 전극(140), 소스 전극(160), 드레인 전극(180), 게이트 전극(220), 활성층(200) 및 픽셀 전극(250)을 포함한다.1 and 2, the
기판(100)은 실리콘 단결정, 플라스틱 또는 유리를 포함할 수 있다. 기판(100) 상에 공통 전극(120) 및 제 1 절연막(130)이 순차적으로 적층된다. 공통 전극(120)에는 공통전압이 인가된다. 공통 전극(120)은 마그네슘(Mg), 알루미늄(Al), 크롬(Cr), 코발트(Co), 니켈(Ni), 팔라듐(Pd), 은(Ag), 금(Au), 백금(Pt), 몰디브데넘 (Mo) 및 티타늄(Ti) 등과 같은 금속성 물질들 및 이들의 화합물들 중의 적어도 하나로 형성될 수 있으며, 단층 또는 복층 구조로 형성될 수 있다. 제 1 절연막 (130)은 실리콘 산화물 및 실리콘 질화막을 포함한다. The
캡 전극(140)은 제 1 절연막(130) 상에 형성된다. 캡 전극(140)은 전압을 저장하는 역할을 한다. 캡 전극(140)은 마그네슘(Mg), 알루미늄(Al), 크롬(Cr), 코발트(Co), 니켈(Ni), 팔라듐(Pd), 은(Ag), 금(Au), 백금(Pt), 몰디브데넘(Mo) 및 티타늄(Ti) 등과 같은 금속성 물질들 및 이들의 화합물들 중의 적어도 하나로 형성될 수 있으며, 단층 또는 복층 구조로 형성될 수 있다. 캡 전극(140)을 픽셀전극(240)과 수직방향으로 중첩되도록 형성하여 픽셀 구조를 최소화 할 수 있다. 캡 전극(140) 상에 제 2 절연막(150)이 형성된다. 제 2 절연막(150)은 실리콘 산화물 및 실리콘 질화막을 포함한다.The
소스 전극(160)은 제 2 절연막(150) 상에 형성된다. 소스 전극(160)은 마그네슘(Mg), 알루미늄(Al), 크롬(Cr), 코발트(Co), 니켈(Ni), 팔라듐(Pd), 은(Ag), 금(Au), 백금(Pt), 몰디브데넘(Mo) 및 티타늄(Ti) 등과 같은 금속성 물질들 및 이들의 화합물들 중의 적어도 하나로 형성될 수 있으며, 단층 또는 복층 구조로 형성될 수 있다. 소스 전극(160)은 제 1 방향으로 연장된 데이터 라인(DL)의 일부분 일 수 있다. 소스 전극(160)은 원자층증착(ALD), 플라즈마향상화학기상증착 (PECVD), 또는 스퍼터링(Sputtering)에 의해 형성될 수 있다. The
드레인 전극(180)은 제 2 절연막(150) 상에 소스전극(160)과 이격되게 형성된다. 드레인 전극(180)은 제 2 절연막(150)을 관통하는 제 1 컨택(170)을 통해 캡 전극(140)과 연결된다. 드레인 전극(180)은 마그네슘(Mg), 알루미늄(Al), 크롬(Cr), 코발트(Co), 니켈(Ni), 팔라듐(Pd), 은(Ag), 금(Au), 백금(Pt), 몰디브데넘(Mo) 및 티타늄(Ti) 등과 같은 금속성 물질들 및 이들의 화합물들 중의 적어도 하나로 형성될 수 있으며, 단층 또는 복층 구조로 형성될 수 있다. 드레인 전극(180)은 소스 전극(160)의 상부로 연장된다. 드레인 전극(180)은 원자층증착 (ALD), 플라즈마향상화학기상증착 (PECVD), 또는 스퍼터링(Sputtering)에 의해 형성될 수 있다. 소스 전극(160)과 드레인 전극(180) 사이에는 제 3 절연막(190)이 제공된다. 제 3 절연막(190)은 실리콘 산화물 또는 실리콘 질화막을 포함할 수 있다.The
게이트 전극(220)은 드레인 전극(180) 및 제 3 절연막(190)의 측면 상에 형성된다. 게이트 전극(220)은 마그네슘(Mg), 알루미늄(Al), 크롬(Cr), 코발트(Co), 니켈(Ni), 팔라듐(Pd), 은(Ag), 금(Au), 백금(Pt), 몰디브데넘(Mo) 및 티타늄(Ti) 등과 같은 금속성 물질들 및 이들의 화합물들 중의 적어도 하나로 형성될 수 있으며, 단층 또는 복층 구조로 형성될 수 있다. 게이트 전극(220)은 소스 전극(160) 상으로 연장될 수 있다. 선택적으로, 게이트 전극(220)은 드레인 전극(180)의 상면으로 연장될 수 있다. 게이트 전극(220)은 제 1 방향에 교차하는 제 2 방향으로 연장된 게이트 라인(GL)의 일부분 일 수 있다. The
활성층(200)은 게이트 전극(220)과 소스 전극(160), 제 3 절연막(190) 및 드레인 전극(180) 사이에 제공된다. 활성층(200)은 산화물 반도체로 형성될 수 있다. 산화물 반도체는 아연 산화물(ZnO), 인듐 산화물(InO), 인듐-갈륨-아연 산화물(In-Ga-Zn-O) 및 아연-주석 산화물(Zn-Sn-O)을 포함할 수 있다. 산화물 반도체는 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn) 및 알루미늄(Al) 중 적어도 2개 이상의 원소를 포함하는 산화물로 형성될 수 있다. 활성층(200)과 게이트 전극(220) 사이에 게이트 절연막(210)이 형성된다. 게이트 절연막(210)은 실리콘 산화물 및 실리콘 질화막을 포함한다. 게이트 전극(220) 및 드레인 전극(180) 상에 제 4 절연막 (230)이 형성된다. 제 4 절연막(230)은 실리콘 산화물 또는 실리콘 질화막을 포함한다.The
픽셀 전극(250)은 제 4 절연막(230) 상에 형성된다. 픽셀 전극(250)은 소스 전극(160) 통해 인가된 신호전압을 액정 셀에 인가한다. 픽셀 전극(250)은 ITO 또는 IZO 등의 투명 도전체 또는 알루미늄 등의 반사성 도전체로 이루어질 수 있다. 픽셀 전극(250)을 캡 전극(140)과 수직방향으로 중첩되도록 형성하여 픽셀 구조를 최소화 할 수 있다. 픽셀 전극(250)은 제 2 컨택(240)을 통해 드레인 전극(180)과 연결된다.The
픽셀 구조는 데이터 라인(DL)들 사이와 게이트 라인(GL)들의 사이의 교차영역 내에 형성된다. 수직채널 박막 트랜지스터, 캡 전극(140) 및 픽셀 전극(250)은 수직방향으로 중첩되도록 형성된다. 따라서, 픽셀의 면적을 최소화 할 수 있고, 초고해상도 픽셀의 구현이 가능하도록 할 수 있다.
The pixel structure is formed in a cross region between the data lines DL and the gate lines GL. The vertical channel thin film transistor, the
도 3은 본 발명의 제 2 실시 예에 따른 디스플레이 장치(2)의 평면도이고, 도 4는 도 3의 B-B`에 따라 절단한 단면도이다. 설명의 간략을 위해, 도 1 및 도 2를 참조하여 설명된 일 실시 예와 유사한 구성의 설명은 생략한다.3 is a plan view of a
도 3 및 도 4를 참조하면, 디스플레이 장치(2)는 기판(100), 버퍼층(110), 공통 전극(120), 소스 전극(160), 게이트 전극(220), 활성층(200) 및 픽셀 전극(250)을 포함한다. 3 and 4, the
기판(100) 상에 버퍼층(110)을 형성한다. 버퍼층(110)은 기판(100)으로부터 발생되는 수분 또는 불순문의 확산을 방지하기 위한 것이다. 예를 들어, 버퍼층(110)은 실리콘 산화막, 실리콘 질화막 또는 알루미늄, 산화막의 단일층으로 형성되거나 이들을 적층한 다중층으로 형성될 수 있다.A
소스 전극(160) 및 공통 전극(120)이 버퍼층(110) 상에 형성된다. 공통 전극(120)은 가로방향으로 연장된 공통 라인(CL)의 일부분일 수 있다. 소스 전극(160)은 가로방향으로 연장된 데이터 라인(DL)의 일부분일 수 있다. 소스 전극(160), 공통 전극(120) 및 버퍼층(110)을 덮는 제 1 절연막(130)이 형성된다. 제 1 절연막(130)은 실리콘 산화물 및 실리콘 질화막을 포함한다.The
픽셀 전극(250)은 제 1 절연막(130) 상에 형성된다. 픽셀 전극(250)은 드레인 전극 역할을 한다. 픽셀 전극(250)은 후술하는 제 3 절연막(190)에 의해 일부분이 노출된다. The
활성층(200)은 소스전극(160), 제 1 절연막(130) 및 픽셀 전극(250)의 측면 상에 형성된다. 활성층(200) 상에 제 2 절연막(150)이 형성된다. 제 2 절연막 (150)은 픽셀 전극(250) 상면으로 연장될 수 있다. 제 2 절연막(150)은 실리콘 산화물 및 실리콘 질화막을 포함한다.The
게이트 전극(220)은 제 2 절연막(150) 상에 형성된다. 게이트 전극(220)은 세로방향으로 연장된 게이트 라인(GL)의 일부분일 수 있다. The
제 3 절연막(190)은 게이트 전극(220) 및 픽셀 전극(250) 상에 덮도록 형성된다. 제 3 절연막(190)은 게이트 전극(220)의 전체를 덮고, 픽셀 전극(250)의 일부분만 덮는다. 제 3 절연막(190)은 실리콘 산화물 및 실리콘 질화막을 포함한다. 노출된 픽셀 전극(240) 부분은 픽셀 전극(250)의 동작영역(260)이다.The third
데이터 라인(DL)들 사이와 게이트 라인(GL)의 사이 내에 픽셀 구조가 형성된다. 수직채널 박막 트랜지스터를 이용하여 픽셀구조의 면적을 줄일 수 있다.
A pixel structure is formed between the data lines DL and between the gate lines GL. The area of the pixel structure can be reduced by using the vertical channel thin film transistor.
Claims (10)
상기 기판 상에 순차적으로 적층된 공통 전극 및 제 1 절연막;
상기 제 1 절연막 상의 캡 전극;
상기 캡 전극을 덮는 제 2 절연막;
상기 제 2 절연막 상에 제공되며, 서로 수직으로 중첩되는 소스 전극 및 드레인 전극;
상기 소스 전극과 상기 드레인 전극 사이에 개재된 제 3 절연막 및 상기 드레인 전극 상에 제공되는 제 4 절연막;
상기 제 4 절연막 상에 제공되는 픽셀 전극;
상기 제 2 절연막을 관통하여 상기 캡 전극과 상기 드레인 전극을 연결하는 제 1 컨택; 및
상기 제 4 절연막을 관통하여 상기 픽셀 전극 및 상기 드레인 전극을 연결하는 제 2 컨택;을 포함하되,
상기 캡 전극은 상기 드레인 전극과 수직으로 중첩되며, 상기 소스 전극과는 수직으로 중첩되지 않고,
상기 제 1 컨택 및 상기 제 2 컨택은 수직으로 정렬되는 디스플레이 장치.
Board;
A common electrode and a first insulating layer sequentially stacked on the substrate;
A cap electrode on the first insulating layer;
A second insulating layer covering the cap electrode;
A source electrode and a drain electrode provided on the second insulating layer and vertically overlapping each other;
A third insulating film interposed between the source electrode and the drain electrode, and a fourth insulating film provided on the drain electrode;
A pixel electrode provided on the fourth insulating layer;
A first contact passing through the second insulating layer and connecting the cap electrode and the drain electrode; And
A second contact passing through the fourth insulating layer and connecting the pixel electrode and the drain electrode;
The cap electrode is vertically overlapped with the drain electrode and not vertically overlapped with the source electrode,
The display device wherein the first contact and the second contact are vertically aligned.
상기 픽셀 전극은 상기 캡 전극과 수직으로 정렬되는 디스플레이 장치.
The method of claim 1,
The pixel electrode is vertically aligned with the cap electrode.
상기 드레인 전극 및 상기 픽셀 전극은 수직 방향으로 중첩되는 디스플레이 장치.
The method of claim 2,
The drain electrode and the pixel electrode overlap in a vertical direction.
상기 소스 전극 및 상기 드레인 전극과 수직 방향으로 중첩되는 게이트 전극을 더 포함하는 디스플레이 장치.
The method of claim 1,
The display device further comprises a gate electrode overlapping the source electrode and the drain electrode in a vertical direction.
상기 소스 전극과 상기 게이트 전극 사이 및 상기 드레인 전극과 상기 게이트 전극 사이에 제공되는 활성층을 더 포함하는 디스플레이 장치.
The method of claim 4,
The display device further comprises an active layer provided between the source electrode and the gate electrode and between the drain electrode and the gate electrode.
상기 기판 상의 버퍼층;
상기 버퍼층 상에 제공되며 서로 수평으로 이격되어 배치되는 소스 전극 및 공통 전극;
상기 소스 전극 및 상기 공통 전극을 덮는 제1 절연막, 상기 제1 절연막은 상기 소스 전극의 상면 및 상기 공통 전극의 상면을 덮고; 및
상기 제1 절연막 상에 제공되며, 상기 소스 전극 및 상기 공통 전극과 수직으로 중첩되는 픽셀 전극을 포함하되,
상기 픽셀 전극의 일 측면, 상기 제1 절연막의 일 측면 및 상기 소스 전극의 일 측면은 공면(coplanar)을 이루는 디스플레이 장치.
Board;
A buffer layer on the substrate;
A source electrode and a common electrode provided on the buffer layer and horizontally spaced apart from each other;
A first insulating layer covering the source electrode and the common electrode, the first insulating layer covering an upper surface of the source electrode and an upper surface of the common electrode; And
A pixel electrode provided on the first insulating layer and vertically overlapping the source electrode and the common electrode,
A display device in which one side of the pixel electrode, one side of the first insulating layer, and one side of the source electrode form a coplanar shape.
상기 소스 전극의 상기 일 측면 및 상기 픽셀 전극의 상기 일 측면 상에 제공되는 활성층; 및 상기 활성층을 사이에 두고 상기 소스 전극 및 상기 픽셀 전극과 이격되는 게이트 전극을 더 포함하되,
상기 활성층은 상기 기판에 대해 수직으로 연장되는 디스플레이 장치.
The method of claim 9,
An active layer provided on the one side of the source electrode and the one side of the pixel electrode; And a gate electrode spaced apart from the source electrode and the pixel electrode with the active layer therebetween,
The active layer is a display device extending perpendicular to the substrate.
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