KR102168161B1 - 매트릭스 정류기 및 그에 따른 입력 역률 제어 방법 - Google Patents

Abstract

본 발명은 허수 입력 커패시터인 가상 커패시터를 포함하는 매트릭스 정류기 및 매트릭스 정류기의 입력 역률 제어 방법에 관한 것으로, 상기 가상 커패시터는 LC 필터의 입력 커패시터에 흐르는 전류(i_Cf)를 상쇄시키기 위해 산출된 가상 커패시턴스를 갖고, 상기 가상 커패시터는 입력 LC필터와 병렬로 연결된 것을 특징으로 한다. 본 발명의 일 실시예에 따른 입력 역률 제어 방법에 의하면 매트릭스 정류기의 입력 역률을 최대로 제어할 수 있다.

Description

매트릭스 정류기 및 그에 따른 입력 역률 제어 방법{Matrix Rectifier and The Method for Controlling Input Power Factor of The Matrix Rectifier}

본 발명은 매트릭스 정류기 및 그에 따른 입력 역률 제어 방법에 관한 것으로, 보다 상세하게는 가상 입력 커패시터를 도입한 매트릭스 정류기 및 매트릭스 정류기의 입력 역률 제어 방법에 관한 것이다.

최근에, 재생 가능한 에너지 시스템의 전력망에 대한 수요가 증가함에 따라 배터리와 같은 에너지 저장 장치를 위한 ac-to-dc 전력 변환기에 대한 연구가 증가하고 있다.

ac-dc 매트릭스 정류기는 ac 전원 전압 피크값보다 낮은 DC 출력 전압을 생성하는 벅 - 형(buck-type) 컨버터로서의 특징이 있다. 결과적으로, 매트릭스 정류기는 추가적인 DC/DC 컨버터를 사용하지 않고도 AC 소스를 배터리 충전 시스템에 직접 연결할 수 있어 단일 스테이지 전력 변환을 초래할 수 있다. 또한, 매트릭스 정류기는 정현파 소스 전류뿐만 아니라 양방향 전력 흐름 능력을 생성한다.

매트릭스 정류기는 전류 소스 컨버터와 유사하게 스위치 소자의 정류 및 고조파 필터링을 위해 입력 단자에 LC 필터가 장착되어있다. 그러나 LC 필터의 입력 커패시터를 통해 흐르는 전류는 소스 전압과 소스 전류 사이의 위상차를 가져 오며 결과적으로 입력 역률이 감소한다.

매트릭스 정류기를 위한 가장 널리 사용되는 변조 알고리즘은 정현파 소스 전류를 합성하기 위한 공간 벡터 변조(Space Vector Modulation, SVM) 방법인데, SVM 알고리즘에 의해 동작하는 매트릭스 정류기의 입력 역률을 제어하는 기법은 주로 변조 지수 제어 및 지연 각 제어를 조정하기 위해 할당된 비례 적분 (Proportional-Integral, PI) 제어기를 사용하여 변조 지수 및 지연 각도를 변경함으로써 개발되었다.

입력 역률을 제어하는 다른 방법은 모델 예측 제어 방법이 있는데, 모델 예측 제어 방법은 입력 역률을 상당히 향상 시켰지만, SVM 기반 방법과는 달리 스위칭 주파수가 달라지는 단점이 있다. 따라서 SVM이 있는 매트릭스 정류기의 역률 제어 방법은 PI 컨트롤러를 기반으로 하며 역률 제어를 위한 어려운 튜닝 프로세스가 필요한 단점이 있다.

도 1 및 도 2를 참조하여 매트릭스 정류기에 대하여 설명한다.

도 1은 종래의 매트릭스 정류기의 토폴로지를 나타낸 것으로, 여기서 v _sa , i _sa , 및 i _wa 는 각각 a 위상 소스 전압, a 위상 소스 전류 및 a 위상 변환기 입력 전류를 나타낸다. 또한, L_f는 입력 인덕터를 나타내며, C_f는 매트릭스 정류기의 입력 LC 필터의 입력 커패시터이다. 또한 Lo와 Co는 각각 출력 인덕터와 출력 커패시터를 의미한다. I_dc는 출력 LC 필터의 DC 전류를 의미하고 I_load는 DC 부하 전류를 나타내며 V_load는 DC 부하 전압을 나타낸다. 매트릭스 정류기의 6 개의 양방향 스위치는 S_pa, S_pb, S_pc, S_na, S_nb 및 S_nc로 표시된다.

입력 LC 필터는 컨버터 입력 전류의 고조파를 제거하고 정현파 소스 전류를 생성하기 위해 매트릭스 정류기의 입력 단자에 설치된다. 그러나 이 LC 필터는 입력 커패시터 전류로 인해 소스 전압과 소스 전류 사이의 위상차를 만들어 입력 역률을 1이 되지 않게 한다. 매트릭스 정류기의 입력 부분에 대한 위상별 등가 회로가 도 2a에 도시된다. 도 2를 참조하면, V _Lf 는 입력 인덕터 양단의 전압이고, _vCf 는 입력 커패시터 양단의 전압이다. i _Cf 는 입력 커패시터를 통해 흐르는 전류이다. 도 2b는 도 2a의 기본 주파수에서의 전압과 전류의 관계를 나타내는 벡터 선도이다. 도 2b를 참조하면, 입력 커패시터 전류 _iCf 로 인해 소스 전압과 소스 전류 사이의 입력 역률은 δ로 표시된다. 매트릭스 정류기가 위상차 δ를 무효화하여 단위 역률로 동작하는 경우의 벡터 다이어그램은 도 2c에 나와 있다. 여기서 지연 각이라 불리는

는 입력 전압과 컨버터 입력 전류 사이의 각이다.

도 2b와 도 2c를 비교하면, 도 2c에서 얻은 지연 시간과 컨버터 입력 전류의 크기가 도 2b의 경우와 비교하여 증가함을 알 수 있다. 지연 시간과 컨버터 입력 전류 크기의 증가는 출력 전압을 조절하면서 입력 역률 각 δ를 0으로 만들어 단일 전원 역률을 유도한다. 상기 관계는 하기 수학식 1로 정의할 수 있다.

여기서, m _i , I _w1 , 및 V _s 는 변조 지수, i _w 의 기본 성분의 피크 값 및 소스 전압의 피크 값을 각각 나타낸다. 도 2b 및 도 2c의 벡터 다이어그램으로부터, 입력 역률을 향상시키기 위해서는 지연 각

를 증가시켜야 한다. 또한, 수학식 (1)로부터 일정한 부하 전압을 유지하기 위해서는, cos

의 감소는 변조 지수를 증가시킴으로써 보상되어야 한다. 변조 지수의 증가는 컨버터 입력 전류를 증가시키며, 상기 수학식 2와 같다. 결과적으로, 증가된 컨버터 입력 전류와 지연 각은 매트릭스 정류기에서 단위 역률 동작에 필요하다.

(KR) 등록특허 제 10-1062386 호

본 발명은 상기 문제점을 해결하기 위해 안출된 것으로서, 가상 커패시턴스에 기초한 매트릭스 정류기의 입력 역률 제어 방법 및 그에 따른 매트릭스 정류기를 제공하기 위함이다.

즉, 본 발명의 일 실시예에 따른 입력 역률 제어 방법 및 매트릭스 정류기는 SVM 방법으로 동작하는 삼상 매트릭스 정류기에 단일 입력 역률을 제공하기 위함이다.

본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.

본 발명의 일 실시예에 따른 매트릭스 정류기는 입력 커패시터에 걸리는 전압(V_cf)을 기초로 가상 커패시턴스를 산출하는 가상 커패시터 연산부 및 상기 입력 커패시터에 흐르는 전류(i_Cf)를 상쇄시키기 위한 상기 산출된 가상 커패시턴스를 갖는 가상 커패시터를 포함하고, 상기 가상 커패시터는 입력 LC필터와 병렬로 연결될 수 있다.

본 발명의 일 실시예에 따른 매트릭스 정류기의 가상 커패시터 연산부는, 상기 입력 커패시터에 걸리는 전압(V_cf)을 측정하는 측정부; 및 상기 측정된 전압(V_cf)의 미분을 계산하는 전압 미분연산부를 포함하고, 상기 가상 커패시턴스는 하기 수식을 통해 산출될 수 있다.

여기서, Cv는 가상 커패시터의 커패시턴스, V_Cf는 입력 커패시터(C_f)에 걸리는 전압, i_Cv는 입력 커패시터에 흐르는 전류(i_Cf)를 상쇄시키는 전류이다.

본 발명의 일 실시예에 따른 매트릭스 정류기의 상기 가상 커패시터 연산부는, 상기 입력 커패시터에 걸리는 전압(V_cf)의 고조파 성분을 제거하는 고조파 제거부를 더 포함할 수 있다.

본 발명의 일 실시예에 따른 매트릭스 정류기의 상기 고조파 제거부는, 3상 입력 커패시터 전압의 abc 프레임을 2개의 dc 성분을 갖는 dq프레임으로 변환시키는 dq 변환부; 상기 dq 변환부에서 변환된 신호를 수신하는 저역 통과 필터부; 및 상기 저역 통과 필터부를 통과한 dc 성분의 신호를 수신하여 αβ 축의 직교좌표계로 변환하는 αβ 변환부를 포함할 수 있다.

본 발명의 일 실시예에 따른 매트릭스 정류기는 상기 αβ 변환부를 통해 αβ 변환된 2상 입력 커패시터 전압을 기초로 가상 커패시터에 흐르는 2상 전류를 산출하고, 상기 가상 커패시터에 흐르는 2상 전류를 공간 벡터 변조(SVM)를 위한 기준 전류 벡터에 더할 수 있다.

본 발명의 일 실시예에 따른 매트릭스 정류기 시스템은 상기 매트릭스 정류기에 LC 입력 필터를 포함할 수 있다.

본 발명의 일 실시예에 따른 매트릭스 정류기의 입력 역률 제어 방법은 측정부가 입력 커패시터에 걸리는 전압(V_cf)을 측정하는 단계; 고조파 제거부가 3상 입력 커패시터 전압의 abc 프레임을 2개의 dc 성분을 갖는 dq프레임으로 변환시키는 단계; 상기 고조파 제거부가 상기 dq 프레임으로 변환된 dc 성분의 신호를 저역 통과 필터부로 통과시키는 단계; 상기 고조파 제거부가, 상기 저역 통과 필터부를 통해 통과된 dc 성분의 dq 신호를 αβ 축의 직교좌표계로 변환시키는 단계; 가상 커패시터 연산부가 상기 αβ 축의 직교좌표계로 변환된 2상 입력 커패시터 전압의 미분을 계산하는 단계; 상기 가상 커패시터 연산부가 상기 미분된 2상 입력 커패시터 전압을 기초로 가상 커패시터에 흐르는 2상 전류를 산출하는 단계; 및 매트릭스 정류기 시스템의 제어부가 상기 산출된 2상 전류를 공간 벡터 변조(SVM)를 위한 기준 전류 벡터에 더하는 단계;를 포함할 수 있다.

본 발명에 따른 매트릭스 정류기는 입력 LC 필터와 병렬로 내장하고 있어 매트릭스 정류기의 LC 필터의 주요 역률을 확실히 보상할 수 있다.

따라서, 본 발명의 일 실시예에 따라 제안된 삼상 매트릭스 정류기를 위한 역률 제어 방법 및 매트릭스 정류기는 삼상 매트릭스 정류기의 LC 필터의 존재에도 불구하고 단일 역률 동작을 산출할 수 있다.

또한, 가벼운 부하에서 단일 역률 동작을 구현할 수 없는 조건에서도, 본 발명은 가상 커패시턴스를 조정함으로써 MAPF 동작을 얻을 수 있다. 따라서 상기 조건 하에서도 단일 역률 또는 MAPF 연산을 수행 할 수 있다.

본 발명의 일 실시예에 따라 제안된 방법은 가상 커패시터를 도입하고 기준 공간 벡터를 조정함으로써 입력 역률 제어를 생성하기 때문에, 제안된 알고리즘은 3 상 매트릭스 정류기에 대한 기존의 SVM 알고리즘과 쉽게 통합 될 수 있는 이점이 있다.

따라서 본 발명의 일 실시예에 따라 제안된 방법은 기존의 정류기 역률 제어 방법에 사용된 PI 제어기를 사용하지 않고도 입력 역률을 제어 할 수 있으므로 간단한 제어 구조와 역률 제어를 위한 직접적인 튜닝 프로세스가 가능하다.

본 발명의 효과들은 이상에서 언급한 효과들로 제한되지 않으며, 언급되지 않은 또 다른 효과들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.

도 1은 종래의 매트릭스 정류기를 나타낸다.
도 2a는 매트릭스 정류기의 입력 부분의 위상 등가 회로, 도 2b는 무효 입력 역률의 벡터 선도, 도 2c는 단일 입력 역률의 벡터 선도를 나타낸다.
도 3은 본 발명의 일 실시예에 따른 매트릭스 정류기의 등가회로를 나타낸다.
도 4a 및 도4b는 본 발명의 일 실시예에 따른 매트릭스 정류기의 블록 다이어그램을 나타낸다.
도 5는 매트릭스 정류기의 입력 역률과 출력 전력 P_o와의 관계를 나타낸다.
도 6a는 커패시터의 용량에 따른 출력 전력의 함수로 입력 역률을 나타내고, 도 6b는 입력 인덕터의 인덕턴스에 따른 출력 전력의 함수로 입력 역률을 나타낸다.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면을 참조하여 상세하게 설명하도록 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.

제1, 제2, A, B 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 및/또는 이라는 용어는 복수의 관련된 기재 항목들의 조합 또는 복수의 관련된 기재 항목들 중의 어느 항목을 포함한다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급될 때에는 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

명세서 및 청구범위 전체에서, 어떤 부분이 어떤 구성 요소를 포함한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성 요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있다는 것을 의미한다.

이하, 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명한다.

도 2a 및 도 2b를 참조하면, 입력 커패시터(122)로 흘러 들어가는 전류(i_cf)는 소스(110) 전압(v_s)과 소스 전류(i_s)의 위상이 다르게 되어 무효 입력 역률을 산출한다.

본 발명의 일 실시예에 따른 매트릭스 정류기 및 이를 이용한 입력 역률 제어 방법은 입력 커패시터(122)에 흐르는 전류(i_Cf)를 보상하는 적절한 보상 전류를 주입함으로써, 전체 시스템의 입력 전원 역률을 향상시킬 수 있으므로, 가능한 경우 단일 입력 역률을 유도 할 수 있다.

본 발명의 일 실시예에 따른 매트릭스 정류기 및 이를 이용한 입력 역률 제어 방법은 가상 커패시터의 개념에 기반한 새로운 입력 역률 제어 알고리즘을 제안하는데, 도 4를 참조하여 보다 상세하게 설명한다.

도 3은 본 발명의 일 실시예에 따른 매트릭스 정류기의 등가회로를 나타낸다.

도 3을 참조하면, 본 발명의 일 실시예에 따른 매트릭스 정류기는 가상 커패시터(C_v, 440)를 더 포함하며, 가상 커패시터는 입력 커패시터(C_f, 422)와 병렬로 연결된다.

매트릭스 정류기(430)는 가상 커패시터(C_v, 440)를 통해 가상 보상 전류를 생성한다. 결과적으로 가상 커패시터의 보상 전류는 소스 전압(V_s)과 소스 전류(i_s) 사이의 위상차를 제거 할 수 있으므로, 입력 커패시터(422)가 있음에도 불구하고 입력 역률이 향상될 수 있다.

매트릭스 정류기(430)는 입력 커패시터 전류와 반대 극성의 추가 전류를 생성함으로써 입력 커패시터 전류를 효과적으로 제거 할 수 있기 때문에, 매트릭스 정류기의 추가 전류 성분은 입력 커패시터 전압과 입력 커패시턴스의 음의 값을 사용하여 얻을 수 있다.

결과적으로, 가상 커패시터(440)의 커패시턴스는 입력 커패시터(422)의 커패시턴스와 반대 극성을 가지며, 입력 역률 조정을 위한 정류기의 여분의 전류 성분은 입력 커패시터 전류의 반대 극성을 갖는다.

본 발명의 일 실시예에 따른 가상 커패시터(440)는 입력 커패시터(422)와 병렬로 배치되기 때문에 가상 커패시터(Cv, 440)를 통해 흐르는 전류는 수학식 (3)로 표시된다.

여기서 Cv는 가상 커패시터의 커패시턴스이다. 입력 커패시터(422) 에 걸리는 전압(V_Cf)의 미분은 다음 수학식 4와 같이 표현 될 수 있다.

여기서, v_Cf(k) 및 v_Cf(k-1)는 각각 k 번째 샘플링 순간 및 (k-1) 번째 샘플링 순간에서의 커패시터 전압을 나타낸다.

도 4a 및 도4b는 본 발명의 일 실시예에 따른 매트릭스 정류기의 블록 다이어그램을 나타낸다. 도 4b는 도 4a의 매트릭스 정류기에서 고조파 제거부(520)를 상세하게 도시한 블록 다이어그램을 나타낸다.

도 4a를 참조하면, 본 발명의 일 실시예에 따른 매트릭스 정류기는 가상 커패시터(440) 및 가상 커패시터 연산부(500)를 더 포함하고, 가상 커패시터 연산부(500)는 입력 커패시터에 걸리는 전압(V_cf)을 측정하는 측정부(510), 입력 커패시터에 걸리는 전압(V_cf)의 고조파 성분을 제거하는 고조파 제거부(520) 및 상기 측정된 전압(V_cf)의 미분을 계산하는 전압 미분연산부(530)를 포함할 수 있다.

도 4b를 참조하면, 본 발명의 일 실시예에 따른 고조파 제거부(520)는 dq 변환부(521), 저역 통과 필터부(522) 및 αβ 변환부(523)을 포함할 수 있다.

도 4a 및 도 4b를 참조하여, 본 발명의 일 실시예에 따라 입력 커패시터 전압의 고조파를 제거한 가상 커패시터 전류를 얻는 과정을 설명한다.

수학식 (3)과 수학식 (4)에서 가상 커패시터 전류를 주입하는 과정에서 커패시터 전압 v_Cf에 포함된 고조파 성분을 걸러내는 것이 바람직하다. 왜냐하면 기본 요소만 역률 제어 프로세스에 포함되기 때문이다. 일반적으로 고조파 성분을 필터링 하지 않고 기본 60Hz 성분만 추출하는 것은 쉽지 않기 때문에 dq 변환을 사용하는 고조파 제거 기술을 사용하여 커패시터 전압의 고조파를 제거한다.

본 발명의 일 실시예에 따른 고조파 제거부(520)는 검출부(510)로부터 검출한 3상 커패시터 전압에 대하여 고조파 제거를 수행한다.

dq 변환부(521)는 3상 커패시터 전압의 abc 프레임을 2개의 dc 성분을 갖는 dq프레임으로 변환시키고, dc 성분으로 변환된 dq 신호는 저역 통과 필터 (LPF, 522)를 통과한다. dq 변환을 이용한 고조파 제거 기술은 다음과 같습니다.

첫째, 측정된 3상 커패시터 전압의 abc 대 dq 변환 결과는 낮은 차단 주파수의 LPF를 통과한다. 여기서, LPF(522)를 통과함으로써 얻어진 dc 값은 기본 주파수 성분이다. 그리고, LPF의 출력값을 이용하여 dq → αβ 변환을 행한다. 입력 커패시터 전압의 기본 주파수 성분 및 수학식 (3)으로부터, αβ 축에서 가상 커패시터를 통해 흐르는 고조파 성분을 제거한 전류 i_Cvα 및 i_Cvβ를 얻을 수 있다.

입력 역률 조정을 위한 가상 커패시터 전류는 SVM(450) 방법을 위한 기준 전류 벡터에 더해진다. 따라서, 본 발명의 일 실시예에 따른 방법에서 SVM 블록(450)을 위한 새로운 기준 전류 벡터

는 출력 전류 제어를 위한 기준 전류 성분과 입력 역률 제어를 위한 가상 커패시터 전류 성분 i_Cv를 포함한다. 여기서, 출력 전류 제어 성분

은 변조 지수 m_i, dc 출력 전류 I_dc 및 입력 전압 θ의 위상 각을 이용하여 계산된다. 3 상 기준 전류는 수학식 (5)로 표현된다. 수학식 (5)의 첨자 a, b 및 c는 각각 a 상, b 상 및 c 상을 상징한다.

수학식 (5)에서 변조 지수 m_i는 출력 전류 제어를 위한 PI 제어기의 출력에 의해 얻어지며 I_dc는 DC 출력 전류의 측정에 의해 얻을 수 있다. 출력 전류 제어를 위한 αβ 축에서의 기준 전류

와

는 수학식 (6)을 사용하여 abc-αβ 변환에 의해 얻어 질 수 있다. 출력 전류 제어 성분과 가상 커패시터 전류 성분은 더해져서 수학식 (7)과 같이 새로운 기준 전류 벡터를 얻을 수 있다.

정류기를 SVM 방식으로 제어하기 위해서는 변조 지수와 위상 각이 필요하므로 새로운 기준 전류 벡터로부터의 변조 지수 m_inew와 위상 각 θ_new는 각각 수학식 8 및 수학식 9와 같이 계산된다.

도 4a 및 도 4b에서 알 수 있듯이, 본 발명의 일 실시예에 따라 제안된 알고리즘은 PI 제어기의 복잡한 튜닝 과정 없이 매트릭스 정류기에 대한 입력 역률 제어의 직접 튜닝 과정을 사용하여 간단한 역률 조정 알고리즘으로 이어진다.

이하, 본 발명의 일 실시예에 따른 매트릭스 정류기 및 이를 이용하여 달성할 수 있는 최대 역률에 대하여 설명한다.

도 1 및 도 2에 도시 된 바와 같이, 도 2 (b)와 (c)에서, 매트릭스 정류기는 컨버터 입력 전류와 지연 각을 증가시킴으로써 입력 역률을 조정한다. 그러나 수학식 (1)과 수학식 (2)에서 알 수 있듯이, Idc가 작은 조건에서는 변조 지수가 1로 제한되기 때문에 컨버터 입력 전류와 지연 각을 1 배의 역률을 얻기에 충분 할 만큼 증가시킬 수 없다. 변조 지수는 1 미만이고 출력 전압은 일정하게 유지되어야 하기 때문이다. 결과적으로, 매트릭스 컨버터가 작은 부하에서 작동하는 경우, 단위 역률 대신 최대 달성 가능 역률 (MAPF)에서 작동 할 수 있다.

이하, 가상 커패시턴스의 최대 값과 해당 MAPF에 따른 동작 조건에 대하여 상세히 설명한다.

도 3에서 매트릭스 정류기의 소스 전류와 입력 역률은 다음과 같이 가상 커패시턴스를 사용하여 도출 할 수 있다.

수학식 (11)로부터, 매트릭스 정류기에 의해 생성된 가상 커패시턴스가 입력 커패시턴스를 무효로 할 때 단일 역률을 얻을 수 있음을 알 수 있다. 그러나 부하가 가벼운 경우 매트릭스 정류기는 입력 커패시턴스를 상쇄하는 가상 커패시턴스를 에뮬레이션 할 수 있는 정도의 추가 입력 전류를 생성 할 수 없으므로 단일 역률 동작 대신 MAPF 조건이 발생한다.

주어진 회로 및 부하 조건 하에서 매트릭스 정류기에 의해 생성 될 수 있는 가상 커패시턴스의 최대 값을 C_vmax로 정의한다. 최대 가상 커패시턴스 C_vmax가 입력 커패시턴스 C_f보다 큰 경우, 매트릭스 정류기는 단위 역률로 작동 할 수 있다.

반면, C_vmax가 C_f보다 작으면, 단일 역률 연산보다는 MAPF 연산이 얻어져야 한다. 수학식 (3), 수학식 (7) 및 수학식 (8)에서 볼 수 있듯이 가상 커패시터의 커패시턴스 크기가 커짐에 따라 새로운 변조 지수의 최소값이 증가하기 때문에 가상 커패시턴스는 변조 지수 m _inew 가 1이 되면 최대 값에 도달한다.

도 3에서 가상 커패시터 전류 벡터를 포함하는 새로운 컨버터 입력 전류 벡터 i_wnew는 수학식 12와 같이 계산 될 수 있다.

최대 가상 커패시턴스를 달성하기 위한 조건은 수학식 (12) 및 m _inew = 1로 결정될 수 있으며, 수학식 (13)이 도출될 수 있다.

수학식 (13)은 다음 수학식 (14)과 같이 매트릭스 정류기에서 얻은 가상 커패시턴스의 최대 값을 산출합니다.

단 수학식 14는 아래 조건을 만족한다.

입력 커패시턴스 C_f의 효과를 줄이거나 취소하려면 가상 커패시턴스가 음이어야 하므로 수학식(14)에 의해 얻은 두 개의 근 중 음의 값이 C_vmax가 된다. 수학식 (14)에 의해 얻어진 C_vmax의 크기가 입력 커패시턴스 C_f보다 크거나 같으면, 매트릭스 정류기는 C_v=C_f를 설정함으로써 단위 입력 역률에서 작동 할 수 있다.

반면, 수학식 (14)에서 얻은 최대 가상 커패시턴스의 절대 값이 C_f보다 작으면 매트릭스 정류기는 컨트롤러에서 C_v=C_vmax를 사용하여 MAPF에서 작동한다. 따라서 본 발명의 일 실시예에 따라 제안된 알고리즘에 의해 얻어진 입력 역률은 입력 커패시턴스와 최대 가상 커패시턴스 사이의 관계에 따라 정해진다. 입력 역률은 아래 수학식 15와 같이 정의될 수 있다.

도 5는 매트릭스 정류기의 입력 역률과 출력 전력 P_o와의 관계를 나타내는 것으로, 본 발명의 일 실시예에 따른 방법과 기존의 SVM 방법을 비교하여 나타낸다.

출력 전력 P_o는 수학식 (16)으로 정의될 수 있다.

도 5에 나타난 결과는 수학식 (11), 수학식 (14), 수학식 (15)와 표 1에서 사용된 매개 변수에 의해 얻어질 수 있다. 도 5에서 가상 커패시터를 기반으로 제안된 역률 제어 방법은 제약 조건 하에서 1.1kW보다 높은 출력 전력을 갖는 매트릭스 정류기의 단일 역률을 초래할 수 있음을 알 수 있다. 출력 전력이 1.1 kW 미만인 낮은 부하 조건의 경우, 본 발명에 따라 제안된 방법으로 동작하는 매트릭스 정류기는 도 5에서와 같이 1보다 작은 입력 역률을 산출한다. 또한, 본 발명에 따라 제안된 방법으로 얻은 입력 역률은 도 5에서 모든 부하 전력 범위에 대해 기존의 SVM 방법보다 단일 입력 역률이 더 큰 결과를 보여줌으로써, 기존 방법보다 훨씬 나은 결과를 보여준다.

도 6a는 커패시터의 용량에 따른 출력 전력의 함수로 입력 역률을 나타내고, 도 6b는 입력 인덕터의 인덕턴스에 따른 출력 전력의 함수로 입력 역률을 나타낸다.

도 6a 및 도 6b는 표 1의 매개 변수를 사용하고, 수학식(14)와 수학식(15)를 사용하여 얻은 입력 필터의 여러 값으로 출력 전력의 함수로서의 입력 역률의 그래프를 보여준다. 도 6a는 3 개의 입력 커패시턴스를 갖는 입력 전력 계수 대 출력 전력 P_o를 보여준다. 도 6a에서, 고정된 C_f의 경우 매트릭스 정류기는 단위 역률 대신에 P_o가 작고 부하가 낮은 경우에서 MAPF에서 작동함을 알 수 있다. 또한, C_f를 통해 흐르는 전류를 보상해야 하는 매트릭스 정류기에 의해 생성된 가상 커패시터 전류가 감소되기 때문에 입력 커패시턴스가 감소함에 따라 더 낮은 출력 전력으로 단일 역률이 얻어진다. 도 6b는 3 개의 입력 인덕턴스를 갖는 P_o의 입력 역률을 보여준다. 도 6b에서 매트릭스 정류기의 입력 역률은 입력 인덕턴스의 영향을 받지 않음을 알 수 있다.

매트릭스 정류기의 파라미터

Parameter	Value
Source phase voltage V s	220 Vrms
Source voltage frequency f	60 Hz
Input inductance L f	1 mH
Input capacitance C f	60 μF
Output inductance L o	2 mH
Output capacitance C o	40 μF
Load resistance R	20 Ω
Sampling and switching frequency	5 kHz

이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 사람이라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

410 : 입력 전원
420 : LC 입력 필터
430 : 매트릭스 정류기
440 : 가상 커패시터
450 : SVM 블록
460 : 배터리
500 : 가상 커패시터 연산부
510 : 측정부
520 : 고조파 제거부
530 : 미분연산부

Claims (6)

1. 매트릭스 정류기에 있어서,
   입력 커패시터를 포함하는 입력 LC필터와 병렬로 연결되는 가상 커패시터; 및
   상기 입력 커패시터에 걸리는 전압(Vcf)을 기초로 상기 가상 커패시터의 가상 커패시턴스를 산출하는 가상 커패시터 연산부
   를 포함하고
   상기 가상 커패시터는 상기 가상 커패시턴스에 기초하여 상기 입력 커패시터에 흐르는 전류(i_Cf)를 상쇄시키기 위한 가상 보상 전류를 출력하는 것을 특징으로 하는 매트릭스 정류기.
2. 제 1 항에 있어서,
   상기 가상 커패시터 연산부는,
   상기 입력 커패시터에 걸리는 전압(V_cf)을 측정하는 측정부; 및
   상기 측정된 전압(V_cf)의 미분을 계산하는 전압 미분연산부를 포함하되,
   상기 가상 커패시턴스는 하기 수식을 통해 산출되는 것을 특징으로 하는 매트릭스 정류기.
   

   

   
   여기서, Cv는 가상 커패시터의 커패시턴스, V_Cf는 입력 커패시터(C_f)에 걸리는 전압, i_Cv는 입력 커패시터에 흐르는 전류(i_Cf)를 상쇄시키는 전류임
3. 제 2 항에 있어서,
   상기 가상 커패시터 연산부는,
   상기 입력 커패시터에 걸리는 전압(V_cf)의 고조파 성분을 제거하는 고조파 제거부를 더 포함하는 매트릭스 정류기.
4. 제 3 항에 있어서,
   상기 고조파 제거부는,
   3상 입력 커패시터 전압의 abc 프레임을 2개의 dc 성분을 갖는 dq프레임으로 변환시키는 dq 변환부;
   상기 dq 변환부에서 변환된 신호를 수신하는 저역 통과 필터부; 및
   상기 저역 통과 필터부를 통과한 dc 성분의 신호를 수신하여 αβ 축의 직교좌표계로 변환하는 αβ 변환부를 포함하며,
   상기 αβ 변환부를 통해 αβ 변환된 2상 입력 커패시터 전압을 기초로 가상 커패시터에 흐르는 2상 전류를 산출하고,
   상기 가상 커패시터에 흐르는 2상 전류는 공간 벡터 변조(SVM)를 위한 기준 전류 벡터에 더해지는 것을 특징으로 하는 매트릭스 정류기.
5. 제 1 항 내지 제 4 항 중 어느 한 항의 매트릭스 정류기 및 LC 입력 필터를 포함하는 매트릭스 정류기 시스템.
6. 매트릭스 정류기의 입력 역률을 제어하는 방법에 있어서,
   측정부가 가상 커패시터와 병렬로 연결된 입력 커패시터에 걸리는 전압(V_cf)을 측정하는 단계;
   고조파 제거부가 3상 입력 커패시터 전압의 abc 프레임을 2개의 dc 성분을 갖는 dq프레임으로 변환시키는 단계;
   상기 고조파 제거부가 상기 dq 프레임으로 변환된 dc 성분의 신호를 저역 통과 필터부로 통과시켜 고조파를 제거하는 단계;
   상기 고조파 제거부가, 상기 저역 통과 필터부를 통해 통과된 dc 성분의 dq 신호를 αβ 축의 직교좌표계로 변환시키는 단계;
   가상 커패시터 연산부가 상기 αβ 축의 직교좌표계로 변환된 2상 입력 커패시터 전압의 미분을 계산하는 단계;
   상기 가상 커패시터 연산부가 상기 미분된 2상 입력 커패시터 전압을 기초로 가상 커패시터에 흐르는 2상의 가상 보상 전류를 산출하는 단계; 및
   매트릭스 정류기 시스템의 제어부가 상기 산출된 2상의 가상 보상 전류를 공간 벡터 변조(SVM)를 위한 기준 전류 벡터에 더하여 입력 역률을 제어하는 단계;를 포함하는 매트릭스 정류기의 입력 역률 제어 방법.
   

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