KR102162252B1 - Sense amplifier and method of operating thereof - Google Patents

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KR102162252B1
KR102162252B1 KR1020180028565A KR20180028565A KR102162252B1 KR 102162252 B1 KR102162252 B1 KR 102162252B1 KR 1020180028565 A KR1020180028565 A KR 1020180028565A KR 20180028565 A KR20180028565 A KR 20180028565A KR 102162252 B1 KR102162252 B1 KR 102162252B1
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정성욱
박주현
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Abstract

감지 증폭기 및 그 동작 방법을 개시한다. 본 발명의 일 실시예에 따른 감지 증폭기는 누설 전류를 줄이도록 제어하는 제1 신호를 입력 받는 풀업 트랜지스터 및 비트라인 신호를 입력 받는 풀다운 트랜지스터를 포함하는 신호 수신부와, 상기 비트라인 신호에 기초하여 출력 신호를 출력하는 출력부와, 상기 출력 신호의 신호레벨을 유지하도록 상기 출력 신호를 상기 출력부의 일단으로 피드백하는 피드백부를 포함한다.Disclosed is a sense amplifier and a method of operation thereof. The sense amplifier according to an embodiment of the present invention includes a signal receiving unit including a pull-up transistor receiving a first signal for controlling a leakage current and a pull-down transistor receiving a bit line signal, and an output based on the bit line signal. And an output unit for outputting a signal, and a feedback unit for feeding back the output signal to one end of the output unit so as to maintain a signal level of the output signal.

Description

감지 증폭기 그 동작 방법{SENSE AMPLIFIER AND METHOD OF OPERATING THEREOF}Sense amplifier operation method {SENSE AMPLIFIER AND METHOD OF OPERATING THEREOF}

본 발명은 감지 증폭기에 관한 것으로, 보다 상세하게는 리드 속도를 개선하고, 누설 전류에 의한 에너지 소모를 줄이는 감지 증폭기 및 그 동작 방법에 관한 것이다.The present invention relates to a sense amplifier, and more particularly, to a sense amplifier that improves read speed and reduces energy consumption due to leakage current, and a method of operating the same.

웨어러블이나 인플란트 의료 장치와 같은 배터리에 의한 동작 장치가 확산되고 있는데, 이는 저전력 시스템에 대한 수요을 증가시킨다. 공급 전압(VDD)를 줄이는 것은 에너지 소모를 감소시키는 효율적인 방법이다. 하지만, VDD를 줄이면 임계 전압(Vth)의 변동을 증가시키기 때문에 회로 동작의 수율(yield)을 저하시킨다. 특히, 정적 랜덤 액세스 메모리(Static Random Access Memory, SRAM)는 펠그램 법칙(Pelgram's law)에 의해 보다 큰 Vth-를 가지는 작은 사이즈의 트랜지스터들로 구성되기 때문에 이러한 성능 저하는 심각하다. 따라서, 낮은 VDD에서, SRAM의 동작 수율(yield)을 개선하기 위해 8T SRAM 비트 셀이 종래의 6T SRAM 비트 셀 대신에 사용된다.Battery-driven devices such as wearables and implantable medical devices are spreading, which increases the demand for low-power systems. Reducing the supply voltage V DD is an efficient way to reduce energy consumption. However, decreasing V DD increases the variation of the threshold voltage V th , thereby lowering the yield of circuit operation. In particular, since static random access memory (SRAM) is composed of small-sized transistors having a larger V th− by Pelgram's law, this performance degradation is serious. Thus, at low V DD , 8T SRAM bit cells are used in place of the conventional 6T SRAM bit cells to improve the operating yield of SRAM.

8T SRAM 비트 셀은 리드 동작을 위해 하나의 리드 비트라인(RBL)을 사용하는데, 이를 싱글 엔드 리드 동작(single-ended read operation)이라 부른다. The 8T SRAM bit cell uses one read bit line (RBL) for a read operation, which is called a single-ended read operation.

도 1은 8T SRAM의 싱글 엔드 리드 동작인 '0' 리드 동작과, '1'리드 동작을 설명하기 위한 도면이다.1 is a diagram for explaining a '0' read operation and a '1' read operation, which are single-ended read operations of an 8T SRAM.

도 1에서 (a)는 '0 리드 동작을, (b)는 '1' 리드 동작을 나타낸다.In FIG. 1, (a) indicates a '0 read operation, and (b) indicates a '1' read operation.

도 1을 참조하면, '0' 리드 동작 동안, 사전 충전된 RBL은 비트 셀의 턴 온(ON)에 따라 Iread-가 흘러 방전된다. '1' 리드 동작 동안, RBL은 사전 충전 레벨(VDD)을 유지한다. 따라서, 리드 동작 동안, 리드 비트라인(RBL)은 방전되지 않는데, 이는 에너지 소모를 줄일 수 있다.Referring to FIG. 1, during a '0' read operation, a pre-charged RBL is discharged by flowing I read- according to a bit cell turn-on. During the '1' read operation, the RBL maintains the pre-charge level (V DD ). Therefore, during the read operation, the read bit line RBL is not discharged, which can reduce energy consumption.

하지만, '0' 리드 동작 동안, 큰 비트라인 스윙이 요구되는데, 이는 상당한 리드 지연을 발생시킨다. 낮은 VDD 영역에서 큰 Vth 변동 때문에 리드 지연은 심각하다. 8T STAM에서 리드 지연을 완화시키기 위해 비트라인 마다 작은 셀(CpBL)이 사용되어왔는데, 이것은 작은 밀도(small density)를 야기시킨다.However, during a '0' read operation, a large bit line swing is required, which causes a significant read delay. The read delay is serious due to the large Vth fluctuation in the low V DD region. In the 8T STAM, a small cell (CpBL) has been used per bit line to mitigate the read delay, which causes a small density.

따라서, 이러한 리드 지연을 개선하기 위한 감지 증폭기들이 제안되었다.Therefore, sense amplifiers have been proposed to improve this read delay.

도 2는 도미노(Domino) 감지 증폭기의 회로도이다.2 is a circuit diagram of a domino sense amplifier.

도 2를 참조하면, Domino 감지 증폭기는, '1' 리드 동작 동안, RBL이 VDD로 유지된다. 따라서, 출력 노드(OUT node) 전압은 사전 충전 레벨을 유지한다. '0' 리드 동작 동안, RBL은 비트 셀에 의해 방전된다. 풀업 트랜지스터(MPU)가 서브- 임계전압(sub-Vth) 영역에서 동작하기 때문에, RBL이 VDD로부터

Figure 112018024474420-pat00001
까지 방전될 때, OUT node 전압은 천천히 충전된다. RBL이
Figure 112018024474420-pat00002
이하가 되었을 때, OUT 노드 전압은 현저히 충전된다. 하지만, 많은 수의 비트 셀과, RBL 와이어(wire)에 의해 RBL 노드의 캐패시턴스가 크기 때문에 RBL이
Figure 112018024474420-pat00003
이하로 방전되는 시간은 크다. 이것은 역시 리드 지연을 야기시킨다.Referring to Figure 2, the Domino sense amplifier, during the '1' read operation, the RBL is maintained at V DD . Thus, the OUT node voltage maintains the pre-charge level. During the '0' read operation, the RBL is discharged by the bit cell. Since the pull-up transistor (M PU) operates in the sub-threshold voltage (sub-Vth) region, the RBL from V DD
Figure 112018024474420-pat00001
When discharged to, the OUT node voltage is slowly charged. RBL
Figure 112018024474420-pat00002
When it goes below, the OUT node voltage is remarkably charged. However, because the capacitance of the RBL node is large due to the large number of bit cells and RBL wires, the RBL is
Figure 112018024474420-pat00003
The time to discharge below is large. This also causes a read delay.

도 3은 Pseudo nMOS 감지 증폭기의 회로도이다.3 is a circuit diagram of a Pseudo nMOS sense amplifier.

도 3을 참조하면, Pseudo nMOS 감지 증폭기는 RBL의 초기 상태가 VDD 이기 때문에, MPD는 완전히 턴 온 된다. 따라서, RBL이 방전하자 마자, MPD의 전류는 상당히 충전되는데, 이것은 OUT 노드 전압을 하이 전압으로 빠르게 바꾼다. Referring to FIG. 3, in the pseudo nMOS sense amplifier, since the initial state of the RBL is V DD , M PD is completely turned on. Thus, as soon as the RBL discharges, the current in M PD charges considerably, which quickly changes the OUT node voltage to a high voltage.

하지만, MPU를 온-커런트(on-current)로 바이어스한 pseudo nMOS 감지 증폭기의 구조는 RBL이 VDD 근처일 때, MPD도 턴 온 되므로 RBL의 변화가 MPD로 흐르는 전류를 크게 변화시킬 수 있다.However, M PU for on-structure of the current pseudo nMOS sensing a biased (on-current) amplifier RBL is when the near V DD, M PD also turned on, so the change in the RBL to greatly vary the current flowing through the M PD I can.

도 4는 클럭(

Figure 112018024474420-pat00004
)를 갖는 Pseudo nMOS 감지 증폭기의 회로도이다.4 shows the clock (
Figure 112018024474420-pat00004
) Is a circuit diagram of a Pseudo nMOS sense amplifier.

도 5는 도 4의 장치의 '0' 리드 동작에서 클럭, RBL 및 OUT을 나타내는 도면이다.5 is a diagram illustrating a clock, RBL, and OUT in a '0' read operation of the device of FIG. 4.

도 4 및 도 5를 참조하면, 도 4의 감지 증폭기는 MPU에 클럭을 인가하여 감지(evaluation) 구간에서만 동작하도록 한다.Referring to FIGS. 4 and 5, the sense amplifier of FIG. 4 applies a clock to the M PU to operate only in the sensing period.

하지만, '0' 리드 동작에서, RBL은 천천히 빠지기 때문에 부분적으로 턴 온 된 MPD에 의해 최종적으로 OUT이 충전될 때까지 불필요한 누설 전류가 흘러 전력을 소모한다.However, in the '0' read operation, since the RBL is slowly released, unnecessary leakage current flows and consumes power until OUT is finally charged by the partially turned-on M PD .

또한, '1' 리드 동작에서, RBL이 VDD 근처에 있으므로 감지 구간(evaluation) 내내 VDD와 그라운드(GND) 사이로 누설 전류가 흘러 매우 큰 전력을 소모한다.Further, in the '1', read operation, and it consumes a very large electric power RBL is a leakage current between the detection section (evaluation) over the V DD and ground (GND) so close to V DD flows.

도 6은 pseudo nMOS 감지 증폭기의 '1' 리드 동작에서의 큰 전력 소모를 완화한 구조를 가지는 감지 증폭기의 회로도이다.6 is a circuit diagram of a sense amplifier having a structure that mitigates large power consumption in a '1' read operation of a pseudo nMOS sense amplifier.

도 7은 도 6의 장치의 리드 동작에서 신호를 나타내는 도면이다.7 is a diagram illustrating signals in a read operation of the device of FIG. 6.

도 7에서 (a)는

Figure 112018024474420-pat00005
클럭 신호와,
Figure 112018024474420-pat00006
클럭 신호를 나타내고, (b)는 '0' 리드 동작에서 RBL 및 OUT을 나타내고, (C)는 '1' 리드 동작에서 RBL 및 OUT을 나타낸다.In Figure 7 (a) is
Figure 112018024474420-pat00005
Clock signal,
Figure 112018024474420-pat00006
Represents a clock signal, (b) represents RBL and OUT in a '0' read operation, and (C) represents RBL and OUT in a '1' read operation.

도 6 및 도 7을 참조하면, 감지 증폭기는 '1' 리드 동작 동안 누설 전류를 없애기 위해 딜레이 클럭(

Figure 112018024474420-pat00007
) 신호를 사용한다. 하지만, '0' 리드 동작 동안 느리게 RBL 노드 전압이 방전되기 때문에 누설전류는 여전히 발생한다. 게다가, '0' 리드 동작 동안 딜레이 클럭 신호와 클럭 신호(
Figure 112018024474420-pat00008
) 사이의 타이밍 마진은 OUT 노드 전압의 증가하기 위해 필요하다. 이것은 '1' 리드 동작 동안 딜레이 클럭 신호가 떨어지기 전에 누설 전류를 발생시켜 전력 소모 완화 효과도 크지 않다.6 and 7, the sense amplifier is a delay clock in order to eliminate leakage current during a '1' read operation.
Figure 112018024474420-pat00007
) Signal. However, since the RBL node voltage is discharged slowly during the '0' read operation, a leakage current still occurs. Furthermore, the delay clock signal and the clock signal (
Figure 112018024474420-pat00008
The timing margin between) is needed to increase the voltage of the OUT node. This generates a leakage current before the delay clock signal drops during the '1' read operation, so the power consumption mitigation effect is not significant.

한국 특허 공보 제10-1543701호 "감지 증폭기 및 그를 이용한 반도체 메모리 장치"(2014.12.22.)Korean Patent Publication No. 10-1543701 "Sensing amplifier and semiconductor memory device using the same" (2014.12.22.)

본 발명은 빠른 리드 속도를 가지는 감지 증폭기를 제공하고자 한다.The present invention is to provide a sense amplifier having a high read speed.

본 발명은 누설 전류를 줄여 에너지 소모를 최소화하는 감지 증폭기를 제공하고자 한다.An object of the present invention is to provide a sense amplifier that minimizes energy consumption by reducing leakage current.

상술한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 감지 증폭기는, 누설 전류를 줄이도록 제어하는 제1 신호를 입력 받는 풀업 트랜지스터 및 비트라인 신호를 입력 받는 풀다운 트랜지스터를 포함하는 신호 수신부와, 상기 비트라인 신호에 기초하여 출력 신호를 출력하는 출력부와, 상기 출력 신호의 신호레벨을 유지하도록 상기 출력 신호를 상기 출력부의 일단으로 피드백하는 피드백부를 포함한다. A sense amplifier according to an embodiment of the present invention for achieving the above object includes a signal receiving unit including a pull-up transistor receiving a first signal for controlling to reduce a leakage current and a pull-down transistor receiving a bit line signal, And an output unit for outputting an output signal based on the bit line signal, and a feedback unit for feeding back the output signal to one end of the output unit to maintain a signal level of the output signal.

상기 피드백부는, 상기 제1 신호에 의해 풀업 트랜지스터가 턴 오프 된 경우 상기 출력 신호의 신호레벨를 유지하도록 할 수 있다.The feedback unit may maintain the signal level of the output signal when the pull-up transistor is turned off by the first signal.

상기 풀업 트랜지스터는 제1 PMOS를 포함하고, 상기 풀다운 트랜지스터는 제2 NMOS를 포함하며, 상기 제1 PMOS의 게이트에 상기 제1 신호가 입력되고, 상기 제1 PMOS의 소스에 전원 VDD가 연결되며, 상기 제1 NMOS의 게이트에 상기 비트라인 신호가 입력되고, 상기 제1 NMOS의 드레인에 상기 제1 PMOS의 드레인이 연결되며, 상기 제1 NMOS의 소스는 접지될 수 있다.The pull-up transistor includes a first PMOS, the pull-down transistor includes a second NMOS, the first signal is input to a gate of the first PMOS, and a power source VDD is connected to a source of the first PMOS, The bit line signal may be input to a gate of the first NMOS, a drain of the first PMOS may be connected to a drain of the first NMOS, and a source of the first NMOS may be grounded.

상기 제1 신호는, 상기 비트라인 신호에 의한 출력 신호를 출력할 때까지의 시간 동안 상기 제1 PMOS를 턴 온 시킬 수 있다.The first signal may turn on the first PMOS during a time period until an output signal based on the bit line signal is output.

상기 피드백부는 상기 제1 신호에 의해 상기 제1 PMOS가 턴 오프 된 경우 상기 출력 신호를 유지하도록 할 수 있다.The feedback unit may maintain the output signal when the first PMOS is turned off by the first signal.

상기 출력부는 상기 제2 신호가 게이트로 입력되고, 상기 제1 NMOS의 드레인에 드레인이 연결되며, 소스가 접지되는 제2 NMOS를 포함할 수 있다.The output unit may include a second NMOS in which the second signal is input to a gate, a drain is connected to a drain of the first NMOS, and a source is grounded.

상기 출력부는, 사전 충전 구간에서 상기 제2 신호에 기초하여 상기 제2 NMOS를 턴 온 시킬 수 있다.The output unit may turn on the second NMOS based on the second signal in a pre-charging period.

상기 피드백부는, 상기 제1 NMOS의 드레인에 입력 단이 연결되는 인버터와, 상기 인버터의 출력 단에 게이트가 연결되고, 상기 제1 NMOS의 드레인에 소스가 연결되는 제3 NMOS와, 상기 제3 NMOS의 드레인에 소스가 연결되고, 상기 제2 신호가 게이트로 인가되며, 상기 전원 VDD에 드레인이 연결되는 제4 NMOS를 포함할 수 있다.The feedback unit includes an inverter having an input terminal connected to a drain of the first NMOS, a gate connected to an output terminal of the inverter, a third NMOS connected to a drain of the first NMOS, and the third NMOS. A fourth NMOS may be included in which a source is connected to a drain of, the second signal is applied to a gate, and a drain is connected to the power VDD.

상기 제 2 신호는, 감지 구간에서 상기 피드백부를 턴 온 시킬 수 있다.The second signal may turn on the feedback unit in the sensing period.

상기 피드백부는, 상기 제1 PMOS가 턴 오프 되어도 상기 인버터 및 상기 제3 MOS에 의한 경로를 통해 상기 출력 신호를 유지할 수 있다.Even when the first PMOS is turned off, the feedback unit may maintain the output signal through a path by the inverter and the third MOS.

본 발명의 일 실시예에 따른 감지 증폭기의 동작 방법은, 누설 전류를 줄이도록 제어하는 제1 신호에 기초하여 풀업 트랜지스터를 턴 온 시키는 단계와, 비트라인 신호에 기초하여 출력 신호를 출력하는 단계와, 상기 제1 신호에 기초하여 풀업 트랜지스터를 턴 오프 시키는 단계와, 피드백 경로를 통해 상기 출력 신호를 유지하도록 하는 단계를 포함한다.A method of operating a sense amplifier according to an embodiment of the present invention includes turning on a pull-up transistor based on a first signal that is controlled to reduce leakage current, and outputting an output signal based on a bit line signal. And turning off a pull-up transistor based on the first signal, and maintaining the output signal through a feedback path.

상기 감지 증폭기는, 상기 풀업 트랜지스터의 턴 온 및 턴 오프를 통해 누설 전류를 줄일 수 있다.The sense amplifier may reduce leakage current through turning on and off of the pull-up transistor.

상기 감지 증폭기는, 상기 풀업 트랜지스터가 턴 오프 된 경우에도, 상기 피드백 경로를 통해 상기 출력 신호를 유지하도록 할 수 있다.The sense amplifier may maintain the output signal through the feedback path even when the pull-up transistor is turned off.

본 발명의 일 실시예에 따른 감지 증폭기 및 그 동작 방법은 빠른 리드 속도를 가진다.The sense amplifier and its operating method according to an embodiment of the present invention have a high read speed.

본 발명의 일 실시예에 따른 감지 증폭기 및 그 동작 방법은 누설 전류를 줄여 에너지 소모를 최소화할 수 있다.The sense amplifier and its operating method according to an embodiment of the present invention can reduce leakage current to minimize energy consumption.

도 1은 8T SRAM의 싱글 엔드 리드 동작인 '0' 리드 동작과, '1'리드 동작을 설명하기 위한 도면이다.
도 2는 도미노(Domino) 감지 증폭기의 회로도이다.
도 3은 Pseudo nMOS 감지 증폭기의 회로도이다.
도 4는 클럭(

Figure 112018024474420-pat00009
)를 갖는 Pseudo nMOS 감지 증폭기의 회로도이다.
도 5는 도 4의 장치의 '0' 리드 동작에서 클럭, RBL 및 OUT을 나타내는 도면이다.
도 6은 pseudo nMOS 감지 증폭기의 '1' 리드 동작에서의 큰 전력 소모를 완화한 구조를 가지는 감지 증폭기의 회로도이다.
도 7은 도 6의 장치의 리드 동작에서 신호를 나타내는 도면이다.
도 8은 본 발명의 일 실시예에 따른 감지 증폭기의 구성도이다.
도 9는 본 발명의 일 실시예에 따른 감지 증폭기의 회로도이다.
도 10은 도 9의 감지 증폭기의 동작에 따른 신호를 나타내는 도면이다.
도 11은 본 발명의 일 실시예에 따른 감지 증폭기의 '0' 리드 동작을 설명하기 위한 도면이다.
도 12는 본 발명의 일 실시예에 따른 감지 증폭기의 '1' 리드 동작을 설명하기 위한 도면이다.
도 13은 본 발명의 일 실시예에 따른 감지 증폭기에 트랜지스터(NM5)를 추가한 회로도이다.
도 14는 본 발명의 일 실시예에 따른 감지 증폭기의 동작 방법을 나타내는 블록도이다.1 is a diagram for explaining a '0' read operation and a '1' read operation, which are single-ended read operations of an 8T SRAM.
2 is a circuit diagram of a domino sense amplifier.
3 is a circuit diagram of a Pseudo nMOS sense amplifier.
4 shows the clock (
Figure 112018024474420-pat00009
) Is a circuit diagram of a Pseudo nMOS sense amplifier.
5 is a diagram illustrating a clock, RBL, and OUT in a '0' read operation of the device of FIG. 4.
6 is a circuit diagram of a sense amplifier having a structure that mitigates large power consumption in a '1' read operation of a pseudo nMOS sense amplifier.
7 is a diagram illustrating signals in a read operation of the device of FIG. 6.
8 is a block diagram of a sense amplifier according to an embodiment of the present invention.
9 is a circuit diagram of a sense amplifier according to an embodiment of the present invention.
10 is a diagram illustrating a signal according to an operation of the sense amplifier of FIG. 9.
11 is a diagram for explaining a '0' read operation of the sense amplifier according to an embodiment of the present invention.
12 is a diagram illustrating a read operation of '1' of the sense amplifier according to an embodiment of the present invention.
13 is a circuit diagram in which a transistor NM5 is added to a sense amplifier according to an embodiment of the present invention.
14 is a block diagram illustrating a method of operating a sense amplifier according to an embodiment of the present invention.

이하 첨부 도면들 및 첨부 도면들에 기재된 내용들을 참조하여 본 발명의 실시예를 상세하게 설명하지만, 본 발명이 실시예에 의해 제한되거나 한정되는 것은 아니다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings and contents described in the accompanying drawings, but the present invention is not limited or limited by the embodiments.

본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.The terms used in the present specification are for describing exemplary embodiments and are not intended to limit the present invention. In this specification, the singular form also includes the plural form unless specifically stated in the phrase. As used in the specification, "comprises" and/or "comprising" refers to the presence of one or more other components, steps, actions and/or elements, and/or elements, steps, actions and/or elements mentioned. Or does not exclude additions.

본 명세서에서 사용되는 “실시예”, “예”, “측면”, “예시” 등은 기술된 임의의 양상(aspect) 또는 설계가 다른 양상 또는 설계들보다 양호하다거나, 이점이 있는 것으로 해석되어야 하는 것은 아니다.As used herein, “an embodiment”, “example”, “side”, “example”, etc. should be construed as having any aspect or design that is better or advantageous than other aspects or designs. Is not.

또한, '또는' 이라는 용어는 배타적 논리합 'exclusive or' 이기보다는 포함적인 논리합 'inclusive or' 를 의미한다. 즉, 달리 언급되지 않는 한 또는 문맥으로부터 명확하지 않는 한, 'x가 a 또는 b를 이용한다' 라는 표현은 포함적인 자연 순열들(natural inclusive permutations) 중 어느 하나를 의미한다. In addition, the term'or' means an inclusive OR'inclusive or' rather than an exclusive OR'exclusive or'. That is, unless otherwise stated or clear from the context, the expression'x uses a or b'means any one of natural inclusive permutations.

또한, 본 명세서 및 청구항들에서 사용되는 단수 표현("a" 또는 "an")은, 달리 언급하지 않는 한 또는 단수 형태에 관한 것이라고 문맥으로부터 명확하지 않는 한, 일반적으로 "하나 이상"을 의미하는 것으로 해석되어야 한다.In addition, the singular expression ("a" or "an") used in this specification and the claims generally means "one or more" unless otherwise stated or unless it is clear from the context that it relates to the singular form. Should be interpreted as.

또한, 본 명세서 및 청구항들에서 사용되는 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.In addition, terms such as first and second used in the specification and claims may be used to describe various elements, but the elements should not be limited by the terms. These terms are used only for the purpose of distinguishing one component from another component.

다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.Unless otherwise defined, all terms (including technical and scientific terms) used in the present specification may be used as meanings that can be commonly understood by those of ordinary skill in the art to which the present invention belongs. In addition, terms defined in a commonly used dictionary are not interpreted ideally or excessively unless explicitly defined specifically.

한편, 본 발명을 설명함에 있어서, 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는, 그 상세한 설명을 생략할 것이다. 그리고, 본 명세서에서 사용되는 용어(terminology)들은 본 발명의 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 사용자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.Meanwhile, in describing the present invention, when it is determined that a detailed description of a related known function or configuration may unnecessarily obscure the subject matter of the present invention, a detailed description thereof will be omitted. In addition, terms used in the present specification are terms used to properly express an embodiment of the present invention, which may vary depending on the intention of users or operators, or customs in the field to which the present invention belongs. Accordingly, definitions of these terms should be made based on the contents throughout the present specification.

도 8은 본 발명의 일 실시예에 따른 감지 증폭기의 구성도이다.8 is a block diagram of a sense amplifier according to an embodiment of the present invention.

도 8을 참조하면, 감지 증폭기(800)는 신호 수신부(810)와, 출력부(820)와, 피드백부(830)를 포함한다.Referring to FIG. 8, the sense amplifier 800 includes a signal receiving unit 810, an output unit 820, and a feedback unit 830.

신호 수신부(810)는 풀업 트랜지스터 및 풀다운 트랜지스터를 포함한다.The signal receiving unit 810 includes a pull-up transistor and a pull-down transistor.

신호 수신부(810)는 제1 신호와 비트라인 신호를 입력 받는다.The signal receiver 810 receives a first signal and a bit line signal.

신호 수신부(810)는 풀업 트랜지스터에 의해 제1 신호를 입력 받는다.The signal receiver 810 receives a first signal through a pull-up transistor.

신호 수신부(810)는 풀다운 트랜지스터에 의해 비트라인 신호를 입력 받는다.The signal receiver 810 receives a bit line signal through a pull-down transistor.

제1 신호는 풀업 트랜지스터를 제어하여 풀업 트랜지스터와 풀다운 트랜지스터를 통한 누설 전류를 줄이고, 전력 소모를 최소화할 수 있다.The first signal controls the pull-up transistor to reduce leakage current through the pull-up transistor and the pull-down transistor and minimize power consumption.

비트라인 신호는 메모리 셀로부터 수신한 데이터 신호이다.The bit line signal is a data signal received from a memory cell.

비트라인 신호는 하이(HIGH, 1) 또는 로우(LOW, 0)일 수 있다.The bit line signal may be high (HIGH, 1) or low (LOW, 0).

'0' 리드 동작이란 감지 구간(evaluation)에서 비트라인 신호가 '0'인 경우의 동작을 의미한다.The '0' read operation means an operation when the bit line signal is '0' in the sensing period (evaluation).

'1' 리드 동작이란 감지 구간에서 비트라인 신호가 '1'인 경우의 동작을 의미한다.The '1' read operation refers to an operation when the bit line signal is '1' in the sensing period.

출력부(820)는 비트라인 신호에 기초하여 출력 신호를 출력한다.The output unit 820 outputs an output signal based on the bit line signal.

출력부(820)는 비트라인 신호가 '0'인 경우 '1'을 출력할 수 있다.The output unit 820 may output '1' when the bit line signal is '0'.

출력부(820)는 비트라인 신호가 '1'인 경우 '0'을 출력할 수 있다.The output unit 820 may output '0' when the bit line signal is '1'.

출력부(820)는 '0' 리드 동작에서 제1 신호에 의한 풀업 트랜지스터의 턴 온 에 의해 충전되어 출력 신호 '1'을 출력할 수 있다.The output unit 820 may be charged by turning on a pull-up transistor by a first signal in a '0' read operation to output an output signal '1'.

출력부(820)는 '1' 리드 동작에서 제1 신호에 의한 풀업 트랜지스터의 턴 온의 경우에도 출력 신호는 '0'을 유지할 수 있다.The output unit 820 may maintain the output signal '0' even when the pull-up transistor is turned on by the first signal in the '1' read operation.

출력부(820)는 사전 충전 구간(precharge)에서 출력부(820)를 '0'으로 초기화할 수 있다.The output unit 820 may initialize the output unit 820 to '0' in a precharge period.

피드백부(830)는 출력 신호의 신호레벨을 유지하도록 출력 신호를 출력부의 일단으로 피드백할 수 있다.The feedback unit 830 may feed back the output signal to one end of the output unit to maintain the signal level of the output signal.

피드백부(830)는 풀업 트랜지스터가 턴 오프 된 경우에도 출력부가 출력 신호를 유지하도록 피드백할 수 있다.The feedback unit 830 may feed back the output unit to maintain the output signal even when the pull-up transistor is turned off.

피드백부(830)는 감지 구간에서만 턴 온 되도록 하여 전력 소모를 최소화할 수 있다.The feedback unit 830 may be turned on only in the sensing period, thereby minimizing power consumption.

도 9는 본 발명의 일 실시예에 따른 감지 증폭기의 회로도이다.9 is a circuit diagram of a sense amplifier according to an embodiment of the present invention.

도 9를 참조하면, 감지 증폭기는 신호 수신부(910)와, 출력부(920)와, 피드백부(930)을 포함한다.Referring to FIG. 9, the sense amplifier includes a signal receiving unit 910, an output unit 920, and a feedback unit 930.

신호 수신부(910)는 풀업 트랜지스터와, 풀다운 트랜지스터를 포함한다.The signal receiving unit 910 includes a pull-up transistor and a pull-down transistor.

풀업 트랜지스터는 제1 PMOS(PM1)를 포함하고, 풀다운 트랜지스터는 제1 NMOS(NM1)를 포함할 수 있다.The pull-up transistor may include a first PMOS PM1, and the pull-down transistor may include a first NMOS NM1.

출력부(920)는 제2 NMOS(NM2)를 포함할 수 있다.The output unit 920 may include a second NMOS (NM2).

피드백부(930)는 인버터(INV1)와, 제3 NMOS(NM3)와, 제4 NMOS(NM4)를 포함할 수 있다.The feedback unit 930 may include an inverter INV1, a third NMOS NM3, and a fourth NMOS NM4.

PM1은 제1 신호(/SAE)가 게이트로 입력 되고, 전원 VDD에 소스가 연결될 수 있다.In PM1, a first signal /SAE may be input through a gate, and a source may be connected to a power supply VDD.

NM1은 비트라인 신호(RBL)가 게이트로 입력 되고, PM1의 드레인에 드레인이 연결되며, 소스는 접지될 수 있다.In NM1, a bit line signal RBL is input through a gate, a drain is connected to a drain of PM1, and a source may be grounded.

PM1의 드레인 및 NM1의 드레인은 감지 증폭기의 출력 단(OUT, 출력부의 일단)이다.The drain of PM1 and the drain of NM1 are the output terminals (OUT, one end of the output part) of the sense amplifier.

C1은 NM1의 드레인에 일 단이 연결되고, 타 단은 접지될 수 있다.One end of C1 can be connected to the drain of NM1 and the other end can be grounded.

도 9 및 도 13에 도시된 감지 증폭기에 C1이 도시되어 있으나, 이는 감지 증폭기의 출력 단(OUT node)의 로드를 모델링하기 위해 도시한 것일 뿐 감지 증폭기의 구성에 해당하지 않는다.Although C1 is shown in the sense amplifiers shown in FIGS. 9 and 13, this is only shown to model the load of the output node of the sense amplifier and does not correspond to the configuration of the sense amplifier.

NM2는 제2 신호(

Figure 112018024474420-pat00010
)가 게이트로 입력 되고, NM1의 드레인에 드레인이 연결되며, 소스가 접지될 수 있다.NM2 is the second signal (
Figure 112018024474420-pat00010
) Is input to the gate, the drain is connected to the drain of NM1, and the source may be grounded.

INV1은 NM1의 드레인에 입력 단이 연결될 수 있다.INV1 may have an input terminal connected to the drain of NM1.

NM3는 INV1의 출력 단(/PU)이 게이트에 연결되고, NM1의 드레인에 소스가 연결될 수 있다.In NM3, an output terminal (/PU) of INV1 may be connected to a gate, and a source may be connected to a drain of NM1.

NM4는 제2 신호(

Figure 112018024474420-pat00011
)가 게이트로 입력 되고, NM3의 드레인에 소스가 연결되며, 전원 VDD에 연결될 수 있다.NM4 is the second signal (
Figure 112018024474420-pat00011
) Is input to the gate, the source is connected to the drain of NM3, and can be connected to the power supply VDD.

도 10은 도 9의 감지 증폭기의 동작에 따른 신호를 나타내는 도면이다.10 is a diagram illustrating a signal according to an operation of the sense amplifier of FIG. 9.

도 10에서 (a)는 제1 신호(/SAE) 및 제2 신호(

Figure 112018024474420-pat00012
)를 나타내고, (b)는 (a)의 제1 신호(/SAE) 및 및 제2 신호(
Figure 112018024474420-pat00013
)에 따른 '0' 리드 동작에서 비트라인 신호(RBL), 출력 신호(OUT) 및 인버터 신호(/PU)를 나타내고, (c)는 (a)의 제1 신호(/SAE) 및 제2 신호(
Figure 112018024474420-pat00014
)에 따른 '1' 리드 동작에서 비트라인 신호(RBL), 출력 신호(OUT) 및 인버터 신호(/PU)를 나타낸다.In FIG. 10 (a) is a first signal (/SAE) and a second signal (
Figure 112018024474420-pat00012
), (b) is the first signal (/SAE) and the second signal (
Figure 112018024474420-pat00013
) Represents the bit line signal (RBL), output signal (OUT), and inverter signal (/PU) in the '0' read operation, and (c) represents the first signal (/SAE) and the second signal of (a) (
Figure 112018024474420-pat00014
In the '1' read operation according to ), the bit line signal (RBL), output signal (OUT), and inverter signal (/PU) are indicated.

인버터 신호는 도 9에 도시된 INV1의 출력 단(/PU)를 통해 출력되는 인버터의 출력 신호를 의미한다.The inverter signal refers to an output signal of the inverter output through the output terminal (/PU) of INV1 shown in FIG. 9.

도 9 및 도 10을 참조하여 감지 증폭기의 동작을 설명하면, 제2 신호는 사전 충전 구간에서 하이(HIGH, 1) 이고, 감지 구간에서는 로우 신호(LOW, 0)이다.Referring to FIGS. 9 and 10, the operation of the sense amplifier will be described. The second signal is high (HIGH, 1) in the pre-charging period and low signals (LOW, 0) in the sensing period.

따라서, 제2 신호는 사전 충전 구간에서 NM2를 턴 온 시켜 출력 신호가 0이 되도록 한다.Therefore, the second signal turns on the NM2 in the pre-charging period so that the output signal becomes 0.

이때, NM4는 제2 신호에 의해 턴 오프 된다.At this time, NM4 is turned off by the second signal.

제2 신호는 감지 구간에서 NM2를 턴 오프 시키고, NM4를 턴 온 시켜 피드백부가 동작하도록 제어한다.The second signal controls the feedback unit to operate by turning off NM2 and turning on NM4 in the sensing period.

제2 신호는 사전 충전 구간에서, 피드백부를 턴 오프 시켜 전력 소모를 줄일 수 있다.The second signal may reduce power consumption by turning off the feedback unit in the pre-charging period.

제1 신호는 감지 구간에서 짧은 로우(LOW, 0) 신호를 갖는다.The first signal has a short low (LOW, 0) signal in the sensing period.

제1 신호는 짧은 '0' 신호에 의해 PM1을 턴 온 시킨다.The first signal turns on PM1 by a short '0' signal.

이처럼 감지 증폭기는 제1 신호에 의해 짧은 시간 동안만 PM1을 턴 온 시켜 PM1 및 NM1을 통한 누설 전류를 최소화할 수 있다.As such, the sense amplifier can minimize leakage current through PM1 and NM1 by turning on PM1 only for a short period of time by the first signal.

감지 구간의 '0' 리드 동작에서 제1 신호에 의해 출력 신호는 '1'이 된다.In the '0' read operation of the sensing period, the output signal becomes '1' by the first signal.

감지 구간의 '1' 리드 동작에서 제1 신호로 PM1이 턴 온 되어도, 출력 신호는 '0'을 유지한다.Even when PM1 is turned on as the first signal in the '1' read operation of the sensing period, the output signal remains '0'.

이때, 제1 신호의 '0' 인가 시간(짧은 시간)은 '0' 리드 동작에서 출력 신호 '1'(하이, HIGH)을 출력할 때까지의 시간일 수 있다.In this case, the “0” application time (short time) of the first signal may be a time from the “0” read operation until the output signal “1” (high, HIGH) is output.

도 11 및 도 12를 통해 구체적 동작을 살펴 본다.A detailed operation will be described with reference to FIGS. 11 and 12.

도 11은 본 발명의 일 실시예에 따른 감지 증폭기의 '0' 리드 동작을 설명하기 위한 도면이다.11 is a diagram for explaining a '0' read operation of the sense amplifier according to an embodiment of the present invention.

도 11은 '0' 리드 동작을 3 단계(Phase 1, Phase 2, Phase 3)로 나눈다.11 divides the '0' read operation into three stages (Phase 1, Phase 2, and Phase 3).

도 11에서 각 단계의 (a)는 감지 증폭기 회로도이고, (b)는 입력, 출력 신호를 나타낸다.In FIG. 11, (a) of each step is a circuit diagram of a sense amplifier, and (b) shows input and output signals.

도 11의 각 단계의 (a)에서 1111, 1121 및 1131는 각 단계의 감지 증폭기 회로의 턴 온 된 부분을 나타내고, 각 단계의 (b)에서 1112, 1122 및 1132는 각 단계의 트랜지스터에 입력 되고, 출력 되는 신호를 나타낸다.In each step (a) of FIG. 11, 1111, 1121, and 1131 represent the turned-on part of the sense amplifier circuit of each step, and 1112, 1122 and 1132 in each step (b) are input to the transistor of each step. , Indicates the output signal.

1 단계(Phase 1)에서, RWL의 인에이블에 의해 RBL이 방전된다. 그 후 충분히 RBL이 떨어진 후에 RWL은 디스에이블 된다.In step 1 (Phase 1), RBL is discharged by enabling RWL. After that, after the RBL has fallen sufficiently, RWL is disabled.

2 단계(Phase 2)에서, 제1 신호는 짧게 0이 된다. 이것은 출력 단(OUT)을 충전시킨다.In step 2 (Phase 2), the first signal shortly becomes zero. This charges the output stage (OUT).

이때, 출력 신호는 출력 단(OUT)의 전압 신호이다.In this case, the output signal is a voltage signal of the output terminal OUT.

이때, RBL이 NM1을 턴 오프 시키도록 충분히 방전된 후에 제1 신호는 0이 된다.At this time, after the RBL is sufficiently discharged to turn off NM1, the first signal becomes 0.

3 단계(Phase 2)에서, 제1 신호는 '1'이 되어 PM1이 턴 오프 된다. PM1이 턴 오프 되어도, 출력 신호는 피드백에 의해 VDD(즉, 1)를 계속 유지할 수 있다.In step 3 (Phase 2), the first signal becomes '1' and PM1 is turned off. Even when PM1 is turned off, the output signal can continue to maintain V DD (ie, 1) by feedback.

즉, 출력 신호는 INV1 및 NM3에 의해 형성된 피드백 경로를 통해 유지될 수 있다.That is, the output signal can be maintained through the feedback path formed by INV1 and NM3.

도 12는 본 발명의 일 실시예에 따른 감지 증폭기의 '1' 리드 동작을 설명하기 위한 도면이다.12 is a diagram illustrating a read operation of '1' of the sense amplifier according to an embodiment of the present invention.

도 12는 '1' 리드 동작을 3 단계(Phase 1, Phase 2, Phase 3)로 나눈다.12 divides the '1' read operation into three stages (Phase 1, Phase 2, and Phase 3).

도 12에서 각 단계의 (a)는 감지 증폭기 회로도이고, (b)는 입력, 출력 신호를 나타낸다.In FIG. 12, (a) of each step is a circuit diagram of a sense amplifier, and (b) shows input and output signals.

도 12의 각 단계의 (a)에서 1211, 1221 및 1231는 각 단계의 감지 증폭기 회로의 턴 온 된 부분을 나타내고, 각 단계의 (b)에서 1212, 1222 및 1232는 각 단계의 트랜지스터에 입력 되고, 출력 되는 신호를 나타낸다.1211, 1221, and 1231 in each step (a) of FIG. 12 represent the turned-on part of the sense amplifier circuit in each step, and 1212, 1222 and 1232 in each step (b) are input to the transistor of each step. , Indicates the output signal.

1 단계(Phase 1)에서, RBL은 사전 충전 레벨을 유지한다.In Phase 1, the RBL maintains the pre-charge level.

2 단계(Phase 1)에서, 제1 신호는 짧게 '0'이 된다. PM1이 제1 신호에 의해 턴 온 되어도 출력 단(OUT)의 출력 신호(전압 값)는 PM1에 의해 상승할 수 없다. In the second step (Phase 1), the first signal shortly becomes '0'. Even when PM1 is turned on by the first signal, the output signal (voltage value) of the output terminal OUT cannot be increased by PM1.

3 단계(Phase 1)에서, 제1 신호는 '1'이 되고, 이를 통해 누설 전류를 줄일 수 있다.In step 3 (Phase 1), the first signal becomes '1', through which leakage current can be reduced.

도 13은 본 발명의 일 실시예에 따른 감지 증폭기에 트랜지스터(NM5)를 추가한 회로도이다.13 is a circuit diagram in which a transistor NM5 is added to a sense amplifier according to an embodiment of the present invention.

도 13을 참조하면, 도 13의 감지 증폭기는 도 9의 감지 증폭기에 NM5를 추가한 감지 증폭기이다.Referring to FIG. 13, the sense amplifier of FIG. 13 is a sense amplifier in which NM5 is added to the sense amplifier of FIG. 9.

NM5는 INV1의 출력 단에 게이트가 연결되고, NM1의 소스에 드레인이 연결되며, 소스가 접지된다.In NM5, the gate is connected to the output terminal of INV1, the drain is connected to the source of NM1, and the source is grounded.

NM5의 추가를 통해 미처 내려가지 못한 RBL에 의해 출력 단(OUT)이 '1'로 충전된 경우에도 누설 전류가 발생하는 것을 방지할 수 있다.Through the addition of NM5, leakage current can be prevented even when the output terminal (OUT) is charged to '1' by the RBL that has not been lowered.

도 14는 본 발명의 일 실시예에 따른 감지 증폭기의 동작 방법을 나타내는 블록도이다.14 is a block diagram illustrating a method of operating a sense amplifier according to an embodiment of the present invention.

도 14를 참조하면, 감지 증폭기는 S1410 단계에서, 누설 전류를 줄이도록 제어하는 제1 신호에 기초하여 풀업 트랜지스터를 턴온 시킨다.Referring to FIG. 14, in step S1410, the sense amplifier turns on the pull-up transistor based on the first signal that controls to reduce the leakage current.

감지 증폭기는 S1420 단계에서, 비트라인 신호에 기초하여 출력 신호를 출력한다.The sense amplifier outputs an output signal based on the bit line signal in step S1420.

감지 증폭기는 S1430 단계에서, 제1 신호에 기초하여 풀업 트랜지스터를 턴 오프 시킨다.The sense amplifier turns off the pull-up transistor based on the first signal in step S1430.

감지 증폭기는 S1440 단계에서, 피드백 경로를 통해 출력 신호를 유지한다.The sense amplifier maintains the output signal through the feedback path in step S1440.

이외 동작 방법은 도 8 내지 도 13을 참조하여 설명한 감지 증폭기의 동작과 동일하므로 상세한 설명은 생략한다.Other operation methods are the same as the operation of the sense amplifier described with reference to FIGS. 8 to 13, and thus detailed descriptions are omitted.

이상에서 설명된 장치는 하드웨어 구성요소, 소프트웨어 구성요소, 및/또는 하드웨어 구성요소 및 소프트웨어 구성요소의 조합으로 구현될 수 있다. 예를 들어, 실시예들에서 설명된 장치 및 구성요소는, 예를 들어, 프로세서, 콘트롤러, ALU(arithmetic logic unit), 디지털 신호 프로세서(digital signal processor), 마이크로컴퓨터, FPA(field programmable array), PLU(programmable logic unit), 마이크로프로세서, 또는 명령(instruction)을 실행하고 응답할 수 있는 다른 어떠한 장치와 같이, 하나 이상의 범용 컴퓨터 또는 특수 목적 컴퓨터를 이용하여 구현될 수 있다. 처리 장치는 운영 체제(OS) 및 상기 운영 체제 상에서 수행되는 하나 이상의 소프트웨어 애플리케이션을 수행할 수 있다. 또한, 처리 장치는 소프트웨어의 실행에 응답하여, 데이터를 접근, 저장, 조작, 처리 및 생성할 수도 있다. 이해의 편의를 위하여, 처리 장치는 하나가 사용되는 것으로 설명된 경우도 있지만, 해당 기술분야에서 통상의 지식을 가진 자는, 처리 장치가 복수 개의 처리 요소(processing element) 및/또는 복수 유형의 처리 요소를 포함할 수 있음을 알 수 있다. 예를 들어, 처리 장치는 복수 개의 프로세서 또는 하나의 프로세서 및 하나의 콘트롤러를 포함할 수 있다. 또한, 병렬 프로세서(parallel processor)와 같은, 다른 처리 구성(processing configuration)도 가능하다.The apparatus described above may be implemented as a hardware component, a software component, and/or a combination of a hardware component and a software component. For example, the devices and components described in the embodiments include, for example, a processor, a controller, an arithmetic logic unit (ALU), a digital signal processor, a microcomputer, a field programmable array (FPA), It can be implemented using one or more general purpose computers or special purpose computers, such as a programmable logic unit (PLU), a microprocessor, or any other device capable of executing and responding to instructions. The processing device may execute an operating system (OS) and one or more software applications executed on the operating system. In addition, the processing device may access, store, manipulate, process, and generate data in response to the execution of software. For the convenience of understanding, although it is sometimes described that one processing device is used, one of ordinary skill in the art, the processing device is a plurality of processing elements and/or a plurality of types of processing elements. It can be seen that it may include. For example, the processing device may include a plurality of processors or one processor and one controller. In addition, other processing configurations are possible, such as a parallel processor.

소프트웨어는 컴퓨터 프로그램(computer program), 코드(code), 명령(instruction), 또는 이들 중 하나 이상의 조합을 포함할 수 있으며, 원하는 대로 동작하도록 처리 장치를 구성하거나 독립적으로 또는 결합적으로(collectively) 처리 장치를 명령할 수 있다. 소프트웨어 및/또는 데이터는, 처리 장치에 의하여 해석되거나 처리 장치에 명령 또는 데이터를 제공하기 위하여, 어떤 유형의 기계, 구성요소(component), 물리적 장치, 가상 장치(virtual equipment), 컴퓨터 저장 매체 또는 장치, 또는 전송되는 신호 파(signal wave)에 영구적으로, 또는 일시적으로 구체화(embody)될 수 있다. 소프트웨어는 네트워크로 연결된 컴퓨터 시스템 상에 분산되어서, 분산된 방법으로 저장되거나 실행될 수도 있다. 소프트웨어 및 데이터는 하나 이상의 컴퓨터 판독 가능 기록 매체에 저장될 수 있다.The software may include a computer program, code, instructions, or a combination of one or more of these, configuring the processing unit to behave as desired or processed independently or collectively. You can command the device. Software and/or data may be interpreted by a processing device or to provide instructions or data to a processing device, of any type of machine, component, physical device, virtual equipment, computer storage medium or device. , Or may be permanently or temporarily embodyed in a transmitted signal wave. The software may be distributed over networked computer systems and stored or executed in a distributed manner. Software and data may be stored on one or more computer-readable recording media.

실시예에 따른 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 상기 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 상기 매체에 기록되는 프로그램 명령은 실시예를 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다. 상기된 하드웨어 장치는 실시예의 동작을 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.The method according to the embodiment may be implemented in the form of program instructions that can be executed through various computer means and recorded in a computer-readable medium. The computer-readable medium may include program instructions, data files, data structures, and the like alone or in combination. The program instructions recorded on the medium may be specially designed and configured for the embodiment, or may be known and usable to those skilled in computer software. Examples of computer-readable recording media include magnetic media such as hard disks, floppy disks, and magnetic tapes, optical media such as CD-ROMs and DVDs, and magnetic media such as floptical disks. -A hardware device specially configured to store and execute program instructions such as magneto-optical media, and ROM, RAM, flash memory, and the like. Examples of the program instructions include not only machine language codes such as those produced by a compiler, but also high-level language codes that can be executed by a computer using an interpreter or the like. The hardware device described above may be configured to operate as one or more software modules to perform the operation of the embodiment, and vice versa.

이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.As described above, although the embodiments have been described by the limited embodiments and drawings, various modifications and variations are possible from the above description by those of ordinary skill in the art. For example, the described techniques are performed in a different order from the described method, and/or components such as a system, structure, device, circuit, etc. described are combined or combined in a form different from the described method, or other components Alternatively, even if substituted or substituted by an equivalent, an appropriate result can be achieved.

그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.Therefore, other implementations, other embodiments, and claims and equivalents fall within the scope of the claims to be described later.

Claims (13)

누설 전류를 줄이도록 제어하는 제1 신호를 입력 받는 풀업 트랜지스터 및 비트라인 신호를 입력 받는 풀다운 트랜지스터를 포함하는 신호 수신부;
상기 비트라인 신호에 기초하여 출력 신호를 출력하는 출력부; 및
상기 출력 신호의 신호레벨을 유지하도록 상기 출력 신호를 상기 출력부의 일단으로 피드백하는 피드백부를 포함하고,
상기 풀업 트랜지스터는 제1 PMOS를 포함하고, 상기 풀다운 트랜지스터는 제1 NMOS를 포함하며,
상기 제1 PMOS의 게이트에 상기 제1 신호가 입력되고, 상기 제1 PMOS의 소스에 전원 VDD가 연결되며,
상기 제1 NMOS의 게이트에 상기 비트라인 신호가 입력되고, 상기 제1 NMOS의 드레인에 상기 제1 PMOS의 드레인이 연결되며, 상기 제1 NMOS의 소스는 접지되는
감지 증폭기.A signal receiver including a pull-up transistor receiving a first signal for controlling to reduce a leakage current and a pull-down transistor receiving a bit line signal;
An output unit for outputting an output signal based on the bit line signal; And
A feedback unit for feeding back the output signal to one end of the output unit to maintain the signal level of the output signal,
The pull-up transistor includes a first PMOS, the pull-down transistor includes a first NMOS,
The first signal is input to the gate of the first PMOS, a power source VDD is connected to the source of the first PMOS,
The bit line signal is input to the gate of the first NMOS, the drain of the first PMOS is connected to the drain of the first NMOS, and the source of the first NMOS is grounded.
Sense amplifier. 제1항에 있어서,
상기 피드백부는,
상기 제1 신호에 의해 풀업 트랜지스터가 턴 오프 된 경우 상기 출력 신호의 신호레벨를 유지하도록 하는
감지 증폭기.The method of claim 1,
The feedback unit,
Maintaining the signal level of the output signal when the pull-up transistor is turned off by the first signal
Sense amplifier. 삭제delete 제1항에 있어서,
상기 제1 신호는,
상기 비트라인 신호에 의한 출력 신호를 출력할 때까지의 시간 동안 상기 제1 PMOS를 턴 온 시키는
감지 증폭기.The method of claim 1,
The first signal,
Turning on the first PMOS for a period of time until outputting an output signal by the bit line signal
Sense amplifier. 제1항에 있어서,
상기 피드백부는
상기 제1 신호에 의해 상기 제1 PMOS가 턴 오프 된 경우 상기 출력 신호를 유지하도록 하는
감지 증폭기.The method of claim 1,
The feedback unit
To maintain the output signal when the first PMOS is turned off by the first signal
Sense amplifier. 제1항에 있어서,
상기 출력부는
제2 신호가 게이트로 입력되고, 상기 제1 NMOS의 드레인에 드레인이 연결되며, 소스가 접지되는 제2 NMOS를 포함하는
감지 증폭기.The method of claim 1,
The output unit
A second signal is input to the gate, the drain is connected to the drain of the first NMOS, and the source includes a second NMOS grounded.
Sense amplifier. 제6항에 있어서,
상기 출력부는,
사전 충전 구간에서 상기 제2 신호에 기초하여 상기 제2 NMOS를 턴 온 시키는
감지 증폭기.The method of claim 6,
The output unit,
Turning on the second NMOS based on the second signal in the pre-charging period
Sense amplifier. 제6항에 있어서,
상기 피드백부는,
상기 제1 NMOS의 드레인에 입력 단이 연결되는 인버터;
상기 인버터의 출력 단에 게이트가 연결되고, 상기 제1 NMOS의 드레인에 소스가 연결되는 제3 NMOS; 및
상기 제3 NMOS의 드레인에 소스가 연결되고, 상기 제2 신호가 게이트로 인가되며, 상기 전원 VDD에 드레인이 연결되는 제4 NMOS를 포함하는
감지 증폭기.The method of claim 6,
The feedback unit,
An inverter having an input terminal connected to the drain of the first NMOS;
A third NMOS having a gate connected to an output terminal of the inverter and a source connected to a drain of the first NMOS; And
A fourth NMOS having a source connected to the drain of the third NMOS, the second signal applied to the gate, and a drain connected to the power VDD
Sense amplifier. 제8항에 있어서,
상기 제 2 신호는,
감지 구간에서 상기 피드백부를 턴 온 시키는
감지 증폭기.The method of claim 8,
The second signal,
Turning on the feedback unit in the sensing section
Sense amplifier. 제8항에 있어서,
상기 피드백부는,
상기 제1 PMOS가 턴 오프 되어도 상기 인버터 및 상기 제3 NMOS에 의한 경로를 통해 상기 출력 신호를 유지하는
감지 증폭기.The method of claim 8,
The feedback unit,
Maintaining the output signal through a path by the inverter and the third NMOS even when the first PMOS is turned off
Sense amplifier. 누설 전류를 줄이도록 제어하는 제1 신호에 기초하여 풀업 트랜지스터를 턴 온 시키는 단계;
비트라인 신호에 기초하여 출력 신호를 출력하는 단계;
상기 제1 신호에 기초하여 풀업 트랜지스터를 턴 오프 시키는 단계; 및
피드백 경로를 통해 상기 출력 신호를 유지하도록 하는 단계를 포함하고,
상기 풀업 트랜지스터는 풀다운 트랜지스터와 연결되며,
상기 풀업 트랜지스터는 제1 PMOS를 포함하고, 상기 풀다운 트랜지스터는 제1 NMOS를 포함하며,
상기 제1 PMOS의 게이트에 상기 제1 신호가 입력되고, 상기 제1 PMOS의 소스에 전원 VDD가 연결되며,
상기 제1 NMOS의 게이트에 상기 비트라인 신호가 입력되고, 상기 제1 NMOS의 드레인에 상기 제1 PMOS의 드레인이 연결되며, 상기 제1 NMOS의 소스는 접지되는
감지 증폭기의 동작 방법.Turning on the pull-up transistor based on the first signal controlling to reduce the leakage current;
Outputting an output signal based on the bit line signal;
Turning off a pull-up transistor based on the first signal; And
Maintaining the output signal through a feedback path,
The pull-up transistor is connected to the pull-down transistor,
The pull-up transistor includes a first PMOS, the pull-down transistor includes a first NMOS,
The first signal is input to the gate of the first PMOS, a power source VDD is connected to the source of the first PMOS,
The bit line signal is input to the gate of the first NMOS, the drain of the first PMOS is connected to the drain of the first NMOS, and the source of the first NMOS is grounded.
How the sense amplifier works. 제11항에 있어서,
상기 감지 증폭기는,
상기 풀업 트랜지스터의 턴 온 및 턴 오프를 통해 누설 전류를 줄이는
감지 증폭기의 동작 방법.The method of claim 11,
The sense amplifier,
Reduces leakage current through turn-on and turn-off of the pull-up transistor
How the sense amplifier works. 제11항에 있어서,
상기 감지 증폭기는,
상기 풀업 트랜지스터가 턴 오프 된 경우에도, 상기 피드백 경로를 통해 상기 출력 신호를 유지하도록 하는
감지 증폭기의 동작 방법.The method of claim 11,
The sense amplifier,
To maintain the output signal through the feedback path even when the pull-up transistor is turned off
How the sense amplifier works.
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