KR102153925B1 - Method of operating analog-to-digital converter, analog-to-digital converter using the same, and multi-channel analog-to-digital converter - Google Patents

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KR102153925B1 KR1020190090728A KR20190090728A KR102153925B1 KR 102153925 B1 KR102153925 B1 KR 102153925B1 KR 1020190090728 A KR1020190090728 A KR 1020190090728A KR 20190090728 A KR20190090728 A KR 20190090728A KR 102153925 B1 KR102153925 B1 KR 102153925B1
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Abstract

According to an embodiment of the present invention, an operation method of an analog-to-digital converter may comprise the steps of: converting, by a first analog-to-digital converter, the most significant bit of an analog input signal; receiving, by the first analog-to-digital converter, a voltage signal transferred from a common integrator charged by a second analog-to-digital converter; performing, by the first analog-to-digital converter, conversion of the least significant bit and an additional bit of the analog input signal by using the received voltage signal; and correcting, by a processor, an error of the most significant bit by using the additional bit.

Description

아날로그-디지털변환기 동작 방법, 이를 이용하는 아날로그-디지털 변환기, 및 멀티채널 아날로그-디지털 변환 장치{METHOD OF OPERATING ANALOG-TO-DIGITAL CONVERTER, ANALOG-TO-DIGITAL CONVERTER USING THE SAME, AND MULTI-CHANNEL ANALOG-TO-DIGITAL CONVERTER}METHOD OF OPERATING ANALOG-TO-DIGITAL CONVERTER, ANALOG-TO-DIGITAL CONVERTER USING THE SAME, AND MULTI-CHANNEL ANALOG-TO -DIGITAL CONVERTER}

본 발명은 아날로그-디지털변환기 동작 방법, 이를 이용하는 아날로그-디지털 변환기, 및 멀티채널 아날로그-디지털 변환 장치에 관한 것으로, 보다 상세하게는 멀티채널 아날로그-디지털 변환 구조에서 추가 비트를 이용하여 오류를 정정할 수 있는 아날로그-디지털변환기 동작 방법, 이를 이용하는 아날로그-디지털 변환기, 및 멀티채널 아날로그-디지털 변환 장치에 관한 것이다.The present invention relates to a method of operating an analog-to-digital converter, an analog-to-digital converter using the same, and a multi-channel analog-to-digital conversion device. A possible analog-to-digital converter operation method, an analog-to-digital converter using the same, and a multi-channel analog-to-digital conversion device.

아날로그-디지털 변환기는 아날로그 입력 신호를 디지털 출력 신호로 변환시키는 장치를 의미한다. 아날로그-디지털 변환기의 종류에는 플래시 타입 아날로그-디지털 변환기, SAR(Successive Approximation Register) 타입 아날로그-디지털 변환기, 시그마 델타(Sigma delta) 아날로그-디지털 변환기 등이 있으며, 각각의 특성에 따라 다양한 응용 분야에 사용되고 있다.The analog-to-digital converter refers to a device that converts an analog input signal into a digital output signal. Types of analog-to-digital converters include flash-type analog-to-digital converters, SAR (Successive Approximation Register)-type analog-to-digital converters, and Sigma delta analog-to-digital converters. They are used in various applications according to their characteristics. have.

(특허문헌 0001) 10-2004-0058462(Patent Document 0001) 10-2004-0058462

(특허문헌 0002) 10-2005-0082636(Patent Document 0002) 10-2005-0082636

본 발명이 이루고자 하는 기술적 과제는 멀티채널 아날로그-디지털 변환 구조에서 추가 비트를 이용하여 오류를 정정할 수 있는 아날로그-디지털변환기 동작 방법, 이를 이용하는 아날로그-디지털 변환기, 및 멀티채널 아날로그-디지털 변환 장치를 제공하는 것이다.The technical problem to be achieved by the present invention is to provide an analog-to-digital converter operating method capable of correcting an error using an additional bit in a multi-channel analog-to-digital conversion structure, an analog-to-digital converter, and a multi-channel analog-to-digital conversion device To provide.

본 발명의 기술적 사상에 의한 일 양태에 따른 아날로그-디지털변환기의 동작 방법은, 제1아날로그-디지털변환기가 아날로그 입력신호의 최상위비트에 대한 변환을 수행하는 단계, 상기 제1아날로그-디지털변환기가 제2아날로그-디지털변환기에 의해 차지쉐어링(charge sharing)된 공통 적분기로부터 전달된 전압신호를 수신하는 단계, 상기 제1아날로그 디지털변환기가 수신된 상기 전압신호를 이용하여 상기 아날로그 입력신호의 최하위비트와 추가 비트에 대한 변환을 수행하는 단계 및 프로세서가 상기 추가 비트를 이용하여 상기 최상위비트의 오류를 정정하는 단계를 포함할 수 있다.According to an aspect of the inventive concept, a method of operating an analog-to-digital converter includes: performing, by a first analog-to-digital converter, converting the most significant bit of an analog input signal, and the first analog-to-digital converter is 2Receiving a voltage signal transmitted from a common integrator charged by an analog-to-digital converter, and adding the least significant bit of the analog input signal using the voltage signal received by the first analog-to-digital converter It may include converting bits and correcting an error of the most significant bit by using the additional bits.

예시적인 실시 예에 따르면, 상기 전압신호를 수신하는 단계는, 상기 제2아날로그-디지털변환기의 아날로그-디지털 변환 이후에 상기 제2아날로그-디지털 변환기의 샘플 앤드 홀드 회로에 잔존하는 잔류전압에 따라 차지쉐어링된 상기 공통 적분기로부터 전달된 상기 전압신호를 수신할 수 있다. According to an exemplary embodiment, the receiving of the voltage signal is charged according to the residual voltage remaining in the sample and hold circuit of the second analog-to-digital converter after the analog-to-digital conversion of the second analog-to-digital converter. The voltage signal transmitted from the shared common integrator may be received.

예시적인 실시 예에 따르면, 상기 공통 적분기는, 상기 제2아날로그-디지털변환기의 잔류전압과 상기 제1아날로그-디지털변환기의 잔류전압을 누적시키는 적분기일 수 있다.According to an exemplary embodiment, the common integrator may be an integrator that accumulates a residual voltage of the second analog-to-digital converter and a residual voltage of the first analog-to-digital converter.

예시적인 실시 예에 따르면, 상기 공통 적분기는, 상기 제2아날로그-디지털변환기의 잔류전압과 상기 제1아날로그-디지털변환기의 잔류전압의 평균값을 저장하는 적분기일 수 있다.According to an exemplary embodiment, the common integrator may be an integrator that stores an average value of a residual voltage of the second analog-to-digital converter and a residual voltage of the first analog-to-digital converter.

예시적인 실시 예에 따르면, 상기 아날로그-디지털변환기의 동작 방법은, 상기 제1아날로그-디지털변환기가 아날로그 입력신호에 대한 아날로그-디지털 변환을 수행하기 위한 기준 전압을 생성하는 단계를 더 포함할 수 있다.According to an exemplary embodiment, the method of operating the analog-to-digital converter may further include generating, by the first analog-to-digital converter, a reference voltage for performing analog-to-digital conversion on an analog input signal. .

예시적인 실시 예에 따르면, 상기 아날로그-디지털변환기의 동작 방법은, 상기 제1아날로그-디지털변환기가 상기 아날로그 입력신호를 샘플 앤드 홀드하는 단계를 더 포함할 수 있다.According to an exemplary embodiment, the method of operating the analog-to-digital converter may further include the step of sample-and-holding the analog input signal by the first analog-to-digital converter.

예시적인 실시 예에 따르면, 상기 최상위비트에 대한 변환을 수행하는 단계는, 상기 제1아날로그-디지털변환기가 상기 샘플 앤드 홀드된 아날로그 입력신호와 상기 기준 전압을 비교한 결과에 기초하여 상기 최상위비트에 대한 변환을 수행할 수 있다.According to an exemplary embodiment, the converting of the most significant bit may include, by the first analog-digital converter, the most significant bit based on a result of comparing the sampled and held analog input signal with the reference voltage. Conversion can be performed.

예시적인 실시 예에 따르면, 상기 아날로그 입력신호의 최하위비트와 추가 비트에 대한 변환을 수행하는 단계는, 상기 제1아날로그-디지털변환기가 상기 전압신호의 전압값을 반영하여 상기 기준 전압과 상기 샘플 앤드 홀드된 아날로그 입력신호를 비교한 결과에 기초하여 변환을 수행하는 단계일 수 있다.According to an exemplary embodiment, the converting of the least significant bit and the additional bit of the analog input signal may include, by the first analog-to-digital converter, the reference voltage and the sample end by reflecting the voltage value of the voltage signal. It may be a step of performing conversion based on a result of comparing the held analog input signals.

예시적인 실시 예에 따르면, 상기 아날로그 입력신호의 최하위비트와 추가 비트에 대한 변환을 수행하는 단계는, 상기 제2아날로그-디지털변환기의 차지쉐어링이 종료되는 시점에 시작되는 단계일 수 있다. According to an exemplary embodiment, the converting of the least significant bit and the additional bit of the analog input signal may be a step started at a point in time when charge sharing of the second analog-digital converter is terminated.

예시적인 실시 예에 따르면, 상기 제1아날로그-디지털변환기가 아날로그 입력신호를 샘플 앤드 홀드하는 단계는, 상기 제2아날로그-디지털변환기가 아날로그 입력신호를 샘플 앤드 홀드하는 단계를 종료하는 시점에 시작되는 단계일 수 있다. According to an exemplary embodiment, the step of sample-and-holding an analog input signal by the first analog-to-digital converter begins at a point in time when the second analog-to-digital converter ends the sample-and-holding step of the analog input signal. It can be a step.

예시적인 실시 예에 따르면, 상기 제1아날로그-디지털변환기 및 상기 제2아날로그-디지털변환기는, 병렬적으로 아날로그 입력신호의 변환을 수행할 수 있다.According to an exemplary embodiment, the first analog-digital converter and the second analog-digital converter may convert an analog input signal in parallel.

예시적인 실시 예에 따르면, 상기 제1아날로그-디지털변환기는, 상기 최상위비트에 대한 변환, 상기 최하위비트에 대한 변환 및 상기 추가 비트에 대한 변환을 순차적으로 수행할 수 있다.According to an exemplary embodiment, the first analog-to-digital converter may sequentially perform conversion for the most significant bit, conversion for the least significant bit, and conversion for the additional bits.

본 발명의 기술적 사상에 의한 일 양태에 따른 아날로그-디지털변환기는 아날로그 입력신호의 최상위비트에 대한 변환을 수행하고, 타 아날로그-디지털 변환기에 의해 차지쉐어링(charge sharing)된 공통 적분기로부터 전달된 전압신호를 이용하여 상기 아날로그 입력신호의 최하위비트와 추가 비트에 대한 변환을 수행하는 비교기 및 상기 추가 비트를 이용하여 상기 최상위비트의 오류를 정정하는 프로세서를 포함할 수 있다.The analog-to-digital converter according to an aspect according to the technical idea of the present invention performs conversion on the most significant bit of an analog input signal, and a voltage signal transmitted from a common integrator charged by another analog-to-digital converter. A comparator for converting the least significant bit and the additional bit of the analog input signal using and a processor for correcting an error of the most significant bit using the additional bit.

본 발명의 기술적 사상에 의한 일 양태에 따른, 멀티채널 아날로그-디지털 변환 장치는, 제1아날로그-디지털변환기, 아날로그 입력신호의 최상위비트에 대한 변환을 수행하고, 상기 제1아날로그-디지털변환기에 의해 차지쉐어링(charge sharing)된 전압신호를 이용하여 상기 아날로그 입력신호의 최하위비트와 추가 비트에 대한 변환을 수행하며, 상기 추가 비트를 이용하여 상기 최상위비트의 오류를 정정하는 제2아날로그-디지털변환기 및 상기 제1아날로그-디지털변환기와 상기 제2아날로그-디지털변환기에 의해 차지쉐어링(charge sharing)되는 공통 적분기를 포함할 수 있다.According to an aspect according to the technical idea of the present invention, a multi-channel analog-to-digital conversion apparatus includes a first analog-to-digital converter, performing conversion on the most significant bit of an analog input signal, and using the first analog-to-digital converter. A second analog-to-digital converter that converts the least significant bit and the additional bit of the analog input signal using a voltage signal that is charged shared, and corrects an error of the most significant bit using the additional bit; and A common integrator that is charge-sharing by the first analog-to-digital converter and the second analog-to-digital converter may be included.

본 발명의 실시 예에 따른 방법과 장치들은 멀티채널 아날로그-디지털 변환 구조에서 각 채널의 아날로그-디지털 변환 과정의 일부를 병렬적으로 수행하여 처리속도를 향상시키면서도, 추가 비트를 이용하여 최상위비트에 대한 오류 정정을 수행함으로써 오류를 감소시키는 효과가 있다.The method and apparatus according to an embodiment of the present invention improve processing speed by performing a part of the analog-digital conversion process of each channel in parallel in a multi-channel analog-to-digital conversion structure, while using additional bits for the most significant bit There is an effect of reducing errors by performing error correction.

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 일 실시 예에 따른 멀티채널 아날로그-디지털 변환 장치의 블록도이다.
도 2는 본 발명의 일 실시 예에 따른 아날로그-디지털 변환기의 세부 구성을 나타낸 도면이다.
도 3은 본 발명의 일 실시 예에 따른 아날로그-디지털 변환기의 동작을 설명하기 위한 타이밍도이다.
도 4는 본 발명의 일 실시 예에 따른 아날로그-디지털 변환기의 동작 방법을 나타낸 순서도이다.Brief description of each drawing is provided in order to more fully understand the drawings cited in the detailed description of the present invention.
1 is a block diagram of a multi-channel analog-to-digital conversion apparatus according to an embodiment of the present invention.
2 is a diagram showing a detailed configuration of an analog-to-digital converter according to an embodiment of the present invention.
3 is a timing diagram illustrating an operation of an analog-to-digital converter according to an embodiment of the present invention.
4 is a flowchart illustrating a method of operating an analog-to-digital converter according to an embodiment of the present invention.

본 발명의 기술적 사상은 다양한 변경을 가할 수 있고 여러 가지 실시 예를 가질 수 있는 바, 특정 실시 예들을 도면에 예시하고 이를 상세히 설명하고자 한다. 그러나, 이는 본 발명의 기술적 사상을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 기술적 사상의 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.The technical idea of the present invention is that various changes may be made and various embodiments may be provided, and specific embodiments will be illustrated in the drawings and described in detail. However, this is not intended to limit the technical idea of the present invention to a specific embodiment, it should be understood to include all changes, equivalents, and substitutes included in the scope of the technical idea of the present invention.

본 발명의 기술적 사상을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 본 명세서의 설명 과정에서 이용되는 숫자(예를 들어, 제1, 제2 등)는 하나의 구성요소를 다른 구성요소와 구분하기 위한 식별기호에 불과하다.In describing the technical idea of the present invention, when it is determined that a detailed description of a related known technology may unnecessarily obscure the subject matter of the present invention, a detailed description thereof will be omitted. In addition, numbers (eg, first, second, etc.) used in the description of the present specification are merely identification symbols for distinguishing one component from another component.

또한, 본 명세서에서, 일 구성요소가 다른 구성요소와 "연결된다" 거나 "접속된다" 등으로 언급된 때에는, 상기 일 구성요소가 상기 다른 구성요소와 직접 연결되거나 또는 직접 접속될 수도 있지만, 특별히 반대되는 기재가 존재하지 않는 이상, 중간에 또 다른 구성요소를 매개하여 연결되거나 또는 접속될 수도 있다고 이해되어야 할 것이다.In addition, in the present specification, when one component is referred to as "connected" or "connected" to another component, the one component may be directly connected or directly connected to the other component, but specially It should be understood that as long as there is no opposing substrate, it may be connected or may be connected via another component in the middle.

또한, 본 명세서에 기재된 "~부", "~기", "~자", "~모듈" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 프로세서(Processor), 마이크로 프로세서(Micro Processer), 마이크로 컨트롤러(Micro Controller), CPU(Central Processing Unit), GPU(Graphics Processing Unit), APU(Accelerate Processor Unit), DSP(Drive Signal Processor), ASIC(Application Specific Integrated Circuit), FPGA(Field Programmable Gate Array) 등과 같은 하드웨어나 소프트웨어 또는 하드웨어 및 소프트웨어의 결합으로 구현될 수 있으며, 적어도 하나의 기능이나 동작의 처리에 필요한 데이터를 저장하는 메모리(memory)와 결합되는 형태로 구현될 수도 있다.In addition, terms such as "~ unit", "~ group", "~ character", and "~ module" described in the present specification mean a unit that processes at least one function or operation, which is a processor or microcomputer. Processor (Micro Processer), Micro Controller, CPU (Central Processing Unit), GPU (Graphics Processing Unit), APU (Accelerate Processor Unit), DSP (Drive Signal Processor), ASIC (Application Specific Integrated Circuit), FPGA It may be implemented in hardware or software such as (Field Programmable Gate Array), or a combination of hardware and software, and may be implemented in a form combined with a memory that stores data necessary for processing at least one function or operation. .

그리고 본 명세서에서의 구성부들에 대한 구분은 각 구성부가 담당하는 주기능 별로 구분한 것에 불과함을 명확히 하고자 한다. 즉, 이하에서 설명할 2개 이상의 구성부가 하나의 구성부로 합쳐지거나 또는 하나의 구성부가 보다 세분화된 기능별로 2개 이상으로 분화되어 구비될 수도 있다. 그리고 이하에서 설명할 구성부 각각은 자신이 담당하는 주기능 이외에도 다른 구성부가 담당하는 기능 중 일부 또는 전부의 기능을 추가적으로 수행할 수도 있으며, 구성부 각각이 담당하는 주기능 중 일부 기능이 다른 구성부에 의해 전담되어 수행될 수도 있음은 물론이다.In addition, it is intended to clarify that the division of the constituent parts in the present specification is merely divided by the main function that each constituent part is responsible for. That is, two or more constituent parts to be described below may be combined into one constituent part, or one constituent part may be divided into two or more according to more subdivided functions. In addition, each of the constituent units to be described below may additionally perform some or all of the functions of other constituent units in addition to its own main function, and some of the main functions of each constituent unit are different. It goes without saying that it may be performed exclusively by.

도 1은 본 발명의 일 실시 예에 따른 멀티채널 아날로그-디지털 변환 장치의 블록도이다.1 is a block diagram of a multi-channel analog-to-digital conversion apparatus according to an embodiment of the present invention.

도 1을 참조하면, 본 발명의 일 실시 예에 따른 멀티채널 아날로그-디지털 변환 장치(multi-channel analog-digital converting device, 10)는 복수의 아날로그-디지털변환기들(100-1, 100-2, 100-3, 100-4), 공통 적분기(200), 및 프로세서(processor, 300)를 포함할 수 있다.1, a multi-channel analog-digital converting device 10 according to an embodiment of the present invention includes a plurality of analog-digital converters 100-1, 100-2, 100-3, 100-4), a common integrator 200, and a processor 300 may be included.

복수의 아날로그-디지털변환기들(100-1~100-4)은 멀티채널 아날로그-디지털 변환 장치(10)로 입력되는 아날로그 입력 신호(Vin)에 대한 아날로그-디지털 변환을 부분적으로 병렬 수행할 수 있다. The plurality of analog-to-digital converters 100-1 to 100-4 may partially perform analog-to-digital conversion on the analog input signal Vin input to the multi-channel analog-to-digital converter 10 in parallel. .

실시 예에 따라, 복수의 아날로그-디지털변환기들(100-1~100-4)은 멀티채널 아날로그-디지털 변환 장치(10)로 입력되는 아날로그 입력 신호(Vin)를 인터리빙(interleaving) 방식으로 처리할 수 있다.According to an embodiment, the plurality of analog-to-digital converters 100-1 to 100-4 may process the analog input signal Vin input to the multi-channel analog-to-digital converter 10 in an interleaving method. I can.

실시 예에 따라, 복수의 아날로그-디지털변환기들(100-1, 100-2, 100-3, 100-4) 각각은 아날로그-디지털 변환을 병렬적으로 수행하기 위하여, 아날로그 입력 신호(Vin)의 여러 구간들을 순차적으로 입력 받을 수 있다.According to an embodiment, each of the plurality of analog-to-digital converters 100-1, 100-2, 100-3, and 100-4 performs analog-to-digital conversion in parallel, so that the analog input signal Vin is Multiple sections can be input sequentially.

멀티채널 아날로그-디지털 변환기(10)는 아날로그-디지털 변환 과정에서 잔류 전압을 이용하여 노이즈 쉐이핑(noise shaping)을 위한 동작을 함께 수행할 수 있다.The multi-channel analog-to-digital converter 10 may perform an operation for noise shaping by using the residual voltage in the analog-to-digital conversion process.

이 때, 노이즈 쉐이핑을 위하여 복수의 아날로그-디지털변환기들(100-1~100-4) 각각은 복수의 아날로그-디지털변환기들(100-1~100-4) 각각에 상응하는 시점에 잔류 전압(Vresidue1~Vresidue4)에 상응하는 전하들을 공통 적분기(200)로 차지쉐어링(charge sharing)할 수 있다.At this time, for noise shaping, each of the plurality of analog-to-digital converters 100-1 to 100-4 is at a time corresponding to each of the plurality of analog-to-digital converters 100-1 to 100-4. Charges corresponding to Vresidue1 to Vresidue4 may be charged to the common integrator 200.

공통 적분기(200)는 복수의 아날로그-디지털변환기들(100-1~100-4)의 차지쉐어링 동작에 따라 잔류 전압(Vresidue1~Vresidue4)을 누적시킬 수 있다.The common integrator 200 may accumulate residual voltages Vresidue1 to Vresidue4 according to the charge sharing operation of the plurality of analog-to-digital converters 100-1 to 100-4.

실시 예에 따라, 공통 적분기(200)는 복수의 아날로그-디지털변환기들(100-1~100-4)의 차지쉐어링 동작에 의해 전달된 잔류 전압(Vresidue1~Vresidue4)의 평균 값을 누적적으로 저장할 수 있다.According to an embodiment, the common integrator 200 accumulates and stores the average value of the residual voltages Vresidue1 to Vresidue4 delivered by the charge sharing operation of the plurality of analog-to-digital converters 100-1 to 100-4. I can.

실시 예에 따라, 공통 적분기(200)는 적어도 하나 이상의 커패시터를 포함하는 커패시터 회로로 구성될 수 있다.Depending on the embodiment, the common integrator 200 may be configured with a capacitor circuit including at least one capacitor.

복수의 아날로그-디지털 변환기들(100-1~100-4) 각각은 복수의 아날로그-디지털 변환기들(100-1~100-4) 각각에 의해 차지쉐어링된 공통 적분기(200)로부터 전달된 전압 신호(Vint1~Vint4)를 이용하여 아날로그-디지털 변환 과정에서 노이즈 쉐이핑을 수행할 수 있다.Each of the plurality of analog-to-digital converters 100-1 to 100-4 is a voltage signal transferred from the common integrator 200 charged by each of the plurality of analog-to-digital converters 100-1 to 100-4 Noise shaping can be performed in the analog-digital conversion process using (Vint1~Vint4).

프로세서(300)는 복수의 아날로그-디지털 변환기들(100-1~100-4)로부터 출력된 디지털 신호들(Vo1~Vo4)을 하나의 디지털 신호(Vout)로 출력할 수 있다.The processor 300 may output digital signals Vo1 to Vo4 output from the plurality of analog-to-digital converters 100-1 to 100-4 as one digital signal Vout.

실시 예에 따라, 프로세서(300)는 디지털 신호들(Vo1~Vo4)을 하나의 디지털 신호(Vout)로 프레이밍(framing)하여 출력할 수 있다.According to an embodiment, the processor 300 may framing the digital signals Vo1 to Vo4 into one digital signal Vout and output the framing.

실시 예에 따라, 프로세서(300)는 디지털 신호들(Vo1~Vo4)의 오류를 정정하여 출력할 수 있다.According to an embodiment, the processor 300 may correct and output an error of the digital signals Vo1 to Vo4.

실시 예에 따라, 프로세서(300)는 멀티채널 아날로그-디지털 변환 장치(10)의 전체적인 동작을 제어할 수 있다. 예컨대, 프로세서(300)는 복수의 아날로그 디지털 변환기(100-1~100-4) 내의 내부 스위치들과, 복수의 아날로그 디지털 변환기(100-1~100-4) 각각과 공통 적분기(200) 간에 위치한 외부 스위치들(SW1~SW8)의 스위칭을 제어할 수 있다.According to an embodiment, the processor 300 may control the overall operation of the multi-channel analog-to-digital conversion device 10. For example, the processor 300 is located between internal switches in the plurality of analog-to-digital converters 100-1 to 100-4, each of the plurality of analog-to-digital converters 100-1 to 100-4 and the common integrator 200 Switching of the external switches SW1 to SW8 may be controlled.

도 1에서는 프로세서(300)가 복수의 아날로그-디지털 변환기(100-1~100-4)의 외부에 별도로 구현되는 경우를 도시하지만 이에 한정되지 않는다. 실시 예에 따라, 프로세서(300)는 복수의 아날로그-디지털 변환기(100-1~100-4) 각각에 포함되는 형태로 구현될 수도 있다.1 illustrates a case in which the processor 300 is separately implemented outside the plurality of analog-to-digital converters 100-1 to 100-4, but is not limited thereto. According to an embodiment, the processor 300 may be implemented in a form included in each of the plurality of analog-to-digital converters 100-1 to 100-4.

복수의 아날로그 디지털 변환기들(100-1~100-4)의 세부적인 구성과 멀티채널 아날로그-디지털 변환 장치(10)의 전체적인 동작은 도 2와 도 3을 함께 참조하여 후술하도록 한다.The detailed configuration of the plurality of analog-to-digital converters 100-1 to 100-4 and the overall operation of the multi-channel analog-to-digital converter 10 will be described later with reference to FIGS. 2 and 3 together.

도 2는 본 발명의 일 실시 예에 따른 아날로그-디지털 변환기의 세부 구성을 나타낸 도면이다.2 is a diagram showing a detailed configuration of an analog-to-digital converter according to an embodiment of the present invention.

도 1과 도 2를 참조하면, 복수의 아날로그-디지털 변환기들(100-1~100-4) 각각은 도 2에 도시된 예시적인 아날로그-디지털 변환기(100)의 구조와 같이 구현될 수 있다.Referring to FIGS. 1 and 2, each of the plurality of analog-to-digital converters 100-1 to 100-4 may be implemented as the structure of the exemplary analog-to-digital converter 100 illustrated in FIG. 2.

아날로그-디지털 변환기(100)는 기준 전압 생성회로(110), 샘플 앤드 홀드 회로(sample and hold circuit, 120), 비교기(130) 및 복수의 스위치들(141, 142)을 포함할 수 있다. The analog-to-digital converter 100 may include a reference voltage generation circuit 110, a sample and hold circuit 120, a comparator 130, and a plurality of switches 141 and 142.

기준 전압 생성 회로(110)는 아날로그-디지털 변환기(100)의 아날로그-디지털 전환 과정을 수행하기 위하여 아날로그 입력 신호(Vin)와 비교 대상이 되는 기준 전압을 생성할 수 있다.The reference voltage generation circuit 110 may generate a reference voltage to be compared with the analog input signal Vin in order to perform an analog-to-digital conversion process of the analog-to-digital converter 100.

기준 전압 생성 회로(110)는 아날로그-디지털 변환 과정에서 비교기(130)의 출력값에 기초하여 기준 전압을 변경하여 생성할 수 있다. 예컨대, 비교기(130)의 출력값이 "1" 또는 하이 "레벨(high level)"인 경우에는 기준 전압을 높이고, 비교기(130)의 출력값이 "0" 또는 "로우 레벨(low level)"인 경우에는 기준 전압을 낮추어 생성할 수 있다.The reference voltage generation circuit 110 may generate the reference voltage by changing the reference voltage based on the output value of the comparator 130 in the analog-to-digital conversion process. For example, when the output value of the comparator 130 is “1” or a high “level”, the reference voltage is increased, and when the output value of the comparator 130 is “0” or “low level” Can be generated by lowering the reference voltage.

실시 예에 따라, 기준 전압 생성 회로(110)는 아날로그-디지털 변환 과정에서 출력되는 디지털 데이터의 비트마다 상응하는 기준 전압을 생성할 수 있다.According to an embodiment, the reference voltage generation circuit 110 may generate a reference voltage corresponding to each bit of digital data output in an analog-to-digital conversion process.

샘플 앤드 홀드 회로(120)는 아날로그 입력 신호(Vin)와 기준 전압의 차이에 상응하는 전압에 대하여 샘플 앤드 홀드 동작을 수행할 수 있다.The sample and hold circuit 120 may perform a sample and hold operation on a voltage corresponding to a difference between the analog input signal Vin and the reference voltage.

실시 예에 따라, 샘플 앤드 홀드 회로(120)는 아날로그 입력 신호(Vin)와 기준 전압의 차이에 상응하는 전압을 홀드하기 위하여 복수의 커패시터들을 포함할 수 있다.According to an embodiment, the sample and hold circuit 120 may include a plurality of capacitors to hold a voltage corresponding to a difference between the analog input signal Vin and the reference voltage.

비교기(130)는 제1입력 단자(Cin1)로 입력되는 샘플 앤드 홀드 회로(120)에 의해 샘플 앤드 홀드된 전압 값과 제2입력 단자(Cin2)로 입력되는 비교 전압(Vint 또는 Vgnd)을 서로 비교하고, 비교 결과에 따라 디지털 신호(Vo)를 출력할 수 있다.The comparator 130 compares the voltage value sampled and held by the sample and hold circuit 120 input to the first input terminal Cin1 and the comparison voltage Vint or Vgnd input to the second input terminal Cin2. It can compare and output a digital signal Vo according to the comparison result.

실시 예에 따라, 기준 전압 생성 회로(110)과 샘플 앤드 홀드 회로(120)의 연결과 구성, 및 비교기(130)의 비교대상 전압은 변경될 수 있다.Depending on the embodiment, the connection and configuration of the reference voltage generation circuit 110 and the sample and hold circuit 120, and the voltage to be compared of the comparator 130 may be changed.

제1내부 스위치(141)는 복수의 아날로그-디지털 변환기들(100-1~100-4) 각각에 포함되어, 복수의 아날로그-디지털 변환기들(100-1~100-4) 각각의 아날로그-디지털 변환 수행에 할당된 타이밍에 아날로그 입력 신호(Vin)를 입력받도록 스위칭할 수 있다.The first internal switch 141 is included in each of the plurality of analog-to-digital converters 100-1 to 100-4, and the analog-to-digital converters of each of the plurality of analog-to-digital converters 100-1 to 100-4 It is possible to switch to receive the analog input signal Vin at a timing allocated to performing the conversion.

실시 예에 따라, 제1내부 스위치(141)는 프로세서(300)로부터 출력된 제1제어신호(CTRL1)에 따라 스위칭될 수 있다.According to an embodiment, the first internal switch 141 may be switched according to the first control signal CTRL1 output from the processor 300.

제2내부 스위치(142)는 복수의 아날로그-디지털 변환기들(100-1~100-4) 각각에 포함되어, 비교기(130)의 제2입력 단자(Cin2)로 입력되는 비교 전압(Vint 또는 Vgnd)를 스위칭할 수 있다.The second internal switch 142 is included in each of the plurality of analog-to-digital converters 100-1 to 100-4 and is input to the second input terminal Cin2 of the comparator 130. ) Can be switched.

실시 예에 따라, 제2내부 스위치(142)는 프로세서(300)로부터 출력된 제2제어신호(CTRL2)에 따라 스위칭될 수 있다.According to an embodiment, the second internal switch 142 may be switched according to the second control signal CTRL2 output from the processor 300.

제1내부 스위치(141)와 제2내부 스위치(142)는 그 용어에도 불구하고 실시 예에 따라, 아날로그-디지털 변환기(100)의 외부에 구현될 수도 있다.Despite the terms, the first internal switch 141 and the second internal switch 142 may be implemented outside the analog-to-digital converter 100 according to embodiments.

도 3은 본 발명의 일 실시 예에 따른 아날로그-디지털 변환기의 동작을 설명하기 위한 타이밍도이다.3 is a timing diagram illustrating an operation of an analog-to-digital converter according to an embodiment of the present invention.

이하에서는 도 1 내지 도 3을 참조하여, 멀티채널 아날로그-디지털 변환 장치(10)의 전체적인 동작을 설명하도록 한다.Hereinafter, the overall operation of the multi-channel analog-to-digital conversion apparatus 10 will be described with reference to FIGS. 1 to 3.

제1아날로그-디지털 변환기(100-1)의 제1샘플 앤드 홀드 동작 구간(S/H1)에서, 제1아날로그-디지털 변환기(100-1) 내의 제1내부 스위치(141)는 온(on) 상태가 되며, 나머지 아날로그-디지털 변환기(100-2~100-4) 내의 제1내부 스위치(141)는 오프(off) 상태가 될 수 있다. 이 때, 모든 외부 스위치들(SW1~SW8)은 오프 상태이다. 이 구간에서, 기준 전압 생성 회로(110)에 의해 생성된 기준 전압과 아날로그 입력 신호(Vin)의 차이가 제1아날로그-디지털 변환기(100-1)의 샘플 앤드 홀드 회로(120)에 샘플 앤드 홀드될 수 있다.In the first sample and hold operation period (S/H1) of the first analog-to-digital converter 100-1, the first internal switch 141 in the first analog-to-digital converter 100-1 is turned on. State, and the first internal switch 141 in the remaining analog-to-digital converters 100-2 to 100-4 may be in an off state. At this time, all of the external switches SW1 to SW8 are in an off state. In this section, the difference between the reference voltage generated by the reference voltage generation circuit 110 and the analog input signal Vin is sampled and held in the sample and hold circuit 120 of the first analog-to-digital converter 100-1. Can be.

제1아날로그-디지털 변환기(100-1)의 제1최상위비트 변환 구간(MSB1)에서, 제1아날로그-디지털 변환기(100-1) 내의 제1내부 스위치(141)는 오프 상태가 되며, 제2아날로그-디지털 변환기(100-1) 내의 제1내부 스위치(141)는 온 상태가 되어 아날로그 입력 신호(Vin)를 입력받아 샘플 앤드 홀드 동작(S/H2)을 병렬적으로 수행할 수 있다. 제1아날로그-디지털 변환기(100-1)의 샘플 앤드 홀드 회로(120)에 샘플 앤드 홀드되었던 기준 전압과 아날로그 입력 신호(Vin)의 차이가 비교기(130)의 제1입력 단자(Cin1)로 입력될 수 있다. 제2내부 스위치(142)는 접지전압(Vgnd)으로 연결되어, 비교기(130)의 제2입력 단자(Cin2)로는 접지전압(Vgnd)이 입력될 수 있다. 이 때, 제1아날로그-디지털 변환기(100-1)의 비교기(130)는 실질적으로 아날로그 입력 전압(Vin)과 기준 전압 생성 회로(110)에 의해 생성된 기준 전압을 비교하여, 비교 결과에 따른 디지털 신호(Vo1)를 출력할 수 있다. 제1아날로그-디지털 변환기(100-1)는 제1최상위비트 변환 구간(MSB1)에서 최상위비트들 각각에 대하여 이와 같은 동작을 반복 수행할 수 있다.In the first most significant bit conversion section MSB1 of the first analog-to-digital converter 100-1, the first internal switch 141 in the first analog-to-digital converter 100-1 is turned off, and the second The first internal switch 141 in the analog-to-digital converter 100-1 is turned on and receives the analog input signal Vin to perform a sample and hold operation S/H2 in parallel. The difference between the reference voltage sampled and held in the sample and hold circuit 120 of the first analog-to-digital converter 100-1 and the analog input signal Vin is input to the first input terminal Cin1 of the comparator 130 Can be. The second internal switch 142 is connected with the ground voltage Vgnd, and the ground voltage Vgnd may be input to the second input terminal Cin2 of the comparator 130. In this case, the comparator 130 of the first analog-to-digital converter 100-1 substantially compares the analog input voltage Vin with the reference voltage generated by the reference voltage generation circuit 110, and A digital signal Vo1 can be output. The first analog-to-digital converter 100-1 may repeatedly perform such an operation for each of the most significant bits in the first most significant bit conversion period MSB1.

제1아날로그-디지털 변환기(100-1)의 제1최하위비트 변환 구간(LSB1)에서, 제1아날로그-디지털 변환기(100-1) 내의 제1내부 스위치(141)는 오프 상태가 유지되며, 복수의 외부 스위치들(SW1~SW8) 중에서 제1외부 스위치(SW1)가 온 상태가 된다. 제1아날로그-디지털 변환기(100-1)의 제2내부 스위치(142)는 차지 쉐어링된 공통 적분기(200)로부터 전달되는 전압 신호(Vint1)를 비교기(130)의 제2입력 단자(Cin2)로 입력할 수 있도록 스위칭될 수 있다. 이에 따라, 제1아날로그-디지털 변환기(100-1)의 비교기(130)는 샘플 앤드 홀드 회로(120)에 샘플 앤드 홀드되었던 기준 전압과 아날로그 입력 신호(Vin)의 차이와 전압 신호(Vint1)를 비교하여, 비교 결과에 따른 디지털 신호(Vo1)를 출력할 수 있다. 즉, 제1아날로그-디지털 변환기(100-1)의 비교기(130)는 실질적으로 전압 신호(Vint1)를 반영하여 기준 전압과 아날로그 입력 신호(Vin)를 비교할 수 있다. 제1아날로그-디지털 변환기(100-1)는 제1최하위비트 변환 구간(LSB1)에서 최하위비트들 각각에 대하여 이와 같은 동작을 반복 수행할 수 있다. 실시 예에 따라, 아날로그 입력 신호(Vin)의 최초 구간의 아날로그 디지털 변환 동작에서는 공통 적분기(200)에 차지 쉐어링된 전하가 존재하지 않으므로, 최상위비트 변환과 최하위비트 변환에 차이가 없을 수 있다.In the first least significant bit conversion period LSB1 of the first analog-to-digital converter 100-1, the first internal switch 141 in the first analog-to-digital converter 100-1 is maintained in an off state, and a plurality of The first external switch SW1 among the external switches SW1 to SW8 of is turned on. The second internal switch 142 of the first analog-to-digital converter 100-1 converts the voltage signal Vint1 transmitted from the charge-shared common integrator 200 to the second input terminal Cin2 of the comparator 130. It can be switched to allow input. Accordingly, the comparator 130 of the first analog-to-digital converter 100-1 compares the difference between the reference voltage and the analog input signal Vin and the voltage signal Vint1 sampled and held by the sample and hold circuit 120. In comparison, a digital signal Vo1 according to the comparison result may be output. That is, the comparator 130 of the first analog-to-digital converter 100-1 may substantially reflect the voltage signal Vint1 to compare the reference voltage and the analog input signal Vin. The first analog-to-digital converter 100-1 may repeatedly perform such an operation for each of the least significant bits in the first least significant bit conversion period LSB1. According to an exemplary embodiment, in the analog-to-digital conversion operation in the first section of the analog input signal Vin, there is no charge shared in the common integrator 200, so there may be no difference between the most significant bit conversion and the least significant bit conversion.

제1아날로그-디지털 변환기(100-1)의 제1추가 비트 변환 구간(K1)에서, 제1아날로그-디지털 변환기(100-1) 내의 제1내부 스위치(141)는 오프 상태가 유지되며, 복수의 외부 스위치들(SW1~SW8) 중에서 제1외부 스위치(SW1)는 온 상태가 유지된다. 제1아날로그-디지털 변환기(100-1) 내의 제2내부 스위치(142)는 제1최하위비트 변환 구간(LSB1)에서와 같이 전압 신호(Vint1) 측으로 연결을 유지할 수 있다. 제1아날로그-디지털 변환기(100-1)의 기준 전압 생성 회로(110)는 제1최상위비트 변환구간(MSB1) 중의 어느 하나의 비트를 생성할 때의 기준 전압을 다시 한번 생성할 수 있다. 예컨대, 기준 전압 생성 회로(110)는 제1최상위비트 변환구간(MSB1) 중에서 마지막 n 비트(n은 1이상의 자연수)를 생성할 때의 기준 전압을 다시 한번 생성할 수 있다. 이에 따라 생성된 추가 비트는 상기 어느 하나의 비트의 오류를 검증하기 위하여 사용될 수 있다. 실시 예에 따라 추가 비트는 적어도 1비트 이상으로 구현될 수 있다.In the first additional bit conversion period K1 of the first analog-to-digital converter 100-1, the first internal switch 141 in the first analog-to-digital converter 100-1 is maintained in an off state, and a plurality of Among the external switches SW1 to SW8 of, the first external switch SW1 is maintained in an on state. The second internal switch 142 in the first analog-to-digital converter 100-1 may maintain a connection toward the voltage signal Vint1 as in the first least significant bit conversion period LSB1. The reference voltage generation circuit 110 of the first analog-to-digital converter 100-1 may once again generate a reference voltage when generating any one bit of the first most significant bit conversion period MSB1. For example, the reference voltage generation circuit 110 may generate the reference voltage once again when generating the last n bits (n is a natural number greater than or equal to 1) in the first most significant bit conversion section MSB1. The additional bit generated accordingly may be used to verify the error of any one bit. According to an embodiment, the additional bit may be implemented with at least 1 bit or more.

제1아날로그-디지털 변환기(100-1)의 제1차지쉐어링 구간(CS1)에서, 제1아날로그-디지털 변환기(100-1) 내의 제1내부 스위치(141)는 오프 상태가 유지되며, 복수의 외부 스위치들(SW1~SW8) 중에서 제2외부 스위치(SW2)는 온 상태가 된다. 이에 따라, 제1아날로그-디지털 변환기(100-1)의 샘플 앤드 홀드 회로(120)에 남아 있던 잔류 전압(Vresidue1)에 상응하는 전하가 공통 적분기(200)로 차지쉐어링된다.In the first charge sharing period CS1 of the first analog-to-digital converter 100-1, the first internal switch 141 in the first analog-to-digital converter 100-1 is maintained in an off state, and a plurality of Among the external switches SW1 to SW8, the second external switch SW2 is turned on. Accordingly, charges corresponding to the residual voltage Vresidue1 remaining in the sample and hold circuit 120 of the first analog-to-digital converter 100-1 are charged and shared by the common integrator 200.

제1아날로그-디지털 변환기(100-1)의 동작과 병렬적으로 제2아날로그-디지털 변환기(100-2)는 제2샘플 앤드 홀드 동작(S/H2) 구간을 수행할 수 있다. 제2샘플 앤드 홀드 동작 구간(S/H2)에서, 제2아날로그-디지털 변환기(100-2) 내의 제1내부 스위치(141)는 온 상태가 되며, 나머지 아날로그-디지털 변환기(100-1, 100-3, 100-4) 내의 제1내부 스위치(141)는 오프 상태가 될 수 있다. 이 구간에서, 기준 전압 생성 회로(110)에 의해 생성된 기준 전압과 아날로그 입력 신호(Vin)의 차이가 제2아날로그-디지털 변환기(100-2)의 샘플 앤드 홀드 회로(120)에 샘플 앤드 홀드될 수 있다.In parallel with the operation of the first analog-to-digital converter 100-1, the second analog-to-digital converter 100-2 may perform a second sample and hold operation (S/H2) section. In the second sample and hold operation period (S/H2), the first internal switch 141 in the second analog-to-digital converter 100-2 is turned on, and the remaining analog-to-digital converters 100-1 and 100 The first internal switch 141 in -3, 100-4) may be turned off. In this section, the difference between the reference voltage generated by the reference voltage generation circuit 110 and the analog input signal Vin is sampled and held in the sample and hold circuit 120 of the second analog-to-digital converter 100-2. Can be.

제2아날로그-디지털 변환기(100-2)의 제2최상위비트 변환 구간(MSB2)에서, 제2아날로그-디지털 변환기(100-2) 내의 제1내부 스위치(141)는 오프 상태가 되며, 제3아날로그-디지털 변환기(100-3) 내의 제2내부 스위치(141)는 온 상태가 되어 아날로그 입력 신호(Vin)를 입력받아 샘플 앤드 홀드 동작(S/H2)을 병렬적으로 수행할 수 있다. 제2아날로그-디지털 변환기(100-2)의 샘플 앤드 홀드 회로(120)에 샘플 앤드 홀드되었던 기준 전압과 아날로그 입력 신호(Vin)의 차이가 비교기(130)의 제1입력 단자(Cin1)로 입력될 수 있다. 제2내부 스위치(142)는 접지전압(Vgnd)으로 연결되어, 비교기(130)의 제2입력 단자(Cin2)로는 접지전압(Vgnd)이 입력될 수 있따. 이때, 제2아날로그-디지털 변환기(100-2)의 비교기(130)는 실질적으로 아날로그 입력 전압(Vin)과 기준 전압 생성 회로(100)에 의해 생성된 기준 전압을 비교하여, 비교 결과에 따른 디지털 신호(Vo2)를 출력할 수 있다. 제2아날로그-디지털 변환기(100-2)는 제2최상위비트 변환 구간(MSB2)에서 최상위비트들 각각에 대하여 이와 같은 동작을 반복 수행할 수 있다.In the second most significant bit conversion section MSB2 of the second analog-to-digital converter 100-2, the first internal switch 141 in the second analog-to-digital converter 100-2 is turned off, and the third The second internal switch 141 in the analog-to-digital converter 100-3 is turned on and receives the analog input signal Vin to perform a sample and hold operation S/H2 in parallel. The difference between the reference voltage sampled and held in the sample and hold circuit 120 of the second analog-to-digital converter 100-2 and the analog input signal Vin is input to the first input terminal Cin1 of the comparator 130 Can be. The second internal switch 142 is connected with a ground voltage Vgnd, so that a ground voltage Vgnd may be input to the second input terminal Cin2 of the comparator 130. At this time, the comparator 130 of the second analog-to-digital converter 100-2 substantially compares the analog input voltage Vin with the reference voltage generated by the reference voltage generation circuit 100, The signal Vo2 can be output. The second analog-to-digital converter 100-2 may repeatedly perform such an operation for each of the most significant bits in the second most significant bit conversion period MSB2.

제2아날로그-디지털 변환기(100-2)의 제2최하위비트 변환 구간(LSB2)에서, 제2아날로그-디지털 변환기(100-2) 내의 제1내부 스위치(141)는 오프 상태가 유지되며, 복수이 외부 스위치들(SW1~SW8) 중에서 제3외부 스위치(SW3)가 온 상태가 된다. 제2아날로그-디지털 변환기(100-2)의 제2내부 스위치(142)는 차지 쉐어링된 공통 적분기(200)로부터 전달되는 전압 신호(Vint2)를 비교기(130)의 제2입력 단자(Cin2)로 입력할 수 있도록 스위칭 될 수 있다. 이에 따라, 제2아날로그-디지털 변환기(100-2)의 비교기(130)는 샘플 앤드 홀드 회로(120)에 샘플 앤드 홀드되었던 기준 전압과 아날로그 입력 신호(Vin)의 차이와 전압 신호(Vint2)를 비교하여, 비교 결과에 따른 디지털 신호(Vo2)를 출력할 수 있다. 즉, 제2아날로그-디지털 변환기(100-2)의 비교기(130)는 실질적으로 전압 신호(Vint2)를 반영하여 기준 전압과 아날로그 입력 신호(Vin)를 비교할 수 있다. 제2아날로그-디지털 변환기(100-2)는 제2최하위비트 변환 구간(LSB2)에서 최하위비트들 각각에 대하여 이와 같은 동작을 반복 수행할 수 있다.In the second least significant bit conversion section LSB2 of the second analog-to-digital converter 100-2, the first internal switch 141 in the second analog-to-digital converter 100-2 is maintained in an off state, and a plurality of The third external switch SW3 among the external switches SW1 to SW8 is turned on. The second internal switch 142 of the second analog-to-digital converter 100-2 converts the voltage signal Vint2 transmitted from the charge-shared common integrator 200 to the second input terminal Cin2 of the comparator 130. Can be switched to allow input. Accordingly, the comparator 130 of the second analog-to-digital converter 100-2 calculates the difference between the reference voltage sampled and held by the sample and hold circuit 120 and the analog input signal Vin and the voltage signal Vint2. In comparison, a digital signal Vo2 according to the comparison result may be output. That is, the comparator 130 of the second analog-to-digital converter 100-2 may substantially reflect the voltage signal Vint2 to compare the reference voltage and the analog input signal Vin. The second analog-to-digital converter 100-2 may repeatedly perform such an operation for each of the least significant bits in the second least significant bit conversion period LSB2.

제2아날로그-디지털 변환기(100-2)의 제2추가 비트 변환 구간(K2)에서, 제2아날로그-디지털 변환기(100-2) 내의 제1내부 스위치(141)는 오프 상태가 유지되며, 복수의 외부 스위치들(SW1~SW8) 중에서 제3외부 스위치(SW3)는 온 상태가 유지된다. 제2아날로그-디지털 변환기(100-2) 내의 제2내부 스위치(142)는 제2하위비트 변환 구간(LSB2)에서와 같이 전압 신호(Vint2) 측으로 연결을 유지할 수 있다. 제2아날로그-디지털 변환기(100-2)의 기준 전압 생성 회로(110)는 제2최상위비트 변환구간(MSB2) 중의 어느 하나의 비트를 생성할 때의 기준 전압을 다시 한번 생성할 수 있다. 이에 따라 생성된 추가 비트는 상기 어느 하나의 비트의 오류를 검증하기 위하여 사용될 수 있다. 실시 예에 따라 추가 비트는 적어도 1비트 이상으로 구현될 수 있다.In the second additional bit conversion period K2 of the second analog-to-digital converter 100-2, the first internal switch 141 in the second analog-to-digital converter 100-2 is maintained in an off state, and a plurality of The third external switch SW3 among the external switches SW1 to SW8 of is maintained in an on state. The second internal switch 142 in the second analog-to-digital converter 100-2 may maintain a connection toward the voltage signal Vint2 as in the second low bit conversion period LSB2. The reference voltage generation circuit 110 of the second analog-to-digital converter 100-2 may generate a reference voltage once again when generating any one bit of the second most significant bit conversion section MSB2. The additional bit generated accordingly may be used to verify the error of any one bit. According to an embodiment, the additional bit may be implemented with at least 1 bit or more.

제2아날로그-디지털 변환기(100-2)의 제2차지쉐어링 구간(CS2)에서, 제2아날로그-디지털 변환기(100-2) 내의 제1내부 스위치(141)는 오프 상태가 유지되며, 복수의 외부 스위치들(SW1~SW8) 중에서 제4외부 스위치(SW4)는 온 상태가 된다. 이에 따라, 제2아날로그-디지털 변환기(100-2)의 샘플 앤드 홀드 회로(120)에 남아 있던 잔류 전압(Vresidue2)에 상응하는 전하가 공통 적분기(200)로 차지쉐어링된다.In the second charge sharing period CS2 of the second analog-to-digital converter 100-2, the first internal switch 141 in the second analog-to-digital converter 100-2 is maintained in an off state, and a plurality of Among the external switches SW1 to SW8, the fourth external switch SW4 is turned on. Accordingly, charge corresponding to the residual voltage Vresidue2 remaining in the sample and hold circuit 120 of the second analog-to-digital converter 100-2 is charged and shared by the common integrator 200.

제2아날로그-디지털 변환기(100-2)의 동작과 병렬적으로 제3아날로그-디지털 변환기(100-3)는 제3샘플 앤드 홀드 동작(S/H3) 구간을 수행할 수 있다. 제3샘플 앤드 홀드 동작 구간(S/H3)에서, 제3아날로그-디지털 변환기(100-3) 내의 제1내부 스위치(141)는 온 상태가 되며, 나머지 아날로그-디지털 변환기(100-1, 100-2, 100-4) 내의 제1내부 스위치(141)는 오프 상태가 될 수 있다. 이 구간에서, 기준 전압 생성 회로(110)에 의해 생성된 기준 전압과 아날로그 입력 신호(Vin)의 차이가 제3아날로그-디지털 변환기(100-3)의 샘플 앤드 홀드 회로(120)에 샘플 앤드 홀드될 수 있다.In parallel with the operation of the second analog-to-digital converter 100-2, the third analog-to-digital converter 100-3 may perform a third sample and hold operation (S/H3) section. In the third sample and hold operation period (S/H3), the first internal switch 141 in the third analog-to-digital converter 100-3 is turned on, and the remaining analog-to-digital converters 100-1 and 100 The first internal switch 141 in -2, 100-4) may be turned off. In this section, the difference between the reference voltage generated by the reference voltage generation circuit 110 and the analog input signal Vin is sampled and held in the sample and hold circuit 120 of the third analog-to-digital converter 100-3. Can be.

제3아날로그-디지털 변환기(100-3)의 제3최상위비트 변환 구간(MSB3)에서, 제3아날로그-디지털 변환기(100-3) 내의 제1내부 스위치(141)는 오프 상태가 되며, 제4아날로그-디지털 변환기(100-4) 내의 제1내부 스위치(141)는 온 상태가 되어 아날로그 입력 신호(Vin)를 입력받아 샘플 앤드 홀드 동작(S/H4)을 병렬적으로 수행할 수 있다. 제3아날로그-디지털 변환기(100-3)의 샘플 앤드 홀드 회로(120)에 샘플 앤드 홀드되었던 기준 전압과 아날로그 입력 신호(Vin)의 차이가 비교기(130)의 제1입력 단자(Cin1)로 입력될 수 있다. 제2내부 스위치(142)는 접지전압(Vgnd)으로 연결되어, 비교기(130)의 제2입력 단자(Cin2)로는 접지전압(Vgnd)이 입력될 수 있다. 이때, 제3아날로그-디지털 변환기(100-3)의 비교기(130)는 실질적으로 아날로그 입력 전압(Vin)과 기준 전압 생성 회로(110)에 의해 생성된 기준 전압을 비교하여, 비교 결과에 따른 디지털 신호(Vo3)를 출력할 수 있다. 제3아날로그-디지털 변환기(100-3)는 제3최상위비트 변환 구간(MSB3)에서 최상위비트들 각각에 대하여 이와 같은 동작을 반복 수행할 수 있다.In the third most significant bit conversion section (MSB3) of the third analog-to-digital converter 100-3, the first internal switch 141 in the third analog-to-digital converter 100-3 is turned off, and the fourth The first internal switch 141 in the analog-to-digital converter 100-4 may be turned on to receive an analog input signal Vin and perform a sample and hold operation S/H4 in parallel. The difference between the reference voltage sampled and held in the sample and hold circuit 120 of the third analog-to-digital converter 100-3 and the analog input signal Vin is input to the first input terminal Cin1 of the comparator 130 Can be. The second internal switch 142 is connected with the ground voltage Vgnd, and the ground voltage Vgnd may be input to the second input terminal Cin2 of the comparator 130. At this time, the comparator 130 of the third analog-to-digital converter 100-3 substantially compares the analog input voltage Vin with the reference voltage generated by the reference voltage generation circuit 110, The signal Vo3 can be output. The third analog-to-digital converter 100-3 may repeatedly perform the same operation for each of the most significant bits in the third most significant bit conversion period MSB3.

제3아날로그-디지털 변환기(100-3)의 제3최하위비트 변환 구간(LSB3)에서, 제3아날로그-디지털 변환기(100-3) 내의 제1내부 스위치(141)는 오프 상태가 유지되며, 복수의 외부 스위치들(SW1~SW8) 중에서 제5외부 스위치(SW5)가 온 상태가 된다. 제3아날로그-디지털 변환기(100-3)의 제2내부 스위치(142)는 차지 쉐어링된 공통 적분기(200)로부터 전달되는 전압 신호(Vint3)를 비교기(130)의 제2입력 단자(Cin2)로 입력할 수 있도록 스위칭될 수 있다. 이에 따라, 제3아날로그-디지털 변환기(100-3)의 비교기(130)는 샘플 앤드 홀드 회로(120)에 샘플 앤드 홀드되었던 기준 전압과 아날로그 입력 신호(Vin)의 차이와 전압 신호(Vint3)를 비교하여, 비교 결과에 따른 디지털 신호(Vo3)를 출력할 수 있다. 즉, 제3아날로그-디지털 변환기(100-3)의 비교기(130)는 실질적으로 전압 신호(Vint3)를 반영하여 기준 전압과 아날로그 입력 신호(Vin)를 비교할 수 있다. 제3아날로그-디지털 변환기(100-3)는 제3최하위비트 변환 구간(LSB3)에서 최하위비트들 각각에 대하여 이와 같은 동작을 반복 수행할 수 있다.In the third least significant bit conversion section LSB3 of the third analog-to-digital converter 100-3, the first internal switch 141 in the third analog-to-digital converter 100-3 is maintained in an off state, and a plurality of The fifth external switch SW5 among the external switches SW1 to SW8 of is turned on. The second internal switch 142 of the third analog-to-digital converter 100-3 converts the voltage signal Vint3 transmitted from the charge-shared common integrator 200 to the second input terminal Cin2 of the comparator 130. It can be switched to allow input. Accordingly, the comparator 130 of the third analog-to-digital converter 100-3 calculates the difference between the reference voltage and the analog input signal Vin and the voltage signal Vint3 sampled and held by the sample and hold circuit 120. In comparison, a digital signal Vo3 according to the comparison result may be output. That is, the comparator 130 of the third analog-to-digital converter 100-3 may substantially reflect the voltage signal Vint3 to compare the reference voltage and the analog input signal Vin. The third analog-to-digital converter 100-3 may repeatedly perform such an operation for each of the least significant bits in the third least significant bit conversion period LSB3.

제3아날로그-디지털 변환기(100-3)의 제3추가 비트 변환 구간(K3)에서, 제3아날로그-디지털 변환기(100-3) 내의 제1내부 스위치(141)는 오프 상태가 유지되며, 복수의 외부 스위치들(SW1~SW8) 중에서 제5외부 스위치(SW5)는 온 상태가 유지된다. 제3아날로그-디지털 변환기(100-3) 내의 제2내부 스위치(142)는 제3최하위비트 변환 구간(LSB3)에서와 같이 전압 신호(Vint3) 측으로 연결을 유지할 수 있다. 제3아날로그-디지털 변환기(100-3)의 기준 전압 생성 회로(110)는 제3최상위비트 변환구간(MSB3) 중의 어느 하나의 비트를 생성할 때의 기준 전압을 다시 한번 생성할 수 있다. 이에 따라 생성된 추가 비트는 상기 어느 하나의 비트의 오류를 검증하기 위하여 사용될 수 있다. 실시 예에 따라 추가 비트는 적어도 1비트 이상으로 구현될 수 있다.In the third additional bit conversion period K3 of the third analog-to-digital converter 100-3, the first internal switch 141 in the third analog-to-digital converter 100-3 is maintained in an off state, and a plurality of Of the external switches SW1 to SW8 of, the fifth external switch SW5 is maintained in an on state. The second internal switch 142 in the third analog-to-digital converter 100-3 may maintain a connection toward the voltage signal Vint3 as in the third least significant bit conversion section LSB3. The reference voltage generation circuit 110 of the third analog-to-digital converter 100-3 may once again generate a reference voltage when generating any one bit in the third most significant bit conversion section MSB3. The additional bit generated accordingly may be used to verify the error of any one bit. According to an embodiment, the additional bit may be implemented with at least 1 bit or more.

제3아날로그-디지털 변환기(100-3)의 제3차지쉐어링 구간(CS3)에서, 제3아날로그-디지털 변환기(100-3) 내의 제1내부 스위치(141)는 오프 상태가 유지되며, 복수의 외부 스위치들(SW1~SW8) 중에서 제6외부 스위치(SW6)는 온 상태가 된다. 이에 따라, 제3아날로그-디지털 변환기(100-3)의 샘플 앤드 홀드 회로(120)에 남아 있던 잔류 전압(Vresidue3)에 상응하는 전하가 공통 적분기(200)로 차지쉐어링된다.In the third charge sharing section CS3 of the third analog-to-digital converter 100-3, the first internal switch 141 in the third analog-to-digital converter 100-3 is maintained in an off state, and a plurality of Among the external switches SW1 to SW8, the sixth external switch SW6 is turned on. Accordingly, the charge corresponding to the residual voltage Vresidue3 remaining in the sample and hold circuit 120 of the third analog-to-digital converter 100-3 is charged and shared by the common integrator 200.

제3아날로그-디지털 변환기(100-3)의 동작과 병렬적으로 제4아날로그-디지털 변환기(100-4)는 제4샘플 앤드 홀드 동작(S/H4) 구간을 수행할 수 있다. 제4샘플 앤드 홀드 동작 구간(S/H4)에서, 제4아날로그-디지털 변환기(100-4) 내의 제1내부 스위치(141)는 온 상태가 되며, 나머지 아날로그-디지털 변환기(100-1, 100-2, 100-3) 내의 제1내부 스위치(141)는 오프 상태가 될 수 있다. 이 구간에서, 기준 전압 생성 회로(110)에 의해 생성된 기준 전압과 아날로그 입력 신호(Vin)의 차이가 제4아날로그-디지털 변환기(100-4)의 샘플 앤드 홀드 회로(120)에 샘플 앤드 홀드될 수 있다.In parallel with the operation of the third analog-to-digital converter 100-3, the fourth analog-to-digital converter 100-4 may perform a fourth sample and hold operation (S/H4) section. In the fourth sample and hold operation period (S/H4), the first internal switch 141 in the fourth analog-to-digital converter 100-4 is turned on, and the remaining analog-to-digital converters 100-1 and 100 The first internal switch 141 in -2, 100-3) may be turned off. In this section, the difference between the reference voltage generated by the reference voltage generation circuit 110 and the analog input signal Vin is sampled and held in the sample and hold circuit 120 of the fourth analog-to-digital converter 100-4. Can be.

제4아날로그-디지털 변환기(100-4)의 제4최상위비트 변환 구간(MSB4)에서, 제4아날로그-디지털 변환기(100-4) 내의 제1내부 스위치(141)는 오프 상태가 되며, 제1아날로그-디지털 변환기(100-1) 내의 제1내부 스위치(141)는 온 상태가 되어 아날로그 입력 신호(Vin)를 입력받아 샘플 앤드 홀드 동작(S/H5)을 병렬적으로 수행할 수 있다. 제4아날로그-디지털 변환기(100-4)의 샘플 앤드 홀드 회로(120)에 샘플 앤드 홀드되었던 기준 전압과 아날로그 입력 신호(Vin)의 차이가 비교기(130)의 제1입력 단자(Cin1)로 입력될 수 있다. 제2내부 스위치(142)는 접지전압(Vgnd)으로 연결되어, 비교기(130)의 제2입력 단자(Cin2)로는 접지전압(Vgnd)이 입력될 수 있다. 이때, 제4아날로그-디지털 변환기(100-4)의 비교기(130)는 실질적으로 아날로그 입력 전압(Vin)과 기준 전압 생성 회로(110)에 의해 생성된 기준 전압을 비교하여, 비교 결과에 따른 디지털 신호(Vo4)를 출력할 수 있다. 제4아날로그-디지털 변환기(100-4)는 제4최상위비트 변환 구간(MSB4)에서 최상위비트들 각각에 대하여 이와 같은 동작을 반복 수행할 수 있다.In the fourth most significant bit conversion period MSB4 of the fourth analog-to-digital converter 100-4, the first internal switch 141 in the fourth analog-to-digital converter 100-4 is turned off, and the first The first internal switch 141 in the analog-to-digital converter 100-1 is turned on and receives the analog input signal Vin to perform a sample and hold operation S/H5 in parallel. The difference between the reference voltage sampled and held in the sample and hold circuit 120 of the fourth analog-to-digital converter 100-4 and the analog input signal Vin is input to the first input terminal Cin1 of the comparator 130 Can be. The second internal switch 142 is connected with the ground voltage Vgnd, and the ground voltage Vgnd may be input to the second input terminal Cin2 of the comparator 130. At this time, the comparator 130 of the fourth analog-to-digital converter 100-4 substantially compares the analog input voltage Vin with the reference voltage generated by the reference voltage generation circuit 110, The signal Vo4 can be output. The fourth analog-to-digital converter 100-4 may repeatedly perform such an operation for each of the most significant bits in the fourth most significant bit conversion period MSB4.

제4아날로그-디지털 변환기(100-4)의 제4최하위비트 변환 구간(LSB4)에서, 제4아날로그-디지털 변환기(100-4) 내의 제1내부 스위치(141)는 오프 상태가 유지되며, 복수의 외부 스위치들(SW1~SW8) 중에서 제7외부 스위치(SW7)가 온 상태가 된다. 제4아날로그-디지털 변환기(100-4)의 제2내부 스위치(142)는 차지 쉐어링된 공통 적분기(200)로부터 전달되는 전압 신호(Vint4)를 비교기(130)의 제2입력 단자(Cin2)로 입력할 수 있도록 스위칭될 수 있다. 이에 따라, 제4아날로그-디지털 변환기(100-4)의 비교기(130)는 샘플 앤드 홀드 회로(120)에 샘플 앤드 홀드되었던 기준 전압과 아날로그 입력 신호(Vin)의 차이와 전압 신호(Vint4)를 비교하여, 비교 결과에 따른 디지털 신호(Vo4)를 출력할 수 있다. 즉, 제4아날로그-디지털 변환기(100-4)의 비교기(130)는 실질적으로 전압 신호(Vint4)를 반영하여 기준 전압과 아날로그 입력 신호(Vin)를 비교할 수 있다. 제4아날로그-디지털 변환기(100-4)는 제4최하위비트 변환 구간(LSB4)에서 최하위비트들 각각에 대하여 이와 같은 동작을 반복 수행할 수 있다.In the fourth least significant bit conversion section LSB4 of the fourth analog-to-digital converter 100-4, the first internal switch 141 in the fourth analog-to-digital converter 100-4 is maintained in an off state, and a plurality of The seventh external switch SW7 among the external switches SW1 to SW8 is turned on. The second internal switch 142 of the fourth analog-to-digital converter 100-4 converts the voltage signal Vint4 delivered from the charge-shared common integrator 200 to the second input terminal Cin2 of the comparator 130. It can be switched to allow input. Accordingly, the comparator 130 of the fourth analog-to-digital converter 100-4 compares the difference between the reference voltage and the analog input signal Vin and the voltage signal Vint4 sampled and held by the sample and hold circuit 120. In comparison, a digital signal Vo4 according to the comparison result may be output. That is, the comparator 130 of the fourth analog-to-digital converter 100-4 may substantially reflect the voltage signal Vint4 to compare the reference voltage with the analog input signal Vin. The fourth analog-to-digital converter 100-4 may repeatedly perform such an operation for each of the least significant bits in the fourth least significant bit conversion period LSB4.

제4아날로그-디지털 변환기(100-4)의 제4추가 비트 변환 구간(K4)에서, 제4아날로그-디지털 변환기(100-4) 내의 제1내부 스위치(141)는 오프 상태가 유지되며, 복수의 외부 스위치들(SW1~SW8) 중에서 제7외부 스위치(SW7)는 온 상태가 유지된다. 제4아날로그-디지털 변환기(100-4) 내의 제2내부 스위치(142)는 제4최하위비트 변환 구간(LSB4)에서와 같이 전압 신호(Vint4) 측으로 연결을 유지할 수 있다. 제4아날로그-디지털 변환기(100-4)의 기준 전압 생성 회로(110)는 제4최상위비트 변환구간(MSB4) 중의 어느 하나의 비트를 생성할 때의 기준 전압을 다시 한번 생성할 수 있다. 이에 따라 생성된 추가 비트는 상기 어느 하나의 비트의 오류를 검증하기 위하여 사용될 수 있다. 실시 예에 따라 추가 비트는 적어도 1비트 이상으로 구현될 수 있다.In the fourth additional bit conversion period K4 of the fourth analog-to-digital converter 100-4, the first internal switch 141 in the fourth analog-to-digital converter 100-4 is maintained in an off state, and a plurality of Of the external switches SW1 to SW8 of, the seventh external switch SW7 is maintained in an on state. The second internal switch 142 in the fourth analog-to-digital converter 100-4 may maintain a connection to the voltage signal Vint4 as in the fourth least significant bit conversion period LSB4. The reference voltage generation circuit 110 of the fourth analog-to-digital converter 100-4 may once again generate a reference voltage when generating any one bit in the fourth most significant bit conversion section MSB4. The additional bit generated accordingly may be used to verify the error of any one bit. According to an embodiment, the additional bit may be implemented with at least 1 bit or more.

제4아날로그-디지털 변환기(100-4)의 제4차지쉐어링 구간(CS4)에서, 제4아날로그-디지털 변환기(100-4) 내의 제1내부 스위치(141)는 오프 상태가 유지되며, 복수의 외부 스위치들(SW1~SW8) 중에서 제8외부 스위치(SW8)는 온 상태가 된다. 이에 따라, 제4아날로그-디지털 변환기(100-4)의 샘플 앤드 홀드 회로(120)에 남아 있던 잔류 전압(Vresidue4)에 상응하는 전하가 공통 적분기(200)로 차지쉐어링된다.In the fourth charge sharing section CS4 of the fourth analog-to-digital converter 100-4, the first internal switch 141 in the fourth analog-to-digital converter 100-4 is maintained in an off state, and a plurality of Among the external switches SW1 to SW8, the eighth external switch SW8 is turned on. Accordingly, charge corresponding to the residual voltage Vresidue4 remaining in the sample and hold circuit 120 of the fourth analog-to-digital converter 100-4 is charged and shared by the common integrator 200.

제4아날로그-디지털 변환기(100-4)의 동작과 병렬적으로 제1아날로그-디지털 변환기(100-1)는 제5샘플 앤드 홀드 동작(S/H5) 구간을 수행할 수 있다. 제1아날로그-디지털 변환기(100-1)는 제4아날로그-디지털 변환기(100-4)의 동작 시점에 대응하여 아날로그-디지털 변환을 반복 수행할 수 있다. In parallel with the operation of the fourth analog-to-digital converter 100-4, the first analog-to-digital converter 100-1 may perform a fifth sample and hold operation (S/H5) section. The first analog-to-digital converter 100-1 may repeatedly perform analog-to-digital conversion in response to the operation point of the fourth analog-to-digital converter 100-4.

각 아날로그-디지털 변환기(100-1, 100-2, 100-3, 100-4)는 앞서 설명된 아날로그-디지털 변환기(100-1, 100-2, 100-3, 100-4)의 변환 동작을 반복하여 순차적으로 수행할 수 있다. Each analog-to-digital converter (100-1, 100-2, 100-3, 100-4) is the conversion operation of the analog-to-digital converter (100-1, 100-2, 100-3, 100-4) described above. Can be performed sequentially by repeating.

도 4는 본 발명의 일 실시 예에 따른 아날로그-디지털 변환기의 동작 방법을 나타낸 순서도이다.4 is a flowchart illustrating a method of operating an analog-to-digital converter according to an embodiment of the present invention.

도 1 ~ 도 4를 참조하면, 아날로그-디지털 변환기(100-1~100-4) 각각은 아날로그 입력신호(Vin)의 최상위비트(MSB)에 대한 변환을 수행할 수 있다(S410).Referring to FIGS. 1 to 4, each of the analog-to-digital converters 100-1 to 100-4 may perform conversion on the most significant bit (MSB) of the analog input signal Vin (S410).

실시 예에 따라, 아날로그-디지털 변환기(100-1~100-4) 각각은 차지 쉐어링된 적분기(200)로부터 전달된 전압신호가 반영되지 않은 상태로 최상위비트(MSB)에 대한 변환을 수행할 수 있다.Depending on the embodiment, each of the analog-to-digital converters 100-1 to 100-4 may perform conversion for the most significant bit (MSB) in a state in which the voltage signal transmitted from the charge-shared integrator 200 is not reflected. have.

아날로그-디지털 변환기(100-1~100-4) 각각은 차지 쉐어링된 적분기(200)로부터 전달된 전압신호(Vint)를 수신할 수 있다(S420).Each of the analog-to-digital converters 100-1 to 100-4 may receive the voltage signal Vint transmitted from the charge-shared integrator 200 (S420).

아날로그-디지털 변환기(100-1~100-4) 각각은 S420 단계에서 수신된 전압신호(Vint)를 반영하여 아날로그 입력신호(Vin)의 최하위비트(LSB)와 추가 비트(K)에 대한 변환을 수행할 수 있다(S430).Each of the analog-to-digital converters (100-1 to 100-4) reflects the voltage signal (Vint) received in step S420 and converts the least significant bit (LSB) and additional bits (K) of the analog input signal (Vin). It can be performed (S430).

실시 예에 따라, 아날로그-디지털 변환기(100-1~100-4)는 S430 단계에서 아날로그 입력신호(Vin)의 최하위비트(LSB)의 변환에 차지 쉐어링된 적분기(200)로부터 전달된 전압신호를 반영함으로써 노이즈쉐이핑 기능을 수행할 수 있다.According to an embodiment, the analog-to-digital converters 100-1 to 100-4 convert the voltage signal transmitted from the integrator 200 charged in the conversion of the least significant bit (LSB) of the analog input signal Vin in step S430. By reflecting, the noise shaping function can be performed.

실시 예에 따라, 아날로그-디지털 변환기(100-1~100-4)는 추가 비트를 생성할 때, 아날로그 입력신호(Vin)의 최상위비트(MSB)의 마지막 n비트(n은 자연수)의 생성시 이용하였던 기준전압을 이용하여 추가 비트(K)를 생성할 수 있다. 이 때, 추가 비트(K)는 상기 아날로그 입력신호(Vin)의 최상위비트의 마지막 n비트(n은 자연수)의 오류 정정에 사용될 수 있다.According to an embodiment, the analog-to-digital converters 100-1 to 100-4 generate additional bits, when generating the last n bits (n is a natural number) of the most significant bit (MSB) of the analog input signal Vin. An additional bit (K) can be generated by using the used reference voltage. In this case, the additional bit K may be used for error correction of the last n bits (n is a natural number) of the most significant bit of the analog input signal Vin.

프로세서(300)는 아날로그 입력신호(Vin)의 최상위비트의 오류 정정을 수행할 수 있다(S440).The processor 300 may perform error correction of the most significant bit of the analog input signal Vin (S440).

실시 예에 따라, 추가 비트(K)의 수에 따라 최상위비트(MSB)의 오류 정정 대상은 많아질 수 있다. 예컨대, 추가 비트(K)가 2비트인 경우 최상위비트(MSB)의 마지막 2비트가 추가 비트에 의해서 오류 정정될 수 있다.Depending on the embodiment, the number of error correction targets of the most significant bit (MSB) may increase according to the number of additional bits (K). For example, when the additional bit (K) is 2 bits, the last 2 bits of the most significant bit (MSB) may be error-corrected by the additional bit.

실시 예에 따라, 아날로그 입력신호(Vin)의 최상위비트(MSB)의 오류 정정을 수행과정에서 최상위비트(MSB) 값과 추가 비트(K)의 값이 서로 다른 경우, 해당 최상위비트(MSB)의 값을 추가 비트의 값으로 대체함으로써 오류 정정할 수 있다.According to an embodiment, in the process of performing error correction of the most significant bit (MSB) of the analog input signal Vin, if the value of the most significant bit (MSB) and the additional bit (K) are different, the corresponding most significant bit (MSB) is Error correction can be made by replacing the value with the value of an additional bit.

이상, 본 발명을 바람직한 실시 예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시 예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.Above, although the present invention has been described in detail with reference to a preferred embodiment, the present invention is not limited to the above embodiment, and various modifications and changes by those of ordinary skill in the art within the spirit and scope of the present invention This is possible.

10: 멀티채널 아날로그-디지털 변환 장치
100: 아날로그-디지털 변환기
110: 기준 전압 생성 회로
120: 샘플 앤드 홀드 회로
130: 비교기
200: 공통 적분기10: multi-channel analog-to-digital converter
100: analog-to-digital converter
110: reference voltage generation circuit
120: sample and hold circuit
130: comparator
200: common integrator

Claims (14)

제1아날로그-디지털변환기가 아날로그 입력신호의 최상위비트에 대한 변환을 수행하는 단계;
상기 제1아날로그-디지털변환기가 제2아날로그-디지털변환기에 의해 차지쉐어링(charge sharing)된 공통 적분기로부터 전달된 전압신호를 수신하는 단계;
상기 제1아날로그 디지털변환기가 수신된 상기 전압신호를 이용하여 상기 아날로그 입력신호의 최하위비트와 추가 비트에 대한 변환을 수행하는 단계; 및
프로세서가 상기 추가 비트를 이용하여 상기 최상위비트의 오류를 정정하는 단계를 포함하는, 아날로그-디지털변환기의 동작 방법.
Converting, by the first analog-to-digital converter, the most significant bit of the analog input signal;
Receiving, by the first analog-to-digital converter, a voltage signal transferred from a common integrator charged by a second analog-to-digital converter;
Converting, by the first analog digital converter, the least significant bit and additional bits of the analog input signal using the received voltage signal; And
A method of operating an analog-to-digital converter, comprising the step of a processor correcting an error of the most significant bit using the additional bit.
제1항에 있어서,
상기 전압신호를 수신하는 단계는,
상기 제2아날로그-디지털변환기의 아날로그-디지털 변환 이후에 상기 제2아날로그-디지털 변환기의 샘플 앤드 홀드 회로에 잔존하는 잔류전압에 따라 차지쉐어링된 상기 공통 적분기로부터 전달된 상기 전압신호를 수신하는, 아날로그-디지털변환기의 동작 방법.
The method of claim 1,
Receiving the voltage signal,
After the analog-to-digital conversion of the second analog-to-digital converter, an analog receiving the voltage signal transmitted from the common integrator charged according to the residual voltage remaining in the sample and hold circuit of the second analog-to-digital converter -How to operate the digital converter.
제1항에 있어서,
상기 공통 적분기는,
상기 제2아날로그-디지털변환기의 잔류전압과 상기 제1아날로그-디지털변환기의 잔류전압을 누적시키는 적분기인, 아날로그-디지털변환기의 동작 방법.
The method of claim 1,
The common integrator is,
An integrator accumulating the residual voltage of the second analog-to-digital converter and the residual voltage of the first analog-to-digital converter.
제1항에 있어서,
상기 공통 적분기는,
상기 제2아날로그-디지털변환기의 잔류전압과 상기 제1아날로그-디지털변환기의 잔류전압의 평균값을 저장하는 적분기인, 아날로그-디지털변환기의 동작 방법.
The method of claim 1,
The common integrator is,
An integrator storing an average value of the residual voltage of the second analog-to-digital converter and the residual voltage of the first analog-to-digital converter.
제1항에 있어서,
상기 아날로그-디지털변환기의 동작 방법은,
상기 제1아날로그-디지털변환기가 아날로그 입력신호에 대한 아날로그-디지털 변환을 수행하기 위한 기준 전압을 생성하는 단계를 더 포함하는, 아날로그-디지털변환기의 동작 방법.
The method of claim 1,
The method of operating the analog-to-digital converter,
The first analog-to-digital converter further comprises generating a reference voltage for performing analog-to-digital conversion on an analog input signal.
제5항에 있어서,
상기 아날로그-디지털변환기의 동작 방법은,
상기 제1아날로그-디지털변환기가 상기 아날로그 입력신호를 샘플 앤드 홀드하는 단계를 더 포함하는, 아날로그-디지털변환기의 동작 방법.
The method of claim 5,
The method of operating the analog-to-digital converter,
The method of operating the analog-to-digital converter, further comprising the step of the first analog-to-digital converter to sample and hold the analog input signal.
제6항에 있어서,
상기 최상위비트에 대한 변환을 수행하는 단계는,
상기 제1아날로그-디지털변환기가 상기 샘플 앤드 홀드된 아날로그 입력신호와 상기 기준 전압을 비교한 결과에 기초하여 상기 최상위비트에 대한 변환을 수행하는, 아날로그-디지털변환기의 동작 방법.
The method of claim 6,
The step of performing the conversion on the most significant bit,
The method of operating an analog-to-digital converter, wherein the first analog-to-digital converter performs conversion on the most significant bit based on a result of comparing the sampled and held analog input signal and the reference voltage.
제6항에 있어서,
상기 아날로그 입력신호의 최하위비트와 추가 비트에 대한 변환을 수행하는 단계는,
상기 제1아날로그-디지털변환기가 상기 전압신호의 전압값을 반영하여 상기 기준 전압과 상기 샘플 앤드 홀드된 아날로그 입력신호를 비교한 결과에 기초하여 변환을 수행하는 단계인, 아날로그-디지털변환기의 동작 방법.
The method of claim 6,
Converting the least significant bit and the additional bit of the analog input signal,
The first analog-to-digital converter is a step of performing conversion based on a result of comparing the reference voltage and the sampled-and-held analog input signal by reflecting the voltage value of the voltage signal. .
제1항에 있어서,
상기 아날로그 입력신호의 최하위비트와 추가 비트에 대한 변환을 수행하는 단계는,
상기 제2아날로그-디지털변환기의 차지쉐어링이 종료되는 시점에 시작되는, 아날로그-디지털변환기의 동작 방법.
The method of claim 1,
Converting the least significant bit and the additional bit of the analog input signal,
The operation method of the analog-to-digital converter is started when the second analog-to-digital converter ends the charge sharing.
제6항에 있어서,
상기 제1아날로그-디지털변환기가 아날로그 입력신호를 샘플 앤드 홀드하는 단계는,
상기 제2아날로그-디지털변환기가 아날로그 입력신호를 샘플 앤드 홀드하는 단계를 종료하는 시점에 시작되는, 아날로그-디지털변환기의 동작 방법.
The method of claim 6,
The step of sample-and-holding an analog input signal by the first analog-to-digital converter,
A method of operating an analog-to-digital converter, which is started at a point in time when the second analog-to-digital converter ends the sample and hold of an analog input signal.
제1항에 있어서,
상기 제1아날로그-디지털변환기 및 상기 제2아날로그-디지털변환기는,
병렬적으로 아날로그 입력신호의 변환을 수행하는, 아날로그-디지털변환기의 동작 방법.
The method of claim 1,
The first analog-digital converter and the second analog-digital converter,
A method of operating an analog-to-digital converter for converting analog input signals in parallel.
제1항에 있어서,
상기 제1아날로그-디지털변환기는,
상기 최상위비트에 대한 변환, 상기 최하위비트에 대한 변환 및 상기 추가 비트에 대한 변환을 순차적으로 수행하는, 아날로그-디지털변환기의 동작 방법.
The method of claim 1,
The first analog-to-digital converter,
A method of operating an analog-to-digital converter sequentially performing conversion for the most significant bit, conversion for the least significant bit, and conversion for the additional bit.
아날로그 입력신호의 최상위비트에 대한 변환을 수행하고, 타 아날로그-디지털 변환기에 의해 차지쉐어링(charge sharing)된 공통 적분기로부터 전달된 전압신호를 이용하여 상기 아날로그 입력신호의 최하위비트와 추가 비트에 대한 변환을 수행하는 비교기; 및
상기 추가 비트를 이용하여 상기 최상위비트의 오류를 정정하는 프로세서를 포함하는, 아날로그-디지털변환기.
Converts the most significant bit of the analog input signal, and converts the least significant bit and additional bits of the analog input signal using a voltage signal delivered from a common integrator charged by another analog-digital converter. A comparator that performs; And
And a processor for correcting an error of the most significant bit by using the additional bit.
제1아날로그-디지털변환기;
아날로그 입력신호의 최상위비트에 대한 변환을 수행하고, 상기 제1아날로그-디지털변환기에 의해 차지쉐어링(charge sharing)된 전압신호를 이용하여 상기 아날로그 입력신호의 최하위비트와 추가 비트에 대한 변환을 수행하며, 상기 추가 비트를 이용하여 상기 최상위비트의 오류를 정정하는 제2아날로그-디지털변환기; 및
상기 제1아날로그-디지털변환기와 상기 제2아날로그-디지털변환기에 의해 차지쉐어링(charge sharing)되는 공통 적분기를 포함하는, 멀티채널 아날로그-디지털변환 장치.
A first analog-to-digital converter;
Converts the most significant bit of the analog input signal, converts the least significant bit and the additional bit of the analog input signal by using the voltage signal charged by the first analog-digital converter, A second analog-to-digital converter correcting an error of the most significant bit by using the additional bit; And
And a common integrator charged by the first analog-to-digital converter and the second analog-to-digital converter.
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