KR102131619B1 - Method of forming thin film layer for preventing crystal defect of phosphorus-based substrate - Google Patents

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Abstract

본 발명의 실시예에 따른 반도체 기판의 성장 방법은, Ⅲ-인화계 기판 상에 Ⅲ-인화계 완충층을 형성하는 단계; 상기 Ⅲ-인화계 완충층 상에 Ⅲ-비화계 중간층을 형성하는 단계; 상기 Ⅲ-비화계 중간층 상에 Ⅲ-비화계 에피층을 형성하는 단계; 상기 Ⅲ-비화계 에피층을 패터닝하는 단계; 및 상기 Ⅲ-비화계 중간층을 선택적으로 식각하는 단계를 포함한다. 이에 의하면, Ⅲ-비화계 에피층과 Ⅲ-인화계 기판 사이에 격자상수와 열팽창 계수등의 특성에 영향을 주지 않는 초박막 Ⅲ-비화계 중간층을 형성함으로써, Ⅲ-인화계 기판이나 완충층의 표면으로부터 인화물 이탈을 방지하고, 종래의 두꺼운 비정질 혹은 다결정질 초박막 완충층에서 발생하는 결정결함을 크게 줄일 수 있다. 이에 따라 제조된 반도체 소자는 매우 우수한 계면 특성 및 열전도 특성을 가지게 된다. 또한, Ⅲ-인화계 기판 및 완충층으로부터 원자가 이탈하지 않아 에피층을 분리한 이후에도 균일한 상태로 남아있게 되므로, 이를 템플릿으로 이용하여 제조공정을 반복할 수 있어 전체적인 비용이 크게 감소하고 경제성이 향상될 수 있다.A method of growing a semiconductor substrate according to an embodiment of the present invention includes forming a III-flammable buffer layer on a III-flammable substrate; Forming a III-non-fired intermediate layer on the III-fired buffer layer; Forming a III-non-fired epi layer on the III-non-fired intermediate layer; Patterning the III-non-fired epi layer; And selectively etching the III-non-fired intermediate layer. According to this, by forming an ultra-thin III-non-intermediate layer between the III-non-fired epilayer and the III-phosphor-based substrate, which does not affect characteristics such as lattice constant and thermal expansion coefficient, from the surface of the III-phosphor-based substrate or buffer layer, It prevents phosphideation and can significantly reduce crystal defects occurring in the conventional thick amorphous or polycrystalline ultra-thin buffer layer. Accordingly, the manufactured semiconductor device has excellent interfacial properties and thermal conductivity properties. In addition, since the atoms do not escape from the III-flammable substrate and the buffer layer and remain in a uniform state after separating the epi layer, the manufacturing process can be repeated using this as a template, which greatly reduces the overall cost and improves economic efficiency. Can.

Description

인화계 기판의 결정결함을 방지하기 위해 박막층을 형성하는 방법{METHOD OF FORMING THIN FILM LAYER FOR PREVENTING CRYSTAL DEFECT OF PHOSPHORUS-BASED SUBSTRATE}Method of forming a thin film layer to prevent crystal defects in a flammable substrate{METHOD OF FORMING THIN FILM LAYER FOR PREVENTING CRYSTAL DEFECT OF PHOSPHORUS-BASED SUBSTRATE}

본 발명은 반도체 기판의 성장 방법에 관한 것으로서, 보다 상세하게는 Ⅲ-인화계(Phosphorus-based) 기판 상에 Ⅲ-비화계(Arsenic-based) 에피층을 형성하는 경우, 기판과 에피층 사이에 Ⅲ-비화계 중간층을 형성함으로써 인화계 기판 표면에서 발생하는 원자의 이탈을 방지하여 결정결함을 최소화하기 위한 반도체 기판의 성장 방법에 관한 것이다.The present invention relates to a method for growing a semiconductor substrate, and more specifically, when forming a III-Arsenic-based epi layer on a III-Phosphorus-based substrate, between the substrate and the epi layer It relates to a method of growing a semiconductor substrate to minimize crystal defects by preventing separation of atoms generated on the surface of a phosphorus-based substrate by forming a Ⅲ-non-intermediate layer.

[국가지원 연구개발에 대한 설명][Explanation on national support R&D]

본 연구는 한국과학기술연구원의 주관 하에, 산업통상자원부의 전자정보디바이스산업원천기술개발(휴대형 고감도(ppb급) 가스검출용 중적외선 양자폭포레이저 개발, 과제고유번호: 10053010)의 지원에 의하여 이루어진 것이다.Under the supervision of the Korea Institute of Science and Technology, this study was conducted by the Ministry of Trade, Industry and Energy's Electronic Information Device Industry Source Technology Development (portable high-sensitivity (ppb-class) gas detection mid-infrared quantum waterfall laser, task identification number: 10053010). will be.

산업화의 발전에 따라 환경 오염원이 되거나 인체에 치명적인 해악을 가져오는 각종 가스나 미세 분진 등의 발생이 심각한 문제로 대두되고 있지만, 현재까지 개발된 가스 센서들은 실시간 탐지 및 원거리 탐지가 불가능하고, 정성정량 분석 면에서 신뢰성이 낮고 부피가 커서 운용이 불편하다는 문제점이 있어서 새로운 기술을 이용한 가스센서 기술이 요구된다.Due to the development of industrialization, the occurrence of various gases or fine dusts, which become environmental pollutants or cause fatal harm to humans, has emerged as a serious problem. However, gas sensors developed to date are not capable of real-time detection and long-distance detection, and qualitative measurement In terms of analysis, there is a problem in that reliability is low and the volume is large, making operation inconvenient, and thus gas sensor technology using a new technology is required.

중적외선 레이저 다이오드를 이용하는 가스센서 기술은 현재까지 이에 가장 적합한 기술로 인지되고 있고, 최근 들어 중적외선 광원 중 가장 비약적인 발전을 이루고 있는 중적외선 양자폭포레이저(Quantum Cascade Laser, QCL)는 수 nm 이하의 초미세 이종 접합 반도체 박막, 즉 최소 수백층 이상의 초격자 구조를 이용하여 성장된다. 이러한 초격자 이종 접합 반도체 구조는, 사용하는 반도체의 종류에 따라 밴드갭(band gap)이나 격자상수를 조절하여 이종 접합 박막의 특성을 개선할 수 있고, 이는 광학적, 전기적 소자의 품질 개선으로 이어진다는 측면에서 산업적 효용성이 크다. 특히, 중적외선 광원 개발에 주로 활용되는 Ⅲ-인화계(Phosphorus-based) 기판 상에 Ⅲ-비화계(Arsenic-based) 에피층을 활용한 연구가 주목을 받고 있다.Gas sensor technology using a mid-infrared laser diode is recognized as the most suitable technology to date, and recently, the quantum cascade laser (QCL), which has achieved the most rapid development among mid-infrared light sources, has a number of nm or less. It is grown using an ultra-fine heterojunction semiconductor thin film, that is, a superlattice structure of at least several hundred layers. This superlattice heterojunction semiconductor structure can improve the properties of the heterojunction thin film by adjusting the band gap or lattice constant according to the type of semiconductor used, which leads to an improvement in the quality of optical and electrical devices. In terms of industrial utility is great. In particular, research using a III-Arsenic-based epi layer on a III-Phosphorus-based substrate, which is mainly used for mid-infrared light source development, is drawing attention.

이와 같이, Ⅲ-비화계 에피층 기반 소자를 Ⅲ-인화계 기판에 올려 에피층의 품질향상을 도모하고, 광학적, 전기적 소자의 성능향상 및 신뢰성 확보와 같은 효과를 거둘 수 있다. 그러나 이를 위해서는 매우 우수한 결정질의 Ⅲ-비화계 에피층을 Ⅲ-인화계 기판 상에 형성하는 것이 중요하다.As described above, the Ⅲ-non-based epi layer-based device can be mounted on the Ⅲ-phosphide-based substrate to improve the quality of the epi layer and improve the performance of optical and electrical devices and secure reliability. However, for this, it is important to form a very good crystalline III-non-based epitaxial layer on the III-phosphor-based substrate.

Ⅲ-인화계 기판은 Ⅲ-비화계 반도체와의 작은 격자상수(Lattice Constant) 차이, 좋은 전기 및 열전도성(Electrical and Thermal Conductivities)으로 인해서 중적외선 영역의 양자 폭포 레이저(QCL) 소자의 기판으로 각광받고 있지만, 결정적으로 Ⅲ-인화계 물질은 480℃ 이상의 고온에서 표면 불안정성으로 인해서 기판 표면에서의 인화물 이탈이 쉽게 일어난다. 또한 인화물과 분리된 표면의 Ⅲ족 금속들끼리의 융합이 더욱 활발해져 결정결함을 야기하고, 표면의 균일함을 유지하기 어렵게 되어 초미세 박막 성장 측면에서 고품질의 Ⅲ-비화계 에피층을 형성하는데 방해요인으로 작용하고 있다. 따라서, Ⅲ-인화계 기판을 기반으로 하는 Ⅲ-비화계 반도체 소자는 결정결함이 많으며, 고품질 소자를 제작하기 어렵다는 문제점이 있다. The Ⅲ-flammable substrate is spotlighted as the substrate of the quantum waterfall laser (QCL) device in the mid-infrared region due to the small lattice constant difference from the Ⅲ-non-based semiconductor and good electrical and thermal conductivity. Although it is being received, the Ⅲ-flammable material is easily desorbed from the substrate surface due to surface instability at a high temperature of 480°C or higher. In addition, the fusion of group III metals on the surface separated from the phosphide is more active, causing crystal defects, and it is difficult to maintain the uniformity of the surface, hindering formation of a high-quality III-non-based epitaxial layer in terms of ultra-fine thin film growth. It is acting as a factor. Therefore, a III-non-based semiconductor device based on a III-phosphide-based substrate has many crystal defects and has a problem in that it is difficult to manufacture a high-quality device.

이와 같은 문제점을 해결하기 위해, 종래의 이종 접합 반도체 박막 성장 기술에 있어서 반도체 기판 위에 격자상수나 열팽창 계수 혹은 밴드갭(band gap)을 조절하고 결정결함을 줄여 최종 에피층의 결정성, 전기적, 광학적 특성을 개선한 연구가 보고되고 있다.In order to solve this problem, in the conventional heterojunction semiconductor thin film growth technology, the lattice constant, thermal expansion coefficient or band gap is adjusted on the semiconductor substrate and the crystal defects are reduced to reduce the crystallinity, electrical and optical properties of the final epitaxial layer. Studies have been reported to improve the properties.

대한민국 등록특허공보 제10-1006480호를 참조하면, 기판과 반도체 소자층 사이에 이종 반도체 물질로 구성된 완충층을 형성함으로써 이종 물질 간의 격자상수와 열팽창 계수 차이를 보상하는 방법이 개시되어 있다. 또한, 성장 단계에서 탄소 함유층을 삽입하여 격자불일치 전위의 생성 에너지를 낮춤으로써 결정결함을 줄이는 방법이 개시되어 있다.Referring to Korean Patent Registration No. 10-1006480, a method of compensating for a difference in lattice constant and coefficient of thermal expansion between dissimilar materials by forming a buffer layer made of dissimilar semiconductor materials between a substrate and a semiconductor device layer is disclosed. In addition, a method of reducing crystal defects by inserting a carbon-containing layer in the growth stage to lower the energy of generation of lattice mismatch dislocation is disclosed.

이에 따르면 기판과 에피층 사이에 완충층을 이용하여 격자상수 불일치로 인한 결정결함을 줄일 수 있으나, 이를 위해서는 격자상수와 열팽창 계수 차이를 보상하기 위한 충분한 두께(약 20 nm ~ 100 nm)로 완충층을 형성해야 하는데, 두꺼운 비정질 혹은 다결정질 완충층에서 발생한 결정결함으로 인해 최종 에피층의 품질을 저하시키는 현상이 발생할 수 있다.According to this, it is possible to reduce crystal defects due to mismatch in the lattice constant by using a buffer layer between the substrate and the epi layer, but for this purpose, a buffer layer is formed with a sufficient thickness (about 20 nm to 100 nm) to compensate for the difference in the lattice constant and the coefficient of thermal expansion. It should be done, but the phenomenon of deteriorating the quality of the final epilayer may occur due to crystal defects occurring in the thick amorphous or polycrystalline buffer layer.

또한, 전술한 완충층은 약 455도의 최적 성장 온도 조건에서 형성되는데, Ⅲ-비화계 에피층이 성장되는 480℃ 이상의 고온에서 인화물 이탈이 쉽게 일어나고, 인화물과 분리된 표면의 Ⅲ족 금속들끼리 융합하여 결정결함을 야기한다는 문제가 여전히 남아있다. 또한, 탄소함유층을 이용해 결정결함 문제를 어느 정도 해결할 수는 있지만, 성장에 소요되는 시간과 비용이 늘어나게 되므로 비경제적이라는 문제점이 있다.In addition, the above-described buffer layer is formed at an optimal growth temperature condition of about 455 degrees, and phosphide release easily occurs at a high temperature of 480° C. or higher at which the Ⅲ-non-based epitaxial layer is grown, and the group III metals on the surface separated from the phosphide fuse. The problem of causing crystal defects remains. In addition, although the crystal defect problem can be solved to some extent by using a carbon-containing layer, there is a problem in that it is uneconomical because the time and cost required for growth increase.

그리하여 아직도 대부분의 성장에서 Ⅲ-인화계 기판 표면으로부터의 인화물 이탈이나 두꺼운 완충층으로 인해 Ⅲ-인화계 기판 표면이 불균일해지는 문제점을 내포하고 있으며, 고품질 Ⅲ-비화계 에피층을 형성하여 반도체 소자의 열적, 광학적, 전기적인 성능을 개선하는 새로운 기술이 요구되고 있다.Therefore, in most of the growth, the phosphide from the surface of the III-phosphide-based substrate or the thick buffer layer causes the problem of the non-uniformity of the III-phosphide-based substrate surface. , New technologies are needed to improve optical and electrical performance.

대한민국 등록특허공보 제10-1006480호Republic of Korea Registered Patent Publication No. 10-1006480

이에 본 발명의 목적은, Ⅲ-인화계 기판과 Ⅲ-비화계 에피층 사이에 Ⅲ-비화계 중간층을 형성함으로써, Ⅲ-인화계 기판 또는 완충층의 표면으로부터 인화물 이탈을 방지하고, 종래의 두꺼운 비정질 혹은 다결정질 완충층에서 발생하는 결정결함으로 인한 에피층의 품질 저하 현상을 극복하기 위한 새로운 Ⅲ-비화계 에피층 성장 방법을 제공하는 것이다.Accordingly, an object of the present invention is to form a Ⅲ-non-based intermediate layer between the Ⅲ-based substrate and the Ⅲ-non-based epilayer to prevent phosphide from the surface of the Ⅲ- phosphide-based substrate or buffer layer, and conventional thick amorphous Or, to provide a new III-non-epitaxial growth method for overcoming the degradation of the quality of the epi layer due to crystal defects occurring in the polycrystalline buffer layer.

본 발명의 또 다른 목적은, 상기 기판에 반도체소자를 제조하고 남은 기판 및 완충층을 템플릿으로 재활용하여 전체적인 비용을 크게 줄이고 경제성을 향상시킬 수 있는 Ⅲ-비화계 에피층 성장 방법을 제공하는 것이다.Another object of the present invention is to provide a III-non-epitaxial epitaxial growth method capable of significantly reducing the overall cost and improving economic efficiency by manufacturing a semiconductor device on the substrate and recycling the remaining substrate and buffer layer as a template.

상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 기판의 성장 방법은, Ⅲ-인화계 기판을 제공하는 단계; 에피층 성장 온도에서 상기 Ⅲ-인화계 기판으로부터 인화물 원자가 이탈하는 것을 방지하기 위하여, 상기 Ⅲ-인화계 기판 상에 Ⅲ-비화계 중간층을 형성하는 단계; 및 상기 Ⅲ-비화계 중간층 상에 Ⅲ-비화계 에피층을 형성하는 단계를 포함한다.A method of growing a semiconductor substrate according to an embodiment of the present invention for achieving the above object comprises the steps of: providing a III-phosphide-based substrate; Forming a III-non-aqueous intermediate layer on the III-phosphide-based substrate to prevent phosphide atoms from escaping from the III-phosphide-based substrate at epi layer growth temperature; And forming a III-non-fired epi layer on the III-non-fired intermediate layer.

일 실시예에서, 상기 Ⅲ-비화계 중간층은 인듐(In), 갈륨(Ga) 및 알루미늄(Al) 중 적어도 하나의 물질과 비소(As)의 화합물로 구성될 수 있다.In one embodiment, the III-arsenic intermediate layer may be composed of a compound of at least one of indium (In), gallium (Ga), and aluminum (Al) and arsenic (As).

일 실시예에서, 상기 Ⅲ-비화계 중간층은 5 nm 이하의 두께로 형성될 수 있다.In one embodiment, the III-non-intermediate layer may be formed to a thickness of 5 nm or less.

일 실시예에서, 상기 Ⅲ-인화계 기판 상에 Ⅲ-비화계 중간층을 형성하는 단계는, 440℃ 내지 460℃의 온도범위에서 수행될 수 있다.In one embodiment, the step of forming a III-non-intermediate layer on the III-flammable substrate may be performed in a temperature range of 440°C to 460°C.

일 실시예에서, 상기 Ⅲ-비화계 중간층 상에 Ⅲ-비화계 에피층을 형성하는 단계는, 480℃ 이상의 온도범위에서 수행될 수 있다.In one embodiment, the step of forming a III-non-based epitaxial layer on the III-non-based intermediate layer may be performed in a temperature range of 480°C or higher.

일 실시예에서, 상기 Ⅲ-비화계 중간층은 분자선 증착법(Molecular Beam Epitaxy)을 이용하여 상기 Ⅲ-인화계 기판 상에 형성될 수 있다.In one embodiment, the III-non-fired intermediate layer may be formed on the III-flammable substrate using a molecular beam epitaxy.

일 실시예에서, 상기 제조방법은, 상기 Ⅲ-비화계 에피층 상에 상기 Ⅲ-비화계 에피층과 Ⅲ족 혼합 비율이 상이한 제2 Ⅲ-비화계 에피층을 형성하는 단계를 더 포함할 수 있다.In one embodiment, the manufacturing method may further include forming a second III-non-based epi layer having a different mixing ratio from the III-non-based epi layer on the III-non-based epi layer. have.

일 실시예에서, 상기 Ⅲ-비화계 중간층은 복수의 Ⅲ-비화계 초격자층이 교차성장되는 샌드위치 구조로 형성될 수 있다.In one embodiment, the III-non-intermediate layer may be formed in a sandwich structure in which a plurality of III-non-intersecting superlattice layers are cross-grown.

일 실시예에서, 상기 Ⅲ-인화계 기판은 상기 기판과 상기 Ⅲ-비화계 에피층 간의 격자상수 또는 열팽창 계수 차이를 보상하기 위한 Ⅲ-인화계 완충층을 포함하도록 구성될 수 있다.In one embodiment, the III-flammable substrate may be configured to include a III-flammable buffer layer for compensating for a difference in lattice constant or coefficient of thermal expansion between the substrate and the III-flammable epi layer.

상기 목적을 실현하기 위한 또 다른 실시예에 따른 반도체 소자의 제조방법은, Ⅲ-인화계 기판을 제공하는 단계; 에피층 성장 온도에서 상기 Ⅲ-인화계 기판으로부터 인화물 원자가 이탈하는 것을 방지하기 위하여, 상기 Ⅲ-인화계 기판 상에 Ⅲ-비화계 중간층을 형성하는 단계; 상기 Ⅲ-비화계 중간층 상에 Ⅲ-비화계 에피층을 형성하는 단계; 상기 Ⅲ-비화계 에피층을 패터닝하는 단계; 및 상기 Ⅲ-비화계 중간층을 선택적으로 식각함으로써, 상기 패터닝된 Ⅲ-비화계 에피층을 Ⅲ-인화계 기판으로부터 분리하는 단계를 포함한다.A method of manufacturing a semiconductor device according to another embodiment for realizing the above object may include providing a III-phosphide-based substrate; Forming a III-non-aqueous intermediate layer on the III-phosphide-based substrate to prevent phosphide atoms from escaping from the III-phosphide-based substrate at epi layer growth temperature; Forming a III-non-fired epi layer on the III-non-fired intermediate layer; Patterning the III-non-fired epi layer; And separating the patterned III-non-fired epi layer from the III-fired-based substrate by selectively etching the III-non-fired intermediate layer.

상기 반도체 소자의 제조방법에 있어서, 상기 Ⅲ-비화계 중간층을 선택적으로 식각하는 단계 이후에, 분리된 Ⅲ-인화계 기판을 템플렛(template)으로 이용하여 반도체 소자를 반복 제조할 수 있다.In the method for manufacturing the semiconductor device, after the step of selectively etching the III-non-intermediate layer, a semiconductor device may be repeatedly manufactured using a separated III-phosphide-based substrate as a template.

본 발명의 실시예에 따르면, Ⅲ-비화계 에피층과 Ⅲ-인화계 기판 사이에 격자상수와 열팽창 계수등의 특성에 영향을 주지 않는 초박막 Ⅲ-비화계 중간층을 형성함으로써, Ⅲ-인화계 기판이나 완충층의 표면으로부터 인화물 이탈을 방지하고, 종래의 두꺼운 비정질 혹은 다결정질 초박막 완충층에서 발생하는 결정결함을 크게 줄일 수 있다. 이에 따라 성장된 반도체 기판은 매우 우수한 계면 특성 및 열전도 특성을 가지게 된다.According to an embodiment of the present invention, by forming an intermediate layer of an ultra-thin III-sparking system that does not affect characteristics such as a lattice constant and a coefficient of thermal expansion between the III-sparking epi layer and the III-switching substrate, the III-switching substrate However, phosphating can be prevented from the surface of the buffer layer, and crystal defects occurring in the conventional thick amorphous or polycrystalline ultra-thin buffer layer can be greatly reduced. Accordingly, the grown semiconductor substrate has very excellent interfacial properties and thermal conductivity properties.

또한, 실시예에 따르면, Ⅲ-인화계 기판 및 완충층으로부터 원자가 이탈하지 않아 에피층을 분리한 이후에도 균일한 상태로 남아있게 되므로, 이를 템플릿으로 이용하여 Ⅲ-비화계 에피층 성장을 반복할 수 있어 전체적인 비용이 크게 감소하고 경제성이 향상될 수 있다.In addition, according to the embodiment, since the atoms do not escape from the III-flammable substrate and the buffer layer and remain in a uniform state after separating the epi layer, the III-non-based epi layer growth can be repeated using this as a template. The overall cost can be greatly reduced and the economics can be improved.

도 1은 일 실시예에 따른 반도체 소자의 제조 방법을 나타낸 순서도이다.
도 2는 본 발명의 실시예에 따라 중간층을 형성한 경우 층간 경계면을 나타낸 도면이다.
도 3a는 종래의 기술에 따라 기판상에 에피층을 직접 형성한 경우 에피층의 표면을 SEM으로 촬영한 이미지를 나타낸다.
도 3b는 본 발명의 실시예에 따라 중간층을 형성한 경우 에피층의 표면을 SEM으로 촬영한 이미지를 나타낸다.
도 4a 내지 4h는 일 실시예에 따른 반도체 소자의 제조 공정을 나타낸 도면들이다.
도 5a 내지 5d는 제2 실시예에 따른 반도체 소자의 제조 공정을 나타낸 도면들이다.
도 6는 제3 실시예에 따른 반도체 소자의 구조를 나타낸 도면이다.1 is a flowchart illustrating a method of manufacturing a semiconductor device according to an embodiment.
2 is a view showing an interlayer interface when an intermediate layer is formed according to an embodiment of the present invention.
Figure 3a shows an image taken by SEM of the surface of the epi layer when the epi layer is directly formed on the substrate according to the prior art.
Figure 3b shows an image taken by SEM of the surface of the epi layer when the intermediate layer is formed according to an embodiment of the present invention.
4A to 4H are diagrams illustrating a manufacturing process of a semiconductor device according to an embodiment.
5A to 5D are diagrams illustrating a manufacturing process of a semiconductor device according to a second embodiment.
6 is a view showing the structure of a semiconductor device according to a third embodiment.

후술하는 본 발명에 대한 상세한 설명은, 본 발명이 실시될 수 있는 특정 실시예를 예시로서 도시하는 첨부 도면을 참조한다. 이들 실시예는 당업자가 본 발명을 실시할 수 있기에 충분하도록 상세히 설명된다. 본 발명의 다양한 실시예는 서로 다르지만 상호 배타적일 필요는 없음이 이해되어야 한다. 예를 들어, 여기에 기재되어 있는 특정 형상, 구조 및 특성은 일 실시예에 관련하여 본 발명의 정신 및 범위를 벗어나지 않으면서 다른 실시예로 구현될 수 있다. 또한, 각각의 개시된 실시예 내의 개별 구성요소의 위치 또는 배치는 본 발명의 정신 및 범위를 벗어나지 않으면서 변경될 수 있음이 이해되어야 한다. 따라서, 후술하는 상세한 설명은 한정적인 의미로서 취하려는 것이 아니며, 본 발명의 범위는, 적절하게 설명된다면, 그 청구항들이 주장하는 것과 균등한 모든 범위와 더불어 첨부된 청구항에 의해서만 한정된다.For a detailed description of the present invention, which will be described later, reference is made to the accompanying drawings that illustrate, by way of example, specific embodiments in which the present invention may be practiced. These examples are described in detail enough to enable those skilled in the art to practice the present invention. It should be understood that the various embodiments of the invention are different, but need not be mutually exclusive. For example, certain shapes, structures, and characteristics described herein may be implemented in other embodiments without departing from the spirit and scope of the invention in relation to one embodiment. In addition, it should be understood that the location or placement of individual components within each disclosed embodiment can be changed without departing from the spirit and scope of the invention. Therefore, the following detailed description is not intended to be taken in a limiting sense, and the scope of the present invention, if appropriately described, is limited only by the appended claims, along with all ranges equivalent to those claimed.

이하에서, 도면들을 참조하여 본 발명의 실시예들에 대하여 상세히 살펴본다.Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.

도 1은 일 실시예에 따른 반도체 소자의 제조 방법을 나타낸 순서도이다. 도 1을 참조하면, 상기 제조 방법은 Ⅲ-인화계 기판 상에 Ⅲ-인화계 완충층을 형성하는 단계(S100); 상기 Ⅲ-인화계 완충층 상에 Ⅲ-비화계 중간층을 형성하는 단계(S200); 상기 Ⅲ-비화계 중간층 상에 Ⅲ-비화계 에피층을 형성하는 단계(S300); 상기 Ⅲ-비화계 에피층을 패터닝하는 단계(S400); 및 상기 Ⅲ-비화계 중간층을 선택적으로 식각하는 단계(S500)를 포함한다.1 is a flowchart illustrating a method of manufacturing a semiconductor device according to an embodiment. Referring to Figure 1, the manufacturing method comprises the steps of forming a III- flammable buffer layer on a III-flammable substrate (S100); Forming a III-non-fired intermediate layer on the III-fired buffer layer (S200); Forming a III-non-fired epi layer on the III-non-fired intermediate layer (S300); Patterning the III-non-fired epi layer (S400); And selectively etching the III-non-fired intermediate layer (S500).

도 4a 내지 4h에는 상기 제조 방법의 각 단계(S100 내지 S500)에서의 반도체 소자의 단면도가 도시되어 있다. 특히, 도 4a 내지 4c는 Ⅲ-인화계 기판 상에 Ⅲ-비화계 에피층을 성장하는 새로운 방법에 관한 것이다.4A to 4H are cross-sectional views of semiconductor devices at each step (S100 to S500) of the manufacturing method. In particular, FIGS. 4A to 4C relate to a new method of growing a III-non-fired epi layer on a III-phosphide-based substrate.

도 4a를 참조하면, Ⅲ-인화계 기판(101) 상에 Ⅲ-인화계 완충층(102)을 형성하는 단계가 수행된다(S100). Ⅲ-인화계 기판(101)은 반도체층을 적층하여 반도체 소자를 제조하기 위한 지지층으로서 InP, InGaP, InGaAsP 등과 같은 인화물로 구성된다. 완충층(102)은 이종 물질 간의 격자상수와 열팽창 계수 차이를 보상하기 위한 구성요소로서 InP, InGaP, InGaAsP 등과 같은 인화물을 포함할 수 있다. 또한, 완충층(102)은 외부에서 유입된 기판을 챔버 내부에서 사용하는 물질 분위기로 만들기 위해 이용될 수 있고, 기판(101)과 격자상수 또는 열팽창 계수가 상이한 물질 또는 비율로 구성될 수 있으나, 통상적으로 기판(101)과 같은 물질 및 비율로 형성된다.Referring to FIG. 4A, a step of forming the III-flammable buffer layer 102 on the III-flammable substrate 101 is performed (S100 ). The III-phosphide-based substrate 101 is a support layer for manufacturing a semiconductor device by stacking semiconductor layers, and is composed of phosphide such as InP, InGaP, and InGaAsP. The buffer layer 102 may include phosphides such as InP, InGaP, and InGaAsP as components for compensating for differences in lattice constants and thermal expansion coefficients between dissimilar materials. In addition, the buffer layer 102 may be used to make the substrate introduced from the outside into a material atmosphere used in the chamber, and may be made of a material or a ratio having a different lattice constant or coefficient of thermal expansion from the substrate 101, It is formed of the same material and proportion as the substrate 101.

Ⅲ-인화계 완충층(102)은 일반적인 분자선 증착법(MBE)에 의해 약 440℃ 내지 460℃의 온도 범위, 바람직하게는 약 455도의 온도환경에서 성장된다.The III-flammable buffer layer 102 is grown in a temperature range of about 440° C. to 460° C., preferably about 455° C., by general molecular beam deposition (MBE).

일반적으로 Ⅲ-인화계 물질은 녹는 온도가 낮아 Ⅲ-비화계 에피층이 성장되는 480℃ 이상의 고온에서 인화물 이탈이 쉽게 일어나고, 인화물과 분리된 표면의 Ⅲ족 금속들끼리 융합하여 결정결함을 야기한다는 문제가 있다.In general, Ⅲ-phosphide-based materials have a low melting temperature, and phosphide easily occurs at a high temperature of 480°C or higher at which a Ⅲ-non-sparking epi layer is grown, and group III metals on the surface separated from phosphide cause crystal defects. there is a problem.

본 발명의 실시예에 따르면, Ⅲ-인화계 기판 또는 Ⅲ-인화계 완충층과 Ⅲ-비화계 에피층 사이에 Ⅲ-비화계 중간층을 형성함으로써 이와 같은 문제를 해결할 수 있다.According to an embodiment of the present invention, such a problem can be solved by forming a III-non-intermediate layer between the III-non-based substrate or the III-non-based buffer layer and the III-non-based epitaxial layer.

이를 위해, 도 4b에 도시된 것처럼 Ⅲ-인화계 완충층(102) 상에 Ⅲ-비화계 중간층(103)을 형성하는 단계가 수행된다(S200). Ⅲ-비화계 중간층(103)은 매우 얇은 두께(예를 들어, 5 nm 이하)로 형성될 수 있으며, Ⅲ-비화계 에피층(104)이 성장되는 고온 환경에서 Ⅲ-인화계 기판(101) 및 완충층(102)의 표면 원자(인화물)가 이탈하는 것을 방지하는 역할을 수행한다. 이로써, 인화물과 분리된 표면의 Ⅲ족 금속들끼리 융합하여 결정결함이 생기는 문제를 해결할 수 있다.To this end, as shown in FIG. 4B, a step of forming the III-non-intermediate layer 103 on the III-flammable buffer layer 102 is performed (S200). The Ⅲ-non-based intermediate layer 103 may be formed to a very thin thickness (eg, 5 nm or less), and the Ⅲ-non-based substrate 101 in a high temperature environment in which the Ⅲ-non-based epi layer 104 is grown And it serves to prevent the surface atoms (phosphide) of the buffer layer 102 from leaving. As a result, it is possible to solve the problem of crystal defects caused by fusion of group III metals on the surface separated from the phosphide.

Ⅲ-인화계 완충층(102)의 형성단계는 실시예에 따라 생략될 수 있으며, 이 경우 Ⅲ-인화계 기판(101) 상에 Ⅲ-비화계 에피층(104)이 직접 형성된다. 또한, 간략한 설명을 위해, Ⅲ-인화계 기판(101) 상에 Ⅲ-인화계 완충층(102)이 형성된 구조를 'Ⅲ-인화계 기판'이라고 칭할 수 있다. 본 기술은 에피층 형성 온도에서 인화물이 기판으로부터 이탈하는 것을 방지하는 것을 목적으로 하므로, 인화물층의 구성이나 역할과 무관하게 적용될 수 있다.The step of forming the III-flammable buffer layer 102 may be omitted according to an embodiment, in which case the III-non-fired epi layer 104 is directly formed on the III-flammable substrate 101. In addition, for a brief description, a structure in which the III-phosphide-based buffer layer 102 is formed on the III-phosphide-based substrate 101 may be referred to as a'III-phosphide-based substrate'. The present technology aims to prevent the phosphide from leaving the substrate at the epi layer formation temperature, and thus can be applied regardless of the composition or role of the phosphide layer.

도 2는 초박막 Ⅲ-비화계 중간층을 형성한 후 그 위에 Ⅲ-비화계 에피층을 형성하여 제조된 반도체 기판의 단면도를 촬영한 것이다. 도시된 바와 같이, Ⅲ-비화계 에피층과 Ⅲ-인화계 기판의 경계면에서 결정결함이 적어 깨끗한 상태임을 알 수 있다. 이와 달리, Ⅲ-비화계 중간층을 형성하지 않고 Ⅲ-인화계 기판상에 Ⅲ-비화계 에피층을 직접 형성하는 경우, 기판과 에피층의 경계면에서 다량의 결정결함이 발생하여 기판 표면까지 영향을 미치는 관통 전위의 원인이 되고 이는 반도체 기판 및 소자의 열적, 광학적, 전기적인 성능 저하를 야기한다. FIG. 2 is a cross-sectional view of a semiconductor substrate manufactured by forming an ultra-thin Ⅲ-non-fired intermediate layer and then forming a Ⅲ-non-fired epi layer thereon. As shown in the figure, it can be seen that there is little crystal defect at the interface between the III-non-based epitaxial layer and the III-phosphide-based substrate and is in a clean state. On the other hand, when a III-non-evaporated epi layer is directly formed on a III-non-fired substrate without forming a III-non-fired intermediate layer, a large amount of crystal defects occur at the interface between the substrate and the epi layer, affecting the substrate surface. The effect is the cause of the penetration potential, which causes thermal, optical, and electrical performance degradation of semiconductor substrates and devices.

일 실시예에서, Ⅲ-비화계 중간층(103)은 인듐(In), 갈륨(Ga) 및 알루미늄(Al) 중 적어도 하나의 물질과 비소(As)의 화합물로 구성된다. 예를 들어, GaAs, InAs, AlAs, InGaAs 등과 같이 인듐(In), 갈륨(Ga), 알루미늄(Al) 및 비소(As)의 삼상(ternery) 또는 사상(quaternary) 화합물층으로 구성될 수 있으며, 실시예에 따라 단일 또는 다수의 중간층이 샌드위치 형태로 결합된 복합층으로 구성될 수 있다. In one embodiment, the III-arsenic intermediate layer 103 is composed of a compound of at least one of indium (In), gallium (Ga), and aluminum (Al) and arsenic (As). For example, it may be composed of a ternery or quaternary compound layer of indium (In), gallium (Ga), aluminum (Al), and arsenic (As), such as GaAs, InAs, AlAs, InGaAs, etc. Depending on the example, a single or multiple intermediate layers may be composed of a composite layer combined in a sandwich form.

보다 구체적으로, 제조자가 상기 Ⅲ-비화계 중간층(103)의 In, Ga, Al 조성을 0-1 사이에서 조절하며, 불순물의 농도는 1Х1016 ~ 1Х1021 cm-3 사이에서 조절될 수 있다. 또한, 필요에 따라 p-type 또는 n-type 불순물을 첨가하여 접합을 형성하거나 물리적 특성을 조절할 수 있다.More specifically, the manufacturer controls the In, Ga, and Al compositions of the III-non-based intermediate layer 103 between 0-1, and the concentration of impurities can be adjusted between 1Х10 16 ~ 1Х10 21 cm -3 . In addition, a p-type or n-type impurity may be added as needed to form a junction or control physical properties.

상기 Ⅲ-비화계 중간층(103)은 Ⅲ족 금속의 함량에 따라 격자상수(Lattice constant), 밴드갭(Bandgap), 열전도율(Thermal conductivity), 열팽창계수(Thermal expansion coefficient) 및 굴절율이 변화하므로 Ⅲ-비화계 에피성장에 있어서 중간층으로 적합하다.The III-non-fired intermediate layer 103 changes in lattice constant, bandgap, thermal conductivity, thermal expansion coefficient and refractive index according to the content of the group III metal. It is suitable as an intermediate layer for non-fired epitaxial growth.

일 실시예에서, Ⅲ-비화계 중간층(103)은 분자선 증착법(MBE)를 이용하여 형성될 수 있다. 즉, Ⅲ-족 물질과 비화계 셀을 이용하여 Ⅲ-인화계 기판(101) 또는 Ⅲ-인화계 완충층(102) 상에 분자선 증착법(MBE)을 통해 성장하게 된다. 이때 상기 Ⅲ족 물질의 셀온도를 조절하여 Ⅲ족 혼합 비율을 0~100%까지 변화시켜 다양한 상의 초박막 Ⅲ-비화계 중간층(103)을 성장시킬 수 있다. 그리고, 상기 초박막 Ⅲ-비화계 중간층(103)은 성장 온도 및 압력의 변수를 조절하여 중간층(103)의 두께를 소정의 nm로 형성하게 된다.In one embodiment, the III-non-intermediate layer 103 may be formed using molecular beam deposition (MBE). That is, it is grown through a molecular beam deposition (MBE) method on a III-phosphide-based substrate 101 or a III-phosphide-based buffer layer 102 using a III-group material and a non-fire cell. At this time, by adjusting the cell temperature of the group III material, the group III mixing ratio can be changed from 0 to 100% to grow the ultra-thin III-non-intermediate layer 103 of various phases. In addition, the ultra-thin III-non-fired intermediate layer 103 controls the growth temperature and pressure parameters to form the thickness of the intermediate layer 103 at a predetermined nm.

실시예에서, Ⅲ-비화계 중간층(103)은 약 440℃ 내지 460℃의 온도환경에서 형성될 수 있고, 보다 바람직하게는 약 455도의 온도환경에서 형성될 수 있다. 즉, Ⅲ-인화계 완충층의 최적 성장온도와 비슷한 온도환경에서 형성되므로, 녹는점이 낮은 Ⅲ-인화계 기판 또는 완충층에 영향을 주지 않으면서 형성될 수 있다.In an embodiment, the III-non-fired intermediate layer 103 may be formed in a temperature environment of about 440°C to 460°C, and more preferably in a temperature environment of about 455 degrees. That is, since it is formed in a temperature environment similar to the optimal growth temperature of the III-flammable buffer layer, it can be formed without affecting the III-flammable substrate or buffer layer having a low melting point.

도 4c를 참조하면, 상기 Ⅲ-비화계 중간층(103) 상에 Ⅲ-비화계 에피층(104)을 형성하는 단계가 수행된다(S500). Referring to FIG. 4C, a step of forming a III-non-epitaxial epi layer 104 on the III-non-evaporated intermediate layer 103 is performed (S500).

상기 Ⅲ-비화계 에피층(104)은 예를 들어, GaAs, InAs, AlAs, InGaAs와 같은 인듐(In), 갈륨(Ga), 알루미늄(Al) 및 비소(As)의 삼상(ternery) 또는 사상(quaternary) 화합물층으로 구성될 수 있으며, 실시예에 따라 단일 또는 다수의 중간층이 샌드위치 형태로 결합된 복합층으로 구성될 수 있다.The III-non-fired epitaxial layer 104 is, for example, three phases (ternery) or filaments of indium (In), gallium (Ga), aluminum (Al), and arsenic (As) such as GaAs, InAs, AlAs, and InGaAs. It may be composed of a (quaternary) compound layer, and may be composed of a composite layer in which a single or multiple intermediate layers are combined in a sandwich form, depending on the embodiment.

일 실시예에서, 상기 Ⅲ-비화계 에피층(104)을 성장시키는 방법으로는 분자선 증착법(MBE)이 사용될 수 있다. 구체적으로, 상기 Ⅲ-비화계 중간층(103)이 성장된 기판을 MBE 챔버 안에서 일정 속도로 회전 시킨 후에 Ⅲ-인화계 기판(101)의 온도를 500 내지 600℃로 유지하고, Ⅲ족 물질의 셀온도를 조절하여 Ⅲ족 혼합 비율을 0~100%까지 변화시켜 다양한 상의 Ⅲ-비화계 에피층(104)을 형성할 수 있다. 또한, 초박막 Ⅲ-비화계 중간층(103)과 Ⅲ-비화계 에피층(104)은 필요에 따라 p-type 또는 n-type 불순물을 첨가하여 접합을 형성하거나 물리적 특성을 조절한다.In one embodiment, as a method of growing the III-non-based epitaxial layer 104, molecular beam deposition (MBE) may be used. Specifically, after rotating the substrate on which the III-non-fired intermediate layer 103 is grown at a constant speed in the MBE chamber, the temperature of the III-fired substrate 101 is maintained at 500 to 600°C, and the cells of the group III material By controlling the temperature, the group III mixing ratio can be changed from 0 to 100% to form the III-non-based epitaxial layer 104 of various phases. In addition, the ultra-thin III-non-fired intermediate layer 103 and the III-non-fired epi-layer 104 are added with p-type or n-type impurities as necessary to form junctions or control physical properties.

실시예와 같이, Ⅲ-인화계 기판(101) 및 완충층(102) 위에 저온 Ⅲ-비화계 중간층(103)을 형성한 후에 고온 Ⅲ-비화계 에피층(104)을 형성하게 되면, Ⅲ-비화계 중간층(103)이 고온 에피층 형성 과정에서 높은 온도로 인해 인화계 기판의 표면에서 원자가 이탈하는 것을 방지함으로써, Ⅲ-인화계 기판(101) 또는 완충층(102) 위에 에피층(104)을 직접 형성하는 경우보다 결정결함의 발생을 현저하게 줄일 수 있다.As in the embodiment, when the low-temperature III-non-fired intermediate layer 103 is formed on the III-phosphide-based substrate 101 and the buffer layer 102, the high-temperature III-non-fired epitaxial layer 104 is formed, and then the III-non-fired The intermediate layer 103 prevents atoms from leaving the surface of the flammable substrate due to the high temperature in the process of forming the high temperature epilayer, so that the epi layer 104 is directly over the III-flammable substrate 101 or the buffer layer 102. The occurrence of crystal defects can be significantly reduced than in the case of formation.

도 3a 및 3b는 중간층을 형성하지 않은 경우와 실시예에 따라 중간층을 형성한 경우의 SEM(Scanning Electron Microscope) 촬영 이미지를 각각 나타낸 것으로서, 도 3a와 도 3b를 비교하면 중간층을 형성한 경우 기판의 표면이 중간층을 형성하지 않은 경우에 비해 평탄한 것을 확인할 수 있다. 3A and 3B show SEM (Scanning Electron Microscope) photographed images when the intermediate layer is not formed and when the intermediate layer is formed according to an embodiment, and comparing FIGS. 3A and 3B shows the substrate when the intermediate layer is formed. It can be seen that the surface is flat compared to the case where the intermediate layer is not formed.

이와 같이, 종래의 기술에 의하면 Ⅲ-인화계 기판은 녹는 온도가 낮아 고온 조건에서 Ⅲ-비화계 에피층에 비해 Ⅲ족 원자와 인화계 원자간 연결이 쉽게 끊어지게 되고, 이로 인해 인화계 원자의 표면 이탈이 쉽게 발생한다. 또한 표면에서 이탈된 인화계 원자로 인하여 격자결함이 많고, 이는 초미세 박막 결정질 제어에 어려움을 야기하여 Ⅲ-인화계 결정질의 품질 저하를 초래한다. As described above, according to the conventional technology, the connection between the group III atom and the flammable atom is easily broken compared to the III-non-fired epi layer at a high temperature condition because the melting temperature of the III-phosphide substrate is low. Surface separation easily occurs. In addition, there are many lattice defects due to flammable atoms separated from the surface, which causes difficulty in controlling ultra-fine thin film crystallinity, leading to a decrease in the quality of the III-flammable crystallinity.

이에 본 발명의 실시예에 따라 초박막 Ⅲ-비화계 중간층(103)을 형성함으로써, Ⅲ-인화계와 Ⅲ-비화계 에피층 사이에서 인화계 원자의 표면 이탈을 방지하고 결정결함의 발생을 최소화할 수 있다.Accordingly, by forming the ultra-thin III-non-intermediate layer 103 according to an embodiment of the present invention, it is possible to prevent surface separation of phosphorus-based atoms between the III-phosphorized and III-non-fired epilayers and minimize the occurrence of crystal defects. Can.

이하에서는, 반도체 소자로 활용하기 위해 성장된 에피층을 패터닝하고 기판으로부터 분리하는 과정을 설명한다.Hereinafter, a process of patterning the epi layer grown to be used as a semiconductor device and separating it from the substrate will be described.

상기 Ⅲ-비화계 에피층(104)을 패터닝하는 단계가 수행된다(S400). 리프트-오프(lift-off)를 진행하기 위해, 도 4d에 도시된 것처럼 Ⅲ-비화계 에피층(104) 상에 포토리소그래피를 이용하여 식각을 위한 패턴을 제작하여 마스크(105)를 형성한다. 여기서, 포토리소그래피는 통상적인 공정기술로 사용한다. 식각에 이용하는 마스크(105)는 포토레지스트, 산화막을 독립적으로 또는 복합적으로 사용할 수 있다.The step of patterning the III-non-fired epi layer 104 is performed (S400). In order to perform lift-off, a mask 105 is formed by fabricating a pattern for etching using photolithography on the III-non-epitaxial epi layer 104 as shown in FIG. 4D. Here, photolithography is used as a conventional process technology. The mask 105 used for etching may use a photoresist or an oxide film independently or in combination.

이어서, 도 4e에 도시된 바와 같이, 상기 Ⅲ-비화계 에피층(104) 중 상기 식각용 마스크(105)가 형성되지 아니한 부위를 식각하여 상기 Ⅲ-비화계 중간층(103)이 노출되도록 한다. 여기서, 상기 Ⅲ-비화계 에피층(104)의 식각에는 RIE(Reactive Ion Etching), IBE(Ion Beam Etching), RIBE(Reactive Ion Beam Etching) 및 CAIBE(Chemically Assisted Ion Beam Etching) 방식의 건식 식각 방식이나 초산(Acetic Acid), 염산(Hydrochloric Acid), 과산화수소(Hydrogen Peroxide), 물을 적절한 비율로 섞어 이용하는 습식 식각 방식이 이용될 수 있으나, 이에 한정되는 것은 아니다.Subsequently, as illustrated in FIG. 4E, a portion of the III-non-based epitaxial layer 104 in which the etch mask 105 is not formed is etched to expose the III-non-based intermediate layer 103. Here, the etching of the Ⅲ-non-based epitaxial layer 104 is a dry etching method of Reactive Ion Etching (RIE), Ion Beam Etching (IBE), Reactive Ion Beam Etching (RIBE) and Chemically Assisted Ion Beam Etching (CAIBE). However, wet etching method using acetic acid, hydrochloric acid, hydrogen peroxide and water in an appropriate ratio may be used, but is not limited thereto.

이어서, 상기 Ⅲ-비화계 에피층(104)을 식각함으로써 노출된 Ⅲ-비화계 중간층(103)도 식각하여 제거되도록 한다. 도 4f에 도시된 바와 같이, 습식 식각으로 Ⅲ-비화계 중간층(103)이 선택적으로 식각되어 수평 방향으로 제거된다. 중간층(103)의 식각에는 초산(Acetic Acid), 염산(Hydrochloric Acid), 과산화수소(Hydrogen Peroxide), 물이 일정 비율로 섞인 화학용액을 위주로 습식 식각한다. 일반적으로 알려진 습식식각에 대한 공정을 활용한다.Subsequently, by etching the III-non-fired epi layer 104, the exposed III-non-fired intermediate layer 103 is also etched to be removed. As shown in FIG. 4F, the III-non-fired intermediate layer 103 is selectively etched by wet etching and removed in the horizontal direction. In the etching of the intermediate layer 103, acetic acid (Hydrochloric Acid), hydrogen peroxide (Hydrogen Peroxide), and a chemical solution in which water is mixed in a certain ratio are wet etched. Processes for commonly known wet etching are used.

일 실시예에 따라, Ⅲ-비화계 중간층(103)의 Ⅲ족 물질의 혼합 비율을 조절하여 선택적인 식각이 용이하도록 할 수 있다. 예를 들어, Ⅲ-비화계 중간층(103)과 Ⅲ-비화계 에피층(104) 사이의 습식 식각의 비를 10배 내지 100배로 설정하여 초박막 Ⅲ-비화계 중간층(103)을 선택적으로 식각한다. According to one embodiment, a selective etching may be facilitated by adjusting a mixing ratio of a III group material of the III-non-intermediate layer 103. For example, the ratio of the wet etching between the III-non-based intermediate layer 103 and the III-non-based epilayer 104 is set to 10 to 100 times to selectively etch the ultra-thin III-non-based intermediate layer 103 .

식각 단계가 완료되면, 도 4g에 도시된 바와 같이 Ⅲ-비화계 중간층(103)이 완전히 제거, 분리되어 리프트-오프(lift-off) 된다. 분리된 Ⅲ-비화계 에피층(104)은 소자 형성에 다양하게 활용될 수 있다.When the etching step is completed, as shown in FIG. 4G, the III-non-fired intermediate layer 103 is completely removed and separated to lift-off. The separated III-non-fired epi layer 104 can be used in various ways to form devices.

도 4h는 분리되고 남은 Ⅲ-인화계 기판(101)과 완충층(102)을 도시하고 있다. 분리된 Ⅲ-인화계 기판(101) 및 완충층(102)은 템플렛(template)으로서 반도체 소자를 반복 제조하는데 활용될 수 있다. 실시예에 따라 완충층(102)의 두께를 적절하게 조절하여 재사용하는 기판(101)의 두께를 항시 일정한 수준으로 조절함으로써 공정의 재현성을 높일 수 있다. 일련의 제조 공정에 있어서 기판 제작비용은 총 비용의 20% 이상을 차지하는데, 본 발명에 따르면 이 비용을 줄일 수 있게 된다. 이러한 제조기법은 저비용 고성능 반도체 개발을 이끌 수 있다.4H shows the separated III-flammable substrate 101 and the buffer layer 102 remaining. The separated III-phosphide-based substrate 101 and the buffer layer 102 may be utilized to repeatedly fabricate semiconductor devices as templates. According to an embodiment, the thickness of the buffer layer 102 is appropriately adjusted to adjust the thickness of the substrate 101 to be reused at a constant level, thereby improving the reproducibility of the process. In a series of manufacturing processes, the cost of manufacturing a substrate occupies 20% or more of the total cost, and according to the present invention, the cost can be reduced. This manufacturing technique can lead to the development of low-cost, high-performance semiconductors.

이상에 따르면, Ⅲ-비화계 에피층과 Ⅲ-인화계 기판 사이에 Ⅲ-비화계 중간층을 형성함으로써, Ⅲ-인화계 기판이나 완충층의 표면으로부터 인화물 이탈을 방지하고, 종래의 두꺼운 비정질 혹은 다결정질 초박막 완충층에서 발생하는 결정결함을 크게 줄일 수 있다. 또한, Ⅲ-인화계 기판 및 완충층으로부터 원자가 이탈하지 않아 에피층을 분리한 이후에도 균일한 상태로 남아있게 되므로, 이를 템플릿으로 이용하여 제조공정을 반복할 수 있어 전체적인 비용이 크게 감소하고 경제성이 향상될 수 있다.According to the above, by forming a III-non-intermediate layer between the III-non-fired epi layer and the III-non-phosphorized substrate, phosphating is prevented from the surface of the III-non-fired substrate or the buffer layer, and conventional thick amorphous or polycrystalline Crystal defects occurring in the ultra-thin buffer layer can be greatly reduced. In addition, since the atoms do not escape from the III-flammable substrate and the buffer layer and remain in a uniform state after separating the epi layer, the manufacturing process can be repeated using this as a template, which greatly reduces the overall cost and improves economic efficiency. Can.

도 5a 내지 5d는 본 발명의 제2 실시예에 따른 반도체 소자의 제조 단계를 개략적으로 도시한 도면이다. 도 6a에 도시된 바와 같이, Ⅲ-인화계 기판(601) 상에 Ⅲ-인화계 완충층(602)과 제1 Ⅲ-비화계 중간층(603)을 차례로 형성하고, 그 위에 상기 중간층(603)과 Ⅲ족 혼합 비율이 상이한 제2 Ⅲ-비화계 중간층(604)을 형성하고, 그 위에 Ⅲ-비화계 에피층(605)을 고온 성장시킨다.5A to 5D are views schematically showing steps of manufacturing a semiconductor device according to a second embodiment of the present invention. As shown in FIG. 6A, a III-flammable buffer layer 602 and a first III-non-fired intermediate layer 603 are sequentially formed on the III-flammable substrate 601, and the intermediate layer 603 is formed thereon. A second III-non-intermediate layer 604 having a different Group III mixing ratio is formed, and a III-non-epitaxial epi layer 605 is grown at a high temperature thereon.

즉, 제2 Ⅲ-비화계 중간층(604)의 상부와 하부에는 각각 Ⅲ-비화계 에피층(605)과 Ⅲ족 혼합 비율이 상이한 제1 Ⅲ-비화계 중간층(603)이 위치한 샌드위치 구조를 갖는다. 여기에서도 제2 Ⅲ-비화계 중간층(604)에서 인듐(In), 갈륨(Ga), 알루미늄(Al)의 조성은 0-1 사이에서 조절되며, 불순물의 농도는 1Х1016 ~ 1Х1021 cm-3 사이에서 조절될 수 있다.That is, the upper and lower portions of the second III-non-based intermediate layer 604 have a sandwich structure in which the first III-non-based intermediate layer 603 having different mixing ratios of the III-non-based epi layer 605 and group III is located, respectively. . Here, the composition of indium (In), gallium (Ga), and aluminum (Al) in the second III-non-intermediate layer 604 is adjusted between 0-1, and the concentration of impurities is 1Х10 16 ~ 1Х10 21 cm -3 Can be adjusted between.

이어서, 도 5b에 도시된 바와 같이, 상기 제1 Ⅲ-비화계 중간층(603)을 선택적인 식각을 통하여 제거한다. 이는 상기 도 4f와 마찬가지로 동일한 습식식각을 이용하여 선택적 식각비가 최대가 되는 조건에서 수행될 수 있다.Subsequently, as illustrated in FIG. 5B, the first III-non-fired intermediate layer 603 is removed through selective etching. This may be performed under the condition that the selective etching ratio is maximized using the same wet etching as in FIG. 4F.

다음으로, 도 5c에 도시된 바와 같이 상기 제1 Ⅲ-비화계 중간층(603)이 완전히 제거되어, 고온 성장된 Ⅲ-비화계 에피층(605)을 리프트오프(lift-off)하여 Ⅲ-인화계 기판(601) 으로부터 분리한다. 이때 리프트-오프된 Ⅲ-비화계 에피층(605) 아래에는 제1 중간층(603)과 Ⅲ족 혼합 비율이 상이한 제2 중간층(604)이 잔류하게 되므로 이를 소자의 제작에 활용할 수 있다. 고온 Ⅲ-비화계 에피층(605) 하단에 잔류하는 제1 중간층(603)과 Ⅲ족 혼합 비율이 다른 제2 중간층(604)은 고농도로 도핑되어 전기적 전도도를 높이거나 또는 오믹접합 저항을 낮게 하는데 매우 유용하다.Next, as illustrated in FIG. 5C, the first III-non-fired intermediate layer 603 is completely removed, and the high-temperature-grown III-non-fired epi layer 605 is lifted off to III-phosphonate. It is separated from the substrate 601. At this time, the first intermediate layer 603 and the second intermediate layer 604 having different group III mixing ratios remain under the lifted-off III-non-epitaxial epi layer 605, so that it can be utilized for device fabrication. The first intermediate layer 603 remaining at the bottom of the high temperature III-non-epitaxial epi layer 605 and the second intermediate layer 604 having different group III mixing ratios are doped with high concentration to increase electrical conductivity or lower ohmic bonding resistance. Very useful.

일 실시예에서, 제2 중간층(604)은 Ⅲ-인화계 물질 표면에서의 인화물 이탈 방지 목적으로 사용된 제1 중간층(603)과 달리, 제1 중간층(603)을 선택적으로 식각해서 없앤 후 아래 기판은 재활용하고, Ⅲ-비화계 에피층(605)으로 소자를 제작할 때 제2 중간층(604) 불순물 농도를 높여 금속 증착을 용이하게 하거나, 실리콘 기판 상에 Ⅲ-비화계 에피층(605)을 붙이는 공정에서 적절한 조성을 갖는 완충층 등의 용도로 사용될 수 있다.In one embodiment, the second intermediate layer 604, unlike the first intermediate layer 603 used for the purpose of preventing phosphating from the III-flammable material surface, is selectively etched away from the first intermediate layer 603 below When the substrate is recycled and the device is fabricated with the III-non-based epitaxial layer 605, the concentration of the second intermediate layer 604 is increased to facilitate metal deposition, or the III-non-based epitaxial layer 605 is deposited on the silicon substrate. It can be used for applications such as a buffer layer having a suitable composition in the pasting process.

이어서, 도 5d에 도시된 바와 같이, 상기 리프트-오프된 Ⅲ-인화계 기판(601)은 재활용하여 반복적으로 사용할 수 있게 된다. 여기서, Ⅲ-인화계 완충층(602)의 두께를 적절하게 조절함으로써 재사용하는 Ⅲ-인화계 기판(601)의 두께를 항시 일정한 수준으로 조절하여 공정의 재현성을 높일 수 있다. 도 4h를 참조하여 설명한 바와 같이, Ⅲ-인화계 기판(401)을 재사용하여 제조단가를 낮춤으로써 경제성을 높일 수 있다.Subsequently, as shown in FIG. 5D, the lift-off III-flammable substrate 601 can be recycled and used repeatedly. Here, by appropriately adjusting the thickness of the III-flammable buffer layer 602, the thickness of the reused III-flammable substrate 601 can be adjusted to a constant level at all times to improve the reproducibility of the process. As described with reference to FIG. 4H, it is possible to increase the economic efficiency by lowering the manufacturing cost by reusing the III-phosphide-based substrate 401.

도 6은 본 발명의 제3 실시예를 나타낸 것으로서, Ⅲ-인화계 기판(701) 위에 Ⅲ-비화계 에피층(703)이 고온 성장된 반도체 소자의 구조를 개략적으로 도시한 것이다. 도 6을 참조하면, 반도체 소자는 Ⅲ-인화계 기판(701)과, 그 위에 초격자층 구조로 형성된 Ⅲ-비화계 에피층(702)과, 그 위에 형성된 Ⅲ-비화계 에피층(703)을 포함하도록 구성되는데, 구체적으로 Ⅲ-비화계 초격자층(710~717)을 Ⅲ-비화계 에피층으로 사용하여 Ⅲ-비화계 에피층(703)과 Ⅲ-인화계 기판(701) 사이에 Ⅲ-비화계 중간층(702)으로 활용한 구조를 나타낸다. 이해를 돕기 위해 8층으로 구성된 초격자층(710~717)을 도시하였으나, 세부적인 구조와 두께는 이에 한정되지 않는다.6 shows a third embodiment of the present invention, schematically showing a structure of a semiconductor device in which a III-non-based epitaxial layer 703 is grown at a high temperature on a III-phosphide-based substrate 701. Referring to FIG. 6, the semiconductor device includes a III-phosphide-based substrate 701, a III-sparking epitaxial layer 702 formed thereon in a superlattice layer structure, and a III-sparking epitaxial layer 703 formed thereon. It is configured to include, in detail, using the III-non-based superlattice layers 710-717 as the III-non-based epitaxial layer between the III-non-based epi-layer 703 and the III-phosphide-based substrate 701 The structure utilized as the Ⅲ-non-intermediate layer 702 is shown. For the sake of understanding, the superlattice layers 710 to 717 composed of 8 layers are illustrated, but the detailed structure and thickness are not limited thereto.

여기서, 상기 Ⅲ-비화계 초격자층(710~717)은 고온 성장에서 발생하는 Ⅲ-인화계 기판(701)으로부터의 인화물 이탈을 방지하고, 격자 상수나 열팽창 계수의 불일치로 인한 응력이 발생되는 현상을 최대한 억제하는데 바람직하다. Here, the III-non-fired superlattice layers 710 to 717 prevent phosphide from the III-phosphide-based substrate 701 generated at high temperature growth and generate stress due to mismatch in lattice constant or thermal expansion coefficient. It is desirable to suppress the phenomenon as much as possible.

즉, 응력이 초격자층(710~717)으로 집중되어 이완되는 현상이 초격자층을 통하여 일어난다. 또한, 초격자층의 계면에서 압축응력과 인장응력이 교차하여 응력이완이 일어나는 동안에 미스핏(misfit) 전위(dislocation)가 주로 발생하여 전파되도록 하고, 상층의 Ⅲ-비화계 에피층(703)으로 전파되는 쓰레딩(threading) 전위의 발생을 억제하여 Ⅲ-비화계 에피층(703)의 결정 품질을 높게 유지할 수 있다. 이와 같이 결정결함의 발생 및 전파 현상을 제어하여 Ⅲ-비화계 초격자층에 집속함으로써 고품질 Ⅲ-비화계 에피층(703)을 형성할 수 있다. That is, a phenomenon in which stress is concentrated and relaxed in the superlattice layers 710 to 717 occurs through the superlattice layer. In addition, at the interface of the superlattice layer, a misfit dislocation is mainly generated and propagated while stress relaxation occurs due to crossing of a compressive stress and a tensile stress, and to the III-non-fired epilayer 703 of the upper layer. By suppressing the occurrence of propagating threading dislocation, it is possible to maintain high crystal quality of the III-non-fired epitaxial layer 703. By controlling the generation and propagation of crystal defects in this way, the high-quality III-non-epitaxial epi layer 703 can be formed by focusing on the III-non-equivalent superlattice layer.

상기에서 설명한 실시예들에 따르면, Ⅲ-비화계 에피층과 Ⅲ-인화계 기판 사이에 Ⅲ-비화계 중간층을 형성함으로써, Ⅲ-인화계 기판 또는 완충층의 표면으로부터 인화물 이탈을 방지하고, 종래의 두꺼운 비정질 혹은 다결정질 초박막 완충층에서 발생하는 결정결함을 크게 줄일 수 있다. 이에 따라 제조된 반도체 기판과 반도체 소자는 매우 우수한 계면 특성 및 열전도 특성을 가지게 된다.According to the above-described embodiments, by forming a III-non-intermediate layer between the III-non-fired epi layer and the III-non-fired substrate, it prevents phosphating from the surface of the III-non-fired substrate or buffer layer, and conventional Crystal defects occurring in the thick amorphous or polycrystalline ultra-thin buffer layer can be greatly reduced. Accordingly, the manufactured semiconductor substrate and the semiconductor device have excellent interfacial properties and thermal conductivity properties.

또한, 실시예에 따르면 Ⅲ-인화계 기판 및 완충층으로부터 원자가 이탈하지 않아 에피층을 분리한 이후에도 균일한 상태로 남아있게 되므로, 이를 템플릿으로 이용하여 제조공정을 반복할 수 있어 전체적인 비용이 크게 감소하고 경제성이 향상될 수 있다.In addition, according to the embodiment, since the atoms do not deviate from the III-flammable substrate and the buffer layer and remain in a uniform state after separating the epi layer, the manufacturing process can be repeated using this as a template, thereby greatly reducing the overall cost and Economics can be improved.

이상에서 살펴본 본 발명은 도면에 도시된 실시예들을 참고로 하여 설명하였으나 이는 예시적인 것에 불과하며 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 실시예의 변형이 가능하다는 점을 이해할 것이다. 그러나, 이와 같은 변형은 본 발명의 기술적 보호범위 내에 있다고 보아야 한다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해서 정해져야 할 것이다. The present invention described above has been described with reference to the embodiments shown in the drawings, but this is only exemplary and those skilled in the art will understand that various modifications and modifications of the embodiments are possible therefrom. However, it should be considered that such modifications are within the technical protection scope of the present invention. Therefore, the true technical protection scope of the present invention should be determined by the technical spirit of the appended claims.

101: Ⅲ-인화계 기판
102: Ⅲ-인화계 완충층
103: Ⅲ-비화계 중간층
104: Ⅲ-비화계 에피층
105: 식각용 마스크
601: Ⅲ-인화계 기판
602: Ⅲ-인화계 완충층
603: 제1 Ⅲ-비화계 중간층
604: 제2 Ⅲ-비화계 중간층
605: Ⅲ-비화계 에피층
701: Ⅲ-인화계 기판
702: Ⅲ-비화계 중간층
710~717: Ⅲ-비화계 초격자층
703: Ⅲ-비화계 에피층101: III-flammable substrate
102: III-flammable buffer layer
103: Ⅲ-intermediate layer
104: III-non-fired epi layer
105: etching mask
601: III-flammable substrate
602: III-flammable buffer layer
603: first Ⅲ-non-intermediate layer
604: second Ⅲ-non-intermediate layer
605: III-non-fired epilayer
701: III-flammable substrate
702: Ⅲ-intermediate layer
710~717: Ⅲ-Secret Superlattice
703: III-non-fired epilayer

Claims (11)

반도체 기판의 성장 방법으로서,
Ⅲ-인화계 기판을 제공하는 단계;
상기 Ⅲ-인화계 기판 상에 Ⅲ-비화계 에피층을 성장시키기 위한 고온 환경에서 상기 Ⅲ-인화계 기판으로부터 인화물 원자가 이탈하는 것을 방지하고 결정결함을 줄이기 위하여, 상기 Ⅲ-인화계 기판 상에 Ⅲ-비화계 중간층을 형성하는 단계; 및
상기 Ⅲ-비화계 중간층 상에 Ⅲ-비화계 에피층을 형성하는 단계를 포함하되,
상기 Ⅲ-비화계 중간층의 형성 온도는 상기 Ⅲ-비화계 에피층의 형성 온도에 비해 낮은 것을 특징으로 하는, 반도체 기판의 성장 방법.
As a method of growing a semiconductor substrate,
Providing a III-flammable substrate;
In order to prevent phosphide atoms from being detached from the III-phosphide-based substrate and reduce crystal defects in a high temperature environment for growing a III-non-aqueous epi layer on the III-phosphide-based substrate, III on the III-phosphide-based substrate -Forming an unfired intermediate layer; And
Comprising the step of forming a Ⅲ- non-fired epi layer on the Ⅲ- non-fired intermediate layer,
The method for growing a semiconductor substrate is characterized in that the formation temperature of the III-non-based intermediate layer is lower than that of the III-non-based intermediate layer.
제1항에 있어서,
상기 Ⅲ-비화계 중간층은, 인듐(In), 갈륨(Ga) 및 알루미늄(Al) 중 적어도 하나의 물질과 비소(As)의 화합물로 구성되는 것을 특징으로 하는, 반도체 기판의 성장 방법.
According to claim 1,
The III-non-fired intermediate layer is characterized in that it consists of a compound of at least one of indium (In), gallium (Ga), and aluminum (Al) and arsenic (As), a method of growing a semiconductor substrate.
제1항에 있어서,
상기 Ⅲ-비화계 중간층은, 5 nm 이하의 두께로 형성되는 것을 특징으로 하는, 반도체 기판의 성장 방법.
According to claim 1,
The III-non-fired intermediate layer is characterized in that it is formed to a thickness of 5 nm or less, a semiconductor substrate growth method.
제1항에 있어서,
상기 Ⅲ-인화계 기판 상에 Ⅲ-비화계 중간층을 형성하는 단계는,
440℃ 내지 460℃의 온도범위에서 수행되는 것을 특징으로 하는, 반도체 기판의 성장 방법.
According to claim 1,
The step of forming a Ⅲ-non-intermediate layer on the Ⅲ- flammable substrate,
Method of growing a semiconductor substrate, characterized in that performed in a temperature range of 440 ℃ to 460 ℃.
제4항에 있어서,
상기 Ⅲ-비화계 중간층 상에 Ⅲ-비화계 에피층을 형성하는 단계는,
480℃ 이상의 온도범위에서 수행되는 것을 특징으로 하는, 반도체 기판의 성장 방법.
According to claim 4,
The step of forming a III-non-fired epi layer on the III-non-fired intermediate layer,
Method of growing a semiconductor substrate, characterized in that carried out in a temperature range of 480 ℃ or more.
제1항에 있어서,
상기 Ⅲ-비화계 중간층은, 분자선 증착법(MBE)을 이용하여 상기 Ⅲ-인화계 기판 상에 형성되는 것을 특징으로 하는, 반도체 기판의 성장 방법.According to claim 1,
The III-non-intermediate layer is formed on the III-phosphide-based substrate using a molecular beam deposition (MBE) method. 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete
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