KR102122037B1 - A packaging method of MEMS device - Google Patents

A packaging method of MEMS device Download PDF

Info

Publication number
KR102122037B1
KR102122037B1 KR1020190103113A KR20190103113A KR102122037B1 KR 102122037 B1 KR102122037 B1 KR 102122037B1 KR 1020190103113 A KR1020190103113 A KR 1020190103113A KR 20190103113 A KR20190103113 A KR 20190103113A KR 102122037 B1 KR102122037 B1 KR 102122037B1
Authority
KR
South Korea
Prior art keywords
wafer
mems
cap
mems device
bonding
Prior art date
Application number
KR1020190103113A
Other languages
Korean (ko)
Inventor
안미숙
김형원
Original Assignee
주식회사 아이디피
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 아이디피 filed Critical 주식회사 아이디피
Priority to KR1020190103113A priority Critical patent/KR102122037B1/en
Application granted granted Critical
Publication of KR102122037B1 publication Critical patent/KR102122037B1/en

Links

Images

Classifications

    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B7/00—Microstructural systems; Auxiliary parts of microstructural devices or systems
    • B81B7/0032—Packages or encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/52—Mounting semiconductor bodies in containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B2207/00—Microstructural systems or auxiliary parts thereof
    • B81B2207/09—Packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/162—Disposition
    • H01L2924/16235—Connecting to a semiconductor or solid-state bodies, i.e. cap-to-chip

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Micromachines (AREA)

Abstract

Provided is a packaging method of a MEMS device. An objective of the present invention is to provide economical packaging method of the MEMS device capable of solving problems of a prior art which has been described. The packaging method of the MEMS device of the present invention includes the following processes of: preparing a MEMS wafer including the MEMS device; providing one or more cap lid to be able to correspond to respective dies constituting the MEMS wafer; aligning the prepared cap lid on each die constituting the MEMS wafer and then bonding them; and manufacturing one or more chip by dicing the MEMS wafer to which the cap lid is bonded.

Description

MEMS 소자의 패키징 방법{A packaging method of MEMS device} Packaging method of MEMS device {A packaging method of MEMS device}

본 발명은 MEMS 소자의 패키징 방법에 관한 것으로, 보다 상세하게는, MEMS 소자가 있는 웨이퍼와 캡 리드(cap lid)를 패키징하는 방법에 관한 것이다. The present invention relates to a method of packaging a MEMS device, and more particularly, to a method of packaging a wafer and a cap lid (cap lid) with a MEMS device.

MEMS(Micro-Electro_Mechanical System)는 초소형 정밀 전자기계 시스템을 말하는 것으로, 반도체 제조공정 등의 일괄 공정을 사용하여 제조된다. 그리고 상기 공정은 수 um크기에서 수 mm 크기 수준의 3차원 구조물을 기판상에 제작할 수 있는 마이크로 공정기술로서, 기판 상에 초소형 정밀 전자 기계 시스템으로 구현되어 외부의 물리적, 화학적, 생물학적 변화를 감지하여 전기 신호로 변화해 주는 장치를 제작가능하게 해 준다. MEMS (Micro-Electro_Mechanical System) refers to an ultra-small precision electromechanical system, and is manufactured using a batch process such as a semiconductor manufacturing process. In addition, the process is a micro process technology capable of manufacturing a three-dimensional structure with a size of several um to several mm on a substrate.It is implemented as an ultra-small precision electromechanical system on a substrate to detect external physical, chemical, and biological changes. It makes it possible to manufacture a device that transforms into an electrical signal.

이러한 일예로, 기계적 움직임이 있게 제작된 3차원 구조물로서 압력센서, 가속도센서, 자이로센서, 음향센서 등과 같은 액츄에이터와, 기계적 움직이없이 제작된 3차원 구조물로서 적외선센서, 자기센서, 유량센서 등과 같은 센서를 들 수 있다. As an example of this, as a 3D structure manufactured with mechanical movement, actuators such as a pressure sensor, an acceleration sensor, a gyro sensor, and an acoustic sensor, and a 3D structure manufactured without mechanical movement, such as an infrared sensor, a magnetic sensor, a flow sensor, etc. A sensor is mentioned.

상기 MEMS 구조물은 반도체 제작공정과 같이 MEMS 공정을 사용하기 ?문에 센서의 감지부를 초소형으로 제작 가능할 뿐 아니라 일괄 공정에 의한 대량 생산이 가능하므로 제조되는 소자의 크기와 단가 및 소비 전력을 크게 낮출 수 있는 장점이 있다. 또한 기계부품, 센서, 전자회로 등을 한 칩에 집적하여 높은 성능과 신뢰도를 얻을 수 있으며, 작은 소자를 이용하여 초미량의 물질을 다루거나 분석할 수 있으며, 나아가 다수의 소자를 함께 집적하여 다중분석 등을 통해 분석 시간을 줄일 수 있는 장점이 있으므로 일찍부터 이에 대한 연구 개발이 계속되어 오고 있는 실정이다. Since the MEMS structure uses a MEMS process, such as a semiconductor manufacturing process, it is possible to manufacture the sensor's sensing unit in a very small size, as well as mass production by a batch process, which can significantly reduce the size, unit cost, and power consumption of the manufactured device. There is an advantage. In addition, high performance and reliability can be obtained by integrating mechanical parts, sensors, and electronic circuits on a single chip, and small elements can be used to handle or analyze very small amounts of materials. Since it has the advantage of reducing the analysis time through analysis, research and development on this has been continued from an early stage.

도 1(a-e)은 웨이퍼 대 웨이퍼 본딩을 하기 위한 일반적인 MEMS 웨이퍼의 희생층과 솔더 하부층 그리고 솔더층을 제조하는 과정을 보이는 공정 개략도이며, 도 2(a-d)는 상기 MEMS 웨이퍼상에 본딩되는 캡 웨이퍼의 일반적인 제작과정을 보이는 공정 개략도이다. Figure 1 (ae) is a process schematic diagram showing a process of manufacturing a sacrificial layer, a solder lower layer and a solder layer of a typical MEMS wafer for wafer-to-wafer bonding, Figure 2 (ad) is a cap wafer bonded on the MEMS wafer It is a process schematic showing the general production process of.

일반적인 MEMS 웨이퍼의 웨이퍼 대 웨이퍼 본딩를 위한 제작과정을 살펴보면, 먼저, 도 1(a)에 나타난 바와 같이, MEMS 소자(11)을 갖는 웨이퍼(10)의 표면에 희생층(13)을 형성한다. 상기 희생층은 SiO2, polyimdie, Si 등의 물질을 사용한다. 이어, 도 1(b)와 같이, 접합 솔더의 형성을 위해 상기 형성된 희생층의 일부를 사진-식각 방법을 이용하여 식각한다. 식각하는 방법은 RIE 법이나 ICP-RIE법을 사용할 수 있다. 그리고, 도 1(c)와 같이, 상기 접합 솔더의 형성을 위해 희생층이 식각된 웨이퍼의 상부에 photo-lithography, sputtering, E-beam evaporator, etching, lift-off 와 같은 반도체 공정 방법을 이용하여 확산방지층(15)과 젖음층(17)를 형성한다. 후속하여, 도 1(d)와 같이, photo-lithigraphy, lift-off 등 잘 알려진 방법을 이용하여 상기 젖음층(15)을 따라 솔더층(19)을 형성하고, 마지막으로, 도 1(e)와 같이, 상기 희생층(13)을 제거함으로써 웨이퍼레벨 패키징에 이용되는 하부 웨이퍼를 제조한다. 희생층의 제조 방법은 희생층 물질에 따라 microwave plasma(polyimide)나 HF vapor(SiO2)를 사용하는 건식법과 약 80도 정도의 KOH, TMAH와 같은 염기성 용액(Si)이나 HF, BOE와 같은 산성 용액(SiO2, Si)을 사용할 수 있다.Looking at the manufacturing process for wafer-to-wafer bonding of a typical MEMS wafer, first, as shown in FIG. 1(a), a sacrificial layer 13 is formed on the surface of the wafer 10 having the MEMS device 11. The sacrificial layer is made of a material such as SiO2, polyimdie, Si. Subsequently, as shown in FIG. 1(b), a part of the formed sacrificial layer is etched using a photo-etching method to form a bonding solder. As the etching method, the RIE method or the ICP-RIE method can be used. And, as shown in Figure 1 (c), for the formation of the bonding solder using a semiconductor process method such as photo-lithography, sputtering, E-beam evaporator, etching, lift-off on the top of the wafer with the sacrificial layer etched A diffusion barrier layer 15 and a wetting layer 17 are formed. Subsequently, as shown in FIG. 1(d), a solder layer 19 is formed along the wetting layer 15 using a well-known method such as photo-lithigraphy, lift-off, and finally, FIG. 1(e). As described above, the lower wafer used for wafer level packaging is manufactured by removing the sacrificial layer 13. The method of manufacturing the sacrificial layer is a dry method using microwave plasma (polyimide) or HF vapor (SiO2) depending on the sacrificial layer material, and a basic solution (Si) such as KOH and TMAH at about 80 degrees, or an acidic solution such as HF or BOE (SiO2, Si) can be used.

한편 일반적인 캡 웨이퍼 제작과정을 살펴보면, 먼저 도 2(a)와 같이, Cap(캡)용 웨이퍼(SOI, SI, Glass등:20)를 준비한 후, 도 2(b)와 같이, 벌크 에칭을 통하여 상기 캡 웨이퍼(20)의 표면에 캐비티(cavity: 21)를 형성한다. 이어, 도 2(c)와 같이, 상기 캐비티(11)에 의해 형성된 패턴(23) 상에 잘 알려진 방법을 이용하여 확산방지막(25)과 젖음층(27)를 형성한다. 후속하여, 도 2(d)와 같이, 진공이 필요한 경우 상기 캐비티(21)내에 게터(29)를 형성함으로써 웨이퍼레벨 패키징에 이용될 캡 웨이퍼를 제조한다. On the other hand, looking at the general cap wafer manufacturing process, first, as shown in Figure 2 (a), Cap (cap) for preparing a wafer (SOI, SI, Glass, etc.: 20), as shown in Figure 2 (b), through bulk etching A cavity 21 is formed on the surface of the cap wafer 20. Subsequently, as shown in FIG. 2( c), the diffusion barrier layer 25 and the wet layer 27 are formed on the pattern 23 formed by the cavity 11 using a well-known method. Subsequently, as shown in FIG. 2(d), a cap wafer to be used for wafer level packaging is manufactured by forming a getter 29 in the cavity 21 when vacuum is required.

도 3(a-c)은 종래 일반적인 웨이퍼 대 웨이퍼 본딩 공정을 나타내는 공정 개략도이다. 도 3(a)와 같이, 상기와 같이 제작된 하부 MEMS 웨이퍼(10)상에 캡 웨이퍼(20)을 정열하여 적치한 후, 접합 솔더의 특성에 따른 열과 압력을 가하여 상하부 웨이퍼를 접합시킨다. 이어, 도 3(b)와 같이, MEMS 웨이퍼의 전극을 개방하기 위해, Partial dicing(파셜 다이싱)을 실시하며, 후속하여, 도 3(c)와 풀 다이싱(full dicing)하여 개별화된 칩을 얻는다. 3(a-c) is a process schematic diagram showing a conventional general wafer-to-wafer bonding process. 3(a), the cap wafer 20 is aligned and placed on the lower MEMS wafer 10 fabricated as described above, and then the upper and lower wafers are bonded by applying heat and pressure according to the characteristics of the bonding solder. Subsequently, as shown in FIG. 3(b), in order to open the electrodes of the MEMS wafer, partial dicing is performed, followed by full dicing with FIG. 3(c) to individualize the chips. Get

그런데 이러한 웨이퍼 대 웨이퍼 본딩 공정을 수행할 경우, 다음과 같은 문제가 있다. 첫째 도 4와 같이, 하부 MEMS 웨이퍼와 상부 캡 웨이퍼 간에 mis-align이 발생할 우려가 있으며, 이는 그림과 같이, 상기 캡 웨이퍼가 접합시 웨이퍼 자체의 스트레스로 인행 발행하는 상/하방의 어느 방향으로든지 휘는 벤딩현상이 발생함에 따른 결과이다. 둘째, 상기 하부 MEMS 웨이퍼와 캡 웨이퍼를 접합한 후, MEMS 웨이퍼의 전극을 오픈하기 위해 Partial dicing(파셜 다이싱)을 실시하는데, 이때, 상기 캡 웨이퍼의 warpage(벤딩) 등으로 인해 블레이드(blade)의 높이 공차의 제어가 어려워 하부 MEMS 웨이퍼에 손상을 줄 우려가 있다. 셋째, 상기 warpage를 갖는 캡 웨이퍼를 MEMS 웨이퍼상에서 가압하여 접합할 때, 고압을 필요로 하므로 이로 인해 하부 MEMS 웨이퍼에 손상이 유발되는 등의 문제가 발생할 수 있다.However, when performing such a wafer-to-wafer bonding process, there are the following problems. First, as shown in FIG. 4, there is a possibility that mis-alignment may occur between the lower MEMS wafer and the upper cap wafer, and as shown in the figure, the cap wafer is bent in any direction of up/down which is issued by stress of the wafer itself when bonding. This is the result of the bending phenomenon. Second, after bonding the lower MEMS wafer and the cap wafer, a partial dicing is performed to open the electrodes of the MEMS wafer. At this time, a blade is caused by warpage (bending) of the cap wafer, etc. It is difficult to control the height tolerance of and may damage the lower MEMS wafer. Third, when the cap wafer having the warpage is pressed and bonded on the MEMS wafer, high pressure is required, which may cause problems such as damage to the lower MEMS wafer.

대한민국 등록특허 KR10-1588642호공보Republic of Korea Patent Registration No. KR10-1588642

따라서 본 발명은 상술한 종래기술의 문제점을 해결할 수 경제성 있는 MEMS 소자의 패키징 방법을 제공함을 그 목적으로 한다. Accordingly, an object of the present invention is to provide an economical MEMS device packaging method capable of solving the above-described problems of the prior art.

또한 본 발명에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들에 한정되지 않으며, 언급하지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다In addition, the technical problems to be achieved in the present invention are not limited to the technical problems mentioned above, and other technical problems not mentioned are clearly understood by those skilled in the art from the following description. Could be

본 발명의 일측면은, One aspect of the present invention,

MEMS 소자를 포함하는 MEMS 웨이퍼를 마련하는 공정;Providing a MEMS wafer including a MEMS device;

상기 MEMS 웨이퍼를 구성하는 각각의 다이(Die)에 대응할 수 있도록 하나 이상의 캡 리드(cap lid)를 마련하는 공정;Providing at least one cap lid so as to correspond to each die constituting the MEMS wafer;

상기 MEMS 웨이퍼를 구성하는 각각의 다이 상에 상기 마련된 캡 리드를 정렬한 후, 이를 접합시키는 공정; 및 Aligning the prepared cap leads on each die constituting the MEMS wafer, and then bonding the cap leads; And

상기 캡 리드가 접합된 MEMS 웨이퍼를 다이싱(Dicing)함으로써 하나 이상의 칩(Chip)을 제작하는 공정;을 포함하는 MEMS 소자의 웨이퍼 대 다이 본딩을 이용한 MEMS 소자의 패키징 방법에 관한 것이다. It relates to a method of packaging a MEMS device using a wafer-to-die bonding of a MEMS device comprising; dicing (Dicing) the MEMS wafer to which the cap lead is bonded.

상기 MEMS 웨이퍼는 MEMS 소자 주변을 따라 소정의 패턴으로 형성된 젖음층과, 상기 젖음층을 따라 그 상부에 형성된 솔더층을 포함할 수 있다. The MEMS wafer may include a wetting layer formed in a predetermined pattern along the periphery of the MEMS device and a solder layer formed thereon along the wetting layer.

상기 MEMS 웨이퍼는 상기 젖음층의 하부에 형성된 확산방지층을 추가로 포함할 수 있다. The MEMS wafer may further include an anti-diffusion layer formed under the wet layer.

상기 캡 리드는 캐비티를 포함하며, 상기 캐비티의 외주를 따라 소정의 패턴으로 형성된 젖음층과 그 젖음층을 따라 상부에 형성된 솔더층을 포함할 수도 있다. The cap lead includes a cavity, and may include a wetting layer formed in a predetermined pattern along the circumference of the cavity and a solder layer formed on the top along the wetting layer.

상기 젖음층의 하부에는 확산방지층이 형성될 수 있다. A diffusion barrier layer may be formed under the wet layer.

상기 다이 중 하나 이상이 불량일 경우, 그에 대응하는 캡 리드를 다이상에 접합시키지 않을 수도 있다. If one or more of the dies is defective, the corresponding cap lead may not be bonded onto the die.

상기와 같은 구성의 본 발명에 따르면, 종래 캡 웨이퍼의 warpage(벤딩) 등으로 야기되던 하부 MEMS 웨이퍼와 상부 캡 웨이퍼 간에 mis-align 발생 우려를 원천적으로 해소할 수 있다.According to the present invention having the above configuration, it is possible to fundamentally eliminate the possibility of mis-alignment between the lower MEMS wafer and the upper cap wafer caused by warpage (bending) of the conventional cap wafer.

또한 종래기술과 달리, 상기 하부 MEMS 웨이퍼와 캡 웨이퍼를 접합한 후, MEMS 웨이퍼의 I/O 전극을 오픈하기 위한 Partial dicing(파셜 다이싱)이 불필요하므로 Partial dicing에 기인한 하부 MEMS 웨이퍼에 손상을 줄 우려가 없으며, 아울러, 접합에 따라 하부 MEMS 웨이퍼에 크렉이 발생하는 문제도 원천적으로 해소할 수 있다. In addition, unlike the prior art, after bonding the lower MEMS wafer and the cap wafer, since partial dicing for opening the I/O electrode of the MEMS wafer is unnecessary, damage to the lower MEMS wafer due to partial dicing is not required. There is no fear to give, and the problem of cracking in the lower MEMS wafer due to bonding can be fundamentally solved.

나아가, 종래에는 MEMS 웨이퍼와 캡 웨이퍼간의 접합을 위해, 캡 웨이퍼는 MEMS 웨이퍼의 Layout에 의해 제한을 받아 캡 웨이퍼의 이용 효율이 저하되는 문제가 있지만, 본 발명에서는 MEMS 웨이퍼와 캡 웨이퍼의 Layout이 동일할 필요가 없으므로 1장의 캡 웨이퍼에서 보다 많은 캡 리더를 제작할 수 있는 잇점이 있다. Further, in the related art, for the connection between the MEMS wafer and the cap wafer, the cap wafer is limited by the layout of the MEMS wafer, and thus the efficiency of use of the cap wafer is deteriorated. Since there is no need to do this, there is an advantage that more cap readers can be produced from one cap wafer.

더욱이, 본 발명에서는 하부 칩이 불량일 경우, 그에 대응하는 캡 리드를 접합하지 않을 수 있으므로 보다 경제적이다. Moreover, in the present invention, when the lower chip is defective, it is more economical because the corresponding cap lead may not be joined.

도 1(a-e)은 일반적인 MEMS 웨이퍼를 제조하는 과정을 보이는 공정 개략도이다.
도 2(a-d)는 MEMS 웨이퍼상에서 패키징되는 캡 웨이퍼의 일반적인 제작 과정을 보이는 공정 개략도이다.
도 3(a-c)은 종래 일반적인 웨이퍼 대 웨이퍼 본딩 공정을 나타내는 공정 개략도이다.
도 4는 일반적인 웨이퍼 대 웨이퍼 본딩 공정 시 야기되는 mis-align을 나타낸 그림이다.
도 5(a-d)는 본 발명의 일실시예에 따른 웨이퍼 대 다이 본딩을 나타내는 공정 개략도이다.
도 6은 본 발명의 일실시예에 따른 켑 리드(cap lid)를 제작하는 과정을 보아는 공정 개략도이다.
도 7(a-b)는 본 발명에 따른 칩 대 웨이퍼 접합의 경우(도 7b)가, 종래 웨이퍼 웨이퍼 접합 경우(도 7a) 대비 캡 웨이퍼의 생산성 또는 경제성이 우수함을 보이는 그림이다. Figure 1 (ae) is a process schematic diagram showing the process of manufacturing a typical MEMS wafer.
2(ad) is a process schematic diagram showing a general manufacturing process of a cap wafer packaged on a MEMS wafer.
3(ac) is a process schematic diagram showing a conventional general wafer-to-wafer bonding process.
4 is a diagram showing mis-align caused in a typical wafer-to-wafer bonding process.
5(ad) is a process schematic diagram showing wafer-to-die bonding according to an embodiment of the present invention.
6 is a process schematic view showing a process of manufacturing a cap lid according to an embodiment of the present invention.
Figure 7 (ab) is a chip-to-wafer bonding according to the present invention (Fig. 7b), a conventional wafer wafer bonding case (Fig. 7a) is a picture showing that the productivity or economic efficiency of the cap wafer.

이하, 본 발명을 설명한다.Hereinafter, the present invention will be described.

본 발명자들은 종래 일반적인 웨이퍼 대 웨이퍼 본딩에서 Partial dicing이나 캡 웨이퍼의 warpage에 따른 문제점을 해소하기 위하여 연구를 거듭하였으며, 그 결과, 캡 웨이퍼를 하부 MEMS 웨이퍼의 다이에 대응될 수 있도록 다수의 캡 리드(Cap lid)로 제작하여, 이를 MEMS 웨이퍼에 접착시킴으로써 전술한 문제점을 해소할 수 있음을 확인하고 본 발명을 제시한다.The present inventors have repeatedly studied in order to solve the problems associated with partial dicing or warpage of cap wafers in conventional wafer-to-wafer bonding, and as a result, a number of cap leads (so that the cap wafer can correspond to the die of the lower MEMS wafer) Cap lid), it is confirmed that the above-mentioned problems can be solved by adhering it to a MEMS wafer, and the present invention is presented.

이에 따른 본 발명의 패키징 방법은, MEMS 소자를 포함하는 MEMS 웨이퍼를 마련하는 공정; 상기 MEMS 웨이퍼를 구성하는 각각의 다이(Die)에 대응할 수 있도록 하나 이상의 캡 리드(cap lid)를 마련하는 공정; 상기 MEMS 웨이퍼를 구성하는 각각의 다이 상에 상기 마련된 캡 리드를 정렬한 후, 이를 접합시키는 공정; 및 상기 캡 리드가 접합된 MEMS 웨이퍼를 다이싱(Dicing)함으로써 하나 이상의 칩(Chip)을 제작하는 공정;을 포함한다. Accordingly, the packaging method of the present invention includes the steps of providing a MEMS wafer including a MEMS device; Providing at least one cap lid so as to correspond to each die constituting the MEMS wafer; Aligning the prepared cap leads on each die constituting the MEMS wafer, and then bonding the cap leads; And a process of manufacturing one or more chips by dicing the MEMS wafer to which the cap lead is bonded.

이하, 첨부도면을 참조하여 본 발명을 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

도 5(a-d)는 본 발명의 일실시예에 따른 패키징 공정을 나타내는 공정 개략도이다.Figure 5 (a-d) is a process schematic diagram showing a packaging process according to an embodiment of the present invention.

도 5(a)에 나타난 바와 같이, 본 발명에서는 먼저, MEMS 소자(110)을 갖는 MEMS 웨이퍼를 마련한다. 5(a), in the present invention, first, a MEMS wafer having the MEMS device 110 is prepared.

본 발명에서 상기 MEMS 소자를 제조하는 구체적인 방법에 제한되지 않으며, 예컨대 잘 알려진 사진식각공정을 이용하여 제조될 수도 있다. The present invention is not limited to a specific method of manufacturing the MEMS device, and may be manufactured using, for example, a well-known photolithography process.

또한 상기 MEMS 웨이퍼는 MEMS 소자 주변을 따라 소정의 패턴으로 형성된 젖음층(150)을 포함할 수 있으며, 상기 젖음층(150)을 따라 그 상부에 형성된 솔더층(170)을 포함할 수 있다. 그리고 상기 MEMS 웨퍼는 상기 젖음층(150)의 하부에 형성된 확산방지층(130)을 포함할 수 있다. In addition, the MEMS wafer may include a wetting layer 150 formed in a predetermined pattern along the periphery of the MEMS device, and may include a solder layer 170 formed thereon along the wetting layer 150. In addition, the MEMS wafer may include a diffusion barrier layer 130 formed under the wet layer 150.

나아가, 상기 본 발명에서는 상기 MEMS 웨이퍼의 외주를 따라 패턴으로 형성된 전극 패드(190)을 포함할 수 있으며, 이는 외부의 신호 전극과 전기적으로 연결되도록 구성되어 있다. Furthermore, in the present invention, it may include an electrode pad 190 formed in a pattern along the outer periphery of the MEMS wafer, which is configured to be electrically connected to an external signal electrode.

다음으로, 본 발명에서는 도 5(b)와 같이, 상기 MEMS 웨이퍼를 구성하는 각각의 다이(Die:100'))에 대응할 수 있도록 하나 이상의 캡 리드(cap lid:200')를 마련하다. 한편 본 발명에서 상기 캡 리드(200')는 캐비티(210)를 포함하며, 상기 캐비티의 외주(230)따라 소정의 패턴으로 형성된 젖음층(270)과 그 젖음층(270)을 따라 상부에 형성된 솔더층을 포함할 수도 있다. 그리고 상기 젖음층(270)의 하부에는 확산방지층(250)이 형성될 수도 있다. Next, in the present invention, as shown in FIG. 5(b), one or more cap lids (200') are provided to correspond to each die (Die: 100') constituting the MEMS wafer. On the other hand, in the present invention, the cap lid 200' includes a cavity 210, and is formed on the wetting layer 270 formed in a predetermined pattern along the outer circumference 230 of the cavity and on the top along the wetting layer 270. It may also include a solder layer. In addition, a diffusion barrier layer 250 may be formed under the wetting layer 270.

즉, 본 발명에서는 패키징을 위하여 상부 캡 웨이퍼로서 다수의 개별화된 캡 리드(200')를 이용함을 특징으로 하며, 이러한 캡 리드(200')는 MEMS 웨이퍼를 구성하는 개개의 다이(100')와 대응될 수 있도록 마련된다. 이에 띠라, 본 발명에서는 상기 다이(100')중 하나 이상이 불량일 경우, 그에 대응하는 캡 리드(200')는 따로 준비할 필요가 없으며, 이에 따라, 전체적으로 소요되는 캡 리드의 양을 줄일 수 있어 경제적인 장점이 있다. That is, the present invention is characterized by using a plurality of individualized cap leads 200' as an upper cap wafer for packaging, and these cap leads 200' are provided with individual dies 100' constituting a MEMS wafer. It is prepared to respond. Accordingly, in the present invention, when one or more of the die 100' is defective, the corresponding cap lead 200' does not need to be prepared separately, and accordingly, the overall amount of cap lead required can be reduced. There is an economic advantage.

한편, 본 발명에서 전술한 캡 웨이퍼로부터 캡 리드(200')를 제작하는 공정의 일례가 도 6(a-d)에 나타나 있다. 도 6(a-b)에 나타난 바와 같이, 본 발명에서는 먼저 SOI, Si, Glass등으로 이루어진 캡 웨이퍼(200)를 마련한 후, 그 표면을 소정의 패턴으로 벌크 에칭함으로서 캐비티(210)를 형성한다. 이어, 도 6(c)와 같이, 상기 캐비티(210) 주변의 패턴(230)상에 젖음층(270)을 형성하며, 상기 젖음층(270)의 하부에는 확산방지층(250)을 형성할 수 있다. 그리고 필요에 따라, 도 6(c)와 같이, 상기 캐비티(210)의 내면에 게터(290)을 형성할 수도 있다. 나아가, MEMS 소자가 적외선 센서의 경우 도시되지 않은 적외선 필터를 형성할 수도 있다. 마지막으로, 본 발명에서는 제작된 캡 웨이퍼를, 도 6(d)와 같이, 다이싱함으로써 복수개의 캡 리드(200')을 제작할 수 있는 것이다. Meanwhile, an example of a process for manufacturing the cap lead 200' from the cap wafer described above in the present invention is shown in FIG. 6(a-d). As shown in FIG. 6 (a-b), in the present invention, first, a cap wafer 200 made of SOI, Si, Glass, etc. is prepared, and then the cavity 210 is formed by bulk etching the surface in a predetermined pattern. Subsequently, as shown in FIG. 6( c), a wetting layer 270 is formed on the pattern 230 around the cavity 210, and a diffusion barrier layer 250 can be formed below the wetting layer 270. have. And, if necessary, as shown in Figure 6 (c), it is also possible to form a getter 290 on the inner surface of the cavity 210. Furthermore, the MEMS device may form an infrared filter (not shown) in the case of an infrared sensor. Finally, in the present invention, a plurality of cap leads 200' can be manufactured by dicing the produced cap wafer as shown in FIG. 6(d).

이어, 본 발명에서는 도 5(c)와 같이, 상기 MEMS 웨이퍼를 구성하는 각각의 다이(100') 상에 상기 마련된 캡 리드(200')를 정렬한 후, 이를 접합시킨다. 이때, 본 발명에서는 캡 웨이퍼가 아니라 캡 리드(200')를 대응하는 MEMS 웨이퍼의 다이(100')에 접착시킴으로써 MEMS 웨이퍼의 전극패턴(190)은 오픈된 상태가 유지된다. 따라서 종래기술과 달리 전극 패턴의 오픈하기 위해 Partial dicing을 할 필요가 없다. 그러므로 전술한 바와 같이, 웨이퍼레벨 패키징공정에서 Partial dicing을 이용함에 따른 제반 문제점을 원천적으로 해소할 수 있는 장점이 있다. Subsequently, in the present invention, as shown in FIG. 5(c), after the prepared cap leads 200' are aligned on each die 100' constituting the MEMS wafer, they are bonded. At this time, in the present invention, the electrode pattern 190 of the MEMS wafer is kept open by bonding the cap lead 200' to the die 100' of the corresponding MEMS wafer, not the cap wafer. Therefore, unlike the prior art, there is no need to perform partial dicing to open the electrode pattern. Therefore, as described above, there is an advantage that can fundamentally solve the problems associated with the use of partial dicing in the wafer-level packaging process.

한편 일반적으로 MEMS 센서는 센서별로 패키지 내부의 요구 환경이 달라질 수 있다. 특히, 어떤 센서들은 진공분위기나 특정 가스분위기의 환경을 요구하며, 이러한 센서들의 경우 MEMS 웨이퍼와 캡 웨이퍼 혹은 캡 리드의 접합 전에 잘 알려진 전처리 절차(표면처리, outgassing, getter activation 등)를 행한 후 전술한 접합공정을 실시함이 바람직하다. On the other hand, in general, MEMS sensors may vary in the required environment inside the package for each sensor. In particular, some sensors require an environment of a vacuum atmosphere or a specific gas atmosphere. For these sensors, a well-known pre-treatment procedure (surface treatment, outgassing, getter activation, etc.) is performed prior to bonding the MEMS wafer to the cap wafer or cap lid. It is preferred to perform one bonding process.

후속하여, 본 발명에서는 도 5(d)와 같이, 상기 캡 리드(200')가 접합된 MEMS 웨이퍼를 다이싱(Dicing)함으써 하나 이상의 칩(Chip)을 제작한다. Subsequently, in the present invention, as shown in FIG. 5(d), one or more chips are fabricated by dicing a MEMS wafer to which the cap lead 200' is bonded.

이와 같이, 개별화된 칩을 제작함으로써, 종래 캡 웨이퍼의 warpage(벤딩) 등으로 야기되던 하부 MEMS 웨이퍼와 상부 캡 웨이퍼 간에 mis-align 발생 우려를 원천적으로 해소할 수 있다. 또한 종래 Partial dicing에 기인한 하부 MEMS 웨이퍼에 손상을 줄 우려가 없으며, 아울러, 접합에 따라 하부 MEMS 웨이퍼에 크렉이 발생하는 문제도 원천적으로 해소할 수 있다. In this way, by fabricating the individualized chip, the risk of mis-alignment between the lower MEMS wafer and the upper cap wafer caused by warpage (bending) of the conventional cap wafer can be fundamentally eliminated. In addition, there is no fear of damaging the lower MEMS wafer due to the conventional partial dicing, and also the problem of cracking in the lower MEMS wafer due to bonding can be fundamentally solved.

나아가, 도 7(a)에 나타난 바와 같이, 종래 MEMS 웨이퍼와 캡 웨이퍼간의 접합을 위해, 캡 웨이퍼는 MEMS 웨이퍼의 Layout에 의해 제한을 받아 캡 웨이퍼의 이용 효율이 저하되는 문제가 있었지만, 도 7(b)와 같이, 본 발명에서는 MEMS 웨이퍼와 캡 웨이퍼의 Layout이 동일할 필요가 없으므로 1장의 캡 웨이퍼에서 보다 많은 캡 리드를 제작할 수 있다.Furthermore, as shown in Fig. 7(a), for the connection between the conventional MEMS wafer and the cap wafer, the cap wafer was restricted by the layout of the MEMS wafer, and there was a problem that the utilization efficiency of the cap wafer was lowered. As in b), in the present invention, since the layout of the MEMS wafer and the cap wafer need not be the same, more cap leads can be produced from one cap wafer.

이상에서 설명한 바와 같이, 본 발명의 상세한 설명에서는 본 발명의 바람직한 실시 예에 관하여 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 범주에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 따라서 본 발명의 권리 범위는 설명된 실시 예에 국한되어 정해져서는 안 되며, 후술하는 청구범위뿐만 아니라, 이와 균등한 것들에 의해 정해져야 한다.As described above, in the detailed description of the present invention, the preferred embodiments of the present invention have been described, but those skilled in the art to which the present invention pertains have various modifications within the limits without departing from the scope of the present invention. Of course this is possible. Therefore, the scope of rights of the present invention should not be limited to the described embodiments, but should be defined by the equivalents as well as the claims described later.

Claims (6)

MEMS 소자를 포함하는 MEMS 웨이퍼를 마련하는 공정;
상기 MEMS 웨이퍼를 구성하는 각각의 다이(Die)에 대응할 수 있도록 하나 이상의 캡 리드(cap lid)를 마련하는 공정;
상기 MEMS 웨이퍼를 구성하는 각각의 다이 상에 상기 마련된 캡 리드를 정렬한 후, 이를 접합시키는 공정; 및
상기 캡 리드가 접합된 MEMS 웨이퍼를 다이싱(Dicing)함으로써 하나 이상의 칩(Chip)을 제작하는 공정;을 포함하는 MEMS 소자의 웨이퍼 대 다이 본딩을 이용한 MEMS 소자의 패키징 방법.
Providing a MEMS wafer including a MEMS device;
Providing at least one cap lid so as to correspond to each die constituting the MEMS wafer;
Aligning the prepared cap leads on each die constituting the MEMS wafer, and then bonding the cap leads; And
A process of manufacturing one or more chips by dicing a MEMS wafer to which the cap lead is bonded; a method of packaging a MEMS device using wafer-to-die bonding of a MEMS device.
제 1항에 있어서, 상기 MEMS 웨이퍼는 MEMS 소자 주변을 따라 소정의 패턴으로 형성된 젖음층과, 상기 젖음층을 따라 그 상부에 형성된 솔더층을 포함하는 것을 특징으로 하는 MEMS 소자의 웨이퍼 대 다이 본딩을 이용한 MEMS 소자의 패키징 방법.
The MEMS wafer according to claim 1, wherein the MEMS wafer includes a wetting layer formed in a predetermined pattern along the periphery of the MEMS device and a solder layer formed thereon along the wetting layer. MEMS device packaging method used.
제 2항에 있어서, 상기 MEMS 웨이퍼는 상기 젖음층의 하부에 형성된 확산방지층을 추가로 포함하는 것을 특징으로 하는 MEMS 소자의 웨이퍼 대 다이 본딩을 이용한 MEMS 소자의 패키징 방법.
3. The method of claim 2, wherein the MEMS wafer further comprises a diffusion barrier layer formed under the wet layer.
제 1항에 있어서, 상기 캡 리드는 캐비티를 포함하며, 상기 캐비티의 외주를 따라 소정의 패턴으로 형성된 젖음층과 그 젖음층을 따라 상부에 형성된 솔더층을 포함하는 것을 MEMS 소자의 웨이퍼 대 다이 본딩을 이용한 MEMS 소자의 패키징 방법.
The wafer-to-die bonding of the MEMS device according to claim 1, wherein the cap lead includes a cavity, and includes a wetting layer formed in a predetermined pattern along the circumference of the cavity and a solder layer formed on the top along the wetting layer. MEMS device packaging method using.
제 4항에 있어서, 상기 젖음층의 하부에는 확산방지층이 형성되어 있는 것을 특징으로 하는 MEMS 소자의 웨이퍼 대 다이 본딩을 이용한 MEMS 소자의 패키징 방법.
The method of packaging a MEMS device using wafer-to-die bonding of a MEMS device according to claim 4, wherein a diffusion barrier layer is formed under the wet layer.
제 1항에 있어서, 상기 다이 중 하나 이상이 불량일 경우, 그에 대응하는 캡 리드를 다이상에 접합시키지 않는 것을 특징으로 하는 MEMS 소자의 웨이퍼 대 다이 본딩을 이용한 MEMS 소자의 패키징 방법.
The method of claim 1, wherein, when one or more of the dies is defective, a cap lead corresponding thereto is not bonded to the die, MEMS device packaging method using wafer-to-die bonding of the MEMS device.
KR1020190103113A 2019-08-22 2019-08-22 A packaging method of MEMS device KR102122037B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020190103113A KR102122037B1 (en) 2019-08-22 2019-08-22 A packaging method of MEMS device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190103113A KR102122037B1 (en) 2019-08-22 2019-08-22 A packaging method of MEMS device

Publications (1)

Publication Number Publication Date
KR102122037B1 true KR102122037B1 (en) 2020-06-11

Family

ID=71070594

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190103113A KR102122037B1 (en) 2019-08-22 2019-08-22 A packaging method of MEMS device

Country Status (1)

Country Link
KR (1) KR102122037B1 (en)

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030214007A1 (en) * 2002-05-17 2003-11-20 Advanced Semiconductor Engineering, Inc. Wafer-level package with bump and method for manufacturing the same
JP2007123371A (en) * 2005-10-26 2007-05-17 Kyocera Corp Electronic device in multiple pattern and its manufacturing method
KR20110103832A (en) * 2010-03-15 2011-09-21 오므론 가부시키가이샤 Electrode structure and pacakage for microdevice provided with the same
KR20130051800A (en) * 2011-11-10 2013-05-21 (주)유우일렉트로닉스 Mems sensor pakiging and the method
KR20140101597A (en) * 2013-02-12 2014-08-20 한국과학기술원 MEMS package having capping member having different thickness, MEMS package having the same, MEMS wafer level package having the same, and method of manufacturing the same
KR101588642B1 (en) 2014-05-12 2016-01-27 (주)유우일렉트로닉스 Method for manufacturing wafer Level Packaging Device
KR20160051145A (en) * 2014-10-31 2016-05-11 삼성전기주식회사 Sensor package and manufacturing method thereof
JP6469327B1 (en) * 2017-06-08 2019-02-13 北陸電気工業株式会社 Sensor device and manufacturing method thereof

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030214007A1 (en) * 2002-05-17 2003-11-20 Advanced Semiconductor Engineering, Inc. Wafer-level package with bump and method for manufacturing the same
JP2007123371A (en) * 2005-10-26 2007-05-17 Kyocera Corp Electronic device in multiple pattern and its manufacturing method
KR20110103832A (en) * 2010-03-15 2011-09-21 오므론 가부시키가이샤 Electrode structure and pacakage for microdevice provided with the same
KR20130051800A (en) * 2011-11-10 2013-05-21 (주)유우일렉트로닉스 Mems sensor pakiging and the method
KR20140101597A (en) * 2013-02-12 2014-08-20 한국과학기술원 MEMS package having capping member having different thickness, MEMS package having the same, MEMS wafer level package having the same, and method of manufacturing the same
KR101588642B1 (en) 2014-05-12 2016-01-27 (주)유우일렉트로닉스 Method for manufacturing wafer Level Packaging Device
KR20160051145A (en) * 2014-10-31 2016-05-11 삼성전기주식회사 Sensor package and manufacturing method thereof
JP6469327B1 (en) * 2017-06-08 2019-02-13 北陸電気工業株式会社 Sensor device and manufacturing method thereof

Similar Documents

Publication Publication Date Title
US10041847B2 (en) Various stress free sensor packages using wafer level supporting die and air gap technique
US6448109B1 (en) Wafer level method of capping multiple MEMS elements
US7402905B2 (en) Methods of fabrication of wafer-level vacuum packaged devices
US8748998B2 (en) Sensor module
KR101548384B1 (en) Encapsulation module method for production and use thereof
US8633048B2 (en) Method for fabricating package structure having MEMS elements
CN109553065B (en) MEMS device and packaging method of MEMS
US7772026B2 (en) MEMS device package and method for manufacturing the same
US20160002026A1 (en) Methods and devices for microelectromechanical pressure sensors
US20120292722A1 (en) Package structure having mems elements and fabrication method thereof
US8309388B2 (en) MEMS package having formed metal lid
KR20140033211A (en) Process for a sealed mems device with a portion exposed to the environment
JP2001068580A (en) Method for manufacturing wafer package
JP5610177B2 (en) Functional device and manufacturing method thereof
US20150344299A1 (en) Fabrication method of wafer level package having a pressure sensor
US20150162264A1 (en) Package structure and fabrication method thereof
CN108083224B (en) MEMS component with low-resistance wiring and method for producing such a MEMS component
JP2006247833A (en) Mems element package and its manufacturing method
US9073750B2 (en) Manufacturing method of micro-electro-mechanical system device and micro-electro-mechanical system device made thereby
CN110073191B (en) Pressure sensor arrangement and method for producing a pressure sensor arrangement
KR102122037B1 (en) A packaging method of MEMS device
US20150291414A1 (en) Mems device having conductive microstructures laterally surrounded by oxide material
KR101753087B1 (en) A microelectromechanical device and a method of manufacturing
KR100636823B1 (en) Mems devices package and method for manufacturing thereof
JP2014205235A (en) Functional device

Legal Events

Date Code Title Description
E701 Decision to grant or registration of patent right
GRNT Written decision to grant