KR102120480B1

KR102120480B1 - Apparatus and circuit for processing carrier aggregation

Info

Publication number: KR102120480B1
Application number: KR1020200017830A
Authority: KR
Inventors: 도주현; 김인형
Original assignee: 삼성전자주식회사
Priority date: 2020-02-13
Filing date: 2020-02-13
Publication date: 2020-06-08
Also published as: KR20200018800A

Abstract

본 발명은 캐리어 어그리게이션(Carrier Aggregation: CA) 처리 회로에 있어서, 해당 컴포넌트 캐리어(Component Carrier: CC)에 대한 주파수 오프셋(offset)을 추정하고, 상기 추정된 주파수 오프셋을 보상하는, 다수개의 CC 처리부들과, 상기 다수개의 CC 처리부들 각각에서 출력한 주파수 오프셋들 중 하나인 기준 주파수 오프셋을 사용하여 기준 클럭(clock)을 생성하는 기준 클럭 생성기와, 상기 기준 클럭에 상응하게 해당 CC에 대한 수신 캐리어 주파수를 생성하는, 다수개의 수신 위상 고정 루프(phase lock loop: PLL) 유닛들과, 상기 기준 클럭에 상응하게 해당 CC에 대한 송신 캐리어 주파수를 생성하는, 다수개의 송신 PLL 유닛들을 포함한다. The present invention is a carrier aggregation (Carrier Aggregation: CA) in the processing circuit, the component carrier (Component Carrier: CC) to estimate the frequency offset (offset), to compensate for the estimated frequency offset, multiple CC A reference clock generator that generates a reference clock by using a reference frequency offset that is one of the frequency offsets output from each of the processor and each of the plurality of CC processors, and a reference clock corresponding to the reference clock It includes a plurality of receive phase lock loop (PLL) units for generating a carrier frequency, and a plurality of transmit PLL units for generating a transmit carrier frequency for a corresponding CC corresponding to the reference clock.

Description

Carrier aggregation processing apparatus and circuit {APPARATUS AND CIRCUIT FOR PROCESSING CARRIER AGGREGATION}

본 발명은 캐리어 어그리게이션(Carrier Aggregation: CA, 이하 "CA"라 칭하기로 한다) 처리 장치와 회로에 관한 것으로서, 특히 무선 통신 시스템에서 기준 컴포넌트 캐리어(Component Carrier: CC, 이하 "CC"라 칭하기로 한다)를 사용하여 캐리어들을 어그리게이션하는 CA 처리 장치와 회로에 관한 것이다. The present invention relates to a carrier aggregation (Carrier Aggregation: CA, hereinafter referred to as "CA") processing apparatus and circuit, in particular, in a wireless communication system, a reference component carrier (Component Carrier: CC, hereinafter referred to as "CC") It is related to a CA processing device and circuit for aggregating carriers using a.

일반적인 롱텀 에볼루션-어드밴스드(Long Term Evolution: LTE, 이하 "LTE"라 칭하기로 한다) 이동 통신 시스템에서는 단일 캐리어(single carrier)를 사용하는 레가시(legacy) 사용자 단말기(User Equipment: UE, 이하 "UE"라 칭하기로 한다)에 영향을 주지 않고, 상기 LTE 이동 통신 시스템의 데이터 레이트(data rate)를 증가시키기 위하여 컴포넌트 캐리어(Component Carrier: CC, 이하 "CC"라 칭하기로 한다)를 추가하는 방식인 캐리어 어그리게이션(Carrier Aggregation: CA, 이하 " CA"라 칭하기로 한다) 방식을 사용하고 있다. 특히, 상기 CA 방식은 릴리즈 10(Release 10) 버전부터 상기 LTE 이동 통신 시스템에 적용되고 있으며, 상기 CA 방식에서 사용되는 CC들의 최대 개수는 일 예로 5개로 설정되어 있다. In a long term evolution-advanced (Long Term Evolution: LTE, hereinafter referred to as "LTE") mobile communication system, a legacy user terminal using a single carrier (User Equipment: UE, hereinafter "UE") Carrier), a method of adding a component carrier (CC, hereinafter referred to as "CC") to increase the data rate of the LTE mobile communication system without affecting it. The Aggregation (Carrier Aggregation: CA, hereinafter referred to as "CA") method is used. In particular, the CA method has been applied to the LTE mobile communication system from the Release 10 version, and the maximum number of CCs used in the CA method is set to 5, for example.

따라서, 현재 모뎀(MOdulator/DE-Modulator: MODEM, 이하 "MODEM"이라 칭하기로 한다)을 설계할 경우에는 모두 CA를 고려하여 수신기를 설계하는 것을 고려하고는 있지만, 아직 그 진척도가 매우 낮아 구체적인 방안이 제시되지 않고 있는 상태이다. Therefore, in the case of designing a modem (MOdulator/DE-Modulator: MODEM, hereinafter referred to as "MODEM"), all of them are considering designing a receiver in consideration of CA, but the progress is still very low. This is a state that is not presented.

여기서, 상기 CA 방식은 각 CC의 캐리어 주파수(carrier frequency) 할당에 따라 동일 주파수 대역(frequency band)에 CC들이 존재하는 인트라 밴드 CA(intra-band CA, 이하 "intra-band CA"라 칭하기로 한다) 방식과 다른 주파수 대역에 CC들이 존재하는 인터-밴드 CA(inter-band CA, 이하 "inter-band CA"라 칭하기로 한다) 방식으로 구분될 수 있다. 또한, 상기 intra-band CA 방식은 CC들간의 주파수 이격에 따라서 CC들이 바로 인접한 주파수 대역 존재하는 연속 CA(contiguous CA, 이하 "contiguous CA"라 칭하기로 한다) 방식과, CC들이 인접하지 않은 주파수 대역에 존재하는 불연속 CA(non-contiguous CA, 이하 "non-contiguous CA"라 칭하기로 한다) 방식으로 구분될 수 있다. Here, the CA scheme is referred to as an intra-band CA (hereinafter referred to as "intra-band CA") in which CCs are present in the same frequency band according to the carrier frequency allocation of each CC. ) May be divided into an inter-band CA (hereinafter referred to as "inter-band CA") method in which CCs exist in a different frequency band. In addition, the intra-band CA scheme is a continuous CA (hereinafter referred to as "contiguous CA") scheme in which CCs are immediately adjacent to each other according to the frequency spacing between CCs, and the frequency bands in which CCs are not adjacent. It can be classified in a discontinuous CA (non-contiguous CA, hereinafter referred to as "non-contiguous CA") method.

한편, 네트워크 사업자들은 주파수 사용의 형평성 문제로 인하여, 동일 주파수 대역에서 대부분 5~10MHz 단위로 CC를 할당받기 때문에 일반적으로 intra-band contiguous CA 방식보다는 intra-band non-contiguous CA 방식 또는 inter-band CA 방식으로 CA 방식이 구현되는 것이 일반적이다. On the other hand, due to the fairness problem of the use of the frequency, network operators are usually assigned CC in 5~10MHz units in the same frequency band, so rather than the intra-band contiguous CA method, the intra-band non-contiguous CA method or inter-band CA It is common for the CA scheme to be implemented in a manner.

한편, 일반적인 멀티-캐리어(multi-carrier) 방식들에서는, 비교적 좁은 시스템 대역폭(system bandwidth)을 가지는 2개 이상의 연속 대역폭들을 수신하기 위해, 상기 2개 이상의 연속 대역폭들의 중심이 되는 주파수를 기준으로 주파수 하향 변환(frequency down conversion) 동작 및 필터링(filtering) 동작을 수행하고, 이후 아날로그 도메인(analog domain) 또는 디지털 도메인(digital domain)에서 다시 각 주파수 대역폭 별로 필터링 동작을 수행하는 형태로 동작한다. 이 경우, 상기 LTE 이동 통신 시스템에서는 각 인접 대역폭의 신호가 동일 기지국(Node B)에서 거의 동일한 타이밍(timing)에서 수신된다는 가정이 전제로 되어야만 한다. On the other hand, in the general multi-carrier (multi-carrier) scheme, in order to receive two or more consecutive bandwidths having a relatively narrow system bandwidth (system bandwidth), the frequency based on the frequency of the center of the two or more consecutive bandwidths It operates in a form of performing a frequency down conversion operation and a filtering operation, and then performing filtering operations for each frequency bandwidth again in an analog domain or a digital domain. In this case, in the LTE mobile communication system, it must be assumed that signals of each neighboring bandwidth are received at almost the same timing at the same base station (Node B).

그러나, 상기 LTE 이동 통신 시스템에서 현재 고려되고 있는 CA 방식은 서로 다른 위치에 존재하고 있는 기지국에서 서로 다른 주파수 오프셋(offset)을 가지는 2 개의 기지국들에서 서로 다른 타이밍에 전송되는 신호를 기준으로 동작하게 된다.However, the CA scheme that is currently considered in the LTE mobile communication system operates based on signals transmitted at different timings from two base stations having different frequency offsets in base stations existing in different locations. do.

종래의 방식들은 연속적인 CC들을 가지는 가진 다중 채널들을 처리하는 방식들로서, 신호의 타이밍이 다르거나, 혹은 주파수 오프셋이 다르게 될 경우 주파수 오프셋을 정확하게 보상하는 것이 불가능하여 상기 LTE 이동 통신 시스템의 송/수신 성능을 저하시키게 되며, inter-band 또는 intra-band non-contiguous bandwidth를 사용하여 신호를 송/수신하는 경우는 그 사용이 불가능하다는 문제점이 있다. Conventional schemes are methods for processing multiple channels having consecutive CCs. When the timing of a signal is different or the frequency offset is different, it is impossible to accurately compensate for the frequency offset, so that the transmission/reception of the LTE mobile communication system is impossible. There is a problem in that performance is deteriorated, and when the signal is transmitted/received using inter-band or intra-band non-contiguous bandwidth, it cannot be used.

본 발명은 CA 처리 장치와 회로를 제안한다. The present invention proposes a CA processing device and circuit.

또한, 본 발명은 기준 CC를 사용하여 캐리어 어그리게이션을 처리하는 장치와 회로를 제안한다. In addition, the present invention proposes an apparatus and circuit for processing carrier aggregation using a reference CC.

또한, 본 발명은 1개의 기준 클럭(reference clock)을 사용하여 캐리어 어그리게이션을 처리하는 장치와 회로를 제안한다. In addition, the present invention proposes an apparatus and circuit for processing carrier aggregation using one reference clock.

또한, 본 발명은 다양한 CC들의 배치 시나리오(deployment scenario)들을 고려하여 캐리어 어그리게이션을 처리하는 것이 가능한 CA 처리 장치와 회로를 제안한다.In addition, the present invention proposes a CA processing apparatus and circuit capable of processing carrier aggregation in consideration of deployment scenarios of various CCs.

본 발명에서 제안하는 장치는; 무선 통신 시스템에서 캐리어 어그리게이션(Carrier Aggregation: CA) 처리 장치에 있어서, 해당 컴포넌트 캐리어(Component Carrier: CC)에 대한 주파수 오프셋(offset)을 추정하고, 상기 추정된 주파수 오프셋을 보상하는, 다수개의 CC 처리부들과, 상기 다수개의 CC 처리부들 각각에서 출력한 주파수 오프셋들 중 하나인 기준 주파수 오프셋을 사용하여 기준 클럭(clock)을 생성하는 기준 클럭 생성기와, 상기 기준 클럭에 상응하게 해당 CC에 대한 수신 캐리어 주파수를 생성하는, 다수개의 수신 위상 고정 루프(phase lock loop: PLL) 유닛들과, 상기 기준 클럭에 상응하게 해당 CC에 대한 송신 캐리어 주파수를 생성하는, 다수개의 송신 PLL 유닛들을 포함한다.The device proposed by the present invention; In a carrier aggregation (CA) processing apparatus in a wireless communication system, a frequency offset for a corresponding component carrier (CC) is estimated, and the estimated frequency offset is compensated for A reference clock generator that generates a reference clock by using a reference frequency offset that is one of the frequency offsets output from each of the CC processors and each of the plurality of CC processors, and a reference clock corresponding to the reference clock It includes a plurality of receive phase lock loop (PLL) units for generating a receive carrier frequency, and a plurality of transmit PLL units for generating a transmit carrier frequency for a corresponding CC corresponding to the reference clock.

본 발명은 기준 CC를 사용하여 캐리어 어그리게이션 처리를 가능하게 한다는 효과를 가진다. The present invention has an effect of enabling a carrier aggregation process using a reference CC.

또한, 본 발명은 1개의 기준 클럭을 사용하여 캐리어 어그리게이션 처리를 가능하게 한다는 효과를 가진다. In addition, the present invention has an effect of enabling carrier aggregation processing using one reference clock.

또한, 본 발명은 다양한 CC들의 배치 시나리오들을 고려하여 캐리어를 어그리게이션하는 것을 가능하게 한다는 효과를 가진다. In addition, the present invention has an effect that it is possible to aggregate the carrier in consideration of deployment scenarios of various CCs.

또한, 본 발명은 각 CC 별로 기준 클럭을 사용할 필요가 없으므로 CA 처리 장치를 구현할 경우 소요되는 가격을 최소화시키고, 그 크기를 최소화시킨다는 효과를 가진다. In addition, the present invention does not need to use a reference clock for each CC, and thus has the effect of minimizing the cost and minimizing the cost when implementing the CA processing device.

또한, 본 발명은 주파수 오프셋 보상을 각 CC 별로 독립적으로 수행하도록 함으로써 다양한 배치 시나리오들에 대한 대응이 가능하게 되어 유연한 형태로 캐리어어그리게이션을 처리하는 것을 가능하게 한다는 효과를 가진다. 이렇게, 유연한 형태로 캐리어 어그리게이션을 처리하는 것이 가능하기 때문에 홈 진화된 기지국(Home evolved NodeB: HeNB, 이하 "HeNB"라 칭하기로 한다) 및 반복기(repeater) 등과 같이 비교적 저가의 기준 클럭을 사용하는 장치에 대해서도 유연하면서도 안정적으로 캐리어 어그리게이션을 구현하는 것이 가능하게 한다는 효과를 가진다. In addition, the present invention has the effect that it is possible to process the carrier aggregation in a flexible form by enabling the frequency offset compensation to be performed independently for each CC, thereby enabling a response to various deployment scenarios. In this way, since it is possible to process carrier aggregation in a flexible form, a relatively low-cost reference clock such as a home evolved NodeB (HeNB, hereinafter referred to as "HeNB") and a repeater is used. It has the effect that it is possible to implement a carrier aggregation flexibly and stably with respect to a device.

또한, CC들 중 가장 우수한 채널 품질을 가지는 CC를 기준으로 기준 클럭의 생성을 제어함으로써 비교적 안정적인 클럭 제어가 가능하다는 효과를 가진다. In addition, it has an effect that relatively stable clock control is possible by controlling generation of a reference clock based on a CC having the highest channel quality among CCs.

도 1a는 본 발명의 실시예에 따른 무선 통신 시스템에서 CA 처리 장치의 내부 구조의 일 예를 개략적으로 도시한 도면이다.
도 1b는 도 1의 CC 처리부 #0(110)의 내부 구조를 개략적으로 도시한 도면이다.
도 1c는 도 1의 CC 처리부 #1(120)의 내부 구조를 개략적으로 도시한 도면이다.
도 1d는 도 1의 CC 처리부 #N(130)의 내부 구조를 개략적으로 도시한 도면이다.
도 2a는 본 발명의 실시예에 따른 무선 통신 시스템에서 CA 처리 장치의 내부 구조의 다른 예를 개략적으로 도시한 도면이다.
도 2b는 도 2의 CC 처리부 #0(210)의 내부 구조를 개략적으로 도시한 도면이다.
도 2c는 도 2의 CC 처리부 #1(220)의 내부 구조를 개략적으로 도시한 도면이다.
도 2d는 도 2의 CC 처리부 #N(230)의 내부 구조를 개략적으로 도시한 도면이다. 1A is a diagram schematically showing an example of an internal structure of a CA processing apparatus in a wireless communication system according to an embodiment of the present invention.
1B is a diagram schematically showing the internal structure of the CC processor #0 110 of FIG. 1.
1C is a diagram schematically showing the internal structure of the CC processing unit #1 120 of FIG. 1.
1D is a diagram schematically showing the internal structure of the CC processing unit #N130 of FIG. 1.
2A is a diagram schematically showing another example of the internal structure of a CA processing apparatus in a wireless communication system according to an embodiment of the present invention.
2B is a diagram schematically showing the internal structure of the CC processing unit #0 210 of FIG. 2.
2C is a diagram schematically showing the internal structure of the CC processing unit #1 220 of FIG. 2.
2D is a diagram schematically showing the internal structure of the CC processor #N 230 of FIG. 2.

이하, 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 흩트리지 않도록 생략될 것이라는 것을 유의하여야 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. It should be noted that in the following description, only parts necessary for understanding the operation according to the present invention are described, and descriptions of other parts will be omitted so as not to distract the subject matter of the present invention.

본 발명은 캐리어 어그리게이션(Carrier Aggregation: CA, 이하 "CA"라 칭하기로 한다) 처리 장치와 회로를 제안한다. The present invention proposes a carrier aggregation (Carrier Aggregation: CA, hereinafter referred to as "CA") processing apparatus and circuit.

또한, 본 발명은 기준 컴포넌트 캐리어(Component Carrier: CC, 이하 "CC"라 칭하기로 한다)를 사용하여 캐리어 어그리게이션을 처리하는 장치와 회로를 제안한다. In addition, the present invention proposes an apparatus and circuit for processing carrier aggregation using a reference component carrier (Component Carrier: CC, hereinafter referred to as "CC").

도 1a는 본 발명의 실시예에 따른 무선 통신 시스템에서 CA 처리 장치의 내부 구조의 일 예를 개략적으로 도시한 도면이고;1A is a diagram schematically showing an example of an internal structure of a CA processing apparatus in a wireless communication system according to an embodiment of the present invention;

도 1b는 도 1의 CC 처리부 #0(110)의 내부 구조를 개략적으로 도시한 도면이고;1B is a diagram schematically showing the internal structure of the CC processor #0 110 of FIG. 1;

도 1c는 도 1의 CC 처리부 #1(120)의 내부 구조를 개략적으로 도시한 도면이고;1C is a diagram schematically showing the internal structure of the CC processor #1 120 of FIG. 1;

도 1d는 도 1의 CC 처리부 #N(130)의 내부 구조를 개략적으로 도시한 도면이다.1D is a diagram schematically showing the internal structure of the CC processing unit #N130 of FIG. 1.

도 1a를 설명하기에 앞서, 도 1a에 도시되어 있는 CA 처리 장치의 내부 구조는 주파수 보상기를 기반으로 하는 CA 처리 장치의 내부 구조임에 유의하여야만 한다.Before explaining FIG. 1A, it should be noted that the internal structure of the CA processing device shown in FIG. 1A is an internal structure of the CA processing device based on the frequency compensator.

도 1a-도 1d를 참조하면, 상기 CA 처리 장치는 다수개, 일 예로 M개의 수신 안테나들, 즉 수신 안테나 ANT#1 내지 수신 안테나 ANT#M과, 다수개, 일 예로 N+1개의 컴포넌트 캐리어(Component Carrier: CC, 이하 "CC"라 칭하기로 한다) 처리부들, 즉 CC 처리부 #0(110)과, CC 처리부 #1(120)과, … , CC 처리부 #N(130)과, 제어기(140)와, 기준 클럭 생성기(reference clock generator)(150)와, 다수개, 일 예로 N+1개의 수신 위상 고정 루프(phase lock loop: PLL, 이하 "PLL"이라 칭하기로 한다) 유닛(unit)들, 즉 수신 PLL 유닛#0(160-0), 수신 PLL 유닛#1(160-1), … , 수신 PLL 유닛#N(160-N)과, 다수개, 일 예로 N+1개의 송신 PLL 유닛들, 즉 송신 PLL 유닛#0(170-0), 송신 PLL 유닛#1(170-1), … , 송신 PLL 유닛#N(170-N)을 포함한다. 1A-1D, the CA processing apparatus has a plurality of, for example, M receive antennas, that is, a receive antenna ANT#1 to a receive antenna ANT#M, and a plurality, for example, N+1 component carriers (Component Carrier: CC, hereinafter referred to as "CC") processing units, that is, CC processing unit #0 (110), CC processing unit #1 (120), ... , CC processor #N (130), controller 140, reference clock generator (reference clock generator) 150, a number of, for example N + 1 phase lock loop (PLL, below) Will be referred to as "PLL") units, ie receive PLL unit #0 (160-0), receive PLL unit #1 (160-1), ... , Receiving PLL unit #N (160-N), multiple, for example N+1 transmitting PLL units, namely transmitting PLL unit #0 (170-0), transmitting PLL unit #1 (170-1), … , The transmitting PLL unit #N (170-N).

여기서, 상기 CC 처리부 #0(110)은 M개의 수신 안테나들, 즉 수신 안테나 ANT#1 내지 수신 안테나 ANT#M 각각에 연결되는 M개의 주파수 하향 변환기(frequency down-converter)들, 즉 주파수 하향 변환기# 1(111-1)과, … , 주파수 하향 변환기#M(111-M)과, 상기 수신 안테나 ANT#1 내지 수신 안테나 ANT#M 각각에 연결되는 M개의 주파수 상향 변환기(frequency up-converter)들, 즉 주파수 상향 변환기#1(113-1)과, … , 주파수 상향 변환기#M(113-M)과, 상기 M개의 주파수 하향 변환기들 각각에 연결되는 M개의 수신 주파수 오프셋(frequency offset) 보상기들, 즉 수신 주파수 오프셋 보상기 #1(115-1)과, … , 수신 주파수 오프셋 보상기 #M(115-M)과, 상기 M개의 주파수 상향 변환기들 각각에 연결되는 M개의 송신 주파수 오프셋 보상기들, 즉 송신 주파수 오프셋 보상기 #1(117-1)과, … , 송신 주파수 오프셋 보상기 #M(117-M)와, 주파수 오프셋 추정기(119)를 포함한다. Here, the CC processing unit #0 (110) is the M frequency down-converters (frequency down-converters) connected to each of the M receiving antennas, that is, the receiving antenna ANT#1 to the receiving antenna ANT#M, that is, the frequency down converter # 1 (111-1) and… , Frequency down-converter #M (111-M), and M frequency up-converters connected to each of the receive antennas ANT#1 to ANT#M, that is, frequency up-converter #1 (113 -1) and… , Frequency up-converter #M (113-M), and M reception frequency offset compensators (i.e., reception frequency offset compensator #1 (115-1)) connected to each of the M frequency down-converters, … , Receive frequency offset compensator #M (115-M), M transmit frequency offset compensators connected to each of the M frequency upconverters, namely, transmit frequency offset compensator #1 (117-1),… , A transmission frequency offset compensator #M (117-M), and a frequency offset estimator 119.

또한, 상기 CC 처리부 #1(120)은 상기 M개의 수신 안테나들, 즉 수신 안테나 ANT#1 내지 수신 안테나 ANT#M 각각에 연결되는 M개의 주파수 하향 변환기들, 즉 주파수 하향 변환기# 1(121-1)과, … , 주파수 하향 변환기#M(121-M)과, 상기 수신 안테나 ANT#1 내지 수신 안테나 ANT#M 각각에 연결되는 M개의 주파수 상향 변환기들, 즉 주파수 상향 변환기#1(123-1)과, … , 주파수 상향 변환기#M(123-M)과, 상기 M개의 주파수 하향 변환기들 각각에 연결되는 M개의 수신 주파수 오프셋 보상기들, 즉 수신 주파수 오프셋 보상기 #1(125-1)과, … , 수신 주파수 오프셋 보상기 #M(125-M)과, 상기 M개의 주파수 상향 변환기들 각각에 연결되는 M개의 송신 주파수 오프셋 보상기들, 즉 송신 주파수 오프셋 보상기 #1(127-1)과, … , 송신 주파수 오프셋 보상기 #M(127-M)와, 주파수 오프셋 추정기(129)를 포함한다.Further, the CC processing unit #1 120 includes M frequency down converters, i.e., frequency down converters #1 (121-), which are connected to each of the M receive antennas, that is, the receive antennas ANT#1 through ANT#M. 1) and… , Frequency down converter #M (121-M), the receiving antenna ANT#1 to M frequency up converters connected to each of the receiving antennas ANT#M, that is, the frequency up converter #1 (123-1), and… , Frequency up-converter #M (123-M), M receive frequency offset compensators connected to each of the M frequency down-converters, namely, receive frequency offset compensator #1 (125-1),. , Receive frequency offset compensator #M (125-M), M transmit frequency offset compensators connected to each of the M frequency upconverters, namely, transmit frequency offset compensator #1 (127-1),. , A transmission frequency offset compensator #M (127-M), and a frequency offset estimator 129.

이런 식으로, 마지막 CC 처리부인 상기 CC 처리부 #N(130)은 상기 M개의 수신 안테나들, 즉 수신 안테나 ANT#1 내지 수신 안테나 ANT#M 각각에 연결되는 M개의 주파수 하향 변환기들, 즉 주파수 하향 변환기# 1(131-1)과, … , 주파수 하향 변환기#M(131-M)과, 상기 수신 안테나 ANT#1 내지 수신 안테나 ANT#M 각각에 연결되는 M개의 주파수 상향 변환기들, 즉 주파수 상향 변환기#1(133-1)과, … , 주파수 상향 변환기#M(133-M)과, 상기 M개의 주파수 하향 변환기들 각각에 연결되는 M개의 수신 주파수 오프셋 보상기들, 즉 수신 주파수 오프셋 보상기 #1(135-1)과, … , 수신 주파수 오프셋 보상기 #M(135-M)과, 상기 M개의 주파수 상향 변환기들 각각에 연결되는 M개의 송신 주파수 오프셋 보상기들, 즉 송신 주파수 오프셋 보상기 #1(137-1)과, … , 송신 주파수 오프셋 보상기 #M(137-M)와, 주파수 오프셋 추정기(139)를 포함한다.In this way, the last CC processing unit, the CC processing unit #N 130, is the M reception antennas, that is, the M frequency downconverters connected to each of the reception antennas ANT#1 to ANT#M, that is, frequency downlink. Converter # 1 (131-1) and… , Frequency downconverter #M (131-M), and M frequency upconverters connected to each of the receive antennas ANT#1 to ANT#M, that is, frequency upconverter #1 (133-1),. , Frequency up-converter #M (133-M), M receive frequency offset compensators connected to each of the M frequency down-converters, namely, receive frequency offset compensator #1 (135-1),. , Receive frequency offset compensator #M (135-M), M transmit frequency offset compensators connected to each of the M frequency upconverters, namely, transmit frequency offset compensator #1 (137-1),. , A transmission frequency offset compensator #M (137-M), and a frequency offset estimator 139.

도 1a-도 1d에 도시되어 있는 바와 같이 상기 CA 처리 장치는 1개의 기준 클럭 생성기(150)만을 포함하고, 상기 기준 클럭 생성기(150)는 기준 클럭을 생성한다. 여기서, 상기 기준 클럭 생성기(150)는 일 예로 온도 보상형 크리스탈 발진기(Temperature Compensated Crystal Oscillator: TCXO, 이하 "TCXO"라 칭하기로 한다) 혹은 디지털 보상 크리스탈 발진기(Digitally Compensated Crystal Oscillator: DCXO, 이하 "DCXO"라 칭하기로 한다)로 구현될 수 있다. 도 1a-도 1d에서는 상기 기준 클럭 생성기(150)가 상기 TCXO 혹은 DCXO로 구현되는 경우를 일 예로 하여 설명하지만, 상기 기준 클럭 생성기(150)는 상기 TCXO 혹은 DCXO 이외에도 다양한 형태의 발진기로 구현 가능함은 물론이다. 1A to 1D, the CA processing apparatus includes only one reference clock generator 150, and the reference clock generator 150 generates a reference clock. Here, the reference clock generator 150 is, for example, a temperature-compensated crystal oscillator (TCXO, hereinafter referred to as "TCXO") or a digitally compensated crystal oscillator (Digitally Compensated Crystal Oscillator: DCXO, hereinafter referred to as "DCXO"). It can be implemented as "to be called". 1A to 1D illustrate the case where the reference clock generator 150 is implemented as the TCXO or DCXO as an example, but the reference clock generator 150 can be implemented as various types of oscillators other than the TCXO or DCXO. Of course.

한편, 상기 수신 PLL 유닛들, 즉 상기 수신 PLL 유닛#0(160-0), 수신 PLL 유닛#1(160-1), … , 수신 PLL 유닛#N(160-N) 각각은 상기 기준 클럭 생성기(150)에 연결되고, 상기 기준 클럭 생성기(150)에서 생성한 기준 클럭을 사용하여 각 CC를 위한 수신 캐리어 주파수(carrier frequency)를 생성한다. 여기서, 상기 수신 PLL 유닛#0(160-0)은 CC#0에 대한 수신 캐리어 주파수를 생성하고, 상기 수신 PLL 유닛#1(160-1)은 CC#1에 대한 수신 캐리어 주파수를 생성하고, 이런 식으로 마지막 수신 PLL 유닛인 수신 PLL 유닛#N(160-N)은 CC#N에 대한 수신 캐리어 주파수를 생성한다. Meanwhile, the receiving PLL units, that is, the receiving PLL unit #0 (160-0), the receiving PLL unit #1 (160-1),… , Each receiving PLL unit #N (160-N) is connected to the reference clock generator 150, and uses the reference clock generated by the reference clock generator 150 to receive the carrier frequency for each CC (carrier frequency) Produces Here, the reception PLL unit #0 (160-0) generates a reception carrier frequency for CC#0, and the reception PLL unit #1 (160-1) generates a reception carrier frequency for CC#1, In this way, the last received PLL unit, the received PLL unit #N 160-N, generates a received carrier frequency for CC#N.

또한, 상기 송신 PLL 유닛들, 즉 상기 송신 PLL 유닛#0(170-0), 송신 PLL 유닛#1(170-1), … , 송신 PLL 유닛#N(170-N) 각각은 상기 기준 클럭 생성기(150)에 연결되고, 상기 기준 클럭 생성기(150)에서 생성한 기준 클럭을 사용하여 각 CC를 위한 송신 캐리어 주파수를 생성한다. 여기서, 상기 송신 PLL 유닛#0(170-0)은 CC#0에 대한 송신 캐리어 주파수를 생성하고, 상기 송신 PLL 유닛#1(170-1)은 CC#1에 대한 송신 캐리어 주파수를 생성하고, 이런 식으로 마지막 송신 PLL 유닛인 송신 PLL 유닛#N(170-N)은 CC#N에 대한 송신 캐리어 주파수를 생성한다. Also, the transmitting PLL units, that is, the transmitting PLL unit #0 (170-0), the transmitting PLL unit #1 (170-1), ... , Each of the transmitting PLL units #N (170-N) is connected to the reference clock generator 150, and uses the reference clock generated by the reference clock generator 150 to generate a transmit carrier frequency for each CC. Here, the transmission PLL unit #0 (170-0) generates a transmission carrier frequency for CC#0, and the transmission PLL unit #1 (170-1) generates a transmission carrier frequency for CC#1, In this way, the last transmit PLL unit, transmit PLL unit #N 170-N, generates a transmit carrier frequency for CC#N.

상기 CA 처리 장치는 1개의 기준 클럭 생성기만을 구비하고, 상기 1개의 기준 클럭 생성기를 기반으로 각 CC에 대한 송신 캐리어 주파수 및 수신 캐리어 주파수를 생성할 수 있는 PLL들을 각 송신 경로 및 수신 경로 별로 포함하는 것이다.The CA processing apparatus includes only one reference clock generator and includes PLLs capable of generating transmit carrier frequencies and receive carrier frequencies for each CC based on the one reference clock generator for each transmission path and reception path. will be.

여기서, CC#n(n = 0, 1, 2, ..., N)에 대한 기준 수신 캐리어 주파수 신호를 "Rx_fn"이라고 가정하고, 상기 CC#n에 대한 기준 송신 캐리어 주파수 신호를 "Tx_fn"이라고 가정하면, 각 CC#n의 캐리어 주파수 신호 수신을 위한 주파수 하향 변환기에는 Rx_fn이 제공되고, 캐리어 주파수 신호 송신을 위한 주파수 상향 변환기에는 Tx_fn이 제공된다. Here, it is assumed that the reference reception carrier frequency signal for CC#n (n = 0, 1, 2, ..., N) is "Rx_fn", and the reference transmission carrier frequency signal for CC#n is "Tx_fn". Rx_fn is provided to a frequency downconverter for receiving a carrier frequency signal of each CC#n, and Tx_fn is provided to a frequency upconverter for carrier frequency signal transmission.

일 예로, CC#0에 대한 기준 수신 캐리어 주파수 신호는 "Rx_f0"이고, CC#0에 대한 기준 송신 캐리어 주파수 신호는 "Tx_f0"이고, CC#0의 캐리어 주파수 신호 수신을 위한 주파수 하향 변환기#1(111-1) 내지 주파수 하향 변환기#M(111-M)에는 Rx_f0가 제공되고, CC#0의 캐리어 주파수 신호 송신을 위한 주파수 상향 변환기#1(113-1) 내지 주파수 상향 변환기#M(113-M)에는 Tx_f0가 제공된다. 또한, CC#1에 대한 기준 수신 캐리어 주파수 신호는 "Rx_f1"이고, CC#1에 대한 기준 송신 캐리어 주파수 신호는 "Tx_f1"이고, CC#1의 캐리어 주파수 신호 수신을 위한 주파수 하향 변환기#1(121-1) 내지 주파수 하향 변환기#M(121-M)에는 Rx_f1가 제공되고, CC#1의 캐리어 주파수 신호 송신을 위한 주파수 상향 변환기#1(123-1) 내지 주파수 상향 변환기#M(123-M)에는 Tx_f1가 제공된다. 이런 식으로, 마지막 CC인 CC#N에 대한 기준 수신 캐리어 주파수 신호는 "Rx_fN"이고, CC#N에 대한 기준 송신 캐리어 주파수 신호는 "Tx_fN"이고, CC#N의 캐리어 주파수 신호 수신을 위한 주파수 하향 변환기#1(131-1) 내지 주파수 하향 변환기#M(131-M)에는 Rx_fN가 제공되고, CC#N의 캐리어 주파수 신호 송신을 위한 주파수 상향 변환기#1(133-1) 내지 주파수 상향 변환기#M(133-M)에는 Tx_fN가 제공된다.As an example, the reference reception carrier frequency signal for CC#0 is “Rx_f0”, the reference transmission carrier frequency signal for CC#0 is “Tx_f0”, and the frequency downconverter #1 for CC#0 carrier frequency signal reception Rx_f0 is provided to (111-1) to frequency downconverter #M (111-M), and frequency upconverter #1 (113-1) to frequency upconverter #M (113 for CC#0 carrier frequency signal transmission) are provided. -M) is provided with Tx_f0. In addition, the reference reception carrier frequency signal for CC#1 is "Rx_f1", the reference transmission carrier frequency signal for CC#1 is "Tx_f1", and the frequency downconverter #1 for CC#1 carrier frequency signal reception ( 121-1) to frequency down converter #M (121-M) is provided with Rx_f1, and frequency up converter #1 (123-1) to frequency up converter #M (123-) for carrier frequency signal transmission of CC#1. M) is provided with Tx_f1. In this way, the reference received carrier frequency signal for the last CC, CC#N is “Rx_fN”, the reference transmitted carrier frequency signal for CC#N is “Tx_fN”, and the frequency for CC#N carrier frequency signal reception. Rx_fN is provided to down converter #1 (131-1) to frequency down converter #M (131-M), and frequency up converter #1 (133-1) to frequency up converter for carrier frequency signal transmission of CC#N Tx_fN is provided to #M (133-M).

한편, 각 CC 처리부에 포함되어 있는 주파수 오프셋 추정기는 해당 CC 처리부가 포함하고 있는 M개의 수신 주파수 오프셋 보상기들과 연결되며, 상기 CA 처리 장치가 포함하고 있는 N+1개의 수신 PLL 유닛들, 즉 수신 PLL 유닛#0(160-0), 수신 PLL 유닛#1(160-1), … , 수신 PLL 유닛#N(160-N)을 통해 각 CC 처리부로 제공되는 기준 수신 캐리어 주파수 신호와 수신되는 캐리어 주파수 신호간의 차이인 주파수 오프셋인 CC#n_Fo을 추정한다.Meanwhile, the frequency offset estimator included in each CC processing unit is connected to M received frequency offset compensators included in the CC processing unit, and N+1 received PLL units included in the CA processing unit, that is, received PLL unit #0 (160-0), receiving PLL unit #1 (160-1),… , CC#n_Fo which is a frequency offset that is a difference between a reference received carrier frequency signal provided to each CC processing unit and a received carrier frequency signal through the received PLL unit #N 160-N is estimated.

즉, 상기 CC 처리부#0(110)에 포함되어 있는 주파수 오프셋 추정기(119)는 수신 주파수 오프셋 보상기#1(115-1)과, … , 수신 주파수 오프셋 보상기#M(115-M)과 연결되어 상기 수신 PLL 유닛#0(160-0), 수신 PLL 유닛#1(160-1), … , 수신 PLL 유닛#N(160-N)을 통해 제공되는 기준 수신 캐리어 주파수 신호 Rx_f0과 수신 캐리어 주파수 신호간의 차이인 주파수 오프셋인 CC#0_Fo을 추정한다. That is, the frequency offset estimator 119 included in the CC processing unit #0 (110) is a received frequency offset compensator #1 (115-1), ... , Receiving frequency offset compensator #M (115-M) and connected to the receiving PLL unit #0 (160-0), receiving PLL unit #1 (160-1), ... , CC#0_Fo, which is a frequency offset that is a difference between the reference received carrier frequency signal Rx_f0 and the received carrier frequency signal provided through the received PLL unit #N 160-N, is estimated.

또한, 상기 CC 처리부#1(120)에 포함되어 있는 주파수 오프셋 추정기(129)는 수신 주파수 오프셋 보상기#1(125-1)과, … , 수신 주파수 오프셋 보상기#M(125-M)과 연결되어 상기 수신 PLL 유닛#0(160-0), 수신 PLL 유닛#1(160-1), … , 수신 PLL 유닛#N(160-N)을 통해 제공되는 기준 수신 캐리어 주파수 신호 Rx_f1과 수신 캐리어 주파수 신호간의 차이인 주파수 오프셋인 CC#1_Fo을 추정한다. In addition, the frequency offset estimator 129 included in the CC processing unit #1 120 includes a received frequency offset compensator #1 (125-1),. , Receiving frequency offset compensator #M (125-M) and connected to the receiving PLL unit #0 (160-0), receiving PLL unit #1 (160-1), ... , CC#1_Fo, which is a frequency offset, which is a difference between the reference received carrier frequency signal Rx_f1 and the received carrier frequency signal provided through the received PLL unit #N 160-N, is estimated.

이런 식으로, 마지막 CC 처리부인 상기 CC 처리부#N(130)에 포함되어 있는 주파수 오프셋 추정기(139)는 수신 주파수 오프셋 보상기#1(135-1)과, … , 수신 주파수 오프셋 보상기#M(135-M)과 연결되어 상기 수신 PLL 유닛#0(160-0), 수신 PLL 유닛#1(160-1), … , 수신 PLL 유닛#N(160-N)을 통해 제공되는 기준 수신 캐리어 주파수 신호 Rx_fN과 수신 캐리어 주파수 신호간의 차이인 주파수 오프셋인 CC#N_Fo을 추정한다.In this way, the frequency offset estimator 139 included in the CC processing unit #N 130 which is the last CC processing unit includes the received frequency offset compensator #1 (135-1),. , Receiving frequency offset compensator #M (135-M) and connected to the receiving PLL unit #0 (160-0), receiving PLL unit #1 (160-1), ... , CC#N_Fo, which is a frequency offset that is a difference between the reference received carrier frequency signal Rx_fN and the received carrier frequency signal provided through the received PLL unit #N 160-N, is estimated.

한편, 각 CC 처리부는 송신 주파수 오프셋 및 수신 주파수 오프셋을 보상하는데 이에 대해서 설명하면 다음과 같다. Meanwhile, each CC processing unit compensates for the transmission frequency offset and the reception frequency offset, as described below.

먼저, 각 CC 처리부가 수신 주파수 오프셋을 보상하는 동작에 대해서 설명하면 다음과 같다. First, an operation of compensating the received frequency offset by each CC processor is as follows.

각 CC 처리부가 포함하는 수신 주파수 오프셋 보상기는 해당 CC 처리부가 포함하는 주파수 오프셋 추정기에서 출력하는 주파수 오프셋 CC#n_Fo을 사용하여 수신 주파수 오프셋을 보상한다. The received frequency offset compensator included in each CC processor compensates the received frequency offset by using the frequency offset CC#n_Fo output from the frequency offset estimator included in the CC processor.

즉, CC 처리부#0(110)에서는, 수신 주파수 오프셋 보상기#1(115-1)은 주파수 하향 변환기#1(111-1) 다음에 연결되어 주파수 오프셋 추정기(119)에서 출력하는 주파수 오프셋인 CC#0_Fo을 사용하여 수신 주파수 오프셋을 보상하고, 이런 식으로 마지막 수신 주파수 오프셋 보상기인 수신 주파수 오프셋 보상기#M(115-M)은 주파수 하향 변환기#M(111-M) 다음에 연결되어 주파수 오프셋 추정기(119)에서 출력하는 주파수 오프셋인 CC#0_Fo을 사용하여 수신 주파수 오프셋을 보상한다.That is, in the CC processing unit #0 (110), the received frequency offset compensator #1 (115-1) is connected to the frequency downconverter #1 (111-1) and then is a frequency offset CC output from the frequency offset estimator 119 #0_Fo is used to compensate for the received frequency offset, and in this way, the last received frequency offset compensator, the received frequency offset compensator #M(115-M), is connected after the frequency downconverter #M(111-M) to the frequency offset estimator. The received frequency offset is compensated using CC#0_Fo, which is a frequency offset output from (119).

또한, CC 처리부#1(120)에서는, 수신 주파수 오프셋 보상기#1(125-1)은 주파수 하향 변환기#1(121-1) 다음에 연결되어 주파수 오프셋 추정기(129)에서 출력하는 주파수 오프셋인 CC#1_Fo을 사용하여 수신 주파수 오프셋을 보상하고, 이런 식으로 마지막 수신 주파수 오프셋 보상기인 수신 주파수 오프셋 보상기#M(125-M)은 주파수 하향 변환기#M(121-M) 다음에 연결되어 주파수 오프셋 추정기(129)에서 출력하는 주파수 오프셋인 CC#1_Fo을 사용하여 수신 주파수 오프셋을 보상한다.In addition, in the CC processing unit #1 120, the received frequency offset compensator #1 125-1 is connected to the frequency down converter #1 121-1, and is a frequency offset CC output from the frequency offset estimator 129. #1_Fo is used to compensate for the received frequency offset, and in this way, the last received frequency offset compensator, the received frequency offset compensator #M(125-M), is connected after the frequency downconverter #M(121-M) to the frequency offset estimator. The received frequency offset is compensated using CC#1_Fo, which is a frequency offset output from (129).

이런 식으로, 마지막 CC 처리부인 CC 처리부#N(130)에서는, 수신 주파수 오프셋 보상기#1(135-1)은 주파수 하향 변환기#1(131-1) 다음에 연결되어 주파수 오프셋 추정기(139)에서 출력하는 주파수 오프셋인 CC#N_Fo을 사용하여 수신 주파수 오프셋을 보상하고, 이런 식으로 마지막 수신 주파수 오프셋 보상기인 수신 주파수 오프셋 보상기#M(135-M)은 주파수 하향 변환기#M(131-M) 다음에 연결되어 주파수 오프셋 추정기(139)에서 출력하는 주파수 오프셋인 CC#N_Fo을 사용하여 수신 주파수 오프셋을 보상한다.In this way, in the CC processing unit #N 130 which is the last CC processing unit, the received frequency offset compensator #1 (135-1) is connected to the frequency down converter #1 (131-1) and then connected to the frequency offset estimator 139. Compensate the received frequency offset using the output frequency offset CC#N_Fo, and in this way, the last received frequency offset compensator, the received frequency offset compensator #M(135-M), is followed by the frequency downconverter #M(131-M). Connected to and compensates for the received frequency offset using CC#N_Fo, which is the frequency offset output from the frequency offset estimator 139.

다음으로, 각 CC 처리부가 송신 주파수 오프셋을 보상하는 동작에 대해서 설명하면 다음과 같다. Next, an operation for compensating the transmission frequency offset by each CC processing unit will be described as follows.

각 CC 처리부가 포함하는 송신 주파수 오프셋 보상기는 해당 CC 처리부가 포함하는 주파수 오프셋 추정기에서 출력하는 주파수 오프셋 CC#n_Fo을 사용하여 송신 주파수 오프셋을 보상한다. The transmission frequency offset compensator included in each CC processor compensates the transmission frequency offset by using the frequency offset CC#n_Fo output from the frequency offset estimator included in the CC processor.

즉, CC 처리부#0(110)에서는, 송신 주파수 오프셋 보상기#1(117-1)은 주파수 상향 변환기#1(113-1) 이전에 연결되어 주파수 오프셋 추정기(119)에서 출력하는 주파수 오프셋인 CC#0_Fo을 사용하여 송신 주파수 오프셋을 보상하고, 이런 식으로 마지막 송신 주파수 오프셋 보상기인 송신 주파수 오프셋 보상기#M(117-M)은 주파수 상향 변환기#M(113-M) 이전에 연결되어 주파수 오프셋 추정기(119)에서 출력하는 주파수 오프셋인 CC#0_Fo을 사용하여 송신 주파수 오프셋을 보상한다.That is, in the CC processing unit #0 (110), the transmission frequency offset compensator #1 (117-1) is connected to the frequency upconverter #1 (113-1) before the CC is a frequency offset output from the frequency offset estimator 119 Compensate the transmit frequency offset using #0_Fo, and in this way, the last transmit frequency offset compensator, the transmit frequency offset compensator #M(117-M), is connected before the frequency upconverter #M(113-M) to estimate the frequency offset. The frequency offset output from (119) is compensated for by using CC#0_Fo.

또한, CC 처리부#1(120)에서는, 송신 주파수 오프셋 보상기#1(127-1)은 주파수 상향 변환기#1(123-1) 이전에 연결되어 주파수 오프셋 추정기(129)에서 출력하는 주파수 오프셋인 CC#1_Fo을 사용하여 송신 주파수 오프셋을 보상하고, 이런 식으로 마지막 송신 주파수 오프셋 보상기인 송신 주파수 오프셋 보상기#M(127-M)은 주파수 상향 변환기#M(123-M) 이전에 연결되어 주파수 오프셋 추정기(129)에서 출력하는 주파수 오프셋인 CC#1_Fo을 사용하여 송신 주파수 오프셋을 보상한다.Further, in the CC processing unit #1 120, the transmission frequency offset compensator #1 (127-1) is connected to the frequency upconverter #1 (123-1) before the CC is a frequency offset output from the frequency offset estimator 129 #1_Fo is used to compensate for the transmission frequency offset, and in this way, the last transmission frequency offset compensator, the transmission frequency offset compensator #M(127-M), is connected before the frequency upconverter #M(123-M) to estimate the frequency offset. The transmission frequency offset is compensated using CC#1_Fo, which is a frequency offset output from (129).

이런 식으로, 마지막 CC 처리부인 CC 처리부#N(130)에서는, 송신 주파수 오프셋 보상기#1(137-1)은 주파수 상향 변환기#1(133-1) 이전에 연결되어 주파수 오프셋 추정기(139)에서 출력하는 주파수 오프셋인 CC#N_Fo을 사용하여 송신 주파수 오프셋을 보상하고, 이런 식으로 마지막 송신 주파수 오프셋 보상기인 송신 주파수 오프셋 보상기#M(137-M)은 주파수 상향 변환기#M(133-M) 이전에 연결되어 주파수 오프셋 추정기(139)에서 출력하는 주파수 오프셋인 CC#N_Fo을 사용하여 송신 주파수 오프셋을 보상한다.In this way, in the CC processing unit #N 130 which is the last CC processing unit, the transmission frequency offset compensator #1 (137-1) is connected to the frequency up converter #1 (133-1) before the frequency offset estimator 139. The output frequency offset CC#N_Fo is used to compensate for the transmission frequency offset. In this way, the last transmission frequency offset compensator, the transmission frequency offset compensator #M(137-M), is before the frequency upconverter #M(133-M). Connected to and compensates for the transmission frequency offset using CC#N_Fo, which is the frequency offset output from the frequency offset estimator 139.

한편, 상기 각 CC 처리부에 포함되어 있는 송신 주파수 오프셋 보상기들 및 수신 주파수 오프셋 보상기들 각각은 일 예로, CORDIC(COordinate Rotation DIgital Computer)과 같은 위상 로테이터(phase rotator), 혹은 읽기 전용 메모리(Read Only Table: ROM, 이하 "ROM"이라 칭하기로 한다) 테이블, 혹은 복소 곱셈기(complex multiplier) 기반의 위상 변환기 등과 같이 신호의 주파수를 변환시킬 수 있는 모듈(module)로 구현될 수 있다. 본 발명의 실시예에서는 상기 송신 주파수 오프셋 보상기들 및 수신 주파수 오프셋 보상기들이 위상 로테이터, 혹은 ROM 테이블, 혹은 위상 변환기 등으로 구현되는 경우를 일 예로 하여 설명하였으나, 상기 송신 주파수 오프셋 보상기들 및 수신 주파수 오프셋 보상기들이 구현되는 형태에는 제한이 없음은 물론이다. Meanwhile, each of the transmit frequency offset compensators and the receive frequency offset compensators included in each CC processing unit is, for example, a phase rotator such as a coordinate rotation digital computer (CORDIC), or a read-only memory (Read Only Table). : ROM, hereinafter referred to as "ROM") may be implemented as a module that can convert the frequency of a signal, such as a table or a complex multiplier-based phase converter. In the embodiment of the present invention, the transmission frequency offset compensators and the reception frequency offset compensators are described as an example of implementing a phase rotator, a ROM table, or a phase converter, but the transmission frequency offset compensators and the reception frequency offset Of course, there are no restrictions on the form in which the compensators are implemented.

그러면 여기서, 도 1a-도 1d를 참조하여 본 발명의 실시예에 따른 CA 처리 장치 동작 과정에 대해서 구체적으로 설명하면 다음과 같다. Then, the operation process of the CA processing apparatus according to the embodiment of the present invention will be described in detail with reference to FIGS. 1A to 1D as follows.

먼저, 상기 CA 처리 장치의 기준 클럭(Reference clock)은 N+1개의 CC 들, 즉 CC#0 내지 CC#N 중 선택된 CC에 해당하는 CC 처리부에 포함되어 있는 주파수 오프셋 추정기에서 추정한 주파수 오프셋, 즉 기준 주파수 오프셋을 기준으로 주파수 오프셋을 보상한다. 이 경우, 선택된 CC에 대해서는 송신 경로 및 수신 경로에 포함되어 있는 주파수 오프셋 보상기를 동작시키지 않는다. First, the reference clock of the CA processing apparatus is the frequency offset estimated by the frequency offset estimator included in the CC processing unit corresponding to the selected CC among N+1 CCs, that is, CC#0 to CC#N, That is, the frequency offset is compensated based on the reference frequency offset. In this case, the frequency offset compensator included in the transmission path and the reception path is not operated for the selected CC.

또한, 상기 CA 처리 장치는 N+1개의 CC 들, 즉 CC#0 내지 CC#N 중 가장 우수한 채널 품질을 가지는 CC를 기반으로 기준 클럭 제어 동작을 수행할 수 있다. 여기서, 상기 채널 품질은 각 CC별 캐리어대 간섭 잡음비(CINR: carrier-to-interference noise ratio, 이하 "CINR"이라 칭하기로 한다)와, 기준 신호 수신 전력(RSRP: reference signal received power, 이하 "RSRP"라 칭하기로 한다)과, 기준 신호 수신 품질(RSRQ: reference signal received quality, 이하 "RSRQ"라 칭하기로 한다)과, 기준 신호 강도 지시자(RSSI: reference signal strength indicator, 이하 "RSSI"라 칭하기로 한다)와, 채널 품질 지시자(CQI: Channel Quality Indicator, 이하 "CQI"라 칭하기로 한다)와, 제어 채널(control channel) 혹은 데이터 채널(data channel)에 대한 블록 에러 레이트(BLER: block error rate, 이하 "BLER"이라 칭하기로 한다) 등과 같은 다양한 메트릭(metric, 이하 "metric"이라 칭하기로 한다)들을 사용하여 결정될 수 있다. 도 1a-도 1d에서는 상기 CINR과, RSRP와, RSRQ와, RSSI와, CQI와, BLER 등과 같은 다양한 metric 들을 상기 기준 클럭 제어 동작에 사용되는 CC를 선택하는데 사용하는 경우를 일 예로 하여 설명하였으나, 상기 기준 클럭 제어 동작에 사용되는 CC를 선택하는데 사용되는 metric들에는 제한이 없음은 물론이다.In addition, the CA processing apparatus may perform a reference clock control operation based on N+1 CCs, that is, CCs having the best channel quality among CC#0 to CC#N. Here, the channel quality is a carrier-to-interference noise ratio (CINR) for each CC (hereinafter referred to as "CINR"), and a reference signal received power (RSRP: reference signal received power, hereinafter "RSRP Referred to as "RSR", reference signal received quality (RSRQ: "RSRQ"), and reference signal strength indicator (RSSI: reference signal strength indicator, "RSSI") And a channel quality indicator (CQI: hereinafter referred to as "CQI"), and a block error rate (BLER) for a control channel or a data channel. It may be determined using various metrics (hereinafter, referred to as “metric”), such as hereinafter referred to as “BLER”. 1A to 1D have been described as an example in which various metrics such as the CINR, RSRP, RSRQ, RSSI, CQI, and BLER are used to select the CC used for the reference clock control operation. Of course, there is no limit to the metrics used to select the CC used for the reference clock control operation.

또한, 상기 CA 처리 장치는 N+1개의 CC 들, 즉 CC#0 내지 CC#N 중 가장 우수한 채널 품질을 가지는 CC를 기반으로 기준 클럭 제어 동작을 수행할 수 있는데, 상기 기준 클럭 제어 동작에 사용되는 CC를 선택하는 주기는 일 예로 상기 CINR과, RSRP와, RSRQ와, RSSI와, CQI와, BLER 등과 같은 다양한 메트릭들을 측정하는 측정 주기가 될 수 있다. 만약, 상기 CINR과, RSRP와, RSRQ와, RSSI와, CQI와, BLER 등과 같은 다양한 메트릭들을 필터링(filtering)할 경우 상기 기준 클럭 제어 동작에 사용되는 CC를 선택하는 주기는 일 예로 상기 측정 주기의 다수배로 설정될 수 있다. In addition, the CA processing apparatus may perform a reference clock control operation based on N+1 CCs, that is, a CC having the best channel quality among CC#0 to CC#N, which is used for the reference clock control operation. The period for selecting the CC to be, for example, may be a measurement period for measuring various metrics such as the CINR, RSRP, RSRQ, RSSI, CQI, and BLER. If, when filtering various metrics such as the CINR, RSRP, RSRQ, RSSI, CQI, and BLER, the period for selecting the CC used for the reference clock control operation is an example of the measurement period. Can be set multiple times.

한편, 상기 기준 클럭을 제어하는데 사용되지 않는 나머지 CC들에 해당하는 CC 처리부들에 포함되어 있는 주파수 오프셋 추정기에서 추정한 주파수 오프셋은 해당 CC 처리부가 포함하고 있는 송신 주파수 오프셋 보상기들 및 수신 주파수 오프셋 보상기들을 통해 주파수 오프셋을 보상하는데 사용된다. Meanwhile, the frequency offset estimated by the frequency offset estimator included in the CC processing units corresponding to the remaining CCs that are not used to control the reference clock is the transmission frequency offset compensators and the received frequency offset compensators included in the CC processing unit. It is used to compensate for the frequency offset through them.

도 1a-도 1d에서는 본 발명의 실시예에 따른 무선 통신 시스템에서 CA 처리 장치의 내부 구조의 일 예에 대해서 설명하였으며, 다음으로 도 2a-도 2d를 참조하여 본 발명의 실시예에 따른 무선 통신 시스템에서 CA 처리 장치의 내부 구조의 다른 예에 대해서 설명하기로 한다.1A to 1D have described an example of an internal structure of a CA processing apparatus in a wireless communication system according to an embodiment of the present invention. Next, referring to FIGS. 2A to 2D, wireless communication according to an embodiment of the present invention Another example of the internal structure of the CA processing apparatus in the system will be described.

도 2a는 본 발명의 실시예에 따른 무선 통신 시스템에서 CA 처리 장치의 내부 구조의 다른 예를 개략적으로 도시한 도면이고, 2A is a diagram schematically showing another example of the internal structure of a CA processing apparatus in a wireless communication system according to an embodiment of the present invention,

도 2b는 도 2의 CC 처리부 #0(210)의 내부 구조를 개략적으로 도시한 도면이고;2B is a diagram schematically showing the internal structure of the CC processing unit #0 210 of FIG. 2;

도 2c는 도 2의 CC 처리부 #1(220)의 내부 구조를 개략적으로 도시한 도면이고;2C is a diagram schematically showing the internal structure of the CC processing unit #1 220 of FIG. 2;

도 2d는 도 2의 CC 처리부 #N(230)의 내부 구조를 개략적으로 도시한 도면이다. 2D is a diagram schematically showing the internal structure of the CC processor #N 230 of FIG. 2.

도 2a-도 2d를 설명하기에 앞서, 도 2a-도 2d에 도시되어 있는 CA 처리 장치의 내부 구조는 PLL 제어를 기반으로 하는 CA 처리 장치의 내부 구조임에 유의하여야만 한다.2A-2D, it should be noted that the internal structure of the CA processing device shown in FIGS. 2A-2D is an internal structure of the CA processing device based on PLL control.

도 2a-도 2d를 참조하면, 상기 CA 처리 장치는 다수개, 일 예로 M개의 수신 안테나들, 즉 수신 안테나 ANT#1 내지 수신 안테나 ANT#M과, 다수개, 일 예로 N+1개의 CC 처리부들, 즉 CC 처리부 #0(210)과, CC 처리부 #1(220)과, … , CC 처리부 #N(230)과, 제어기(240)와, 기준 클럭 생성기(250)와, 다수개, 일 예로 N+1개의 PLL 유닛들, 즉 수신 PLL 유닛#0(260-0), 수신 PLL 유닛#1(260-1), … , 수신 PLL 유닛#N(260-N)과, 다수개, 일 예로 N+1개의 송신 PLL 유닛들, 즉 송신 PLL 유닛#0(270-0), 송신 PLL 유닛#1(270-1), … , 송신 PLL 유닛#N(270-N)을 포함한다. 2A to 2D, the CA processing apparatus has a plurality of, for example, M receive antennas, that is, a receive antenna ANT#1 to a receive antenna ANT#M, and a plurality, for example, N+1 CC processing units The CC processing unit #0 (210), the CC processing unit #1 (220), and .. , CC processing unit #N (230), controller 240, reference clock generator 250, a plurality, for example, N + 1 PLL units, that is, receiving PLL unit #0 (260-0), receiving PLL unit #1 (260-1),… , Receiving PLL unit #N (260-N), multiple, for example N+1 transmitting PLL units, namely transmitting PLL unit #0 (270-0), transmitting PLL unit #1 (270-1), … , The transmitting PLL unit #N (270-N).

여기서, 상기 CC 처리부 #0(210)은 M개의 수신 안테나들, 즉 수신 안테나 ANT#1 내지 수신 안테나 ANT#M 각각에 연결되는 M개의 주파수 하향 변환기들, 즉 주파수 하향 변환기# 1(211-1)과, … , 주파수 하향 변환기#M(211-M)과, 상기 수신 안테나 ANT#1 내지 수신 안테나 ANT#M 각각에 연결되는 M개의 주파수 상향 변환기들, 즉 주파수 상향 변환기#1(213-1)과, … , 주파수 상향 변환기#M(213-M)과, 상기 M개의 주파수 하향 변환기들 각각에 연결되는 주파수 오프셋 추정기(215)를 포함한다. Here, the CC processor #0 (210) is M receive antennas, that is, the M frequency downconverters connected to each of the receive antennas ANT#1 to the receive antennas ANT#M, that is, the frequency downconverters #1 (211-1) ) And,… , Frequency down converter #M (211-M), and the M frequency up-converters connected to each of the receive antennas ANT#1 to ANT#M, that is, the frequency upconverter #1 (213-1),… , Frequency upconverter #M (213-M), and a frequency offset estimator 215 connected to each of the M frequency downconverters.

또한, 상기 CC 처리부 #1(220)은 M개의 수신 안테나들, 즉 수신 안테나 ANT#1 내지 수신 안테나 ANT#M 각각에 연결되는 M개의 주파수 하향 변환기들, 즉 주파수 하향 변환기# 1(221-1)과, … , 주파수 하향 변환기#M(221-M)과, 상기 수신 안테나 ANT#1 내지 수신 안테나 ANT#M 각각에 연결되는 M개의 주파수 상향 변환기들, 즉 주파수 상향 변환기#1(223-1)과, … , 주파수 상향 변환기#M(223-M)과, 상기 M개의 주파수 하향 변환기들 각각에 연결되는 주파수 오프셋 추정기(225)를 포함한다.In addition, the CC processing unit #1 (220) is M receive antennas, that is, the M frequency down converters connected to each of the receive antennas ANT#1 to Receive antenna ANT#M, that is, the frequency down converter # 1 (221-1 ) And,… , Frequency down converter #M (221-M), and the M frequency up-converters connected to each of the receive antennas ANT#1 through ANT#M, that is, the frequency upconverter #1 (223-1),… , Frequency up-converter #M (223-M), and a frequency offset estimator 225 connected to each of the M frequency down-converters.

이런 식으로, 마지막 CC 처리부인 상기 CC 처리부 #N(230)은 M개의 수신 안테나들, 즉 수신 안테나 ANT#1 내지 수신 안테나 ANT#M 각각에 연결되는 M개의 주파수 하향 변환기들, 즉 주파수 하향 변환기# 1(231-1)과, … , 주파수 하향 변환기#M(231-M)과, 상기 수신 안테나 ANT#1 내지 수신 안테나 ANT#M 각각에 연결되는 M개의 주파수 상향 변환기들, 즉 주파수 상향 변환기#1(233-1)과, … , 주파수 상향 변환기#M(233-M)과, 상기 M개의 주파수 하향 변환기들 각각에 연결되는 주파수 오프셋 추정기(235)를 포함한다.In this way, the last CC processing unit, the CC processing unit #N 230, has M reception antennas, that is, M frequency down converters connected to each of the reception antennas ANT#1 to ANT#M, that is, the frequency down converter. # 1 (231-1) and… , Frequency down converter #M (231-M), the receiving antenna ANT#1 to M frequency up-converters connected to each of the receiving antenna ANT#M, that is, the frequency up-converter #1 (233-1),… , Frequency upconverter #M (233-M), and a frequency offset estimator 235 connected to each of the M frequency downconverters.

도 2a-도 2d에 도시되어 있는 바와 같이 상기 CA 처리 장치는 1개의 기준 클럭 생성기(250)만을 포함하고, 상기 기준 클럭 생성기(250)는 기준 클럭을 생성한다. 여기서, 상기 기준 클럭 생성기(250)는 일 예로 TCXO 혹은 DCXO로 구현될 수 있다. 도 2a-도 2d에서는 상기 기준 클럭 생성기(250)가 상기 TCXO 혹은 DCXO로 구현되는 경우를 일 예로 하여 설명하지만, 상기 기준 클럭 생성기(250)는 상기 TCXO 혹은 DCXO 이외에도 다양한 형태의 발진기로 구현 가능함은 물론이다. 2A-D, the CA processing apparatus includes only one reference clock generator 250, and the reference clock generator 250 generates a reference clock. Here, the reference clock generator 250 may be implemented as, for example, TCXO or DCXO. 2A to 2D illustrate the case where the reference clock generator 250 is implemented as the TCXO or DCXO as an example, but the reference clock generator 250 can be implemented as various types of oscillators other than the TCXO or DCXO. Of course.

한편, 상기 수신 PLL 유닛들, 즉 상기 수신 PLL 유닛#0(260-0), 수신 PLL 유닛#1(260-1), … , 수신 PLL 유닛#N(260-N) 각각은 상기 기준 클럭 생성기(250)에 연결되고, 상기 기준 클럭 생성기(250)에서 생성한 기준 클럭을 사용하여 각 CC를 위한 수신 캐리어 주파수를 생성한다. 여기서, 상기 수신 PLL 유닛#0(260-0)은 CC#0에 대한 수신 캐리어 주파수를 생성하고, 상기 수신 PLL 유닛#1(260-1)은 CC#1에 대한 수신 캐리어 주파수를 생성하고, 이런 식으로 마지막 수신 PLL 유닛인 수신 PLL 유닛#N(260-N)은 CC#N에 대한 수신 캐리어 주파수를 생성한다. Meanwhile, the receiving PLL units, that is, the receiving PLL unit #0 (260-0), the receiving PLL unit #1 (260-1),… , Each of the received PLL units #N (260-N) is connected to the reference clock generator 250, and uses the reference clock generated by the reference clock generator 250 to generate a received carrier frequency for each CC. Here, the reception PLL unit #0 (260-0) generates a reception carrier frequency for CC#0, and the reception PLL unit #1 (260-1) generates a reception carrier frequency for CC#1, In this way, the last received PLL unit, the received PLL unit #N (260-N), generates a received carrier frequency for CC#N.

또한, 상기 송신 PLL 유닛들, 즉 상기 송신 PLL 유닛#0(270-0), 송신 PLL 유닛#1(270-1), … , 송신 PLL 유닛#N(270-N) 각각은 상기 기준 클럭 생성기(250)에 연결되고, 상기 기준 클럭 생성기(250)에서 생성한 기준 클럭을 사용하여 각 CC를 위한 송신 캐리어 주파수를 생성한다. 여기서, 상기 송신 PLL 유닛#0(270-0)은 CC#0에 대한 송신 캐리어 주파수를 생성하고, 상기 송신 PLL 유닛#1(270-1)은 CC#1에 대한 송신 캐리어 주파수를 생성하고, 이런 식으로 마지막 송신 PLL 유닛인 송신 PLL 유닛#N(270-N)은 CC#N에 대한 송신 캐리어 주파수를 생성한다. Also, the transmitting PLL units, that is, the transmitting PLL unit #0 (270-0), the transmitting PLL unit #1 (270-1), ... , Each of the transmitting PLL units #N (270-N) is connected to the reference clock generator 250, and uses the reference clock generated by the reference clock generator 250 to generate a transmit carrier frequency for each CC. Here, the transmission PLL unit #0 (270-0) generates a transmission carrier frequency for CC#0, and the transmission PLL unit #1 (270-1) generates a transmission carrier frequency for CC#1, In this way, the last transmit PLL unit, transmit PLL unit #N (270-N), generates a transmit carrier frequency for CC#N.

일 예로, CC#0에 대한 기준 수신 캐리어 주파수 신호는 "Rx_f0"이고, CC#0에 대한 기준 송신 캐리어 주파수 신호는 "Tx_f0"이고, CC#0의 캐리어 주파수 신호 수신을 위한 주파수 하향 변환기#1(211-1) 내지 주파수 하향 변환기#M(211-M)에는 Rx_f0가 제공되고, CC#0의 캐리어 주파수 신호 송신을 위한 주파수 상향 변환기#1(213-1) 내지 주파수 상향 변환기#M(213-M)에는 Tx_f0가 제공된다. 또한, CC#1에 대한 기준 수신 캐리어 주파수 신호는 "Rx_f1"이고, CC#1에 대한 기준 송신 캐리어 주파수 신호는 "Tx_f1"이고, CC#1의 캐리어 주파수 신호 수신을 위한 주파수 하향 변환기#1(221-1) 내지 주파수 하향 변환기#M(221-M)에는 Rx_f1가 제공되고, CC#1의 캐리어 주파수 신호 송신을 위한 주파수 상향 변환기#1(223-1) 내지 주파수 상향 변환기#M(223-M)에는 Tx_f1가 제공된다. 이런 식으로, 마지막 CC인 CC#N에 대한 기준 수신 캐리어 주파수 신호는 "Rx_fN"이고, CC#N에 대한 기준 송신 캐리어 주파수 신호는 "Tx_fN"이고, CC#N의 캐리어 주파수 신호 수신을 위한 주파수 하향 변환기#1(231-1) 내지 주파수 하향 변환기#M(231-M)에는 Rx_fN가 제공되고, CC#N의 캐리어 주파수 신호 송신을 위한 주파수 상향 변환기#1(233-1) 내지 주파수 상향 변환기#M(233-M)에는 Tx_fN가 제공된다.As an example, the reference reception carrier frequency signal for CC#0 is “Rx_f0”, the reference transmission carrier frequency signal for CC#0 is “Tx_f0”, and the frequency downconverter #1 for CC#0 carrier frequency signal reception Rx_f0 is provided to (211-1) to frequency downconverter #M (211-M), and frequency upconverter #1 (213-1) to frequency upconverter #M (213) for carrier frequency signal transmission of CC#0 -M) is provided with Tx_f0. In addition, the reference reception carrier frequency signal for CC#1 is "Rx_f1", the reference transmission carrier frequency signal for CC#1 is "Tx_f1", and the frequency downconverter #1 for CC#1 carrier frequency signal reception ( 221-1) to frequency down converter #M (221-M) is provided with Rx_f1, and frequency up converter #1 (223-1) to frequency up converter #M (223-) for carrier frequency signal transmission of CC#1. M) is provided with Tx_f1. In this way, the reference received carrier frequency signal for the last CC, CC#N is “Rx_fN”, the reference transmitted carrier frequency signal for CC#N is “Tx_fN”, and the frequency for CC#N carrier frequency signal reception. Rx_fN is provided to down converter #1 (231-1) to frequency down converter #M (231-M), and frequency up converter #1 (233-1) to frequency up converter for carrier frequency signal transmission of CC#N Tx_fN is provided to #M (233-M).

한편, 각 CC 처리부에 포함되어 있는 주파수 오프셋 추정기는 해당 CC 처리부가 포함하고 있는 M개의 주파수 하향 변환기들과 연결되며, 상기 CA 처리 장치가 포함하고 있는 N+1개의 수신 PLL 유닛들, 즉 수신 PLL 유닛#0(260-0), 수신 PLL 유닛#1(260-1), … , 수신 PLL 유닛#N(260-N)을 통해 각 CC 처리부로 제공되는 기준 수신 캐리어 주파수 신호와 수신되는 캐리어 주파수 신호간의 차이인 주파수 오프셋인 CC#n_Fo을 추정한다.Meanwhile, the frequency offset estimator included in each CC processing unit is connected to M frequency downconverters included in the CC processing unit, and N+1 receiving PLL units included in the CA processing unit, that is, receiving PLL Unit #0 (260-0), receiving PLL unit #1 (260-1),… , CC#n_Fo which is a frequency offset that is a difference between a reference received carrier frequency signal provided to each CC processing unit and a received carrier frequency signal through the received PLL unit #N (260-N).

즉, 상기 CC 처리부#0(210)에 포함되어 있는 주파수 오프셋 추정기(215)는 주파수 하향 변환기#1(211-1)과, … , 주파수 하향 변환기#M(211-M)과 연결되어 상기 수신 PLL 유닛#0(260-0), 수신 PLL 유닛#1(260-1), … , 수신 PLL 유닛#N(260-N)을 통해 제공되는 기준 수신 캐리어 주파수 신호 Rx_f0과 수신 캐리어 주파수 신호간의 차이인 주파수 오프셋인 CC#0_Fo을 추정한다.That is, the frequency offset estimator 215 included in the CC processor #0 (210) is a frequency down converter #1 (211-1),… , Connected to the frequency down converter #M (211-M), the receiving PLL unit #0 (260-0), the receiving PLL unit #1 (260-1), ... , CC#0_Fo, which is a frequency offset that is a difference between the reference received carrier frequency signal Rx_f0 and the received carrier frequency signal provided through the received PLL unit #N (260-N), is estimated.

또한, 상기 CC 처리부#1(220)에 포함되어 있는 주파수 오프셋 추정기(225)는 주파수 하향 변환기#1(221-1)과, … , 주파수 하향 변환기#M(221-M)과 연결되어 상기 수신 PLL 유닛#0(260-0), 수신 PLL 유닛#1(260-1), … , 수신 PLL 유닛#N(260-N)을 통해 제공되는 기준 수신 캐리어 주파수 신호 Rx_f1과 수신 캐리어 주파수 신호간의 차이인 주파수 오프셋인 CC#1_Fo을 추정한다. In addition, the frequency offset estimator 225 included in the CC processing unit #1 220 includes a frequency down converter #1 (221-1),. , Connected to the frequency down converter #M (221-M), the receiving PLL unit #0 (260-0), the receiving PLL unit #1 (260-1), ... , CC#1_Fo, which is a frequency offset that is a difference between the reference received carrier frequency signal Rx_f1 and the received carrier frequency signal provided through the received PLL unit #N (260-N), is estimated.

이런 식으로, 마지막 CC 처리부인 상기 CC 처리부#N(230)에 포함되어 있는 주파수 오프셋 추정기(235)는 주파수 하향 변환기#1(231-1)과, … , 주파수 하향 변환기#M(231-M)과 연결되어 상기 수신 PLL 유닛#0(260-0), 수신 PLL 유닛#1(260-1), … , 수신 PLL 유닛#N(260-N)을 통해 제공되는 기준 수신 캐리어 주파수 신호 Rx_fN과 수신 캐리어 주파수 신호간의 차이인 주파수 오프셋인 CC#N_Fo을 추정한다. In this way, the frequency offset estimator 235 included in the CC processing unit #N 230, which is the last CC processing unit, includes a frequency down-converter #1 (231-1),. , Connected to the frequency down converter #M (231-M), the receiving PLL unit #0 (260-0), the receiving PLL unit #1 (260-1), ... , CC#N_Fo, which is a frequency offset that is a difference between the reference received carrier frequency signal Rx_fN and the received carrier frequency signal provided through the received PLL unit #N (260-N), is estimated.

한편, 도 2a-도 2d에 도시한 바와 같은 CA 처리 장치는 각 CC 별로 추정된 주파수 오프셋을 해당 CC의 수신 PLL 유닛과 송신 PLL 유닛을 직접 제어하여 보상하며, 이에 대해서 구체적으로 설명하면 다음과 같다. Meanwhile, the CA processing apparatus as illustrated in FIGS. 2A to 2D compensates for the estimated frequency offset for each CC by directly controlling the receiving PLL unit and the transmitting PLL unit of the corresponding CC, as described in detail below. .

첫 번째로, 각 CC 별로 추정된 주파수 오프셋을 해당 CC의 수신 PLL 유닛을 제어하여 보상하는 방식에 대해서 설명하면 다음과 같다.First, the method of compensating the frequency offset estimated for each CC by controlling the received PLL unit of the corresponding CC will be described as follows.

먼저, CC#0에 대해서 추정된 주파수 오프셋 CC#0_Fo는 상기 수신 PLL 유닛#0(260-0)로 입력되어, 상기 수신 PLL 유닛#0(260-0)이 상기 추정된 주파수 오프셋 CC#0_Fo을 보상하도록 한다. First, the estimated frequency offset CC#0_Fo for CC#0 is input to the received PLL unit #0 (260-0), so that the received PLL unit #0 (260-0) is the estimated frequency offset CC#0_Fo To compensate.

다음으로, CC#1에 대해서 추정된 주파수 오프셋 CC#1_Fo는 상기 수신 PLL 유닛#1(260-1)로 입력되어, 상기 수신 PLL 유닛#1(260-1)이 상기 추정된 주파수 오프셋 CC#1_Fo을 보상하도록 한다.Next, the estimated frequency offset CC#1_Fo for CC#1 is input to the received PLL unit #1 (260-1), so that the received PLL unit #1 (260-1) is the estimated frequency offset CC# Compensate for 1_Fo.

이런 식으로, 마지막 CC인 CC#N에 대해서 추정된 주파수 오프셋 CC#N_Fo는 상기 수신 PLL 유닛#N(260-N)로 입력되어, 상기 수신 PLL 유닛#N(260-N)이 상기 추정된 주파수 오프셋 CC#N_Fo을 보상하도록 한다.In this way, the frequency offset CC#N_Fo estimated for the last CC, CC#N, is input to the received PLL unit #N (260-N), so that the received PLL unit #N (260-N) is estimated. Compensate for the frequency offset CC#N_Fo.

두 번째로, 각 CC 별로 추정된 주파수 오프셋을 해당 CC의 송신 PLL 유닛을 제어하여 보상하는 방식에 대해서 설명하면 다음과 같다.Second, the method for compensating the frequency offset estimated for each CC by controlling the transmission PLL unit of the corresponding CC is as follows.

먼저, CC#0에 대해서 추정된 주파수 오프셋 CC#0_Fo는 상기 송신 PLL 유닛#0(270-0)로 입력되어, 상기 송신 PLL 유닛#0(270-0)이 상기 추정된 주파수 오프셋 CC#0_Fo을 보상하도록 한다. First, the estimated frequency offset CC#0_Fo for CC#0 is input to the transmitting PLL unit #0 (270-0), so that the transmitting PLL unit #0 (270-0) is the estimated frequency offset CC#0_Fo To compensate.

다음으로, CC#1에 대해서 추정된 주파수 오프셋 CC#1_Fo는 상기 송신 PLL 유닛#1(270-1)로 입력되어, 상기 송신 PLL 유닛#1(270-1)이 상기 추정된 주파수 오프셋 CC#1_Fo을 보상하도록 한다.Next, the estimated frequency offset CC#1_Fo for CC#1 is input to the transmitting PLL unit #1 (270-1), so that the transmitting PLL unit #1 (270-1) is the estimated frequency offset CC# Compensate for 1_Fo.

이런 식으로, 마지막 CC인 CC#N에 대해서 추정된 주파수 오프셋 CC#N_Fo는 상기 송신 PLL 유닛#N(270-N)로 입력되어, 상기 송신 PLL 유닛#N(270-N)이 상기 추정된 주파수 오프셋 CC#N_Fo을 보상하도록 한다.In this way, the frequency offset CC#N_Fo estimated for the last CC, CC#N, is input to the transmitting PLL unit #N (270-N), so that the transmitting PLL unit #N (270-N) is estimated. Compensate for the frequency offset CC#N_Fo.

그러면 여기서, 도 2a-도 2d를 참조하여 본 발명의 실시예에 따른 CA 처리 장치 동작 과정에 대해서 구체적으로 설명하면 다음과 같다. Then, the operation process of the CA processing apparatus according to the embodiment of the present invention will be described in detail with reference to FIGS. 2A to 2D as follows.

먼저, 상기 CA 처리 장치의 기준 클럭은 N+1개의 CC 들, 즉 CC#0 내지 CC#N 중 선택된 CC에 해당하는 CC 처리부에 포함되어 있는 주파수 오프셋 추정기에서 추정한 주파수 오프셋을 기준으로 주파수 오프셋을 보상한다. First, the reference clock of the CA processing apparatus is a frequency offset based on the frequency offset estimated by the frequency offset estimator included in the CC processing unit corresponding to the selected CC among N+1 CCs, that is, CC#0 to CC#N. Compensates.

또한, 상기 CA 처리 장치는 N+1개의 CC 들, 즉 CC#0 내지 CC#N 중 가장 우수한 채널 품질을 가지는 CC를 기반으로 기준 클럭 제어 동작을 수행할 수 있다. 여기서, 상기 채널 품질은 각 CC별 CINR과, RSRP와, RSRQ와, RSSI와, CQI와, 제어 채널 혹은 데이터 채널에 대한 BLER 등과 같은 다양한 metric들을 사용하여 결정될 수 있다. 도 2a-도 2d에서는 상기 CINR과, RSRP와, RSRQ와, RSSI와, CQI와, BLER 등과 같은 다양한 metric 들을 상기 기준 클럭 제어 동작에 사용되는 CC를 선택하는데 사용하는 경우를 일 예로 하여 설명하였으나, 상기 기준 클럭 제어 동작에 사용되는 CC를 선택하는데 사용되는 metric들에는 제한이 없음은 물론이다.In addition, the CA processing apparatus may perform a reference clock control operation based on N+1 CCs, that is, CCs having the best channel quality among CC#0 to CC#N. Here, the channel quality may be determined using various metrics such as CINR for each CC, RSRP, RSRQ, RSSI, CQI, and BLER for a control channel or data channel. In FIGS. 2A-2D, various metrics such as the CINR, RSRP, RSRQ, RSSI, CQI, and BLER are used as examples to select a CC used for the reference clock control operation. Of course, there is no limit to the metrics used to select the CC used for the reference clock control operation.

또한, 상기 CA 처리 장치는 N+1개의 CC 들, 즉 CC#0 내지 CC#N 중 가장 우수한 채널 품질을 가지는 CC를 기반으로 기준 클럭 제어 동작을 수행할 수 있는데, 상기 기준 클럭 제어 동작에 사용되는 CC를 선택하는 주기는 일 예로 상기 CINR과, RSRP와, RSRQ와, RSSI와, CQI와, BLER 등과 같은 다양한 메트릭들을 측정하는 측정 주기가 될 수 있다. 만약, 상기 CINR과, RSRP와, RSRQ와, RSSI와, CQI와, BLER 등과 같은 다양한 메트릭들을 필터링할 경우 상기 기준 클럭 제어 동작에 사용되는 CC를 선택하는 주기는 일 예로 상기 측정 주기의 다수배로 설정될 수 있다. In addition, the CA processing apparatus may perform a reference clock control operation based on N+1 CCs, that is, a CC having the highest channel quality among CC#0 to CC#N, which is used for the reference clock control operation. The period for selecting the CC to be, for example, may be a measurement period for measuring various metrics such as the CINR, RSRP, RSRQ, RSSI, CQI, and BLER. If, when filtering various metrics such as the CINR, RSRP, RSRQ, RSSI, CQI, and BLER, the period for selecting the CC used for the reference clock control operation is set to, for example, multiple times the measurement period. Can be.

한편, 상기 기준 클럭을 제어하는데 사용되지 않는 나머지 CC들에 해당하는 CC 처리부들에 포함되어 있는 주파수 오프셋 추정기에서 추정한 주파수 오프셋은 해당 송/수신 PLL을 제어하여 주파수 오프셋을 보상하는데 사용된다. Meanwhile, the frequency offset estimated by the frequency offset estimator included in CC processing units corresponding to the remaining CCs that are not used to control the reference clock is used to compensate for the frequency offset by controlling the corresponding transmit/receive PLL.

여기서, 상기 기준 클럭을 제어하는데 사용되지 않는 나머지 CC들에 해당하는 CC 처리부들에 포함되어 있는 주파수 오프셋 추정기에서 추정한 주파수 오프셋은 해당 CC 처리부가 포함하고 있는 송신 주파수 오프셋 보상기들 및 수신 주파수 오프셋 보상기들을 통해 주파수 오프셋을 보상하는데 사용된다.Here, the frequency offset estimated by the frequency offset estimator included in the CC processing units corresponding to the remaining CCs that are not used to control the reference clock is the transmission frequency offset compensators and the received frequency offset compensators included in the CC processing unit. It is used to compensate for the frequency offset through them.

한편, 도 2a-도 2d에서 설명한 바와 같은 CA 처리 장치의 경우 별도의 주파수 오프셋 보상기를 사용하지 않고 CC별로 송신 PLL 유닛 및 수신 PLL 유닛에 대해 직접 주파수 오프셋을 보상함으로써 주파수를 보상하기 때문에, 모뎀(MOdulator/DE-Modulator: MODEM, 이하 "MODEM"이라 칭하기로 한다)에서 무선 주파수 집적 회로(RFIC: Radio Frequency Integrated Circuit, 이하 'RFIC'라 칭하기로 한다)로의 제어 신호가 매 주파수 오프셋 보상 주기마다 제공되어야 할 필요가 있다. Meanwhile, in the case of the CA processing apparatus as described in FIGS. 2A to 2D, since the frequency is compensated by directly compensating the frequency offset for the transmitting PLL unit and the receiving PLL unit for each CC without using a separate frequency offset compensator, the modem ( Control signals from MOdulator/DE-Modulator: MODEM (hereinafter referred to as "MODEM") to radio frequency integrated circuit (RFIC) will be provided at every frequency offset compensation cycle It needs to be.

한편, 본 발명의 실시예들, 즉 도 1a 내지 도 2d에서 설명한 바와 같은 CC 처리 회로 및/혹은 장치에서는 신호 수신을 위한 처리 유닛들과 신호 송신을 위한 처리 유닛들의 개수가 동일한 경우를 일 예로 하여 CA를 처리하는 경우에 대해서 설명하였으나, 신호 수신을 위한 처리 유닛들과 신호 송신을 위한 처리 유닛들의 개수는 동일할 수도 있고 상이할 수도 있음은 물론이다. Meanwhile, in the embodiments of the present invention, that is, in the CC processing circuit and/or device as described with reference to FIGS. 1A to 2D, a case in which the number of processing units for signal reception and the processing units for signal transmission are the same is taken as an example. Although the case of processing a CA has been described, it goes without saying that the number of processing units for signal reception and the processing units for signal transmission may be the same or different.

또한, 본 발명의 실시예들, 즉 도 1a 내지 도 2d에서 설명한 바와 같은 CC 처리 회로 및/혹은 장치에서 사용된 안테나들의 개수에는 제한이 없으며, CC들의 개수 역시 제한이 없음은 물론이다.In addition, the number of antennas used in the embodiments of the present invention, that is, the CC processing circuit and/or device as described in FIGS. 1A to 2D is not limited, and the number of CCs is also not limited.

한편 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.On the other hand, in the detailed description of the present invention, although specific embodiments have been described, various modifications are possible without departing from the scope of the present invention. Therefore, the scope of the present invention should not be limited to the described embodiments, but should be determined not only by the scope of claims to be described later, but also by the scope and equivalents of the claims.

Claims

In the device for performing a carrier aggregation (carrier aggregation),
Generates a plurality of first carrier frequencies, each corresponding to a plurality of component carriers (CC), based on a reference clock, and receives a plurality of second carrier frequencies, each corresponding to the plurality of CCs A plurality of phase lock loop (PLL) circuits; And
And a reference clock generator that generates a reference clock based on a comparison between at least one of the plurality of first carrier frequencies and at least one of the plurality of second carrier frequencies.

The device of claim 1, wherein the device is a user equipment (UE), a Home evolved NodeB (HeNB), or a repeater.

The method of claim 1, wherein the plurality of PLL circuits,
A set of receive PLL circuits generating the plurality of first carrier frequencies; And
A set of transmit PLL circuits generating a plurality of third carrier frequencies used for the transmission of the signal,
And the third carrier frequencies correspond to the plurality of CCs, respectively.

In the method of performing a carrier aggregation (carrier aggregation),
Generating a plurality of first carrier frequencies respectively corresponding to a plurality of component carriers (CCs) based on a reference clock;
Receiving a plurality of second carrier frequencies respectively corresponding to the plurality of CCs;
A comparison operation between at least one of the plurality of first carrier frequencies and at least one of the plurality of second carrier frequencies; And
And generating a reference clock based on the comparison.

The method of claim 4,
And compensating for at least one frequency difference output from the comparison and corresponding to at least one of the plurality of CCs, respectively.

The method of claim 5,
And determining a reference frequency difference from the at least one frequency difference.

The method of claim 6,
The reference frequency difference is determined based on the channel quality-related information corresponding to each of the plurality of CC.

The method of claim 7,
The channel quality-related information includes a carrier-to-interference noise ratio, a reference signal received power, a reference signal received quality, and a reference signal strength indicator. method comprising at least one of a strength indicator, a channel quality indicator, or a block error rate (BLER).

In the device for performing a carrier aggregation (carrier aggregation),
A plurality of antennas; And
A plurality of first carrier frequencies corresponding to a plurality of component carriers (CCs) are generated based on a reference clock, and a plurality of second carrier frequencies corresponding to the plurality of CCs are respectively generated. At least one processor receiving through a plurality of antennas, performing a comparison between at least one of the plurality of first carrier frequencies and at least one of the plurality of second carrier frequencies, and generating a reference clock based on the comparison Device comprising a.

The method of claim 9,
And the at least one processor compensates for at least one frequency difference output from the comparison and corresponding to at least one of the plurality of CCs.

The method of claim 9,
And the at least one processor determines a reference frequency difference from the at least one frequency difference.

The method of claim 9,
The device is a user terminal (User Equipment; UE), HeNB (Home evolved NodeB), or a device characterized in that the repeater (repeater).

The method of claim 9, wherein the at least one processor,
A plurality of frequency down converters for down-converting the generated first carrier frequencies, respectively;
A frequency offset estimator that performs a comparison between the generated first carrier frequencies and the received second carrier frequencies; And
And a frequency offset compensator for compensating for at least one frequency difference output from the comparison and corresponding to at least one of the plurality of CCs, respectively.