KR102103998B1 - Multi-functional enable circuit capable of variation function with hysteresis characteristics using a current-source - Google Patents
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Abstract
Description
본 발명은 전류원을 이용한 히스테리시스 특성을 갖는 동작 가변이 가능한 다기능 이네이블 회로 및 이를 포함하는 회로 시스템에 관한 것이다.The present invention relates to a multi-function enable circuit capable of variable operation having hysteresis characteristics using a current source and a circuit system including the same.
일반적인 이네이블(Enable) 회로는 전원 IC를 포함한 반도체 칩의 전체 또는 일부의 구동 상태(On/Off)를 결정하이 위해 외부로부터 이네이블 신호를 공급받아, 이네이블 신호를 처리하는 회로이다.A general enable circuit is a circuit that processes an enable signal by receiving an enable signal from the outside to determine a driving state (on / off) of all or part of a semiconductor chip including a power supply IC.
최근에는 단순히 이네이블 신호를 통한 반도체 칩의 구동 상태를 제어하는 것 뿐 아니라, 반도체 칩의 동작 및 특성, 기능에 따라 이네이블 신호 외에 동작 환경을 검출하여 구동 상태를 결정하게 된다.Recently, not only is the driving state of the semiconductor chip controlled through the enable signal, but also the operating environment is determined by detecting the operating environment in addition to the enable signal according to the operation, characteristics, and functions of the semiconductor chip.
이를 위해 각각의 동작 환경 검출 회로를 이네이블 회로 외에 개별적으로 설계하여, 이네이블 회로와 혼합하여 반도체 칩의 구동 상태를 제어하기 된다.To this end, each operating environment detection circuit is individually designed in addition to the enable circuit, and mixed with the enable circuit to control the driving state of the semiconductor chip.
상세하게는, 일반적인 이네이블 회로는 통상적인 로직 게이트(Logic gate)를 이용하여 이네이블 신호를 제어하되, 비교기(Comparator)를 포함하여 특정 이네이블 전압값을 제어함으로써, 비교기를 통해서 입력되는 기준전압(VREF)과 이네이블 전압(VEN)을 비교하여 최종 이네이블 신호를 출력하여, 외부로부터 입력받은 이네이블 신호를 처리하고 있다.In detail, a general enable circuit controls an enable signal using a conventional logic gate, but controls a specific enable voltage value including a comparator, and thus a reference voltage input through the comparator. The final enable signal is output by comparing (VREF) and the enable voltage (VEN) to process the enable signal received from the outside.
더불어, 히스테리시스(Hysteresis) 없이 단일 값으로 이네이블 전압값을 판별할 경우, 기준전압값 근처에서 발생하는 노이즈 등으로 인한 오동작 발생 우려가 있기 때문에, 슈미트 트리거(Schmitt Trigger)를 포함하여 히스테리시스(Hysteresis)를 설정하여 상승시의 VEN(VENR)과 하강시의 VEN(VENF)의 차이를 두어 안정성을 높이고 있다.In addition, when the enable voltage value is determined by a single value without hysteresis, there is a possibility of malfunction due to noise generated near the reference voltage value, and thus, hysteresis including a Schmitt Trigger. By setting the difference between VEN (VENR) at the time of rise and VEN (VENF) at the time of fall, stability is improved.
또한, 상술한 바와 같이, 반도체 칩은 다양한 구동 회로로 이루어져 있기 때문에, 구동 전원(동작 전원) 입력 시, 전체 반도체 칩을 구성하는 각각 블록들은 정상 동작을 하는 입력전압값이 상이하게 설정되어 있기 때문에, 모든 블록들이 완전하게 정상 동작하는 입력전압 이전에는, 전체 반도체 칩이 동작하지 않도록 제어하는 것(UVLO, Under Voltage Lock Out)이 필요하다. 이러한 필요성으로 인해 종래에는 이네이블 회로 외에 UVLO 제어회로 역시 설계에 추가되게 된다.In addition, as described above, since the semiconductor chip is composed of various driving circuits, when the driving power supply (operating power supply) is input, each block constituting the entire semiconductor chip has a different input voltage value for normal operation. , It is necessary to control (UVLO, Under Voltage Lock Out) so that the entire semiconductor chip does not operate before the input voltage where all the blocks are completely operated normally. Due to this need, in addition to the enable circuit, the UVLO control circuit is also conventionally added to the design.
ULVO 제어회로 역시, 히스테리시스가 없을 경우, 노이즈가 발생할 확률이 매우 크기 때문에, 전원 상승시의 VUVR과 전원 하강시의 VUVF의 차이를 두어 히스테리시스를 갖도록 신호를 처리하고 있다.The ULVO control circuit also processes signals to have hysteresis by setting the difference between VUVR at power-up and VUVF at power-down because the probability of noise generation is very high when there is no hysteresis.
이와 같이, 종래에는 반도체 칩을 온전히 구동시키기 위해서는, 다양한 회로들을 혼합하여 설계되게 되며, 특히, '구동 자체'의 노이즈를 제거하기 위해 '이네이블 회로'와 'UVLO 회로'를 포함하여 설계하고 있다.As described above, conventionally, in order to completely drive the semiconductor chip, various circuits are designed by mixing, and in particular, the 'enable circuit' and the 'UVLO circuit' are designed to remove the noise of the 'drive itself'. .
이러한 이네이블 회로와 UVLO 회로는 상술한 바와 같이, 동작, 회로 구성, 동작시키는 방법 또한 상이하고, 히스테리시스의 기준값이 다르게 설정되기 때문에, 두 개의 출력신호의 AND 조건으로 반도체 칩의 동작이 결정되게 된다.As described above, since the enable circuit and the UVLO circuit are different from each other in operation, circuit configuration, and method of operation, and the reference values of hysteresis are set differently, the operation of the semiconductor chip is determined by the AND condition of the two output signals. .
그렇지만, 이네이블 회로는 입력신호들이 디지털 로직 기준으로 되어 있어, 표준화되어 있는 반면에, UVLO 회로는 칩별로 상이하게 설정되어 있어 칩마다 회로의 파라미터를 변경 설계해야 하기 때문에, 가변성 및 범용성이 없는 문제점이 있다.However, the enable circuit is standardized because the input signals are based on digital logic, whereas the UVLO circuit is set differently for each chip, so it is necessary to change and design the circuit parameters for each chip. There is this.
이와 같이, 종래에는 UVLO 기능이나 Power Good Detector 기능을 구현하기 위해서는, 반도체 칩 외부에 상기의 목적에 맞는 별도의 회로를 구현하여 가공된 칩의 이네이블 단자에 입력하여 상기 기능들을 모사/구현하거나, 반도체 칩 내부에 별도의 UVLO 회로/Power Good Detector 회로 등을 구비하여야 하기 때문에, 반도체 칩 회로의 표준화가 매우 어려운 문제점이 있다.As described above, in order to implement the UVLO function or the power good detector function in the related art, a separate circuit suitable for the above purpose is implemented outside the semiconductor chip and input to the enable terminal of the processed chip to simulate / implement the functions, Since a separate UVLO circuit / Power Good Detector circuit must be provided inside the semiconductor chip, standardization of the semiconductor chip circuit is very difficult.
본 발명은 상기한 바와 같은 문제점을 해결하기 위해 안출된 것으로써, 본 발명에 의한 반도체 칩 내부에 기본적으로 이네이블 기능의 동작이 가능한 회로를 구비하며, 외부 저항 등을 이용하여 상기 회로가 UVLO, Power Good Detector 기능을 수행할 수 있도록 용이하게 전환할 수 있는 전류원을 이용한 히스테리시스 특성을 갖는 동작 가변이 가능한 다기능 이네이블 회로 및 이를 포함하는 회로 시스템을 제공함에 있다.The present invention has been devised to solve the problems as described above, and basically includes a circuit capable of operating an enable function inside the semiconductor chip according to the present invention. In order to provide a power good detector function, a multifunctional enable circuit having a hysteresis characteristic using a current source that can be easily switched and a circuit system including the same are provided.
상기한 바와 같은 문제점을 해결하기 위한 본 발명에 의한 전류원을 이용한 히스테리시스 특성을 갖는 동작 가변이 가능한 다기능 이네이블 회로는, 복수의 입력단자를 포함한 반도체 칩 내부에 구비된 다기능 이네이블 회로로서, 상기 반도체 칩의 제1 입력단자와 출력이 병렬로 연결되는 n개의 정 전류원과, 상기 정 전류원의 출력과 병렬로 연결되고 제어 신호에 기초하여 가변되는 m개의 가변 전류원을 포함하는 바이어스 전류 생성부 및 상기 제1 입력단자 및 상기 반도체 칩의 제2 입력단자의 전압을 입력으로 받고, 상기 제1 입력단자의 전압과 상기 제2 입력단자의 전압을 비교하여 비교 결과 신호를 출력하는 비교기를 포함하고, 상기 제어 신호가 상기 비교 결과 신호에 기초하여 생성되고, 상기 제어 신호에 따라 바이어스 전류 생성부의 출력 전류가 가변되는 것이 바람직하다. (여기서, 
더 나아가, 상기 제1 입력단자의 전압이 상기 제2 입력단자의 전압보다 높을 경우, 상기 가변 전류원이 0보다 큰 소정 값을 정전류로 출력하는 것이 바람직하다.Furthermore, when the voltage of the first input terminal is higher than the voltage of the second input terminal, it is preferable that the variable current source outputs a predetermined value greater than 0 as a constant current.
더 나아가, 상기 정 전류원 및 상기 가변 전류원의 회로는 상기 반도체 칩의 제3 입력단자에 연결된 공통 소스를 갖는 복수의 제1 트랜지스터, 제2-i 트랜지스터, 제3-j 트랜지스터 및 상기 제어 신호에 의해 온 또는 오프되는 제4-j 트랜지스터를 포함하고, 상기 제4-j 트랜지스터는 상기 가변 전류원을 형성하는 상기 제3-j 트랜지스터와 직렬로 연결되고, 상기 제어 신호에 따라 가변적으로 상기 제어 신호가 온될 경우, 클로즈되어 0보다 큰 소정의 정전류를 출력하고, 상기 제어 신호가 오프될 경우, 오픈되어 0A 전류를 출력하는 것이 바람직하다. (여기서, 
더 나아가, 상기 바이어스 전류 생성부는 보조 전류원을 더 포함하고, 상기 제1 트랜지스터의 소스는 제3 입력단자와 연결되고, 드레인은 상기 보조 전류원에 연결되며, 게이트는 상기 제1 트랜지스터의 드레인에 연결되고, 상기 제2-i 트랜지스터의 소스는 제3 입력단자와 연결되고, 드레인은 상기 제1 입력단자에 연결되며, 상기 게이트는 상기 제1 트랜지스터의 게이트에 연결되고, 상기 제3-j 트랜지스터의 소스는 제3 입력단자와 연결되고, 드레인은 상기 제4-j 트랜지스터의 드레인과 연결되고, 게이트는 상기 제1 트랜지스터의 게이트에 연결되고, 상기 제4-j 트랜지스터의 소스는 상기 제1 입력단자와 연결되고, 게이트는 상기 비교기의 출력 신호와 연결되는 것이 바람직하다.Furthermore, the bias current generator further includes an auxiliary current source, a source of the first transistor is connected to a third input terminal, a drain is connected to the auxiliary current source, and a gate is connected to a drain of the first transistor. , The source of the second-i transistor is connected to the third input terminal, the drain is connected to the first input terminal, the gate is connected to the gate of the first transistor, and the source of the third-j transistor Is connected to a third input terminal, a drain is connected to a drain of the fourth-j transistor, a gate is connected to a gate of the first transistor, and a source of the fourth-j transistor is connected to the first input terminal. Preferably, the gate is connected to the output signal of the comparator.
더 나아가, 상기 제1 트랜지스터, 제2-i 트랜지스터, 제3-j 트랜지스터, 제4-j 트랜지스터는 p-채널 FET을 포함하여 구성되며, 상기 보조 전류원은 복수의 n-채널 FET를 포함하여 구성되는 전류 거울 회로인 것이 바람직하다.Furthermore, the first transistor, the 2-i transistor, the 3-j transistor, and the 4-j transistor include a p-channel FET, and the auxiliary current source includes a plurality of n-channel FETs. It is desirable to be a current mirror circuit.
더 나아가, 상기 비교기의 출력 신호인 비교 결과 신호를 입력받고, 상기 비교 결과 신호를 기초로 적어도 하나의 반도체 칩의 활성화 또는 비활성화 신호를 출력하는 로직 생성 회로를 더 포함하여 구성되는 것이 바람직하다.Furthermore, it is preferable to further include a logic generation circuit that receives a comparison result signal that is an output signal of the comparator and outputs an activation or deactivation signal of at least one semiconductor chip based on the comparison result signal.
더 나아가, 상기 로직 생성 회로는 상기 반도체 칩의 제4 입력단자와 연결되고, 상기 제4 입력단자의 전압이 소정의 값보다 작으면, 상기 반도체 칩의 비활성화 신호를 출력하는 것이 바람직하다.Furthermore, the logic generation circuit is connected to the fourth input terminal of the semiconductor chip, and when the voltage of the fourth input terminal is less than a predetermined value, it is preferable to output the deactivation signal of the semiconductor chip.
더 나아가, 상기 로직 생성 회로는 상기 반도체 칩의 활성화 신호를 출력하는 경우, 로직 High를 나타내는 Active high 신호 및 로직 Low를 나타내는 Active low 신호를 출력하는 것이 바람직하다.Furthermore, when the logic generation circuit outputs an activation signal of the semiconductor chip, it is preferable to output an active high signal indicating logic high and an active low signal indicating logic low.
본 발명의 일 실시예에 따른 전류원을 이용한 히스테리시스 특성을 갖는 동작 가변이 가능한 다기능 이네이블 회로를 포함하는 회로 시스템은, 다기능 이네이블 회로를 포함하는 반도체 칩, 상기 반도체 칩의 제1 입력단자에 연결되는 반도체 칩 활성화 제어 전압원, 상기 반도체 칩의 제2 입력단자에 연결되는 기준 신호 전압원 및 상기 반도체 칩의 제3 입력단자에 연결되는 반도체 칩 구동용 전원을 포함하고, 상기 반도체 칩 활성화 제어 전압원은 상기 기준 신호 전압원의 전압보다 큰 전압을 출력하여 상기 반도체 칩을 활성화시키고, 상기 기준 신호 전압원보다 낮은 전압을 출력하여 상기 반도체 칩을 비활성화 시키는 것이 바람직하다.A circuit system including a multi-function enable circuit capable of variable operation with hysteresis characteristics using a current source according to an embodiment of the present invention is connected to a semiconductor chip including a multi-function enable circuit and a first input terminal of the semiconductor chip A semiconductor chip activation control voltage source, a reference signal voltage source connected to the second input terminal of the semiconductor chip, and a semiconductor chip driving power source connected to the third input terminal of the semiconductor chip, wherein the semiconductor chip activation control voltage source is the Preferably, the semiconductor chip is activated by outputting a voltage greater than the voltage of the reference signal voltage source, and the semiconductor chip is deactivated by outputting a voltage lower than the reference signal voltage source.
본 발명의 또다른 일 실시예에 따른 전류원을 이용한 히스테리시스 특성을 갖는 동작 가변이 가능한 다기능 이네이블 회로를 포함하는 회로 시스템은, 다기능 이네이블 회로를 포함하는 반도체 칩, 상기 반도체 칩의 제2 입력단자에 연결되는 기준 신호 전압원, 상기 반도체 칩의 제3 입력단자에 연결되는 반도체 칩 구동용 전원 및 상기 반도체 칩 구동용 전원과 그라운드 사이에 직렬로 연결된 복수의 저항 모듈을 포함하는 저항부를 포함하고, 상기 직렬로 연결된 복수의 저항 모듈의 연결 노드들 중 선택되는 어느 한 노드가 상기 반도체 칩의 제1 입력단자에 연결되어, 상기 가변 전류원의 출력 전류에 따라 제1 입력단자의 전압이 가변됨으로써, 상기 저항 모듈의 저항값 및 선택 노드 위치 중 적어도 어느 하나를 이용하여 상기 반도체 칩 전원에 대한 전압 상승시 최소 동작 전압값(V_UV_rising) 및 전압 하강시 최소 동작 전압값(V_UV_falling)을 가변하는 것이 바람직하다.A circuit system including a multi-function enable circuit capable of variable operation having hysteresis characteristics using a current source according to another embodiment of the present invention, a semiconductor chip including a multi-function enable circuit, a second input terminal of the semiconductor chip A reference signal voltage source connected to the semiconductor chip, a semiconductor chip driving power source connected to the third input terminal of the semiconductor chip, and a resistance unit including a plurality of resistance modules connected in series between the semiconductor chip driving power source and ground, wherein the One of the nodes selected from the connection nodes of the plurality of resistance modules connected in series is connected to the first input terminal of the semiconductor chip, so that the voltage of the first input terminal is changed according to the output current of the variable current source, so that the resistance For the semiconductor chip power supply using at least one of the resistance value of the module and the position of the selected node It is desirable to vary the minimum operating voltage value (V_UV_rising) when the voltage rises and the minimum operating voltage value (V_UV_falling) when the voltage falls.
더 나아가, 상기 저항부는 제1 저항 모듈 및 제2 저항 모듈을 포함하고, 상기 제1 저항 모듈 및 제2 저항 모듈은 각각 적어도 하나의 저항을 포함하여 구성되며, 상기 반도체 칩 구동용 전원과 일단이 연결되는 상기 제1 저항 모듈의 타단과, 상기 그라운드와 일단이 연결되는 상기 제2 저항 모듈의 타단이 연결되는 노드가 상기 반도체 칩의 제1 입력단자에 연결되고, 상기 제1 저항 모듈의 전체 저항값과 상기 제2 저항 모듈의 전체 저항값의 비율에 따라 전압 상승시 최소 동작 전압값과 전압 하강시 최소 동작 전압값의 평균값( V_UV)이 설정되는 것이 바람직하다.Further, the resistor unit includes a first resistor module and a second resistor module, and the first resistor module and the second resistor module each include at least one resistor, and the semiconductor chip driving power supply and one end are provided. A node to which the other end of the first resistance module connected and the other end of the second resistance module to which the ground and one end are connected is connected to the first input terminal of the semiconductor chip, and the total resistance of the first resistance module It is preferable that an average value (V_UV) of a minimum operating voltage value when the voltage rises and a minimum operating voltage value when the voltage falls according to a ratio of a value and a total resistance value of the second resistance module.
더 나아가, 상기 저항부는 제1 저항 모듈 및 제2 저항 모듈을 포함하고, 상기 제1 저항 모듈 및 제2 저항 모듈은 각각 적어도 하나의 저항을 포함하여 구성되며, 상기 반도체 칩 구동용 전원과 일단이 연결되는 상기 제1 저항 모듈의 타단과, 상기 그라운드와 일단이 연결되는 상기 제2 저항 모듈의 타단이 연결되는 노드가 상기 반도체 칩의 제1 입력단자에 연결되고, 상기 제1 저항 모듈의 전체 저항값과 상기 제2 저항 모듈의 전체 저항값에 따라 전압 상승시 최소 동작 전압값과 전압 하강시 최소 동작 전압값이 설정되는 것이 바람직하다.Further, the resistor unit includes a first resistor module and a second resistor module, and the first resistor module and the second resistor module each include at least one resistor, and the semiconductor chip driving power supply and one end are provided. A node to which the other end of the first resistance module connected and the other end of the second resistance module to which the ground and one end are connected is connected to the first input terminal of the semiconductor chip, and the total resistance of the first resistance module It is preferable that the minimum operating voltage value when the voltage rises and the minimum operating voltage value when the voltage falls according to the value and the total resistance value of the second resistance module.
더 나아가, 상기 반도체 칩의 제4 입력단자에 연결된 부가 활성화 신호 생성부를 더 포함하고, 상기 부가 활성화 신호 생성부가 비활성화 신호를 출력하면 상기 반도체 칩이 비활성화되는 것이 바람직하다.Furthermore, it is preferable that the semiconductor chip is deactivated when the additional activation signal generation unit outputs an inactivation signal further comprising an additional activation signal generation unit connected to a fourth input terminal of the semiconductor chip.
본 발명의 또다른 일 실시예에 따른 전류원을 이용한 히스테리시스 특성을 갖는 동작 가변이 가능한 다기능 이네이블 회로를 포함하는 회로 시스템은, 다기능 이네이블 회로를 포함한 반도체 칩을 포함하는 제1 회로부, 적어도 하나의 반도체를 포함하는 제2 회로부, 상기 반도체 칩의 제2 입력단자에 연결되는 기준 신호 전압원, 상기 반도체 칩의 제3 입력단자에 연결되는 반도체 칩 구동용 제1 전원 및 상기 제2 회로부의 구동용 제2 전원과 그라운드 사이에 직렬로 연결된 복수의 저항 모듈을 포함하는 저항부를 포함하고, 상기 직렬로 연결된 복수의 저항 모듈의 연결 노드들 중 선택된 어느 하나의 노드가 상기 반도체 칩의 제1 입력단자에 연결되어, 상기 제2 전원의 전압과 상기 가변 전류원의 출력 전류에 따라 제1 입력단자의 전압이 가변되어, 상기 제2 회로부의 전원이 안정적인 경우, 상기 반도체 칩을 활성화화되, 상기 저항 모듈의 저항값 및 선택 노드 위치 중 적어도 어느 하나를 이용하여 상기 제2 전원의 전압 상승시 최소 동작 전압값(V_UV_rising) 및 전압 하강시 최소 동작 전압값(V_UV_falling)을 가변하는 것이 바람직하다.According to another embodiment of the present invention, a circuit system including a multi-function enable circuit capable of variable operation having hysteresis characteristics using a current source includes: a first circuit unit including a semiconductor chip including a multi-function enable circuit, at least one A second circuit portion including a semiconductor, a reference signal voltage source connected to the second input terminal of the semiconductor chip, a first power source for driving the semiconductor chip connected to the third input terminal of the semiconductor chip, and a driving agent for driving the second circuit portion 2 including a resistance unit including a plurality of resistance modules connected in series between power and ground, and any one node selected from connection nodes of the plurality of resistance modules connected in series is connected to the first input terminal of the semiconductor chip The voltage of the first input terminal is changed according to the voltage of the second power supply and the output current of the variable current source, 2 When the power supply of the circuit unit is stable, the semiconductor chip is activated, and the minimum operating voltage value (V_UV_rising) and voltage drop when the voltage of the second power supply is increased by using at least one of the resistance value of the resistance module and the position of the selected node. It is desirable to vary the minimum operating voltage value (V_UV_falling).
더 나아가, 상기 저항부는 제1 저항 모듈 및 제 2 저항 모듈을 포함하고, 상기 제1 저항 모듈 및 제2 저항 모듈은 각각 적어도 하나의 저항을 포함하여 구성되며, 상기 제2 회로부의 구동용 제2 전원과 일단이 연결되는 상기 제1 저항 모듈의 타단과, 상기 그라운드와 일단이 연결되고 상기 제2 저항 모듈의 타단이 연결되는 노드가 상기 반도체 칩의 제1 입력단자에 연결되고, 상기 제1 저항 모듈의 전체 저항값과 상기 제2 저항 모듈의 전체 저항값의 비율에 따라 전압 상승시 최소 동작 전압값과 전압 하강시 최소 동작 전압값의 평균값(V_UV)이 설정되는 것이 바람직하다.Furthermore, the resistor unit includes a first resistor module and a second resistor module, and the first resistor module and the second resistor module each include at least one resistor, and a second for driving the second circuit unit A node connected to the other end of the first resistor module, one end of which is connected to a power source, and one end of which is connected to the ground and the other end of the second resistor module is connected to a first input terminal of the semiconductor chip, and the first resistor It is preferable that the average value (V_UV) of the minimum operating voltage value when the voltage rises and the minimum operating voltage value when the voltage falls according to the ratio of the total resistance value of the module and the total resistance value of the second resistance module.
더 나아가, 상기 저항부는 제1 저항 모듈 및 제 2 저항 모듈을 포함하고, 상기 제1 저항 모듈 및 제2 저항 모듈은 각각 적어도 하나의 저항을 포함하여 구성되며, 상기 제2 회로부의 구동용 제2 전원과 일단이 연결되는 상기 제1 저항 모듈의 타단과, 상기 그라운드와 일단이 연결되고 상기 제2 저항 모듈의 타단이 연결되는 노드가 상기 반도체 칩의 제1 입력단자에 연결되고, 상기 제1 저항 모듈의 전체 저항값과 상기 제2 저항 모듈의 전체 저항값에 따라 전압 상승시 최소 동작 전압값과 전압 하강시 최소 동작 전압값이 설정되는 것이 바람직하다.Furthermore, the resistor unit includes a first resistor module and a second resistor module, and the first resistor module and the second resistor module each include at least one resistor, and a second for driving the second circuit unit A node connected to the other end of the first resistor module, one end of which is connected to a power source, and one end of which is connected to the ground and the other end of the second resistor module is connected to a first input terminal of the semiconductor chip, and the first resistor It is preferable that the minimum operating voltage value when the voltage rises and the minimum operating voltage value when the voltage falls according to the total resistance value of the module and the total resistance value of the second resistance module.
더 나아가, 상기 반도체 칩의 제4 입력단자에 연결된 부가 활성화 신호 생성부를 더 포함하고, 상기 부가 활성화 신호 생성부가 비활성화 신호를 출력하면 상기 반도체 칩이 비활성화되는 것이 바람직하다.Furthermore, it is preferable that the semiconductor chip is deactivated when the additional activation signal generation unit outputs an inactivation signal further comprising an additional activation signal generation unit connected to a fourth input terminal of the semiconductor chip.
상기한 바와 같은 본 발명에 의한 전류원을 이용한 히스테리시스 특성을 갖는 동작 가변이 가능한 다기능 이네이블 회로 및 이를 포함하는 회로 시스템에 의하면, 반도체 칩 내부에 구비되어 이네이블 기능을 수행하면서도, 외부 저항 및 이의 분압을 이용하여 전류원을 이용하여 전압 상승시 최소 동작 전압값과 전압 하강시 최소 동작 전압값을 제어할 수 있는 장점이 있다.According to the multi-function enable circuit having a hysteresis characteristic using a current source according to the present invention as described above and a circuit system including the same, it is provided inside a semiconductor chip to perform an enable function, while external resistance and its partial voltage It has the advantage of using the current source to control the minimum operating voltage value when the voltage rises and the minimum operating voltage value when the voltage falls.
이를 통해서, 히스테리시스를 용이하게 조정할 수 있어, UVLO, Power Good Detector 기능의 수행을 위한 용이한 동작 전환이 가능하여, 반도체 칩의 설계에 있어서 표준화를 완성할 수 있는 장점이 있다.Through this, it is possible to easily adjust the hysteresis, it is possible to easily switch the operation for performing the UVLO, Power Good Detector function, there is an advantage to complete the standardization in the design of the semiconductor chip.
즉, 이네이블 전압 입력 단자(반도체 칩 활성화 제어 전압 입력 단자)에 복합 기능 부여가 가능하여, 동일한 회로 어레이를 통해 다양한 기능(이네이블 기능, UVLO 기능, Power Good Detector 기능 등)으로 전환할 수 있어 회로 설계를 간단하게 가져갈 수 있는 장점이 있다.In other words, it is possible to assign a complex function to the enable voltage input terminal (semiconductor chip activation control voltage input terminal), so it can be switched to various functions (enable function, UVLO function, power good detector function, etc.) through the same circuit array. It has the advantage of being able to simply take the circuit design.
또한, 이네이블 전압 입력 단자를 통해서, 플로팅(floating) 시킬 경우, 신호를 High로 인식할지 Low 인식할지 알 수 없는 상황에 되는 종래의 문제점이 있으나, 내장 전류원을 통해서 자동으로 항상 활성화 신호로 조정할 수 있는 장점이 있다.In addition, when floating through the enable voltage input terminal, there is a conventional problem that it is not known whether the signal is recognized as high or low, but it can always be automatically adjusted to the activation signal through the built-in current source. There is an advantage.
도 1은 본 발명의 일 실시예에 따른 전류원을 이용한 히스테리시스 특성을 갖는 동작 가변이 가능한 다기능 이네이블 회로를 상세하게 나타낸 회로도이다.
도 2는 본 발명의 일 실시예에 따른 전류원을 이용한 히스테리시스 특성을 갖는 동작 가변이 가능한 다기능 이네이블 회로를 포함하는 이네이블 회로 시스템을 간략하게 나타낸 회로도이다.
도 3은 본 발명의 일 실시예에 따른 전류원을 이용한 히스테리시스 특성을 갖는 동작 가변이 가능한 다기능 이네이블 회로를 포함하는 UVLO 회로 시스템을 간략하게 나타낸 회로도이다.
도 4는 본 발명의 일 실시예에 따른 전류원을 이용한 히스테리시스 특성을 갖는 동작 가변이 가능한 다기능 이네이블 회로를 포함하는 Power Good Detector 회로 시스템을 간략하게 나타낸 회로도이다.1 is a circuit diagram showing in detail a multi-function enable circuit capable of variable operation having hysteresis characteristics using a current source according to an embodiment of the present invention.
2 is a circuit diagram briefly showing an enable circuit system including a multi-function enable circuit capable of variable operation with hysteresis characteristics using a current source according to an embodiment of the present invention.
3 is a circuit diagram briefly showing a UVLO circuit system including a multi-function enable circuit capable of variable operation with hysteresis characteristics using a current source according to an embodiment of the present invention.
4 is a circuit diagram briefly showing a power good detector circuit system including a multi-function enable circuit capable of variable operation with hysteresis characteristics using a current source according to an embodiment of the present invention.
이하 첨부된 도면을 참고하여 본 발명에 의한 전류원을 이용한 히스테리시스 특성을 갖는 동작 가변이 가능한 다기능 이네이블 회로 및 이를 포함하는 회로 시스템의 바람직한 실시예에 관하여 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail with respect to a preferred embodiment of a multi-function enable circuit and a circuit system including the same that is capable of variable operation with hysteresis characteristics using the current source according to the present invention.
더불어, 시스템은 필요한 기능을 수행하기 위하여 조직화되고 규칙적으로 상호 작용하는 장치, 기구 및 수단 등을 포함하는 구성 요소들의 집합을 의미한다.In addition, a system refers to a set of components, including devices, mechanisms and means, organized and regularly interacted to perform the necessary functions.
도 1은 본 발명의 일 실시예에 따른 전류원을 이용한 히스테리시스 특성을 갖는 동작 가변이 가능한 다기능 이네이블 회로를 도시한 것이다.1 illustrates a multi-function enable circuit capable of variable operation with hysteresis characteristics using a current source according to an embodiment of the present invention.
더불어, 도 1의 실선은 반도체 칩을 나타내기 위함으로, 본 발명의 일 실시예에 따른 전류원을 이용한 히스테리시스 특성을 갖는 동작 가변이 가능한 다기능 이네이블 회로는 도 1에 도시된 바와 같이, 복수의 입력단자를 포함한 반도체 칩 내부에 구비되는 것이 바람직하며, 바이어스 전류 생성부(100), 비교기(200)를 포함하는 것이 바람직하다.In addition, since the solid line in FIG. 1 represents a semiconductor chip, a multi-function enable circuit capable of variable operation having hysteresis characteristics using a current source according to an embodiment of the present invention may include a plurality of inputs. It is preferably provided inside a semiconductor chip including a terminal, and preferably includes a bias
상세하게는, 상기 바이어스 전류 생성부(100)는 상기 반도체 칩의 제1 입력단자(반도체 칩 활성화 제어 전압(VEN) 입력단자)와 출력이 병렬로 연결되는 n개의 정 전류원과, 상기 정 전류원의 출력과 병렬로 연결되고 제어 신호에 기초하여 가변되는 m개의 가변 전류원을 포함하는 것이 바람직하다.(여기서, 
상기 비교기(200)는 상기 제1 입력단자로부터 입력되는 전압과 상기 반도체 칩의 제2 입력단자(기준전압(VP) 입력단자)로부터 입력되는 전압을 입력으로 받고, 상기 제1 입력단자의 전압과 상기 제2 입력단자의 전압을 비교하여 비교 결과 신호를 출력하는 것이 바람직하다.The
상기 제어 신호는 상기 비교기(200)의 비교 결과 신호에 기초하여 생성되며, 상기 제어 신호에 따라 상기 바이어스 전류 생성부(100)의 출력 전류가 가변되게 된다.The control signal is generated based on the comparison result signal of the
이 때, 상기 반도체 칩의 제1 입력단자에 아무것도 연결되지 않은 플로팅(floating) 상태일 경우, 전류가 흐를 수 있는 경로가 형성되지 않기 때문에, 실질적으로 상기 바이어스 전류 생성부(100)의 출력 전류는 0A에 가깝게 출력되는 것이 당연하다. 그렇기 때문에, 상기 비교기(200)의 비교 결과 신호에 기초하여 생성된 상기 제어 신호에 따라 상기 바이어스 전류 생성부(100)의 출력 전류가 가변된다는 것은, 상기 반도체 칩의 제1 입력단자에 외부 저항 등의 임피던스가 연결되는 일반적인 경우에 한해서, 다시 말하자면, 전류가 흐를 수 있는 경로가 형성되기만 한다면, 상기 비교기(200)의 비교 결과 신호에 기초하여 생성된 상기 제어 신호에 따라 상기 바이어스 전류 생성부(100)의 출력 전류를 가변할 수 있게 된다.At this time, in a floating state where nothing is connected to the first input terminal of the semiconductor chip, since a path through which a current flows is not formed, the output current of the bias
이 때, 상기 가변 정류원은 상기 제1 입력단자의 전압, 즉, 상기 제1 입력단자로부터 입력되는 전압이 상기 제2 입력단자의 전압(기준전압)보다 높을 경우, 0보다 큰 소정 값을 정전류로 출력하게 된다. 즉, 상기 비교기(200)의 비교 결과 신호에 기초하여 생성된 상기 제어 신호에 따라, 상기 가변 전류원이 가변되어 0보다 큰 소정 값을 정전류로 출력하게 된다.In this case, when the voltage of the first input terminal, that is, the voltage input from the first input terminal is higher than the voltage (reference voltage) of the second input terminal, the variable rectifier source is a constant current greater than zero. Will output That is, according to the control signal generated based on the comparison result signal of the
도 1에 도시된 바와 같이, 상기 정 전류원의 회로는 상기 반도체 칩의 제3 입력단자(동작전원(VDD) 입력단자)에 연결된 공통 소스를 갖는 복수의 제1 트랜지스터(Q100), 제2-i 트랜지스터(Q11i), 제3-j 트랜지스터(Q12j)를 포함하여 구성되는 것이 바람직하며, 상기 가변 전류원의 회로는 상기 제어 신호에 의해 온 또는 오프되는 제4-j 트랜지스터(Q30j)를 포함하여 구성되는 것이 바람직하며, 상기 트랜지스터들은 p-채널 FET로 구성되는 것이 가장 바람직하다.As shown in FIG. 1, the circuit of the constant current source includes a plurality of first transistors Q100 and 2-i having a common source connected to a third input terminal (operating power supply (VDD) input terminal) of the semiconductor chip. Preferably, the transistor Q11i includes a third-j transistor Q12j, and the circuit of the variable current source comprises a fourth-j transistor Q30j turned on or off by the control signal. Preferably, the transistors are most preferably composed of p-channel FETs.
상기 제4-j 트랜지스터(Q30j)는 도 1에 도시된 바와 같이, 상기 가변 전류원을 형성하는 상기 제3-j 트랜지스터(Q12j)와 직렬로 연결되게 된다.As illustrated in FIG. 1, the fourth-j transistor Q30j is connected in series with the third-j transistor Q12j forming the variable current source.
상술한 바와 같이, 상기 제4-트랜지스터(Q30j)는 상기 제어 신호에 따라 가변적으로 온 또는 오프되며, 상기 제어 신호가 온 될 경우, 클로즈되어 0보다 큰 소정의 정전류를 출력하고, 상기 제어 신호가 오프 될 경우, 오픈되어 0A 전류를 출력하게 된다.(여기서, 
더불어, 상기 바이어스 전류 생성부(100)는 도 1에 도시된 바와 같이, 보조 전류원을 더 포함하여 구성되는 것이 바람직하며, 복수의 n-채널 FET로 구성되는 것이 가장 바람직하다.In addition, as shown in FIG. 1, the bias
상세하게는, 상기 제1 트랜지스터(Q100)의 소스는 상술한 바와 같이, 상기 반도체 칩의 제3 입력단자와 연결되고, 드레인(또는 에미터)은 상기 보조 전류원에 연결되되, 게이트(또는 베이스)는 상기 제1 트랜지스터(Q100)의 드레인(또는 에미터)으로 연결된다.Specifically, as described above, the source of the first transistor Q100 is connected to the third input terminal of the semiconductor chip, and the drain (or emitter) is connected to the auxiliary current source, and the gate (or base) is Is connected to the drain (or emitter) of the first transistor Q100.
또한, 상기 제2-i 트랜지스터(Q11i)의 소스 역시, 상기 반도체 칩의 제3 입력단자와 연결되고, 드레인(또는 에미터)은 상기 제1 입력단자와 연결되되, 게이트(또는 베이스)는 상기 제1 트랜지스터의 게이트(또는 베이스)에 연결되게 된다. 이를 통해서, 상기 제1 트랜지스터(Q100)와 제2-i 트랜지스터(Q11i)는 전류 미러 형태를 띄며 전류 미러 회로의 동작을 수행하게 된다.Further, the source of the second-i transistor Q11i is also connected to the third input terminal of the semiconductor chip, and the drain (or emitter) is connected to the first input terminal, and the gate (or base) is the It is connected to the gate (or base) of the first transistor. Through this, the first transistor Q100 and the 2-i transistor Q11i take the form of a current mirror and perform the operation of the current mirror circuit.
더불어, 상기 제3-j 트랜지스터(Q12j)의 소스 또한, 상기 반도체 칩의 제3 입력단자와 연결되고, 드레인(또는 에미터)은 상기 제4-j 트랜지스터(Q30j)의 드레인(또는 에미터)과 연결되고, 게이트(또는 베이스)는 상기 제1 트랜지스터(Q100)의 게이트(또는 베이스)에 연결된다. 이를 통해서, 상기 제3-j 트랜지스터(Q12j) 또한, 상기 제1 트랜지스터(Q100), 제2-i 트랜지스터(Q11i)와 전류 미러 형태를 띄며 전류 미러 회로의 동작을 수행하게 된다.In addition, the source of the third-j transistor Q12j is also connected to the third input terminal of the semiconductor chip, and a drain (or emitter) is a drain (or emitter) of the fourth-j transistor Q30j. And the gate (or base) is connected to the gate (or base) of the first transistor Q100. Through this, the third-j transistor Q12j also has a current mirror shape with the first transistor Q100 and the second-i transistor Q11i to perform the operation of the current mirror circuit.
상기 제4-j 트랜지스터(Q30j)의 소스는 상기 제1 입력단자와 연결되고, 게이트(또는 베이스)는 상기 비교기(200)의 출력 신호와 연결되되, 상기 제3-j 트랜지스터(Q12j)와 직렬 연결을 통해서 상기 제4-j 트랜지스터(Q30j)의 드레인(또는 에미터)은 상기 제3-j 트랜지스터(Q12j)의 드레인(또는 에미터)과 연결되게 된다.The source of the fourth-j transistor Q30j is connected to the first input terminal, and a gate (or base) is connected to the output signal of the
본 발명의 일 실시예에 따른 전류원을 이용한 히스테리시스 특성을 갖는 동작 가변이 가능한 다기능 이네이블 회로는 도 1에 도시된 바와 같이, 이네이블 로직 생성을 위한 로직 생성 회로(300)를 더 포함하여 구성되는 것이 바람직하다.As shown in FIG. 1, the multi-function enable circuit having a hysteresis characteristic using a current source according to an embodiment of the present invention may further include a
상기 로직 생성 회로(300)는 상기 비교기(200)의 출력 신호인, 상기 비교 결과 신호를 입력받아 상기 비교 결과 신호를 기초로 적어도 하나의 반도체 칩의 활성화 또는 비활성화 신호를 출력하는 것이 바람직하다.Preferably, the
상세하게는, 상기 로직 생성 회로(300)는 상기 반도체 칩의 제4 입력단자(기능활성화(ENB) 입력단자)와 연결되어, 상기 제4 입력단자의 전압이 소정의 값보다 작으면, 상기 반도체 칩의 비활성화 신호를 출력하는 것이 바람직하다.In detail, the
즉, 상기 제4 입력단자의 전압이 소정의 값보다 작으면, 상기 비교 결과 신호와 상관없이 상기 반도체 칩의 비활성화 신호를 출력하는 것이 바람직하다.That is, when the voltage of the fourth input terminal is less than a predetermined value, it is preferable to output the deactivation signal of the semiconductor chip regardless of the comparison result signal.
이와 반대로, 상기 로직 생성 회로(300)는 상기 반도체 칩의 활성화 신호를 출력하는 경우, 로직 High를 나타내는 Active high 신호 및 로직 Low를 나타내는 Active Low 신호를 출력하는 것이 바람직하다.On the contrary, when the
도 2는 본 발명의 일 실시예에 따른 전류원을 이용한 히스테리시스 특성을 갖는 동작 가변이 가능한 다기능 이네이블 회로를 포함하는 이네이블 회로 시스템을 간략하게 도시한 것이다.FIG. 2 is a simplified diagram of an enable circuit system including a multi-function enable circuit capable of variable operation with hysteresis characteristics using a current source according to an embodiment of the present invention.
상세하게는, 본 발명의 일 실시예에 따른 전류원을 이용한 히스테리시스 특성을 갖는 동작 가변이 가능한 다기능 이네이블 회로를 포함하는 이네이블 회로 시스템은, 본 발명의 일 실시예에 따른 히스테리시스 특성을 갖는 동작 가변이 가능한 다기능 이네이블 회로를 포함하는 반도체 칩과, 상기 반도체 칩의 제1 입력단자(VEN 입력단자)에 연결되는 반도체 칩 활성화 제어 전압원, 상기 반도체 칩의 제2 입력단자(VP 입력단자)에 연결되는 기준 신호 전압원 및 상기 반도체 칩의 제3 입력단자(VDD 입력단자)에 연결되는 반도체 칩 구동용 전원을 포함하여 구성되는 것이 바람직하다.In detail, an enable circuit system including a multi-function enable circuit capable of variable operation with hysteresis characteristics using a current source according to an embodiment of the present invention, operation variable having hysteresis characteristics according to an embodiment of the present invention A semiconductor chip including a possible multi-function enable circuit, a semiconductor chip activation control voltage source connected to a first input terminal (VEN input terminal) of the semiconductor chip, and a second input terminal (VP input terminal) of the semiconductor chip. It is preferably configured to include a reference signal voltage source and a semiconductor chip driving power source connected to the third input terminal (VDD input terminal) of the semiconductor chip.
이 때, 상기 반도체 칩 활성화 제어 전압원은 상기 기준 신호 전압원의 전압보다 큰 전압을 출력하여 상기 반도체 칩을 활성화시키고, 상기 기준 신호 전압원보다 낮은 전압을 출력하여 상기 반도체 칩을 비활성화시킬 수 있다.At this time, the semiconductor chip activation control voltage source may output a voltage greater than the voltage of the reference signal voltage source to activate the semiconductor chip, and output a voltage lower than the reference signal voltage source to deactivate the semiconductor chip.
이러한 구동 동작은, 비교기를 통해서 이루어지며, 도 2에 도시된 바와 같이, 상기 비교기로 상기 반도체 칩의 제2 입력단자에 연결되는 기준 신호 전압과 상기 반도체 칩의 제1 입력단자에 상기 반도체 칩 활성화 제어 전압이 연결되어, 상기 제1 입력단자의 전압과 상기 제2 입력단자의 전압을 비교하여 비교 결과 신호를 출력하므로, 상기 반도체 칩 활성화 제어 전압원은 상기 기준 신호 전압원의 전압보다 큰 전압을 출력하여 상기 반도체 칩을 활성화시키고, 상기 기준 신호 전압원보다 낮은 전압을 출력하여 상기 반도체 칩을 비활성화시킬 수 있다.The driving operation is performed through a comparator, and as illustrated in FIG. 2, the reference signal voltage connected to the second input terminal of the semiconductor chip with the comparator and the semiconductor chip activation to the first input terminal of the semiconductor chip Since a control voltage is connected, the voltage of the first input terminal and the voltage of the second input terminal are compared to output a comparison result signal, so that the semiconductor chip activation control voltage source outputs a voltage greater than the voltage of the reference signal voltage source. The semiconductor chip may be activated, and the semiconductor chip may be deactivated by outputting a voltage lower than the reference signal voltage source.
도 3은 본 발명의 일 실시예에 따른 전류원을 이용한 히스테리시스 특성을 갖는 동작 가변이 가능한 다기능 이네이블 회로를 포함하는 UVLO 회로 시스템을 간략하게 도시한 것이다.Figure 3 is a simplified illustration of a UVLO circuit system including a multi-function enable circuit capable of variable operation with hysteresis characteristics using a current source according to an embodiment of the present invention.
상세하게는, 본 발명의 일 실시예에 따른 전류원을 이용한 히스테리시스 특성을 갖는 동작 가변이 가능한 UVLO 회로 시스템은, 본 발명의 일 실시예에 따른 히스테리시스 특성을 갖는 동작 가변이 가능한 다기능 이네이블 회로를 포함하는 반도체 칩과, 상기 반도체 칩의 제2 입력단자(VP 입력단자)에 연결되는 기준 신호 전압원, 상기 반도체 칩의 제3 입력단자(VDD 입력단자)에 연결되는 반도체 칩 구동용 전원 및 상기 반도체 칩 구동용 전원과 그라운드(GND) 사이에 직렬로 연결된 복수의 저항 모듈을 포함하는 저항부를 포함하여 구성되는 것이 바람직하다.In detail, a UVLO circuit system capable of variable operation with hysteresis characteristics using a current source according to an embodiment of the present invention includes a multifunction enable circuit capable of variable operation with hysteresis characteristics according to an embodiment of the present invention A semiconductor chip, a reference signal voltage source connected to a second input terminal (VP input terminal) of the semiconductor chip, a semiconductor chip driving power source connected to a third input terminal (VDD input terminal) of the semiconductor chip, and the semiconductor chip It is preferable to include a resistor including a plurality of resistor modules connected in series between the driving power supply and the ground (GND).
도 3에 도시된 바와 같이, 상기 저항부를 구성하고 있는 상기 직렬로 연결된 복수의 저항 모듈의 연결 노드들 중 선택되는 어느 한 노드가 상기 반도체 칩의 제1 입력단자(VEN 입력단자)에 연결되도록 설계하는 것이 바람직하다.As illustrated in FIG. 3, one node selected among connection nodes of the plurality of series connected resistance modules constituting the resistance unit is designed to be connected to a first input terminal (VEN input terminal) of the semiconductor chip. It is desirable to do.
이를 통해서, 상기 가변 전류원의 출력 전류에 따라 상기 제1 입력단자의 전압이 가변되므로, 상기 저항 모듈의 저항값 및 선택 노드 위치 중 적어도 어느 하나를 이용하여 상기 반도체 칩 전원에 대한 전압 상승시 최소 동작 전압값(V_UV_rising) 및 전압 하강시 최소 동작 전압값(V_UV_falling)을 가변할 수 있다.Through this, since the voltage of the first input terminal is variable according to the output current of the variable current source, a minimum operation is performed when the voltage of the semiconductor chip power is increased by using at least one of the resistance value of the resistance module and the position of the selected node The voltage value (V_UV_rising) and the minimum operating voltage value (V_UV_falling) may be varied when the voltage falls.
즉, 상기 저항부를 구성하는 저항 모듈의 저항값을 제어하거나, 상기 반도체 칩의 제1 입력단자와 연결되는 상기 직렬로 연결된 복수의 저항 모듈의 연결 노드의 위치를 제어하여, 반도체 칩의 전류 히스테리시스를 제어할 수 있다.That is, by controlling the resistance value of the resistance module constituting the resistance unit, or by controlling the positions of the connection nodes of the plurality of series connected resistance modules connected to the first input terminal of the semiconductor chip, the current hysteresis of the semiconductor chip is controlled. Can be controlled.
상세하게는, 상기 저항부는 제1 저항 모듈 및 제2 저항 모듈을 포함하여 구성되는 것이 바람직하며, 상기 제1 저항 모듈 및 제2 저항 모듈은 각각 적어도 하나의 저항을 포함하여 구성되게 된다.In detail, it is preferable that the resistor unit includes a first resistor module and a second resistor module, and the first resistor module and the second resistor module each include at least one resistor.
도 3에 도시된 바와 같이, 상기 반도체 칩 구동용 전원과 일단이 연결되는 상기 제1 저항 모듈의 타단과, 상기 그라운드와 일단이 연결되는 상기 제2 저항 모듈의 타단이 연결되는 노드가 상기 반도체 칩의 제1 입력단자에 연결되는 것이 가장 바람직하다.As shown in FIG. 3, a node to which the other end of the first resistance module, which is connected to the power supply for driving the semiconductor chip and one end is connected, and the other end of the second resistance module, which is connected to the ground and one end, is connected to the semiconductor chip. It is most preferably connected to the first input terminal.
상기 제1 저항 모듈의 전체 저항값과 상기 제2 저항 모듈의 전체 저항값의 비율에 따라 전압 상승시 최소 동작 전압값과 전압 하강시 최소 동작 전압값의 평균값(V_UV)이 설정되게 된다.According to the ratio of the total resistance value of the first resistance module and the total resistance value of the second resistance module, an average value (V_UV) of the minimum operating voltage value when the voltage rises and the minimum operating voltage value when the voltage falls is set.
이에 대해서 상세히 알아보자면,To learn more about this,
상기 가변 전류원의 출력 전류의 영향이 없을 경우, 상기 제1 입력단자의 전압이 가변되지 않게 되며, 반도체 칩 활성화 제어 전압(VEN)과 반도체 칩 구동용 전원 전압(VDD)에 대한 별도의 히스테리시스 제어가 이루어지지 않아, 비교기의 포함되어 있는 히스테리시스의 기능만을 이용하여 상기 반도체 칩 활성화 제어 전압원은 상기 기준 신호 전압원의 전압보다 큰 전압을 출력하여 상기 반도체 칩을 활성화시키고, 상기 기준 신호 전압원보다 낮은 전압을 출력하여 상기 반도체 칩을 비활성화시킬 수 있다.When there is no influence of the output current of the variable current source, the voltage of the first input terminal is not changed, and separate hysteresis control for the semiconductor chip activation control voltage (VEN) and the semiconductor chip driving power supply voltage (VDD) The semiconductor chip activation control voltage source outputs a voltage greater than the voltage of the reference signal voltage source to activate the semiconductor chip using only the function of hysteresis included in the comparator, and outputs a voltage lower than the reference signal voltage source. By doing so, the semiconductor chip can be deactivated.
그렇지만, 도 3에 도시된 바와 같이, 상기 저항부를 통한 제1 저항 모듈 및 제2 저항 모듈을 구성할 경우, 하기의 수학식 1과 같이 VEN 전압값을 정의할 수 있다.However, as shown in FIG. 3, when configuring the first resistor module and the second resistor module through the resistor unit, a VEN voltage value may be defined as in
(여기서, VEN은 제1 입력단자(반도체 칩 활성화 제어 전압 단자)로 입력되는 전압값이며,(Where, VEN is a voltage value input to the first input terminal (semiconductor chip activation control voltage terminal),
R1은 제1 저항 모듈의 전체 저항값이며,R1 is the total resistance value of the first resistance module,
R2는 제2 저항 모듈의 전체 저항값이며,R2 is the total resistance value of the second resistance module,
VDD는 제3 입력단자(VDD 입력단자)로 입력되는 전압값임.)VDD is a voltage value input to the third input terminal (VDD input terminal).)
상기의 수학식 1을 토대로 다시 한번 하기의 수학식 2로 정의할 수 있다.Based on
상기의 수학식 2를 통해서, 상술한 바와 같이, 상기 제1 저항 모듈의 전체 저항값과 상기 제2 저항 모듈의 전체 저항값의 비율에 따라 전압 상승시 최소 동작 전압값과 전압 하강시 최소 동작 전압값의 평균값(V_UV)이 설정됨으로써, 다시 말하자면, 상기 제1 저항 모듈의 전체 저항값과 상기 제2 저항 모듈의 전체 저항값의 비율을 제어함으로써, 평균값(V_UV)의 설정을 제어할 수 있다.Through Equation 2, as described above, according to the ratio of the total resistance value of the first resistance module and the total resistance value of the second resistance module, the minimum operating voltage value when the voltage rises and the minimum operating voltage when the voltage falls By setting the average value (V_UV) of the values, in other words, by controlling the ratio of the total resistance value of the first resistance module and the total resistance value of the second resistance module, the setting of the average value (V_UV) can be controlled.
또한, 상기 제1 저항 모듈의 전체 저항값과 상기 제2 저항 모듈의 전체 저항값에 따라 전압 상승시 최소 동작 전압값과 전압 하강시 최소 동작 전압값이 설정되게 된다.In addition, the minimum operating voltage value when the voltage rises and the minimum operating voltage value when the voltage falls are set according to the total resistance value of the first resistance module and the total resistance value of the second resistance module.
상기의 수학식 2를 이용하여, 하기의 수학식 3과 같이 전압 상승시 최소 동작 전압값(V_UV_rising, VUVR)과 전압 하강시 최소 동작 전압값(V_UV_falling, VUVF)을 정의할 수 있다.Using Equation 2, the minimum operating voltage value (V_UV_rising, VUVR) when the voltage rises and the minimum operating voltage value (V_UV_falling, VUVF) when the voltage falls may be defined as shown in Equation 3 below.
(여기서, VENR은 EN 전압 하강시 최소 동작 전압값이며,(Where, VENR is the minimum operating voltage value when the EN voltage falls,
VENF는 EN 전압 하강시 최소 동작 전압값이며,VENF is the minimum operating voltage value when the EN voltage drops,
I1, I2는 가변 전류원임.)I 1 and I 2 are variable current sources.)
이러한 수학식 1 내지 3을 참고로 하여, 상기 제1 저항 모듈의 전체 저항값과 상기 제2 저항 모듈의 전체 저항값은 하기의 수학식 4로 정의할 수 있다.With reference to
더불어, 본 발명의 일 실시예에 따른 전류원을 이용한 히스테리시스 특성을 갖는 동작 가변이 가능한 UVLO 회로 시스템은 상기 반도체 칩의 제4 입력단자(기능활성화(ENB) 입력단자)에 연결된 부가 활성화 신호 생성부를 더 포함하여 구성되는 것이 바람직하다.In addition, the UVLO circuit system capable of variable operation with hysteresis characteristics using a current source according to an embodiment of the present invention further comprises an additional activation signal generator connected to a fourth input terminal (function activation (ENB) input terminal) of the semiconductor chip. It is preferably configured to include.
상기 부가 활성화 신호 생성부가 비활성화 신호를 출력하면, 상기 제1 입력단자의 전압에 관계없이 상기 반도체 칩이 비활성화되게 된다.When the additional activation signal generator outputs an inactive signal, the semiconductor chip is deactivated regardless of the voltage of the first input terminal.
도 4는 본 발명의 일 실시예에 따른 전류원을 이용한 히스테리시스 특성을 갖는 동작 가변이 가능한 다기능 이네이블 회로를 포함하는 파워 안정화 확인 회로 시스템을 간략하게 도시한 것이다.4 is a simplified diagram of a power stabilization check circuit system including a multi-function enable circuit capable of variable operation with hysteresis characteristics using a current source according to an embodiment of the present invention.
상세하게는, 본 발명의 일 실시예에 따른 전류원을 이용한 히스테리시스 특성을 갖는 동작 가변이 가능한 다기능 이네이블 회로를 포함하는 파워 안정화 확인 기능을 갖는 회로 시스템은, 본 발명의 일 실시예에 따른 히스테리시스 특성을 갖는 동작 가변이 가능한 다기능 이네이블 회로를 포함하는 반도체 칩을 포함하는 제1 회로부와, 적어도 하나의 반도체를 포함하느 제2 회로부와, 상기 반도체 칩의 제2 입력단자(VP 입력단자)에 연결되는 기준 신호 전압원, 상기 반도체 칩의 제3 입력단자(VDD 입력단자)에 연결되는 반도체 칩 구동용 제1 전원 및 상기 제2 회로부의 반도체 칩 구동용 전원과 그라운드(GND) 사이에 직렬로 연결된 복수의 저항 모듈을 포함하는 저항부를 포함하여 구성되는 것이 바람직하다.In detail, a circuit system having a power stabilization confirmation function including a multi-function enable circuit capable of variable operation having hysteresis characteristics using a current source according to an embodiment of the present invention, hysteresis characteristics according to an embodiment of the present invention A first circuit unit including a semiconductor chip including a multi-function enable circuit capable of variable operation, a second circuit unit including at least one semiconductor, and a second input terminal (VP input terminal) of the semiconductor chip. A reference signal voltage source, a first power supply for driving a semiconductor chip connected to a third input terminal (VDD input terminal) of the semiconductor chip, and a plurality of power supplies connected in series between the semiconductor chip driving power supply and the ground (GND) of the second circuit unit It is preferably configured to include a resistor including a resistor module.
도 4에 도시된 바와 같이, 상기 저항부를 구성하고 있는 상기 직렬로 연결된 복수의 저항 모듈의 연결 노드들 중 선택되는 어느 한 노드가 상기 반도체 칩의 제1 입력단자에 연결되도록 설계하는 것이 바람직하다.As illustrated in FIG. 4, it is preferable to design one node selected from connection nodes of the plurality of series connected resistance modules constituting the resistance unit to be connected to the first input terminal of the semiconductor chip.
이를 통해서, 상기 제2 전원의 전압과 상기 가변 전류원의 출력 전류에 따라 상기 제1 입력단자의 전압이 가변되어, 상기 제2 회로부의 전원이 안정적인 경우, 상기 반도체 칩을 활성화하게 된다.Through this, when the voltage of the first input terminal is variable according to the voltage of the second power source and the output current of the variable current source, when the power of the second circuit unit is stable, the semiconductor chip is activated.
이 때, 상기 저항 모듈의 저항값 및 선택 노드 위치 중 적어도 어느 하나를 이용하여 상기 제2 전원의 전압 상승시 최소 동작 전압값(V_UV_rising) 및 전압 하강시 최소 동작 전압값(V_UV_falling)을 가변할 수 있다.At this time, the minimum operating voltage value (V_UV_rising) when the voltage of the second power supply rises and the minimum operating voltage value (V_UV_falling) when the voltage falls can be varied using at least one of the resistance value of the resistance module and the selected node position. have.
즉, 상기 저항부를 구성하는 저항 모듈의 저항값을 제어하거나, 상기 반도체 칩의 제1 입력단자와 연결되는 상기 직렬로 연결된 복수의 저항 모듈의 연결 노드의 위치를 제어하여, 반도체 칩의 전류 히스테리시스를 제어할 수 있다.That is, by controlling the resistance value of the resistance module constituting the resistance unit, or by controlling the positions of the connection nodes of the plurality of series connected resistance modules connected to the first input terminal of the semiconductor chip, the current hysteresis of the semiconductor chip is controlled. Can be controlled.
이를 위해, 상세하게는, 상기 저항부는 제1 저항 모듈 및 제2 저항 모듈을 포함하여 구성되는 것이 바람직하며, 상기 제1 저항 모듈 및 제2 저항 모듈은 각각 적어도 하나의 저항을 포함하여 구성되게 된다.To this end, in detail, it is preferable that the resistor unit includes a first resistor module and a second resistor module, and the first resistor module and the second resistor module each include at least one resistor. .
도 4에 도시된 바와 같이, 상기 제2 회로부의 구동용 제2 전원과 일단이 연결되는 상기 제1 저항 모듈의 타단과, 상기 그라운드와 일단이 연결되고 상기 제2 저항 모듈의 타단이 연결되는 노드가 상기 반도체 칩의 제1 입력단자에 연결되는 것이 가장 바람직하다.As illustrated in FIG. 4, a node to which the other end of the first resistance module, which is connected to the second power source for driving the second circuit unit and one end, is connected to the ground, and the other end of the second resistance module is connected. Most preferably, is connected to the first input terminal of the semiconductor chip.
상기 제1 저항 모듈의 전체 저항값과 상기 제2 저항 모듈의 전체 저항값의 비율에 따라 전압 상승시 최소 동작 전압값과 전압 하강시 최소 동작 전압값의 평균값(V_UV)이 설정되게 된다.According to the ratio of the total resistance value of the first resistance module and the total resistance value of the second resistance module, an average value (V_UV) of the minimum operating voltage value when the voltage rises and the minimum operating voltage value when the voltage falls is set.
이에 대해서 상세히 알아보자면,To learn more about this,
상기 저항부를 통한 제1 저항 모듈 및 제2 저항 모듈을 구성할 경우, 상기의 수학식 1, 2와 같이 VEN 전압값을 정의할 수 있으며, 수학식 2를 통해서, 상술한 바와 같이, 상기 제1 저항 모듈의 전체 저항값과 상기 제2 저항 모듈의 전체 저항값의 비율에 따라 전압 상승시 최소 동작 전압값과 전압 하강시 최소 동작 전압값의 평균값(V_UV)이 설정됨으로써, 다시 말하자면, 상기 제1 저항 모듈의 전체 저항값과 상기 제2 저항 모듈의 전체 저항값의 비율을 제어함으로써, 평균값(V_UV)의 설정을 제어할 수 있다.When configuring the first resistance module and the second resistance module through the resistor unit, a VEN voltage value may be defined as in
또한, 상기 제1 저항 모듈의 전체 저항값과 상기 제2 저항 모듈의 전체 저항값에 따라 전압 상승시 최소 동작 전압값과 전압 하강시 최소 동작 전압값이 설정되게 된다.In addition, the minimum operating voltage value when the voltage rises and the minimum operating voltage value when the voltage falls are set according to the total resistance value of the first resistance module and the total resistance value of the second resistance module.
상기의 수학식 3과 같이 전압 상승시 최소 동작 전압값(V_UV_rising, VUVR)과 전압 하강시 최소 동작 전압값(V_UV_falling, VUVF)을 정의할 수 있으며, 상기 제1 저항 모듈의 전체 저항값과 상기 제2 저항 모듈의 전체 저항값은 상기의 수학식 4으로 정의할 수 있다.As shown in Equation 3 above, a minimum operating voltage value (V_UV_rising, VUVR) when the voltage rises and a minimum operating voltage value (V_UV_falling, VUVF) when the voltage falls may be defined, and the total resistance value of the first resistance module and the second 2 The total resistance value of the resistance module may be defined by Equation 4 above.
더불어, 본 발명의 일 실시예에 따른 전류원을 이용한 히스테리시스 특성을 갖는 동작 가변이 가능한 UVLO 회로 시스템은 상기 반도체 칩의 제4 입력단자(기능활성화(ENB) 입력단자)에 연결된 부가 활성화 신호 생성부를 더 포함하여 구성되는 것이 바람직하다.In addition, the UVLO circuit system capable of variable operation with hysteresis characteristics using a current source according to an embodiment of the present invention further comprises an additional activation signal generator connected to a fourth input terminal (function activation (ENB) input terminal) of the semiconductor chip. It is preferably configured to include.
상기 부가 활성화 신호 생성부가 비활성화 신호를 출력하면, 상기 제1 입력단자의 전압에 관계없이 상기 반도체 칩이 비활성화되게 된다.When the additional activation signal generator outputs an inactive signal, the semiconductor chip is deactivated regardless of the voltage of the first input terminal.
이와 같이, 본 발명의 일 실시예에 따른 전류원을 이용한 히스테리시스 특성을 갖는 동작 가변이 가능한 다기능 이네이블 회로 및 이를 포함하는 회로 시스템은, 상기 다기능 이네이블 회로를 통해서 일반적인 이네이블 기능을 수행할 수 있을 뿐 아니라, 외부 저항 등을 이용하여 상기 다기능 이네이블 회로가 UVLO, Power Good Detector 기능을 수행할 수 있도록 용이하게 전환할 수 있다.As described above, the multi-function enable circuit having a hysteresis characteristic using a current source according to an embodiment of the present invention and a circuit system including the same can perform a general enable function through the multi-function enable circuit. In addition, the multi-function enable circuit can be easily switched to perform a UVLO, Power Good Detector function using an external resistor.
좀 더 상세하게는, 저항값의 설정을 제어하여 전류 히스테리시스를 제어할 수 있어, 이를 통해서 상기 다기능 이네이블 회로가 UVLO, Power Good Detector 기능을 수행할 수 있다.In more detail, it is possible to control the current hysteresis by controlling the setting of the resistance value, so that the multi-function enable circuit can perform the function of UVLO and Power Good Detector.
Claims (17)
상기 반도체 칩의 제1 입력단자와 출력이 병렬로 연결되는 n개의 정 전류원과, 상기 정 전류원의 출력과 병렬로 연결되고 제어 신호에 기초하여 가변되는 m개의 가변 전류원을 포함하는 바이어스 전류 생성부; 및
상기 제1 입력단자 및 상기 반도체 칩의 제2 입력단자의 전압을 입력으로 받고, 상기 제1 입력단자의 전압과 상기 제2 입력단자의 전압을 비교하여 비교 결과 신호를 출력하는 비교기;를 포함하고,
상기 제어 신호가 상기 비교 결과 신호에 기초하여 생성되고, 상기 제어 신호에 따라 바이어스 전류 생성부의 출력 전류가 가변되며,
상기 정 전류원 및 상기 가변 전류원의 회로는
상기 반도체 칩의 제3 입력단자에 연결된 공통 소스를 갖는 복수의 제1 트랜지스터, 제2-i 트랜지스터, 제3-j 트랜지스터 및 상기 제어 신호에 의해 온 또는 오프되는 제4-j 트랜지스터를 포함하고,
상기 제4-j 트랜지스터는
상기 가변 전류원을 형성하는 상기 제3-j 트랜지스터와 직렬로 연결되고,
상기 제어 신호에 따라 가변적으로 상기 제어 신호가 온될 경우, 클로즈되어 0보다 큰 소정의 정전류를 출력하고, 상기 제어 신호가 오프될 경우, 오픈되어 0A 전류를 출력하는 것을 특징으로 하는 다기능 이네이블 회로.
(여기서,
A multi-function enable circuit provided inside a semiconductor chip including a plurality of input terminals,
A bias current generator including n constant current sources having a first input terminal and an output of the semiconductor chip connected in parallel, and m variable current sources connected in parallel with the output of the constant current source and variable based on a control signal; And
And a comparator which receives the voltage of the first input terminal and the second input terminal of the semiconductor chip as an input, and compares the voltage of the first input terminal and the voltage of the second input terminal to output a comparison result signal. ,
The control signal is generated based on the comparison result signal, the output current of the bias current generator is variable according to the control signal,
The circuit of the constant current source and the variable current source
A plurality of first transistors having a common source connected to a third input terminal of the semiconductor chip, a second-i transistor, a third-j transistor, and a fourth-j transistor turned on or off by the control signal,
The fourth-j transistor
Connected to the third-j transistor forming the variable current source in series,
When the control signal is variably turned on according to the control signal, it is closed and outputs a predetermined constant current greater than 0, and when the control signal is off, it is open and outputs a 0A current.
(here,
상기 제1 입력단자의 전압이 상기 제2 입력단자의 전압보다 높을 경우,
상기 가변 전류원이 0보다 큰 소정 값을 정전류로 출력하는 것을 특징으로 하는 다기능 이네이블 회로.
According to claim 1,
When the voltage of the first input terminal is higher than the voltage of the second input terminal,
A multi-function enable circuit, characterized in that the variable current source outputs a predetermined value greater than 0 as a constant current.
상기 바이어스 전류 생성부는
보조 전류원을 더 포함하고,
상기 제1 트랜지스터의 소스는 제3 입력단자와 연결되고, 드레인은 상기 보조 전류원에 연결되며, 게이트는 상기 제1 트랜지스터의 드레인에 연결되고,
상기 제2-i 트랜지스터의 소스는 제3 입력단자와 연결되고, 드레인은 상기 제1 입력단자에 연결되며, 상기 게이트는 상기 제1 트랜지스터의 게이트에 연결되고,
상기 제3-j 트랜지스터의 소스는 제3 입력단자와 연결되고, 드레인은 상기 제4-j 트랜지스터의 드레인과 연결되고, 게이트는 상기 제1 트랜지스터의 게이트에 연결되고,
상기 제4-j 트랜지스터의 소스는 상기 제1 입력단자와 연결되고, 게이트는 상기 비교기의 출력 신호와 연결되는 것을 특징으로 하는 다기능 이네이블 회로.
According to claim 1,
The bias current generator
Further comprising an auxiliary current source,
The source of the first transistor is connected to the third input terminal, the drain is connected to the auxiliary current source, the gate is connected to the drain of the first transistor,
The source of the second-i transistor is connected to the third input terminal, the drain is connected to the first input terminal, the gate is connected to the gate of the first transistor,
The source of the third-j transistor is connected to the third input terminal, the drain is connected to the drain of the fourth-j transistor, and the gate is connected to the gate of the first transistor,
The source of the fourth-j transistor is connected to the first input terminal, and a gate is connected to the output signal of the comparator.
상기 제1 트랜지스터, 제2-i 트랜지스터, 제3-j 트랜지스터, 제4-j 트랜지스터는 p-채널 FET을 포함하여 구성되며,
상기 보조 전류원은 복수의 n-채널 FET를 포함하여 구성되는 전류 거울 회로인 것을 특징으로 하는 다기능 이네이블 회로.
The method of claim 4,
The first transistor, the 2-i transistor, the 3-j transistor, and the 4-j transistor include a p-channel FET,
The auxiliary current source is a multi-function enable circuit, characterized in that the current mirror circuit comprising a plurality of n-channel FET.
상기 비교기의 출력 신호인 비교 결과 신호를 입력받고,
상기 비교 결과 신호를 기초로 적어도 하나의 반도체 칩의 활성화 또는 비활성화 신호를 출력하는 로직 생성 회로;
를 더 포함하여 구성되는 것을 특징으로 하는 다기능 이네이블 회로.
According to claim 1,
Receiving a comparison result signal which is an output signal of the comparator,
A logic generation circuit that outputs an activation or deactivation signal of at least one semiconductor chip based on the comparison result signal;
Multifunctional enable circuit, characterized in that further comprises a.
상기 로직 생성 회로는
상기 반도체 칩의 제4 입력단자와 연결되고,
상기 제4 입력단자의 전압이 소정의 값보다 작으면, 상기 반도체 칩의 비활성화 신호를 출력하는 것을 특징으로 하는 다기능 이네이블 회로.
The method of claim 6,
The logic generation circuit
It is connected to the fourth input terminal of the semiconductor chip,
If the voltage of the fourth input terminal is less than a predetermined value, the multi-function enable circuit, characterized in that for outputting the deactivation signal of the semiconductor chip.
상기 로직 생성 회로는
상기 반도체 칩의 활성화 신호를 출력하는 경우, 로직 High를 나타내는 Active high 신호 및 로직 Low를 나타내는 Active low 신호를 출력하는 것을 특징으로 하는 다기능 이네이블 회로.
The method of claim 7,
The logic generation circuit
When outputting the activation signal of the semiconductor chip, a multi-function enable circuit characterized in that it outputs an Active high signal indicating a logic High and an Active low signal indicating a logic Low.
상기 반도체 칩의 제1 입력단자에 연결되는 반도체 칩 활성화 제어 전압원;
상기 반도체 칩의 제2 입력단자에 연결되는 기준 신호 전압원; 및
상기 반도체 칩의 제3 입력단자에 연결되는 반도체 칩 구동용 전원;을 포함하고,
상기 반도체 칩 활성화 제어 전압원은
상기 기준 신호 전압원의 전압보다 큰 전압을 출력하여 상기 반도체 칩을 활성화시키고, 상기 기준 신호 전압원보다 낮은 전압을 출력하여 상기 반도체 칩을 비활성화 시키는 것을 특징으로 하는 이네이블 회로 시스템.
A semiconductor chip comprising a multi-function enable circuit having the characteristics of any one of claims 1, 2, 4 to 8;
A semiconductor chip activation control voltage source connected to a first input terminal of the semiconductor chip;
A reference signal voltage source connected to a second input terminal of the semiconductor chip; And
Includes; a semiconductor chip driving power supply connected to the third input terminal of the semiconductor chip,
The semiconductor chip activation control voltage source
An enable circuit system characterized in that the semiconductor chip is activated by outputting a voltage greater than the voltage of the reference signal voltage source, and the semiconductor chip is deactivated by outputting a voltage lower than the reference signal voltage source.
상기 반도체 칩의 제2 입력단자에 연결되는 기준 신호 전압원;
상기 반도체 칩의 제3 입력단자에 연결되는 반도체 칩 구동용 전원; 및
상기 반도체 칩 구동용 전원과 그라운드 사이에 직렬로 연결된 복수의 저항 모듈을 포함하는 저항부;를 포함하고,
상기 직렬로 연결된 복수의 저항 모듈의 연결 노드들 중 선택되는 어느 한 노드가 상기 반도체 칩의 제1 입력단자에 연결되어, 상기 가변 전류원의 출력 전류에 따라 제1 입력단자의 전압이 가변됨으로써, 상기 저항 모듈의 저항값 및 선택 노드 위치 중 적어도 어느 하나를 이용하여 상기 반도체 칩 구동용 전원에 대한 전압 상승시 최소 동작 전압값(V_UV_rising) 및 전압 하강시 최소 동작 전압값(V_UV_falling)을 가변하는 것을 특징으로 하는 UVLO(Under Voltage Lock Out) 기능을 갖는 회로 시스템.
A semiconductor chip comprising a multi-function enable circuit having the characteristics of any one of claims 1, 2, 4 to 8;
A reference signal voltage source connected to a second input terminal of the semiconductor chip;
A power supply for driving a semiconductor chip connected to a third input terminal of the semiconductor chip; And
Includes; a resistance unit including a plurality of resistance modules connected in series between the semiconductor chip driving power supply and ground;
One of the nodes selected from the connection nodes of the plurality of resistance modules connected in series is connected to the first input terminal of the semiconductor chip, so that the voltage of the first input terminal is changed according to the output current of the variable current source. It is characterized in that the minimum operating voltage value (V_UV_rising) when the voltage is increased and the minimum operating voltage value (V_UV_falling) when the voltage is lowered is varied by using at least one of the resistance value of the resistance module and the selected node position. Circuit system with UVLO (Under Voltage Lock Out) function.
상기 저항부는
제1 저항 모듈 및 제2 저항 모듈을 포함하고,
상기 제1 저항 모듈 및 제2 저항 모듈은 각각 적어도 하나의 저항을 포함하여 구성되며,
상기 반도체 칩 구동용 전원과 일단이 연결되는 상기 제1 저항 모듈의 타단과, 상기 그라운드와 일단이 연결되는 상기 제2 저항 모듈의 타단이 연결되는 노드가 상기 반도체 칩의 제1 입력단자에 연결되고,
상기 제1 저항 모듈의 전체 저항값과 상기 제2 저항 모듈의 전체 저항값의 비율에 따라 전압 상승시 최소 동작 전압값과 전압 하강시 최소 동작 전압값의 평균값( V_UV)이 설정되는 것을 특징으로 하는 UVLO(Under Voltage Lock Out) 기능을 갖는 회로 시스템.
The method of claim 10,
The resistance part
It includes a first resistor module and a second resistor module,
Each of the first resistor module and the second resistor module includes at least one resistor,
A node to which the other end of the first resistance module, which is connected to the power supply for driving the semiconductor chip and one end, and the other end of the second resistance module, which is connected to the ground, is connected to the first input terminal of the semiconductor chip, ,
The average value (V_UV) of the minimum operating voltage value when the voltage rises and the minimum operating voltage value when the voltage falls is set according to a ratio of the total resistance value of the first resistance module and the total resistance value of the second resistance module. Circuit system with UVLO (Under Voltage Lock Out) function.
상기 저항부는
제1 저항 모듈 및 제2 저항 모듈을 포함하고,
상기 제1 저항 모듈 및 제2 저항 모듈은 각각 적어도 하나의 저항을 포함하여 구성되며,
상기 반도체 칩 구동용 전원과 일단이 연결되는 상기 제1 저항 모듈의 타단과, 상기 그라운드와 일단이 연결되는 상기 제2 저항 모듈의 타단이 연결되는 노드가 상기 반도체 칩의 제1 입력단자에 연결되고,
상기 제1 저항 모듈의 전체 저항값과 상기 제2 저항 모듈의 전체 저항값에 따라 전압 상승시 최소 동작 전압값과 전압 하강시 최소 동작 전압값이 설정되는 것을 특징으로 하는 UVLO(Under Voltage Lock Out) 기능을 갖는 회로 시스템.
The method of claim 10,
The resistance part
It includes a first resistor module and a second resistor module,
Each of the first resistor module and the second resistor module includes at least one resistor,
A node to which the other end of the first resistance module, which is connected to the power supply for driving the semiconductor chip and one end, and the other end of the second resistance module, which is connected to the ground, is connected to the first input terminal of the semiconductor chip, ,
UVLO (Under Voltage Lock Out), characterized in that a minimum operating voltage value when the voltage rises and a minimum operating voltage value when the voltage falls are set according to the total resistance value of the first resistance module and the total resistance value of the second resistance module. Circuit system with functions.
상기 반도체 칩의 제4 입력단자에 연결된 부가 활성화 신호 생성부;를 더 포함하고,
상기 부가 활성화 신호 생성부가 비활성화 신호를 출력하면 상기 반도체 칩이 비활성화되는 것을 특징으로 하는 UVLO(Under Voltage Lock Out) 기능을 갖는 회로 시스템.
The method of claim 10,
Further comprising; an additional activation signal generator connected to the fourth input terminal of the semiconductor chip,
A circuit system having an Under Voltage Lock Out (UVLO) function, wherein the semiconductor chip is deactivated when the additional activation signal generator outputs an inactive signal.
적어도 하나의 반도체를 포함하는 제2 회로부;
상기 반도체 칩의 제2 입력단자에 연결되는 기준 신호 전압원;
상기 반도체 칩의 제3 입력단자에 연결되는 반도체 칩 구동용 제1 전원; 및
상기 제2 회로부의 구동용 제2 전원과 그라운드 사이에 직렬로 연결된 복수의 저항 모듈을 포함하는 저항부;를 포함하고,
상기 직렬로 연결된 복수의 저항 모듈의 연결 노드들 중 선택된 어느 하나의 노드가 상기 반도체 칩의 제1 입력단자에 연결되어, 상기 제2 전원의 전압과 상기 가변 전류원의 출력 전류에 따라 제1 입력단자의 전압이 가변되어,
상기 제2 회로부의 전원이 안정적인 경우, 상기 반도체 칩을 활성화화되,
상기 저항 모듈의 저항값 및 선택 노드 위치 중 적어도 어느 하나를 이용하여 상기 제2 전원의 전압 상승시 최소 동작 전압값(V_UV_rising) 및 전압 하강시 최소 동작 전압값(V_UV_falling)을 가변하는 것을 특징으로 하는 파워 안정화 확인 기능을 갖는 회로 시스템.
A first circuit unit including a semiconductor chip including a multi-function enable circuit having the characteristics of any one of claims 1, 2, 4 to 8;
A second circuit portion including at least one semiconductor;
A reference signal voltage source connected to a second input terminal of the semiconductor chip;
A first power supply for driving a semiconductor chip connected to a third input terminal of the semiconductor chip; And
Includes; a resistance unit including a plurality of resistance modules connected in series between the second power source for driving the second circuit unit and ground;
Any one of the connection nodes of the plurality of resistance modules connected in series is connected to a first input terminal of the semiconductor chip, and according to a voltage of the second power source and an output current of the variable current source, a first input terminal The voltage of
When the power of the second circuit unit is stable, the semiconductor chip is activated,
It characterized in that the minimum operating voltage value (V_UV_rising) when the voltage of the second power supply rises and the minimum operating voltage value (V_UV_falling) when the voltage falls by using at least one of the resistance value of the resistance module and the selected node position. Circuit system with power stabilization check function.
상기 저항부는
제1 저항 모듈 및 제 2 저항 모듈을 포함하고,
상기 제1 저항 모듈 및 제2 저항 모듈은 각각 적어도 하나의 저항을 포함하여 구성되며,
상기 제2 회로부의 구동용 제2 전원과 일단이 연결되는 상기 제1 저항 모듈의 타단과, 상기 그라운드와 일단이 연결되고 상기 제2 저항 모듈의 타단이 연결되는 노드가 상기 반도체 칩의 제1 입력단자에 연결되고,
상기 제1 저항 모듈의 전체 저항값과 상기 제2 저항 모듈의 전체 저항값의 비율에 따라 전압 상승시 최소 동작 전압값과 전압 하강시 최소 동작 전압값의 평균값(V_UV)이 설정되는 것을 특징으로 하는 파워 안정화 확인 기능을 갖는 회로 시스템.
The method of claim 14,
The resistance part
A first resistor module and a second resistor module,
Each of the first resistor module and the second resistor module includes at least one resistor,
A first input of the semiconductor chip is a node to which the other end of the first resistance module, which is connected to the second power source for driving the second circuit unit, and the other end of which is connected to the ground, and which other end of the second resistance module is connected. Terminal,
The average value (V_UV) of the minimum operating voltage value when the voltage rises and the minimum operating voltage value when the voltage falls is set according to the ratio of the total resistance value of the first resistance module and the total resistance value of the second resistance module. Circuit system with power stabilization check function.
상기 저항부는
제1 저항 모듈 및 제 2 저항 모듈을 포함하고,
상기 제1 저항 모듈 및 제2 저항 모듈은 각각 적어도 하나의 저항을 포함하여 구성되며,
상기 제2 회로부의 구동용 제2 전원과 일단이 연결되는 상기 제1 저항 모듈의 타단과, 상기 그라운드와 일단이 연결되고 상기 제2 저항 모듈의 타단이 연결되는 노드가 상기 반도체 칩의 제1 입력단자에 연결되고,
상기 제1 저항 모듈의 전체 저항값과 상기 제2 저항 모듈의 전체 저항값에 따라 전압 상승시 최소 동작 전압값과 전압 하강시 최소 동작 전압값이 설정되는 것을 특징으로 하는 파워 안정화 확인 기능을 갖는 회로 시스템.
The method of claim 14,
The resistance part
A first resistor module and a second resistor module,
Each of the first resistor module and the second resistor module includes at least one resistor,
The first terminal of the semiconductor chip is connected to the other end of the first resistor module, which is connected to the second power source for driving the second circuit unit, and the other end of the second resistance module, which is connected to the ground and one end. Terminal,
A circuit having a power stabilization check function, characterized in that a minimum operating voltage value when the voltage rises and a minimum operating voltage value when the voltage falls are set according to the total resistance value of the first resistance module and the total resistance value of the second resistance module system.
상기 반도체 칩의 제4 입력단자에 연결된 부가 활성화 신호 생성부;를 더 포함하고,
상기 부가 활성화 신호 생성부가 비활성화 신호를 출력하면 상기 반도체 칩이 비활성화되는 것을 특징으로 하는 파워 안정화 확인 기능을 갖는 회로 시스템.
The method of claim 14,
Further comprising; an additional activation signal generator connected to the fourth input terminal of the semiconductor chip,
A circuit system having a power stabilization check function, wherein the semiconductor chip is deactivated when the additional activation signal generation unit outputs an inactivation signal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020190055206A KR102103998B1 (en) | 2019-05-10 | 2019-05-10 | Multi-functional enable circuit capable of variation function with hysteresis characteristics using a current-source |
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Citations (3)
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|---|---|---|---|---|
| KR100629619B1 (en) | 2005-08-23 | 2006-10-02 | 삼성전자주식회사 | Reference current generator, bias voltage generator and amplifier bias circuit using the same |
| KR20090009621A (en) * | 2007-07-20 | 2009-01-23 | 한국전자통신연구원 | Signal generator |
| WO2016072180A1 (en) * | 2014-11-06 | 2016-05-12 | 富士電機株式会社 | Driving device for semiconductor element |
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2019
- 2019-05-10 KR KR1020190055206A patent/KR102103998B1/en active IP Right Grant
Patent Citations (3)
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