KR102097204B1 - Magnetoresistive memory device using multiple reference resistance levels and method of selecting optimal reference resistance level in the same - Google Patents
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Abstract
읽기 회로의 오프셋(Offset) 문제를 해결하여 오작동율을 감소시키는 다중 기준 저항 레벨을 적용하는 자기 저항 메모리 소자 및 이에 있어서 최적 기준 저항 레벨을 선택하는 방법이 개시된다. 상기 자기 저항 메모리 소자는 복수의 데이터 셀들을 포함하는 메모리 셀부 및 복수의 기준 저항들 및 상기 기준 저항들 사이를 연결하는 적어도 하나의 스위치를 가지는 기준 셀부를 포함한다. 여기서, 상기 기준 셀부는 상기 스위치의 스위칭을 통하여 다중 기준 저항 레벨들을 구현할 수 있는 회로 구조를 가지며, 상기 기준 저항 레벨들 중 선택된 최적 기준 저항 레벨을 기준으로 하여 상기 데이터 셀의 읽기 동작이 수행된다. Disclosed is a magneto-resistive memory device that applies multiple reference resistance levels to reduce the malfunction rate by solving the offset problem of a read circuit, and a method for selecting the optimum reference resistance level in the same. The magnetoresistive memory element includes a memory cell unit including a plurality of data cells, and a reference cell unit having a plurality of reference resistors and at least one switch connecting between the reference resistors. Here, the reference cell unit has a circuit structure capable of implementing multiple reference resistance levels through switching of the switch, and a read operation of the data cell is performed based on an optimal reference resistance level selected from among the reference resistance levels.
Description
본 발명은 다중 기준 저항 레벨을 적용하는 자기 저항 메모리 소자 및 이에 있어서 최적 기준 저항 레벨을 선택하는 방법에 관한 것이다. The present invention relates to a magnetoresistive memory device that applies multiple reference resistance levels and a method for selecting the optimum reference resistance level therein.
도 1은 STT-MRAM의 구조를 개략적으로 도시한 도면이고, 도 2는 도 1의 STT-MRAM에서 오프셋의 영향으로 인한 전압의 변화를 도시한 도면이다. 다만, 도 1에서는 설명의 편의를 위하여 하나의 데이터 셀과 기준 셀만을 도시하였다. 도 2에서 위의 그래프는 AP 상태의 전압 변화를 보여주고, 아래 그래프는 P 상태의 전압 변화를 보여준다. 1 is a diagram schematically showing the structure of an STT-MRAM, and FIG. 2 is a diagram showing a change in voltage due to the influence of an offset in the STT-MRAM of FIG. 1. However, in FIG. 1, only one data cell and a reference cell are shown for convenience of explanation. In FIG. 2, the upper graph shows the voltage change in the AP state, and the lower graph shows the voltage change in the P state.
도 1을 참조하면, 스핀주입형 자기 저항 메모리(Spin Transfer Torque Magnetic Random Access Memory, STT-MRAM)는 자기접합터널(Magnetic Tunnel Junction, MTJ)로 이루어진 데이터 셀(100), 기준 셀(102) 및 센싱부를 포함한다. Referring to FIG. 1, a Spin Transfer Torque Magnetic Random Access Memory (STT-MRAM) includes a
데이터 셀(100)의 상태를 읽기 위한 읽기 회로는 빠른 속도를 위하여 데이터 셀(100)의 상태(저항)와 기준 셀(102)의 상태(저항)를 비교하여 데이터 '0'인지 '1'인지를 판별한다. The read circuit for reading the state of the
저항 차이를 측정하기 위해 사용하는 읽기 전류는 MTJ의 상태를 변화시켜 저장된 데이터를 덮어쓰게 될 가능성이 있기 때문에 가능한 작은 크기의 전류를 사용하게 된다. 작은 전류를 사용하는 경우, 상태 측정 차이를 크게 만들기 위하여 브랜치 회로들(110 및 112)의 MOS 트랜지스터를 포화(saturation) 영역에서 동작시킨다. Since the read current used to measure the difference in resistance may change the state of the MTJ and possibly overwrite the stored data, use a current as small as possible. When a small current is used, the MOS transistors of the
이 경우, 공정 편차 등으로 인하여 브랜치 회로들(110 및 112)의 MOS 트랜지스터들 사이에 문턱전압 등의 불일치가 발생할 수 있으며, 그 결과 오프셋(Offset) 문제가 발생되어 읽기 동작이 정상적으로 수행되지 않을 수 있다. In this case, a mismatch such as a threshold voltage may occur between the MOS transistors of the
도 2에서 가로축의 중앙값은 불일치가 없는 지점이고 좌우로 갈 수록 불일치가 커지게 된다. In FIG. 2, the median of the horizontal axis is a point where there is no discrepancy, and the discrepancy increases as it goes from side to side.
본 발명은 읽기 회로의 오프셋(Offset) 문제를 해결하여 오작동율을 감소시키는 다중 기준 저항 레벨을 적용하는 자기 저항 메모리 소자 및 이에 있어서 최적 기준 저항 레벨을 선택하는 방법을 제공하는 것이다.SUMMARY OF THE INVENTION The present invention provides a magnetoresistive memory device that applies a multiple reference resistance level that reduces an error rate by solving an offset problem of a read circuit, and a method of selecting an optimal reference resistance level therein.
상기한 바와 같은 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 자기 저항 메모리 소자는 복수의 데이터 셀들을 포함하는 메모리 셀부; 및 복수의 기준 저항들 및 상기 기준 저항들 사이를 연결하는 적어도 하나의 스위치를 가지는 기준 셀부를 포함한다. 여기서, 상기 기준 셀부는 상기 스위치의 스위칭을 통하여 다중 기준 저항 레벨들을 구현할 수 있는 회로 구조를 가지며, 상기 기준 저항 레벨들 중 선택된 최적 기준 저항 레벨을 기준으로 하여 상기 데이터 셀의 읽기 동작이 수행된다. In order to achieve the above object, a magnetoresistive memory device according to an embodiment of the present invention includes a memory cell unit including a plurality of data cells; And a reference cell unit having a plurality of reference resistors and at least one switch connecting between the reference resistors. Here, the reference cell unit has a circuit structure capable of implementing multiple reference resistance levels through switching of the switch, and a read operation of the data cell is performed based on an optimal reference resistance level selected from among the reference resistance levels.
본 발명의 일 실시예에 따른 다중 기준 저항 레벨들을 구현하는 기준 셀부를 포함하는 자기 저항 메모리 소자에서 최적 기준 저항 레벨을 선택하는 방법은 모든 기준 저항 레벨들에 대하여 메모리 셀부의 데이터 셀의 오류 테스트를 수행하는 단계; 상기 테스트 결과 데이터 셀에 오작동이 없는 기준 저항 레벨을 검출하는 단계; 및 상기 검출된 기준 저항 레벨 중 하나를 최적 기준 저항 레벨을 선택하는 단계를 포함한다. 여기서, 상기 최적 기준 저항 레벨을 기준으로 상기 데이터 셀의 읽기 동작이 수행된다. A method of selecting an optimal reference resistance level in a magnetoresistive memory device including a reference cell unit that implements multiple reference resistance levels according to an embodiment of the present invention performs error testing of a data cell of a memory cell unit for all reference resistance levels. Performing; Detecting a reference resistance level having no malfunction in the data cell as a result of the test; And selecting an optimal reference resistance level from one of the detected reference resistance levels. Here, the read operation of the data cell is performed based on the optimum reference resistance level.
본 발명의 다른 실시예에 따른 다중 기준 저항 레벨들을 구현하는 기준 셀부를 포함하는 자기 저항 메모리 소자에서 최적 기준 저항 레벨을 선택하는 방법은 모든 기준 저항 레벨들에 대하여 메모리 셀부의 데이터 셀의 오류 테스트를 수행하는 단계; 상기 테스트 결과 데이터 셀에 오작동이 없는 다중 기준 저항 레벨이 존재하지 않는 경우, 오작동 데이터 셀의 숫자가 최소인 기준 저항 레벨을 선택하는 단계; 상기 선택된 기준 저항 레벨에 해당하는 불량셀을 치환하거나 소거하는 단계; 상기 치환 또는 소거 후, 상기 모든 기준 저항 레벨에 대하여 상기 메모리 셀부의 데이터 셀의 오류 테스트를 다시 수행하는 단계; 및 상기 테스트 결과 데이터 셀에 오작동이 없는 기준 저항 레벨 중 하나를 최적 기준 저항 레벨로 선택하는 단계를 포함한다. A method of selecting an optimal reference resistance level in a magnetoresistive memory device including a reference cell unit that implements multiple reference resistance levels according to another embodiment of the present invention performs error testing of a data cell of a memory cell unit for all reference resistance levels. Performing; Selecting a reference resistance level having the smallest number of malfunction data cells when there is no multiple reference resistance level without malfunction in the data cell as a result of the test; Replacing or erasing the defective cell corresponding to the selected reference resistance level; After the replacement or erasing, again performing an error test of the data cells of the memory cell unit for all the reference resistance levels; And selecting one of the reference resistance levels having no malfunction in the test result data cell as an optimal reference resistance level.
본 발명에 따른 자기 저항 메모리 소자 및 이에 있어서 최적 기준 저항 레벨을 선택하는 방법은 기준 셀부가 다중 기준 저항 레벨들을 구현 가능하도록 설계하고 다중 기준 저항 레벨들 중 오작동이 없는 데이터 셀에 해당하는 기준 저항 레벨을 최적 기준 저항 레벨로 선택하여 사용하므로, 읽기 회로의 오프셋 문제를 해결하여 오작동율을 감소시킬 수 있다. The magneto-resistive memory device according to the present invention and a method for selecting the optimal reference resistance level in the present invention are designed such that the reference cell unit can implement multiple reference resistance levels and a reference resistance level corresponding to a data cell without malfunction among the multiple reference resistance levels Since is selected and used as the optimum reference resistance level, it is possible to reduce the malfunction rate by solving the offset problem of the read circuit.
도 1은 STT-MRAM의 구조를 개략적으로 도시한 도면이다.
도 2는 도 1의 STT-MRAM에서 오프셋의 영향으로 인한 전압의 변화를 도시한 도면이다.
도 3은 본 발명의 일 실시예에 따른 자기 저항 메모리 소자의 개념을 개략적으로 도시한 블록도이다.
도 4는 본 발명의 제 1 실시예에 따른 기준 셀부의 구조를 개략적으로 도시한 도면이다.
도 5는 도 4의 기준 셀부의 구조에 따른 다중 기준 저항 레벨에 따른 다중 전압 레벨을 도시한 도면이다.
도 6은 본 발명의 제 2 실시예에 따른 기준 셀부의 구조를 개략적으로 도시한 도면이다.
도 7은 도 6의 기준 셀부의 구조에 따른 다중 기준 저항 레벨에 따른 다중 전압 레벨을 도시한 도면이다.
도 8은 본 발명의 일 실시예에 따른 기준 셀부의 기준 저항 레벨을 설정하는 과정을 도시한 순서도이다.
도 9는 본 발명의 다른 실시예에 따른 최적 기준 저항 레벨을 선택하는 방법을 도시한 순서도이다.
도 10 및 도 11은 기준 저항 레벨에 따른 데이터 셀의 오작동 상태를 도시한 도면들이다. 1 is a view schematically showing the structure of the STT-MRAM.
2 is a view showing a change in voltage due to the effect of offset in the STT-MRAM of FIG. 1.
3 is a block diagram schematically illustrating the concept of a magnetoresistive memory device according to an embodiment of the present invention.
4 is a diagram schematically showing the structure of a reference cell unit according to a first embodiment of the present invention.
FIG. 5 is a diagram illustrating multiple voltage levels according to multiple reference resistance levels according to the structure of the reference cell unit of FIG. 4.
6 is a diagram schematically showing the structure of a reference cell unit according to a second embodiment of the present invention.
7 is a diagram illustrating multiple voltage levels according to multiple reference resistance levels according to the structure of the reference cell of FIG. 6.
8 is a flowchart illustrating a process of setting a reference resistance level of a reference cell unit according to an embodiment of the present invention.
9 is a flowchart illustrating a method of selecting an optimal reference resistance level according to another embodiment of the present invention.
10 and 11 are diagrams showing a malfunction state of a data cell according to a reference resistance level.
본 명세서에서 사용되는 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "구성된다" 또는 "포함한다" 등의 용어는 명세서상에 기재된 여러 구성 요소들, 또는 여러 단계들을 반드시 모두 포함하는 것으로 해석되지 않아야 하며, 그 중 일부 구성 요소들 또는 일부 단계들은 포함되지 않을 수도 있고, 또는 추가적인 구성 요소 또는 단계들을 더 포함할 수 있는 것으로 해석되어야 한다. 또한, 명세서에 기재된 "...부", "모듈" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어 또는 소프트웨어로 구현되거나 하드웨어와 소프트웨어의 결합으로 구현될 수 있다.The singular expression used in this specification includes the plural expression unless the context clearly indicates otherwise. In this specification, terms such as “consisting of” or “comprising” should not be construed as including all of the various components, or various steps described in the specification, among which some components or some steps are It may not be included, or it should be construed to further include additional components or steps. In addition, terms such as “... unit” and “module” described in the specification mean a unit that processes at least one function or operation, which may be implemented in hardware or software, or a combination of hardware and software. .
본 발명은 다중 기준 저항 레벨을 이용한 자기 저항 메모리 소자, 예를 들어 스핀주입형 자기 저항 메모리(Spin Transfer Torque Magnetic Random Access Memory, STT-MRAM)에 관한 것으로서, 읽기 회로의 오프셋(Offset) 문제를 해결하여 오작동율을 감소시킬 수 있다. The present invention relates to a magnetoresistive memory device using multiple reference resistance levels, for example, a Spin Transfer Torque Magnetic Random Access Memory (STT-MRAM), and solves the offset problem of a read circuit. By doing so, the malfunction rate can be reduced.
일 실시예에 따르면, 상기 자기 저항 메모리 소자는 기준 셀부를 다중 기준 저항 레벨로 설정 가능한 회로 구조를 가지도록 설계하고, 상기 다중 기준 저항 레벨들 중 최적 기준 저항 레벨을 검출하며, 상기 최적의 기준 저항 레벨을 상기 기준 셀부의 저항으로 설정하고 저장할 수 있다. 이러한 최적 기준 저항 레벨은 읽기 동작시 사용될 수 있다. According to an embodiment, the magnetoresistive memory device is designed to have a circuit structure capable of setting a reference cell unit to a multiple reference resistance level, detecting an optimum reference resistance level among the multiple reference resistance levels, and the optimum reference resistance The level can be set and stored as the resistance of the reference cell. This optimum reference resistance level can be used during a read operation.
이하, 본 발명의 다양한 실시예들을 첨부된 도면을 참조하여 상술하겠다. Hereinafter, various embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 3은 본 발명의 일 실시예에 따른 자기 저항 메모리 소자의 개념을 개략적으로 도시한 블록도이다. 3 is a block diagram schematically illustrating the concept of a magnetoresistive memory device according to an embodiment of the present invention.
도 3을 참조하면, 본 실시예의 자기 저항 메모리 소자는 메모리 셀부(300), 기준 셀부(302) 및 센싱부(센스 앰프, 304)를 포함할 수 있다. Referring to FIG. 3, the magnetoresistive memory device of this embodiment may include a
메모리 셀부(300)는 적어도 하나의 데이터 셀(비트 셀)을 포함하며, 상기 데이터 셀은 자기접합터널(Magnetic Tunnel Junction, MTJ)로 이루어질 수 있다. The
기준 셀부(302)는 다중 기준 저항 레벨을 설정할 수 있도록 복수의 기준 셀들(저항들) 및 상기 기준 셀들의 연결을 스위칭하는 적어도 하나의 스위치들을 포함한다. 상기 저항은 바람직하게는 MTJ이지만 이로 제한되지는 않으며, 일반 저항(예를 들어 poly-저항) 등을 사용할 수 있다. 상기 저항들 및 스위치의 구조 및 동작은 후술하겠다. The
한편, 본 발명은 후술하는 바와 같이 최적 기준 저항 레벨을 선택하는 방법이므로, 데이터 셀의 MTJ와 기준 셀의 특성(저항)이 동일할 수도 있지만 차이가 존재하여도 동작이 가능하다.On the other hand, since the present invention is a method for selecting the optimum reference resistance level as described below, the MTJ of the data cell and the characteristic (resistance) of the reference cell may be the same, but operation is possible even if a difference exists.
센싱부(304)는 상기 데이터 셀의 저항 및 상기 기준 셀의 저항을 읽어서 데이터를 판별하거나 오동작 여부를 판별할 수 있다. The
정리하면, 기준 셀부가 하나의 저항값으로만 구현되었던 종래 기술과 달리, 본 발명의 자기 저항 메모리 소자의 기준 셀부(302)는 다중 기준 저항 레벨들을 구현할 수 있으며 상기 다중 기준 저항 레벨들 중 최적 기준 저항 레벨을 선택하여 기준 셀부(302)의 저항값으로 설정할 수 있다. 즉, 상기 자기 저항 메모리 소자는 다중 기준 저항 레벨들 중 읽기 회로의 오프셋 문제를 해결할 수 있는 최적 기준 저항 레벨을 선택하므로, 상기 자기 저항 메모리 소자의 오작동율이 감소할 수 있다. In summary, unlike the prior art in which the reference cell portion was implemented with only one resistance value, the
이하, 본 발명의 자기 저항 메모리 소자의 기준 셀부의 구조 및 동작을 첨부된 도면들을 참조하여 상술하겠다. Hereinafter, the structure and operation of the reference cell portion of the magnetoresistive memory device of the present invention will be described in detail with reference to the accompanying drawings.
도 4는 본 발명의 제 1 실시예에 따른 기준 셀부의 구조를 개략적으로 도시한 도면이고, 도 5는 도 4의 기준 셀부의 구조에 따른 다중 기준 저항 레벨에 따른 다중 전압 레벨을 도시한 도면이다. 도 6은 본 발명의 제 2 실시예에 따른 기준 셀부의 구조를 개략적으로 도시한 도면이고, 도 7은 도 6의 기준 셀부의 구조에 따른 다중 기준 저항 레벨에 따른 다중 전압 레벨을 도시한 도면이다. 도 8은 본 발명의 일 실시예에 따른 기준 셀부의 기준 저항 레벨을 설정하는 과정을 도시한 순서도이다. 4 is a diagram schematically showing a structure of a reference cell unit according to a first embodiment of the present invention, and FIG. 5 is a view showing multiple voltage levels according to multiple reference resistance levels according to the structure of the reference cell unit of FIG. 4. . 6 is a diagram schematically showing the structure of a reference cell portion according to a second embodiment of the present invention, and FIG. 7 is a diagram showing multiple voltage levels according to multiple reference resistance levels according to the structure of the reference cell portion of FIG. 6. . 8 is a flowchart illustrating a process of setting a reference resistance level of a reference cell unit according to an embodiment of the present invention.
도 4를 참조하면, 본 실시예의 기준 셀부는 복수의 기준 셀들(400) 및 스위치들(402)을 포함한다. Referring to FIG. 4, the reference cell portion of the present embodiment includes a plurality of
기준 셀들(400)은 저항(400)으로서 예를 들어 MTJ이되, 낮은 저항인 P 상태를 가지나 높은 저항인 AP 상태를 가지지 않을 수 있다. 제조시MTJ(400)는 초기에 P 상태로 제조되는데, 본 발명의 자기 저항 메모리 소자는 기준 셀부에 사용하는 저항(400)으로 P 상태의 MTJ만을 사용하며, AP 상태를 사용하지 않는다. The
기존의 기준 셀부에 사용되는 MTJ는 P 상태 및 AP 상태를 모두 사용하여야 하였으며, 따라서 AP 상태를 저장하기 위한 별도의 회로가 필요하였다. The MTJ used for the existing reference cell part had to use both the P state and the AP state, so a separate circuit for storing the AP state was needed.
반면에, 본 발명의 기준 셀부에 사용되는 MTJ(400)는 P 상태만을 사용하고 AP 상태를 사용하지 않으므로, AP 상태를 저장하기 위한 별도의 회로가 필요없어서 기준 셀부의 면적이 감소할 수 있다. 이렇게 AP 상태 사용없이 P 상태만을 사용하여도 되는 이유는 복수의 MTJ들(400)을 이용하여 원하는 기준 저항 레벨을 생성하기 때문이다. On the other hand, since the MTJ 400 used for the reference cell portion of the present invention uses only the P state and does not use the AP state, an area for the reference cell part may be reduced because a separate circuit for storing the AP state is not required. The reason why only the P state may be used without using the AP state is that a desired reference resistance level is generated using a plurality of
저항들(400) 사이의 연결은 스위치들(402)에 의해 제어된다. 즉, 기준 셀부는 스위치들(402)의 스위칭을 이용하여 저항들(400) 사이의 연결을 제어하여 다중 기준 저항 레벨들을 생성할 수 있다. The connection between
스위치 저항을 무시하고 모든 MTJ(400)의 저항을 1Ω으로 설정하면, 도 4의 구조에서 스위치들(402)의 스위칭을 제어하였을 때의 기준 셀부는 0.619, 0.666, 0.686, 0.708, 0.733, 0.775, 0.786, 0.8, 0.833, 0.875, 0.886, 0.9, 0.933, 0.953, 0.975, 1, 1.042, 1.067, 1.1, 1.119, 1.166, 1.186, 1.2,1. 208, 1.233, 1.267, 1.275, 1.286, 1.3, 1.333, 1.375, 1.386, 1.4, 1.433, 1.453, 1.475, 1.5, 1.542, 1.567, 1.6, 1.667, 1.7, 1.767, 1.786, 1.833, 1.875, 1.9, 2, 2.1, 2.167또는 2.5Ω의 저항값을 가질 수 있다. 이러한 다중 기준 저항 레벨들에 대한 전압 레벨들이 도 5에서 보여진다. Ignoring the switch resistance and setting the resistance of all
한편, 도 6에 도시된 바와 같이 다른 구조의 기준 셀부를 형성할 수 있다. 다만, 기준 셀부는 저항, 예를 들어 P 상태만을 사용하는 MTJ(600) 및 스위치들(602)을 포함할 수 있다. Meanwhile, as illustrated in FIG. 6, a reference cell portion having a different structure may be formed. However, the reference cell unit may include a resistor, for example,
스위치 저항을 무시하고 모든 MTJ(600)의 저항을 1Ω으로 설정하면, 도 6의 구조에서 스위치들(602)의 스위칭을 제어하였을 때 기준 셀부는 0.25, 0.3333, 0.375, 0.4, 0.5, 0.6, 0.6666, 0.75, 0.8333, 0.875, 0.9, 1, 1.1, 1.1666, 1.25, 1.3333, 1.375, 1.4, 1.5, 1.6, 1.6666, 1.75, 1.8333, 1.875, 1.9, 2, 2.1, 2.1666, 2.25, 2.3333, 2.375, 2.4, 2.5, 2.6, 2.6666, 2.75, 2.8333, 2.875, 2.9, 3, 3.1 또는 3.1666의 저항값을 가질 수 있다. 이는 도 7에서 보여진다. Ignoring the switch resistance and setting the resistance of all
즉, 저항 및 스위치를 이용하여 다중 기준 저항 레벨을 구현할 수 있는 한, 기준 셀부의 회로 구조는 다양하게 변형될 수 있다. 즉, 상기 저항들과 상기 스위치들의 배열은 사용자가 설계하고자 하는 기준 저항 레벨에 맞춰서 자유로운 설계가 가능하다. That is, as long as multiple reference resistance levels can be implemented using resistors and switches, the circuit structure of the reference cell portion can be variously modified. That is, the arrangement of the resistors and the switches can be freely designed according to the reference resistance level desired by the user.
이하, 다중 기준 저항 레벨들 중 최적 기준 저항 레벨을 선택하는 방법을 살펴보겠다. Hereinafter, a method of selecting an optimal reference resistance level among multiple reference resistance levels will be described.
도 8을 참조하면, 스위치들의 스위칭을 통하여 제 1 기준 저항 레벨을 설정한다(S800). 즉, 상기 방법은 다중 기준 저항 레벨들 중 임의의 일 기준 저항 레벨을 선택한다. Referring to FIG. 8, the first reference resistance level is set through switching of the switches (S800). That is, the method selects any one reference resistance level among multiple reference resistance levels.
이어서, 데이터 '0'에 대한 오류(오작동 여부)를 테스트한다(S802). 구체적으로는, 상기 최적 기준 저항 레벨 선택 방법은 모든 데이터 셀들에 데이터 '0'을 저장하고, 상기 데이터 셀들 및 상기 기준 셀들의 상태(저항)를 읽으며, 상기 데이터 셀들의 상태와 상기 기준 셀들의 상태를 비교하여 오작동 여부를 판단한다. Subsequently, an error (whether it is malfunctioning) for the data '0' is tested (S802). Specifically, the optimal reference resistance level selection method stores data '0' in all data cells, reads the state (resistance) of the data cells and the reference cells, and the state of the data cells and the state of the reference cells Compare to determine whether the malfunction.
계속하여, 데이터 '1'에 대한 오류를 테스트한다(S804). 구체적으로는, 상기 방법은 모든 데이터 셀에 데이터 '1'을 저장하고, 상기 데이터 셀들 및 상기 기준 셀들의 상태를 읽으며, 상기 데이터 셀들의 상태 상기 기준 셀들의 상태를 비교하여 오작동 여부를 판단한다. Subsequently, an error for the data '1' is tested (S804). Specifically, the method stores data '1' in all data cells, reads the states of the data cells and the reference cells, and compares the states of the data cells to determine whether a malfunction occurs.
한편, 단계 S802 및 S804는 역으로 수행될 수도 있고, 오류 테스트는 위의 방법 외에도 다양한 방법이 적용될 수도 있다. 즉, 메모리 셀부의 데이터 셀들에 대한 오류 테스트가 수행되는 한, 오류 테스트 방법은 다양하게 변경될 수 있다. Meanwhile, steps S802 and S804 may be performed in reverse, and various methods may be applied to the error test in addition to the above method. That is, as long as an error test is performed on data cells of the memory cell unit, the error test method may be variously changed.
다음으로, 다른 기준 저항 레벨이 있는지가 판단된다(S806).Next, it is determined whether there is another reference resistance level (S806).
다른 기준 저항 레벨이 있으면, 상기 기준 저항 레벨에 대하여 단계 S802 및 S804가 수행된다. 즉, 스위치들의 스위칭을 통하여 다른 기준 저항 레벨을 설정하고, 상기 기준 저항 레벨에 대하여 데이터 '0' 및 데이터 '1'에 대한 오류 테스트가 수행된다. If there are other reference resistance levels, steps S802 and S804 are performed on the reference resistance level. That is, a different reference resistance level is set through switching of the switches, and an error test for data '0' and data '1' is performed on the reference resistance level.
이러한 과정이 모든 기준 저항 레벨들에 대하여 수행된다. This process is performed for all reference resistance levels.
모든 기준 저항 레벨에 대한 오류 테스트가 완료되어 다른 기준 저항 레벨이 존재하지 않으면, 즉 모든 기준 저항 레벨에 대하여 데이터 '0' 및 데이터 '1'에 대한 오작동 여부가 검사된 경우, 오작동이 없이 데이터 셀이 정상 작동하는 기준 저항 레벨을 검출하고, 상기 검출된 기준 저항 레벨들 중 중위값을 최적 기준 저항 레벨로 선택할 수 있다(S808). If the error test for all reference resistance levels has been completed and no other reference resistance level exists, that is, if all reference resistance levels have been checked for malfunctions for data '0' and data '1', the data cell is free of malfunction. The normal operating reference resistance level may be detected, and a median value among the detected reference resistance levels may be selected as an optimal reference resistance level (S808).
중위값을 선택하는 이유는 외부적 요인, 예를 들어 온도 등으로 인하여 자기 저항 메모리 소자의 특성이 달라질 수 있으므로 이러한 외부적 요인을 고려하여 Tolerance를 확보하기 위해서이다. The reason for selecting the median value is to secure tolerance by considering these external factors because the characteristics of the magnetoresistive memory device may vary due to external factors, such as temperature.
물론, 중위값이 아닌 다른 기준 저항 레벨의 선택이 가능하다. 다만, 중위값이 tolerance를 고려할 때 효율적이다. Of course, it is possible to select a reference resistance level other than the median value. However, the median value is effective when considering tolerance.
이어서, 상기 선택된 기준 저항 레벨을 기준 셀부의 저항으로 설정하고 저장한다(S810). 즉, 스위치들의 온/오프를 확정하여 기준 셀부의 회로를 특정한다. Subsequently, the selected reference resistance level is set as a resistance of the reference cell unit and stored (S810). That is, the on / off of the switches is determined to specify the circuit of the reference cell unit.
이렇게 기준 셀부의 회로가 특정된 상태에서 상기 자기 저항 메모리 소자가 정상적인 메모리로서 사용되게 된다. The magnetoresistive memory element is used as a normal memory while the reference cell circuit is specified.
정리하면, 본 발명의 자기 저항 메모리 소자는 다중 기준 저항 레벨 설정이 가능한 기준 셀부를 사용하고, 데이터 셀의 오류 테스트를 통하여 최적 기준 저항 레벨을 검출하며, 상기 검출된 기준 저항 레벨을 기준 셀부의 최적 기준 저항 레벨로 설정할 수 있다. 상기 최적 기준 저항 레벨은 읽기 동작시 기준 셀부의 저항으로 사용될 수 있다. In summary, the magnetoresistive memory device of the present invention uses a reference cell unit capable of setting multiple reference resistance levels, detects an optimum reference resistance level through an error test of a data cell, and optimizes the detected reference resistance level to the reference cell unit. Can be set to the reference resistance level. The optimum reference resistance level may be used as the resistance of the reference cell portion during a read operation.
위에서는 데이터 '0'에 대한 오류 테스트 및 데이터 '1'에 대한 오류 테스트가 모두 수행되었지만, 데이터 '0' 또는 데이터 '1'에 대해서만 오류 테스트가 수행될 수도 있다. In the above, the error test for the data '0' and the error test for the data '1' were all performed, but the error test may be performed only for the data '0' or the data '1'.
한편, 모든 기준 저항 레벨에 대하여 데이터 셀에 오작동이 발생될 수도 있다. 이 경우에, 최적의 기준 저항 레벨을 검출하는 과정을 살펴보겠다. Meanwhile, a malfunction may occur in the data cell for all reference resistance levels. In this case, we will look at the process of detecting the optimum reference resistance level.
도 9는 본 발명의 다른 실시예에 따른 최적 기준 저항 레벨을 선택하는 방법을 도시한 순서도이고, 도 10 및 도 11은 기준 저항 레벨에 따른 데이터 셀의 오작동 상태를 도시한 도면들이다. 도 10 및 도 11에서, B는 비트 셀(데이터 셀)을 나타내고, r은 기준 저항 레벨을 나타낸다. 9 is a flowchart illustrating a method for selecting an optimal reference resistance level according to another embodiment of the present invention, and FIGS. 10 and 11 are diagrams illustrating a malfunction state of a data cell according to the reference resistance level. 10 and 11, B denotes a bit cell (data cell), and r denotes a reference resistance level.
도 8의 데이터 셀 테스트시 도 10에 도시된 바와 같이 모든 기준 저항 레벨들에 대하여 데이터 셀의 오작동이 존재할 수 있다. 즉, 도 8의 실시예에 따른 최적 기준 저항 레벨 선택 과정이 실패할 수 있는데, 이 경우에도 최적 기준 저항 레벨을 설정할 수 있는 방법을 제안한다 In the test of the data cell of FIG. 8, a malfunction of the data cell may exist for all reference resistance levels as illustrated in FIG. 10. That is, the process of selecting the optimum reference resistance level according to the embodiment of FIG. 8 may fail. In this case, a method for setting the optimum reference resistance level is proposed.
우선, 상기 최적 기준 저항 레벨 선택 방법은 오작동한 데이터 셀이 최소인 기준 저항 레벨을 선택한다(S900). 도 10을 참조하면, 기준 저항 레벨(r4, r6, r7)이 오작동한 데이터 셀이 하나로서 선택된다. First, in the method for selecting the optimum reference resistance level, a reference resistance level having the smallest malfunctioning data cell is selected (S900). Referring to FIG. 10, a data cell in which the reference resistance levels r4, r6, and r7 malfunction is selected as one.
이어서, 상기 최적 기준 저항 레벨 선택 방법은 선택된 기준 저항 레벨에 해당하는 결과값들 중 오작동 회수가 많은 데이터 셀을 선택한다(S902). 도 10의 경우에는, 데이터 셀(B6)이 오작동 횟수가 6번으로 가장 많다. Subsequently, the method for selecting the optimum reference resistance level selects a data cell with a high number of malfunctions among the result values corresponding to the selected reference resistance level (S902). In the case of FIG. 10, the number of malfunctions of the data cell B6 is the most frequent with 6.
계속해서, 상기 최적 기준 저항 레벨 선택 방법은 상기 선택된 데이터 셀을 리던던시 셀로 치환하거나 소거할 수 있다(S904). Subsequently, the method for selecting the optimal reference resistance level may replace or erase the selected data cell with a redundancy cell (S904).
이어서, 데이터 셀들에 대하여 도 8의 최적 기준 저항 레벨 선택 과정이 수행되며, 그 결과 도 11에 도시된 바와 같은 테스트 결과가 도출된다(S906). Subsequently, an optimal reference resistance level selection process of FIG. 8 is performed on the data cells, and as a result, a test result as shown in FIG. 11 is derived (S906).
도 11을 참조하면, 정상적으로 동작하는 데이터 셀에 해당하는 기준 저항 레벨로 r6 및 r7이 존재한다. 이 경우, 중간값이 존재할 수 없으므로, r6 또는 r7이 임의로 최적 기준 저항 레벨로 선택될 수 있다. Referring to FIG. 11, r6 and r7 exist as reference resistance levels corresponding to data cells that operate normally. In this case, since there is no intermediate value, r6 or r7 can be arbitrarily selected as the optimum reference resistance level.
정리하면, 본 발명의 최적 기준 저항 레벨 선택 방법은 모든 기준 저항 레벨들에 대하여 데이터 셀의 오작동이 존재하더라도 오작동된 데이터 셀을 치환하거나 소거한 후 최적 기준 저항 레벨 선택 과정을 다시 수행시켜셔 최적 기준 저항 레벨을 선택하여 사용할 수 있다. 결과적으로, 자기 저항 메모리 소자의 불필요한 낭비가 방지될 수 있다. In summary, in the method for selecting the optimum reference resistance level of the present invention, even if there is a malfunction of the data cell for all the reference resistance levels, after replacing or erasing the malfunctioning data cell, performing the process of selecting the optimum reference resistance level again to perform the optimum reference Resistance level can be selected and used. Consequently, unnecessary waste of the magnetoresistive memory element can be prevented.
한편, 전술된 실시예의 구성 요소는 프로세스적인 관점에서 용이하게 파악될 수 있다. 즉, 각각의 구성 요소는 각각의 프로세스로 파악될 수 있다. 또한 전술된 실시예의 프로세스는 장치의 구성 요소 관점에서 용이하게 파악될 수 있다.On the other hand, the components of the above-described embodiments can be easily grasped from a process point of view. That is, each component can be identified by each process. Also, the process of the above-described embodiment can be easily grasped from the perspective of the components of the device.
또한 앞서 설명한 기술적 내용들은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 상기 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 상기 매체에 기록되는 프로그램 명령은 실시예들을 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다. 하드웨어 장치는 실시예들의 동작을 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.In addition, the technical contents described above may be implemented in the form of program instructions that can be executed through various computer means and can be recorded on a computer-readable medium. The computer-readable medium may include program instructions, data files, data structures, or the like alone or in combination. The program instructions recorded on the medium may be specially designed and configured for the embodiments, or may be known and available to those skilled in computer software. Examples of computer-readable recording media include magnetic media such as hard disks, floppy disks, and magnetic tapes, optical media such as CD-ROMs, DVDs, and magnetic media such as floptical disks. -Hardware devices specially configured to store and execute program instructions such as magneto-optical media, and ROM, RAM, flash memory, and the like. Examples of program instructions include high-level language code that can be executed by a computer using an interpreter, etc., as well as machine language codes produced by a compiler. The hardware device can be configured to operate as one or more software modules to perform the operations of the embodiments, and vice versa.
상기한 본 발명의 실시예는 예시의 목적을 위해 개시된 것이고, 본 발명에 대한 통상의 지식을 가지는 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가가 가능할 것이며, 이러한 수정, 변경 및 부가는 하기의 특허청구범위에 속하는 것으로 보아야 할 것이다. The above-described embodiments of the present invention have been disclosed for purposes of illustration, and those skilled in the art having various knowledge of the present invention will be able to make various modifications, changes, and additions within the spirit and scope of the present invention. It should be regarded as belonging to the following claims.
300 : 메모리 셀부 302 : 기준 셀부
304 : 센싱부(센스 앰프)300: memory cell unit 302: reference cell unit
304: sensing unit (sense amplifier)
Claims (12)
복수의 기준 저항들 및 상기 기준 저항들 사이를 연결하는 적어도 하나의 스위치를 가지는 기준 셀부를 포함하되,
상기 기준 셀부는 상기 스위치의 스위칭을 통하여 다중 기준 저항 레벨들을 구현할 수 있는 회로 구조를 가지며, 상기 기준 저항 레벨들 중 선택된 특정 기준 저항 레벨을 기준으로 하여 상기 데이터 셀의 읽기 동작이 수행되고,
상기 기준 저항 레벨들에 대하여 데이터 셀 오류 테스트를 수행한 결과 모든 기준 저항 레벨에 대하여 데이터 셀의 오작동이 있는 경우, 오작동이 발생한 데이터 셀의 숫자가 가장 적은 기준 저항 레벨들을 선택하고 상기 선택된 기준 저항 레벨들에서 최대 숫자의 오작동을 보인 데이터 셀을 리던던시 셀로 치환하거나 소거한 후 데이터 셀 오류 테스트를 수행하여 오작동하는 데이터 셀이 없는 기준 저항 레벨 중 하나를 특정 기준 저항 레벨로 선택하는 것을 특징으로 하는 자기 저항 메모리 소자.A memory cell unit including a plurality of data cells; And
Including a reference cell portion having a plurality of reference resistors and at least one switch connecting between the reference resistors,
The reference cell unit has a circuit structure capable of implementing multiple reference resistance levels through switching of the switch, and a read operation of the data cell is performed based on a specific reference resistance level selected from the reference resistance levels,
As a result of performing a data cell error test on the reference resistance levels, if there is a malfunction of the data cell for all reference resistance levels, select reference resistance levels with the lowest number of data cells in which the malfunction occurred and select the reference resistance level. Magnetic resistance, characterized by selecting one of the reference resistance levels without a malfunctioning data cell by performing a data cell error test after replacing or erasing the data cell showing the highest number of malfunctions in the field with a redundancy cell Memory device.
모든 기준 저항 레벨들에 대하여 메모리 셀부의 데이터 셀의 오류 테스트를 수행하는 단계;
상기 테스트 결과 데이터 셀에 오작동이 없는 다중 기준 저항 레벨이 존재하지 않는 경우, 오작동 데이터 셀의 숫자가 최소인 기준 저항 레벨을 선택하는 단계;
상기 선택된 기준 저항 레벨에 해당하는 불량셀을 치환하거나 소거하는 단계;
상기 치환 또는 소거 후, 상기 모든 기준 저항 레벨에 대하여 상기 메모리 셀부의 데이터 셀의 오류 테스트를 다시 수행하는 단계; 및
상기 다시 수행된 오류 테스트 결과 데이터 셀에 오작동이 없는 기준 저항 레벨 중 하나를 특정 기준 저항 레벨로 선택하는 단계를 포함하는 것을 특징으로 하는 자기 저항 메모리 소자에서 특정 기준 저항 레벨 선택 방법. A method of selecting a specific reference resistance level in a magnetoresistive memory device including a reference cell unit that implements multiple reference resistance levels,
Performing an error test of the data cell of the memory cell unit for all reference resistance levels;
Selecting a reference resistance level having a minimum number of malfunctioning data cells when there are no multiple reference resistance levels without malfunction in the data cell as a result of the test;
Replacing or erasing the defective cell corresponding to the selected reference resistance level;
After the replacement or erasing, again performing an error test of the data cells of the memory cell unit for all the reference resistance levels; And
A method of selecting a specific reference resistance level in a magnetoresistive memory device, comprising the step of selecting one of the reference resistance levels without malfunction in the data cell as a result of the error test performed again.
상기 MTJ는 낮은 저항인 P 상태만 사용하며 높은 저항인 AP 상태를 사용하지 않는 것을 특징으로 하는 자기 저항 메모리 소자에서 특정 기준 저항 레벨 선택 방법. 10. The method of claim 9, wherein the magnetoresistive memory device is a spin-injection magnetoresistive memory (STT-MRAM), and the multiple reference resistance level is at least one switch connected between a plurality of magnetic junction tunnels (MTJ) and the MTJs Is implemented through,
The MTJ uses only a low resistance P state and no high resistance AP state.
10. The method of claim 9, wherein a median value among reference resistance levels without malfunction in the data cell is selected as the specific reference resistance level.
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