KR102094817B1 - Semiconductor device and semiconductor system including for the same and operation method for the same - Google Patents

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Abstract

다수의 라인을 통해 신호를 입/출력하는 반도체 장치 및 이를 포함하는 반도체 시스템과 그 동작방법에 관한 것으로서, 서로 인접한 제1 내지 제3 라인을 통해 연결되어 서로 간에 임의의 신호를 입/출력하는 제1 및 제2 반도체 장치 포함하는 반도체 시스템에 있어서, 제1 동작구간에서 제1 및 제2 라인을 통해 제1 내부클록을 동시에 송신하고, 제2 동작구간에서 제1 및 제2 라인을 통해 제1 내부클록과 그 위상을 반전시킨 클록을 각각 송신하며, 제3 라인을 통해 수신되는 신호에 응답하여 제1 라인의 송신구동력을 조절하는 제1 반도체 장치, 및 제1 동작구간에서 제2 내부클록을 제1 라인을 통해 수신된 제1 내부클록에 동기화시켜 락킹하며, 제2 동작구간에서 락킹된 제2 내부클록과 제1 라인을 통해 수신된 제1 내부클록과의 위상 차이를 측정한 결과를 제3 라인을 통해 송신하는 제2 반도체 장치를 구비하는 반도체 시스템을 제공한다.A semiconductor device for inputting / outputting signals through a plurality of lines and a semiconductor system including the same and a method for operating the same, are connected through first to third lines adjacent to each other to input / output arbitrary signals from each other. In the semiconductor system including the first and second semiconductor devices, the first internal clock is simultaneously transmitted through the first and second lines in the first operation section, and the first through the first and second lines in the second operation section. A first semiconductor device that transmits an internal clock and a clock whose phase is inverted, respectively, and adjusts the transmission driving force of the first line in response to a signal received through the third line, and a second internal clock in the first operation section. It locks in synchronization with the first inner clock received through the first line, and measures the result of measuring the phase difference between the second inner clock locked in the second operation section and the first inner clock received through the first line. 3 It provides a semiconductor system having a second semiconductor device to be transmitted through the.

Figure R1020120149959
Figure R1020120149959

Description

반도체 장치 및 이를 포함하는 반도체 시스템과 그 동작방법{SEMICONDUCTOR DEVICE AND SEMICONDUCTOR SYSTEM INCLUDING FOR THE SAME AND OPERATION METHOD FOR THE SAME}A semiconductor device and a semiconductor system including the same and a method for operating the same {SEMICONDUCTOR DEVICE AND SEMICONDUCTOR SYSTEM INCLUDING FOR THE SAME AND OPERATION METHOD FOR THE SAME}

본 발명은 반도체 설계 기술에 관한 것으로서, 구체적으로, 다수의 라인을 통해 신호를 입/출력하는 반도체 장치 및 이를 포함하는 반도체 시스템과 그 동작방법에 관한 것이다.
The present invention relates to a semiconductor design technology, specifically, to a semiconductor device for inputting / outputting signals through a plurality of lines, and a semiconductor system including the same and a method of operating the same.

일반적으로 DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 장치 내부에는 다수의 신호 전송 라인이 배치되어 있으며, 이 신호 전송 라인은 신호 전달 회로를 통해 예정된 신호를 원하는 곳으로 전달한다. 공정 기술이 발달함에 따라 신호 전송 라인의 폭은 점점 작아지고 있으며, 이와 함께 신호 전송 라인과 신호 전송 라인의 사이 간격 역시 점점 작아지고 있다. 이러한 공정 기술의 발달은 반도체 장치의 크기를 획기적으로 줄일 수 있는 기반을 마련해 주었지만, 반대로 기존에 문제시되지 않았던 부분에 대한 새로운 문제점을 가져다주었다.In general, a number of signal transmission lines are arranged inside a semiconductor device including a DDR SDRAM (Double Data Rate Synchronous DRAM), which transmits a predetermined signal to a desired place through a signal transmission circuit. As the process technology develops, the width of the signal transmission line is gradually getting smaller, and the gap between the signal transmission line and the signal transmission line is also getting smaller. The development of such a process technology provided a basis for dramatically reducing the size of a semiconductor device, but on the contrary, it brought new problems for parts that were not previously problematic.

요즈음 신호 전송 라인과 신호 전송 라인의 사이 간격이 줄어듦에 따라 발생하는 가장 큰 문제점 중 하나는 크로스토크(crosstalk)에 의한 신호 왜곡 현상이다.
These days, one of the biggest problems caused by the decrease in the distance between the signal transmission line and the signal transmission line is signal distortion caused by crosstalk.

도 1 은 종래기술에 따른 반도체 장치의 신호 전달 회로를 설명하기 위한 회로도이다.1 is a circuit diagram for explaining a signal transmission circuit of a semiconductor device according to the prior art.

도 1을 참조하면, 신호 전달 회로는 신호 구동부(110)와, 크로스토크 이퀄라이징 구동부(120)를 구비한다.Referring to FIG. 1, the signal transmission circuit includes a signal driving unit 110 and a crosstalk equalizing driving unit 120.

신호 구동부(110는 제1 입력 신호(DQ1)에 응답하여 제1 신호 전송 라인(DQ1_OUT)을 예정된 전압 레벨로 구동한다. 그리고, 크로스토크 이퀄라이징 구동부(120)는 제1 신호 전송 라인(DQ1_OUT)의 신호 왜곡을 보상해 주기 위한 것으로, 제1 신호 전송 라인(DQ1_OUT)과 인접하게 배치된 제2 내지 제4 신호 전송 라인을 통해 전달되는 제2 내지 제4 입력 신호(DQ2, DQ3, DQ4)에 응답하여 제1 신호 전송 라인(DQ1_OUT)을 보상한다.The signal driving unit 110 drives the first signal transmission line DQ1_OUT to a predetermined voltage level in response to the first input signal DQ1, and the crosstalk equalizing driving unit 120 of the first signal transmission line DQ1_OUT To compensate for signal distortion, and responds to second to fourth input signals DQ2, DQ3, and DQ4 transmitted through second to fourth signal transmission lines disposed adjacent to the first signal transmission line DQ1_OUT To compensate for the first signal transmission line DQ1_OUT.

도 1의 회로 구성에서 볼 수 있듯이, 기존에는 제1 신호 전송 라인(DQ1_OUT)의 신호 왜곡을 보상하기 위하여 제2 내지 제4 입력 신호(DQ2, DQ3, DQ4)와 이를 각각 반전 지연한 제2 내지 제4 입력 신호(DQ2B, DQ3B, DQ4B)를 이용한다. 즉, 크로스토크 이퀄라이징 구동부(120)는 제2 내지 제4 입력 신호(DQ2, DQ3, DQ4)와 이를 각각 반전 지연한 제2 내지 제4 입력 신호(DQ2B, DQ3B, DQ4B)에 대응하는 보상 값을 제1 신호 전송 라인(DQ1_OUT)에 반영한다.As can be seen in the circuit configuration of FIG. 1, the second to fourth input signals DQ2, DQ3, and DQ4, respectively, and the second to fourth inverted delays to compensate for signal distortion of the first signal transmission line DQ1_OUT The fourth input signals DQ2B, DQ3B, and DQ4B are used. That is, the crosstalk equalizing driving unit 120 compensates values corresponding to the second to fourth input signals DQ2, DQ3, and DQ4 and the second to fourth input signals DQ2B, DQ3B, and DQ4B delayed by inverting them, respectively. This is reflected in the first signal transmission line DQ1_OUT.

이하, 입력 신호에 대한 신호 왜곡에 대하여 알아보기 위하여 제1 및 제2 입력 신호(DQ1, DQ2)를 일례로 하여 설명하기로 한다.Hereinafter, the first and second input signals DQ1 and DQ2 will be described as an example in order to examine signal distortion of the input signal.

제1 입력 신호(DQ1)와 제2 입력 신호(DQ2)가 서로 인접한 신호 전달 라인을 통해 전달되는 상황에서, 제2 입력 신호(DQ2)가 논리'로우'에서 논리'하이'로 천이하면 제1 및 제2 입력 신호(DQ1, DQ2)를 전달받는 수신 회로 측의 제1 입력 신호(DQ1)에는 논리'하이'에서 논리'로우'의 신호 왜곡이 발생한다. 반대로, 제2 입력 신호(DQ2)가 논리'하이'에서 논리'로우'로 천이하면 수신 회로의 제1 입력 신호(DQ1)에는 논리'로우'에서 논리'하이'의 신호 왜곡이 발생한다.In a situation in which the first input signal DQ1 and the second input signal DQ2 are transmitted through a signal transmission line adjacent to each other, when the second input signal DQ2 transitions from a logic 'low' to a logic 'high', the first And a logic 'high' to logic 'low' signal distortion occurs in the first input signal DQ1 on the receiving circuit side receiving the second input signals DQ1 and DQ2. Conversely, when the second input signal DQ2 transitions from logic 'high' to logic 'low', signal distortion of logic 'low' to logic 'high' occurs in the first input signal DQ1 of the receiving circuit.

따라서, 송신 회로에는 이러한 신호 왜곡을 보상하기 위한 회로가 구비되며, 크로스토크 이퀄라이징 구동부(120)가 이에 해당한다. 즉, 크로스토크 이퀄라이징 구동부(120)는 제2 내지 제4 입력 신호(DQ2, DQ3, DQ4)와 이를 각각 반전 지연한 제2 내지 제4 입력 신호(DQ2B, DQ3B, DQ4B)에 대응하는 보상 값을 제1 입력 신호(DQ1)에 추가하여 제1 신호 전달 라인(DQ1_OUT)을 통해 전달된다. 다시 말하면, 수신 회로 측에서 제1 입력 신호(DQ1)와 동일한 신호를 전달받기 위해서는 송신 회로 측에서 제1 입력 신호(DQ1)에 보상 값이 추가된 신호를 제1 신호 전달 라인(DQ1_OUT)를 통해 전달해야만 한다.Therefore, a circuit for compensating for such signal distortion is provided in the transmission circuit, and the crosstalk equalizing driving unit 120 corresponds to this. That is, the crosstalk equalizing driving unit 120 compensates values corresponding to the second to fourth input signals DQ2, DQ3, and DQ4 and the second to fourth input signals DQ2B, DQ3B, and DQ4B delayed by inverting them, respectively. In addition to the first input signal DQ1, the signal is transmitted through the first signal transmission line DQ1_OUT. In other words, in order to receive the same signal as the first input signal DQ1 at the receiving circuit side, the signal having the compensation value added to the first input signal DQ1 at the transmitting circuit side is transmitted through the first signal transmission line DQ1_OUT. Must be delivered.

한편, 종래기술에서는 도 1과 개시된 것과 같은 크로스토크 구동부(120)의 동작을 수동으로 제어하는 방법을 사용하였다. 즉, 신호 전송라인(DQ1_OUT)의 환경에 따라 크로스토크 보상동작(crosstalk cancellation)의 효과가 가장 최적이 되도록 크로스토크 구동부(120)의 구동력을 수동적으로 조절하는 방법을 사용해 왔다.Meanwhile, in the prior art, a method of manually controlling the operation of the crosstalk driving unit 120 as shown in FIG. 1 was used. That is, a method of manually adjusting the driving force of the crosstalk driving unit 120 has been used so that the effect of the crosstalk cancellation is most optimal according to the environment of the signal transmission line DQ1_OUT.

하지만 이러한 방법은 반도체 장치의 설치 환경이나 크로스토크 보상 회로가 쓰이는 신호 전송라인의 환경의 변화에 따라 크로스토크 보상동작의 효과를 최적화 할 수 있는 크로스토크 구동부(120)의 구동력 조절 값이 다르기 때문에 외부에서 수동으로 크로스토크 구동부(120)의 구동력 조절 값을 정해주는 것은 전체적으로 크로스토크 보상동작의 효과를 최적하기 어렵다는 문제가 있다.
However, this method is different because the driving force adjustment value of the crosstalk driving unit 120 that can optimize the effect of the crosstalk compensation operation is different depending on the installation environment of the semiconductor device or the environment of the signal transmission line used by the crosstalk compensation circuit. In manually determining the driving force adjustment value of the crosstalk driving unit 120, there is a problem in that it is difficult to optimize the effect of the crosstalk compensation operation as a whole.

반도체 장치의 설치 환경이나 신호 전송 라인 환경에 따라 최적의 크로스토크 보상동작을 위한 정보를 외부로 출력하는 반도체 장치를 제공하고 있다.According to an installation environment of a semiconductor device or a signal transmission line environment, a semiconductor device that outputs information for an optimal crosstalk compensation operation is provided.

또한, 반도체 장치들 간의 설치 환경이나 반도체 장치들 사이에 연결된 신호 전송 라인 환경에 따라 스스로 최적의 크로스토크 보상동작을 수행할 수 있는 반도체 시스템을 제공하고 있다.
In addition, according to an installation environment between semiconductor devices or a signal transmission line environment connected between semiconductor devices, a semiconductor system capable of performing an optimal crosstalk compensation operation by itself is provided.

상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 서로 인접한 제1 라인과 제2 라인; 상기 제1 라인을 통해 제1 클록이 수신되고, 제2 라인을 통해 상기 제1 클록과 동일한 위상을 갖는 제2 클록이 수신될 때, 내부클록을 상기 제1 클록에 동기화시켜 락킹하기 위한 동기화부; 및 상기 제1 라인을 통해 상기 제1 클록이 수신되고, 상기 제2 라인을 통해 상기 제1 클록과 상반되는 위상을 갖는 제3 클록이 수신될 때, 락킹된 상기 내부클록과 상기 제1 클록과의 위상 차이를 측정하기 위한 측정부를 구비하는 반도체 장치를 제공한다.According to an aspect of the present invention for achieving the above object to be solved, the first line and the second line adjacent to each other; When a first clock is received through the first line and a second clock having the same phase as the first clock is received through the second line, a synchronization unit for locking an internal clock by synchronizing with the first clock ; And when the first clock is received through the first line and a third clock having a phase opposite to the first clock is received through the second line, the locked internal clock and the first clock. It provides a semiconductor device having a measuring unit for measuring the phase difference of the.

상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 다른 측면에 따르면, 서로 인접한 제1 내지 제3 라인을 통해 연결되어 서로 간에 임의의 신호를 입/출력하는 제1 및 제2 반도체 장치 포함하는 반도체 시스템에 있어서, 제1 동작구간에서 상기 제1 및 제2 라인을 통해 제1 내부클록을 동시에 송신하고, 제2 동작구간에서 상기 제1 및 제2 라인을 통해 상기 제1 내부클록과 그 위상을 반전시킨 클록을 각각 송신하며, 상기 제3 라인을 통해 수신되는 신호에 응답하여 상기 제1 라인의 송신구동력을 조절하는 상기 제1 반도체 장치; 및 상기 제1 동작구간에서 제2 내부클록을 상기 제1 라인을 통해 수신된 상기 제1 내부클록에 동기화시켜 락킹하며, 상기 제2 동작구간에서 락킹된 상기 제2 내부클록과 상기 제1 라인을 통해 수신된 상기 제1 내부클록과의 위상 차이를 측정한 결과를 상기 제3 라인을 통해 송신하는 상기 제2 반도체 장치를 구비하는 반도체 시스템을 제공한다.According to another aspect of the present invention for achieving the above-mentioned problem to be solved, a semiconductor including first and second semiconductor devices connected to each other through first to third lines to input / output arbitrary signals between each other In the system, a first inner clock is simultaneously transmitted through the first and second lines in a first operation period, and the first inner clock and its phase are transmitted through the first and second lines in a second operation period. The first semiconductor device transmitting each of the inverted clocks and adjusting a transmission driving force of the first line in response to a signal received through the third line; And locking the second inner clock in the first operation section by synchronizing and locking the first inner clock received through the first line, and locking the second inner clock and the first line locked in the second operation section. A semiconductor system including the second semiconductor device that transmits a result of measuring a phase difference from the first internal clock received through the third line.

상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 또 다른 측면에 따르면, 서로 인접한 제1 내지 제3 라인을 통해 연결되어 서로 간에 임의의 신호를 입/출력하는 제1 및 제2 반도체 장치 포함하는 반도체 시스템의 동작방법에 있어서,According to another aspect of the present invention for achieving the above-mentioned problem to be solved, the first and second semiconductor devices connected to each other through first to third lines to input / output arbitrary signals between each other, including In the operation method of a semiconductor system,

상기 제1 반도체 장치에서 생성된 제1 내부클록을 상기 제1 및 제2 라인을 통해 동시에 상기 제2 반도체 장치로 전송하는 제1 전송단계; 상기 제2 반도체 장치에서 생성된 제2 내부클록을 상기 제1 전송단계에서 상기 제1 라인을 통해 전송받은 상기 제1 내부클록에 동기화시켜 락킹하는 단계; 상기 제1 반도체 장치에서 생성된 상기 제1 내부클록과 그 위상을 반전시킨 클록을 상기 제1 및 제2 라인을 통해 각각 상기 제2 반도체 장치로 전송하는 제2 전송단계; 상기 락킹하는 단계의 동작결과 락킹된 상기 제2 내부클록과 상기 제2 전송단계에서 상기 제1 라인을 통해 전송받은 상기 제1 내부클록과의 위상 차이를 측정하고, 그 결과를 상기 제3 라인을 통해 상기 제1 반도체 장치로 전송하는 제3 전송단계; 상기 제3 전송단계에서 상기 제3 라인을 통해 전송받은 측정신호에 응답하여 상기 제1 라인을 통해 상기 제2 반도체 장치로 전송되는 신호의 구동력을 조절하는 단계를 포함하는 반도체 시스템의 동작방법을 제공한다.
A first transmission step of simultaneously transmitting the first internal clock generated in the first semiconductor device to the second semiconductor device through the first and second lines; Synchronizing and locking the second internal clock generated in the second semiconductor device to the first internal clock received through the first line in the first transmission step; A second transmission step of transmitting the first internal clock generated in the first semiconductor device and a clock inverted to the second semiconductor device through the first and second lines, respectively; As a result of the operation of the locking step, a phase difference between the locked second inner clock and the first inner clock received through the first line in the second transmission step is measured, and the result is the third line. A third transfer step of transmitting to the first semiconductor device through; In the third transmission step, in response to a measurement signal transmitted through the third line, providing a method of operating a semiconductor system comprising adjusting a driving force of a signal transmitted to the second semiconductor device through the first line. do.

전술한 본 발명은 서로 인접한 두 라인 사이에 크로스토크로 인해 가장 많이 신호 전송 방해를 받는 환경에서 클록을 전송한 뒤 결정된 위상과, 크로스토크로 인해 가장 많이 신호 전송 이득을 받는 환경에서 클록을 전송한 뒤 결정된 클록의 위상 차이를 측정함으로써, 최적의 크로스토크 보상을 위한 정보를 생성하는 효과가 있다.The above-described present invention transmits a clock in an environment where a signal is most frequently interfered with due to crosstalk between two adjacent lines, and then a clock is transmitted in an environment where the phase is determined and the environment where the signal is gained most due to the crosstalk. There is an effect of generating information for optimal crosstalk compensation by measuring the phase difference of the clock determined later.

이렇게 생성된 최적의 크로스토크 보상을 위한 정보에 응답하여 반도체 장치들 사이에서 스스로 크로스토크 보상동작이 이루어지도록 제어함으로써, 반도체 장치의 설치 환경이나 신호 전송 라인 환경과 상관없이 항상 최적의 크로스토크 보상동작이 이루어지도록 하는 효과가 있다.
By controlling the crosstalk compensation operation to be performed between semiconductor devices in response to the information for optimal crosstalk compensation generated in this way, the optimal crosstalk compensation operation is always performed regardless of the installation environment of the semiconductor device or the signal transmission line environment. It has the effect of making this happen.

도 1 은 종래기술에 따른 반도체 장치의 신호 전달 회로를 설명하기 위한 회로도.
도 2는 본 발명의 실시예에 따른 반도체 장치를 도시한 블록 다이어그램.
도 3은 도 2에 도시된 본 발명의 실시예에 따른 반도체 장치의 동작을 설명하기 위해 도시한 그래프.
도 4는 본 발명의 실시예에 따른 반도체 시스템을 도시한 블록 다이어그램.
도 5는 도 4에 도시된 본 발명의 실시예에 따른 반도체 시스템의 동작을 설명하기 위해 도시한 타이밍 다이어그램.1 is a circuit diagram for explaining a signal transmission circuit of a semiconductor device according to the prior art.
2 is a block diagram showing a semiconductor device according to an embodiment of the present invention.
3 is a graph illustrating an operation of a semiconductor device according to an exemplary embodiment of the present invention shown in FIG. 2.
4 is a block diagram illustrating a semiconductor system according to an embodiment of the present invention.
5 is a timing diagram illustrating an operation of a semiconductor system according to an embodiment of the present invention shown in FIG. 4.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but may be configured in various different forms, and only the present embodiments allow the disclosure of the present invention to be complete and the scope of the invention to those skilled in the art. It is provided to inform you completely.

도 2는 본 발명의 실시예에 따른 반도체 장치를 도시한 블록 다이어그램이다.2 is a block diagram illustrating a semiconductor device according to an embodiment of the present invention.

도 2를 참조하면, 본 발명의 실시예에 따른 반도체 장치는, 제1 라인(CH1)과, 제2 라인(CH2)과, 제3 라인(CH3)과, 동기화부(200)와, 내부클록 생성부(220)와, 측정부(240)를 구비한다. 여기서, 동기화부(200)는, 위상 비교부(202)와, 위상 조절부(204)와, 위상 락킹부(206)를 구비한다. 또한, 측정부(240)는, 위상 검출부(242), 및 신호 출력부(244)를 구비한다.Referring to FIG. 2, a semiconductor device according to an embodiment of the present invention includes a first line CH1, a second line CH2, a third line CH3, a synchronization unit 200, and an internal clock. A generator 220 and a measuring unit 240 are provided. Here, the synchronization unit 200 includes a phase comparison unit 202, a phase adjustment unit 204, and a phase locking unit 206. In addition, the measurement unit 240 includes a phase detection unit 242 and a signal output unit 244.

제1 라인(CH1)과 제2 라인(CH2)은 서로 인접하여 배치된다. 이때, 서로 인접하여 배치된다는 뜻은 제1 라인(CH1)으로 전송되는 신호(RX_CH1)의 논리레벨 변동으로 인해 제2 라인(CH2)으로 전송되는 신호(RX_CH2)에 크로스토크 신호 왜곡이 발생하고, 제2 라인(CH2)으로 전송되는 신호(RX_CH2)의 논리레벨 변동으로 인해 제1 라인(CH1)으로 전송되는 신호(RX_CH1)에 크로스토크 신호 왜곡이 발생할 정도로 가까이 배치된다는 것을 의미한다.The first line CH1 and the second line CH2 are disposed adjacent to each other. At this time, the meaning that they are disposed adjacent to each other causes crosstalk signal distortion in the signal RX_CH2 transmitted to the second line CH2 due to a change in the logic level of the signal RX_CH1 transmitted to the first line CH1, It means that the signal RX_CH1 transmitted to the first line CH1 is disposed close enough to cause crosstalk signal distortion due to a change in the logic level of the signal RX_CH2 transmitted to the second line CH2.

그리고, 제1 라인(CH1)과 제3 라인(CH3)은 설계자의 선택에 의해 서로 인접하게 배치될 수도 있고, 서로 인접하지 않게 배치될 수도 있다.In addition, the first line CH1 and the third line CH3 may be disposed adjacent to each other or may be disposed not adjacent to each other by a designer's selection.

여기서, 제1 라인(CH1)과 제3 라인(CH3)이 서로 인접하게 배치된다고 하는 것은, 제1 라인(CH1)으로 전송되는 신호(RX_CH1)의 논리레벨 변동으로 인해 제3 라인(CH3)으로 전송되는 신호(RX_CH3)에 크로스토크 신호 왜곡이 발생하거나 제3 라인(CH3)으로 전송되는 신호(RX_CH3)의 논리레벨 변동으로 인해 제1 라인(CH1)으로 전송되는 신호(RX_CH1)에 크로스토크 신호 왜곡이 발생할 정도로 가까이 배치된다는 것을 의미한다. 이때, 제1 라인(CH1)과 제3 라인(CH3)이 서로 인접하게 배치된다고 하여도 제3 라인(CH3)과 제1 라인(CH1) 사이의 거리보다 제2 라인(CH2)이 제1 라인(CH1)에 더 인접하게 배치된다. 즉, 제1 라인(CH1)과 제3 라인(CH3)이 서로 인접하게 배치된다고 하면, 제1 라인(CH1)을 기준으로 할 때 제2 라인(CH2)이 제3 라인(CH3)보다 더 인접하게 배치되고, 제1 라인(CH1)과 제3 라인(CH3) 사이에 동일하게 거리를 두고 제2 라인(CH2)이 배치되는 형태가 된다.Here, the fact that the first line CH1 and the third line CH3 are disposed adjacent to each other means that the third line CH3 is due to a change in the logic level of the signal RX_CH1 transmitted to the first line CH1. A crosstalk signal is generated in the signal RX_CH1 transmitted to the first line CH1 due to distortion of the crosstalk signal in the transmitted signal RX_CH3 or a change in the logic level of the signal RX_CH3 transmitted to the third line CH3. This means that they are placed close enough to cause distortion. At this time, even if the first line CH1 and the third line CH3 are disposed adjacent to each other, the second line CH2 is the first line rather than the distance between the third line CH3 and the first line CH1. It is arranged closer to (CH1). That is, if the first line CH1 and the third line CH3 are disposed adjacent to each other, the second line CH2 is closer to the third line CH3 when the first line CH1 is referenced. The second line CH2 is disposed at the same distance between the first line CH1 and the third line CH3.

또한, 제1 라인(CH1)과 제3 라인(CH3)이 서로 인접하지 않게 배치된다고 하는 것은, 제1 라인(CH1)으로 전송되는 신호(RX_CH1)의 논리레벨 변동으로 인해 제3 라인(CH3)으로 전송되는 신호(RX_CH3)에 크로스토크 신호 왜곡이 발생하지 않고, 제3 라인(CH3)으로 전송되는 신호(RX_CH3)의 논리레벨 변동으로 인해 제1 라인(CH1)으로 전송되는 신호(RX_CH1)에 크로스토크 신호 왜곡이 발생하지 않을 정도로 멀리 배치된다는 것을 의미한다.In addition, the fact that the first line CH1 and the third line CH3 are disposed not adjacent to each other means that the third line CH3 is due to a change in the logic level of the signal RX_CH1 transmitted to the first line CH1. Crosstalk signal distortion does not occur in the signal RX_CH3 transmitted to the signal RX_CH1, which is transmitted to the first line CH1 due to a change in the logical level of the signal RX_CH3 transmitted to the third line CH3. This means that they are placed far enough so that crosstalk signal distortion does not occur.

내부클록 생성부(220)는, 설정된 주파수를 갖는 내부클록(IN_CLK)을 생성한다. 또한, 제1 라인(CH1) 및 제2 라인(CH2)으로 수신되는 제1 클록(TCLK1)과 제2 클록(TCLK2) 및 제3 클록(TCLK3)은 내부클록(IN_CLK)과 동일한 주파수를 갖는다. 이때, 제1 클록(TCLK1)과 제2 클록(TCLK2) 및 제3 클록(TCLK3)이 내부클록(IN_CLK)과 동일한 주파수를 갖아야 하는 이유는, 제1 클록(TCLK1)과 내부클록(IN_CLK)은 직접적인 위상 비교 대상이기 때문이다. 또한, 제1 클록(TCLK1)과 제2 클록(TCLK2)은 그 위상이 완전히 동일한 클록이 되어야 하고, 제1 클록(TCLK1)과 제3 클록(TCLK3)은 그 위상이 완전히 상반되는 클록이 되어야 하기 때문이다.The internal clock generation unit 220 generates an internal clock (IN_CLK) having a set frequency. In addition, the first clock TCLK1 and the second clock TCLK2 and the third clock TCLK3 received by the first line CH1 and the second line CH2 have the same frequency as the internal clock IN_CLK. At this time, the reason why the first clock TCLK1, the second clock TCLK2, and the third clock TCLK3 should have the same frequency as the internal clock IN_CLK is because the first clock TCLK1 and the internal clock IN_CLK This is because is a direct phase comparison object. In addition, the first clock TCLK1 and the second clock TCLK2 should be clocks whose phases are completely the same, and the first clock TCLK1 and the third clock TCLK3 should be clocks whose phases are completely opposite. Because.

동기화부(200)는, 제1 라인(CH1)을 통해 제1 클록(TCLK1)이 수신되고, 제2 라인(CH2)을 통해 제1 클록(TCLK1)과 동일한 위상을 갖는 제2 클록(TCLK2)이 수신될 때, 내부클록(IN_CLK)을 제1 클록(TCLK1)에 동기화시켜 락킹(locking)한다.The synchronization unit 200 receives the first clock TCLK1 through the first line CH1 and the second clock TCLK2 having the same phase as the first clock TCLK1 through the second line CH2. When this is received, the internal clock (IN_CLK) is synchronized to the first clock (TCLK1) and locked.

동기화부(200)의 구성요소 중 위상 비교부(202)는, 제1 클록(TCLK1)과 내부클록(IN_CLK)의 위상을 비교한다. 즉, 위상 비교부(202)는, 제1 클록(TCLK1)이 내부클록(IN_CLK)보다 빠른 위상을 갖는지 아니면 느린 위상을 갖는지에 따라 출력되는 위상비교신호(PHCOMP)의 논리레벨을 결정한다.The phase comparison unit 202 among the components of the synchronization unit 200 compares the phases of the first clock TCLK1 and the internal clock IN_CLK. That is, the phase comparator 202 determines the logic level of the phase comparison signal PHCOMP output according to whether the first clock TCLK1 has a phase faster or slower than the internal clock IN_CLK.

동기화부(200)의 구성요소 중 위상 조절부(204)는, 위상 비교부(202)에서 출력되는 위상비교신호(PHCOMP)에 응답하여 내부클록(IN_CLK)의 위상을 조절하여 위상조절클록(PHC_CLK)을 생성한다. 즉, 위상 조절부(204)는, 위상 비교부(202)에서 출력되는 위상비교신호(PHCOMP)의 논리레벨 값에 따라 내부클록(IN_CLK)이 제1 클록(TCLK1)보다 앞선 위상을 갖는다면 내부클록(IN_CLK)의 위상을 뒤쪽 방향으로 조절하고, 내부클록(IN_CLK)이 제1 클록(TCLK1)보다 뒤선 위상을 갖는다면 내부클록(IN_CLK)의 위상을 앞쪽 방향으로 조절하여 위상조절클록(PHC_CLK)으로서 출력한다.Among the components of the synchronization unit 200, the phase adjustment unit 204 adjusts the phase of the internal clock IN_CLK in response to the phase comparison signal PHCOMP output from the phase comparison unit 202 to adjust the phase adjustment clock (PHC_CLK). ). That is, the phase adjustment unit 204, if the internal clock (IN_CLK) has a phase preceding the first clock (TCLK1) according to the logic level value of the phase comparison signal (PHCOMP) output from the phase comparison unit 202 internal If the phase of the clock (IN_CLK) is adjusted in the rear direction and the internal clock (IN_CLK) has a phase behind the first clock (TCLK1), the phase of the internal clock (IN_CLK) is adjusted in the forward direction to adjust the phase of the clock (PHC_CLK). Output as

동기화부(200)의 구성요소 중 위상 락킹부(206)는, 제1 클록(TCLK1)과 위상조절클록(PHC_CLK)의 위상 차이가 설정된 위상 차이보다 작을 때, 이를 감지하여 위상 비교부(202) 및 위상 조절부(204)의 동작을 락킹한다. 이때, 위상 비교부(202) 및 위상 조절부(204)의 동작을 락킹한다는 것은, 위상 비교부(202) 및 위상 조절부(204)의 동작을 멈추고, 동작이 멈춘 시점에서 결정되었던 위상조절클록(PHC_CLK)의 위상이 그대로 유지되도록 한다는 것을 의미한다. 즉, 제1 클록(TCLK1)의 위상과 위상조절클록(PHC_CLK)의 위상이 설정된 위상 차이보다 작은 차이를 갖는 상태에서 위상조절클록(PHC_CLK)의 위상이 고정된다. 이때, 위상 락킹부(206)에서 위상 비교부(202) 및 위상 조절부(204)의 동작을 락킹하는 방법은 위상조절클록(PHC_CLK)과 제1 클록(TCLK1)의 위상이 동기화되어 락킹되는 것에 응답하여 활성화되는 위상락킹신호(PHLOCK)를 위상 비교부(202) 및 위상 조절부(204)에 전달하는 방법이 사용된다. 참고로, 설정된 위상 차이는 위상 조절부(204)에서 위상 조절 가능한 최소 단위를 의미하며, 실질적으로 위상조절클록(PHC_CLK)과 제1 클록(TCLK1)이 동기화되었다고 볼 수 있을 정도의 차이를 의미한다.Among the components of the synchronization unit 200, the phase locking unit 206 detects when the phase difference between the first clock TCLK1 and the phase adjustment clock PHC_CLK is less than the set phase difference, and detects it, thereby comparing the phase comparison unit 202 And locking the operation of the phase adjustment unit 204. At this time, locking the operations of the phase comparator 202 and the phase adjuster 204 means that the phase comparator 202 and the phase adjuster 204 have stopped the operation of the phase comparator and the phase adjustment clock was determined at the time the operation was stopped. It means that the phase of (PHC_CLK) is maintained. That is, the phase of the phase adjustment clock PHC_CLK is fixed in a state where the phase of the first clock TCLK1 and the phase of the phase adjustment clock PHC_CLK have a difference smaller than the set phase difference. At this time, the method of locking the operations of the phase comparison unit 202 and the phase adjustment unit 204 in the phase locking unit 206 is that the phases of the phase adjustment clock PHC_CLK and the first clock TCLK1 are synchronized and locked. A method of transmitting the phase locking signal PHLOCK activated in response to the phase comparator 202 and the phase adjuster 204 is used. For reference, the set phase difference means a minimum unit capable of phase adjustment in the phase adjustment unit 204, and substantially means a difference that can be regarded as synchronizing the phase adjustment clock (PHC_CLK) and the first clock (TCLK1). .

측정부(240)는, 제1 라인(CH1)을 통해 제1 클록(TCLK1)이 수신되고, 제2 라인(CH2)을 통해 제1 클록(TCLK1)과 상반되는 위상을 갖는 제3 클록(TCLK3)이 수신될 때, 락킹된 내부클록(IN_CLK)과 제1 클록(TCLK1)과의 위상 차이를 측정한다.The measurement unit 240 receives the first clock TCLK1 through the first line CH1, and the third clock TCLK3 having a phase opposite to the first clock TCLK1 through the second line CH2. ) Is received, the phase difference between the locked internal clock (IN_CLK) and the first clock (TCLK1) is measured.

측정부(240)의 구성요소 중 위상 검출부(242)는, 제1 클록(TCLK1)과 위상조절클록(PHC_CLK)의 위상 차이를 검출하고, 검출결과에 따라 위상검출신호(PHDEC)를 생성한다. 즉, 측정부(240)는 제1 클록(TCLK1)과 위상조절클록(PHC_CLK)이 얼마만큼의 위상 차이를 갖는지를 검출하고, 그 결과에 따라 위상검출신호(PHDEC)의 값을 결정하게 된다. 이때, 위상검출신호(PHDEC)는 1비트의 신호일 수도 있지만, 더 많은 비트의 신호일 수도 있다.Among the components of the measurement unit 240, the phase detection unit 242 detects the phase difference between the first clock TCLK1 and the phase adjustment clock PHC_CLK, and generates a phase detection signal PHDEC according to the detection result. That is, the measurement unit 240 detects how much the phase difference between the first clock TCLK1 and the phase adjustment clock PHC_CLK is, and determines the value of the phase detection signal PHDEC according to the result. At this time, the phase detection signal PHDEC may be a 1-bit signal, but may also be a signal of more bits.

측정부(240)의 구성요소 중 신호 출력부(244)는, 제3 라인(CH3)을 통해 위상검출신호(PHDEC)를 반도체 장치 외부로 출력한다. 이때, 도면에는 직접적으로 도시되지 않았지만, 신호 출력부(244)의 동작 타이밍을 제어하는 신호가 더 포함될 수 있다. 예컨대, 위상 검출부(242)의 동작이 종료되는 것을 알리는 신호 ?? 도면에 도시되지 않음 - 가 위상 검출부(242)에서 더 생성될 수 있고, 이러한 신호에 응답하여 신호 출력부(244)에서 위상검출신호(PHDEC)를 반도체 장치 외부로 출력하는 방식이 될 수 있다.The signal output unit 244 among the components of the measurement unit 240 outputs the phase detection signal PHDEC to the outside of the semiconductor device through the third line CH3. In this case, although not directly illustrated in the drawing, a signal for controlling an operation timing of the signal output unit 244 may be further included. For example, a signal informing that the operation of the phase detection unit 242 ends ?? Not shown in the drawing-may be further generated by the phase detector 242, and may be a method of outputting the phase detection signal PHDEC from the signal output unit 244 to the outside of the semiconductor device in response to the signal.

그리고, 동기화부(200)의 구성요소 중 위상 비교부(202), 및 위상 락킹부(206)에 인가되는 제1 클록(TCLK1)과 측정부(240)의 구성요소 중 위상 검출부(242)에 인가되는 제1 클록(TCLK1)은, 제1 라인(CH1)을 통해 전송되어 인가된다는 점은 동일하지만, 제1 클록(TCLK1)이 제1 라인(CH1)을 통해 전송될 때 제2 라인(CH2)을 통해 전송되는 신호가 어떠한 클록(CLK)인지에 따라 그 위상이 달라진다.The first clock TCLK1 applied to the phase comparison unit 202 and the phase locking unit 206 among the components of the synchronization unit 200 and the phase detection unit 242 among the components of the measurement unit 240. The first clock TCLK1 to be applied is the same in that it is transmitted and applied through the first line CH1, but the second line CH2 when the first clock TCLK1 is transmitted through the first line CH1. ), The phase varies depending on which clock (CLK) the signal is transmitted through.

즉, 동기화부(200)의 구성요소 중 위상 비교부(202), 및 위상 락킹부(206)에 인가되는 제1 클록(TCLK1)은 제1 라인(CH1)을 통해 전송되는 과정에서 크로스토크 신호 왜곡이 신호 전송을 방해하는 방향으로 최대로 발생한 상태의 제1 클록(TCLK1)이다.That is, the first clock TCLK1 applied to the phase comparator 202 and the phase locking unit 206 among the components of the synchronization unit 200 is a crosstalk signal in the process of being transmitted through the first line CH1. This is the first clock TCLK1 in a state in which distortion occurs maximum in the direction in which signal transmission is interrupted.

하지만, 측정부(240)의 구성요소 중 위상 검출부(242)에 인가되는 제1 클록(TCLK1)은 제1 라인(CH1)을 통해 전송되는 과정에서 크로스토크 신호 왜곡이 신호 전송을 도와주는 방향으로 최대로 발생한 상태의 제1 클록(TCLK1)이다.However, among the components of the measurement unit 240, the first clock TCLK1 applied to the phase detection unit 242 is transmitted in a direction through which crosstalk signal distortion assists signal transmission in the process of being transmitted through the first line CH1. It is the first clock (TCLK1) in the state of maximum occurrence.

이와 같은 차이점이 발생하는 이유를 하기의 동작 설명에서 개시하도록 하겠다.
The reason for this difference will be described in the operation description below.

도 3은 도 2에 도시된 본 발명의 실시예에 따른 반도체 장치의 동작을 설명하기 위해 도시한 그래프이다.3 is a graph illustrating an operation of a semiconductor device according to an embodiment of the present invention shown in FIG. 2.

도 3을 참조하여 동기화부(200)의 동작(A)을 살펴보면, 제1 라인(CH1)을 통해 제1 클록(TCLK1)이 수신되고, 제1 라인(CH1)과 인접한 제2 라인(CH2)을 통해 제1 클록(TCLK1)과 동일한 위상을 갖는 제2 클록(TCLK2)이 수신된다는 것은 크로스토크 신호 왜곡이 신호 전송을 방해하는 방향으로 가장 많이 발생하는 환경이라는 것을 의미한다. 즉, 제1 라인(CH1)을 통해 전송되는 제1 클록(TCLK1)과 제2 라인(CH2)을 통해 전송되는 제2 클록(TCLK2)은 서로 같은 위상을 가지기 때문에 서로 같은 모양의 에지(edge)에서만 크로스토크 신호 왜곡이 발생하고, 이는, 제1 라인(CH1)을 통해 전송되는 제1 클록(TCLK1) 및 제2 라인(CH2)을 통해 전송되는 제2 클록(TCLK2)은 각각 모든 에지(edge)에서 서로 간에 크로스토크 신호 왜곡을 통한 신호 전송 방해 현상이 발생한 다는 것을 의미한다.Referring to the operation A of the synchronization unit 200 with reference to FIG. 3, the first clock TCLK1 is received through the first line CH1, and the second line CH2 adjacent to the first line CH1 The reception of the second clock TCLK2 having the same phase as the first clock TCLK1 through means that the environment in which crosstalk signal distortion occurs most frequently in a direction that interferes with signal transmission. That is, since the first clock TCLK1 transmitted through the first line CH1 and the second clock TCLK2 transmitted through the second line CH2 have the same phase with each other, edges having the same shape are formed. Crosstalk signal distortion occurs only in the first clock (TCLK1) transmitted through the first line (CH1) and the second clock (TCLK2) transmitted through the second line (CH2) each edge (edge) ) Means that signal transmission interference occurs through crosstalk signal distortion.

예컨대, 제1 라인(CH1)을 통해 전송되는 제1 클록(TCLK1)이 로직'하이'(High)에서 로직'로우'(Low)로 천이하는 시점에서, 제2 라인(CH2)을 통해 전송되는 제2 클록(TCLK2)도 로직'하이'(High)에서 로직'로우'(Low)로 천이하는 시점이 되는데, 제1 라인(CH1)과 제2 라인(CH2)이 서로 인접하기 때문에, 제1 클록(TCLK1)과 제2 클록에 각각 로직'로우'(Low)에서 로직'하이'(High) 방향으로 크로스토크 신호 왜곡이 발생한다. 따라서, 제1 클록(TCLK1) 및 제2 클록(TCLK2)이 각각 로직'하이'(High)에서 로직'로우'(Low)로 천이하는 동작에 방해를 받게 된다. 이는, 제1 클록(TCLK1) 및 제2 클록(TCLK2) 각각 로직'로우'(Low)에서 로직'하이'(High)로 천이하는 동작에서도 그대로 반영된다.For example, when the first clock TCLK1 transmitted through the first line CH1 transitions from a logic 'high' to a logic 'low', it is transmitted through the second line CH2. The second clock TCLK2 is also a time point of transition from logic 'high' to logic 'low'. Since the first line CH1 and the second line CH2 are adjacent to each other, the first clock Crosstalk signal distortion occurs in a logic 'low' to a logic 'high' direction on the clock TCLK1 and the second clock, respectively. Therefore, the first clock TCLK1 and the second clock TCLK2 are interrupted by the operation of transitioning from logic 'high' to logic 'low', respectively. This is reflected in the operation of transitioning from the logic 'low' to the logic 'high', respectively, of the first clock TCLK1 and the second clock TCLK2.

이렇게, 제1 라인(CH1)과 제2 라인(CH2) 사이에 발생하는 크로스토크 신호 왜곡이 신호 전송을 방해하는 방향으로 발생함으로 인해, 제1 라인(CH1)을 통해 전송되는 제1 클록(TCLK1)과 제2 라인(CH2)을 통해 전송되는 제2 클록(TCLK2)을 반도체 장치에서 수신하는 시점은 크로스토크 신호 왜곡이 전혀 발생하지 않았을 때보다 더 느린 시점이 된다.In this way, since the crosstalk signal distortion occurring between the first line CH1 and the second line CH2 occurs in a direction that interferes with signal transmission, the first clock TCLK1 transmitted through the first line CH1 ) And the second clock TCLK2 transmitted through the second line CH2 are slower than when no crosstalk signal distortion occurs.

따라서, 동기화부(200)에서 내부클록(IN_CLK)을 제1 클록(TCLK1)에 동기화시켜 락킹(locking)하는 동작은, 크로스토크 신호 왜곡이 신호 전송을 방해하는 방향으로 최대로 발생된 상태를 내부클록(IN_CLK)에 락킹하는 형태가 된다.Therefore, the operation of synchronizing and locking the internal clock (IN_CLK) to the first clock (TCLK1) by the synchronization unit 200, the state in which the crosstalk signal distortion occurs to the maximum in the direction that interferes with signal transmission is internal It becomes a form of locking on the clock IN_CLK.

그리고, 측정부(240)의 동작(B)을 살펴보면, 제1 라인(CH1)을 통해 제1 클록(TCLK1)이 수신되고, 제1 라인(CH1)과 인접한 제2 라인(CH2)을 통해 제1 클록(TCLK1)과 상반되는 위상을 갖는 제3 클록(TCLK3)이 수신된다는 것은 크로스토크 신호 왜곡이 신호 전송을 도와주는 방향으로 가장 많이 발생하는 환경이라는 것을 의미한다. 즉, 제1 라인(CH1)을 통해 전송되는 제1 클록(TCLK1)과 제2 라인(CH2)을 통해 전송되는 제3 클록(TCLK3)은 서로 상반되는 위상을 가지기 때문에 서로 다른 모양의 에지(edge)에서만 크로스토크 신호 왜곡이 발생하고, 이는, 제1 라인(CH1)을 통해 전송되는 제1 클록(TCLK1) 및 제2 라인(CH2)을 통해 전송되는 제3 클록(TCLK3)은 각각 모든 에지(edge)에서 서로 간에 크로스토크 신호 왜곡을 통한 신호 전송 이득 현상이 발생한 다는 것을 의미한다.And, looking at the operation (B) of the measurement unit 240, the first clock (TCLK1) is received through the first line (CH1), the first line (CH1) adjacent to the second line (CH2) through The reception of the third clock TCLK3 having a phase opposite to that of the one clock TCLK1 means that the crosstalk signal distortion is the most frequently occurring environment in a direction to help signal transmission. That is, since the first clock TCLK1 transmitted through the first line CH1 and the third clock TCLK3 transmitted through the second line CH2 have opposite phases, edges of different shapes are edged. ), Only the crosstalk signal distortion occurs, which means that the first clock TCLK1 transmitted through the first line CH1 and the third clock TCLK3 transmitted through the second line CH2 are each edge ( edge) means that a signal transmission gain phenomenon occurs through crosstalk signal distortion between each other.

예컨대, 제1 라인(CH1)을 통해 전송되는 제1 클록(TCLK1)이 로직'하이'(High)에서 로직'로우'(Low)로 천이하는 시점에서, 제2 라인(CH2)을 통해 전송되는 제3 클록(TCLK3)은 로직'로우'(Low)에서 로직'하이'(High)로 천이하는 시점이 되는데, 제1 라인(CH1)과 제2 라인(CH2)이 서로 인접하기 때문에, 제1 클록(TCLK1)에는 로직'하이'(High)에서 로직'로우'(Low) 방향으로 크로스토크 신호 왜곡이 발생하고 제3 클록(TCLK3)에는 로직'로우'(Low)에서 로직'하이'(High) 방향으로 크로스토크 신호 왜곡이 발생한다. 따라서, 제1 클록(TCLK1)이 로직'하이'(High)로 천이하는 동작과 제3 클록(TCLK3)이 로직'로우'(Low)에서 로직'하이'(High)로 천이하는 동작은 각각 서로 도움을 받게 된다. 이는, 제1 클록(TCLK1)이 로직'로우'(Low)에서 로직'하이'(High)로 천이하는 동작 및 제3 클록(TCLK3)이 로직'하이'(High)에서 로직'로우'(Low)로 천이하는 동작에서도 그대로 반영된다.For example, when the first clock TCLK1 transmitted through the first line CH1 transitions from a logic 'high' to a logic 'low', it is transmitted through the second line CH2. The third clock TCLK3 is a time point of transition from logic 'low' to logic 'high', since the first line CH1 and the second line CH2 are adjacent to each other. Crosstalk signal distortion occurs in the direction of logic 'high' to logic 'low' in the clock TCLK1, and logic 'high' in logic 'low' in the third clock TCLK3. ), Crosstalk signal distortion occurs. Therefore, the operation in which the first clock TCLK1 transitions to logic 'high' and the operation in which the third clock TCLK3 transitions from logic 'low' to logic 'high' are respectively You will get help. The first clock TCLK1 is a logic 'low' (Low) to logic 'high' (High) operation and the third clock (TCLK3) is a logic 'high' (High) to a logic 'low' (Low) ) Is also reflected in the transition.

이렇게, 제1 라인(CH1)과 제2 라인(CH2) 사이에 발생하는 크로스토크 신호 왜곡이 신호 전송을 도와주는 방향으로 발생함으로 인해, 제1 라인(CH1)을 통해 전송되는 제1 클록(TCLK1)과 제2 라인(CH2)을 통해 전송되는 제3 클록(TCLK3)을 반도체 장치에서 수신하는 시점은 크로스토크 신호 왜곡이 전혀 발생하지 않았을 때보다 더 빠른 시점이 된다.In this way, since the crosstalk signal distortion occurring between the first line CH1 and the second line CH2 occurs in a direction to help signal transmission, the first clock TCLK1 transmitted through the first line CH1 ) And the third clock TCLK3 transmitted through the second line CH2 from the semiconductor device are faster than when no crosstalk signal distortion occurs.

따라서, 측정부(240)에서 동기화부(200)에서 락킹된 내부클록(IN_CLK)과 제1 클록(TCLK1)의 위상 차이를 측정하는 동작은, 크로스토크 신호 왜곡이 신호 전송을 방해하는 방향으로 최대로 발생된 상태의 클록 위상과 크로스토크 신호 왜곡이 신호 전송을 도와주는 방향으로 최대로 발생된 상태의 클록 위상을 비교하는 동작이 된다.Therefore, the operation of measuring the phase difference between the internal clock (IN_CLK) and the first clock (TCLK1) locked by the synchronization unit 200 in the measurement unit 240 is the maximum in the direction in which crosstalk signal distortion interferes with signal transmission. This is an operation to compare the clock phase of the generated state with the clock phase of the maximum generated state in a direction in which the crosstalk signal distortion helps the signal transmission.

전술한 바와 같이 본 발명의 실시예에 따른 반도체 장치는, 서로 인접한 제1 라인(CH1)과 제2 라인(CH2) 사이에서 발생하는 크로스토크 신호 왜곡으로 인한 위상 변동폭의 최대치와 최소치 차이를 측정할 수 있다.As described above, in the semiconductor device according to an embodiment of the present invention, the difference between the maximum and minimum values of the phase variation due to distortion of a crosstalk signal occurring between the first and second lines CH1 and CH2 adjacent to each other is measured. You can.

이렇게 측정된 위상 차이를 제3 라인(CH3)을 통해 반도체 장치 외부로 출력할 수 있는데, 이렇게 출력된 위상 측정 정보를 바탕으로 제1 라인(CH1)을 통해 외부에서 반도체 장치로 인가되는 신호의 구동력을 조절해준다면, 제1 라인(CH1)으로 전송되는 신호는 최적의 크로스토크 보상 동작이 이루어진 상태로 반도체 장치에 수신 될 수 있을 것이다.The measured phase difference may be output to the outside of the semiconductor device through the third line CH3. Based on the outputted phase measurement information, the driving force of the signal applied from the outside to the semiconductor device through the first line CH1. If is adjusted, the signal transmitted to the first line CH1 may be received by the semiconductor device in an optimal crosstalk compensation operation.

그리고, 전술한 본 발명의 실시예는 제1 라인(CH1)과 제2 라인(CH2)이 서로 인접하게 배치되는 것을 기준으로 설명되었다. 하지만, 제1 라인(CH1)과 제2 라인(CH2)이 인접할 뿐만 아니라 제3 라인(CH3)과 제1 라인(CH1)도 서로 간에 크로스토크 신호 왜곡의 영향이 발생할 만큼 인접하다면, 전술한 본 발명의 실시예 동작을 제1 라인(CH1)과 제2 라인(CH2) 사이에서 적용한 후, 이어서, 제1 라인(CH1)과 제3 라인(CH3) 사이에도 그대로 적용하는 것이 가능하다.In addition, the above-described embodiment of the present invention has been described based on the arrangement of the first line CH1 and the second line CH2 adjacent to each other. However, if not only the first line CH1 and the second line CH2 are adjacent, but also the third line CH3 and the first line CH1 are adjacent to each other so as to cause crosstalk signal distortion between each other, After the operation of the embodiment of the present invention is applied between the first line CH1 and the second line CH2, it is then possible to apply the same to the first line CH1 and the third line CH3.

예컨대, 제1 라인(CH1)과 제3 라인(CH3)을 통해 그 위상이 완전히 동일한 제1 클록(TCLK1)과 제2 클록(TCLK2)을 각각 수신받은 뒤, 제1 라인(CH1)을 통해 전송된 제1 클록(TCLK1)의 위상을 내부클록(IN_CLK)에 동기화시켜 락킹한다. 이어서, 제1 라인(CH1)과 제3 라인(CH3)을 통해 그 위상이 완전히 상반된 제1 클록(TCLK1)과 제3 클록(TCLK3)을 각각 수신받고, 락킹된 내부클록(IN_CLK)과 제1 라인(CH1)을 통해 전송된 제1 클록(TCLK1)과의 위상 차이를 측정한다. 이어서, 측정결과를 제2 라인(CH2)을 통해 전송하고, 그 결과가 제1 라인(CH1)을 통해 수신되는 신호의 구동력 조절에 이용될 수 있다면, 제1 라인(CH1)을 통해 전송되는 신호는 보다 높은 정밀도로 최적의 크로스토크 보상 동작이 이루어진 상태로 반도체 장치에 수신 될 수 있을 것이다.
For example, the first clock TCLK1 and the second clock TCLK2 whose phases are completely the same are received through the first line CH1 and the third line CH3, respectively, and then transmitted through the first line CH1. The phase of the locked first clock TCLK1 is synchronized with the internal clock IN_CLK and locked. Subsequently, the first clock TCLK1 and the third clock TCLK3 whose phases are completely opposite each other are received through the first line CH1 and the third line CH3, respectively, and the locked internal clock IN_CLK and the first. The phase difference from the first clock TCLK1 transmitted through the line CH1 is measured. Subsequently, if the measurement result is transmitted through the second line CH2 and the result can be used to adjust the driving force of the signal received through the first line CH1, the signal transmitted through the first line CH1 May be received by the semiconductor device in a state in which an optimal crosstalk compensation operation is performed with higher precision.

도 4는 본 발명의 실시예에 따른 반도체 시스템을 도시한 블록 다이어그램이다.4 is a block diagram illustrating a semiconductor system according to an embodiment of the present invention.

도 4를 참조하면, 본 발명의 실시예에 따른 반도체 시스템은, 제1 라인(CH1)과 제2 라인(CH2) 및 제3 라인(CH3)을 통해 연결되어 임의의 신호를 입/출력하는 제1 반도체 장치(40)와, 제2 반도체 장치(42)를 포함한다. 여기서, 제1 반도체 장치(40)는, 제1 내부클록 생성부(401)와, 제1 라인 송신부(403)와, 제2 라인 송신부(404)와, 제1 동작 동기화클록 생성부(405)와, 동작 동기화 지연고정루프(407), 및 구동력 조절부(409)를 구비한다. 또한, 제1 라인 송신부(403)는, 제1 라인 고정구동부(4032), 및 제1 라인 변동구동부(4034)를 구비한다. 또한, 제2 라인 송신부(404)는, 제2 라인 고정구동부(4042), 및 제2 라인 반전구동부(4044)를 구비한다. 그리고, 제2 반도체 장치(42)는, 동기화부(421)와, 제2 내부클록 생성부(423)와, 측정부(425)와, 제2 동작 동기화클록 생성부(427), 및 신호 출력부(429)를 구비한다. 여기서, 동기화부(421)는, 위상 비교부(4212)와, 위상 조절부(4214), 및 위상 락킹부(4216)를 구비한다.Referring to FIG. 4, a semiconductor system according to an exemplary embodiment of the present invention is connected to a first line CH1 and a second line CH2 and a third line CH3 to input / output an arbitrary signal. It includes one semiconductor device 40 and a second semiconductor device 42. Here, the first semiconductor device 40 includes a first internal clock generation unit 401, a first line transmission unit 403, a second line transmission unit 404, and a first operation synchronization clock generation unit 405. And a motion synchronization delay fixed loop 407 and a driving force adjusting unit 409. In addition, the first line transmitting unit 403 includes a first line fixed driving unit 4032 and a first line variable driving unit 4034. In addition, the second line transmission unit 404 includes a second line fixed driving unit 4042 and a second line inversion driving unit 4044. The second semiconductor device 42 includes a synchronization unit 421, a second internal clock generation unit 423, a measurement unit 425, a second operation synchronization clock generation unit 427, and signal output. A portion 429 is provided. Here, the synchronization unit 421 includes a phase comparison unit 4212, a phase adjustment unit 4214, and a phase locking unit 4216.

제1 반도체 장치(40)와 제2 반도체 장치(42)에서 제1 라인(CH1)과 제2 라인(CH2) 및 제3 라인(CH3)을 통해 입/출력되는 임의의 신호에는 특정을 패턴을 갖는 신호도 포함될 수 있지만 특정한 패턴을 갖지 않는 신호도 포함될 수 있다.The first semiconductor device 40 and the second semiconductor device 42, the first line (CH1) and the second line (CH2) and the third line (CH3) through the input / output of any signal to the specific pattern Signals may be included, but signals not having a specific pattern may also be included.

제1 라인(CH1)과 제2 라인(CH2)은 서로 인접하여 배치된다. 이때, 서로 인접하여 배치된다는 뜻은 제1 라인(CH1)으로 전송되는 신호(TX_CH1 -> RX_CH1)의 논리레벨 변동으로 인해 제2 라인(CH2)으로 전송되는 신호(TX_CH2 -> RX_CH2)에 크로스토크 신호 왜곡이 발생하고, 제2 라인(CH2)으로 전송되는 신호(TX_CH2 -> RX_CH2)의 논리레벨 변동으로 인해 제1 라인(CH1)으로 전송되는 신호(TX_CH1 -> RX_CH1)에 크로스토크 신호 왜곡이 발생할 정도로 가까이 배치된다는 것을 의미한다.The first line CH1 and the second line CH2 are disposed adjacent to each other. At this time, the meaning that they are arranged adjacent to each other is crosstalk to the signal (TX_CH2-> RX_CH2) transmitted to the second line (CH2) due to a change in the logic level of the signal (TX_CH1-> RX_CH1) transmitted to the first line (CH1). Signal distortion occurs and crosstalk signal distortion occurs in the signal (TX_CH1-> RX_CH1) transmitted to the first line (CH1) due to a change in the logic level of the signal (TX_CH2-> RX_CH2) transmitted to the second line (CH2). This means that they are placed close enough to occur.

그리고, 제1 라인(CH1)과 제3 라인(CH3)은 설계자의 선택에 의해 서로 인접하게 배치될 수도 있고, 서로 인접하지 않게 배치될 수도 있다.In addition, the first line CH1 and the third line CH3 may be disposed adjacent to each other or may be disposed not adjacent to each other by a designer's selection.

여기서, 제1 라인(CH1)과 제3 라인(CH3)이 서로 인접하게 배치된다고 하는 것은, 제1 라인(CH1)으로 전송되는 신호(TX_CH1 -> RX_CH1)의 논리레벨 변동으로 인해 제3 라인(CH3)으로 전송되는 신호(TX_CH3 -> RX_CH3)에 크로스토크 신호 왜곡이 발생하거나 제3 라인(CH3)으로 전송되는 신호(TX_CH3 -> RX_CH3)의 논리레벨 변동으로 인해 제1 라인(CH1)으로 전송되는 신호(TX_CH1 -> RX_CH1)에 크로스토크 신호 왜곡이 발생할 정도로 가까이 배치된다는 것을 의미한다. 이때, 제1 라인(CH1)과 제3 라인(CH3)이 서로 인접하게 배치된다고 하여도 제3 라인(CH3)과 제1 라인(CH1) 사이의 거리보다 제2 라인(CH2)이 제1 라인(CH1)에 더 인접하게 배치된다. 즉, 제1 라인(CH1)과 제3 라인(CH3)이 서로 인접하게 배치된다고 하면, 제1 라인(CH1)을 기준으로 할 때 제2 라인(CH2)이 제3 라인(CH3)보다 더 인접하게 배치되고, 제1 라인(CH1)과 제3 라인(CH3) 사이에 동일하게 거리를 두고 제2 라인(CH2)이 배치되는 형태가 된다.Here, the fact that the first line CH1 and the third line CH3 are disposed adjacent to each other means that the third line (due to the change in the logic level of the signal TX_CH1-> RX_CH1 transmitted to the first line CH1) ( Crosstalk signal distortion occurs in the signal (TX_CH3-> RX_CH3) transmitted to CH3) or transmitted to the first line (CH1) due to the logical level fluctuation of the signal (TX_CH3-> RX_CH3) transmitted to the third line (CH3) It means that the signal (TX_CH1-> RX_CH1) is placed close enough to cause crosstalk signal distortion. At this time, even if the first line CH1 and the third line CH3 are disposed adjacent to each other, the second line CH2 is the first line rather than the distance between the third line CH3 and the first line CH1. It is arranged closer to (CH1). That is, if the first line CH1 and the third line CH3 are disposed adjacent to each other, the second line CH2 is closer to the third line CH3 when the first line CH1 is referenced. The second line CH2 is disposed at the same distance between the first line CH1 and the third line CH3.

또한, 제1 라인(CH1)과 제3 라인(CH3)이 서로 인접하지 않게 배치된다고 하는 것은, 제1 라인(CH1)으로 전송되는 신호(TX_CH1 -> RX_CH1)의 논리레벨 변동으로 인해 제3 라인(CH3)으로 전송되는 신호(TX_CH3 -> RX_CH3)에 크로스토크 신호 왜곡이 발생하지 않고, 제3 라인(CH3)으로 전송되는 신호(TX_CH3 -> RX_CH3)의 논리레벨 변동으로 인해 제1 라인(CH1)으로 전송되는 신호(TX_CH1 -> RX_CH1)에 크로스토크 신호 왜곡이 발생하지 않을 정도로 멀리 배치된다는 것을 의미한다.In addition, the fact that the first line CH1 and the third line CH3 are disposed not adjacent to each other means that the third line is due to a change in logic level of the signal TX_CH1-> RX_CH1 transmitted to the first line CH1. Crosstalk signal distortion does not occur in the signal (TX_CH3-> RX_CH3) transmitted through (CH3), and the first line (CH1) due to a change in logic level of the signal (TX_CH3-> RX_CH3) transmitted through the third line (CH3) ) Means that the crosstalk signal distortion is not far enough to occur in the signal transmitted (TX_CH1-> RX_CH1).

제1 반도체 장치(40)는, 제1 동작구간에서 제1 라인(CH1) 및 제2 라인(CH2)을 통해 제1 내부클록(IN_CLK1)을 동시에 송신하고, 제2 동작구간에서 제1 라인(CH1) 및 제2 라인(CH2)을 통해 제1 내부클록(IN_CLK1)과 그 위상을 반전시킨 클록(IN_CLK1b)을 각각 송신하며, 제3 라인(CH3)을 통해 수신되는 신호(PHDEC)에 응답하여 제1 라인(CH1)의 송신구동력을 조절한다.The first semiconductor device 40 simultaneously transmits the first internal clock IN_CLK1 through the first line CH1 and the second line CH2 in the first operation section, and the first line ( The first internal clock IN_CLK1 and the inverted clock IN_CLK1b are respectively transmitted through CH1) and the second line CH2, and in response to a signal PHDEC received through the third line CH3. The transmission driving force of the first line CH1 is adjusted.

제1 반도체 장치(40)의 구성요소 중 제1 내부클록 생성부(401)는, 설정된 주파수를 갖는 제1 내부클록(IN_CLK1)을 생성한다.The first internal clock generation unit 401 among the components of the first semiconductor device 40 generates the first internal clock IN_CLK1 having a set frequency.

제1 반도체 장치(40)의 구성요소 중 제1 라인 송신부(403)는, 제1 동작구간 및 제2 동작구간에서 제1 라인(CH1)을 통해 제1 내부클록(IN_CLK1)을 송신하되, 제2 동작구간에서 제3 라인(CH3)을 통해 수신되는 신호(PHDEC)에 응답하여 그 송신구동력이 조절된다.The first line transmitting unit 403 of the components of the first semiconductor device 40 transmits the first internal clock IN_CLK1 through the first line CH1 in the first operation section and the second operation section, 2 In response to the signal (PHDEC) received through the third line (CH3) in the operation section, the transmission driving force is adjusted.

제1 라인 송신부(403)의 구성요소 중 제1 라인 고정구동부(4032)는, 제1 동작구간에서 설정된 구동력으로 제1 내부클록(IN_CLK1)을 제1 라인(CH1)에 구동한다.The first line fixed driving unit 4032 among the components of the first line transmission unit 403 drives the first internal clock IN_CLK1 to the first line CH1 with the driving force set in the first operation section.

제1 라인 송신부(403)의 구성요소 중 제1 라인 변동구동부(4034)는, 제2 동작구간에서 제1 내부클록(IN_CLK1)을 제1 라인(CH1)에 구동하되, 그 구동력이 제3 라인(CH3)을 통해 수신되는 신호(PHDEC)에 응답하여 그 값이 조절된다.Among the components of the first line transmitting unit 403, the first line variable driving unit 4034 drives the first internal clock IN_CLK1 to the first line CH1 in the second operation period, but the driving force is the third line. The value is adjusted in response to the signal PHDEC received through (CH3).

이때, 도면에서는 제1 라인 송신부(403)에 포함되는 제1 라인 고정구동부(4032)와 제1 라인 변동구동부(4034)가 완전히 독립되는 구성인 것처럼 도시되어 있지만, 이는 기능상으로 구분해 놓은 구성일 뿐이다. 즉, 제1 라인 고정구동부(4032)와 제1 라인 변동구동부(4034)는, 기본적으로 설정된 구동력을 가지며, 다만, 제1 라인 고정구동부(4032)는 제1 동작구간 내에서 변동없이 계속 설정된 구동력을 유지하고, 제1 라인 변동구동부(4034)는, 제2 동작구간 내에서 제3 라인(CH3)을 통해 수신되는 신호(PHDEC)에 응답하여 그 구동력이 설정된 값에서 변동된다는 차이점이 존재할 뿐이다. 동시에, 제1 동작구간과 제2 동작구간은 서로 겹치지 않는 동작구간이다. 따라서, 제1 라인 고정구동부(4032)와 제1 라인 변동구동부(4034)는 제1 내부클록(IN_CLK1)을 설정된 구동력으로 제1 라인(CH1)에 구동하기 위한 구성이 공유하는 형태로 구성될 수 있다. 다만, 제1 라인 변동구동부(4034)에는 제3 라인(CH3)을 통해 수신되는 신호(PHDEC)에 응답하여 제1 라인(CH1)에 구동되는 제1 내부클록(IN_CLK1)의 구동력을 변동하기 위한 구성이 더 포함되어야 한다. 물론, 도면에 도시된 것과 같이 제1 라인 고정구동부(4032)와 제1 라인 변동구동부(4034)가 완전히 독립되는 구성으로 개시되는 것도 가능하다.At this time, in the drawing, the first line fixed driving unit 4032 and the first line variable driving unit 4034 included in the first line transmission unit 403 are illustrated as being completely independent, but this is a functionally divided configuration. That's it. That is, the first line fixed driving unit 4032 and the first line variable driving unit 4034 have basically set driving force, but the first line fixed driving unit 4032 continues to be set without changing in the first operation section. Is maintained, and the first line variable driving unit 4034 only has a difference in that its driving force is changed at a set value in response to a signal PHDEC received through the third line CH3 within the second operation section. At the same time, the first operation section and the second operation section are operation sections that do not overlap with each other. Accordingly, the first line fixed driving unit 4032 and the first line variable driving unit 4034 may be configured to share a configuration for driving the first internal clock IN_CLK1 to the first line CH1 with a set driving force. have. However, the first line variable driving unit 4034 is configured to change the driving force of the first internal clock IN_CLK1 driven in the first line CH1 in response to the signal PHDEC received through the third line CH3. More configuration should be included. Of course, as shown in the drawing, it is also possible that the first line fixed driving unit 4032 and the first line variable driving unit 4034 are disclosed in completely independent configurations.

제1 반도체 장치(40)의 구성요소 중 제2 라인 송신부(404)는, 제1 동작구간에서 제2 라인(CH2)을 통해 제1 내부클록(IN_CLK1)을 송신하고, 제2 동작구간에서 제2 라인(CH2)을 통해 제1 내부클록(IN_CLK1)의 위상을 반전시킨 클록(IN_CLK1b)을 송신한다.Among the components of the first semiconductor device 40, the second line transmitter 404 transmits the first internal clock IN_CLK1 through the second line CH2 in the first operation section, and the second line transmission unit 404 in the second operation section. The clock IN_CLK1b in which the phase of the first internal clock IN_CLK1 is inverted is transmitted through the two lines CH2.

제2 라인 송신부(404)의 구성요소 중 제2 라인 고정구동부(4042)는, 제1 동작구간에서 설정된 구동력으로 제2 내부클록(IN_CLK2)을 제2 라인에 구동한다.The second line fixed driving unit 4042 among the components of the second line transmission unit 404 drives the second internal clock IN_CLK2 to the second line with the driving force set in the first operation section.

제2 라인 송신부(404)의 구성요소 중 제2 라인 반전구동부(4044)는, 제2 동작구간에서 설정된 구동력으로 제2 내부클록(IN_CLK2)의 위상을 반전시킨 클록(IN_CLK1b)을 제2 라인(CH2)에 구동한다.Among the components of the second line transmitting unit 404, the second line inverting driving unit 4044 is configured to turn the clock IN_CLK1b that reverses the phase of the second internal clock IN_CLK2 with the driving force set in the second operation section. CH2).

이때, 도면에서는 제2 라인 송신부(404)에 포함되는 제2 라인 고정구동부(4042)와 제2 라인 반전구동부(4044)가 완전히 독립되는 구성인 것처럼 도시되어 있지만, 이는 기능상으로 구분해 놓은 구성일 뿐이다. 즉, 제2 라인 고정구동부(4042)와 제2 라인 반전구동부(4044)는, 기본적으로 설정된 구동력을 가지며, 다만, 제2 라인 고정구동부(4042)는 제1 동작구간 내에서 설정된 구동력으로 제1 내부클록(IN_CLK1)을 구동하고, 제2 라인 반동구동부(4044)는, 제2 동작구간 내에서 설정된 구동력으로 제1 내부클록(IN_CLK1)의 위상을 반전시킨 클록(IN_CLK1b)을 구동한다는 차이점이 존재할 뿐이다. 동시에, 제1 동작구간과 제2 동작구간은 서로 겹치지 않는 동작구간이다. 따라서, 제2 라인 고정구동부(4042)와 제2 라인 반전구동부(4044)는 입력신호를 설정된 구동력으로 제2 라인(CH2)에 구동하기 위한 구성이 공유하는 형태로 구성될 수 있다. 다만, 제1 동작구간에서는 제1 내부클록(IN_CLK1)을 그대로 입력신호로서 전달하고, 제2 동작구간에서 제1 내부클록(IN_CLK1)을 반전(IN_CLK1b)하여 입력신호로서 전달하는 구성이 더 포함되어야 한다. 물론, 도면에 도시된 것과 같이 제2 라인 고정구동부(4042)와 제2 라인 변동구동부(4044)가 완전히 독립되는 구성으로 개시되는 것도 가능하다.At this time, in the drawing, the second line fixed driving unit 4042 and the second line inversion driving unit 4044 included in the second line transmission unit 404 are illustrated as being completely independent, but this is a functionally divided configuration. That's it. That is, the second line fixed driving unit 4042 and the second line inversion driving unit 4044 have a driving force basically set, but the second line fixed driving unit 4042 is the first driving force set in the first operation section. There is a difference that the internal clock (IN_CLK1) is driven, and the second line recoil driving unit 4044 drives a clock (IN_CLK1b) that reverses the phase of the first internal clock (IN_CLK1) with a driving force set in the second operation section. That's it. At the same time, the first operation section and the second operation section are operation sections that do not overlap with each other. Accordingly, the second line fixed driving unit 4042 and the second line inversion driving unit 4044 may be configured to share a configuration for driving the input signal to the second line CH2 with a set driving force. However, in the first operation section, a configuration in which the first internal clock (IN_CLK1) is transmitted as it is and the first internal clock (IN_CLK1) is inverted (IN_CLK1b) in the second operation section to be transmitted as an input signal must be further included. do. Of course, it is also possible that the second line fixed driving unit 4042 and the second line variable driving unit 4044 are disclosed as completely independent configurations, as shown in the drawings.

제2 반도체 장치(42)는, 제1 동작구간에서 제2 내부클록(IN_CLK2)을 제1 라인(CH1)을 통해 수신된 제1 내부클록(IN_CLK1)에 동기화시켜 락킹하며, 제2 동작구간에서 락킹된 제2 내부클록(IN_CLK2)과 제1 라인(CH1)을 통해 수신된 제1 내부클록(IN_CLK1)과의 위상 차이를 측정한 결과(PHDEC)를 제3 라인(CH3)을 통해 송신한다.The second semiconductor device 42 synchronizes and locks the second internal clock (IN_CLK2) to the first internal clock (IN_CLK1) received through the first line (CH1) in the first operation section, and locks the second internal clock (IN_CLK2) in the second operation section. The result (PHDEC) of measuring the phase difference between the locked second inner clock (IN_CLK2) and the first inner clock (IN_CLK1) received through the first line (CH1) is transmitted through the third line (CH3).

제2 반도체 장치(42)의 구성요소 중 제2 내부클록 생성부(423)는, 설정된 주파수를 갖는 제2 내부클록(IN_CLK2)을 생성한다. 이때, 제2 내부클록(IN_CLK2)은 설정된 주파수를 가지며, 이는 제1 반도체 장치(40)의 구성요소 중 제1 내부클록 생성부(401)에서 생성되는 제1 내부클록(IN_CLK1)과 동일한 주파수를 갖는다는 것을 의미한다. 즉, 제1 반도체 장치(40)와 제2 반도체 장치(42)가 서로 간에 일정한 거리 이상 떨어져서 배치되는 장치이기는 하지만 내부에서 생성되는 제1 내부클록(IN_CLK1)과 제2 내부클록(IN_CLK2)은 동일한 주파수를 갖도록 설정된다. 참고로, 도면에서는 제1 반도체 장치(40)와 제2 반도체 장치(42)는 별도의 외부 입력 없이 독자적으로 내부에서 제1 내부클록(IN_CLK1)과 제2 내부클록이 생성되는 것으로 도시되어 있지만, 이는 기능상으로 구분해 놓은 구성일 뿐이다. 즉, 제1 반도체 장치(40) 및 제2 반도체 장치(42) 각각으로 임의의 소스 클록이 인가되고, 인가되는 소스 클록에 응답하여 각각의 반도체 장치 내부에서 생성되는 내부 클록을 생성되는 형태로 구성되는 것도 가능하다. 이때, 제1 반도체 장치(40) 및 제2 반도체 장치(42) 각각으로 인가되는 임의의 소스 클록은 공통으로 사용되는 클록일 수도 있다.The second internal clock generation unit 423 among the components of the second semiconductor device 42 generates a second internal clock (IN_CLK2) having a set frequency. At this time, the second internal clock (IN_CLK2) has a set frequency, which is the same frequency as the first internal clock (IN_CLK1) generated by the first internal clock generation unit 401 among the components of the first semiconductor device 40. It means to have. That is, although the first semiconductor device 40 and the second semiconductor device 42 are disposed at a predetermined distance or more from each other, the first internal clock IN_CLK1 and the second internal clock IN_CLK2 generated therein are the same. It is set to have a frequency. For reference, in the drawing, the first semiconductor device 40 and the second semiconductor device 42 are shown to generate the first internal clock (IN_CLK1) and the second internal clock independently therein without separate external input. This is just a configuration that is classified functionally. That is, an arbitrary source clock is applied to each of the first semiconductor device 40 and the second semiconductor device 42, and an internal clock generated inside each semiconductor device is generated in response to the applied source clock. It is also possible. In this case, any source clock applied to each of the first semiconductor device 40 and the second semiconductor device 42 may be a commonly used clock.

제2 반도체 장치(42)의 구성요소 중 동기화부(421)는, 제1 동작구간에서 제2 내부클록(IN_CLK2)을 제1 라인(CH1)을 통해 수신되는 제1 내부클록(IN_CLK1)에 동기화시켜 락킹한다. 이때, 제1 동작구간에서는 제1 반도체 장치(40)로부터 제1 라인(CH1) 및 제2 라인(CH2)을 통해 완전히 동일한 신호인 제1 내부클록(IN_CLK1)이 전송되므로, 동기화부(421)는 제1 동작구간에서 제1 라인(CH1)을 통해 수신되는 제1 내부클록(IN_CLK1)의 위상에 제2 내부클록(IN_CLK2)의 위상을 동기화시켜 락킹하는 동작을 수행하게 된다.Among the components of the second semiconductor device 42, the synchronization unit 421 synchronizes the second internal clock IN_CLK2 with the first internal clock IN_CLK1 received through the first line CH1 in the first operation section. And lock it. In this case, since the first internal clock IN_CLK1, which is a completely identical signal, is transmitted from the first semiconductor device 40 through the first line CH1 and the second line CH2 in the first operation period, the synchronization unit 421 In the first operation period, the phase of the second internal clock IN_CLK2 is synchronized with the phase of the first internal clock IN_CLK1 received through the first line CH1 to lock.

동기화부(421)의 구성요소 중 위상 비교부(4212)는, 제1 내부클록(IN_CLK1)과 제2 내부클록(IN_CLK2)의 위상을 비교한다. 즉, 위상 비교부(4212)는, 제1 내부클록(IN_CLK1)이 제2 내부클록(IN_CLK2)보다 빠른 위상을 갖는지 아니면 느린 위상을 갖는지에 따라 출력되는 위상비교신호(PHCOMP)의 논리레벨을 결정한다.Among the components of the synchronization unit 421, the phase comparison unit 4212 compares the phases of the first internal clock IN_CLK1 and the second internal clock IN_CLK2. That is, the phase comparator 4212 determines the logic level of the phase comparison signal PHCOMP output according to whether the first internal clock IN_CLK1 has a phase faster or slower than the second internal clock IN_CLK2. do.

동기화부(421)의 구성요소 중 위상 조절부(4214)는, 위상 비교부(4212)에서 출력되는 위상비교신호(PHCOMP)에 응답하여 제2 내부클록(IN_CLK2)의 위상을 조절하여 위상조절클록(PHC_CLK)을 생성한다. 즉, 위상 조절부(4214)는, 위상 비교부(4212)에서 출력되는 위상비교신호(PHCOMP)의 논리레벨 값에 따라 제2 내부클록(IN_CLK2)이 제1 내부클록(IN_CLK1)보다 앞선 위상을 갖는다면 제2 내부클록(IN_CLK2)의 위상을 뒤쪽 방향으로 조절하고, 제2 내부클록(IN_CLK2)이 제1 내부클록(IN_CLK1)보다 뒤선 위상을 갖는다면 제2 내부클록(IN_CLK2)의 위상을 앞쪽 방향으로 조절하여 위상조절클록(PHC_CLK)으로서 출력한다.Among the components of the synchronization unit 421, the phase adjustment unit 4214 adjusts the phase of the second internal clock IN_CLK2 in response to the phase comparison signal PHCOMP output from the phase comparison unit 4212, thereby adjusting the phase of the phase adjustment clock. (PHC_CLK). That is, the phase adjustment unit 4214, the second internal clock (IN_CLK2) according to the logic level value of the phase comparison signal (PHCOMP) output from the phase comparison unit (4212) is the first internal clock (IN_CLK1) preceding the phase If it has, the phase of the second inner clock (IN_CLK2) is adjusted to the rear direction, and if the second inner clock (IN_CLK2) has a phase behind the first inner clock (IN_CLK1), the phase of the second inner clock (IN_CLK2) is forward. Adjust in the direction to output as the phase control clock (PHC_CLK).

동기화부(421)의 구성요소 중 위상 락킹부(4216)는, 제1 내부클록(IN_CLK1)과 위상조절클록(PHC_CLK)의 위상차이가 설정된 위상차이보다 작을 때, 이를 감지하여 위상 비교부(4212) 및 위상 조절부(4214)의 동작을 락킹한다. 이때, 위상 비교부(4212) 및 위상 조절부(4214)의 동작을 락킹한다는 것은, 위상 비교부(4212) 및 위상 조절부(4214)의 동작을 멈추고, 동작이 멈춘 시점에서 결정되었던 위상조절클록(PHC_CLK)의 위상이 그대로 유지되도록 한다는 것을 의미한다. 즉, 제1 내부클록(IN_CLK1)의 위상과 위상조절클록(PHC_CLK)의 위상이 설정된 위상차이보다 작은 차이를 갖는 상태에서 위상조절클록(PHC_CLK)의 위상이 고정된다. 이때, 위상 락킹부(4216)에서 위상 비교부(4212) 및 위상 조절부(4214)의 동작을 락킹하는 방법은 위상조절클록(PHC_CLK)과 제1 내부클록(IN_CLK1)의 위상이 동기화되어 락킹되는 것에 응답하여 활성화되는 위상락킹신호(PHLOCK)를 위상 비교부(4212) 및 위상 조절부(4214)에 전달하는 방법이 사용된다. 참고로, 설정된 위상 차이는 위상 조절부(4214)에서 위상 조절 가능한 최소 단위를 의미하며, 실질적으로 위상조절클록(PHC_CLK)과 제1 내부클록(IN_CLK1)이 동기화되었다고 볼 수 있을 정도의 차이를 의미한다.Among the components of the synchronization unit 421, the phase locking unit 4216 detects when the phase difference between the first internal clock (IN_CLK1) and the phase adjustment clock (PHC_CLK) is smaller than the set phase difference, and detects the phase difference unit (4212). And locking the operation of the phase adjustment unit 4214. At this time, locking the operations of the phase comparison unit 4212 and the phase adjustment unit 4214 stops the operation of the phase comparison unit 4212 and the phase adjustment unit 4214, and the phase adjustment clock determined at the time when the operation stops. It means that the phase of (PHC_CLK) is maintained. That is, the phase of the phase adjustment clock (PHC_CLK) is fixed in a state where the phase of the first internal clock (IN_CLK1) and the phase of the phase adjustment clock (PHC_CLK) are smaller than the set phase difference. At this time, the method of locking the operation of the phase comparison unit 4212 and the phase adjustment unit 4214 in the phase locking unit 4216 is locked in synchronization with the phase of the phase adjustment clock (PHC_CLK) and the first internal clock (IN_CLK1). A method of transmitting a phase locking signal (PHLOCK) activated in response to the phase comparison unit 4212 and the phase adjustment unit 4214 is used. For reference, the set phase difference means a minimum unit capable of phase adjustment in the phase adjustment unit 4214, and substantially means a difference such that it can be considered that the phase adjustment clock (PHC_CLK) and the first internal clock (IN_CLK1) are synchronized. do.

제2 반도체 장치(42)의 구성요소 중 측정부(425)는, 제2 동작구간에서 락킹된 제2 내부클록(IN_CLK2)과 제1 라인(CH1)을 통해 수신되는 제1 내부클록(IN_CLK1)의 위상 차이를 측정하고, 그 결과에 따라 값이 조절되는 측정신호(PHDEC)를 생성한다. 이때, 제2 동작구간에서는 제1 반도체 장치(40)로부터 제1 라인(CH1) 및 제2 라인(CH2)을 통해 서로 상반되는 위상을 갖는 신호인 제1 내부클록(IN_CLK1)과 제1 내부클록(IN_CLK1)의 위상을 반전시킨 클록(IN_CLK1b)이 각각 전송되므로, 측정부(425)는, 제1 동작구간에서 락킹된 제2 내부클록(IN_CLK2)에 대응하는 위상조절클록(PHC_CLK)과 제2 동작구간에서 제1 라인(CH1)을 통해 수신되는 제1 내부클록(IN_CLK1)의 위상이 얼마만큼의 차이를 갖는지를 측정한다. 즉, 측정부(425)는, 제2 동작구간에서 제1 내부클록(IN_CLK1)과 위상조절클록(PHC_CLK)이 얼마만큼의 위상 차이를 갖는지를 검출하고, 그 결과에 따라 측정신호(PHDEC)의 값을 결정하게 된다. 이때, 측정신호(PHDEC)는 1비트의 신호일 수도 있지만, 더 많은 비트의 신호일 수도 있다. The measuring unit 425 of the components of the second semiconductor device 42 is the first internal clock (IN_CLK1) received through the second inner clock (IN_CLK2) and the first line (CH1) locked in the second operation section. The phase difference is measured and a measurement signal (PHDEC) whose value is adjusted according to the result is generated. In this case, in the second operation period, the first internal clock IN_CLK1 and the first internal clock, which are signals having phases that are opposite to each other, through the first line CH1 and the second line CH2 from the first semiconductor device 40. Since the clocks (IN_CLK1b) inverting the phase of (IN_CLK1) are transmitted respectively, the measurement unit 425 includes a phase adjustment clock (PHC_CLK) and a second phase corresponding to the second internal clock (IN_CLK2) locked in the first operation section. It measures how much the phase of the first internal clock (IN_CLK1) received through the first line (CH1) in the operation section has a difference. That is, the measurement unit 425 detects how much phase difference the first internal clock (IN_CLK1) and the phase adjustment clock (PHC_CLK) have in the second operation section, and according to the result of the measurement signal (PHDEC) You decide the value. At this time, the measurement signal PHDEC may be a 1-bit signal, but it may also be a signal of more bits.

제2 반도체 장치(42)의 구성요소 중 신호 출력부(429)는, 측정부(425)에서 생성된 측정신호(PHDEC)를 제3 라인(CH3)을 통해 제1 반도체 장치(40)로 전송한다. 이때, 도면에는 직접적으로 도시되지 않았지만, 신호 출력부(429)의 동작 타이밍을 제어하는 신호가 더 포함될 수 있다. 예컨대, 측정부(425)의 동작이 종료되는 것을 알리는 신호 ?? 도면에 도시되지 않음 - 가 측정부(425)에서 더 생성될 수 있고, 이러한 신호에 응답하여 신호 출력부(429)에서 제3 라인(CH3)을 통해 측정신호(PHDEC)를 제1 반도체 장치(40)로 전송하는 방식이 될 수 있다.The signal output unit 429 among the components of the second semiconductor device 42 transmits the measurement signal PHDEC generated by the measurement unit 425 to the first semiconductor device 40 through the third line CH3. do. In this case, although not directly illustrated in the drawing, a signal for controlling an operation timing of the signal output unit 429 may be further included. For example, a signal informing that the operation of the measurement unit 425 ends ?? Not shown in the drawing-may be further generated by the measurement unit 425, and in response to such a signal, the signal output unit 429 transmits the measurement signal PHDEC through the third line CH3 through the first semiconductor device ( 40).

한편, 제1 라인(CH1)을 통해 제1 반도체 장치(40)에서 제2 반도체 장치(42)로 전송되는 제1 내부클록(IN_CLK1)의 위상은 제1 라인(CH1)과 인접한 제2 라인(CH2)을 통해 전송되는 클록이 어떤 클록인지에 따라 달라질 수 있다.Meanwhile, the phase of the first internal clock IN_CLK1 transmitted from the first semiconductor device 40 to the second semiconductor device 42 through the first line CH1 has a second line adjacent to the first line CH1 ( The clock transmitted through CH2) may vary depending on the clock.

즉, 제1 라인(CH1)과 제2 라인(CH2)을 통해 완전히 같은 위상을 갖는 제1 내부클록(IN_CLK1)이 동시에 전송되는 제1 동작구간에서는 크로스토크 신호 왜곡이 신호 전송을 방해하는 방향으로 최대로 발생하는 상태가 된다.That is, in the first operation section in which the first internal clock IN_CLK1 having the same phase is transmitted simultaneously through the first line CH1 and the second line CH2, crosstalk signal distortion is in a direction that interferes with signal transmission. It becomes the state that occurs maximum.

하지만, 제1 라인(CH1) 및 제2 라인(CH2)을 통해 완전히 상반되는 위상을 갖는 제1 내부클록(IN_CLK1)과 제1 내부클록(IN_CLK1)의 위상을 반전시킨 클록(IN_CLK1b)이 각각 전송되는 제2 동작구간에서는 크로스토크 신호 왜곡이 신호 전송을 도와주는 방향으로 최대로 발생하는 상태가 된다.However, the first internal clock (IN_CLK1) and the clock (IN_CLK1b) that invert the phases of the first internal clock (IN_CLK1) having completely opposite phases are transmitted through the first line (CH1) and the second line (CH2), respectively. In the second operation section, the crosstalk signal distortion occurs to the maximum in a direction that helps signal transmission.

이와 같은 차이점이 발생하는 이유를 도 3을 참조하여 설명하면 다음과 같다.The reason for this difference will be described with reference to FIG. 3 as follows.

먼저, 제1 동작구간(A)을 살펴보면, 제1 라인(CH1)을 통해 제1 내부클록(IN_CLK1)이 수신되고, 제1 라인(CH1)과 인접한 제2 라인(CH2)을 통해서도 제1 내부클록(IN_CLK1)이 수신되기 때문에 크로스토크 신호 왜곡이 신호 전송을 방해하는 방향으로 가장 많이 발생하는 환경이 된다. 즉, 제1 라인(CH1)을 통해 전송되는 제1 내부클록(IN_CLK1)과 제2 라인(CH2)을 통해 전송되는 제1 내부클록(IN_CLK1)은 그 위상이 완전히 동일한 상태이기 때문에 서로 같은 모양의 에지(edge)에서만 크로스토크 신호 왜곡이 발생하고, 이는, 제1 라인(CH1)을 통해 전송되는 제1 내부클록(IN_CLK1) 및 제2 라인(CH2)을 통해 전송되는 제1 내부클록(IN_CLK1) 각각의 모든 에지(edge)에서 서로 간에 크로스토크 신호 왜곡을 통한 신호 전송 방해 현상이 발생한 다는 것을 의미한다.First, looking at the first operation section A, the first internal clock IN_CLK1 is received through the first line CH1, and the first internal clock is also received through the second line CH2 adjacent to the first line CH1. Since the clock (IN_CLK1) is received, the crosstalk signal distortion is an environment in which the signal transmission is most likely to occur in the direction of interference. That is, the first inner clock (IN_CLK1) transmitted through the first line (CH1) and the first inner clock (IN_CLK1) transmitted through the second line (CH2) have the same shape because the phases are completely the same. Crosstalk signal distortion occurs only at the edge, which is the first internal clock (IN_CLK1) transmitted through the first line (CH1) and the first internal clock (IN_CLK1) transmitted through the second line (CH2). It means that the interference of signal transmission through crosstalk signal distortion occurs at each edge.

예컨대, 제1 라인(CH1)을 통해 전송되는 제1 내부클록(IN_CLK1)이 로직'하이'(High)에서 로직'로우'(Low)로 천이하는 시점에서, 제2 라인(CH2)을 통해 전송되는 제1 내부클록(IN_CLK1)도 로직'하이'(High)에서 로직'로우'(Low)로 천이하는 시점이 되는데, 제1 라인(CH1)과 제2 라인(CH2)이 서로 인접하기 때문에, 제1 내부클록(IN_CLK1)과 제2 클록에 각각 로직'로우'(Low)에서 로직'하이'(High) 방향으로 크로스토크 신호 왜곡이 발생한다. 따라서, 제1 라인(CH1)을 통해 전송되는 제1 내부클록(IN_CLK1) 및 제2 라인(CH2)을 통해 전송되는 제1 내부클록(IN_CLK1)이 각각 서로 간에 로직'하이'(High)에서 로직'로우'(Low)로 천이하는 동작에 방해를 받게 된다. 이는, 제1 라인(CH1)을 통해 전송되는 제1 내부클록(IN_CLK1) 및 제2 라인(CH2)을 통해 전송되는 제1 내부클록(IN_CLK1)이 각각 로직'로우'(Low)에서 로직'하이'(High)로 천이하는 동작에서도 그대로 반영된다.For example, when the first internal clock IN_CLK1 transmitted through the first line CH1 transitions from a logic 'high' to a logic 'low', it is transmitted through the second line CH2. The first internal clock IN_CLK1 is also a time point of transition from logic 'high' to logic 'low'. Since the first line CH1 and the second line CH2 are adjacent to each other, Crosstalk signal distortion occurs in a logic 'low' to a logic 'high' direction in the first internal clock IN_CLK1 and the second clock, respectively. Therefore, the first internal clock (IN_CLK1) transmitted through the first line (CH1) and the first internal clock (IN_CLK1) transmitted through the second line (CH2) are logic each other at logic 'high' (High) The action of transitioning to 'Low' is disturbed. This means that the first internal clock (IN_CLK1) transmitted through the first line (CH1) and the first internal clock (IN_CLK1) transmitted through the second line (CH2) are logic 'high' to logic 'low', respectively. It is reflected in the operation of transitioning to 'High' as it is.

이렇게, 제1 라인(CH1)과 제2 라인(CH2) 사이에 발생하는 크로스토크 신호 왜곡이 신호 전송을 방해하는 방향으로 발생함으로 인해, 제1 라인(CH1)을 통해 전송되는 제1 내부클록(IN_CLK1)과 제2 라인(CH2)을 통해 전송되는 제1 내부클록(IN_CLK1)을 반도체 장치에서 수신하는 시점은 크로스토크 신호 왜곡이 전혀 발생하지 않았을 때보다 더 느린 시점이 된다.In this way, since the crosstalk signal distortion occurring between the first line CH1 and the second line CH2 occurs in a direction that interferes with signal transmission, the first internal clock transmitted through the first line CH1 ( The time at which the semiconductor device receives the first internal clock IN_CLK1 transmitted through IN_CLK1 and the second line CH2 is a slower time than when no crosstalk signal distortion occurs.

따라서, 동기화부(421)에서 제2 내부클록(IN_CLK2)을 제1 내부클록(IN_CLK1)에 동기화시켜 락킹(locking)하는 동작은, 크로스토크 신호 왜곡이 신호 전송을 방해하는 방향으로 최대로 발생된 상태를 제2 내부클록(IN_CLK2)에 락킹하는 형태가 된다.Therefore, the operation of synchronizing and locking the second internal clock (IN_CLK2) with the first internal clock (IN_CLK1) by the synchronization unit 421 is generated in the direction in which crosstalk signal distortion is prevented from transmitting the signal. It is in the form of locking the state to the second internal clock (IN_CLK2).

그리고, 제2 동작구간(B)을 살펴보면, 제1 라인(CH1)을 통해 제1 내부클록(IN_CLK1)이 수신되고, 제1 라인(CH1)과 인접한 제2 라인(CH2)을 통해서는 제1 내부클록(IN_CLK1)의 위상을 반전시킨 클록(IN_CLK1b)이 수신되기 때문에 크로스토크 신호 왜곡이 신호 전송을 도와주는 방향으로 가장 많이 발생하는 환경이 된다. 즉, 제1 라인(CH1)을 통해 전송되는 제1 내부클록(IN_CLK1)과 제2 라인(CH2)을 통해 전송되는 제1 내부클록(IN_CLK1)의 위상을 반전시킨 클록(IN_CLK1b)은 그 위상이 완전히 상반된 상태이기 때문에 서로 다른 모양의 에지(edge)에서만 크로스토크 신호 왜곡이 발생하고, 이는, 제1 라인(CH1)을 통해 전송되는 제1 내부클록(IN_CLK1) 및 제2 라인(CH2)을 통해 전송되는 제1 내부클록(IN_CLK1)의 위상을 반전시킨 클록(IN_CLK1b)은 각각 모든 에지(edge)에서 서로 간에 크로스토크 신호 왜곡을 통한 신호 전송 이득 현상이 발생한 다는 것을 의미한다.And, looking at the second operation section (B), the first internal clock (IN_CLK1) is received through the first line (CH1), the first line through the second line (CH2) adjacent to the first line (CH1) Since the clock IN_CLK1b in which the phase of the internal clock IN_CLK1 is inverted is received, crosstalk signal distortion is the most frequently occurring environment in the direction to help signal transmission. That is, the clock IN_CLK1b that reverses the phases of the first internal clock IN_CLK1 transmitted through the first line CH1 and the first internal clock IN_CLK1 transmitted through the second line CH2 has a phase out of phase. Because of the completely opposite state, crosstalk signal distortion occurs only at edges of different shapes, which are transmitted through the first internal clock (IN_CLK1) and the second line (CH2) transmitted through the first line (CH1). The clocks IN_CLK1b in which the phases of the first internal clocks IN_CLK1 are inverted mean that a signal transmission gain phenomenon occurs through crosstalk signal distortion between each other at all edges.

예컨대, 제1 라인(CH1)을 통해 전송되는 제1 내부클록(IN_CLK1)이 로직'하이'(High)에서 로직'로우'(Low)로 천이하는 시점에서, 제2 라인(CH2)을 통해 전송되는 제1 내부클록(IN_CLK1)의 위상을 반전시킨 클록(IN_CLK1b)은 로직'로우'(Low)에서 로직'하이'(High)로 천이하는 시점이 되는데, 제1 라인(CH1)과 제2 라인(CH2)이 서로 인접하기 때문에, 제1 내부클록(IN_CLK1)에는 로직'하이'(High)에서 로직'로우'(Low) 방향으로 크로스토크 신호 왜곡이 발생하고 제1 내부클록(IN_CLK1)의 위상을 반전시킨 클록(IN_CLK1b)에는 로직'로우'(Low)에서 로직'하이'(High) 방향으로 크로스토크 신호 왜곡이 발생한다. 따라서, 제1 내부클록(IN_CLK1)이 로직'하이'(High)로 천이하는 동작과 제1 내부클록(IN_CLK1)의 위상을 반전시킨 클록(IN_CLK1b)이 로직'로우'(Low)에서 로직'하이'(High)로 천이하는 동작은 각각 서로 도움을 받게 된다. 이는, 제1 내부클록(IN_CLK1)이 로직'로우'(Low)에서 로직'하이'(High)로 천이하는 동작 및 제1 내부클록(IN_CLK1)의 위상을 반전시킨 클록(IN_CLK1b)이 로직'하이'(High)에서 로직'로우'(Low)로 천이하는 동작에서도 그대로 반영된다.For example, when the first internal clock IN_CLK1 transmitted through the first line CH1 transitions from a logic 'high' to a logic 'low', it is transmitted through the second line CH2. The clock IN_CLK1b in which the phase of the first internal clock IN_CLK1 is inverted is a time point of transition from logic 'low' to logic 'high', the first line CH1 and the second line Since (CH2) are adjacent to each other, crosstalk signal distortion occurs in the logic 'high' (high) to logic 'low' (low) direction of the first internal clock (IN_CLK1), and the phase of the first internal clock (IN_CLK1) In the inverted clock IN_CLK1b, crosstalk signal distortion occurs from logic 'low' to logic 'high'. Accordingly, the operation in which the first internal clock IN_CLK1 transitions to a logic 'high' and the clock IN_CLK1b in which the phase of the first internal clock IN_CLK1 is inverted is logic 'high' to logic 'low'. The actions of transitioning to 'High' are mutually helpful. This is because the first internal clock IN_CLK1 transitions from logic 'low' to logic 'high' and the clock IN_CLK1b that reverses the phase of the first internal clock IN_CLK1 is logic 'high. It is reflected in the operation of transitioning from '(High) to logic' Low '.

이렇게, 제1 라인(CH1)과 제2 라인(CH2) 사이에 발생하는 크로스토크 신호 왜곡이 신호 전송을 도와주는 방향으로 발생함으로 인해, 제1 라인(CH1)을 통해 전송되는 제1 내부클록(IN_CLK1)과 제2 라인(CH2)을 통해 전송되는 제1 내부클록(IN_CLK1)의 위상을 반전시킨 클록(IN_CLK1b)을 반도체 장치에서 수신하는 시점은 크로스토크 신호 왜곡이 전혀 발생하지 않았을 때보다 더 빠른 시점이 된다.Thus, the first internal clock transmitted through the first line (CH1), because the crosstalk signal distortion occurring between the first line (CH1) and the second line (CH2) occurs in the direction to help the signal transmission ( The time at which the semiconductor device receives the clock IN_CLK1b that reverses the phase of the first internal clock IN_CLK1 transmitted through IN_CLK1) and the second line CH2 is faster than when no crosstalk signal distortion occurs. It is time.

따라서, 측정부(425)에서 동기화부(421)에서 락킹된 제2 내부클록(IN_CLK2), 즉, 위상조절클록(PHC_CLK)과 제1 내부클록(IN_CLK1)의 위상 차이를 측정하는 동작은, 크로스토크 신호 왜곡이 신호 전송을 방해하는 방향으로 최대로 발생된 상태의 클록 위상과 크로스토크 신호 왜곡이 신호 전송을 도와주는 방향으로 최대로 발생된 상태의 클록 위상을 비교하는 동작이 된다.Therefore, the operation of measuring the phase difference between the second internal clock (IN_CLK2), that is, the phase adjustment clock (PHC_CLK) and the first internal clock (IN_CLK1) locked by the synchronization unit 421 in the measurement unit 425, is a cross It is an operation to compare the clock phase of the state in which the torque signal distortion is generated maximum in the direction that interferes with signal transmission and the phase of the clock in the direction where crosstalk signal distortion is generated in the direction that helps signal transmission.

전술한 바와 같이 본 발명의 실시예에 따른 반도체 장치는, 서로 인접한 제1 라인(CH1)과 제2 라인(CH2) 사이에서 발생하는 크로스토크 신호 왜곡으로 인한 위상 변동폭의 최대치와 최소치 차이를 측정할 수 있다.As described above, in the semiconductor device according to an embodiment of the present invention, the difference between the maximum and minimum values of the phase variation due to distortion of a crosstalk signal occurring between the first and second lines CH1 and CH2 adjacent to each other is measured. You can.

그리고, 이렇게 측정된 위상 차이를 제3 라인(CH3)을 통해 제2 반도체 장치(42)에서 제1 반도체 장치(40)로 전송하면, 제1 반도체 장치(40)의 구성요소 중 제1 라인 송신부(403)에서는 제1 라인(CH1)을 통해 전송되는 신호의 구동력을 조절해주게 되고, 이를 통해 제1 라인(CH1)을 통해 전송되는 신호에 최적의 크로스토크 보상 동작이 이루어지도록 할 수 있다.In addition, when the measured phase difference is transmitted from the second semiconductor device 42 to the first semiconductor device 40 through the third line CH3, the first line transmitter of the components of the first semiconductor device 40 In 403, the driving force of the signal transmitted through the first line CH1 is adjusted, and through this, an optimal crosstalk compensation operation can be performed on the signal transmitted through the first line CH1.

그리고, 전술한 본 발명의 실시예에서 제1 라인(CH1)과 제2 라인(CH2)이 서로 인접하게 배치되는 것을 기준으로 설명되었다. 하지만, 제1 라인(CH1)과 제2 라인(CH2)이 인접할 뿐만 아니라 제3 라인(CH3)과 제1 라인(CH1)도 서로 간에 크로스토크 신호 왜곡의 영향이 발생할 만큼 인접하다면, 전술한 본 발명의 실시예 동작을 제1 라인(CH1)과 제2 라인(CH2) 사이에서 적용한 후, 이어서, 제1 라인(CH1)과 제3 라인(CH3) 사이에도 그대로 적용하는 것이 가능하다. In addition, in the embodiment of the present invention described above, the first line CH1 and the second line CH2 have been described on the basis of being disposed adjacent to each other. However, if not only the first line CH1 and the second line CH2 are adjacent, but also the third line CH3 and the first line CH1 are adjacent to each other so as to cause crosstalk signal distortion between each other, After the operation of the embodiment of the present invention is applied between the first line CH1 and the second line CH2, it is then possible to apply the same to the first line CH1 and the third line CH3.

예컨대, 제1 동작구간에서 제1 반도체 장치(40)에서 제2 반도체 장치로 제1 라인(CH1)과 제3 라인(CH3)을 통해 그 위상이 완전히 동일한 제1 내부클록(IN_CLK1)을 각각 전송한 뒤, 제1 라인(CH1)을 통해 전송된 제1 내부클록(IN_CLK1)의 위상을 제2 내부클록(IN_CLK2)에 동기화시켜 락킹한다. 이어서, 제2 동작구간에서 제1 반도체 장치(40)에서 제2 반도체 장치(42)로 제1 라인(CH1)과 제3 라인(CH3)을 통해 그 위상이 완전히 상반된 제1 내부클록(IN_CLK1)과 그 위상을 반전시킨 클록(IN_CLK1b)을 각각 전송하고, 락킹된 제2 내부클록(IN_CLK2)과 제1 라인(CH1)을 통해 전송된 제1 내부클록(IN_CLK1)과의 위상 차이를 측정한다. 이어서, 측정결과를 제2 반도체 장치(42)에서 제1 반도체 장치(40)로 제2 라인(CH2)을 통해 전송하고, 제1 반도체 장치(40)에서는 제1 라인(CH1)으로 전송되는 신호의 구동력을 조절한다. 이때, 제1 반도체 장치(40)에서 제1 라인(CH1)으로 전송되는 신호의 구동력 조절 동작은, 이전에 제1 라인(CH1)과 제2 라인(CH2) 사이에서 본 발명의 실시예에 따른 동작으로 구동력 조절 동작이 이루어진 것을 기본으로 가져간 상태에서 추가적으로 이루어지도록 하여야 한다.
For example, each of the first internal clocks IN_CLK1 whose phases are completely the same is transmitted through the first line CH1 and the third line CH3 from the first semiconductor device 40 to the second semiconductor device in the first operation period. Then, the phase of the first inner clock IN_CLK1 transmitted through the first line CH1 is synchronized with the second inner clock IN_CLK2 to lock. Subsequently, the first internal clock (IN_CLK1) whose phase is completely opposite through the first line (CH1) and the third line (CH3) from the first semiconductor device 40 to the second semiconductor device 42 in the second operation period. And the clocks IN_CLK1b that are inverted in phase, respectively, and measure the phase difference between the locked second internal clock IN_CLK2 and the first internal clock IN_CLK1 transmitted through the first line CH1. Subsequently, the measurement result is transmitted from the second semiconductor device 42 to the first semiconductor device 40 through the second line CH2, and the signal transmitted from the first semiconductor device 40 to the first line CH1. Adjust the driving force of. In this case, the driving force adjustment operation of the signal transmitted from the first semiconductor device 40 to the first line CH1 is previously performed between the first line CH1 and the second line CH2 according to an embodiment of the present invention. It should be done additionally in the state that the driving force adjustment operation is performed as a basic operation.

한편, 전술한 본 발명의 실시예에 따른 반도체 시스템은, 내부에 포함된 제1 반도체 장치(40)와 제2 반도체 장치(42)가 일정한 거리만큼 떨어져서 배치되긴 하지만 기본적으로 동기화된 상태에서 동작하는 것을 전제로 한다. 예컨대, 제1 반도체 장치(40)의 구성요소 중 제1 내부클록 생성부(401)에서 제1 내부클록(IN_CLK1)이 생성되는 시점과 제2 반도체 장치(42)의 구성요소 중 제2 내부클록 생성부(423)에서 제2 내부클록(IN_CLK2)이 생성되는 시점이 동기화된 상태라는 것을 전제로 한다.On the other hand, in the semiconductor system according to the above-described embodiment of the present invention, although the first semiconductor device 40 and the second semiconductor device 42 included therein are arranged at a certain distance apart, they basically operate in a synchronized state. On the assumption. For example, the first internal clock (IN_CLK1) is generated in the first internal clock generation unit 401 among the components of the first semiconductor device 40 and the second internal clock among the components of the second semiconductor device 42. It is assumed that the time when the second internal clock IN_CLK2 is generated in the generation unit 423 is in a synchronized state.

따라서, 제1 반도체 장치(40)와 제2 반도체 장치(42)가 동기화된 상태로 동작하도록 하기 위해 제1 동작구간과 제2 동작구간이 수행되기 전에 앞서 다음과 같은 초기동작이 필요하다.Accordingly, the following initial operation is required before the first operation section and the second operation section are performed so that the first semiconductor device 40 and the second semiconductor device 42 operate in a synchronized state.

먼저, 제2 반도체 장치(42)는, 초기동작구간에서 제2 내부클록(IN_CLK2)을 설정된 비율로 분주하여 생성된 제2 동작 동기화클록(IN_SC_CLK2)을 제3 라인(CH3)을 통해 송신한다. 이때, 제2 동작 동기화클록(IN_SC_CLK2)을 제3 라인(CH3)을 통해 제2 반도체 장치(42)에서 제1 반도체 장치(40)로 전송하는 이유는, 제1 라인(CH1)과 제2 라인(CH2)은 초기동작구간에 이어서 수행되는 제1 동작구간과 제2 동작구간에서 계속 사용되기 때문이다. 따라서, 제1 라인(CH1)과 제3 라인(CH3) 사이에서 본 발명의 실시예가 실행되는 경우에는 제2 라인(CH2)을 통해서 제2 동작 동기화클록(IN_SC_CLK2)이 전송될 것이다.First, the second semiconductor device 42 transmits the second operation synchronization clock (IN_SC_CLK2) generated by dividing the second internal clock (IN_CLK2) at a predetermined rate in the initial operation section through the third line (CH3). At this time, the reason for transmitting the second operation synchronization clock IN_SC_CLK2 from the second semiconductor device 42 to the first semiconductor device 40 through the third line CH3 is the first line CH1 and the second line This is because (CH2) is continuously used in the first operation section and the second operation section, which are performed subsequent to the initial operation section. Accordingly, when the embodiment of the present invention is executed between the first line CH1 and the third line CH3, the second operation synchronization clock IN_SC_CLK2 will be transmitted through the second line CH2.

그리고, 제1 반도체 장치(40)는, 초기동작구간에서 제1 내부클록(IN_CLK1)을 설정된 비율로 분주한 제1 동작 동기화클록(IN_SC_CLK1)을 제2 반도체 장치(42)로부터 수신된 제2 동작 동기화클록(IN_SC_CLK2)에 동기화시켜 락킹한다.Then, the first semiconductor device 40, the second operation received from the second semiconductor device 42, the first operation synchronization clock (IN_SC_CLK1) divided by the first internal clock (IN_CLK1) in a set ratio in the initial operation section Synchronize with the synchronization clock (IN_SC_CLK2) and lock.

이렇게, 제1 동작 동기화클록(IN_SC_CLK1)과 제2 동작 동기화클록(IN_SC_CLK2)이 락킹되는 것에 응답하여 제1 라인 송신부(403) 및 제2 라인 송신부(404)가 동작을 시작하면서 제1 동작구간에 진입하게 된다. 즉, 제1 동작 동기화클록(IN_SC_CLK1)과 제2 동작 동기화클록(IN_SC_CLK2)이 락킹되는 것에 응답하여 활성화되는 동작 동기화 락킹신호(INI_LOCK)에 응답하여 초기동작구간에서 탈출함과 동시에 제1 동작구간에 진입하게 된다. 이때, 제1 라인 송신부(403) 및 제2 라인 송신부(404)가 동작을 시작한다는 것은 제1 라인 고정구동부(4032)와 제2 라인 고정구동부(4042)가 동작을 시작하면서 제1 라인(CH1) 및 제2 라인(CH2)으로 서로 동일한 위상을 갖는 제1 내부클록(IN_CLK1)을 각각 전송하기 시작한다는 것을 의미한다.In this way, in response to the first operation synchronization clock (IN_SC_CLK1) and the second operation synchronization clock (IN_SC_CLK2) being locked, the first line transmission unit 403 and the second line transmission unit 404 start operation and enter the first operation period. Is done. That is, in response to the motion synchronization locking signal INI_LOCK, which is activated in response to the locking of the first motion synchronization clock (IN_SC_CLK1) and the second motion synchronization clock (IN_SC_CLK2), the user exits the initial motion section and enters the first motion section. Is done. At this time, the first line transmission unit 403 and the second line transmission unit 404 start operation means that the first line fixed driving unit 4032 and the second line fixed driving unit 4042 start operation, and the first line CH1 ) And the second line (CH2) means that the first internal clock (IN_CLK1) having the same phase with each other starts to be transmitted.

그리고, 제2 반도체 장치(42)의 제1 동작구간에서 제2 내부클록(IN_CLK2)이 제1 라인(CH1)을 통해 수신되는 제1 내부클록(IN_CLK1)에 동기화되어 락킹되는 것에 응답하여 제3 라인(CH3)을 통해 제2 동작구간 시작신호(LOCK_TS)를 송신한 뒤, 그에 응답하여 제1 라인 송신부(403) 및 제2 라인 송신부(404)가 동작을 시작하면서 제2 동작구간에 진입하게 된다. 이때, 제1 라인 송신부(403) 및 제2 라인 송신부(404)가 동작을 시작한다는 것은 제1 라인 변동구동부(4034)와 제2 라인 반전구동부(4044)가 동작을 시작하면서 제1 라인(CH1) 및 제2 라인(CH2)으로 서로 상반되는 위상을 갖는 제1 내부클록(IN_CLK1) 및 그 위상을 반전시킨 클록(IN_CLK1b)을 각각 전송하기 시작한다는 것을 의미한다.In addition, in the first operation period of the second semiconductor device 42, the second internal clock IN_CLK2 is synchronized with the first internal clock IN_CLK1 received through the first line CH1 and locked in response to the third. After the second operation section start signal LOCK_TS is transmitted through the line CH3, the first line transmission unit 403 and the second line transmission unit 404 enter the second operation period in response to the operation. . At this time, the first line transmission unit 403 and the second line transmission unit 404 start operation means that the first line fluctuation driving unit 4034 and the second line inversion driving unit 4044 start operation, and thus the first line CH1 ) And the second line (CH2) means that the first internal clock (IN_CLK1) having phases that are opposite to each other and the clock (IN_CLK1b) that has inverted the phase start to be transmitted, respectively.

이렇게, 제1 반도체 장치(40)와 제2 반도체 장치(42)가 동기화된 상태로 제1 동작구간 및 제2 동작구간에 진입하게 되므로, 제1 반도체 장치(40)의 제2 동작구간에서 제1 라인 송신부(403)의 송신구동력을 조절하는 동작도 제1 반도체 장치(40)와 제2 반도체 장치(42)가 동기화될 수 있는 타이밍에 조절되어야 한다. 따라서, 제1 라인 송신부(403)의 송신구동력을 조절하는 동작은 제1 동작 동기화클록(IN_SC_CLK1)의 토글링을 기준으로 측정신호(PHDEC)에 응답하여 이루어지게 된다.In this way, since the first semiconductor device 40 and the second semiconductor device 42 enter the first operation section and the second operation section in a synchronized state, the first operation is performed in the second operation section of the first semiconductor device 40. The operation of adjusting the transmission driving force of the line transmitting unit 403 should also be adjusted at a timing at which the first semiconductor device 40 and the second semiconductor device 42 can be synchronized. Accordingly, the operation of adjusting the transmission driving force of the first line transmitter 403 is performed in response to the measurement signal PHDEC based on the toggle of the first operation synchronization clock IN_SC_CLK1.

전술한 제1 반도체 장치(40)와 제2 반도체 장치(42)가 동기화된 상태로 동작하도록 하기 위한 초기동작을 구현하기 위해 제1 반도체 장치(40)에는 제1 동작 동기화 클록 생성부(405)와, 동작 동기화 지연고정루프(407)와, 구동력 조절부(409)가 더 포함되어야 한다. 마찬가지로, 제2 반도체 장치(42)에는 제2 동작 동기화 클록 생성부(427)이 더 포함되면서, 신호 출력부(429)가 추가적인 동작을 수행할 수 있도록 구성된다.In order to implement an initial operation for causing the first semiconductor device 40 and the second semiconductor device 42 to operate in a synchronized state, the first semiconductor device 40 includes a first operation synchronization clock generator 405. And, the operation synchronization delay fixed loop 407, and the driving force control unit 409 should be further included. Similarly, the second semiconductor device 42 further includes a second operation synchronization clock generator 427, and is configured to allow the signal output unit 429 to perform additional operations.

먼저, 제1 반도체 장치(40)의 구성요소 중 제1 동작 동기화 클록 생성부(405)는, 제1 내부클록(IN_CLK1)을 설정된 비율로 분주하여 제1 동작 동기화클록(IN_SC_CLK1)을 생성한다.First, among the components of the first semiconductor device 40, the first operation synchronization clock generation unit 405 generates the first operation synchronization clock IN_SC_CLK1 by dividing the first internal clock IN_CLK1 at a set ratio.

또한, 제2 반도체 장치(42)의 구성요소 중 제2 동작 동기화 클록 생성부(427)는 제2 내부클록(IN_CLK2)을 설정된 비율로 분주하여 제2 동작 동기화클록(IN_SC_CLK2)을 생성한다.In addition, among the components of the second semiconductor device 42, the second operation synchronization clock generation unit 427 divides the second internal clock IN_CLK2 at a set ratio to generate the second operation synchronization clock IN_SC_CLK2.

이때, 제1 반도체 장치(40) 내부에서 생성되는 제1 내부클록(IN_CLK1)과 제2 반도체 장치(42) 내부에서 생성되는 제2 내부클록(IN_CLK2)은 서로 같은 설정된 주파수를 갖는다. 즉, 제1 내부클록(IN_CLK1)과 제2 내부클록(IN_CLK2)은 동일한 주파수를 갖는다. 또한, 제1 내부클록(IN_CLK1)과 제2 내부클록(IN_CLK2)을 서로 같은 설정된 비율로 분주하여 제1 동작 동기화클록(IN_SC_CLK1)과 제2 동작 동기화클록(IN_SC_CLK2)을 생성한다. 따라서, 제1 동작 동기화클록(IN_SC_CLK1)과 제2 동작 동기화클록(IN_SC_CLK2)도 동일한 주파수를 갖는다.At this time, the first internal clock IN_CLK1 generated inside the first semiconductor device 40 and the second internal clock IN_CLK2 generated inside the second semiconductor device 42 have the same set frequency. That is, the first inner clock IN_CLK1 and the second inner clock IN_CLK2 have the same frequency. In addition, the first internal clock (IN_CLK1) and the second internal clock (IN_CLK2) are divided by the same set ratio to generate the first operation synchronization clock (IN_SC_CLK1) and the second operation synchronization clock (IN_SC_CLK2). Therefore, the first operation synchronization clock (IN_SC_CLK1) and the second operation synchronization clock (IN_SC_CLK2) also have the same frequency.

제1 반도체 장치(40)의 구성요소 중 동작 동기화 지연고정루프(407)는, 초기동작구간에서 제1 동작 동기화클록(IN_SC_CLK1)과 제2 동작 동기화클록(IN_SC_CLK2)의 위상을 동기화시켜 락킹하기 위해 제1 동작 동기화클록(IN_SC_CLK1)을 가변지연시켜 동작 동기화 락킹클록(LOCK_CLK)으로서 출력한다. 또한, 동작 동기화 지연고정루프(407)에서는 제1 동작 동기화클록(IN_SC_CLK1)과 제2 동작 동기화클록(IN_SC_CLK2)이 서로 동기화되어 락킹되는 것에 응답하여 Among the components of the first semiconductor device 40, the operation synchronization delay fixed loop 407 locks by synchronizing the phases of the first operation synchronization clock IN_SC_CLK1 and the second operation synchronization clock IN_SC_CLK2 in the initial operation section. The first motion synchronization clock (IN_SC_CLK1) is variably delayed and output as a motion synchronization locking clock (LOCK_CLK). In addition, in the motion synchronization delay fixed loop 407, the first motion synchronization clock (IN_SC_CLK1) and the second motion synchronization clock (IN_SC_CLK2) are synchronized with each other and locked in response to each other.

제1 반도체 장치(40)의 구성요소 중 구동력 조절부(409)는, 동작 동기화 지연고정루프(407)에서 락킹된 제1 동작 동기화클록(IN_SC_CLK1), 즉, 동작 동기화 락킹클록(LOCK_CLK) 및 측정신호(PHDEC)에 응답하여 제1 라인 송신부(403)의 송신구동력을 조절한다.The driving force adjusting unit 409 among the components of the first semiconductor device 40 is the first motion synchronization clock (IN_SC_CLK1) locked in the motion synchronization delay fixed loop 407, that is, the motion synchronization locking clock (LOCK_CLK) and measurement In response to the signal PHDEC, the transmission driving force of the first line transmitter 403 is adjusted.

참고로, 구동력 조절부(409)에서 제1 라인 송신부(403)의 송신구동력을 조절하는 방법은 여러 가지 공지된 방식을 사용할 수 있다. 또한, 구동력 조절부(409)에서 제1 라인 송신부(403)로 출력하는 구동력 조절신호(DR_CON)는, 측정신호(PHDEC)와 마찬가지로 1비트로 이루어진 신호일 수도 있고, 1비트보다 더 많은 비트로 이루어진 신호일 수도 있다.For reference, the method for adjusting the transmission driving force of the first line transmitting unit 403 in the driving force adjusting unit 409 may use various known methods. In addition, the driving force control signal DR_CON output from the driving force control unit 409 to the first line transmitting unit 403 may be a signal composed of 1 bit or a signal composed of more bits than 1 bit, similar to the measurement signal PHDEC. have.

제2 반도체 장치(42)의 구성요소 중 신호 출력부(429)는, 초기동작구간에 진입한 이후 제2 내부클록(IN_CLK2)이 설정된 횟수만큼 토글링하는 동안 제2 동작 동기화클록(IN_SC_CLK2)을 제3 라인(CH3)을 통해 제1 반도체 장치(40)로 송신한다. 이어서, 상기 제1 동작구간에서 동기화부(421)의 락킹 동작에 대응하는 제2 동작구간 시작신호(LOCK_TS)를 제3 라인(CH3)을 통해 제1 반도체 장치(40)로 송신한다. 물론, 이전에 설명했던 제2 동작구간에서 측정신호(PHDEC)를 제3 라인(CH3)을 통해 제1 반도체 장치(40)로 송신하는 동작도 수행한다.Among the components of the second semiconductor device 42, the signal output unit 429 removes the second operation synchronization clock (IN_SC_CLK2) while the second internal clock (IN_CLK2) is toggled a predetermined number of times after entering the initial operation period. It transmits to the first semiconductor device 40 through three lines CH3. Subsequently, a second operation period start signal LOCK_TS corresponding to the locking operation of the synchronization unit 421 in the first operation period is transmitted to the first semiconductor device 40 through the third line CH3. Of course, an operation of transmitting the measurement signal PHDEC to the first semiconductor device 40 through the third line CH3 is also performed in the second operation section previously described.

즉, 신호 출력부(429)는, 초기동작구간과 제1 동작구간 및 제2 동작구간에서 각각 다른 신호를 선택하여 제3 라인(CH3)을 통해 제1 반도체 장치(40)로 전송한다.
That is, the signal output unit 429 selects different signals from the initial operation section, the first operation section, and the second operation section, and transmits them to the first semiconductor device 40 through the third line CH3.

도 5는 도 4에 도시된 본 발명의 실시예에 따른 반도체 시스템의 동작을 설명하기 위해 도시한 타이밍 다이어그램이다.5 is a timing diagram illustrating an operation of a semiconductor system according to an embodiment of the present invention shown in FIG. 4.

도 5를 참조하면, 본 발명의 실시예에 따른 반도체 시스템은, 초기화 동작구간이 수행된 이후, 이어서, 제1 동작구간과 제2 동작구간이 연달아 수행되는 것을 알 수 있다.Referring to FIG. 5, it can be seen that in the semiconductor system according to an embodiment of the present invention, after the initialization operation period is performed, the first operation section and the second operation section are successively performed.

그 동작을 순서대로 살펴보면, 동작 동기화 락킹신호(INI_LOCK)가 로직'로우'(Low)로 비활성화되어 있고, 제1 라인(CH1) 및 제2 라인(CH2)에는 아무런 신호도 전송되지 않아서 로직'로우'(Low)가 되어 있는 것을 알 수 있다.Looking at the operation in order, the operation synchronization locking signal INI_LOCK is deactivated as a logic 'Low', and no signal is transmitted to the first line CH1 and the second line CH2, so the logic 'low You can see that it is' (Low).

그와 같은 상태에서, 제2 반도체 장치(42)에서 생성되는 제2 내부클록(IN_CLK2)은 계속 토글링하고 있고, 이를 통해 제2 동작 동기화 클록 생성부(427)에서 제2 내부클록(IN_CLK2)을 설정된 비율로 분주한 제2 동작 동기화클록(IN_SC_CLK2)이 생성되는 것을 알 수 있다.In such a state, the second internal clock IN_CLK2 generated in the second semiconductor device 42 continues toggling, and through this, the second internal clock IN_CLK2 in the second operation synchronization clock generator 427. It can be seen that the second motion synchronization clock (IN_SC_CLK2) that is dispensed at a set ratio is generated.

이렇게 생성된 제2 동작 동기화클록(IN_SC_CLK2)은 제3 라인(CH3)을 통해 전송(RX_CH3 -> TX_CH3)된다. 이때, 제2 동작 동기화클록(IN_SC_CLK2)이 제3 라인(CH3)을 통해 전송(RX_CH3 -> TX_CH3)되는 과정에서 일정시간(tF) 지연되는 것을 알 수 있다.The second operation synchronization clock (IN_SC_CLK2) thus generated is transmitted (RX_CH3-> TX_CH3) through the third line (CH3). At this time, it can be seen that the second operation synchronization clock (IN_SC_CLK2) is delayed by a certain time (tF) in the process of transmitting (RX_CH3-> TX_CH3) through the third line (CH3).

제3 라인(CH3)을 통해 수신(TX_CH3)된 제2 동작 동기화클록(IN_SC_CLK2)을 기준으로 제1 동작 동기화클록(IN_SC_CLK1)을 동기화시켜 락킹시키기 위해 동작 동기화 지연고정루프(407)의 동작에 의해 제1 동작 동기화클록(IN_SC_CLK1)이 가변지연되어 동작 동기화 락킹클록(LOCK_CLK)으로서 출력될 것이다. 즉, 제2 동작 동기화클록(IN_SC_CLK2)과 동작 동기화 락킹클록(LOCK_CLK)이 동기화 될 때까지 동작 동기화 지연고정루프(407)가 동작하게 될 것이다.In order to synchronize and lock the first operation synchronization clock (IN_SC_CLK1) based on the second operation synchronization clock (IN_SC_CLK2) received (TX_CH3) through the third line (CH3), the operation synchronization delay fixed loop (407) performs the operation. The first motion synchronization clock (IN_SC_CLK1) is variable delayed and output as the motion synchronization locking clock (LOCK_CLK). That is, the operation synchronization delay fixed loop 407 will operate until the second operation synchronization clock (IN_SC_CLK2) and the operation synchronization locking clock (LOCK_CLK) are synchronized.

이후, 제2 동작 동기화클록(IN_SC_CLK2)과 동작 동기화 락킹클록(LOCK_CLK)이 동기화되어 락킹되는 것에 응답하여 동작 동기화 락킹신호(INI_LOCK)가 비활성화 상태인 로직'로우'(Low)에서 활성화상태인 로직'하이'(High)로 천이하는 것에 응답하여 제1 라인 송신부(403) 및 제2 라인 송신부(404)에서 완전히 동일한 위상을 갖는 제1 내부클록(IN_CLK1)을 제1 라인(CH1) 및 제2 라인(CH2)을 통해 각각 송신하기 시작하면서, 초기동작구간이 종료되고 제1 동작구간이 시작된다.Subsequently, in response to the second operation synchronization clock (IN_SC_CLK2) and the operation synchronization locking clock (LOCK_CLK) being synchronized and locked, the logic in which the operation synchronization locking signal (INI_LOCK) is inactive is 'logic' activated from low (Low). In response to transitioning to 'High', the first line clock IN_CLK1 having the same phase in the first line transmitter 403 and the second line transmitter 404 is first line CH1 and second line Each transmission starts via (CH2), the initial operation period ends, and the first operation period begins.

이렇게 제1 라인(CH1) 및 제2 라인(CH2)을 통해 제1 반도체 장치(40)에서 제2 반도체 장치(42)로 송신되는 제1 내부클록(IN_CLK1)은, 제1 라인(CH1) 및 제2 라인(CH2)을 통해 전송(TX_CH1 -> RX_CH1, TX_CH2 -> RX_CH2)되는 과정에서 일정시간(tF) 지연되는 것을 알 수 있다.In this way, the first internal clock IN_CLK1 transmitted from the first semiconductor device 40 to the second semiconductor device 42 through the first line CH1 and the second line CH2 includes the first line CH1 and It can be seen that a certain time (tF) is delayed in the process of transmitting (TX_CH1-> RX_CH1, TX_CH2-> RX_CH2) through the second line (CH2).

또한, 제1 반도체 장치(40)에서 제2 반도체 장치(42)로 제1 내부클록(IN_CLK1)이 전송(TX_CH1 -> RX_CH1, TX_CH2 -> RX_CH2)되는 과정에서 일정시간(tF) 지연되는 것과 함께 크로스토크 신호 왜곡으로 인해 지연량이 포함되어 제1 반도체 장치(40)에서 제2 반도체 장치(42)로 전송된 제1 내부클록(IN_CLK1)과 제2 반도체 장치(42) 내부에서 생성된 제2 내부클록(IN_CLK2)은 위상 차이를 갖게 된다.In addition, the first internal clock (IN_CLK1) from the first semiconductor device 40 to the second semiconductor device 42 is transmitted (TX_CH1-> RX_CH1, TX_CH2-> RX_CH2) with a certain time (tF) delayed The first internal clock (IN_CLK1) transmitted from the first semiconductor device 40 to the second semiconductor device 42 is included due to the crosstalk signal distortion, and the second internal generated inside the second semiconductor device 42 The clock IN_CLK2 has a phase difference.

이렇게, 제2 반도체 장치(42)에서는 위상 차이를 갖는 제1 내부클록(IN_CLK1)과 제2 내부클록(IN_CLK2)을 동기화시키기 위해 제2 내부클록(IN_CLK2)의 위상을 조절하여 위상조절클록(PHC_CLK)을 생성한다. 즉, 제2 내부클록(IN_CLK2)을 가변지연시킨 위상조절클록(PHC_CLK)의 위상이 제1 내부클록(IN_CLK1)의 위상에 동기화 되도록 한다.In this way, the second semiconductor device 42 adjusts the phase of the second inner clock (IN_CLK2) to synchronize the first inner clock (IN_CLK1) and the second inner clock (IN_CLK2) having a phase difference, thereby adjusting the phase control clock (PHC_CLK). ). That is, the phase of the phase adjustment clock PHC_CLK with the variable delay of the second internal clock IN_CLK2 is synchronized with the phase of the first internal clock IN_CLK1.

위상 동기화 동작의 결과로 인해 위상조절클록(PHC_CLK)과 제1 내부클록(IN_CLK1)의 위상이 동기화되면 위상조절클록(PHC_CLK)의 위상이 더 이상 조절되지 않도록 락킹(locking) 시킨다.When the phases of the phase adjustment clock (PHC_CLK) and the first internal clock (IN_CLK1) are synchronized as a result of the phase synchronization operation, the phase of the phase adjustment clock (PHC_CLK) is locked so that it is no longer adjusted.

이때, 위상조절클록(PHC_CLK)의 위상이 락킹되는 것에 응답하여 활성화여부가 결정되는 위상락킹신호(PHLOCK)가 로직'로우'(Low)에서 로직'하이'(High)로 활성화되는 것을 알 수 있다.At this time, it can be seen that the phase locking signal PHLOCK, which determines whether activation is activated in response to the phase of the phase adjustment clock PHC_CLK being activated, is activated from logic 'low' to logic 'high'. .

그리고, 로직'로우'(Low)에서 로직'하이'(High)로 활성화된 위상락킹신호(PHLOCK)는 제2 동작 동기화클록(IN_SC_CLK2)에 응답하여 제2 동작구간 시작신호(LOCK_TS)로서 제3 라인(CH3)을 통해 전송(RX_CH3 -> TX_CH3)된다. 또한, 제2 동작구간 시작신호(LOCK_TS)가 제2 반도체 장치(42)에서 제1 반도체 장치(40)로 전송(RX_CH3 -> TX_CH3)되는 과정에서 일정시간(tF) 지연되는 것을 알 수 있다.In addition, the phase locking signal PHLOCK activated from logic 'low' to logic 'high' is the third operation interval start signal LOCK_TS in response to the second operation synchronization clock IN_SC_CLK2. It is transmitted (RX_CH3-> TX_CH3) through the line CH3. In addition, it can be seen that a certain time (tF) is delayed in the process of transmitting (RX_CH3-> TX_CH3) the second operation period start signal LOCK_TS from the second semiconductor device 42 to the first semiconductor device 40.

이렇게, 제2 동작구간 시작신호(LOCK_TS)가 전송(RX_CH3 -> TX_CH3)되는 과정에서 일정시간(tF) 지연되는 것으로 인해 제1 동작구간이 종료되고 제2 동작구간에 진입하기까지 어느 정도 간격을 갖는 것을 알 수 있다. 즉, 위상조절클록(PHC_CLK)이 락킹되는 시점에서 실질적으로 제1 동작구간은 종료되었지만, 그 결과 활성화되는 제2 동작구간 시작신호(LOCK_TS)가 제1 반도체 장치(40)로 전송(RX_CH3 -> TX_CH3)되어 제1 라인 송신부(403) 및 제2 라인 송신부(404)의 동작을 제어할 때까지는 제2 동작구간이 시작된 상태가 아니므로, 제1 동작구간 종료시점과 제2 동작구간 시작시점이 어느 정도 간격을 갖는 것을 알 수 있다.Thus, the first operation period is terminated due to a certain time (tF) delay in the process in which the second operation period start signal (LOCK_TS) is transmitted (RX_CH3-> TX_CH3) and has a certain interval until entering the second operation period. Able to know. That is, at the time when the phase adjustment clock (PHC_CLK) is locked, the first operation period is substantially ended, but as a result, the start signal (LOCK_TS) of the second operation period that is activated is transmitted to the first semiconductor device 40 (RX_CH3-> TX_CH3), the second operation section is not started until the first line transmitter 403 and the second line transmitter 404 are controlled, so the first operation section start point and the second operation section start point are It can be seen that there is a degree interval.

제2 동작구간 시작신호(LOCK_TS)가 제1 반도체 장치(40)로 전송(RX_CH3 -> TX_CH3)되어 제1 라인 송신부(403) 및 제2 라인 송신부(404)의 동작을 제어하면서, 제1 라인(CH1)을 통해서는 제1 내부클록(IN_CLK1)이 그대로 전송시키고, 제2 라인(CH2)을 통해서는 제1 내부클록(IN_CLK1)의 위상을 반전시킨 클록(CLK)이 전송시킴으로써, 제2 동작구간이 시작되는 것을 알 수 있다.The second operation section start signal (LOCK_TS) is transmitted to the first semiconductor device 40 (RX_CH3-> TX_CH3) while controlling the operation of the first line transmitting unit 403 and the second line transmitting unit 404, the first line The first internal clock (IN_CLK1) is transmitted through (CH1) as it is, and the clock (CLK) that reverses the phase of the first internal clock (IN_CLK1) is transmitted through the second line (CH2), so that the second operating tool You can see that the liver is starting.

제2 동작구간이 시작된 이후, 제1 라인(CH1)을 통해 제1 반도체 장치(40)에서 제2 반도체 장치(42)로 전송된 제1 내부클록(IN_CLK1)은, 전송과정에서 발생하는 크로스토크 신호 왜곡의 차이로 인해 제2 반도체 장치(42) 내부에서 이전의 제1 동작구간일 때 락킹된 제2 내부클록(IN_CLK2), 즉, 위상조절클록(PHC_CLK)과 위상 차이를 갖는 상태라는 것을 알 수 있다.After the second operation period starts, the first internal clock (IN_CLK1) transmitted from the first semiconductor device 40 to the second semiconductor device 42 through the first line CH1 is a crosstalk signal generated in the transmission process. Due to the difference in distortion, it can be seen that the second internal clock (IN_CLK2) that is locked in the first operation section in the second semiconductor device 42 has a phase difference from the phase adjustment clock (PHC_CLK). have.

이렇게, 제2 동작구간에서 제1 내부클록(IN_CLK1)과 위상조절클록(PHC_CLK) 간의 위상 차이는, '구동력 조절 구간'동안 제2 반도체 장치(42) 내부의 측정부(425)에 의해 측정되어 제3 라인(CH3)을 통해 제1 반도체 장치(40)로 전송되고, 제1 반도체 장치(40)에서는 제2 반도체 장치(42)로부터 수신되는 측정결과에 응답하여 제1 라인(CH1)을 통해 전송되는 제1 내부클록(IN_CLK1)의 구동력을 조절함으로써, 그 위상차이가 줄어드는 것을 알 수 있다.In this way, the phase difference between the first internal clock (IN_CLK1) and the phase adjustment clock (PHC_CLK) in the second operation section is measured by the measurement unit 425 inside the second semiconductor device 42 during the 'driving force adjustment section'. The first semiconductor device 40 is transmitted through the third line CH3 and the first semiconductor device 40 responds to the measurement result received from the second semiconductor device 42 through the first line CH1. By adjusting the driving force of the first internal clock (IN_CLK1) to be transmitted, it can be seen that the phase difference is reduced.

참고로, '구동력 조절 구간'은 제1 동작 동기화클록(IN_SC_CLK1) 및 제2 동작 동기화클록(IN_SC_CLK2)에 동기화된 상태로 정의되는 것을 알 수 있다.
For reference, it can be seen that the 'driving force adjustment period' is defined as a state synchronized with the first motion synchronization clock (IN_SC_CLK1) and the second motion synchronization clock (IN_SC_CLK2).

이상에서 살펴본 바와 같이 본 발명의 실시예를 반도체 장치에 적용하면, 서로 인접한 두 라인 사이에 크로스토크로 인해 가장 많이 신호 전송 방해를 받는 환경에서 클록을 전송한 뒤 결정된 위상과, 크로스토크로 인해 가장 많이 신호 전송 이득을 받는 환경에서 클록을 전송한 뒤 결정된 클록의 위상 차이를 측정함으로써, 최적의 크로스토크 보상을 위한 정보를 생성한 뒤, 이를 반도체 장치로 전송될 신호에 적용하도록 할 수 있다.As described above, when the embodiment of the present invention is applied to a semiconductor device, the phase determined after the clock is transmitted in an environment where signal transmission is interrupted most due to crosstalk between two adjacent lines and the highest due to the crosstalk By measuring the phase difference of the determined clock after transmitting the clock in an environment that receives a lot of signal transmission gain, information for optimal crosstalk compensation can be generated and then applied to the signal to be transmitted to the semiconductor device.

또한, 본 발명의 실시예를 반도체 시스템에 적용하면, 두 개의 반도체 장치 사이에서 연결된 서로 인접한 두 라인 사이에 크로스토크로 인해 가장 많이 신호 전송 방해를 받는 환경에서 클록을 전송한 뒤 결정된 위상과, 크로스토크로 인해 가장 많이 신호 전송 이득을 받는 환경에서 클록을 전송한 뒤 결정된 클록의 위상 차이를 측정하고, 그 결과가 두 반도체 장치 사이에서 최적의 크로스토크 보상을 위상 동작에 사용될 수 있도록 제어함으로써, 두 반도체 장치 사이에서 스스로 크로스토크 보상동작이 이루어지도록 제어하는 것이 가능하다. 즉, 두 반도체 장치 사이에서 반도체 장치의 설치 환경이나 신호 전송 라인 환경과 상관없이 항상 최적의 크로스토크 보상동작이 이루어진 상태에서 서로 간에 임의의 신호를 전송하는 동작이 수행될 수 있도록 할 수 있다.
In addition, when the embodiment of the present invention is applied to a semiconductor system, the phase and cross determined after transmitting a clock in an environment where signal transmission is most disturbed due to crosstalk between two adjacent lines connected between two semiconductor devices, By transmitting the clock in the environment that receives the most signal transmission gain due to torque, the phase difference of the determined clock is measured, and the result is controlled so that the optimal crosstalk compensation between the two semiconductor devices can be used for the phase operation. It is possible to control the crosstalk compensation operation to be performed by itself between semiconductor devices. That is, it is possible to perform an operation of transmitting arbitrary signals to each other in an optimal crosstalk compensation operation at all times regardless of an installation environment of a semiconductor device or a signal transmission line environment between two semiconductor devices.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
In the technical field to which the present invention pertains, the present invention described above is not limited by the above-described embodiments and the accompanying drawings, and various substitutions, modifications and changes are possible without departing from the technical spirit of the present invention. It will be apparent to those of ordinary skill.

200 : 동기화부 220 : 내부클록 생성부
240 : 측정부 202 : 위상 비교부
204 : 위상 조절부 206 : 위상 락킹부
242 : 위상 검출부 244 : 신호 출력부
40 : 제1 반도체 장치 42 : 제2 반도체 장치
401 : 제1 내부클록 생성부 403 : 제1 라인 송신부
404 : 제2 라인 송신부 405 : 제1 동작 동기화 클록 생성부
407 : 동작 동기화 지연고정루프 409 : 구동력 조절부
4032 : 제1 라인 고정 구동부 4034 : 제1 라인 변동 구동부
4042 : 제2 라인 고정 구동부 4044 : 제2 라인 반전 구동부
421 : 동기화부 423 : 제2 내부클록 생성부
425 : 측정부 427 : 제2 동작 동기화 클록 생성부
429 : 신호 출력부 4212 : 위상 비교부
4214 : 위상 조절부 4216 : 위상 락킹부200: synchronization unit 220: internal clock generation unit
240: measuring unit 202: phase comparison unit
204: phase adjustment unit 206: phase locking unit
242: phase detection unit 244: signal output unit
40: first semiconductor device 42: second semiconductor device
401: first internal clock generator 403: first line transmitter
404: second line transmitter 405: first operation synchronization clock generator
407: motion synchronization delay fixed loop 409: driving force control unit
4032: First line fixed driving unit 4034: First line variable driving unit
4042: second line fixed driver 4044: second line inverted driver
421: Synchronization unit 423: Second internal clock generation unit
425: measuring unit 427: second operation synchronization clock generation unit
429: signal output unit 4212: phase comparison unit
4214: phase adjustment unit 4216: phase locking unit

Claims (20)

서로 인접한 제1 라인과 제2 라인;
상기 제1 라인을 통해 제1 클록이 수신되고, 제2 라인을 통해 상기 제1 클록과 동일한 위상을 갖는 제2 클록이 수신될 때, 내부클록을 상기 제1 클록에 동기화시켜 락킹하기 위한 동기화부; 및
상기 제1 라인을 통해 상기 제1 클록이 수신되고, 상기 제2 라인을 통해 상기 제1 클록과 상반되는 위상을 갖는 제3 클록이 수신될 때, 락킹된 상기 내부클록과 상기 제1 클록과의 위상 차이를 측정하기 위한 측정부
를 구비하는 반도체 장치.
First and second lines adjacent to each other;
When a first clock is received through the first line and a second clock having the same phase as the first clock is received through the second line, a synchronization unit for synchronizing and locking the internal clock to the first clock ; And
When the first clock is received through the first line and a third clock having a phase opposite to the first clock is received through the second line, the locked internal clock and the first clock Measuring unit for measuring phase difference
A semiconductor device comprising a.
제1항에 있어서,
설정된 주파수를 갖는 상기 내부클록을 생성하기 위한 내부클록 생성부를 더 구비하는 반도체 장치.
According to claim 1,
A semiconductor device further comprising an internal clock generator for generating the internal clock having a set frequency.
제2항에 있어서,
상기 제1 내지 제3 클록은 상기 내부클록과 동일한 주파수를 갖는 것을 특징으로 하는 반도체 장치.According to claim 2,
The first to third clocks are semiconductor devices, characterized in that it has the same frequency as the internal clock. 제1항에 있어서,
상기 동기화부는,
상기 제1 클록과 상기 내부클록의 위상을 비교하기 위한 위상 비교부;
상기 위상 비교부의 출력신호에 응답하여 상기 내부클록의 위상을 조절하여 위상조절클록을 생성하기 위한 위상 조절부; 및
상기 제1 클록과 상기 위상조절클록의 위상 차이가 설정된 위상 차이보다 작을 때, 이를 감지하여 상기 위상 비교부 및 상기 위상 조절부의 동작을 락킹하기 위한 위상 락킹부를 구비하는 반도체 장치.
According to claim 1,
The synchronization unit,
A phase comparator for comparing phases of the first clock and the internal clock;
A phase adjustment unit for generating a phase adjustment clock by adjusting the phase of the internal clock in response to the output signal of the phase comparison unit; And
When the phase difference between the first clock and the phase adjustment clock is less than a set phase difference, a semiconductor device including a phase locking unit for detecting the phase comparison unit and locking the operation of the phase adjustment unit.
제4항에 있어서,
상기 측정부는,
상기 위상 락킹부에 의해 상기 위상 조절부의 동작이 락킹된 후, 상기 위상 조절부로부터 출력되는 상기 위상조절클록과 상기 제1클록의 위상 차이를 검출하고, 검출결과에 따라 위상검출신호를 생성하는 위상 검출부; 및
제3 라인을 통해 상기 위상검출신호를 출력하기 위한 신호 출력부를 구비하는 반도체 장치.
According to claim 4,
The measuring unit,
After the operation of the phase adjusting unit is locked by the phase locking unit, phase detecting the phase difference between the phase adjusting clock and the first clock output from the phase adjusting unit, and generating a phase detection signal according to the detection result Detection unit; And
A semiconductor device including a signal output unit for outputting the phase detection signal through a third line.
서로 인접한 제1 내지 제3 라인을 통해 연결되어 서로 간에 임의의 신호를 입/출력하는 제1 및 제2 반도체 장치를 포함하는 반도체 시스템에 있어서,
제1 동작구간에서 상기 제1 및 제2 라인을 통해 제1 내부클록을 동시에 송신하고, 제2 동작구간에서 상기 제1 및 제2 라인을 통해 상기 제1 내부클록과 그 위상을 반전시킨 클록을 각각 송신하며, 상기 제3 라인을 통해 수신되는 신호에 응답하여 상기 제1 라인의 송신구동력을 조절하는 상기 제1 반도체 장치; 및
상기 제1 동작구간에서 제2 내부클록을 상기 제1 라인을 통해 수신된 상기 제1 내부클록에 동기화시켜 락킹하며, 상기 제2 동작구간에서 락킹된 상기 제2 내부클록과 상기 제1 라인을 통해 수신된 상기 제1 내부클록과의 위상 차이를 측정한 결과를 상기 제3 라인을 통해 송신하는 상기 제2 반도체 장치
를 구비하는 반도체 시스템.
A semiconductor system including first and second semiconductor devices connected to each other through first to third lines to input / output arbitrary signals to each other,
A first internal clock is simultaneously transmitted through the first and second lines in a first operation period, and a clock inverted from the first internal clock and its phase is transmitted through the first and second lines in a second operation period. The first semiconductor device, each transmitting and adjusting a transmission driving force of the first line in response to a signal received through the third line; And
In the first operation section, a second internal clock is locked in synchronization with the first internal clock received through the first line, and locked through the second internal clock and the first line locked in the second operation section. The second semiconductor device transmits a result of measuring a phase difference from the received first internal clock through the third line.
Semiconductor system comprising a.
제6항에 있어서,
상기 제1 반도체 장치는,
설정된 주파수를 갖는 상기 제1 내부클록을 생성하기 위한 제1 내부클록 생성부;
상기 제1 및 제2 동작구간에서 상기 제1 라인을 통해 상기 제1 내부클록을 송신하되, 상기 제2 동작구간에서 상기 제3 라인을 통해 수신되는 신호에 응답하여 그 송신구동력이 조절되는 제1 라인 송신부; 및
상기 제1 동작구간에서 상기 제2 라인을 통해 상기 제1 내부클록을 송신하고, 상기 제2 동작구간에서 상기 제2 라인을 통해 상기 제1 내부클록의 위상을 반전시킨 클록을 송신하기 위한 제2 라인 송신부를 구비하는 반도체 시스템.
The method of claim 6,
The first semiconductor device,
A first internal clock generation unit for generating the first internal clock having a set frequency;
A first in which the first internal clock is transmitted through the first line in the first and second operation periods, and the transmission driving force is adjusted in response to a signal received through the third line in the second operation period. Line transmitter; And
A second for transmitting the first internal clock through the second line in the first operation period, and transmitting a clock inverted the phase of the first internal clock through the second line in the second operation period. A semiconductor system comprising a line transmitter.
제7항에 있어서,
상기 제1 라인 송신부는,
상기 제1 동작구간에서 설정된 구동력으로 상기 제1 내부클록을 상기 제1 라인에 구동하기 위한 제1 라인 고정구동부; 및
상기 제2 동작구간에서 상기 제1 내부클록을 상기 제1 라인에 구동하되, 그 구동력이 상기 제3 라인을 통해 수신되는 신호에 응답하여 그 값이 조절되는 제1 라인 변동구동부를 구비하는 반도체 시스템.
The method of claim 7,
The first line transmitter,
A first line fixed driving unit for driving the first internal clock to the first line with the driving force set in the first operation section; And
A semiconductor system including a first line variable driving unit that drives the first internal clock on the first line in the second operation section, and whose value is adjusted in response to a signal received through the third line. .
제8항에 있어서,
상기 제2 라인 송신부는,
상기 제1 동작구간에서 설정된 구동력으로 상기 제2 내부클록을 상기 제2 라인에 구동하기 위한 제2 라인 고정구동부; 및
상기 제2 동작구간에서 설정된 구동력으로 상기 제2 내부클록의 위상을 반전시킨 클록을 상기 제2 라인에 구동하기 위한 제2 라인 반전구동부를 구비하는 반도체 시스템.The method of claim 8,
The second line transmitting unit,
A second line fixed driving unit for driving the second internal clock to the second line with the driving force set in the first operation section; And
And a second line inversion driving unit for driving a clock in which the phase of the second internal clock is inverted with the driving force set in the second operation section to the second line. 제7항에 있어서,
상기 제2 반도체 장치는,
상기 설정된 주파수를 갖는 상기 제2 내부클록을 생성하기 위한 제2 내부클록 생성부;
상기 제1 동작구간에서 상기 제2 내부클록을 상기 제1 라인을 통해 수신되는 상기 제1 내부클록에 동기화시켜 락킹하기 위한 동기화부; 및
상기 제2 동작구간에서 락킹된 상기 제2 내부클록과 상기 제1 라인을 통해 수신되는 상기 제1 내부클록의 위상 차이를 측정하고, 그 결과에 따라 값이 조절되는 측정신호를 생성하는 측정부
를 구비하는 반도체 시스템.
The method of claim 7,
The second semiconductor device,
A second internal clock generation unit for generating the second internal clock having the set frequency;
A synchronization unit for synchronizing and locking the second internal clock to the first internal clock received through the first line in the first operation section; And
A measuring unit that measures a phase difference between the second inner clock locked in the second operation section and the first inner clock received through the first line, and generates a measurement signal whose value is adjusted according to the result.
Semiconductor system comprising a.
제10항에 있어서,
상기 동기화부는,
상기 제1 내부클록과 상기 제2 내부클록의 위상을 비교하기 위한 위상 비교부;
상기 위상 비교부의 출력신호에 응답하여 상기 제2 내부클록의 위상을 조절하여 위상조절클록을 생성하기 위한 위상 조절부; 및
상기 제2 내부클록과 상기 위상조절클록의 위상 차이가 설정된 위상 차이보다 작을 때, 이를 감지하여 상기 위상 비교부 및 상기 위상 조절부의 동작을 락킹하기 위한 위상 락킹부를 구비하는 반도체 시스템.
The method of claim 10,
The synchronization unit,
A phase comparator for comparing phases of the first inner clock and the second inner clock;
A phase adjustment unit for generating a phase adjustment clock by adjusting the phase of the second internal clock in response to the output signal of the phase comparison unit; And
When the phase difference between the second internal clock and the phase adjustment clock is smaller than a set phase difference, a semiconductor system including a phase locking unit for detecting this and locking the operation of the phase comparison unit and the phase adjustment unit.
제10항에 있어서,
상기 제1 반도체 장치는 초기동작구간에서 상기 제1 내부클록을 설정된 비율로 분주한 제1 동작 동기화클록을 상기 제2 반도체 장치로부터 수신된 제2 동작 동기화클록에 동기화시켜 락킹하고,
상기 제2 반도체 장치는 상기 초기동작구간에서 상기 제2 내부클록을 상기 설정된 비율로 분주하여 생성된 상기 제2 동작 동기화클록을 상기 제1 반도체 장치로 전송하는 반도체 시스템.
The method of claim 10,
The first semiconductor device locks by synchronizing the first motion synchronization clock, which is obtained by dividing the first internal clock at a predetermined rate in the initial operation period, to the second motion synchronization clock received from the second semiconductor device,
The second semiconductor device transmits the second operation synchronization clock generated by dividing the second internal clock at the set ratio in the initial operation period to the first semiconductor device.
제12항에 있어서,
상기 제1 반도체 장치의 상기 초기동작구간에서 상기 제1 동작 동기화클록이 상기 제2 동작 동기화클록에 동기화되어 락킹되는 것에 응답하여 상기 제1 및 제2 라인 송신부가 동작을 시작하면서 상기 제1 동작구간에 진입하고,
상기 제2 반도체 장치의 상기 제1 동작구간에서 상기 제2 내부클록이 상기 제1 라인을 통해 수신되는 상기 제1 내부클록에 동기화되어 락킹되는 것에 응답하여 상기 제3 라인을 통해 제2 동작구간 시작신호를 송신한 뒤, 그에 응답하여 상기 제1 및 제2 라인 송신부가 동작을 시작하면서 상기 제2 동작구간에 진입하는 반도체 시스템.
The method of claim 12,
In response to the first operation synchronization clock being synchronized with and locked to the second operation synchronization clock in the initial operation period of the first semiconductor device, the first and second line transmitters start operation and move to the first operation period. Enter,
In response to being locked in synchronization with the first internal clock received through the first line in the first operation period of the second semiconductor device, the second operation period starts through the third line. After transmitting the signal, the semiconductor system enters the second operation section in response to the first and second line transmitters operating.
제13항에 있어서,
상기 제1 반도체 장치의 상기 제2 동작구간에서 상기 제1 동작 동기화클록의 토글링을 기준으로 상기 측정신호에 응답하여 상기 제1 라인 송신부의 송신구동력 조절 동작이 수행되는 것을 특징으로 하는 반도체 시스템.
The method of claim 13,
In the second operation section of the first semiconductor device, the semiconductor system, characterized in that the transmission driving force adjustment operation of the first line transmitting unit is performed in response to the measurement signal based on toggling of the first operation synchronization clock.
제14항에 있어서,
상기 제1 반도체 장치는,
상기 제1 내부클록을 상기 설정된 비율로 분주하여 상기 제1 동작 동기화클록을 생성하기 제1 동작 동기화클록 생성부;
상기 초기동작구간에서 상기 제1 동작 동기화클록과 상기 제2 동작 동기화클록의 위상을 동기화시켜 락킹하기 위해 상기 제1 동작 동기화클록을 가변지연시키는 동작 동기화 지연고정루프; 및
상기 동작 동기화 지연고정루프에서 락킹된 상기 제1 동작 동기화클록 및 상기 측정신호에 응답하여 상기 제1 라인 송신부의 송신구동력을 조절하기 위한 구동력 조절부를 더 구비하는 반도체 시스템.The method of claim 14,
The first semiconductor device,
A first operation synchronization clock generation unit for generating the first operation synchronization clock by dividing the first internal clock at the set ratio;
An operation synchronization delay fixed loop for variably delaying the first operation synchronization clock to synchronize and lock the phases of the first operation synchronization clock and the second operation synchronization clock in the initial operation period; And
A semiconductor system further comprising a driving force control unit for adjusting a transmission driving force of the first line transmission unit in response to the first operation synchronization clock and the measurement signal locked in the operation synchronization delay fixed loop. 제15항에 있어서,
상기 제2 반도체 장치는,
상기 제2 내부클록을 상기 설정된 비율로 분주하여 상기 제2 동작 동기화클록을 생성하기 위한 제2 동작 동기화클록 생성부; 및
상기 초기동작구간에 진입한 이후 상기 제2 내부클록이 설정된 횟수만큼 토글링하는 동안 상기 제2 동작 동기화클록을 상기 제3 라인으로 송신하고, 상기 제1 동작구간에서 상기 동기화부의 락킹 동작에 대응하는 상기 제2 동작구간 시작신호를 상기 제3 라인으로 송신하며, 상기 제2 동작구간에서 상기 측정신호를 상기 제3 라인으로 송신하는 신호 출력부를 더 구비하는 반도체 시스템.
The method of claim 15,
The second semiconductor device,
A second operation synchronization clock generation unit for generating the second operation synchronization clock by dividing the second internal clock at the set ratio; And
After entering the initial operation period, while the second internal clock toggles for a set number of times, the second operation synchronization clock is transmitted to the third line, and the first operation period corresponds to the locking operation of the synchronization unit. A semiconductor system further comprising a signal output unit that transmits a start signal of a second operation section to the third line, and transmits the measurement signal to the third line in the second operation section.
서로 인접한 제1 내지 제3 라인을 통해 연결되어 서로 간에 임의의 신호를 입/출력하는 제1 및 제2 반도체 장치를 포함하는 반도체 시스템의 동작방법에 있어서,
상기 제1 반도체 장치에서 생성된 제1 내부클록을 상기 제1 및 제2 라인을 통해 동시에 상기 제2 반도체 장치로 전송하는 제1 전송단계;
상기 제2 반도체 장치에서 생성된 제2 내부클록을 상기 제1 전송단계에서 상기 제1 라인을 통해 전송받은 상기 제1 내부클록에 동기화시켜 락킹하는 단계;
상기 제1 반도체 장치에서 생성된 상기 제1 내부클록과 그 위상을 반전시킨 클록을 상기 제1 및 제2 라인을 통해 각각 상기 제2 반도체 장치로 전송하는 제2 전송단계;
상기 락킹하는 단계의 동작결과 락킹된 상기 제2 내부클록과 상기 제2 전송단계에서 상기 제1 라인을 통해 전송받은 상기 제1 내부클록과의 위상 차이를 측정하고, 그 결과를 상기 제3 라인을 통해 상기 제1 반도체 장치로 전송하는 제3 전송단계;
상기 제3 전송단계에서 상기 제3 라인을 통해 전송받은 측정신호에 응답하여 상기 제1 라인을 통해 상기 제2 반도체 장치로 전송되는 신호의 구동력을 조절하는 단계
를 포함하는 반도체 시스템의 동작방법.
A method of operating a semiconductor system including first and second semiconductor devices connected to each other through first to third lines to input / output arbitrary signals to each other,
A first transmission step of simultaneously transmitting the first internal clock generated in the first semiconductor device to the second semiconductor device through the first and second lines;
Synchronizing and locking the second internal clock generated in the second semiconductor device to the first internal clock received through the first line in the first transmission step;
A second transmission step of transmitting the first internal clock generated in the first semiconductor device and a clock inverted to the second semiconductor device through the first and second lines, respectively;
As a result of the operation of the locking step, a phase difference between the locked second inner clock and the first inner clock received through the first line in the second transmission step is measured, and the result is the third line. A third transfer step of transmitting to the first semiconductor device through;
Adjusting a driving force of a signal transmitted to the second semiconductor device through the first line in response to a measurement signal transmitted through the third line in the third transmission step
Method of operating a semiconductor system comprising a.
제17항에 있어서,
상기 제1 내부클록과 제2 내부클록은 동일한 주파수를 갖는 것을 특징으로 하는 반도체 시스템의 동작방법.
The method of claim 17,
The method of operating a semiconductor system, wherein the first inner clock and the second inner clock have the same frequency.
제18항에 있어서,
상기 제1 전송단계 이전에 상기 제1 반도체 장치에서 상기 제1 내부클록의 주파수를 설정된 비율로 분주하여 생성된 제1 동작 동기화클록을 상기 제2 반도체 장치로부터 전송된 제2 동작 동기화클록에 동기화시켜 락킹하는 초기락킹단계;
상기 초기락킹단계 이전에 상기 제2 반도체 장치에서 상기 제2 내부클록의 주파수를 상기 설정된 비율로 분주하여 생성된 상기 제2 동작 동기화클록을 상기 제3 라인을 통해 상기 제1 반도체 장치로 전송하는 제4 전송단계; 및
상기 초기락킹단계에서 상기 제1 동작 동기화클록과 상기 제2 동작 동기화클록이 동기화되어 락킹되는 것에 응답하여 상기 제1 전송단계에 진입하는 단계
를 더 포함하는 반도체 시스템의 동작방법.
The method of claim 18,
The first operation synchronization clock generated by dividing the frequency of the first internal clock in the first semiconductor device at a set ratio before the first transmission step is synchronized with the second operation synchronization clock transmitted from the second semiconductor device. An initial locking step of locking;
Transmitting the second operation synchronization clock generated by dividing the frequency of the second internal clock in the set ratio by the second semiconductor device before the initial locking step to the first semiconductor device through the third line. 4 transmission steps; And
In the initial locking step, entering the first transmission step in response to the first operation synchronization clock and the second operation synchronization clock being synchronized and locked.
Method of operating a semiconductor system further comprising a.
제19항에 있어서,
상기 제1 동작 동기화클록의 토글링을 기준으로 상기 구동력을 조절하는 단계의 동작이 수행되는 것을 특징으로 하는 반도체 시스템의 동작방법.
The method of claim 19,
Method of operating a semiconductor system, characterized in that the operation of adjusting the driving force based on the toggling of the first operation synchronization clock is performed.
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