KR102092194B1

KR102092194B1 - 신호 출력 장치 및 방법

Info

Publication number: KR102092194B1
Application number: KR1020190123911A
Authority: KR
Inventors: 한종표; 양서희; 박재호
Original assignee: 국방과학연구소
Priority date: 2019-10-07
Filing date: 2019-10-07
Publication date: 2020-03-23
Also published as: US20210103311A1; US11199869B2

Abstract

개시된 신호 출력 장치는, 각각 설정된 복수의 신호 발생 조건이 만족하는 경우에 복수의 신호출력 제어신호를 각각 생성하는 신호 생성부와, 입력되는 신호 생성용 전원을 이용하여 복수의 신호출력 제어신호에 따라 단일의 출력신호를 발생시키는 신호 출력부를 포함한다.

Description

신호 출력 장치 및 방법{METHOD AND APPARATUS FOR OUTPUTTING SIGNALS}

본 발명은 신호 출력 장치 및 방법으로서, 더욱 상세하게는 높은 안전이 요구되는 출력신호를 발생하는 신호 출력 장치와 이러한 신호 출력 장치에서 신호를 출력하는 방법에 관한 것이다.

주지하고 있는 바와 같이, 항공용 컴퓨터는 항공기 임무장비 제어 및 항공기 통제역할을 수행하며, 이를 위해 다양한 신호를 송/수신한다. 이러한 신호 중 항공기 안전에 직접적으로 관련된 동작을 수행하는 출력신호가 오동작할 경우, 단일 출력신호의 오작동으로 인명, 재산피해 및 항공기 손실이 발생할 수 있다. 이에 따라 해당 출력신호의 오작동 발생 가능성을 최소화하기 위한 설계가 요구된다.

종래에는 항공용 컴퓨터의 높은 안전이 요구되는 출력신호의 오동작을 방지하기 위하여 최종 출력신호를 발생시키기 위한 조건을 소프트웨어적으로 추가하여, 다수 조건이 만족될 경우 최종 출력신호를 발생시키는 방법이 많이 사용되어 왔다. 그러나 이는 최종 출력신호를 발생시키는 단일 소자의 물리적 결함 발생 시 의도하지 않은 최종 출력신호가 발생할 가능성이 있다는 단점이 있다. 또한 최종 출력신호를 발생시키기 위한 조건을 하드웨어적으로 설계하는 경우에는 특정 1차 출력소자(CPU, FPGA 등)의 다수 디스크리트 출력을 AND 또는 OR로 로직화하여 최종 출력신호가 발생하도록 한다. 그러나 해당 1차 단일 출력소자(CPU, FPGA 등)의 물리적 결함에 따라 모든 신호가 1 또는 0으로 인가될 경우에 의도하지 않은 최종 출력신호가 발생하는 단점이 있다.

대한민국 공개특허공보 제10-2011-0039570호, 스위칭 신호를 출력하기 위한 안전 스위칭 어레인지먼트, 공개일자 2011년 04월 19일.

일 실시예에 따른 해결하고자 하는 과제는, 각각 설정된 복수의 신호 발생 조건이 만족할 때에 출력신호를 발생시킴으로써, 높은 안전이 요구되는 출력신호를 오동작 없이 출력하는 신호 출력 장치 및 방법을 제공한다.

해결하고자 하는 과제는 이상에서 언급한 것으로 제한되지 않으며, 언급되지 않은 또 다른 해결하고자 하는 과제는 아래의 기재로부터 본 발명이 속하는 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.

제 1 관점에 따른 신호 출력 장치는, 각각 설정된 복수의 신호 발생 조건이 만족하는 경우에 복수의 신호출력 제어신호를 각각 생성하는 신호 생성부와, 입력되는 신호 생성용 전원을 이용하여 상기 복수의 신호출력 제어신호에 따라 단일의 출력신호를 발생시키는 신호 출력부를 포함하고, 상기 신호 생성부는, 상기 복수의 신호 발생 조건 중 1차 조건이 만족하는 경우 1차 조건 신호를 생성하는 1차 조건 생성부와, 상기 복수의 신호 발생 조건 중 2차 조건이 만족하는 경우 2차 조건 신호를 생성하는 2차 조건 생성부와, 상기 1차 조건 신호를 제 1 인버터로직 및 제 1 버퍼로직을 통하여 분기시키는 1차 조건 신호 분기부와, 상기 2차 조건 신호를 제 2 인버터로직 및 제 2 버퍼로직을 통하여 분기시키는 2차 조건 신호 분기부와, 상기 1차 조건 신호 분기부에 의하여 상기 제 1 인버터로직을 통하여 분기된 신호와 상기 제 1 버퍼로직을 통하여 분기된 신호가 서로 다른 로직 값일 때에 상기 복수의 신호출력 제어신호 중 하나인 1차 안전신호를 출력하는 1차 안전신호 출력부와, 상기 2차 조건 신호 분기부에 의하여 상기 제 2 인버터로직을 통하여 분기된 신호와 상기 제 2 버퍼로직을 통하여 분기된 신호가 서로 다른 로직 값일 때에 상기 복수의 신호출력 제어신호 중 다른 하나인 2차 안전신호를 출력하는 2차 안전신호 출력부를 포함한다.

삭제

상기 신호 출력부는, 상기 1차 안전신호에 의하여 스위칭 구동하여 상기 신호 생성용 전원의 입력에 따라 1차 출력신호를 발생시키는 1차 스위칭부와, 상기 2차 안전신호에 의하여 스위칭 구동하여 상기 1차 출력신호의 입력에 따라 2차 출력신호를 상기 단일의 출력신호로서 발생시키는 2차 스위칭부를 포함할 수 있다.

상기 신호 생성부는, 상기 1차 조건 신호, 상기 2차 조건 신호, 상기 1차 출력신호 및 상기 2차 출력신호를 모니터링하는 모니터링부를 더 포함할 수 있고, 상기 모니터링부는, 상기 1차 조건 신호 및 상기 2차 조건 신호가 생성되었으나 상기 1차 출력신호 또는 상기 2차 출력신호가 발생되지 않은 경우 또는 상기 1차 조건 신호 및 상기 2차 조건 신호가 생성되지 않았으나 상기 1차 출력신호 또는 상기 2차 출력신호가 발생되는 경우에 상기 1차 조건 생성부와 상기 2차 조건 생성부 중 적어도 하나에 출력 제한 신호를 인가하여 상기 1차 조건 신호 또는 상기 2차 조건 신호가 생성되지 않게 할 수 있다.

상기 1차 안전신호 출력부 또는 상기 2차 안전신호 출력부는, 상기 제 1 인버터로직 또는 상기 제 2 인버터로직을 통하여 분기된 신호가 로직 O이면서 상기 제 1 버퍼로직 또는 상기 제 2 버퍼로직을 통하여 분기된 신호가 로직 1일 때에 로직 1을 출력하는 오픈 컬렉터 타입 인버터 소자와, 상기 오픈 컬렉터 타입 인버터 소자의 출력인 로직 1이 입력되면 상기 1차 안전신호 또는 상기 2차 안전신호를 상기 1차 스위칭부 또는 상기 2차 스위칭부에 인가하는 디스크리트 출력부를 포함할 수 있다.

제 2 관점에 따른 신호 출력 장치에서 수행되는 신호 출력 방법은, 각각 설정된 복수의 신호 발생 조건이 만족하는 경우에 신호 생성부가 복수의 신호출력 제어신호를 각각 생성하는 단계와, 입력되는 신호 생성용 전원을 이용하여 신호 출력부가 상기 복수의 신호출력 제어신호에 따라 단일의 출력신호를 발생시키는 단계를 포함하고, 상기 복수의 신호출력 제어신호를 각각 생성하는 단계는, 상기 복수의 신호 발생 조건 중 1차 조건이 만족하는 경우 1차 조건 신호를 생성하며, 상기 복수의 신호 발생 조건 중 2차 조건이 만족하는 경우 2차 조건 신호를 생성하고, 상기 1차 조건 신호를 제 1 인버터로직 및 제 1 버퍼로직을 통하여 분기시키며, 상기 2차 조건 신호를 제 2 인버터로직 및 제 2 버퍼로직을 통하여 분기시키고, 상기 제 1 인버터로직을 통하여 분기된 신호와 상기 제 1 버퍼로직을 통하여 분기된 신호가 서로 다른 로직 값일 때에 상기 복수의 신호출력 제어신호 중 하나인 1차 안전신호를 출력하며, 상기 제 2 인버터로직을 통하여 분기된 신호와 상기 제 2 버퍼로직을 통하여 분기된 신호가 서로 다른 로직 값일 때에 상기 복수의 신호출력 제어신호 중 다른 하나인 2차 안전신호를 출력한다.

제 3 관점에 따른 컴퓨터 프로그램을 저장하고 있는 컴퓨터 판독 가능 기록매체는, 상기 컴퓨터 프로그램은, 프로세서에 의해 실행되면, 각각 설정된 복수의 신호 발생 조건이 만족하는 경우에 신호 생성부가 복수의 신호출력 제어신호를 각각 생성하는 단계와, 입력되는 신호 생성용 전원을 이용하여 신호 출력부가 상기 복수의 신호출력 제어신호에 따라 단일의 출력신호를 발생시키는 단계를 포함하고, 상기 복수의 신호출력 제어신호를 각각 생성하는 단계는, 상기 복수의 신호 발생 조건 중 1차 조건이 만족하는 경우 1차 조건 신호를 생성하며, 상기 복수의 신호 발생 조건 중 2차 조건이 만족하는 경우 2차 조건 신호를 생성하고, 상기 1차 조건 신호를 제 1 인버터로직 및 제 1 버퍼로직을 통하여 분기시키며, 상기 2차 조건 신호를 제 2 인버터로직 및 제 2 버퍼로직을 통하여 분기시키고, 상기 제 1 인버터로직을 통하여 분기된 신호와 상기 제 1 버퍼로직을 통하여 분기된 신호가 서로 다른 로직 값일 때에 상기 복수의 신호출력 제어신호 중 하나인 1차 안전신호를 출력하며, 상기 제 2 인버터로직을 통하여 분기된 신호와 상기 제 2 버퍼로직을 통하여 분기된 신호가 서로 다른 로직 값일 때에 상기 복수의 신호출력 제어신호 중 다른 하나인 2차 안전신호를 출력하는, 방법을 상기 프로세서가 수행하도록 하기 위한 명령어를 포함한다.

제 4 관점에 따른 컴퓨터 판독 가능 기록매체에 저장되어 있는 컴퓨터 프로그램은, 상기 컴퓨터 프로그램은, 프로세서에 의해 실행되면, 각각 설정된 복수의 신호 발생 조건이 만족하는 경우에 신호 생성부가 복수의 신호출력 제어신호를 각각 생성하는 단계와, 입력되는 신호 생성용 전원을 이용하여 신호 출력부가 상기 복수의 신호출력 제어신호에 따라 단일의 출력신호를 발생시키는 단계를 포함하고, 상기 복수의 신호출력 제어신호를 각각 생성하는 단계는, 상기 복수의 신호 발생 조건 중 1차 조건이 만족하는 경우 1차 조건 신호를 생성하며, 상기 복수의 신호 발생 조건 중 2차 조건이 만족하는 경우 2차 조건 신호를 생성하고, 상기 1차 조건 신호를 제 1 인버터로직 및 제 1 버퍼로직을 통하여 분기시키며, 상기 2차 조건 신호를 제 2 인버터로직 및 제 2 버퍼로직을 통하여 분기시키고, 상기 제 1 인버터로직을 통하여 분기된 신호와 상기 제 1 버퍼로직을 통하여 분기된 신호가 서로 다른 로직 값일 때에 상기 복수의 신호출력 제어신호 중 하나인 1차 안전신호를 출력하며, 상기 제 2 인버터로직을 통하여 분기된 신호와 상기 제 2 버퍼로직을 통하여 분기된 신호가 서로 다른 로직 값일 때에 상기 복수의 신호출력 제어신호 중 다른 하나인 2차 안전신호를 출력하는, 방법을 상기 프로세서가 수행하도록 하기 위한 명령어를 포함한다.

일 실시예에 따르면, 각각 설정된 복수의 신호 발생 조건이 만족할 때에 출력신호를 발생시킴으로써, 높은 안전이 요구되는 출력신호를 오동작 없이 출력하는 신호 출력 장치 및 방법을 제공한다.

이러한 실시예에 따른 신호 출력 장치 및 방법을 군 항공용 컴퓨터에 적용하는 경우, 단일 소자의 결함 발생 시에 출력신호가 출력되지 않는다. 특히 군 항공용 컴퓨터 신호 입출력 보드의 단일 프로그래머블 디바이스(FPGA, ASIC 등)에 의해 출력신호가 통제되는 경우, 해당 프로그래머블 디바이스 고장 시 일반적으로 발생되는 All-Open(전 신호 Open) 또는 All-Ground(전 신호 GND로 Short) 형태의 결함 발생 시에도 최종 출력신호가 발생되지 않는 효과가 있다.

또한, 높은 안전이 요구되는 군 항공용 컴퓨터의 고전류 신호 출력 로직 및 그 장치를 구성하는 어떠한 단일 소자의 결함 발생 시에도 최종 출력신호가 발생되지 않는 부가적인 효과가 있다. 이러한 효과에 의해 군 항공기의 안전을 향상시킬 수 있다.

도 1은 본 발명의 일 실시예에 따른 신호 출력 장치의 구성도이다.
도 2는 도 1의 신호 출력 장치를 구성하는 1차 안전신호 출력부의 구성도이다.
도 3은 도 1의 신호 출력 장치를 구성하는 2차 안전신호 출력부의 구성도이다.
도 4는 본 발명의 일 실시예에 따른 신호 출력 장치에서 수행되는 신호 출력 방법을 설명하기 위한 흐름도이다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범주는 청구항에 의해 정의될 뿐이다.

본 발명의 실시예들을 설명함에 있어서 공지 기능 또는 구성에 대한 구체적인 설명은 본 발명의 실시예들을 설명함에 있어 실제로 필요한 경우 외에는 생략될 것이다. 그리고 후술되는 용어들은 본 발명의 실시예에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.

본 명세서에서 단수의 표현은 문맥상 명백하게 다름을 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, ‘포함하다’ 또는 ‘구성하다’ 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

또한, 본 발명의 실시예에서, 어떤 부분이 다른 부분과 연결되어 있다고 할 때, 이는 직접적인 연결뿐 아니라, 다른 매체를 통한 간접적인 연결의 경우도 포함한다. 또한 어떤 부분이 어떤 구성 요소를 포함한다는 의미는, 특별히 반대되는 기재가 없는 한 다른 구성 요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있다는 것을 의미한다.

도 1은 본 발명의 일 실시예에 따른 신호 출력 장치의 구성도이다.

도 1에 나타낸 바와 같이 신호 출력 장치(10)는 신호 생성부(100) 및 신호 출력부(200)를 포함한다.

신호 생성부(100)는 각각 설정된 복수의 신호 발생 조건이 만족하는 경우에 복수의 신호출력 제어신호를 각각 생성하여 신호 출력부(200)에 제공한다.

신호 생성부(100)는 1차 안전신호 출력부(120), 2차 안전신호 출력부(130), 모니터링부(140), 1차 조건 생성부(150), 2차 조건 생성부(160), 1차 조건 신호 분기부(170) 및 2차 조건 신호 분기부(180)를 포함할 수 있다. 이 중에서 모니터링부(140), 1차 조건 생성부(150), 2차 조건 생성부(160), 1차 조건 신호 분기부(170) 및 2차 조건 신호 분기부(180)는 FPGA(Field Programmable Gate Array)(110)로 구현할 수 있다.

1차 조건 생성부(150)는 복수의 신호 발생 조건 중 1차 조건이 만족하는 경우 1차 조건 신호를 생성한다.

2차 조건 생성부(160)는 복수의 신호 발생 조건 중 2차 조건이 만족하는 경우 2차 조건 신호를 생성한다.

1차 조건 신호 분기부(170)는 1차 조건 생성부(150)의 1차 조건 신호를 제 1 인버터로직 및 제 1 버퍼로직을 통하여 분기시킨다.

2차 조건 신호 분기부(180)는 2차 조건 생성부(160)의 2차 조건 신호를 제 2 인버터로직 및 제 2 버퍼로직을 통하여 분기시킨다.

1차 안전신호 출력부(120)는 1차 조건 신호 분기부(170)에 의하여 제 1 인버터로직을 통하여 분기된 신호와 제 1 버퍼로직을 통하여 분기된 신호가 서로 다른 로직 값일 때에 복수의 신호출력 제어신호 중 하나인 1차 안전신호를 출력한다.

2차 안전신호 출력부(130)는 2차 조건 신호 분기부(180)에 의하여 제 2 인버터로직을 통하여 분기된 신호와 제 2 버퍼로직을 통하여 분기된 신호가 서로 다른 로직 값일 때에 복수의 신호출력 제어신호 중 다른 하나인 2차 안전신호를 출력한다.

모니터링부(140)는 1차 조건 생성부(150)의 1차 조건 신호(151), 2차 조건 생성부(160)의 2차 조건 신호(161), 1차 스위칭부(220)의 1차 출력신호(230) 및 2차 스위칭부(240)의 2차 출력신호(250)를 모니터링하고, 1차 조건 신호(151) 및 2차 조건 신호(161)가 생성되었으나 1차 출력신호(230) 또는 2차 출력신호(250)가 발생되지 않은 경우 또는 1차 조건 신호(151) 및 2차 조건 신호(161)가 생성되지 않았으나 1차 출력신호(230) 또는 2차 출력신호(250)가 발생되는 경우에 1차 조건 생성부(150)와 2차 조건 생성부(160) 중 적어도 하나에 출력 제한 신호를 인가하여 1차 조건 신호(151) 또는 2차 조건 신호(161)가 생성되지 않게 한다.

신호 출력부(200)는 입력되는 신호 생성용 전원을 이용하여 신호 출력부(200)로부터 제공되는 복수의 신호출력 제어신호에 따라 단일의 출력신호를 발생시킨다.

신호 출력부(200)는 신호 생성용 전원 입력부(210), 1차 스위칭부(220) 및 2차 스위칭부(230)를 포함할 수 있다.

1차 스위칭부(220)는 1차 안전신호 출력부(120)의 1차 안전신호에 의하여 스위칭 구동하여 신호 생성용 전원 입력부(210)에 의한 신호 생성용 전원의 입력에 따라 1차 출력신호를 발생시킨다.

2차 스위칭부(240)는 2차 안전신호 출력부(130)의 2차 안전신호에 의하여 스위칭 구동하여 1차 스위칭부(220)에 의한 1차 출력신호의 입력에 따라 2차 출력신호를 단일의 출력신호로서 발생시킨다.

도 2는 도 1의 신호 출력 장치(10)를 구성하는 1차 안전신호 출력부(120)의 구성도이다.

1차 안전신호 출력부(120)는 1차 조건 신호 분기부(170)의 제 1 인버터로직을 통하여 분기된 신호가 로직 O이면서 1차 조건 신호 분기부(170)의 제 1 버퍼로직을 통하여 분기된 신호가 로직 1일 때에 로직 1을 출력하는 오픈 컬렉터 타입 인버터 소자(300, 310)를 포함한다.

그리고, 1차 안전신호 출력부(120)는 오픈 컬렉터 타입 인버터 소자(300, 310)의 출력인 로직 1이 입력되면 1차 안전신호를 1차 스위칭부(220)에 인가하는 디스크리트 출력부(320)를 더 포함한다.

도 3은 도 1의 신호 출력 장치(10)를 구성하는 2차 안전신호 출력부(130)의 구성도이다.

2차 안전신호 출력부(130)는 2차 조건 신호 분기부(180)의 제 1 인버터로직을 통하여 분기된 신호가 로직 O이면서 2차 조건 신호 분기부(180)의 제 1 버퍼로직을 통하여 분기된 신호가 로직 1일 때에 로직 1을 출력하는 오픈 컬렉터 타입 인버터 소자(300, 310)를 포함한다.

그리고, 2차 안전신호 출력부(130)는 오픈 컬렉터 타입 인버터 소자(300, 310)의 출력인 로직 1이 입력되면 2차 안전신호를 2차 스위칭부(250)에 인가하는 디스크리트 출력부(330)를 더 포함한다.

도 4는 본 발명의 일 실시예에 따른 신호 출력 장치(10)에서 수행되는 신호 출력 방법을 설명하기 위한 흐름도이다.

도 4에 나타낸 바와 같이 신호 출력 방법은, 각각 설정된 복수의 신호 발생 조건이 만족하는 경우에 신호 생성부가 복수의 신호출력 제어신호를 각각 생성하는 단계(S410, S420)를 포함한다.

그리고, 신호 출력 방법은 입력되는 신호 생성용 전원을 이용하여 신호 출력부가 상기 복수의 신호출력 제어신호에 따라 단일의 출력신호를 발생시키는 단계(S430, S440)를 더 포함한다.

이하, 도 1 내지 도 4를 참조하여 본 발명의 실시예에 따른 신호 출력 장치(10)에서 수행되는 신호 출력 방법에 대하여 자세히 살펴보기로 한다.

신호 생성부(100)의 FPGA(110)는 안전을 고려하여 출력신호를 발생시키기 위한 조건을 1차 조건 생성부(150)와 2차 조건 생성부(160)의 2가지로 분리하여 판단하여, 1차 조건 생성부(150)의 조건과 2차 조건 생성부(160)의 조건이 동시에 만족되어야 신호 출력부(200)의 출력신호(260)가 발생되도록 한다.

1차 조건 생성부(150)의 1차 조건 신호(151)는 분기되어 인버터로직과 버퍼로직으로 입력되며, 인버터로직과 버퍼로직의 출력은 1차 안전신호 출력부(120)로 입력된다. 1차 안전신호 출력부(120)는 인버터로직의 출력이 Logic 0이고 버퍼로직의 출력이 Logic 1일 때만 1차 스위칭부(220)로 출력 명령이 발생되도록 하는 회로이다.

2차 조건 생성부(160)의 2차 조건 신호(161)는 분기되어 인버터로직과 버퍼로직으로 입력되며, 인버터로직과 버퍼로직의 출력은 2차 안전신호 출력부(130)로 입력된다. 2차 안전신호 출력부(130)는 인버터로직의 출력이 Logic 0이고 버퍼로직의 출력이 Logic 1일 때만 2차 스위칭부(240)로 출력 명령이 발생되도록 하는 회로이다.

2차 안전신호 출력부(130)는 1차 안전신호 출력부(120)와 동일한 오픈 컬렉터 인버터 소자를 사용하여, 해당 인버터 소자에 All-Open 또는 All-Ground형태의 결함 발생 시에도 최종 출력신호가 발생하지 않도록 한다.

모니터링부(140)는 FPGA(110)내에 설계된 1차 조건 생성부(150)의 1차 조건 신호(151) 및 2차 조건 생성부(160)의 2차 조건 신호(161)와 신호 출력부(200)의 1차 스위칭부(220)의 1차 출력 모니터링 신호(230) 및 2차 스위칭부(240)의 2차 출력 모니터링 신호(250)를 수신 받는다. 수신 받은 조건 신호와 출력 모니터링 신호를 이용하여, 조건 신호를 인가하였는데 출력 모니터링 신호가 입력되지 않거나, 조건 신호를 인가하지 않았는데 출력 모니터링 신호가 입력된 경우, 1차 조건 생성부(150)와 2차 조건 생성부(160)로 출력 제한 신호(141)를 인가하여 모든 출력신호를 비활성화 시켜 출력이 발생되지 않도록 한다. 상기와 같은 로직을 통하여 1차 스위칭부(220) 또는 2차 스위칭부(240)의 결함 발생 시 출력신호(260)가 발생되지 않도록 한다.

신호 출력부(200)의 1차 스위칭부(220)는 신호 생성용 전원입력부(250)를 통하여 항공기로부터 전원을 입력받아, 신호 생성부(100)의 1차 안전신호 출력부(120)의 출력 명령 수신 시 전원 출력을 2차 스위칭부(240)로 출력하며, 이 출력신호는 1차 출력 모니터링 신호(230)를 통하여 신호 생성부(100)의 모니터링부(140)로 입력된다. 신호 출력부(200)의 2차 스위칭부(240)는 1차 스위칭부(220)의 출력을 입력받아, 신호 생성부(100)의 2차 안전신호 출력부(130)의 출력 명령 수신 시 출력신호(260)를 신호 출력부(200) 외부로 출력하며, 이 출력신호는 2차 출력 모니터링 신호(250)를 통하여 신호 생성부(100)의 모니터링부(140)로 입력된다. 신호 출력부(200)에서 출력된 출력신호(260)는 항공기의 높은 안전을 요구하는 기능에 연결되어 운용개념에 따른 동작을 수행하게 된다.

도 2를 참조하면, 신호 생성부(100)의 FPGA(110)내에 설계된 1차 조건 생성부(150)의 1차 조건 신호(151)는 인버터로직을 통한 인버터 출력신호(111)와 버퍼로직을 통한 버퍼 출력신호(112)로 분기된다. 이 신호는 인버터 출력신호(111)의 값이 Logic 0이고 버퍼 출력신호(112)의 값이 Logic 1일 때만 디스크리트 출력부(320)로 Logic 1 값을 인가하여 1차 스위칭부(220)로 출력 명령을 인가하도록 설계되었다. 특히 FPGA(110)의 물리적 결함 가능성과 1차 안전신호 출력부(120)의 구성 소자의 단일 결함 발생 시 출력신호가 발생하지 않도록 설계하기 위하여, 이종의 오픈 컬렉터 타입 인버터 소자(300, 310)를 사용하였다. 각 오픈 컬렉터 타입 인버터 소자(300, 310)에는 3개의 오픈 컬렉터 인버터를 내장할 수 있다. 만약 FPGA(110)의 물리적 결함에 의해 인버터 출력신호(111)의 값과 버퍼 출력신호(112)의 값이 모두 Logic 1인 경우, 상단의 오픈 컬렉터 인버터(300)의 출력이 Logic 0으로 유지되어, 하단의 오픈 컬렉터 인버터(310)의 출력에 무관하게 디스크리트 출력부(320)의 출력은 Logic 0으로 출력되게 된다.

도 3을 참조하면, 신호 생성부(100)의 FPGA(110)내에 설계된 2차 조건 생성부(160)의 2차 조건 신호(161)는 인버터로직을 통한 인버터 출력신호(113)와 버퍼로직을 통한 버퍼 출력신호(114)로 분기되며, 이 신호들은 각각 2차 안전신호 출력부(130)의 오픈 컬렉터 인버터(303, 312, 313)로 입력받는다. 여기에 사용된 인버터(303, 312, 313)들은 1차 안전신호 출력부(120)의 오픈 컬렉터 타입 인버터 소자(300, 310)들에 내장된 인버터 중 하나이며, 이 출력은 디스크리트 출력부(330)를 통해 2차 스위칭부(240)로 전달된다. 만약 FPGA(110)의 물리적 결함에 의해 인버터 출력신호(113)의 값과 버퍼 출력신호(114)의 값이 모두 Logic 1인 경우, 상단의 오픈 컬렉터 인버터(310)의 출력이 Logic 0으로 유지되어, 하단의 오픈 컬렉터 인버터(300)의 출력에 무관하게 디스크리트 출력부(330)의 출력은 Logic 0으로 출력되게 된다.

만약 1단 인버터 소자(300)에 하드웨어적 결함이 발생하여 상단 인버터(301) 및 하단 인버터(302)의 출력이 모두 Logic 1로 인가가 될 경우, 운용자의 의도와 무관하게 1차 스위칭부(220)의 출력은 발생되나, 2단 인버터 소자(310)가 정상적으로 구동되고 있으므로 2차 스위칭부(240)의 출력이 발생되지 않아 출력신호(260)는 발생되지 않는다. 또한, 2단 인버터 소자(310)에 하드웨어적 결함이 발생하여 상단 인버터(312) 및 하단 인버터(313)의 출력이 모두 Logic 1로 인가가 될 경우에도, 2차 스위칭부(240)의 출력신호 발생 조건은 만족하지만 1단 인버터 소자(300)가 정상적으로 구동되고 있어 1차 스위칭부(220)의 출력이 발생되지 않아 출력신호(260)는 발생되지 않는다. 이러한 고장 상태 및 출력 상태는 모니터링부(140)에서 지속적으로 감시되어 사용자에게 고장정보를 알려주며, 결함 발생 시 1차 조건 생성부(150)와 2차 조건 생성부(160)의 출력신호를 모두 비활성화 하여 출력신호(260)가 발생되지 않도록 한다.

지금까지 설명한 바와 같이, 본 발명의 실시예에 따르면, 각각 설정된 복수의 신호 발생 조건이 만족할 때에 출력신호를 발생시킴으로써, 높은 안전이 요구되는 출력신호를 오동작 없이 출력하는 신호 출력 장치 및 방법을 제공한다.

본 발명에 첨부된 흐름도의 각 단계의 조합들은 컴퓨터 프로그램 인스트럭션들에 의해 수행될 수도 있다. 이들 컴퓨터 프로그램 인스트럭션들은 범용 컴퓨터, 특수용 컴퓨터 또는 기타 프로그램 가능한 데이터 프로세싱 장비의 프로세서에 탑재될 수 있으므로, 컴퓨터 또는 기타 프로그램 가능한 데이터 프로세싱 장비의 프로세서를 통해 수행되는 그 인스트럭션들이 흐름도의 각 단계에서 설명된 기능들을 수행하는 수단을 생성하게 된다. 이들 컴퓨터 프로그램 인스트럭션들은 특정 방식으로 기능을 구현하기 위해 컴퓨터 또는 기타 프로그램 가능한 데이터 프로세싱 장비를 지향할 수 있는 컴퓨터 이용 가능 또는 컴퓨터 판독 가능 기록매체에 저장되는 것도 가능하므로, 그 컴퓨터 이용가능 또는 컴퓨터 판독 가능 기록매체에 저장된 인스트럭션들은 흐름도의 각 단계에서 설명된 기능을 수행하는 인스트럭션 수단을 내포하는 제조 품목을 생산하는 것도 가능하다. 컴퓨터 프로그램 인스트럭션들은 컴퓨터 또는 기타 프로그램 가능한 데이터 프로세싱 장비 상에 탑재되는 것도 가능하므로, 컴퓨터 또는 기타 프로그램 가능한 데이터 프로세싱 장비 상에서 일련의 동작 단계들이 수행되어 컴퓨터로 실행되는 프로세스를 생성해서 컴퓨터 또는 기타 프로그램 가능한 데이터 프로세싱 장비를 수행하는 인스트럭션들은 흐름도의 각 단계에서 설명된 기능들을 실행하기 위한 단계들을 제공하는 것도 가능하다.

또한, 각 단계는 특정된 논리적 기능(들)을 실행하기 위한 하나 이상의 실행 가능한 인스트럭션들을 포함하는 모듈, 세그먼트 또는 코드의 일부를 나타낼 수 있다. 또, 몇 가지 대체 실시예들에서는 단계들에서 언급된 기능들이 순서를 벗어나서 발생하는 것도 가능함을 주목해야 한다. 예컨대, 실시예에서 언급된 단계들이 수행되는 순서가 변경될 수도 있고, 잇달아 도시되어 있는 두 개의 단계들은 사실 실질적으로 동시에 수행되는 것도 가능하고 또는 그 단계들이 때때로 해당하는 기능에 따라 역순으로 수행되는 것도 가능하다.

이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

100: 신호 생성부 110: FPGA
120: 1차 안전신호 출력부 130: 2차 안전신호 출력부
140: 모니터링부 150: 1차 조건 생성부
160: 2차 조건 생성부 170: 1차 조건 신호 분기부
180: 2차 조건 신호 분기부 200: 신호 출력부
210: 신호 생성용 전원 입력부 220: 1차 스위칭부
240: 2차 스위칭부

Claims

각각 설정된 복수의 신호 발생 조건이 만족하는 경우에 복수의 신호출력 제어신호를 각각 생성하는 신호 생성부와,
입력되는 신호 생성용 전원을 이용하여 상기 복수의 신호출력 제어신호에 따라 단일의 출력신호를 발생시키는 신호 출력부를 포함하고,
상기 신호 생성부는,
상기 복수의 신호 발생 조건 중 1차 조건이 만족하는 경우 1차 조건 신호를 생성하는 1차 조건 생성부와,
상기 복수의 신호 발생 조건 중 2차 조건이 만족하는 경우 2차 조건 신호를 생성하는 2차 조건 생성부와,
상기 1차 조건 신호를 제 1 인버터로직 및 제 1 버퍼로직을 통하여 분기시키는 1차 조건 신호 분기부와,
상기 2차 조건 신호를 제 2 인버터로직 및 제 2 버퍼로직을 통하여 분기시키는 2차 조건 신호 분기부와,
상기 1차 조건 신호 분기부에 의하여 상기 제 1 인버터로직을 통하여 분기된 신호와 상기 제 1 버퍼로직을 통하여 분기된 신호가 서로 다른 로직 값일 때에 상기 복수의 신호출력 제어신호 중 하나인 1차 안전신호를 출력하는 1차 안전신호 출력부와,
상기 2차 조건 신호 분기부에 의하여 상기 제 2 인버터로직을 통하여 분기된 신호와 상기 제 2 버퍼로직을 통하여 분기된 신호가 서로 다른 로직 값일 때에 상기 복수의 신호출력 제어신호 중 다른 하나인 2차 안전신호를 출력하는 2차 안전신호 출력부를 포함하는
신호 출력 장치.
삭제
제 1 항에 있어서,
상기 신호 출력부는,
상기 1차 안전신호에 의하여 스위칭 구동하여 상기 신호 생성용 전원의 입력에 따라 1차 출력신호를 발생시키는 1차 스위칭부와,
상기 2차 안전신호에 의하여 스위칭 구동하여 상기 1차 출력신호의 입력에 따라 2차 출력신호를 상기 단일의 출력신호로서 발생시키는 2차 스위칭부를 포함하는
신호 출력 장치.
제 3 항에 있어서,
상기 신호 생성부는,
상기 1차 조건 신호, 상기 2차 조건 신호, 상기 1차 출력신호 및 상기 2차 출력신호를 모니터링하는 모니터링부를 더 포함하고,
상기 모니터링부는, 상기 1차 조건 신호 및 상기 2차 조건 신호가 생성되었으나 상기 1차 출력신호 또는 상기 2차 출력신호가 발생되지 않은 경우 또는 상기 1차 조건 신호 및 상기 2차 조건 신호가 생성되지 않았으나 상기 1차 출력신호 또는 상기 2차 출력신호가 발생되는 경우에 상기 1차 조건 생성부와 상기 2차 조건 생성부 중 적어도 하나에 출력 제한 신호를 인가하여 상기 1차 조건 신호 또는 상기 2차 조건 신호가 생성되지 않게 하는
신호 출력 장치.
제 3 항에 있어서,
상기 1차 안전신호 출력부 또는 상기 2차 안전신호 출력부는,
상기 제 1 인버터로직 또는 상기 제 2 인버터로직을 통하여 분기된 신호가 로직 O이면서 상기 제 1 버퍼로직 또는 상기 제 2 버퍼로직을 통하여 분기된 신호가 로직 1일 때에 로직 1을 출력하는 오픈 컬렉터 타입 인버터 소자와,
상기 오픈 컬렉터 타입 인버터 소자의 출력인 로직 1이 입력되면 상기 1차 안전신호 또는 상기 2차 안전신호를 상기 1차 스위칭부 또는 상기 2차 스위칭부에 인가하는 디스크리트 출력부를 포함하는
신호 출력 장치.
신호 출력 장치에서 수행되는 신호 출력 방법으로서,
각각 설정된 복수의 신호 발생 조건이 만족하는 경우에 신호 생성부가 복수의 신호출력 제어신호를 각각 생성하는 단계와,
입력되는 신호 생성용 전원을 이용하여 신호 출력부가 상기 복수의 신호출력 제어신호에 따라 단일의 출력신호를 발생시키는 단계를 포함하고,
상기 복수의 신호출력 제어신호를 각각 생성하는 단계는,
상기 복수의 신호 발생 조건 중 1차 조건이 만족하는 경우 1차 조건 신호를 생성하며,
상기 복수의 신호 발생 조건 중 2차 조건이 만족하는 경우 2차 조건 신호를 생성하고,
상기 1차 조건 신호를 제 1 인버터로직 및 제 1 버퍼로직을 통하여 분기시키며,
상기 2차 조건 신호를 제 2 인버터로직 및 제 2 버퍼로직을 통하여 분기시키고,
상기 제 1 인버터로직을 통하여 분기된 신호와 상기 제 1 버퍼로직을 통하여 분기된 신호가 서로 다른 로직 값일 때에 상기 복수의 신호출력 제어신호 중 하나인 1차 안전신호를 출력하며,
상기 제 2 인버터로직을 통하여 분기된 신호와 상기 제 2 버퍼로직을 통하여 분기된 신호가 서로 다른 로직 값일 때에 상기 복수의 신호출력 제어신호 중 다른 하나인 2차 안전신호를 출력하는
신호 출력 방법.
컴퓨터 프로그램을 저장하고 있는 컴퓨터 판독 가능 기록매체로서,
상기 컴퓨터 프로그램은, 프로세서에 의해 실행되면,
각각 설정된 복수의 신호 발생 조건이 만족하는 경우에 신호 생성부가 복수의 신호출력 제어신호를 각각 생성하는 단계와,
입력되는 신호 생성용 전원을 이용하여 신호 출력부가 상기 복수의 신호출력 제어신호에 따라 단일의 출력신호를 발생시키는 단계를 포함하고,
상기 복수의 신호출력 제어신호를 각각 생성하는 단계는,
상기 복수의 신호 발생 조건 중 1차 조건이 만족하는 경우 1차 조건 신호를 생성하며,
상기 복수의 신호 발생 조건 중 2차 조건이 만족하는 경우 2차 조건 신호를 생성하고,
상기 1차 조건 신호를 제 1 인버터로직 및 제 1 버퍼로직을 통하여 분기시키며,
상기 2차 조건 신호를 제 2 인버터로직 및 제 2 버퍼로직을 통하여 분기시키고,
상기 제 1 인버터로직을 통하여 분기된 신호와 상기 제 1 버퍼로직을 통하여 분기된 신호가 서로 다른 로직 값일 때에 상기 복수의 신호출력 제어신호 중 하나인 1차 안전신호를 출력하며,
상기 제 2 인버터로직을 통하여 분기된 신호와 상기 제 2 버퍼로직을 통하여 분기된 신호가 서로 다른 로직 값일 때에 상기 복수의 신호출력 제어신호 중 다른 하나인 2차 안전신호를 출력하는, 방법을 상기 프로세서가 수행하도록 하기 위한 명령어를 포함하는
컴퓨터 판독 가능한 기록매체.
컴퓨터 판독 가능 기록매체에 저장되어 있는 컴퓨터 프로그램으로서,
상기 컴퓨터 프로그램은, 프로세서에 의해 실행되면,
각각 설정된 복수의 신호 발생 조건이 만족하는 경우에 신호 생성부가 복수의 신호출력 제어신호를 각각 생성하는 단계와,
입력되는 신호 생성용 전원을 이용하여 신호 출력부가 상기 복수의 신호출력 제어신호에 따라 단일의 출력신호를 발생시키는 단계를 포함하고,
상기 복수의 신호출력 제어신호를 각각 생성하는 단계는,
상기 복수의 신호 발생 조건 중 1차 조건이 만족하는 경우 1차 조건 신호를 생성하며,
상기 복수의 신호 발생 조건 중 2차 조건이 만족하는 경우 2차 조건 신호를 생성하고,
상기 1차 조건 신호를 제 1 인버터로직 및 제 1 버퍼로직을 통하여 분기시키며,
상기 2차 조건 신호를 제 2 인버터로직 및 제 2 버퍼로직을 통하여 분기시키고,
상기 제 1 인버터로직을 통하여 분기된 신호와 상기 제 1 버퍼로직을 통하여 분기된 신호가 서로 다른 로직 값일 때에 상기 복수의 신호출력 제어신호 중 하나인 1차 안전신호를 출력하며,
상기 제 2 인버터로직을 통하여 분기된 신호와 상기 제 2 버퍼로직을 통하여 분기된 신호가 서로 다른 로직 값일 때에 상기 복수의 신호출력 제어신호 중 다른 하나인 2차 안전신호를 출력하는, 방법을 상기 프로세서가 수행하도록 하기 위한 명령어를 포함하는
컴퓨터 판독 가능 기록매체에 저장되어 있는 컴퓨터 프로그램.