KR102086471B1 - Semiconductor memory device - Google Patents

Semiconductor memory device Download PDF

Info

Publication number
KR102086471B1
KR102086471B1 KR1020120157199A KR20120157199A KR102086471B1 KR 102086471 B1 KR102086471 B1 KR 102086471B1 KR 1020120157199 A KR1020120157199 A KR 1020120157199A KR 20120157199 A KR20120157199 A KR 20120157199A KR 102086471 B1 KR102086471 B1 KR 102086471B1
Authority
KR
South Korea
Prior art keywords
refresh
control pulse
response
pulse
period
Prior art date
Application number
KR1020120157199A
Other languages
Korean (ko)
Other versions
KR20140086548A (en
Inventor
김정현
권기창
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020120157199A priority Critical patent/KR102086471B1/en
Publication of KR20140086548A publication Critical patent/KR20140086548A/en
Application granted granted Critical
Publication of KR102086471B1 publication Critical patent/KR102086471B1/en

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40611—External triggering or timing of internal or partially internal refresh operations, e.g. auto-refresh or CAS-before-RAS triggered refresh
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40615—Internal triggering or timing of refresh, e.g. hidden refresh, self refresh, pseudo-SRAMs
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

리프레쉬 동작을 수행하는 반도체 메모리 장치에 관한 것으로, 오토 리프레쉬 제어 펄스, 셀프 리프레쉬 제어 펄스, 아이들(idle) 신호에 응답하여 예정된 리프레쉬 구간 동안 활성화되는 리프레쉬 신호를 생성하기 위한 리프레쉬 구간 설정부; 오토 리프레쉬 제어 펄스, 셀프 리프레쉬 제어 펄스, 리프레쉬 피드백 펄스, 프리차지 제어 펄스에 응답하여 리프레쉬 구간 내에서 예정된 주기를 가지고 토글링하는 리프레쉬 소오스신호를 생성하기 위한 리프레쉬 소오스신호 생성부; 리프레쉬 소오스신호에 응답하여 리프레쉬 구간 내에서 예정된 횟수만큼 토글링하는 복수의 리프레쉬용 액티브신호를 순차적으로 생성하고, 복수의 리프레쉬용 액티브신호를 복수의 메모리 영역으로 출력하기 위한 리프레쉬 액티브 제어부; 및 복수의 리프레쉬용 액티브신호 중 어느 하나에 응답하여 리프레쉬 구간 내에서 펄싱하는 상기 리프레쉬 피드백 펄스를 생성하기 위한 리프레쉬용 피드백부를 포함하는 반도체 메모리 장치가 제공된다.A semiconductor memory device for performing a refresh operation, comprising: a refresh period setting unit configured to generate a refresh signal that is activated during a predetermined refresh period in response to an auto refresh control pulse, a self refresh control pulse, and an idle signal; A refresh source signal generator configured to generate a refresh source signal that toggles with a predetermined period within a refresh period in response to an auto refresh control pulse, a self refresh control pulse, a refresh feedback pulse, and a precharge control pulse; A refresh active controller configured to sequentially generate a plurality of refresh active signals to toggle a predetermined number of times in the refresh period in response to the refresh source signal, and output a plurality of refresh active signals to the plurality of memory areas; And a refresh feedback unit configured to generate the refresh feedback pulse pulsed in the refresh period in response to any one of a plurality of refresh active signals.

Figure R1020120157199
Figure R1020120157199

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}Semiconductor Memory Device {SEMICONDUCTOR MEMORY DEVICE}

본 발명은 반도체 설계 기술에 관한 것으로, 더욱 상세하게는 반도체 메모리 장치에 관한 것이다.
TECHNICAL FIELD The present invention relates to semiconductor design technology, and more particularly, to a semiconductor memory device.

일반적으로, 디램(DRAM : Dynamic Random Access Memory)은 하나의 트랜지스터와 하나의 커패시터를 포함하는 단위 메모리 셀이 어레이 구조로 구성되고, 상기의 커패시터에 데이터가 저장된다. 그런데, 반도체 기판 위에 형성되는 커패시터는 주변과 완전히 전기적으로 분리되지 않아 저장된 데이터(전하)가 보존되지 않고 방전된다. 즉, 디램(DRAM)은 에스램(SRAM : Static Random Access Memory)이나 플레쉬 메모리(Flash Memory) 등과 달리 시간이 흐름에 따라 메모리 셀에 저장된 정보가 사라지는 현상이 발생한다. 이러한 현상을 방지하기 위하여 외부에서 일정 주기마다 메모리 셀에 저장된 정보를 다시 기입해주는 동작을 수행하도록 하고 있으며, 이를 통상적으로 리프레쉬 모드라고 한다. 다시 말해, 리프레쉬 모드는 커패시터에 저장된 전하를 유지하기 위한 동작에 해당한다.In general, a dynamic random access memory (DRAM) includes a unit memory cell including one transistor and one capacitor in an array structure, and data is stored in the capacitor. However, the capacitor formed on the semiconductor substrate is not completely electrically separated from the surroundings, and the stored data (charge) is discharged without being preserved. In other words, unlike RAM (SRAM) or flash memory (DRAM), information stored in memory cells disappears with time. In order to prevent such a phenomenon, an operation of rewriting information stored in a memory cell at a predetermined cycle is performed externally. This is commonly referred to as a refresh mode. In other words, the refresh mode corresponds to an operation for maintaining the charge stored in the capacitor.

리프레쉬 모드에는 정기적으로 입력되는 리프레쉬 명령에 대응하여 내부적으로 어드레스를 카운트하며 순차적으로 단위 메모리 셀에 저장된 전하량들을 리프레쉬 하는 오토 리프레쉬 모드와, 초기 리프레쉬 명령의 입력 이후 내부적으로 생성된 어드레스와 리프레쉬 명령에 응답하여 순차적으로 단위 메모리 셀에 저장된 전하량들을 리프레쉬 하는 셀프 리프레쉬 모드가 포함된다. 이때, 셀프 리프레쉬 모드는 사용자가 메모리 장치의 동작을 오랫동안 멈춘 동안에 이용되고, 오토 리프레쉬 모드는 사용자가 메모리 장치와 리드/라이트 동작을 주고받는 중간 중간에 이용된다. The refresh mode internally counts addresses in response to a refresh command that is periodically input and sequentially refreshes the amount of charge stored in the unit memory cell, and responds to an internally generated address and refresh command after the initial refresh command is input. And a self refresh mode for sequentially refreshing charges stored in the unit memory cell. At this time, the self refresh mode is used while the user stops the operation of the memory device for a long time, and the auto refresh mode is used midway between the user exchanging read / write operations with the memory device.

도 1에는 종래기술에 따른 반도체 메모리 장치가 블록 구성도로 도시되어 있다.1 illustrates a block diagram of a semiconductor memory device according to the related art.

도 1을 참조하면, 반도체 메모리 장치(100)는 오토 리프레쉬 제어 펄스(AFACT), 셀프 리프레쉬 제어 펄스(PSRF), 아이들 신호(IDLE), 초기화 신호(RST)에 응답하여 예정된 리프레쉬 구간 동안 활성화되는 리프레쉬 신호(REF)를 생성하기 위한 리프레쉬 구간 설정부(110)와, 리프레쉬 신호(REF)에 응답하여 제1 내지 제4 메모리 영역(BANK0/1, BANK2/3, BANK4/5, BANK6/7)(도면에 미도시)에 대응하는 제1 내지 제4 리프레쉬 제어신호(REF01, REF23, REF45, REF67)를 순차적으로 생성하기 위한 뱅크 리프레쉬 제어부(120)와, 뱅크 리프레쉬 제어부(120)가 제1 내지 제4 리프레쉬 제어신호(REF01, REF23, REF45, REF67)를 생성할 때 필요한 지연시간이 설정된 리프레쉬용 지연부(130)와, 제1 내지 제4 리프레쉬 제어신호(REF01, REF23, REF45, REF67)에 응답하여 카운팅 소오스신호(REF01D) 및 제1 내지 제4 액티브 플래그신호(FACT<0:3>)를 생성하기 위한 액티브 플래그신호 생성부(140)와, 제1 내지 제4 액티브 플래그신호(FACT<0:3>)에 응답하여 예정된 리프레쉬 구간 내에서 순차적으로 활성화되는 제1 내지 제4 뱅크 액티브신호(BANK0/1_ACT, BANK2/3_ACT, BANK4/5_ACT, BANK6/7_ACT)를 생성하기 위한 뱅크 액티브신호 생성부(150)와, 리프레쉬 신호(REF)와 카운팅 소오스신호(REF01D)에 응답하여 어드레스 카운팅을 위한 어드레스 카운팅신호(REFA)를 생성하기 위한 카운팅신호 생성부(160)를 포함한다.Referring to FIG. 1, the semiconductor memory device 100 may be activated during a predetermined refresh period in response to an auto refresh control pulse AFACT, a self refresh control pulse PSRF, an idle signal IDLE, and an initialization signal RST. The refresh period setting unit 110 for generating the signal REF and the first to fourth memory areas BANK0 / 1, BANK2 / 3, BANK4 / 5, and BANK6 / 7 in response to the refresh signal REF ( The bank refresh control unit 120 and the bank refresh control unit 120 for sequentially generating the first to fourth refresh control signals REF01, REF23, REF45, and REF67 corresponding to the drawings are illustrated in FIG. 4 Responding to the refresh delay unit 130 having the delay time required for generating the refresh control signals REF01, REF23, REF45, and REF67 and the first to fourth refresh control signals REF01, REF23, REF45, and REF67. Counting source signal REF01D and the first to fourth active flags Active flag signal generation unit 140 for generating calls FACT <0: 3> and sequentially activated within a predetermined refresh period in response to the first to fourth active flag signals FACT <0: 3>. The bank active signal generator 150 for generating the first to fourth bank active signals BANK0 / 1_ACT, BANK2 / 3_ACT, BANK4 / 5_ACT, and BANK6 / 7_ACT, the refresh signal REF, and the counting source signal And a counting signal generator 160 for generating an address counting signal REFA for address counting in response to REF01D.

한편, 도 2에는 리프레쉬 구간 설정부(110)의 내부 구성도가 도시되어 있다.2 is a diagram illustrating an internal configuration of the refresh section setting unit 110.

도 2를 참조하면, 아이들 신호(IDLE)에 응답하여 아이들 펄스(IDLEP)를 생성하기 위한 펄스 생성부(111)와, 오토 리프레쉬 제어 펄스(AFACT), 셀프 리프레쉬 제어 펄스(PSRF), 아이들 펄스(IDLEP), 초기화 신호(RST)를 각각 입력받기 위한 입력부(113)와, 입력부를 통해 입력된 오토 리프레쉬 제어 펄스, 셀프 리프레쉬 제어 펄스, 아이들 펄스, 초기화 신호에 응답하여 리프레쉬 신호를 생성하기 위한 리프레쉬 신호 생성부(115)와, 리프레쉬 신호 생성부(115)의 출력신호를 리프레쉬 신호(REF)로서 출력하기 위한 출력부(117)를 포함한다. 특히, 리프레쉬 신호 생성부(115)는 SR 플립플롭(flipflop)을 포함한다.2, a pulse generator 111 for generating an idle pulse IDLEP in response to an idle signal IDLE, an auto refresh control pulse AFACT, a self refresh control pulse PSRF, and an idle pulse IDLEP) and an input unit 113 for receiving the initialization signal RST, and a refresh signal for generating a refresh signal in response to an auto refresh control pulse, a self refresh control pulse, an idle pulse, and an initialization signal input through the input unit. The generation unit 115 and an output unit 117 for outputting the output signal of the refresh signal generation unit 115 as the refresh signal REF. In particular, the refresh signal generator 115 includes an SR flip-flop.

이하, 상기와 같은 구성을 가지는 반도체 메모리 장치(100)의 동작을 도 3 내지 도 4b를 참조하여 설명한다.Hereinafter, an operation of the semiconductor memory device 100 having the above configuration will be described with reference to FIGS. 3 to 4B.

도 3에는 도 1에 도시된 반도체 메모리 장치(100)의 동작을 설명하기 위한 타이밍도가 도시되어 있고, 도 4a에는 도 1에 도시된 반도체 메모리 장치(100)의 동작을 오토 리프레쉬 모드에 따라 설명하기 위한 타이밍도가 도시되어 있고, 도 4b에는 도 1에 도시된 반도체 메모리 장치(100)의 동작을 셀프 리프레쉬 모드에 따라 설명하기 위한 타이밍도가 도시되어 있다.3 is a timing diagram illustrating an operation of the semiconductor memory device 100 shown in FIG. 1, and FIG. 4A illustrates an operation of the semiconductor memory device 100 shown in FIG. 1 according to an auto refresh mode. FIG. 4B is a timing diagram for explaining the operation of the semiconductor memory device 100 shown in FIG. 1 according to the self refresh mode.

일단, 도 3을 참조하면, 리프레쉬 구간 설정부(110)는 오토 리프레쉬 제어 펄스(AFACT), 셀프 리프레쉬 제어 펄스(PSRF), 아이들 신호(IDLE), 초기화 신호(RST)에 응답하여 리프레쉬 신호(REF)를 생성한다. 리프레쉬 신호(REF)는 초기화 신호(RST)에 응답하여 비활성화 상태를 유지하고 이후 오토 리프레쉬 제어 펄스(AFACT) 또는 셀프 리프레쉬 제어 펄스(PSRF)에 응답하여 예정된 리프레쉬 구간 동안 활성화된 다음 아이들 신호(IDLE)에 응답하여 다시 비활성화된다.Referring to FIG. 3, the refresh period setting unit 110 responds to the auto refresh control pulse AFACT, the self refresh control pulse PSRF, the idle signal IDLE, and the initialization signal RST. ) The refresh signal REF remains inactive in response to the initialization signal RST and is then activated during the predetermined refresh period in response to the auto refresh control pulse AFACT or the self refresh control pulse PSRF and then the idle signal IDLE. In response, it is deactivated again.

리프레쉬 신호(REF)가 활성화되면, 뱅크 리프레쉬 제어부(120)는 리프레쉬 신호(REF)에 응답하여 리프레쉬 신호(REF)의 활성화 에지가 예정된 지연시간만큼씩 지연된 제1 내지 제4 리프레쉬 제어신호(REF01, REF23, REF45, REF67)를 순차적으로 생성하고, 액티브 플래그신호 생성부(140)는 제1 내지 제4 리프레쉬 제어신호(REF01, REF23, REF45, REF67)에 응답하여 제1 내지 제4 리프레쉬 제어신호(REF01, REF23, REF45, REF67)의 활성화 에지에 맞춰 펄싱하는 제1 내지 제4 액티브 플래그신호(FACT<0:3>)를 생성하며, 뱅크 액티브신호 생성부(150)는 제1 내지 제4 액티브 플래그신호(FACT<0:3>)에 응답하여 단위 리프레쉬 구간 동안 활성화되는 제1 내지 제4 뱅크 액티브신호(BANK0/1_ACT, BANK2/3_ACT, BANK4/5_ACT, BANK6/7_ACT)를 순차적으로 생성한다. 여기서, 제1 내지 제4 뱅크 액티브신호(BANK0/1_ACT, BANK2/3_ACT, BANK4/5_ACT, BANK6/7_ACT)는 제1 내지 제4 메모리 영역(BANK0/1, BANK2/3, BANK4/5, BANK6/7)(도면에 미도시)의 워드라인을 활성화하는데 이용된다.When the refresh signal REF is activated, the bank refresh control unit 120 responds to the refresh signal REF by the first to fourth refresh control signals REF01, in which an activation edge of the refresh signal REF is delayed by a predetermined delay time. The REF23, REF45, and REF67 are sequentially generated, and the active flag signal generation unit 140 generates the first to fourth refresh control signals in response to the first to fourth refresh control signals REF01, REF23, REF45, and REF67. The first to fourth active flag signals FACT <0: 3> are pulsed according to the activation edges of the REF01, REF23, REF45, and REF67, and the bank active signal generator 150 generates the first to fourth active signals. The first to fourth bank active signals BANK0 / 1_ACT, BANK2 / 3_ACT, BANK4 / 5_ACT and BANK6 / 7_ACT are sequentially generated in response to the flag signals FACT <0: 3>. Here, the first to fourth bank active signals BANK0 / 1_ACT, BANK2 / 3_ACT, BANK4 / 5_ACT, and BANK6 / 7_ACT are the first to fourth memory areas BANK0 / 1, BANK2 / 3, BANK4 / 5, and BANK6 /. 7) to activate the word line (not shown).

이하에서는 상기와 같은 동작을 기반으로 오토 리프레쉬 모드시의 동작과 셀프 리프레쉬 모드시의 동작을 설명한다.Hereinafter, the operation in the auto refresh mode and the operation in the self refresh mode will be described based on the above operation.

먼저, 오토 리프레쉬 모드시의 동작을 설명한다.First, the operation in the auto refresh mode will be described.

도 4a를 참조하면, 오토 리프레쉬 제어 펄스(AFACT)는 외부로부터 입력된 오토 리프레쉬 커맨드(도면에 미도시)와 1대 1로 대응하여 생성된다. 오토 리프레쉬 제어 펄스(AFACT)가 생성되면, 도 3에서 설명한 과정을 통해 제1 내지 제4 뱅크 액티브신호(BANK0/1_ACT, BANK2/3_ACT, BANK4/5_ACT, BANK6/7_ACT)가 순차적으로 생성된다. 그리고, 오토 리프레쉬 제어 펄스(AFACT)가 주기적으로 활성화됨에 따라 제1 내지 제4 메모리 영역(BANK0/1, BANK2/3, BANK4/5, BANK6/7)에 포함된 모든 메모리 셀(Address0 ~ N)이 순차적으로 리프레쉬되고, 이후의 명령에 따라 모든 메모리 셀(Address0 ~ N)의 리프레쉬 동작이 반복적으로 실시된다.Referring to FIG. 4A, an auto refresh control pulse AFACT is generated in one-to-one correspondence with an auto refresh command (not shown) input from the outside. When the auto refresh control pulse AFACT is generated, the first to fourth bank active signals BANK0 / 1_ACT, BANK2 / 3_ACT, BANK4 / 5_ACT, and BANK6 / 7_ACT are sequentially generated through the process described with reference to FIG. 3. In addition, as the auto refresh control pulse AFACT is periodically activated, all memory cells (Address 0 to N) included in the first to fourth memory areas BANK0 / 1, BANK2 / 3, BANK4 / 5, and BANK6 / 7. The refresh is sequentially performed, and the refresh operation of all the memory cells Address 0 to N is repeatedly performed in accordance with subsequent instructions.

다음, 셀프 리프레쉬 모드시의 동작을 설명한다.Next, the operation in the self refresh mode will be described.

도 4b를 참조하면, 셀프 리프레쉬 제어 펄스(PSRF)는 외부로부터 입력된 셀프 리프레쉬 커맨드(도면에 미도시)와 1대 다수로 대응하여 생성된다. 다시 말해, 셀프 리프레쉬 커맨드가 인가되면, 셀프 리프레쉬 제어 펄스(PSRF)는 미리 정해진 주기(TPSRF)마다 생성된다. 셀프 리프레쉬 제어 펄스(PSRF)가 생성되면, 도 3에서 설명한 과정을 통해 제1 내지 제4 뱅크 액티브신호(BANK0/1_ACT, BANK2/3_ACT, BANK4/5_ACT, BANK6/7_ACT)가 순차적으로 생성된다. 그리고, 셀프 리프레쉬 제어 펄스(PSRF)가 주기적으로 활성화됨에 따라 제1 내지 제4 메모리 영역(BANK0/1, BANK2/3, BANK4/5, BANK6/7)에 포함된 모든 메모리 셀(Address0 ~ N)이 순차적으로 리프레쉬되고, 이후의 명령에 따라 모든 메모리 셀(Address0 ~ N)의 리프레쉬 동작이 반복적으로 실시된다.Referring to FIG. 4B, the self refresh control pulse PSRF is generated in one-to-many correspondence with a self refresh command (not shown) input from the outside. In other words, when the self refresh command is applied, the self refresh control pulse PSRF is generated every predetermined period TPSRF. When the self refresh control pulse PSRF is generated, the first to fourth bank active signals BANK0 / 1_ACT, BANK2 / 3_ACT, BANK4 / 5_ACT, and BANK6 / 7_ACT are sequentially generated through the process described with reference to FIG. 3. As the self-refresh control pulse PSRF is periodically activated, all memory cells Address0 to N included in the first to fourth memory areas BANK0 / 1, BANK2 / 3, BANK4 / 5, and BANK6 / 7. The refresh is sequentially performed, and the refresh operation of all the memory cells Address 0 to N is repeatedly performed in accordance with subsequent instructions.

그러나, 상기와 같은 구성을 가지는 반도체 메모리 장치(100)는 다음과 같은 문제점이 있다.However, the semiconductor memory device 100 having the above configuration has the following problems.

제1 내지 제4 메모리 영역(BANK0/1, BANK2/3, BANK4/5, BANK6/7)에 포함된 모든 메모리 셀(Address0 ~ N)은 데이터를 보존할 수 있는 리텐션 시간(retention time)을 가지고 있으며, 그 리텐센 시간 내에 리프레쉬 동작이 실시되어야 한다. 그런데, 온도, 공정, 전압 등의 동작 조건으로 인하여 메모리 셀(Address0 ~ N)의 누설전류가 증가하는 경우에는 메모리 셀(Address0 ~ N)의 리텐션 시간이 감소하므로, 더 빠른 간격의 리프레쉬 동작이 필요하다. 만약 메모리 영역(BANK0/1, BANK2/3, BANK4/5, BANK6/7)당 전체 리텐션 시간이 예정된 리프레쉬 시간(tAREF, tSREF)보다 작으면(도 4a 및 도 4b 참조), 메모리 셀에 저장된 데이터를 잃은 다음 리프레쉬 동작이 수행될 것이다.All memory cells (Address 0 to N) included in the first to fourth memory areas BANK0 / 1, BANK2 / 3, BANK4 / 5, and BANK6 / 7 have a retention time for storing data. And a refresh operation must be performed within the restensen time. However, when the leakage current of the memory cells Address0 to N increases due to operating conditions such as temperature, process, and voltage, the retention time of the memory cells Address0 to N decreases, so that the refresh operation at a faster interval is performed. need. If the total retention time per memory area BANK0 / 1, BANK2 / 3, BANK4 / 5, BANK6 / 7 is less than the scheduled refresh time tAREF, tSREF (see Figs. 4A and 4B), it is stored in the memory cell. After the data is lost, the refresh operation will be performed.

따라서, 온도, 공정, 전압 등의 동작 조건의 변동에 의하여 메모리 셀의 누설전류가 증가하게 되면, 메모리 셀의 리텐션 시간이 줄어들게 되어 정상적인 리프레쉬 동작을 보장할 수 없는 문제점이 있다.
Therefore, when the leakage current of the memory cell is increased due to a change in operating conditions such as temperature, process, voltage, etc., the retention time of the memory cell is reduced, thereby preventing a normal refresh operation.

본 발명은 보다 빠른 간격의 리프레쉬 동작을 수행하기 위한 반도체 메모리 장치를 제공하는 것이다.
The present invention provides a semiconductor memory device for performing a faster interval refresh operation.

본 발명의 일 측면에 따르면, 본 발명은 외부로부터 입력된 리프레쉬 커맨드에 대응하는 제1 리프레쉬 제어 펄스와 제1 리프레쉬 제어 펄스에 대응하여 내부적으로 생성된 제2 리프레쉬 제어 펄스에 응답하여 제1 리프레쉬 제어 펄스에 대응하는 리프레쉬 구간 내에서 예정된 주기를 가지고 토글링하는 리프레쉬 소오스신호를 생성하기 위한 리프레쉬 소오스 제어부; 및 리프레쉬 소오스신호에 응답하여 리프레쉬 구간 내에서 예정된 주기를 가지고 토글링하는 리프레쉬용 액티브신호를 생성하기 위한 리프레쉬 액티브 제어부를 포함할 수 있다.According to an aspect of the present invention, the present invention provides a first refresh control in response to a first refresh control pulse corresponding to a refresh command input from an external source and a second refresh control pulse generated internally in response to a first refresh control pulse. A refresh source controller configured to generate a refresh source signal that toggles with a predetermined period within a refresh period corresponding to a pulse; And a refresh active controller for generating a refresh active signal that toggles with a predetermined period in the refresh period in response to the refresh source signal.

본 발명의 다른 측면에 따르면, 본 발명은 오토 리프레쉬 제어 펄스, 셀프 리프레쉬 제어 펄스, 아이들(idle) 신호에 응답하여 예정된 리프레쉬 구간 동안 활성화되는 리프레쉬 신호를 생성하기 위한 리프레쉬 구간 설정부; 오토 리프레쉬 제어 펄스, 셀프 리프레쉬 제어 펄스, 리프레쉬 피드백 펄스, 프리차지 제어 펄스에 응답하여 리프레쉬 구간 내에서 예정된 주기를 가지고 토글링하는 리프레쉬 소오스신호를 생성하기 위한 리프레쉬 소오스신호 생성부; 리프레쉬 소오스신호에 응답하여 리프레쉬 구간 내에서 예정된 횟수만큼 토글링하는 복수의 리프레쉬용 액티브신호를 순차적으로 생성하고, 복수의 리프레쉬용 액티브신호를 복수의 메모리 영역으로 출력하기 위한 리프레쉬 액티브 제어부; 및 복수의 리프레쉬용 액티브신호 중 어느 하나에 응답하여 리프레쉬 구간 내에서 펄싱하는 상기 리프레쉬 피드백 펄스를 생성하기 위한 리프레쉬용 피드백부를 포함할 수 있다.
According to another aspect of the present invention, the present invention provides a refresh period setting unit for generating a refresh signal that is activated during a predetermined refresh period in response to an auto refresh control pulse, a self refresh control pulse, and an idle signal; A refresh source signal generator configured to generate a refresh source signal that toggles with a predetermined period within the refresh period in response to the auto refresh control pulse, the self refresh control pulse, the refresh feedback pulse, and the precharge control pulse; A refresh active controller configured to sequentially generate a plurality of refresh active signals to be toggled a predetermined number of times in the refresh period in response to the refresh source signal, and output a plurality of refresh active signals to the plurality of memory areas; And a refresh feedback unit configured to generate the refresh feedback pulse pulsed in the refresh period in response to any one of a plurality of refresh active signals.

리프레쉬 제어 펄스가 펄싱할 때마다 예정된 주기로 토글링하는 액티브신호를 생성함으로써 리프레쉬 동작 주기를 보다 빠르게 가져갈 수 있다. 따라서, 메모리 셀의 누설전류가 증가하는 환경에서도 정상적인 리프레쉬 동작을 실시할 수 있으므로, 반도체 메모리 장치의 신뢰도를 향상시킬 수 있는 효과가 있다.
Each time the refresh control pulse is pulsed, the refresh operation cycle can be taken faster by generating an active signal that toggles at a predetermined period. Therefore, since the normal refresh operation can be performed even in an environment where the leakage current of the memory cell increases, the reliability of the semiconductor memory device can be improved.

도 1은 종래기술에 따른 반도체 메모리 장치의 블록 구성도이다.
도 2는 도 1에 도시된 리프레쉬 구간 설정부의 내부 구성도이다.
도 3은 종래기술에 따른 반도체 메모리 장치의 동작을 설명하기 위한 타이밍도이다.
도 4a는 도 3의 동작을 기반으로 오토 리프레쉬 모드시의 동작을 설명하기 위한 타이밍도이다.
도 4b는 도 3의 동작을 기반으로 셀프 리프레쉬 모드시의 동작을 설명하기 위한 타이밍도이다.
도 5는 본 발명의 실시예에 따른 반도체 메모리 장치의 블록 구성도이다.
도 6은 도 5에 도시된 리프레쉬 제어부의 내부 구성도이다.
도 7은 본 발명의 실시예에 따른 반도체 메모리 장치의 동작을 설명하기 위한 타이밍도이다.
도 8a는 도 7의 동작을 기반으로 오토 리프레쉬 모드시의 동작을 설명하기 위한 타이밍도이다.
도 8b는 도 7의 동작을 기반으로 셀프 리프레쉬 모드시의 동작을 설명하기 위한 타이밍도이다.1 is a block diagram of a semiconductor memory device according to the related art.
FIG. 2 is a diagram illustrating an internal configuration of the refresh section setting unit shown in FIG. 1.
3 is a timing diagram for describing an operation of a semiconductor memory device according to the related art.
FIG. 4A is a timing diagram for describing an operation in the auto refresh mode based on the operation of FIG. 3.
4B is a timing diagram illustrating an operation in the self refresh mode based on the operation of FIG. 3.
5 is a block diagram illustrating a semiconductor memory device in accordance with an embodiment of the present invention.
FIG. 6 is a diagram illustrating an internal configuration of the refresh control unit shown in FIG. 5.
7 is a timing diagram illustrating an operation of a semiconductor memory device according to an embodiment of the present invention.
FIG. 8A is a timing diagram for describing an operation in the auto refresh mode based on the operation of FIG. 7.
8B is a timing diagram for describing an operation in the self refresh mode based on the operation of FIG. 7.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention.

도 5에는 본 발명의 실시예에 따른 반도체 메모리 장치가 블록 구성도로 도시되어 있고, 도 6에는 도 5에 도시된 리프레쉬 제어부의 내부 구성도가 도시되어 있다.FIG. 5 is a block diagram illustrating a semiconductor memory device in accordance with an embodiment of the present invention, and FIG. 6 is a diagram illustrating an internal configuration of the refresh control unit shown in FIG. 5.

도 5를 참조하면, 반도체 메모리 장치(200)는 오토 리프레쉬 제어 펄스(AFACT), 셀프 리프레쉬 제어 펄스(PSRF), 아이들 신호(IDLE), 초기화 신호(RST), 프리차지 제어 펄스(RE<0>), 리프레쉬 피드백 펄스(AFACT2ND)에 응답하여 예정된 리프레쉬 구간 동안 활성화되는 리프레쉬 신호(REF)와 예정된 리프레쉬 구간 내에서 예정된 주기를 가지고 토글링하는 리프레쉬 소오스신호(REF_START)를 생성하기 위한 리프레쉬 제어부(210)와, 리프레쉬 소오스신호(REF_START)에 응답하여 리프레쉬 구간 내에서 예정된 주기를 가지고 토글링하는 제1 내지 제4 뱅크 액티브신호(BANK0/1_ACT, BANK2/3_ACT, BANK4/5_ACT, BANK6/7_ACT)를 순차적으로 생성하기 위한 리프레쉬 액티브 제어부(220)와, 제1 뱅크 액티브신호(BANK0/1_ACT)에 응답하여 리프레쉬 구간 내에서 펄싱하는 리프레쉬 피드백 펄스(AFACT2ND)를 생성하기 위한 리프레쉬용 피드백부(230)를 포함한다.Referring to FIG. 5, the semiconductor memory device 200 may include an auto refresh control pulse AFACT, a self refresh control pulse PSRF, an idle signal IDLE, an initialization signal RST, and a precharge control pulse RE <0>. ), In response to the refresh feedback pulse AFACT2ND, a refresh control unit 210 for generating a refresh signal REF that is activated during a predetermined refresh period and a refresh source signal REF_START that toggles with a predetermined period within the predetermined refresh period. And the first to fourth bank active signals BANK0 / 1_ACT, BANK2 / 3_ACT, BANK4 / 5_ACT, and BANK6 / 7_ACT that are toggled with a predetermined period within the refresh period in response to the refresh source signal REF_START. To generate a refresh feedback pulse AFACT2ND pulsed within the refresh period in response to the refresh active control unit 220 for generating the refresh active control unit 220 and the first bank active signal BANK0 / 1_ACT. Refresh a feedback unit 230 for for.

여기서, 리프레쉬 제어부(210)는 도 6에 도시된 바와 같이, 오토 리프레쉬 제어 펄스(AFACT), 셀프 리프레쉬 제어 펄스(PSRF), 아이들 신호(IDLE)에 응답하여 예정된 리프레쉬 구간 동안 활성화되는 리프레쉬 신호(REF)리프레쉬 신호(REF) 리프레쉬 구간 설정부(211)와, 오토 리프레쉬 제어 펄스(AFACT), 셀프 리프레쉬 제어 펄스(PSRF), 리프레쉬 피드백 펄스(AFACT2ND), 프리차지 제어 펄스(RE<0>)에 응답하여 리프레쉬 구간 내에서 예정된 주기를 가지고 토글링하는 리프레쉬 소오스신호(REF_START)를 생성하기 위한 리프레쉬 소오스신호 생성부(213)을 포함한다. 여기서, 리프레쉬 구간 설정부(211)는 아이들 신호(IDLE)에 응답하여 아이들 펄스(IDLEP)를 생성하기 위한 펄스 생성부(211A)와, 오토 리프레쉬 제어 펄스(AFACT), 셀프 리프레쉬 제어 펄스(PSRF), 아이들 펄스(IDLEP), 초기화 신호(RST)를 각각 입력받기 위한 입력부(211B)와, 입력부(211B)를 통해 입력된 오토 리프레쉬 제어 펄스, 셀프 리프레쉬 제어 펄스, 아이들 펄스, 초기화 신호에 응답하여 리프레쉬 신호를 생성하기 위한 리프레쉬 신호 생성부(211C)와, 리프레쉬 신호 생성부(211C)의 출력신호를 리프레쉬 신호(REF)로서 출력하기 위한 출력부(211D)를 포함한다. 특히, 리프레쉬 신호 생성부(115)는 SR 플립플롭(flipflop)을 포함한다. 그리고, 리프레쉬 소오스신호 생성부(213)는 오토 리프레쉬 제어 펄스(AFACT), 셀프 리프레쉬 제어 펄스(PSRF), 리프레쉬 피드백 펄스(REF_START), 프리차지 제어 펄스(RE<0>), 초기화 신호(RST)초기화 신호(RST)기 위한 입력부(213A)와, 입력부(213A)를 통해 입력된 오토 리프레쉬 제어 펄스, 셀프 리프레쉬 제어 펄스, 리프레쉬 리드백 펄스, 프리차지 제어 펄스, 초기화 신호에 응답하여 리프레쉬 소오스신호를 생성하기 위한 리프레쉬 소오스신호 생성부(213B)와, 리프레쉬 소오스신호 생성부(213B)의 출력신호를 리프레쉬 소오스신호(REF_START)로서 출력하기 위한 출력부(213C)를 포함한다.Here, as shown in FIG. 6, the refresh control unit 210 activates a refresh signal REF that is activated during a predetermined refresh period in response to the auto refresh control pulse AFACT, the self refresh control pulse PSRF, and the idle signal IDLE. Respond to the refresh signal REF refresh section setting section 211, the auto refresh control pulse AFACT, the self refresh control pulse PSRF, the refresh feedback pulse AFACT2ND, and the precharge control pulse RE <0>. And a refresh source signal generator 213 for generating a refresh source signal REF_START that toggles with a predetermined period within the refresh period. The refresh period setting unit 211 may include a pulse generator 211A for generating an idle pulse IDLEP in response to an idle signal IDLE, an auto refresh control pulse AFACT, and a self refresh control pulse PSRF. Refresh in response to the input unit 211B for receiving the idle pulse IDLEP and the initialization signal RST, and the auto refresh control pulse, the self refresh control pulse, the idle pulse, and the initialization signal input through the input unit 211B. A refresh signal generator 211C for generating a signal, and an output unit 211D for outputting the output signal of the refresh signal generator 211C as a refresh signal REF. In particular, the refresh signal generator 115 includes an SR flip-flop. In addition, the refresh source signal generator 213 includes an auto refresh control pulse AFACT, a self refresh control pulse PSRF, a refresh feedback pulse REF_START, a precharge control pulse RE <0>, and an initialization signal RST. In response to the input unit 213A for the initialization signal RST, the auto refresh control pulse, the self refresh control pulse, the refresh readback pulse, the precharge control pulse, and the initialization signal inputted through the input unit 213A, a refresh source signal is generated. A refresh source signal generator 213B for generating and an output unit 213C for outputting the output signal of the refresh source signal generator 213B as a refresh source signal REF_START.

다시 도 5를 참조하면, 리프레쉬 액티브 제어부(220)는 리프레쉬 소오스신호(REF_START)에 응답하여 제1 내지 제4 메모리 영역(BANK0/1, BANK2/3, BANK4/5, BANK6/7)(도면에 미도시)에 대응하는 제1 내지 제4 리프레쉬 제어신호(REF01, REF23, REF45, REF67)를 순차적으로 생성하기 위한 뱅크 리프레쉬 제어부(221)와, 뱅크 리프레쉬 제어부(221)가 제1 내지 제4 리프레쉬 제어신호(REF01, REF23, REF45, REF67)를 생성할 때 필요한 지연시간이 설정된 리프레쉬용 지연부(223)와, 제1 내지 제4 리프레쉬 제어신호(REF01, REF23, REF45, REF67)에 응답하여 제1 내지 제4 액티브 플래그신호(FACT<0:3>)를 생성하기 위한 액티브 플래그신호 생성부(225)와, 제1 내지 제4 액티브 플래그신호(FACT<0:3>)에 응답하여 예정된 리프레쉬 구간 내에서 순차적으로 활성화되는 제1 내지 제4 뱅크 액티브신호(BANK0/1_ACT, BANK2/3_ACT, BANK4/5_ACT, BANK6/7_ACT)를 생성하기 위한 뱅크 액티브신호 생성부(227)를 포함한다.Referring to FIG. 5 again, the refresh active control unit 220 may include the first to fourth memory areas BANK0 / 1, BANK2 / 3, BANK4 / 5, and BANK6 / 7 in response to the refresh source signal REF_START. The bank refresh control unit 221 and the bank refresh control unit 221 for sequentially generating the first to fourth refresh control signals REF01, REF23, REF45, and REF67 corresponding to the first to fourth refreshes may be used. A refresh delay unit 223 in which a delay time necessary for generating the control signals REF01, REF23, REF45, and REF67 is set, and in response to the first to fourth refresh control signals REF01, REF23, REF45, and REF67; A predetermined refresh in response to the active flag signal generator 225 for generating the first to fourth active flag signals FACT <0: 3> and the first to fourth active flag signals FACT <0: 3> First to fourth bank active signals BANK0 / 1_ACT, BANK2 / 3_ACT, BAN sequentially activated within the interval And a bank active signal generator 227 for generating K4 / 5_ACT and BANK6 / 7_ACT.

그리고, 리프레쉬용 피드백부(230)는 제1 뱅크 액티브신호(BANK0/1_ACT)의 비활성화 에지에 대응하여 피드백 소오스 펄스(P1)를 생성하기 위한 펄스 생성부(231)와, 피드백 소오스 펄스(P1)의 토글링 구간을 제한하기 위한 토글링 제한부(233)와, 토글링 제한부(233)에 의해 토글링 구간이 제한된 피드백 소오스 펄스(P2)를 라스 프리차지 시간(RAS Precharge time : tRP)만큼 지연시켜 리프레쉬 피드백 펄스(AFACT2ND)를 생성하기 위한 피드백용 지연부(235)를 포함한다. 한편, 토글링 제한부(233)는 카운터를 포함하여 구성될 수 있으며, 피드백 소오스 펄스(P1)의 펄싱 횟수를 카운팅하여 피드백 소오스 펄스(P1)의 토글링 구간을 제한할 수 있다.The refresh feedback unit 230 includes a pulse generator 231 for generating a feedback source pulse P1 corresponding to an inactive edge of the first bank active signal BANK0 / 1_ACT, and a feedback source pulse P1. Toggling limiting unit 233 for limiting the toggling section of the, and the feedback source pulse (P2) is limited by the toggle ringing section 233 by the RAS precharge time (RAS Precharge time: tRP) And a feedback delay unit 235 for delaying and generating the refresh feedback pulse AFACT2ND. The toggling limiter 233 may be configured to include a counter, and may limit the toggling period of the feedback source pulse P1 by counting the number of pulses of the feedback source pulse P1.

한편, 반도체 메모리 장치(200)는 리프레쉬 신호(REF)와 카운팅 소오스신호(REF01D)에 응답하여 어드레스 카운팅을 위한 어드레스 카운팅신호(REFA)를 생성하기 위한 카운팅신호 생성부(240)를 포함한다.The semiconductor memory device 200 includes a counting signal generator 240 for generating an address counting signal REFA for address counting in response to the refresh signal REF and the counting source signal REF01D.

이하, 상기와 같은 구성을 가지는 본 발명의 실시예에 따른 반도체 메모리 장치(200)의 동작을 도 7 내지 도 8b를 참조하여 설명한다.Hereinafter, an operation of the semiconductor memory device 200 according to the exemplary embodiment of the present invention having the above configuration will be described with reference to FIGS. 7 to 8B.

본 발명의 실시예에서는 한 번의 리프레쉬 제어 펄스(AFACT, PSRF)에 대응하는 리프레쉬 구간 내에서 뱅크 액티브신호(BANK0/1_ACT, BANK2/3_ACT, BANK4/5_ACT, BANK6/7_ACT)가 두 번 활성화되는 것을 예로 들어 설명한다.According to an embodiment of the present invention, the bank active signals BANK0 / 1_ACT, BANK2 / 3_ACT, BANK4 / 5_ACT, and BANK6 / 7_ACT are activated twice in the refresh period corresponding to one refresh control pulse AFACT and PSRF. Listen and explain.

도 7을 참조하면, 리프레쉬 구간 설정부(211)는 오토 리프레쉬 제어 펄스(AFACT), 셀프 리프레쉬 제어 펄스(PSRF), 아이들 신호(IDLE), 초기화 신호(RST)에 응답하여 리프레쉬 신호(REF)를 생성한다. 이때, 리프레쉬 신호(REF)는 초기화 신호(RST)에 응답하여 비활성화 상태를 유지하고 이후 오토 리프레쉬 제어 펄스(AFACT) 또는 셀프 리프레쉬 제어 펄스(PSRF)에 응답하여 예정된 리프레쉬 구간 동안 활성화된 다음 아이들 신호(IDLE)에 응답하여 다시 비활성화된다.Referring to FIG. 7, the refresh period setting unit 211 may receive the refresh signal REF in response to the auto refresh control pulse AFACT, the self refresh control pulse PSRF, the idle signal IDLE, and the initialization signal RST. Create At this time, the refresh signal REF remains in an inactive state in response to the initialization signal RST and is then activated during the predetermined refresh period in response to the auto refresh control pulse AFACT or the self refresh control pulse PSRF. IDLE) is deactivated again.

그리고, 리프레쉬 소오스신호 생성부(213)는 오토 리프레쉬 제어 펄스(AFACT), 셀프 리프레쉬 제어 펄스(PSRF), 리프레쉬 피드백 펄스(AFACT2ND), 프리차지 제어 펄스(RE<0>), 초기화 신호(RST)에 응답하여 리프레쉬 소오스신호(REF_START)를 생성한다. 이때, 리프레쉬 소오스신호(REF)는 초기화 신호(RST)에 응답하여 비활성화 상태를 유지하고 이후 오토 리프레쉬 제어 펄스(AFACT) 또는 셀프 리프레쉬 제어 펄스(PSRF)에 응답하여 활성화된 다음 프리차지 제어 펄스(RE<0>)에 응답하여 다시 비활성화되고 리프레쉬 피드백 펄스(AFACT2ND)에 응답하여 다시 활성화된 다음 프리차지 제어 펄스(RE<0>)에 응답하여 또다시 비활성화된다. 즉, 리프레쉬 소오스신호(REF_START)는 오토 리프레쉬 제어 펄스(AFACT) 또는 셀프 리프레쉬 제어 펄스(PSRF)에 응답하여 활성화된 이후로 프리차지 제어 펄스(RE<0>)와 리프레쉬 피드백 펄스(AFACT2ND)에 따라 비활성화 상태와 활성화 상태가 반복된다. 따라서, 리프레쉬 소오스신호(REF_START)는 리프레쉬 구간 내에서 두 번 펄싱한다.The refresh source signal generation unit 213 further includes an auto refresh control pulse AFACT, a self refresh control pulse PSRF, a refresh feedback pulse AFACT2ND, a precharge control pulse RE <0>, and an initialization signal RST. In response, the refresh source signal REF_START is generated. At this time, the refresh source signal REF remains in an inactive state in response to the initialization signal RST, and then is activated in response to the auto refresh control pulse AFACT or the self refresh control pulse PSRF, and then the precharge control pulse RE. <0>) and deactivated again in response to the refresh feedback pulse AFACT2ND and then deactivated again in response to the precharge control pulse RE <0>. That is, the refresh source signal REF_START is activated in response to the auto refresh control pulse AFACT or the self refresh control pulse PSRF and according to the precharge control pulse RE <0> and the refresh feedback pulse AFACT2ND. Deactivation state and activation state are repeated. Therefore, the refresh source signal REF_START pulses twice in the refresh period.

계속해서, 뱅크 리프레쉬 제어부(221)는 리프레쉬 소오스신호(REF_START)에 응답하여 리프레쉬 소오스신호(REF_START)의 활성화 에지가 예정된 지연시간만큼씩 지연된 제1 내지 제4 리프레쉬 제어신호(REF01, REF23, REF45, REF67)를 순차적으로 생성하고, 액티브 플래그신호 생성부(225)는 제1 내지 제4 리프레쉬 제어신호(REF01, REF23, REF45, REF67)에 응답하여 제1 내지 제4 리프레쉬 제어신호(REF01, REF23, REF45, REF67)의 활성화 에지에 맞춰 펄싱하는 제1 내지 제4 액티브 플래그신호(FACT<0:3>)를 생성하며, 뱅크 액티브신호 생성부(227)는 제1 내지 제4 액티브 플래그신호(FACT<0:3>)에 응답하여 단위 리프레쉬 구간 동안 활성화되는 제1 내지 제4 뱅크 액티브신호(BANK0/1_ACT, BANK2/3_ACT, BANK4/5_ACT, BANK6/7_ACT)를 순차적으로 생성한다. 여기서, 제1 내지 제4 뱅크 액티브신호(BANK0/1_ACT, BANK2/3_ACT, BANK4/5_ACT, BANK6/7_ACT)는 제1 내지 제4 메모리 영역(BANK0/1, BANK2/3, BANK4/5, BANK6/7)(도면에 미도시)의 워드라인을 활성화하는데 이용된다.In response to the refresh source signal REF_START, the bank refresh control unit 221 first to fourth refresh control signals REF01, REF23, REF45, in which an activation edge of the refresh source signal REF_START is delayed by a predetermined delay time. The REF67 is sequentially generated, and the active flag signal generation unit 225 generates the first to fourth refresh control signals REF01, REF23, and REF67 in response to the first to fourth refresh control signals REF01, REF23, REF45, and REF67. The first to fourth active flag signals FACT <0: 3> are pulsed according to the activation edges of the REF45 and REF67, and the bank active signal generator 227 generates the first to fourth active flag signals FACT. In response to <0: 3>, the first to fourth bank active signals BANK0 / 1_ACT, BANK2 / 3_ACT, BANK4 / 5_ACT, and BANK6 / 7_ACT which are activated during the unit refresh period are sequentially generated. Here, the first to fourth bank active signals BANK0 / 1_ACT, BANK2 / 3_ACT, BANK4 / 5_ACT, and BANK6 / 7_ACT are the first to fourth memory areas BANK0 / 1, BANK2 / 3, BANK4 / 5, and BANK6 /. 7) to activate the word line (not shown).

이하에서는 상기와 같은 동작을 기반으로 오토 리프레쉬 모드시의 동작과 셀프 리프레쉬 모드시의 동작을 설명한다.Hereinafter, the operation in the auto refresh mode and the operation in the self refresh mode will be described based on the above operation.

먼저, 오토 리프레쉬 모드시의 동작을 설명한다.First, the operation in the auto refresh mode will be described.

도 8a를 참조하면, 오토 리프레쉬 제어 펄스(AFACT)는 외부로부터 입력된 오토 리프레쉬 커맨드(도면에 미도시)와 1대 1로 대응하여 생성된다. 오토 리프레쉬 제어 펄스(AFACT)가 생성되면, 도 7에서 설명한 과정을 통해 제1 내지 제4 뱅크 액티브신호(BANK0/1_ACT, BANK2/3_ACT, BANK4/5_ACT, BANK6/7_ACT)가 오토 리프레쉬 제어 펄스(AFACT)에 대응하는 리프레쉬 구간 내에서 두 번 펄싱한다. 그리고, 오토 리프레쉬 제어 펄스(AFACT)가 순차적으로 활성화됨에 따라 제1 내지 제4 메모리 영역(BANK0/1, BANK2/3, BANK4/5, BANK6/7)마다 예정된 두 개의 주소에 대응하는 메모리 셀들(Address0, 1)이 순차적으로 리프레쉬되고, 이후의 오토 리프레쉬 커맨드에 따라 나머지 메모리 셀들(Address2 ~ N)의 리프레쉬 동작이 반복적으로 실시된다. 따라서, 모든 메모리 셀들(Address0 ~ N)이 리프레쉬 동작을 수행하는데 필요한 시간이 종래기술에 비해 절반(tAREF*1/2)으로 감소된다. 다시 말해, 본 발명은 종래기술에 비하여 동일한 시간(tAREF) 내에 모든 메모리 셀들(Address0 ~ N)이 두 번의 리프레쉬 동작을 수행하게 된다.Referring to FIG. 8A, the auto refresh control pulse AFACT is generated in one-to-one correspondence with an auto refresh command (not shown) input from the outside. When the auto refresh control pulse AFACT is generated, the first to fourth bank active signals BANK0 / 1_ACT, BANK2 / 3_ACT, BANK4 / 5_ACT, and BANK6 / 7_ACT are generated through the process described with reference to FIG. 7. Pulse twice within the refresh period corresponding to As the auto refresh control pulse AFACT is sequentially activated, memory cells corresponding to two addresses predetermined for each of the first to fourth memory areas BANK0 / 1, BANK2 / 3, BANK4 / 5, and BANK6 / 7 ( Address 0 and 1 are sequentially refreshed, and the refresh operation of the remaining memory cells Address 2 to N is repeatedly performed according to the subsequent auto refresh command. Therefore, the time required for all the memory cells Address0 to N to perform the refresh operation is reduced by half (tAREF * 1/2) compared with the prior art. In other words, according to the present invention, all the memory cells Address 0 to N perform two refresh operations within the same time tAREF.

다음, 셀프 리프레쉬 모드시의 동작을 설명한다.Next, the operation in the self refresh mode will be described.

도 8b를 참조하면, 셀프 리프레쉬 제어 펄스(PSRF)는 외부로부터 입력된 셀프 리프레쉬 커맨드(도면에 미도시)와 1대 다수로 대응하여 생성된다. 다시 말해, 셀프 리프레쉬 커맨드가 인가되면, 셀프 리프레쉬 제어 펄스(PSRF)는 미리 정해진 주기(TPSRF)마다 생성된다. 셀프 리프레쉬 제어 펄스(PSRF)가 생성되면, 도 7에서 설명한 과정을 통해 제1 내지 제4 뱅크 액티브신호(BANK0/1_ACT, BANK2/3_ACT, BANK4/5_ACT, BANK6/7_ACT)가 셀프 리프레쉬 제어 펄스(PSRF)에 대응하는 리프레쉬 구간 내에서 두 번 펄싱한다. 그리고, 셀프 리프레쉬 제어 펄스(PSRF)가 순차적으로 활성화됨에 따라 제1 내지 제4 메모리 영역(BANK0/1, BANK2/3, BANK4/5, BANK6/7)마다 예정된 두 개의 주소에 대응하는 메모리 셀들(Address0, 1)이 순차적으로 리프레쉬되고, 이후의 셀프 리프레쉬 제어 펄스(PSRF)에 따라 나머지 메모리 셀들(Address2 ~ N)의 리프레쉬 동작이 반복적으로 실시된다. 따라서, 모든 메모리 셀들(Address0 ~ N)이 리프레쉬 동작을 수행하는데 필요한 시간이 종래기술에 비해 절반(tSREF*1/2)으로 감소된다. 다시 말해, 본 발명은 종래기술에 비하여 동일한 시간(tSREF) 내에 모든 메모리 셀들(Address0 ~ N)이 두 번의 리프레쉬 동작을 수행하게 된다.Referring to FIG. 8B, the self refresh control pulse PSRF is generated in one-to-many correspondence with a self-refresh command (not shown) input from the outside. In other words, when the self refresh command is applied, the self refresh control pulse PSRF is generated every predetermined period TPSRF. When the self refresh control pulse PSRF is generated, the first to fourth bank active signals BANK0 / 1_ACT, BANK2 / 3_ACT, BANK4 / 5_ACT, and BANK6 / 7_ACT are generated through the process described with reference to FIG. 7. Pulse twice within the refresh period corresponding to As the self-refresh control pulses PSRF are sequentially activated, memory cells corresponding to two addresses scheduled for each of the first to fourth memory areas BANK0 / 1, BANK2 / 3, BANK4 / 5, and BANK6 / 7 ( Address 0 and 1 are sequentially refreshed, and the refresh operation of the remaining memory cells Address 2 to N is repeatedly performed according to the self refresh control pulse PSRF. Therefore, the time required for all the memory cells Address0 to N to perform the refresh operation is reduced by half (tSREF * 1/2) compared with the prior art. In other words, in the present invention, all memory cells Address 0 to N perform two refresh operations within the same time tSREF.

이와 같은 본 발명의 실시예에 따르면, 메모리 셀의 리프레쉬 동작 주기를 보다 빠르게 가져갈 수 있으므로, 메모리 셀의 누설전류가 증가하는 환경에서도 정상적인 리프레쉬 동작을 실시할 수 있는 이점이 있다.According to the embodiment of the present invention, since the refresh operation cycle of the memory cell can be taken faster, there is an advantage that the normal refresh operation can be performed even in an environment in which the leakage current of the memory cell increases.

본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
Although the technical spirit of the present invention has been described in detail according to the above embodiments, it should be noted that the embodiments described above are for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible with various substitutions, modifications, and changes within the scope of the technical idea of the present invention.

200 : 반도체 메모리 장치 210 : 리프레쉬 제어부
211 : 리프레쉬 구간 설정부 213 : 리프레쉬 소오스신호 생성부
220 : 리프레쉬 액티브 제어부 221 : 뱅크 리프레쉬 제어부
223 : 프레쉬용 지연부 225 : 액티브 플래그신호 생성부
227 : 뱅크 액티브신호 생성부 230 : 리프레쉬용 피드백부
231 : 펄스 생성부 233 : 토글링 제한부
235 : 피드백용 지연부200: semiconductor memory device 210: refresh control unit
211: refresh section setting unit 213: refresh source signal generation unit
220: refresh active control unit 221: bank refresh control unit
223: fresh delay unit 225: active flag signal generation unit
227: bank active signal generation unit 230: refresh feedback unit
231: pulse generator 233: toggling limiter
235: delay unit for feedback

Claims (14)

외부로부터 입력된 리프레쉬 커맨드에 대응하는 제1 리프레쉬 제어 펄스와 상기 제1 리프레쉬 제어 펄스에 대응하여 내부적으로 생성된 제2 리프레쉬 제어 펄스에 응답하여 상기 제1 리프레쉬 제어 펄스에 대응하는 리프레쉬 구간 내에서 예정된 주기를 가지고 토글링하는 리프레쉬 소오스신호를 생성하기 위한 리프레쉬 소오스 제어부; 및
상기 리프레쉬 소오스신호에 응답하여 상기 리프레쉬 구간 내에서 예정된 주기를 가지고 토글링하는 리프레쉬용 액티브신호를 생성하기 위한 리프레쉬 액티브 제어부
를 포함하는 반도체 메모리 장치.
The first refresh control pulse corresponding to the refresh command input from the outside and the second refresh control pulse generated internally in response to the first refresh control pulse are scheduled within the refresh period corresponding to the first refresh control pulse. A refresh source controller for generating a refresh source signal that toggles with a period; And
A refresh active controller for generating a refresh active signal that toggles with a predetermined period within the refresh period in response to the refresh source signal
Semiconductor memory device comprising a.
◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈Claim 2 has been abandoned upon payment of a set-up fee. 제1항에 있어서,
상기 리프레쉬용 액티브신호에 응답하여 상기 리프레쉬 구간 내에서 적어도 한 번 펄싱하는 상기 제2 리프레쉬 제어 펄스를 생성하기 위한 리프레쉬용 피드백부를 더 포함하는 반도체 메모리 장치.
The method of claim 1,
And a refresh feedback unit configured to generate the second refresh control pulse pulsed at least once within the refresh period in response to the refresh active signal.
◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈Claim 3 has been abandoned upon payment of a setup registration fee. 제2항에 있어서,
상기 리프레쉬용 피드백부는 상기 리프레쉬용 액티브신호가 비활성화될 때 상기 제2 리프레쉬 제어 펄스를 생성하는 반도체 메모리 장치.
The method of claim 2,
And the refresh feedback unit generates the second refresh control pulse when the refresh active signal is deactivated.
◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈Claim 4 was abandoned upon payment of a set-up fee. 제1항에 있어서,
상기 제1 리프레쉬 제어 펄스는 오토 리프레쉬 모드시 생성된 제어 펄스와 셀프 리프레쉬 모드시 생성된 제어 펄스를 포함하는 반도체 메모리 장치.
The method of claim 1,
The first refresh control pulse may include a control pulse generated in an auto refresh mode and a control pulse generated in a self refresh mode.
오토 리프레쉬 제어 펄스, 셀프 리프레쉬 제어 펄스, 아이들(idle) 신호에 응답하여 예정된 리프레쉬 구간 동안 활성화되는 리프레쉬 신호를 생성하기 위한 리프레쉬 구간 설정부;
상기 오토 리프레쉬 제어 펄스, 상기 셀프 리프레쉬 제어 펄스, 리프레쉬 피드백 펄스, 프리차지 제어 펄스에 응답하여 상기 리프레쉬 구간 내에서 예정된 주기를 가지고 토글링하는 리프레쉬 소오스신호를 생성하기 위한 리프레쉬 소오스신호 생성부;
상기 리프레쉬 소오스신호에 응답하여 상기 리프레쉬 구간 내에서 예정된 횟수만큼 토글링하는 복수의 리프레쉬용 액티브신호를 순차적으로 생성하고, 상기 복수의 리프레쉬용 액티브신호를 복수의 메모리 영역으로 출력하기 위한 리프레쉬 액티브 제어부; 및
상기 복수의 리프레쉬용 액티브신호 중 어느 하나에 응답하여 상기 리프레쉬 구간 내에서 펄싱하는 상기 리프레쉬 피드백 펄스를 생성하기 위한 리프레쉬용 피드백부
를 포함하는 반도체 메모리 장치.
A refresh period setting unit configured to generate a refresh signal that is activated during a predetermined refresh period in response to an auto refresh control pulse, a self refresh control pulse, and an idle signal;
A refresh source signal generator configured to generate a refresh source signal that toggles with a predetermined period within the refresh period in response to the auto refresh control pulse, the self refresh control pulse, a refresh feedback pulse, and a precharge control pulse;
A refresh active controller configured to sequentially generate a plurality of refresh active signals to be toggled a predetermined number of times within the refresh period in response to the refresh source signal, and output the plurality of refresh active signals to a plurality of memory areas; And
A refresh feedback unit for generating the refresh feedback pulse pulsed within the refresh period in response to any one of the plurality of refresh active signals
Semiconductor memory device comprising a.
◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈Claim 6 has been abandoned upon payment of a set-up fee. 제5항에 있어서,
상기 리프레쉬 구간 설정부는 상기 오토 리프레쉬 제어 펄스와 상기 셀프 리프레쉬 제어 펄스에 응답하여 상기 리프레쉬 신호를 활성화하고 상기 아이들(idle) 신호에 응답하여 상기 리프레쉬 신호를 비활성화하는 반도체 메모리 장치.
The method of claim 5,
And the refresh period setting unit activates the refresh signal in response to the auto refresh control pulse and the self refresh control pulse and deactivates the refresh signal in response to the idle signal.
◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈Claim 7 was abandoned upon payment of a set-up fee. 제5항에 있어서,
상기 리프레쉬 소오스신호 생성부는 상기 오토 리프레쉬 제어 펄스, 상기 셀프 리프레쉬 제어 펄스 및 상기 리프레쉬 피드백 펄스에 응답하여 상기 리프레쉬 소오스신호를 활성화하고 상기 프리차지 제어 펄스에 응답하여 상기 리프레쉬 소오스신호를 비활성화하는 반도체 메모리 장치.
The method of claim 5,
The refresh source signal generator is configured to activate the refresh source signal in response to the auto refresh control pulse, the self refresh control pulse, and the refresh feedback pulse, and to deactivate the refresh source signal in response to the precharge control pulse. .
◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈Claim 8 has been abandoned upon payment of a setup registration fee. 제7항에 있어서,
상기 프리차지 제어 펄스는 상기 리프레쉬 구간 내에서 예정된 주기를 가지고 토글링하는 반도체 메모리 장치.
The method of claim 7, wherein
The precharge control pulse toggles with a predetermined period within the refresh period.
◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈Claim 9 was abandoned upon payment of a set-up fee. 제5항에 있어서,
상기 리프레쉬 구간 설정부와 상기 리프레쉬 소오스신호 생성부는 플립플롭(flipflop)을 포함하는 반도체 메모리 장치.
The method of claim 5,
The refresh period setting unit and the refresh source signal generation unit include a flip-flop (flipflop).
◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈Claim 10 has been abandoned upon payment of a setup registration fee. 제5항에 있어서,
상기 리프레쉬용 피드백부는 상기 복수의 리프레쉬용 액티브신호 중 첫 번째로 생성된 리프레쉬용 액티브신호에 응답하여 상기 리프레쉬 피드백 펄스를 생성하는 반도체 메모리 장치.
The method of claim 5,
And the refresh feedback unit generates the refresh feedback pulse in response to a refresh active signal generated first of the plurality of refresh active signals.
◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈Claim 11 was abandoned upon payment of a set-up fee. 제5항에 있어서,
상기 리프레쉬용 피드백부는,
상기 복수의 리프레쉬용 액티브신호 중 첫 번째로 생성된 리프레쉬용 액티브신호의 비활성화 에지에 대응하여 피드백 소오스 펄스를 생성하기 위한 펄스 생성부; 및
피드백 소오스 펄스를 예정된 지연시간만큼 지연시켜 상기 리프레쉬 피드백 펄스를 생성하기 위한 지연부를 포함하는 반도체 메모리 장치.
The method of claim 5,
The refresh feedback unit,
A pulse generator configured to generate a feedback source pulse in response to an inactive edge of a first refresh active signal of the plurality of refresh active signals; And
And a delay unit configured to delay the feedback source pulse by a predetermined delay time to generate the refresh feedback pulse.
◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈Claim 12 was abandoned upon payment of a set-up fee. 제11항에 있어서,
상기 예정된 지연시간은 라스 프리차지 시간(RAS Precharge time : tRP)을 포함하는 반도체 메모리 장치.
The method of claim 11,
The predetermined delay time includes a RAS precharge time (tRP).
◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈Claim 13 has been abandoned upon payment of a setup registration fee. 제11항에 있어서,
상기 리프레쉬용 피드백부는,
상기 피드백 소오스 펄스의 토글링 구간을 제한하기 위한 토글링 제한부를 더 포함하는 반도체 메모리 장치.
The method of claim 11,
The refresh feedback unit,
And a toggling limiter configured to limit a toggling period of the feedback source pulse.
◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈Claim 14 has been abandoned upon payment of a set-up fee. 제13항에 있어서,
상기 토글링 제한부는 카운터를 포함하는 반도체 메모리 장치.The method of claim 13,
The toggling limiting unit includes a counter.
KR1020120157199A 2012-12-28 2012-12-28 Semiconductor memory device KR102086471B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020120157199A KR102086471B1 (en) 2012-12-28 2012-12-28 Semiconductor memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120157199A KR102086471B1 (en) 2012-12-28 2012-12-28 Semiconductor memory device

Publications (2)

Publication Number Publication Date
KR20140086548A KR20140086548A (en) 2014-07-08
KR102086471B1 true KR102086471B1 (en) 2020-03-09

Family

ID=51735802

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120157199A KR102086471B1 (en) 2012-12-28 2012-12-28 Semiconductor memory device

Country Status (1)

Country Link
KR (1) KR102086471B1 (en)

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101020284B1 (en) * 2008-12-05 2011-03-07 주식회사 하이닉스반도체 Initialization circuit and bank active circuit using the same
KR20120064328A (en) * 2010-12-09 2012-06-19 에스케이하이닉스 주식회사 Semiconductor memory device and method operating of the same

Also Published As

Publication number Publication date
KR20140086548A (en) 2014-07-08

Similar Documents

Publication Publication Date Title
US10998033B2 (en) Semiconductor memory device and operating method thereof
US9165634B2 (en) Semiconductor memory device and refresh control system
US8767497B2 (en) Semiconductor device performing self refresh operation
US9214216B2 (en) Semiconductor device and operation method thereof
US8284615B2 (en) Refresh control circuit and method for semiconductor memory device
JP2010170596A (en) Semiconductor memory device
US20160336061A1 (en) Memory device and memory system including the same
JP2012022751A (en) Semiconductor device
KR102082441B1 (en) Semiconductor memory device and semiconductor system
KR20130002551A (en) Self refresh control circuit and memory including the same
US20140068171A1 (en) Refresh control circuit and semiconductor memory device including the same
KR20120081352A (en) Refresh control circuit, memory apparatus and refresh control method using the same
KR20150080261A (en) Active control device and semiconductor device including the same
US20150228329A1 (en) Semiconductor devices and semiconductor systems including the same
US7263021B2 (en) Refresh circuit for use in semiconductor memory device and operation method thereof
KR101190741B1 (en) Circuit and method for self refresh of semiconductor memory device
US9431087B2 (en) Multi-channel self refresh device
US7167948B2 (en) Semiconductor memory device
KR20170102709A (en) Refresh control device
KR102086471B1 (en) Semiconductor memory device
KR20090126976A (en) Auto refresh control circuit
KR101682608B1 (en) Memory device and method for refresh controlling the same
US8488404B2 (en) Counter control signal generator and refresh circuit
KR20200032465A (en) Memory and refresh operation method of the same
US9589628B2 (en) Semiconductor device performing refresh operation and method for driving the same

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant