KR102079178B1 - Multilayer ceramic electronic parts - Google Patents

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KR102079178B1 KR1020180053428A KR20180053428A KR102079178B1 KR 102079178 B1 KR102079178 B1 KR 102079178B1 KR 1020180053428 A KR1020180053428 A KR 1020180053428A KR 20180053428 A KR20180053428 A KR 20180053428A KR 102079178 B1 KR102079178 B1 KR 102079178B1
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Abstract

본 발명은 유전체 층 및 내부전극을 포함하는 세라믹 바디, 상기 내부전극과 연결되는 전극층 및 상기 전극층 상에 형성되며 전도성 금속, 그래핀 및 베이스 수지를 포함하는 전도성 수지층을 포함하는 적층 세라믹 전자부품을 제공한다.The present invention provides a multilayer ceramic electronic component including a ceramic body including a dielectric layer and an internal electrode, an electrode layer connected to the internal electrode, and a conductive resin layer formed on the electrode layer and including a conductive metal, graphene, and a base resin. to provide.

Description

적층 세라믹 전자부품 {Multilayer ceramic electronic parts}Multilayer ceramic electronic parts

본 발명은 등가직렬저항이 낮은 적층 세라믹 전자부품을 구현하기 위한 외부전극 페이스트 및 이를 적용한 적층 세라믹 전자부품에 관한 것이다.The present invention relates to an external electrode paste for implementing a multilayer ceramic electronic component having a low equivalent series resistance and a multilayer ceramic electronic component to which the same is applied.

세라믹 전자부품 중 적층 세라믹 커패시터는 적층된 복수의 유전체 층, 유전체 층을 사이에 두고 대향 배치되는 내부전극, 상기 내부전극에 전기적으로 접속된 외부전극을 포함한다.Among ceramic electronic components, a multilayer ceramic capacitor includes a plurality of stacked dielectric layers, internal electrodes disposed to face each other with the dielectric layers interposed therebetween, and external electrodes electrically connected to the internal electrodes.

상기 내부전극 및 외부전극은 일반적으로 도전성 금속 분말을 포함한 페이스트를 이용하여 제조된다.The inner electrode and the outer electrode are generally manufactured using a paste containing a conductive metal powder.

적층 세라믹 커패시터는 소형이면서도 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 컴퓨터, PDA, 휴대폰 등의 이동 통신장치의 부품으로서 널리 사용되고 있다.Multilayer ceramic capacitors are widely used as components of mobile communication devices such as computers, PDAs, and mobile phones due to their small size, high capacity, and easy mounting.

최근에는 전자제품이 소형화 및 다기능화됨에 따라 칩 부품 또한 소형화 및 고기능화되는 추세이므로, 적층 세라믹 커패시터도 그 크기가 작으면서 용량이 큰 고용량 제품이 요구되고 있다. Recently, as electronic products are miniaturized and multifunctional, chip components are also miniaturized and highly functionalized, and thus, multilayer ceramic capacitors are required to have high capacity and large capacity.

상기와 같이 우수한 성능을 구현하기 위하여서는 내부전극 및 외부전극에 사용되는 페이스트의 비저항이 낮을 것을 요구하고 있다.In order to implement the excellent performance as described above, the specific resistance of the paste used for the internal electrode and the external electrode is required to be low.

또한, 적층 세라믹 커패시터는 커패시턴스 성분 외에 등가직렬저항(ESR) 및 등가직렬인덕턴스(ESL) 성분을 함께 가지며, 이러한 등가직렬저항(ESR) 및 등가직렬인덕턴스(ESL) 성분은 적층 세라믹 커패시터의 기능을 저해하게 된다.In addition, the multilayer ceramic capacitor has an equivalent series resistance (ESR) and an equivalent series inductance (ESL) component in addition to the capacitance component, and the equivalent series resistance (ESR) and equivalent series inductance (ESL) components hinder the function of the multilayer ceramic capacitor. Done.

따라서, 등가직렬저항(ESR) 값이 낮은 적층 세라믹 커패시터의 필요성이 요구되고 있다.Accordingly, there is a need for a multilayer ceramic capacitor having a low equivalent series resistance (ESR) value.

한국 특허 공개 공보 10-2015-0030450 호Korean Patent Publication No. 10-2015-0030450

본 발명의 일 실시형태는 등가직렬저항이 낮은 적층 세라믹 전자부품을 구현하기 위한 외부전극 페이스트 및 이를 적용한 적층 세라믹 전자부품을 제공하고자 한다.One embodiment of the present invention is to provide an external electrode paste for implementing a multilayer ceramic electronic component having a low equivalent series resistance and a multilayer ceramic electronic component to which the same is applied.

본 발명의 일 실시형태는 유전체 층 및 내부전극을 포함하는 세라믹 바디, 상기 내부전극과 연결되는 전극층 및 상기 전극층 상에 형성되며 전도성 금속, 그래핀 및 베이스 수지를 포함하는 전도성 수지층을 포함하는 적층 세라믹 전자부품을 제공한다.An embodiment of the present invention is a laminate comprising a ceramic body including a dielectric layer and an internal electrode, an electrode layer connected to the internal electrode, and a conductive resin layer formed on the electrode layer and including a conductive metal, graphene, and a base resin. Provides ceramic electronic components.

본 발명의 다른 실시형태는 유전체 층 및 내부전극을 포함하는 세라믹 바디, 상기 내부전극과 연결되는 전극층 및 상기 전극층 상에 형성되며 전도성 금속 및 베이스 수지를 포함하는 전도성 수지층을 포함하며, 상기 전도성 수지층의 라만(Raman) 분석시, 2개의 피크(Peak)가 검출되는 적층 세라믹 전자부품을 제공한다.Another embodiment of the present invention includes a ceramic body including a dielectric layer and an internal electrode, an electrode layer connected to the internal electrode, and a conductive resin layer formed on the electrode layer and including a conductive metal and a base resin, wherein the conductive number Provided is a multilayer ceramic electronic component in which two peaks are detected during Raman analysis of a layer.

본 발명의 일 실시형태에 따르면, 외부전극 페이스트 내에 비저항이 낮은 그래핀을 포함함으로써, 등가직렬저항이 낮은 적층 세라믹 전자부품을 구현할 수 있다.According to one embodiment of the present invention, by including graphene having a low specific resistance in the external electrode paste, a multilayer ceramic electronic component having a low equivalent series resistance may be realized.

도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 나타내는 사시도이다.
도 2는 도 1의 A-A' 단면도이다.
도 3은 도 2의 P 영역에 대한 확대도이다.
도 4는 본 발명의 일 구성인 그래핀을 확대하여 개략적으로 도시한 확대도이다.
도 5는 본 발명의 일 실시형태에 따른 그래핀을 포함하는 외부전극 페이스트의 NMR (Nuclear Magnetic Resonance) 분석 결과를 나타내는 그래프이다.
도 6은 본 발명의 일 실시형태에 따른 그래핀을 포함하는 전도성 수지층에 대한 라만(Raman) 분석 결과를 나타내는 그래프이다.1 is a perspective view showing a multilayer ceramic capacitor according to an embodiment of the present invention.
FIG. 2 is a cross-sectional view taken along line AA ′ of FIG. 1.
FIG. 3 is an enlarged view of region P of FIG. 2.
Figure 4 is an enlarged schematic view showing an enlarged graphene of one configuration of the present invention.
FIG. 5 is a graph illustrating a result of analysis of NMR (Nuclear Magnetic Resonance) analysis of an external electrode paste including graphene according to an exemplary embodiment of the present invention.
6 is a graph showing a Raman analysis result of a conductive resin layer including graphene according to an embodiment of the present invention.

본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.Embodiments of the invention may be modified in many different forms and should not be construed as limited to the embodiments set forth herein. In addition, the embodiments of the present invention are provided to more completely explain the present invention to those skilled in the art. Accordingly, the shape and size of elements in the drawings may be exaggerated for clarity, and the elements denoted by the same reference numerals in the drawings are the same elements.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 설명한다.Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention.

도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 나타내는 사시도이다. 1 is a perspective view showing a multilayer ceramic capacitor according to an embodiment of the present invention.

도 2는 도 1의 A-A' 단면도이다.FIG. 2 is a cross-sectional view taken along line AA ′ of FIG. 1.

도 3은 도 2의 P 영역에 대한 확대도이다.FIG. 3 is an enlarged view of region P of FIG. 2.

도 1 내지 및 도 3을 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품(100)은 유전체 층(111) 및 내부전극(121, 122)을 포함하는 세라믹 바디(110), 상기 내부전극(121, 122)과 연결되는 전극층(131a, 131b) 및 상기 전극층(131a, 131b) 상에 형성되며 전도성 금속(32a), 그래핀(32b) 및 베이스 수지(32c)를 포함하는 전도성 수지층(132a, 132b)을 포함한다.1 to 3, a multilayer ceramic electronic component 100 according to an exemplary embodiment of the present invention may include a ceramic body 110 including a dielectric layer 111 and internal electrodes 121 and 122, and the interior of the multilayer ceramic electronic component 100. A conductive resin layer formed on the electrode layers 131a and 131b connected to the electrodes 121 and 122 and the electrode layers 131a and 131b and including a conductive metal 32a, graphene 32b, and a base resin 32c. 132a, 132b.

구체적으로, 유전체 층(111)을 포함하는 세라믹 바디(110); 상기 세라믹 바디(110) 내에서 상기 유전체 층(111)을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부전극(121, 122); 상기 제1 내부전극(121)과 전기적으로 연결된 제1 전극층(131a) 및 상기 제2 내부전극(122)과 전기적으로 연결된 제2 전극층(131b); 및 상기 제1 전극층(131a) 상에 형성되는 제1 전도성 수지층(132a) 및 상기 제2 전극층(131b) 상에 형성되는 제2 전도성 수지층(132b);을 포함하며, 제1 전도성 수지층(132a) 및 제2 전도성 수지층(132b)은 전도성 금속(32a), 그래핀(32b) 및 베이스 수지(32c)를 포함한다.Specifically, the ceramic body 110 including the dielectric layer 111; First and second internal electrodes 121 and 122 disposed in the ceramic body 110 to face each other with the dielectric layer 111 interposed therebetween; A first electrode layer 131a electrically connected to the first internal electrode 121 and a second electrode layer 131b electrically connected to the second internal electrode 122; And a first conductive resin layer 132a formed on the first electrode layer 131a and a second conductive resin layer 132b formed on the second electrode layer 131b. The 132a and the second conductive resin layer 132b include a conductive metal 32a, graphene 32b, and a base resin 32c.

상기 제1 및 제2 전도성 수지층(132a, 132b)은 전도성 금속(32a) 분말, 그래핀(32b) 및 베이스 수지(32c)를 포함하는 외부전극 페이스트를 적용하여 형성하며, 각각은 전도성 금속(2) 분말 100 중량부, 베이스 수지(3) 5 내지 30 중량부 및 그래핀(1) 0.5 내지 5 중량부를 포함할 수 있다.The first and second conductive resin layers 132a and 132b are formed by applying an external electrode paste including conductive metal 32a powder, graphene 32b, and base resin 32c, and each of the conductive metal ( 2) 100 parts by weight of powder, 5 to 30 parts by weight of the base resin (3) and 0.5 to 5 parts by weight of graphene (1).

상기 제1 및 제2 전도성 수지층(132a, 132b)은 상기 본 발명의 일 실시형태에 따른 외부전극 페이스트를 적용하여 형성되는 것이므로, 이하에서 함께 설명하도록 한다.Since the first and second conductive resin layers 132a and 132b are formed by applying the external electrode paste according to the embodiment of the present invention, it will be described together below.

상기 베이스 수지(32c)는 접합성 및 충격흡수성을 가지고, 전도성 금속(32a) 분말과 혼합하여 페이스트를 만들 수 있는 것이면 특별히 제한되지 않으며, 예를 들어 에폭시계 수지를 포함할 수 있다. The base resin 32c is not particularly limited as long as the base resin 32c has adhesiveness and shock absorbency, and may be mixed with the conductive metal 32a powder to form a paste. For example, the base resin 32c may include an epoxy resin.

상기 베이스 수지(32c)의 함량이 5 중량부 미만인 경우, 수지 부족으로 페이스트 제조 작업이 어렵고 상안정성이 떨어져 상분리나 점도 경시변화를 유발할 수 있으며 금속의 분산성이 떨어져 충진율이 떨어지고 이로 인한 치밀도 저하를 유발할 수 있다. 베이스 수지(32c)의 함량이 30 중량부를 초과하는 경우 수지 함량 과다로 금속간 접촉성이 떨어져 비저항이 증가하며 표면 부분의 수지 면적이 증가하여 제1 및 제2 전도성 수지층(132a, 132b)을 형성한 후 도금층 형성 시, 미도금 문제가 발생할 수 있다.When the content of the base resin (32c) is less than 5 parts by weight, it is difficult to manufacture the paste due to the resin shortage and phase stability may cause phase separation or viscosity change over time, and the dispersibility of the metal is lowered, the filling rate is lowered, thereby reducing the density May cause. When the content of the base resin 32c exceeds 30 parts by weight, the contact resistance between the metals decreases due to excessive resin content, and the resistivity increases, and the resin area of the surface portion increases, thereby providing the first and second conductive resin layers 132a and 132b. After forming, when the plating layer is formed, an unplated problem may occur.

일반적으로, 적층 세라믹 커패시터의 외부전극에 전도성 수지층이 배치될 경우, 전도성 수지층이 내부전극과 전기적으로 연결되는 전극층을 전체적으로 덮는 형태로 제작되는데, 외부와 전기적 도통을 위해 전류는 전도성 수지층을 거쳐 흐르게 된다.In general, when the conductive resin layer is disposed on the external electrode of the multilayer ceramic capacitor, the conductive resin layer is manufactured to cover the electrode layer electrically connected to the internal electrode. In order to conduct electrical connection with the outside, a current is applied to the conductive resin layer. It flows through.

상기 전도성 수지층은 전기전도도 확보를 위한 전도성 금속과 충격흡수를 위한 베이스 수지를 포함하여 형성될 수 있다. 전도성 수지층이 베이스 수지를 포함하는 경우 적층 세라믹 전자부품의 휘어짐과 같은 외부자극에 대한 내구성을 향상시킬 수 있지만 베이스 수지를 포함하지 않는 전극에 비해 높은 비저항 값을 가지게 되고 이로 인해 적층 세라믹 전자부품의 등가직렬저항(ESR, Equivalent Serial Resistance)이 증가하게 된다.The conductive resin layer may include a conductive metal for securing electrical conductivity and a base resin for shock absorption. When the conductive resin layer includes the base resin, durability against external stimuli such as bending of the multilayer ceramic electronic component may be improved, but it has a higher resistivity value than the electrode that does not include the base resin. Equivalent serial resistance (ESR) increases.

그러나, 본 발명의 일 실시형태에 따르면 제1 및 제2 전도성 수지층(132a, 132b)이 전도성 금속(32a) 분말과 베이스 수지(32c)에 그래핀(32b)을 더 포함함으로써, 적층 세라믹 전자부품의 휘어짐과 같은 외부자극에 대한 내구성을 향상시킴과 동시에 베이스 수지로 인한 적층 세라믹 전자부품의 등가직렬저항(ESR, Equivalent Serial Resistance)의 증가 문제를 그래핀이 상쇄함으로써, 등가직렬저항(ESR, Equivalent Serial Resistance)을 낮출 수 있다.However, according to one embodiment of the present invention, the first and second conductive resin layers 132a and 132b further include graphene 32b in the conductive metal 32a powder and the base resin 32c, whereby the multilayer ceramic electrons While improving durability against external stimuli such as bending of parts, graphene offsets the problem of increased ESR (Equivalent Serial Resistance) of multilayer ceramic electronic parts due to the base resin. Equivalent Serial Resistance can be lowered.

본 발명의 일 실시형태에 따르면, 제1 전도성 수지층(132a) 및 제2 전도성 수지층(132b)이 그래핀(32b)을 더 포함함으로써, 종래의 외부전극에 비해 약 1,000 내지 100,000 배 정도의 도전성이 향상될 수 있으며, 적층 세라믹 커패시터의 등가직렬저항이 종래에 비해 약 30% 가량 낮아지는 효과를 얻을 수 있다.According to one embodiment of the present invention, the first conductive resin layer 132a and the second conductive resin layer 132b further include graphene 32b, which is about 1,000 to 100,000 times higher than that of a conventional external electrode. The conductivity may be improved, and an equivalent series resistance of the multilayer ceramic capacitor may be about 30% lower than in the related art.

구체적으로, 상기 제1 및 제2 전도성 수지층(132a, 132b)은 전도성 금속(32a) 분말 100 중량부 대비 0.5 내지 7.5 중량부의 그래핀(32b)을 포함함으로써, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는 등가직렬저항이 낮아질 수 있다.Specifically, the first and second conductive resin layers 132a and 132b include 0.5 to 7.5 parts by weight of graphene 32b relative to 100 parts by weight of the conductive metal 32a powder, according to one embodiment of the present invention. The multilayer ceramic capacitor may have low equivalent series resistance.

상기 그래핀(32b)의 함량이 0.5 중량부 미만인 경우 등가직렬저항이 낮은 적층 세라믹 전자부품을 구현할 수 없으며, 7.5 중량부를 초과하는 경우, 제1 및 제2 전도성 수지층(132a, 132b) 상부에 도금층 형성시 미도금 불량이나 고착강도 저하가 나타나게 된다.When the content of the graphene 32b is less than 0.5 parts by weight, the multilayer ceramic electronic component having a low equivalent series resistance may not be realized. When the plating layer is formed, unplated defects or a decrease in adhesion strength appear.

상기 그래핀(32b)의 함량은 외부전극 페이스트 내에 포함되는 함량으로 표현할 경우 약 0.4 wt% 내지 6.0 wt%의 함량에 해당하며, 0.4 wt% 미만의 경우 상기와 같이 등가직렬저항이 낮은 적층 세라믹 전자부품을 구현할 수 없으며, 6.0 wt%의 함량을 초과하는 경우에는 제1 및 제2 전도성 수지층(132a, 132b) 상부에 도금층 형성시 미도금 불량이나 고착강도 저하가 나타날 수 있다.The content of the graphene 32b corresponds to a content of about 0.4 wt% to 6.0 wt% when expressed in an amount contained in the external electrode paste, and when less than 0.4 wt%, the multilayer ceramic electron having the low equivalent series resistance as described above. If the component cannot be implemented and the content exceeds 6.0 wt%, poor plating or poor adhesion strength may occur when the plating layer is formed on the first and second conductive resin layers 132a and 132b.

특히, 상기 그래핀(32b)의 함량이 6.0 wt%를 초과하는 경우에는 제1 및 제2 전도성 수지층(132a, 132b) 내부의 수지 부족 현상으로 점도비가 높아져서 전도성 수지층 형성용 페이스트를 바디 외측에 도포시 바디의 코너부가 얇아져서 내습 특성이 불량하게 되며 이로 인한 신뢰성 저하가 문제될 수 있다.In particular, when the content of the graphene 32b exceeds 6.0 wt%, the viscosity ratio is increased due to the resin shortage phenomenon in the first and second conductive resin layers 132a and 132b. When applied to the thinner corner portion of the body is poor moisture resistance, thereby reducing the reliability may be a problem.

상기 그래핀(32b)은 보다 바람직하게는 전도성 금속(32a) 분말 100 중량부에 대하여 2.5 중량부 내지 2.9 중량부로 상기 제1 및 제2 전도성 수지층(132a, 132b) 내에 포함될 수 있다.More preferably, the graphene 32b may be included in the first and second conductive resin layers 132a and 132b at 2.5 parts by weight to 2.9 parts by weight based on 100 parts by weight of the conductive metal powder 32a.

상기 그래핀(32b)의 함량이 전도성 금속(32a) 분말 100 중량부에 대하여 2.5 중량부 내지 2.9 중량부일 경우, 외부전극의 도전성이 향상되며, 적층 세라믹 전자부품의 등가직렬저항을 낮추는 효과가 보다 우수하다.When the content of the graphene 32b is 2.5 parts by weight to 2.9 parts by weight based on 100 parts by weight of the conductive metal 32a powder, the conductivity of the external electrode is improved, and the effect of lowering the equivalent series resistance of the multilayer ceramic electronic component is more effective. great.

도 3을 참조하면, 상기 전도성 수지층(31b,32b) 내에서, 상기 그래핀(32b)은 상기 베이스 수지(32c) 내에 분산된 형태로 존재할 수 있으며, 상기 전도성 금속(32a)의 표면에 흡착되어 있을 수 있다.Referring to FIG. 3, in the conductive resin layers 31b and 32b, the graphene 32b may be present in a dispersed form in the base resin 32c and adsorbed onto the surface of the conductive metal 32a. It may be.

상기 그래핀(32b)은 상기 베이스 수지(32c) 내에 분산된 형태로 존재함으로써, 상기 베이스 수지(32c)로 인한 적층 세라믹 전자부품의 등가직렬저항(ESR, Equivalent Serial Resistance)의 증가를 상쇄시킬 수 있다.The graphene 32b is dispersed in the base resin 32c, thereby offsetting an increase in equivalent serial resistance (ESR) of the multilayer ceramic electronic component due to the base resin 32c. have.

구체적으로, 등가직렬저항(ESR, Equivalent Serial Resistance)을 증가시키는 베이스 수지(32c) 내에 비저항이 낮고 전기 전도도가 우수한 그래핀(32b)이 분산됨으로써, 적층 세라믹 전자부품의 등가직렬저항(ESR, Equivalent Serial Resistance)을 낮출 수 있다.Specifically, the graphene 32b having low specific resistance and excellent electrical conductivity is dispersed in the base resin 32c which increases the equivalent serial resistance (ESR), thereby enabling equivalent series resistance (ESR) of the multilayer ceramic electronic component. Serial resistance can be lowered.

또한, 상기 전도성 수지층(132a, 132b) 내에서, 상기 그래핀(32b)은 판상형으로 분산되어 있을 수 있다.In addition, in the conductive resin layers 132a and 132b, the graphene 32b may be dispersed in a plate shape.

상기 그래핀(32b)이 상기 제1 및 제2 전도성 수지층(132a, 132b) 내에서 판상형으로 분산되어 있기 때문에, 비표면적이 커 적층 세라믹 전자부품의 등가직렬저항(ESR) 저감 효과가 보다 우수할 수 있다.Since the graphene 32b is dispersed in the plate shape in the first and second conductive resin layers 132a and 132b, the specific surface area is large, so that the equivalent series resistance (ESR) reduction effect of the multilayer ceramic electronic component is better. can do.

종래에 외부전극에 포함되는 전도성 수지층으로 인하여 적층 세라믹 전자부품의 등가직렬저항(ESR)이 증가하는 문제를 해결하기 위하여 전도성 수지층 내에 탄소나노튜브(CNT)를 포함하는 시도가 있었다.In order to solve the problem of increasing the equivalent series resistance (ESR) of a multilayer ceramic electronic component due to the conductive resin layer included in the external electrode, an attempt has been made to include carbon nanotubes (CNT) in the conductive resin layer.

상기 탄소나노튜브(CNT)는 단일벽 탄소나노튜브 및 다중벽 탄소나노 중 적어도 하나 이상을 포함하도록 제작되었다.The carbon nanotubes (CNT) are manufactured to include at least one of single-walled carbon nanotubes and multi-walled carbon nanotubes.

그러나, 상기 탄소나노튜브(CNT)는 속이 채워지거나 비어있는 기둥 형상이거나, 내부에 통로가 형성된 관(pipe) 형상을 가지기 때문에, 탄소나노튜브(CNT)의 함량을 일정 이상 많이 함유하지 않을 경우에는 적층 세라믹 전자부품의 등가직렬저항(ESR) 저감 효과가 미비할 수 있다.However, since the carbon nanotubes (CNT) are filled or hollow pillars, or have a pipe shape formed with a passage therein, the carbon nanotubes (CNT) do not contain a predetermined amount of carbon nanotubes (CNTs). Equivalent series resistance (ESR) reduction effect of the multilayer ceramic electronic component may be insignificant.

또한, 전도성 수지층 내에서 금속 간 접촉(Contact) 및 터널링을 돕기 위해서는 외부전극 페이스트 내에서의 분산이 필수적으로 요구된다.In addition, dispersion is required in the external electrode paste in order to facilitate contact and tunneling between metals in the conductive resin layer.

반면에, 적층 세라믹 전자부품의 등가직렬저항(ESR) 저감 효과를 크게 하기 위하여 탄소나노튜브(CNT)의 함량을 과량으로 투입할 경우에는 외부전극 페이스트 내에서 탄소나노튜브(CNT)의 분산에 문제가 생길 수 있다.On the other hand, when the amount of carbon nanotubes (CNT) is excessively added in order to increase the equivalent series resistance (ESR) reduction effect of the multilayer ceramic electronic component, there is a problem in dispersion of the carbon nanotubes (CNT) in the external electrode paste. Can occur.

또한, 탄소나노튜브(CNT)의 함량이 과량일 경우 전도성 수지층 상부에 도금층 형성시 미도금 불량이나 고착강도 저하의 문제가 발생할 수 있다.In addition, when the content of the carbon nanotubes (CNT) is excessive, a problem of unplating or poor adhesion strength may occur when the plating layer is formed on the conductive resin layer.

또한, 탄소나노튜브(CNT)의 함량이 과량일 경우 전도성 수지층 내에 함유되는 베이스 수지의 함량이 상대적으로 적게 함유될 수 밖에 없어서, 전도성 수지층의 탄성에 의한 충격 완화 효과를 얻을 수 없게 된다.In addition, when the content of the carbon nanotubes (CNT) is excessive, the content of the base resin contained in the conductive resin layer may be relatively low, and thus the impact mitigation effect due to the elasticity of the conductive resin layer may not be obtained.

그러나, 본 발명의 일 실시형태에 따르면, 상기 제1 및 제2 전도성 수지층(132a, 132b) 내에 비표면적이 큰 판상형의 그래핀(32b)을 포함함으로써, 적층 세라믹 전자부품의 등가직렬저항(ESR) 저감 효과가 보다 우수할 수 있다.However, according to one embodiment of the present invention, by including the plate-shaped graphene 32b having a large specific surface area in the first and second conductive resin layers 132a and 132b, the equivalent series resistance of the multilayer ceramic electronic component ( ESR) reduction effect can be better.

즉, 본 발명의 일 실시형태에 따른 그래핀(32b)은 판상형으로서 비표면적이 크기 때문에 탄소나노튜브에 비하여 소량의 함량만으로도 적층 세라믹 전자부품의 등가직렬저항(ESR) 저감 효과가 우수할 수 있다.That is, since the graphene 32b according to the embodiment of the present invention has a plate-shaped large specific surface area, an equivalent series resistance (ESR) reduction effect of the multilayer ceramic electronic component may be excellent even with a small amount compared to carbon nanotubes. .

또한, 그래핀(32b)은 탄소나노튜브에 비하여 소량의 함량만으로도 전기적 특성의 효과가 있으므로, 외부전극 페이스트 제조시 고르게 분산시킬 수 있어 신뢰성이 우수할 수 있다.In addition, since the graphene 32b has an effect of electrical properties with only a small amount of content compared to carbon nanotubes, the graphene 32b may be uniformly dispersed during the manufacture of the external electrode paste, and thus may have excellent reliability.

또한, 제1 및 제2 전도성 수지층(132a, 132b)이 그래핀(32b)을 일정 범위의 함량으로 포함함으로써, 상부에 도금층 형성시 미도금 불량이나 고착강도 저하의 문제가 발생하지 않는다.In addition, since the first and second conductive resin layers 132a and 132b include the graphene 32b in a predetermined range, there is no problem of unplated defects or deterioration in adhesion strength when the plating layer is formed thereon.

또한, 제1 및 제2 전도성 수지층(132a, 132b)이 그래핀(32b)을 소량 함유하더라도 적층 세라믹 전자부품의 등가직렬저항(ESR) 저감 효과를 얻을 수 있으므로, 베이스 수지 함량을 종래와 유사하게 포함할 수 있어, 전도성 수지층의 탄성에 의한 충격 완화 효과를 종래 대비 유사하게 얻을 수 있다.In addition, even if the first and second conductive resin layers 132a and 132b contain a small amount of graphene 32b, the equivalent series resistance (ESR) reduction effect of the multilayer ceramic electronic component can be obtained. It can be included, it can be obtained similar to the conventional shock-absorbing effect due to the elasticity of the conductive resin layer.

상기 그래핀(32b)은 장축의 길이가 0.2 nm 내지 10 ㎛ 이고, 단축의 길이가 0.2 nm 내지 10 ㎛ 일 수 있으나, 반드시 이에 제한되는 것은 아니다.The graphene 32b may have a long axis of 0.2 nm to 10 μm and a short axis of 0.2 nm to 10 μm, but is not limited thereto.

본 발명의 일 실시형태에 따르면, 상기 그래핀(32b)은 상기 제1 및 제2 전도성 수지층(132a, 132b)에서 1 ㎛ X 1 ㎛ (가로 X 세로)의 면적 내에 적어도 1개 이상 배치될 수 있다.According to an embodiment of the present invention, at least one graphene 32b is disposed in an area of 1 μm × 1 μm (width X length) in the first and second conductive resin layers 132a and 132b. Can be.

상기 그래핀(32b)의 측정은 특별히 제한되지 않으나, 예를 들어, 제1 및 제2 전도성 수지층(132a, 132b)에서의 1 ㎛ X 1 ㎛ (가로 X 세로)의 면적 내에서 측정될 수 있다.The measurement of the graphene 32b is not particularly limited, but may be measured within an area of 1 μm × 1 μm (horizontal X length) in the first and second conductive resin layers 132a and 132b, for example. have.

예를 들어, 상기 제1 및 제2 전도성 수지층(132a, 132b)에서의 1 ㎛ X 1 ㎛ (가로 X 세로)의 면적 내 그래핀(32b)의 측정은 적층 세라믹 캐패시터의 길이-두께 방향 단면을 투과전자현미경(TEM, Transmission Eletron Microscope)로 이미지를 스캔하여 측정할 수 있다. For example, the measurement of the graphene 32b in the area of 1 μm × 1 μm (horizontal X length) in the first and second conductive resin layers 132a and 132b is obtained by measuring the length-thickness cross section of the multilayer ceramic capacitor. Can be measured by scanning an image with a Transmission Eletron Microscope (TEM).

구체적으로, 적층 세라믹 캐패시터의 폭(W) 방향의 중앙부에서 절단한 길이 및 두께 방향(L-T) 단면을 투과전자현미경(TEM, Transmission Eletron Microscope)으로 스캔한 이미지에서 추출된 제1 및 제2 전도성 수지층(132a, 132b) 영역에 대해서, 1 ㎛ X 1 ㎛ (가로 X 세로)의 면적 내에서 그래핀(32b)을 측정하여 구할 수 있다.Specifically, the first and second conductive numbers extracted from an image scanned by a transmission electron microscope (TEM) of the length and thickness (LT) cross sections cut at the center portion in the width (W) direction of the multilayer ceramic capacitor (TEM) For the regions of the layers 132a and 132b, the graphene 32b can be obtained by measuring within an area of 1 μm × 1 μm (width X length).

도 4는 본 발명의 일 구성인 그래핀을 확대하여 개략적으로 도시한 확대도이다. Figure 4 is an enlarged schematic view showing an enlarged graphene of one configuration of the present invention.

도 4를 참조하면, 상기 그래핀(32b)은 복수의 판상형 구조체가 적층된 형태일 수 있다.Referring to FIG. 4, the graphene 32b may have a form in which a plurality of plate-like structures are stacked.

상기 그래핀(32b)이 복수의 판상형 구조체가 적층된 형태로서, 각 판상형 구조체의 비표면적이 크기 때문에 소량의 함량만으로도 적층 세라믹 전자부품의 등가직렬저항(ESR) 저감 효과가 우수할 수 있다.As the graphene 32b is formed by stacking a plurality of plate-shaped structures, the specific surface area of each plate-shaped structure may be large, and thus, an equivalent series resistance (ESR) reduction effect of the multilayer ceramic electronic component may be excellent even with a small amount.

즉, 비저항이 낮고 전기 전도도가 우수한 그래핀(32b)은 비표면적이 큰 판상형 구조로서, 각 판상형 구조체가 복수로 적층되어 있기 때문에, 소량의 함량만으로도 적층 세라믹 전자부품의 등가직렬저항(ESR) 저감 효과가 우수할 수 있다.That is, the graphene 32b having low specific resistance and excellent electrical conductivity is a plate-shaped structure having a large specific surface area, and since each plate-shaped structure is stacked in plural, the equivalent series resistance (ESR) of the multilayer ceramic electronic component is reduced even with a small amount. The effect can be excellent.

또한, 제1 및 제2 전도성 수지층(132a, 132b)이 그래핀(32b)을 소량 함유하더라도 적층 세라믹 전자부품의 등가직렬저항(ESR) 저감 효과를 얻을 수 있으므로, 베이스 수지 함량을 종래와 유사하게 포함할 수 있어, 전도성 수지층의 탄성에 의한 충격 완화 효과를 종래 대비 유사하게 얻을 수 있다.In addition, even if the first and second conductive resin layers 132a and 132b contain a small amount of graphene 32b, the equivalent series resistance (ESR) reduction effect of the multilayer ceramic electronic component can be obtained. It can be included, it can be obtained similar to the conventional shock-absorbing effect due to the elasticity of the conductive resin layer.

상기 전도성 금속(32a)은 구리(Cu), 니켈(Ni), 은(Ag) 및 은-팔라듐(Ag-Pd)으로 이루어진 군으로부터 선택된 하나 이상일 수 있으며 이에 제한되는 것은 아니다.The conductive metal 32a may be one or more selected from the group consisting of copper (Cu), nickel (Ni), silver (Ag), and silver-palladium (Ag-Pd), but is not limited thereto.

상기 유전체 층(111)을 형성하는 원료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않으며, 예를 들어, 티탄산바륨(BaTiO3) 분말일 수 있다. 또한 상기 유전체 층(111)을 형성하는 재료는 티탄산바륨(BaTiO3) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제 등이 첨가될 수 있다.The raw material for forming the dielectric layer 111 is not particularly limited as long as sufficient capacitance can be obtained, and for example, may be barium titanate (BaTiO 3 ) powder. In addition, as the material for forming the dielectric layer 111, various ceramic additives, organic solvents, plasticizers, binders, dispersants, and the like may be added to powders such as barium titanate (BaTiO 3 ) according to the present invention.

상기 제1 및 제2 내부 전극(121, 122)을 형성하는 재료는 특별히 제한되지 않으며, 예를 들어, 은(Ag), 납(Pb), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 이상의 물질을 포함할 수 있다.The material for forming the first and second internal electrodes 121 and 122 is not particularly limited, and for example, silver (Ag), lead (Pb), platinum (Pt), nickel (Ni), and copper (Cu). May comprise one or more materials).

상기 제1 및 제2 전극층(131a, 131b)은 제1 및 제2 내부 전극(121, 122)과 직접적으로 연결되어 제1 및 제2 외부전극(130a, 130b)과 제1 및 제2 내부 전극(121, 122) 간 전기적 도통을 확보한다.The first and second electrode layers 131a and 131b are directly connected to the first and second internal electrodes 121 and 122, and thus the first and second external electrodes 130a and 130b and the first and second internal electrodes. Secure electrical conduction between (121, 122).

상기 제1 및 제2 전극층(131a, 131b)은 전도성 금속을 포함할 수 있으며, 상기 전도성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 금(Au) 또는 이들의 합금일 수 있으며 본 발명이 이에 한정되는 것은 아니다.The first and second electrode layers 131a and 131b may include a conductive metal, and the conductive metal may be nickel (Ni), copper (Cu), palladium (Pd), gold (Au), or an alloy thereof. The present invention is not limited thereto.

상기 제1 및 제2 전극층(131a, 131b)은 전도성 금속을 포함하는 페이스트의 소성에 의해 형성되는 소성형 전극일 수 있다.The first and second electrode layers 131a and 131b may be fired electrodes formed by firing a paste containing a conductive metal.

상기 제1 및 제2 전도성 수지층(132a, 132b) 상에는 도금층(미도시)이 형성될 수 있다. 상기 도금층은 니켈 도금층 및 주석 도금층을 포함할 수 있으며, 제1 및 제2 전도성 수지층(132a, 132b) 상에 니켈 도금층이 배치되고 상기 니켈 도금층 상에 주석 도금층이 배치될 수 있다.Plating layers (not shown) may be formed on the first and second conductive resin layers 132a and 132b. The plating layer may include a nickel plating layer and a tin plating layer, and a nickel plating layer may be disposed on the first and second conductive resin layers 132a and 132b and a tin plating layer may be disposed on the nickel plating layer.

아래의 표 1은 적층 세라믹 커패시터의 제1 및 제2 전도성 수지층(132a, 132b) 내 포함되는 베이스 수지(32c)인 에폭시 수지의 함량을 변화시키면서, 그래핀(32b)을 포함한 실시예와 포함하지 않은 비교예에 따른 페이스트가 도포된 시트의 경화 후 비저항 값 및 이를 적용한 적층 세라믹 커패시터의 등가직렬저항(ESR, Equivalent Serial Resistance)을 평가한 결과를 나타낸다. Table 1 below includes an embodiment including graphene 32b while varying the content of the epoxy resin, which is the base resin 32c included in the first and second conductive resin layers 132a and 132b of the multilayer ceramic capacitor. It shows the results of evaluating the specific resistance value after curing of the paste-coated sheet according to the comparative example and the equivalent serial resistance (ESR) of the multilayer ceramic capacitor to which the paste was applied.

상기 비교예와 실시예에 따른 제1 및 제2 전도성 수지층(132a, 132b)은 전도성 금속(32a)으로서 구리(Cu)를 70wt% 내지 80wt%의 함량으로 포함한다.The first and second conductive resin layers 132a and 132b according to the comparative example and the embodiment include copper (Cu) in a content of 70wt% to 80wt% as the conductive metal 32a.

상기 비교예는 그래핀을 포함하지 않으며, 에폭시 수지 11 wt%를 포함하고 있다. The comparative example does not include graphene, and contains 11 wt% of an epoxy resin.

상기 실시예는 그래핀(32b)을 2 wt% 포함하고 있으며, 실시예 1,2 및 3은 각각 에폭시 수지 11 wt%, 13 wt% 및 15 wt%를 포함하고 있다. The embodiment includes 2 wt% of graphene 32b, and Examples 1, 2 and 3 contain 11 wt%, 13 wt%, and 15 wt% of epoxy resin, respectively.

비교예 및 각 실시예에 따른 적층 세라믹 커패시터는 3216 사이즈 (길이X폭이 3.2mm X 1.6 mm)로 제작되었으며, 하기 표 1에서는 적층 세라믹 커패시터의 등가직렬저항(ESR, Equivalent Serial Resistance)의 평균값과 표준편차의 결과를 나타내었다.Comparative example and the multilayer ceramic capacitor according to each embodiment was produced in 3216 size (length x width 3.2mm x 1.6mm), Table 1 below shows the average value of the equivalent serial resistance (ESR, Equivalent Serial Resistance) of the multilayer ceramic capacitor The results of the standard deviations are shown.

경화된 시트의 비저항
(Ω*cm)Resistivity of Cured Sheets
(Ω * cm) 등가직렬저항(ESR, Equivalent Serial Resistance)의 평균 (mΩ)Equivalent Serial Resistance (ESR) Average (mΩ) 등가직렬저항(ESR, Equivalent Serial Resistance)의 표준편차Standard Deviation of Equivalent Serial Resistance (ESR) 비교예Comparative example 2.4412E+052.4412E + 05 8.668.66 2.112.11 실시예 1Example 1 7.3500E+027.3500E + 02 5.965.96 0.550.55 실시예 2Example 2 5.2829E+005.2829E + 00 5.855.85 0.420.42 실시예 3Example 3 1.2008E+011.2008E + 01 6.366.36 0.390.39

상기 표 1을 참조하면, 그래핀(32b)을 포함하는 실시예 1 내지 3으로 제작된 외부전극 에폭시 페이스트가 도포된 시트의 경화 후 비저항 값이, 그래핀을 포함하지 않는 종래의 비교예의 비저항 값에 비하여 낮은 값을 가짐을 알 수 있다. Referring to Table 1, the specific resistance value after curing of the sheet coated with the external electrode epoxy paste prepared in Examples 1 to 3 including the graphene 32b, the specific resistance value of the conventional comparative example does not include graphene It can be seen that it has a lower value than.

또한, 상기 표 1을 참조하면, 그래핀(32b)을 포함하는 실시예 1 내지 3의 경우, 그래핀을 포함하지 않는 종래의 비교예에 비하여 적층 세라믹 커패시터의 등가직렬저항(ESR, Equivalent Serial Resistance) 값이 약 30% 가량 저감되는 효과가 있음을 알 수 있다.In addition, referring to Table 1, in the case of Examples 1 to 3 including the graphene 32b, an equivalent serial resistance (ESR) of the multilayer ceramic capacitor is compared with the conventional comparative example without the graphene. It can be seen that the () value is reduced by about 30%.

또한, 그래핀(32b)을 포함하는 실시예 1 내지 3의 경우, 그래핀을 포함하지 않는 종래의 비교예에 비하여 적층 세라믹 커패시터의 등가직렬저항(ESR, Equivalent Serial Resistance) 값의 표준 편차 역시 낮아 전기적 특성이 보다 균일한 적층 세라믹 커패시터를 구현할 수 있음을 알 수 있다.In addition, in Examples 1 to 3 including the graphene 32b, the standard deviation of the equivalent serial resistance (ESR) value of the multilayer ceramic capacitor is also lower than that of the conventional comparative example without the graphene. It can be seen that a multilayer ceramic capacitor having more uniform electrical characteristics can be realized.

본 발명의 일 실시형태에 따른 적층 세라믹 전자부품은 하기와 같이 제작될 수 있다.The multilayer ceramic electronic component according to an embodiment of the present invention may be manufactured as follows.

우선, 티탄산바륨(BaTiO3) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조하여 복수 개의 세라믹 그린 시트를 마련하며, 이로써 유전체 층(111)을 마련할 수 있다.First, a slurry formed of powder such as barium titanate (BaTiO 3 ) may be coated and dried on a carrier film to prepare a plurality of ceramic green sheets, thereby providing a dielectric layer 111.

상기 세라믹 그린시트는 세라믹 분말, 바인더, 용제를 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 법으로 수 ㎛의 두께를 갖는 시트(sheet)형으로 제작할 수 있다.The ceramic green sheet may be prepared by mixing a ceramic powder, a binder, and a solvent to prepare a slurry, and the slurry may be manufactured in a sheet form having a thickness of several μm by a doctor blade method.

다음으로, 니켈 분말을 포함하는 내부전극용 전도성 페이스트를 마련할 수 있다.Next, a conductive paste for internal electrodes containing nickel powder may be prepared.

상기 그린시트 상에 상기 내부전극용 전도성 페이스트를 스크린 인쇄공법으로 도포하여 내부전극을 형성한 후 내부전극이 인쇄된 그린시트를 복수 층 적층하고 적층체의 상하면에 내부전극이 인쇄되지 않은 그린시트를 복수 적층한 뒤 소성하여 세라믹 바디(110)를 만들 수 있다. 상기 세라믹 바디는 제1 및 제2 내부전극(121, 122), 유전체층(111) 및 커버층을 포함하며, 상기 유전체층은 내부전극이 인쇄된 그린시트가 소성되여 형성된 것이며, 상기 커버층은 내부전극이 인쇄되지 않은 그린시트가 소성되어 형성된 것이다.After forming the internal electrode by applying the conductive paste for the internal electrode on the green sheet by a screen printing method, a plurality of layers of the green sheet printed with the internal electrodes are laminated, and a green sheet having no internal electrodes printed on the upper and lower surfaces of the laminate. The ceramic body 110 may be made by laminating a plurality and firing the same. The ceramic body includes first and second internal electrodes 121 and 122, a dielectric layer 111, and a cover layer, wherein the dielectric layer is formed by firing a green sheet printed with an internal electrode, and the cover layer is an internal electrode. This unprinted green sheet was formed by firing.

상기 내부전극은 제1 및 제2 내부전극으로 형성될 수 있다.The internal electrode may be formed of first and second internal electrodes.

상기 제1 및 제2 내부전극과 각각 전기적으로 연결되도록 세라믹 바디의 외부면에 제1 및 제2 전극층(131a, 131b)이 형성될 수 있다. 상기 제1 및 제2 전극층은 전도성 금속 및 글라스를 포함하는 페이스트의 소성에 의해 형성될 수 있다.First and second electrode layers 131a and 131b may be formed on the outer surface of the ceramic body to be electrically connected to the first and second internal electrodes, respectively. The first and second electrode layers may be formed by firing a paste including a conductive metal and glass.

상기 전도성 금속은 특별히 제한되는 것은 아니나, 예를 들어 구리(Cu), 은(Ag), 니켈(Ni) 및 이들의 합금으로 이루어진 군으로부터 선택된 하나 이상일 수 있으며, 상술한 바와 같이 구리(Cu)를 포함하는 것이 바람직하다.The conductive metal is not particularly limited, but may be, for example, at least one selected from the group consisting of copper (Cu), silver (Ag), nickel (Ni), and alloys thereof, as described above. It is preferable to include.

상기 글라스는 특별히 제한되는 것은 아니며, 일반적인 적층 세라믹 커패시터의 외부전극 제작에 사용되는 글라스와 동일한 조성의 물질이 사용될 수 있다.The glass is not particularly limited, and a material having the same composition as that of the glass used for fabricating an external electrode of a general multilayer ceramic capacitor may be used.

상기 제1 및 제2 전극층(131a, 131b)의 외측에 구리를 포함하는 전도성 수지 조성물을 도포하여 제1 및 제2 전도성 수지층(132a, 132b)을 형성할 수 있다. 상기 전도성 수지 조성물은 구리를 포함하는 전도성 금속(32a) 분말과 베이스 수지(32c)를 포함할 수 있으며, 상기 베이스 수지는 열경화성 수지인 에폭시 수지일 수 있다.The first and second conductive resin layers 132a and 132b may be formed by applying a conductive resin composition including copper to the outside of the first and second electrode layers 131a and 131b. The conductive resin composition may include a conductive metal 32a powder containing copper and a base resin 32c, and the base resin may be an epoxy resin which is a thermosetting resin.

본 발명의 일 실시형태에 따르면, 제1 및 제2 전도성 수지층(132a, 132b)은 전도성 금속(32a) 분말 100 중량부 대비 0.5 내지 7.5 중량부의 그래핀(32b)을 포함한다.According to one embodiment of the present invention, the first and second conductive resin layers 132a and 132b include 0.5 to 7.5 parts by weight of graphene 32b relative to 100 parts by weight of the conductive metal 32a powder.

상기 제1 및 제2 전도성 수지층(132a, 132b)은 전도성 금속(32a) 분말 100 중량부 대비 0.5 내지 7.5 중량부의 그래핀(32b)을 포함함으로써, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는 등가직렬저항이 낮아질 수 있다.The first and second conductive resin layers 132a and 132b include 0.5 to 7.5 parts by weight of graphene 32b relative to 100 parts by weight of the powder of the conductive metal 32a, so that the multilayer ceramic capacitor according to the embodiment of the present invention. The equivalent series resistance can be lowered.

상기 그래핀(32b)은 보다 바람직하게는 전도성 금속(32a) 분말 100 중량부에 대하여 2.5 중량부 내지 2.9 중량부로 상기 제1 및 제2 전도성 수지층(132a, 132b) 내에 포함될 수 있다.More preferably, the graphene 32b may be included in the first and second conductive resin layers 132a and 132b at 2.5 parts by weight to 2.9 parts by weight based on 100 parts by weight of the conductive metal powder 32a.

상기 그래핀(32b)의 함량이 전도성 금속(32a) 분말 100 중량부에 대하여 2.5 중량부 내지 2.9 중량부일 경우, 외부전극의 도전성이 향상되며, 적층 세라믹 전자부품의 등가직렬저항을 낮추는 효과가 보다 우수하다.When the content of the graphene 32b is 2.5 parts by weight to 2.9 parts by weight based on 100 parts by weight of the conductive metal 32a powder, the conductivity of the external electrode is improved, and the effect of lowering the equivalent series resistance of the multilayer ceramic electronic component is more effective. great.

상기 제1 및 제2 전도성 수지층(132a, 132b) 형성 이후 그 상부에 니켈 도금층 및 주석 도금층을 더 형성하는 단계를 포함할 수 있다.After the first and second conductive resin layers 132a and 132b are formed, the method may further include forming a nickel plating layer and a tin plating layer thereon.

도 5는 본 발명의 일 실시형태에 따른 그래핀을 포함하는 외부전극 페이스트의 NMR (Nuclear Magnetic Resonance) 분석 결과를 나타내는 그래프이다.FIG. 5 is a graph illustrating NMR analysis results of an external electrode paste including graphene according to an exemplary embodiment of the present invention. FIG.

도 5를 참조하면, 본 발명의 일 실시형태에 따른 그래핀을 포함하는 외부전극 페이스트에 대하여 NMR (Nuclear Magnetic Resonance) 분석을 하였을 경우, sp2 carbon에 의한 피크(peak)(a)가 검출됨을 알 수 있다.Referring to FIG. 5, when NMR (Nuclear Magnetic Resonance) analysis is performed on an external electrode paste including graphene according to an exemplary embodiment of the present invention, a peak (a) due to sp 2 carbon is detected. Able to know.

상기 sp2 carbon에 의한 피크(peak)(a)는 본 발명의 일 실시형태에 따른 그래핀을 포함하는 외부전극 페이스트를 적용한 적층 세라믹 커패시터의 외부전극에 대하여 분석하였을 경우에도 동일하게 검출될 수 있다.The peak (a) due to sp 2 carbon may be detected in the same manner when the external electrode of the multilayer ceramic capacitor to which the external electrode paste including graphene according to the exemplary embodiment of the present invention is applied is analyzed. .

도 6은 본 발명의 일 실시형태에 따른 그래핀을 포함하는 전도성 수지층에 대한 라만(Raman) 분석 결과를 나타내는 그래프이다.6 is a graph showing a Raman analysis result of a conductive resin layer including graphene according to an embodiment of the present invention.

도 6을 참조하면, 본 발명의 다른 실시형태에 따른 적층 세라믹 전자부품(100)은 유전체 층(111) 및 내부전극(121, 122)을 포함하는 세라믹 바디(110), 상기 내부전극(121, 122)과 연결되는 전극층(131a, 131b) 및 상기 전극층(131a, 131b) 상에 형성되며 전도성 금속 및 베이스 수지를 포함하는 전도성 수지층(132a, 132b)을 포함하며, 상기 전도성 수지층(132a, 132b)의 라만(Raman) 분석시, 2개의 피크(Peak)가 검출된다.Referring to FIG. 6, the multilayer ceramic electronic component 100 according to another embodiment of the present invention may include a ceramic body 110 including a dielectric layer 111 and internal electrodes 121 and 122, and the internal electrodes 121,. And conductive electrode layers 132a and 132b formed on the electrode layers 131a and 131b connected to the substrate 122 and the electrode layers 131a and 131b and including a conductive metal and a base resin. In Raman analysis of 132b, two peaks are detected.

도 6의 라만 분석 그래프에 도시된 바와 같이, 실시예 1 내지 3의 경우에는 본 발명의 실시형태의 샘플로서, 2개의 피크(Peak)가 검출되며, 비교예 1의 경우에는 그래파이트(graphite)의 라만 분석 그래프로서, 1개의 피크(Peak)만이 검출된다.As shown in the Raman analysis graph of Figure 6, in the case of Examples 1 to 3, two peaks (Peak) is detected as a sample of the embodiment of the present invention, in the case of Comparative Example 1 of the graphite (graphite) As Raman analysis graph, only one peak is detected.

본 발명의 다른 실시형태에서, 상기 2개의 피크(Peak)는 D 밴드(band) 및 G 밴드(band)에서 검출된다.In another embodiment of the invention, the two peaks are detected in the D band and the G band.

또한, 비교예 1의 경우에는 G 밴드(band)에서 1개의 피크(Peak)만이 검출된다.In Comparative Example 1, only one peak is detected in the G band.

본 발명의 다른 실시형태에서, 상기 전도성 수지층(132a, 132b)은 그래핀을 포함할 수 있다.In another embodiment of the present invention, the conductive resin layers 132a and 132b may include graphene.

상기 전도성 수지층(132a, 132b)의 라만(Raman) 분석시, 2개의 피크(Peak)가 검출되는 것은 상기 전도성 수지층(132a, 132b)이 그래핀을 포함하기 때문이며, 다른 탄소 재료와는 라만 분석 그래프가 다르게 나타난다.When Raman analysis of the conductive resin layers 132a and 132b, two peaks are detected because the conductive resin layers 132a and 132b include graphene, and unlike other carbon materials, Raman The analysis graph looks different.

본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.The present invention is not limited by the above-described embodiments and the accompanying drawings, but is intended to be limited by the appended claims. Accordingly, various forms of substitution, modification, and alteration may be made by those skilled in the art without departing from the technical spirit of the present invention described in the claims, which are also within the scope of the present invention. something to do.

1: 그래핀 2: 전도성 금속
3: 베이스 수지 10: 세라믹 바디
11: 유전체 층 21: 제1 내부전극
22: 제2 내부전극 130a, 130b: 제1 및 제2 외부전극
131a: 제1 전극층 131b: 제2 전극층
132a: 제1 전도성 수지층 132b: 제2 전도성 수지층1: graphene 2: conductive metal
3: base resin 10: ceramic body
11: dielectric layer 21: first internal electrode
22: second internal electrodes 130a, 130b: first and second external electrodes
131a: first electrode layer 131b: second electrode layer
132a: first conductive resin layer 132b: second conductive resin layer

Claims (16)

유전체 층 및 내부전극을 포함하는 세라믹 바디;
상기 내부전극과 연결되는 전극층; 및
상기 전극층 상에 형성되며 전도성 금속, 그래핀 및 베이스 수지를 포함하는 전도성 수지층;
을 포함하며, 상기 전도성 수지층은 전도성 금속 분말 100 중량부 대비 그래핀 0.5 내지 7.5 중량부를 포함하는 외부전극용 페이스트로 형성된 적층 세라믹 전자부품.
A ceramic body comprising a dielectric layer and an internal electrode;
An electrode layer connected to the internal electrode; And
A conductive resin layer formed on the electrode layer and including a conductive metal, graphene, and a base resin;
And the conductive resin layer formed of an external electrode paste including 0.5 to 7.5 parts by weight of graphene relative to 100 parts by weight of the conductive metal powder.
제1항에 있어서,
상기 그래핀은 판상형 형상인 적층 세라믹 전자부품.
The method of claim 1,
The graphene is a laminated ceramic electronic component having a plate-like shape.
제2항에 있어서,
상기 그래핀은 복수의 판상형 구조체가 적층된 형태인 적층 세라믹 전자부품.
The method of claim 2,
The graphene is a multilayer ceramic electronic component in the form of a plurality of plate-like structure stacked.
제1항에 있어서,
상기 그래핀은 장축의 길이가 0.2 nm 내지 10 ㎛ 인 적층 세라믹 전자부품.
The method of claim 1,
The graphene is a multilayer ceramic electronic component having a long axis length of 0.2 nm to 10 ㎛.
제1항에 있어서,
상기 그래핀은 단축의 길이가 0.2 nm 내지 10 ㎛ 인 적층 세라믹 전자부품.
The method of claim 1,
The graphene is a laminated ceramic electronic component having a length of 0.2 nm to 10 ㎛ short axis.
삭제delete 제1항에 있어서,
상기 그래핀은 상기 전도성 수지층에서 1 ㎛ X 1 ㎛ (가로 X 세로)의 면적 내에 적어도 1개 이상 배치된 적층 세라믹 전자부품.
The method of claim 1,
At least one graphene is disposed in an area of 1 μm × 1 μm (width X length) of the conductive resin layer.
유전체 층 및 내부전극을 포함하는 세라믹 바디;
상기 내부전극과 연결되는 전극층; 및
상기 전극층 상에 형성되며 전도성 금속 및 베이스 수지를 포함하는 전도성 수지층;을 포함하며,
상기 전도성 수지층의 라만(Raman) 분석시, 2개의 피크(Peak)가 검출되고, 상기 전도성 수지층은 그래핀을 포함하며, 상기 전도성 수지층은 전도성 금속 분말 100 중량부 대비 그래핀 0.5 내지 7.5 중량부를 포함하는 외부전극용 페이스트로 형성된 적층 세라믹 전자부품.
A ceramic body comprising a dielectric layer and an internal electrode;
An electrode layer connected to the internal electrode; And
And a conductive resin layer formed on the electrode layer and including a conductive metal and a base resin.
In Raman analysis of the conductive resin layer, two peaks are detected, the conductive resin layer includes graphene, and the conductive resin layer is 0.5 to 7.5 graphene relative to 100 parts by weight of the conductive metal powder. A multilayer ceramic electronic component formed of an external electrode paste including a weight part.
제8항에 있어서,
상기 2개의 피크(Peak)는 D 밴드(band) 및 G 밴드(band)에서 검출되는 적층 세라믹 전자부품.
The method of claim 8,
The two peaks are detected in a D band and a G band.
삭제delete 제8항에 있어서,
상기 그래핀은 판상형 형상인 적층 세라믹 전자부품.
The method of claim 8,
The graphene is a laminated ceramic electronic component having a plate-like shape.
제11항에 있어서,
상기 그래핀은 복수의 판상형 구조체가 적층된 형태인 적층 세라믹 전자부품.
The method of claim 11,
The graphene is a multilayer ceramic electronic component in the form of a plurality of plate-like structure stacked.
제8항에 있어서,
상기 그래핀은 장축의 길이가 0.2 nm 내지 10 ㎛ 인 적층 세라믹 전자부품.
The method of claim 8,
The graphene is a laminated ceramic electronic component having a long axis length of 0.2 nm to 10 ㎛.
제8항에 있어서,
상기 그래핀은 단축의 길이가 0.2 nm 내지 10 ㎛ 인 적층 세라믹 전자부품.
The method of claim 8,
The graphene is a multilayer ceramic electronic component having a length of 0.2 nm to 10 ㎛ short axis.
삭제delete 제8항에 있어서,
상기 그래핀은 상기 전도성 수지층에서 1 ㎛ X 1 ㎛ (가로 X 세로)의 면적 내에 적어도 1개 이상 배치된 적층 세라믹 전자부품.
The method of claim 8,
At least one graphene is disposed in an area of 1 μm × 1 μm (width X length) of the conductive resin layer.
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