KR102071498B1 - Method of fabricating semiconductor device and apparatus of fabricating the same - Google Patents
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Abstract
본 발명은 균일도를 향상시킬 수 있는 반도체 소자의 제조 방법 및 장치에 관한 것으로서, 기판 상에 제 1 박막 패턴을 형성하는 제 1 단계; 상기 제 1 박막 패턴의 CD 균일도(Critical Dimension uniformity)를 측정하는 제 2 단계; 상기 제 1 박막 패턴의 CD 균일도를 보상하는 제 2 박막을 형성하기 위한 전 단계로서, 상기 제 1 박막 패턴의 CD 균일도를 반영한 정보를 피드백 받아 기판 지지대를 상하로 움직여 샤워헤드와 상기 기판 간의 간격을 조절하는 제 3 단계; 및 상기 제 1 박막 패턴 상에 상기 제 2 박막을 형성하는 제 4 단계;를 포함하는 반도체 소자의 제조 방법을 제공한다. The present invention relates to a method and apparatus for manufacturing a semiconductor device capable of improving uniformity, comprising: a first step of forming a first thin film pattern on a substrate; A second step of measuring CD uniformity of the first thin film pattern; As a preliminary step for forming a second thin film for compensating the CD uniformity of the first thin film pattern, the substrate support is moved up and down by receiving information reflecting the CD uniformity of the first thin film pattern to increase the distance between the showerhead and the substrate. Third step of adjusting; And a fourth step of forming the second thin film on the first thin film pattern.
Description
본 발명은 반도체 소자의 제조 방법 및 장치에 관한 것으로서, 보다 상세하게는 균일도를 향상시킬 수 있는 반도체 소자의 제조 방법 및 장치에 관한 것이다.The present invention relates to a semiconductor device manufacturing method and apparatus, and more particularly, to a semiconductor device manufacturing method and apparatus capable of improving the uniformity.
반도체 소자가 고집적화 됨에 따라 미세 선폭을 가지는 패턴이 요구되고 있다. 하지만, 현재 개발되어 상용화된 노광 장비의 한계 상 일정 크기 이하의 미세 패턴을 형성하는 것은 매우 어려운 실정이다. 이에 따라, 현재 상용화된 노광 장비를 그대로 이용하면서 미세한 선폭을 갖는 패턴을 구현하기 위하여 DPT(Double Patterning Technology) 공정기술이 제안되고 있다. 한편, 반도체 소자의 생산성 향상을 위하여 웨이퍼의 대구경화가 요구되고 있는 바, 웨이퍼 전면에 걸쳐 공정의 균일도가 중요한 이슈로 부각되고 있다. 최근에는 대구경의 웨이퍼 상에 DPT 공정을 구현함에 있어서 패터닝의 균일도가 중요한 문제로 대두되고 있다.As semiconductor devices are highly integrated, a pattern having a fine line width is required. However, it is very difficult to form a micro pattern having a predetermined size or less due to the limitations of currently developed and commercially available exposure equipment. Accordingly, a DPT (Double Patterning Technology) process technology has been proposed to realize a pattern having a fine line width while using a commercially available exposure equipment as it is. On the other hand, the large diameter of the wafer is required to improve the productivity of the semiconductor device, the uniformity of the process over the entire surface of the wafer has emerged as an important issue. Recently, uniformity of patterning has emerged as an important issue in implementing DPT processes on large diameter wafers.
본 발명은 상기와 같은 문제점을 포함하여 여러 문제점들을 해결하기 위한 것으로서, 균일도를 향상시킬 수 있는 반도체 소자의 제조 방법 및 장치를 제공하는 것을 목적으로 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.The present invention has been made to solve various problems including the above problems, and an object thereof is to provide a method and apparatus for manufacturing a semiconductor device which can improve uniformity. However, these problems are exemplary, and the scope of the present invention is not limited thereby.
상기 과제를 해결하기 위한 본 발명의 일 관점에 따른 반도체 소자의 제조 방법이 제공된다. 상기 반도체 소자의 제조 방법은 기판 상에 제 1 박막 패턴을 형성하는 제 1 단계; 상기 제 1 박막 패턴의 CD 균일도(Critical Dimension uniformity)를 측정하는 제 2 단계; 상기 제 1 박막 패턴의 CD 균일도를 보상하는 제 2 박막을 형성하기 위한 전 단계로서, 상기 제 1 박막 패턴의 CD 균일도에 대한 정보를 피드백 받아 기판 지지대를 상하로 움직여 샤워헤드와 상기 기판 간의 간격을 조절하는 제 3 단계; 및 상기 제 1 박막 패턴 상에 상기 제 2 박막을 형성하는 제 4 단계;를 포함한다. Provided is a method of manufacturing a semiconductor device according to an aspect of the present invention for solving the above problems. The method of manufacturing the semiconductor device may include a first step of forming a first thin film pattern on a substrate; A second step of measuring CD uniformity of the first thin film pattern; As a preliminary step for forming a second thin film for compensating the CD uniformity of the first thin film pattern, the substrate support is moved up and down by receiving information on the CD uniformity of the first thin film pattern to increase the gap between the showerhead and the substrate. Third step of adjusting; And a fourth step of forming the second thin film on the first thin film pattern.
상기 반도체 소자의 제조 방법은 상기 제 2 박막에 대하여 전면식각 공정(예를 들어, 에치백 공정)을 수행함으로써 상기 제 1 박막 패턴의 측부에 스페이서(spacer) 형태의 제 2 박막 패턴을 형성하는 제 5 단계; 및 상기 제 1 박막 패턴을 제거하는 제 6 단계; 를 더 포함하며, 상기 제 1 단계, 상기 제 4 단계, 제 5 단계 및 제 6 단계는 더블 패터닝 공정(double patterning technology)의 일부이다. The method of manufacturing the semiconductor device may include forming a second thin film pattern having a spacer shape on a side of the first thin film pattern by performing a front surface etching process (eg, an etch back process) on the second thin film. 5 steps; And a sixth step of removing the first thin film pattern. The first step, the fourth step, the fifth step and the sixth step are part of a double patterning technology.
상기 반도체 소자의 제조 방법에서, 상기 제 1 박막 패턴은 복수의 라인 앤드 스페이스(line and space) 패턴을 포함하고, 상기 제 1 박막 패턴의 CD 균일도를 반영한 정보는 상기 복수의 라인 앤드 스페이스 패턴에서 상기 기판 중앙에서의 라인 평균 폭이 상기 기판 에지에서의 라인 평균 폭보다 더 작다는 정보를 포함하는 경우, 상기 제 3 단계는, 상기 기판 중앙에서의 두께가 상기 기판 에지에서의 두께보다 더 큰 상기 제 2 박막을 형성하기 위한 전 단계로서, 상기 제 1 박막 패턴을 구성하는 상기 기판 중앙에서의 라인 평균 폭이 상기 기판 에지에서의 라인 평균 폭보다 더 작을수록 상기 기판과 상기 샤워헤드 간의 간격을 더 작게 설정하는 단계를 포함할 수 있다. 여기에서, 상기 기판과 상기 샤워헤드 간의 간격을 더 작게 설정할수록 제 2 박막에서 상기 기판 중앙에서의 두께가 상기 기판 에지에서의 두께보다 더 커지게 된다.In the method of manufacturing the semiconductor device, the first thin film pattern includes a plurality of line and space patterns, and the information reflecting the CD uniformity of the first thin film pattern includes the plurality of line and space patterns. If the line average width at the substrate center includes information that is smaller than the line average width at the substrate edge, the third step further comprises: the first thickness greater than the thickness at the substrate edge; 2 As a preliminary step for forming a thin film, the smaller the line average width at the center of the substrate constituting the first thin film pattern is than the line average width at the substrate edge, the smaller the distance between the substrate and the showerhead. Setting may be included. Here, as the distance between the substrate and the showerhead is set smaller, the thickness at the center of the substrate in the second thin film becomes larger than the thickness at the substrate edge.
상기 반도체 소자의 제조 방법에서, 상기 제 1 박막 패턴은 복수의 라인 앤드 스페이스(line and space) 패턴을 포함하고, 상기 제 1 박막 패턴의 CD 균일도를 반영한 정보는 상기 복수의 라인 앤드 스페이스 패턴에서 상기 기판 중앙에서의 라인 평균 폭이 상기 기판 에지에서의 라인 평균 폭보다 더 크다는 정보를 포함하는 경우, 상기 제 3 단계는, 상기 기판 중앙에서의 두께가 상기 기판 에지에서의 두께보다 더 작은 상기 제 2 박막을 형성하기 위한 전 단계로서, 상기 제 1 박막 패턴을 구성하는 상기 기판 중앙에서의 라인 평균 폭이 상기 기판 에지에서의 라인 평균 폭보다 더 클수록 상기 기판과 상기 샤워헤드 간의 간격을 더 크게 설정하는 단계를 포함할 수 있다. 여기에서, 상기 기판과 상기 샤워헤드 간의 간격을 더 크게 설정할수록 제 2 박막에서 상기 기판 중앙에서의 두께가 상기 기판 에지에서의 두께보다 더 작아지게 된다. In the method of manufacturing the semiconductor device, the first thin film pattern includes a plurality of line and space patterns, and the information reflecting the CD uniformity of the first thin film pattern includes the plurality of line and space patterns. If the line average width at the substrate center includes information that is greater than the line average width at the substrate edge, the third step comprises: the second at a thickness less than the thickness at the substrate edge; As a preliminary step for forming a thin film, as the line average width at the center of the substrate constituting the first thin film pattern is larger than the line average width at the substrate edge, the distance between the substrate and the showerhead is set larger. It may include a step. Here, as the distance between the substrate and the showerhead is set larger, the thickness at the center of the substrate in the second thin film is smaller than the thickness at the substrate edge.
상기 과제를 해결하기 위한 본 발명의 다른 관점에 따른 반도체 소자의 제조 장치가 제공된다. 상기 반도체 소자의 제조 장치는 제 1 박막 패턴이 이미 형성된 기판 상에 상기 제 1 박막 패턴의 CD 균일도를 보상하는 제 2 박막을 형성하는 반도체 소자의 제조장치로서, 상하로 높이가 가변될 수 있는 기판 지지대와 소스가스와 반응가스가 공급되는 샤워헤드를 구비하는 증착챔버; 및 상기 제 1 박막 패턴의 CD 균일도에 대한 정보를 피드백 받아 상기 기판 지지대를 상하로 움직여 상기 샤워헤드와 상기 기판 간의 간격을 조절할 수 있는 제어부; 를 구비한다. There is provided a semiconductor device manufacturing apparatus according to another aspect of the present invention for solving the above problems. The apparatus for manufacturing a semiconductor device is a device for manufacturing a semiconductor device for forming a second thin film for compensating CD uniformity of the first thin film pattern on a substrate on which a first thin film pattern is already formed. A deposition chamber having a support and a shower head supplied with a source gas and a reaction gas; And a control unit configured to adjust the distance between the shower head and the substrate by moving the substrate support up and down by receiving information about CD uniformity of the first thin film pattern. It is provided.
상기한 바와 같이 이루어진 본 발명의 일부 실시예들에 따르면, CD 균일도를 향상시킬 수 있는 반도체 소자의 제조 방법 및 장치를 제공할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.According to some embodiments of the present invention made as described above, it is possible to provide a method and apparatus for manufacturing a semiconductor device capable of improving CD uniformity. Of course, the scope of the present invention is not limited by these effects.
도 1은 본 발명의 일부 실시예들에 따른 반도체 소자의 제조 방법을 도해하는 순서도이다.
도 2는 본 발명의 일 실시예에 따른 방법에 의하여 반도체 소자를 제조하는 방법을 도해하는 단면도들이다.
도 3은 본 발명의 다른 실시예에 따른 방법에 의하여 반도체 소자를 제조하는 방법을 도해하는 단면도들이다.
도 4는 본 발명의 일부 실시예들에 따른 방법을 수행하는 반도체 소자의 제조 장치에 대한 구성을 개략적으로 도해하는 도면이다. 1 is a flow chart illustrating a method of manufacturing a semiconductor device in accordance with some embodiments of the present invention.
2 is a cross-sectional view illustrating a method of manufacturing a semiconductor device by a method according to an embodiment of the present invention.
3 is a cross-sectional view illustrating a method of manufacturing a semiconductor device by a method according to another embodiment of the present invention.
4 schematically illustrates a configuration of an apparatus for manufacturing a semiconductor device for performing a method according to some embodiments of the present inventive concept.
이하, 첨부된 도면을 참조하여 본 발명의 여러 실시예들을 예시적으로 설명하기로 한다.Hereinafter, various embodiments of the present invention will be described with reference to the accompanying drawings.
명세서 전체에 걸쳐서, 막, 패턴, 영역 또는 기판과 같은 하나의 구성요소가 다른 구성요소 "상에" 위치한다고 언급할 때는, 상기 하나의 구성요소가 직접적으로 상기 다른 구성요소 "상에" 접촉하거나, 그 사이에 개재되는 또 다른 구성요소들이 존재할 수 있다고 해석될 수 있다. 반면에, 하나의 구성요소가 다른 구성요소 "직접적으로 상에" 위치한다고 언급할 때는, 그 사이에 개재되는 다른 구성요소들이 존재하지 않는다고 해석된다. Throughout the specification, when referring to one component, such as a film, pattern, region, or substrate, being located "on" another component, said one component directly "contacts" said other component, or It may be interpreted that there may be other components intervening therebetween. On the other hand, when referring to one component located directly on another component, it is interpreted that there are no other components interposed therebetween.
이하, 본 발명의 실시예들은 본 발명의 이상적인 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차(tolerance)에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명 사상의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것일 수 있다. 동일한 부호는 동일한 요소를 지칭한다.Embodiments of the present invention will now be described with reference to the drawings, which schematically illustrate ideal embodiments of the present invention. In the drawings, for example, variations in the shape shown may be expected, depending on manufacturing techniques and / or tolerances. Accordingly, embodiments of the inventive concept should not be construed as limited to the specific shapes of the regions shown herein, but should include, for example, changes in shape resulting from manufacture. In addition, the thickness or size of each layer in the drawings may be exaggerated for convenience and clarity of description. Like numbers refer to like elements.
본 발명의 일부 실시예들에서 박막의 형성 방법은 화학적 기상 증착법(CVD) 또는 원자층 증착법(ALD; Atomic Layer Deposition)으로 구현될 수 있다. 특히, 원자층 증착법은 소스가스 및 반응가스 등을 기판이 배치된 반응기 내에 시간에 따라 불연속적으로 공급함으로써 증착이 구현되는 시분할 방식뿐만 아니라, 소스가스 및 반응가스 등이 공간적으로 이격되면서 연속적으로 공급되는 시스템 내에 기판이 순차적으로 이동함으로써 증착이 구현되는 공간분할 방식을 포함할 수 있다. In some embodiments of the present invention, the method of forming the thin film may be implemented by chemical vapor deposition (CVD) or atomic layer deposition (ALD). In particular, the atomic layer deposition method continuously supplies the source gas and the reaction gas as spaced apart from the time division method in which deposition is realized by discontinuously supplying the source gas and the reaction gas in the reactor in which the substrate is disposed over time. Subsequently moving substrates in the system may include a spatial division scheme in which deposition is implemented.
도 1은 본 발명의 일부 실시예들에 따른 반도체 소자의 제조 방법을 도해하는 순서도이다. 1 is a flow chart illustrating a method of manufacturing a semiconductor device in accordance with some embodiments of the present invention.
도 1을 참조하면, 본 발명의 일부 실시예들에 따른 반도체 소자의 제조 방법은 기판 상에 제 1 박막 패턴을 형성하는 제 1 단계(S100); 상기 제 1 박막 패턴의 CD 균일도(Critical Dimension uniformity)를 측정하는 제 2 단계(S200); 상기 제 1 박막 패턴의 CD 균일도를 보상하는 제 2 박막을 형성하기 위한 전 단계로서, 상기 제 1 박막 패턴의 CD 균일도에 대한 정보를 피드백 받아 기판 지지대를 상하로 움직여 샤워헤드와 상기 기판 간의 간격을 조절하는 제 3 단계(S300); 및 상기 제 1 박막 패턴 상에 상기 제 2 박막을 형성하는 제 4 단계(S400);를 포함한다. Referring to FIG. 1, a method of manufacturing a semiconductor device in accordance with some embodiments of the present invention may include forming a first thin film pattern on a substrate (S100); A second step (S200) of measuring CD uniform dimension of the first thin film pattern; As a preliminary step for forming a second thin film for compensating the CD uniformity of the first thin film pattern, the substrate support is moved up and down by receiving information on the CD uniformity of the first thin film pattern to increase the gap between the showerhead and the substrate. Adjusting the third step (S300); And a fourth step (S400) of forming the second thin film on the first thin film pattern.
이에 대한 상세한 설명은 도 2를 참조하여 후술한다.Detailed description thereof will be described later with reference to FIG. 2.
도 2는 본 발명의 일 실시예에 따른 방법에 의하여 반도체 소자를 제조하는 DPT 공정을 순차적으로 도해하는 단면도들이다. 2 is a cross-sectional view sequentially illustrating a DPT process for manufacturing a semiconductor device by a method according to an embodiment of the present invention.
도 2의 (a)를 참조하면, 기판(10) 상에 대상막(20)을 형성한다. 기판(10)은, 예를 들어, 반도체 기판, 도전체 기판 또는 절연체 기판 등을 포함할 수 있다. 대상막(20) 상에 제 1 박막(30)을 형성한다. Referring to FIG. 2A, the
도 2의 (b)를 참조하면, 제 1 박막(30)을 패터닝하여 제 1 박막 패턴(30a)을 형성하고, 제 1 박막 패턴(30a)의 CD 균일도(Critical Dimension uniformity)를 측정한다. 제 1 박막 패턴(30a)을 구성하는 반복된 서브 패턴들의 치수 및/또는 피치가 웨이퍼 중앙에서 에지까지 전면에 걸쳐 일정한 경우 이상적인 CD 균일도(100%)가 구현된다. 그러나, 실제의 공정에서는 제 1 박막(30)의 두께 균일도나 제 1 박막(30)의 패터닝 공정의 균일도에 의하여 제 1 박막 패턴(30a)의 CD 균일도는 100% 미만으로 나타나게 된다. Referring to FIG. 2B, the first
제 1 박막 패턴(30a)은 복수의 라인 앤드 스페이스(line and space) 패턴을 포함할 수 있다. 이 경우, 제 1 박막 패턴(30a)의 CD 균일도(Critical Dimension uniformity)를 측정한 정보는, 예를 들어, 상기 복수의 라인 앤드 스페이스 패턴에서 기판 중앙(Center)에서의 라인 평균 폭이 기판 에지(Edge)에서의 라인 평균 폭보다 더 작다는 정보를 포함할 수 있다. 상기 라인 평균 폭은 라인 앤드 스페이스 패턴의 바 치수(bar CD)의 평균값으로 이해될 수 있다. The first
예컨대, 제 1 박막 패턴(30a)을 구성하는 라인 패턴 중 기판 중앙에서의 라인 평균 폭(B1)은 상대적으로 작고 기판 에지에서의 라인 평균 폭(B3)은 상대적으로 클 수 있다(B3 > B1). 이 경우, 제 1 박막 패턴(30a)을 구성하는 스페이스 패턴의 폭은 기판 에지보다 기판 중앙에서 더 클 수 있다(S1 > S2). For example, the line average width B1 at the center of the substrate may be relatively small among the line patterns constituting the first
도 2의 (c)를 참조하면, 제 1 박막 패턴(30a) 상에 제 2 박막(40)을 형성한다. 제 2 박막(40)은 제 1 박막 패턴(30a)의 CD 균일도를 보상하는 두께 분포를 가질 수 있다. 예를 들어, 제 2 박막(40)의 두께는 기판 중앙(Center)이 기판 에지(Edge)보다 더 클 수 있다(T1 > T2). 이에 의하면, 제 1 박막 패턴(30a)을 구성하는 스페이스 패턴 중 간격이 상대적으로 넓은 영역에는 상대적으로 두꺼운 제 2 박막(40)이 형성되고, 제 1 박막 패턴(30a)을 구성하는 스페이스 패턴 중 간격이 상대적으로 좁은 영역에는 상대적으로 얇은 제 2 박막(40)이 형성됨으로써, 기판 전면에 걸쳐 공간(C1)이 상대적으로 균일하게 구현될 수 있다. Referring to FIG. 2C, a second
도 2의 (d)를 참조하면, 제 2 박막(40)에 대하여 전면식각 공정을 수행함으로써 제 1 박막 패턴(30a)의 측부에 제 2 박막 패턴(40a)을 형성할 수 있다. 제 2 박막 패턴(40a)은 스페이서(spacer) 형태를 가질 수 있다. Referring to FIG. 2D, the second
도 2의 (e)를 참조하면, 제 1 박막 패턴(30a)을 선택적으로 제거한다. 이에 의하면, 대상막(20) 상에 제 2 박막 패턴(40a)만이 후속의 식각 공정에서 마스크 역할을 수행할 수 있다. Referring to FIG. 2E, the first
도 2의 (f)를 참조하면, 제 2 박막 패턴(40a)을 하드 마스크로 대상막(20)을 식각하여 대상막 패턴(20a)을 형성한다. Referring to FIG. 2F, the
도 2의 (g)를 참조하면, 제 2 박막 패턴(40a)을 제거함으로써 기판(10) 상에 상대적으로 균일하게 분포된 대상막 패턴(20a)을 구현할 수 있다. 대상막 패턴(20a)의 CD 균일도는 제 1 박막 패턴(30a)의 CD 균일도 보다 더 양호함을 확인할 수 있다. 예를 들어, 대상막 패턴(20a)을 구성하는 라인 패턴 중 기판 중앙에서의 라인 평균 폭(B4)은 상대적으로 크고 기판 에지에서의 라인 평균 폭(B5)은 상대적으로 작지만, 기판의 전면에 걸쳐 대상막 패턴(20a)의 균일도 편차는 제 1 박막 패턴(30a)의 균일도 편차 보다는 더 작음을 확인할 수 있다. 이러한 효과는 제 1 박막 패턴(30a)의 균일도를 보상하도록 제 2 박막(40)의 두께 균일도를 조절함으로써 구현된 것이다. Referring to FIG. 2G, by removing the second
도 3은 본 발명의 다른 실시예에 따른 방법에 의하여 반도체 소자를 제조하는 DPT 공정을 순차적으로 도해하는 단면도들이다. 이하에서는 도 2를 참조하여 설명한 부분과 비교하여 차별되는 부분을 위주로 설명한다. 3 is a cross-sectional view sequentially illustrating a DPT process for manufacturing a semiconductor device by a method according to another embodiment of the present invention. Hereinafter, a description will be given of parts which are different from those described with reference to FIG. 2.
도 3의 (a)를 참조하면, 기판(10) 상에 대상막(20)을 형성한다. 도 3의 (b)를 참조하면, 제 1 박막(30)을 패터닝하여 제 1 박막 패턴(30a)을 형성하고, 제 1 박막 패턴(30a)의 CD 균일도(Critical Dimension uniformity)를 측정한다. Referring to FIG. 3A, the
제 1 박막 패턴(30a)은 복수의 라인 앤드 스페이스(line and space) 패턴을 포함할 수 있다. 이 경우, 제 1 박막 패턴(30a)의 CD 균일도(Critical Dimension uniformity)를 측정한 정보는, 예를 들어, 상기 복수의 라인 앤드 스페이스 패턴에서 기판 중앙(Center)에서의 라인 평균 폭이 기판 에지(Edge)에서의 라인 평균 폭보다 더 크다는 정보를 포함할 수 있다. 상기 라인 평균 폭은 라인 앤드 스페이스 패턴의 바 치수(bar CD)의 평균값으로 이해될 수 있다. The first
예컨대, 제 1 박막 패턴(30a)을 구성하는 라인 패턴 중 기판 중앙에서의 라인 평균 폭(B1)은 상대적으로 크고 기판 에지에서의 라인 평균 폭(B3)은 상대적으로 작을 수 있다(B3 < B1). 이 경우, 제 1 박막 패턴(30a)을 구성하는 스페이스 패턴의 폭은 기판 에지보다 기판 중앙에서 더 작을 수 있다(S1 < S2). For example, the line average width B1 at the center of the substrate may be relatively large and the line average width B3 at the edge of the substrate may be relatively small among the line patterns constituting the first
도 3의 (c)를 참조하면, 제 1 박막 패턴(30a) 상에 제 2 박막(40)을 형성한다. 제 2 박막(40)은 제 1 박막 패턴(30a)의 CD 균일도를 보상하는 두께 분포를 가질 수 있다. 예를 들어, 제 2 박막(40)의 두께는 기판 중앙(Center)이 기판 에지(Edge)보다 더 작을 수 있다(T1 < T2). 이에 의하면, 제 1 박막 패턴(30a)을 구성하는 스페이스 패턴 중 간격이 상대적으로 넓은 영역에는 상대적으로 두꺼운 제 2 박막(40)이 형성되고, 제 1 박막 패턴(30a)을 구성하는 스페이스 패턴 중 간격이 상대적으로 좁은 영역에는 상대적으로 얇은 제 2 박막(40)이 형성됨으로써, 기판 전면에 걸쳐 공간(C2)이 상대적으로 균일하게 구현될 수 있다. Referring to FIG. 3C, the second
도 3의 (d)를 참조하면, 제 2 박막(40)에 대하여 전면식각 공정을 수행함으로써 제 1 박막 패턴(30a)의 측부에 제 2 박막 패턴(40a)을 형성할 수 있다. 제 2 박막 패턴(40a)은 스페이서(spacer) 형태를 가질 수 있다. Referring to FIG. 3D, the second
도 3의 (e)를 참조하면, 제 1 박막 패턴(30a)을 선택적으로 제거한다. 이에 의하면, 대상막(20) 상에 제 2 박막 패턴(40a)만이 후속의 식각 공정에서 마스크 역할을 수행할 수 있다. 도 3의 (f)를 참조하면, 제 2 박막 패턴(40a)을 하드 마스크로 대상막(20)을 식각하여 대상막 패턴(20a)을 형성한다. Referring to FIG. 3E, the first
도 3의 (g)를 참조하면, 제 2 박막 패턴(40a)을 제거함으로써 기판(10) 상에 상대적으로 균일하게 분포된 대상막 패턴(20a)을 구현할 수 있다. 대상막 패턴(20a)의 CD 균일도는 제 1 박막 패턴(30a)의 CD 균일도 보다 더 양호함을 확인할 수 있다. 예를 들어, 대상막 패턴(20a)을 구성하는 라인 패턴 중 기판 중앙에서의 라인 평균 폭(B4)은 상대적으로 작고 기판 에지에서의 라인 평균 폭(B5)은 상대적으로 크지만, 기판 전면에 걸쳐 대상막 패턴(20a)의 균일도 편차는 제 1 박막 패턴(30a)의 균일도 편차 보다는 더 작음을 확인할 수 있다. 이러한 효과는 제 1 박막 패턴(30a)의 균일도를 보상하도록 제 2 박막(40)의 두께 균일도를 조절함으로써 구현된 것이다. Referring to FIG. 3G, by removing the second
한편, 제 1 박막 패턴(30a)의 균일도를 보상하기 위하여 제 2 박막(40)의 두께 균일도를 조절하는 방법으로서, 본 발명의 기술적 사상은, 제 2 박막(40)을 형성하기 위한 전 단계로서, 제 1 박막 패턴(30a)의 CD 균일도에 대한 정보를 피드백 받아 기판 지지대를 상하로 움직여 샤워헤드와 기판 간의 간격을 조절하는 단계를 도입한다. 본 발명의 일부 실시예들에 따른 방법을 수행하는 반도체 소자의 제조 장치에 대한 구성을 개략적으로 도해하는 도 4를 참조하여 이를 설명한다. On the other hand, as a method of adjusting the thickness uniformity of the second
본 발명의 다른 실시예에 의한 반도체 소자의 제조 장치(100)는 박막 형성 장치로서, 예를 들어, 박막 형성 장치(100)는 증착챔버(140)와 제어부(180)를 포함할 수 있다. The
증착챔버(140)는 기판 지지대(160) 및 샤워헤드(150)를 포함할 수 있다. 기판 지지대(160)는 증착챔버(140) 내에서 상하로 높이(ΔH)가 가변될 수 있다. 기판 지지대(160) 상에 박막 구조체(60)가 형성된 기판(10)이 배치될 수 있다. 박막 구조체(60)는 도 2의 (b) 또는 도 3의 (b)에 도시된 대상막(20)과 제 1 박막 패턴(30a)을 포함할 수 있다. 샤워헤드(150)는 소스가스와 반응가스를 증착챔버(140)에 공급할 수 있다. 제어부(180)는 제 1 박막 패턴(30a)의 CD 균일도에 대한 정보를 피드백 받아, 제 1 박막 패턴(30a) 상에 형성될 제 2 박막(40)의 두께 균일도를 제어하기 위하여 기판 지지대(160)와 샤워헤드(150) 간의 간격을 설정할 수 있다.The
반도체 소자의 제조 장치(100)를 구체적으로 살펴보면, 증착챔버(140)의 하부에 기판 지지대(160)가 형성될 수 있다. 기판 지지대(160) 상에 제 1 박막 패턴(30a)이 이미 형성된 기판(10)을 배치할 수 있다. 증착챔버(140)의 상부에 제 2 박막(40)을 형성할 수 있는 소스가스와 반응가스를 공급할 수 있는 샤워헤드(150)가 형성될 수 있다.Looking at the semiconductor
소스가스는 형성하고자 하는 박막의 종류에 따라 적절하게 선택될 수 있다. 예를 들어, 형성하고자 하는 박막이 실리콘 산화막인 경우, 상기 소스가스는 SiH4, SiCl4, Si2Cl6, Si(NO2)4, Si(N2O2)2, SiF4, SiF6 또는 Si(CNO)4일 수 있다. 다른 소스가스로는 Si 및 H 혼합물, Si 및 N 혼합물, Si 및 F 혼합물, Si 및 O 혼합물, Si, N 및 O 혼합물을 들 수 있다. 물론 상술한 박막과 소스가스의 종류는 예시적이며, 본 발명의 기술적 사상이 이러한 예시적인 물질의 종류에 한정되는 것은 아니다.The source gas may be appropriately selected depending on the type of thin film to be formed. For example, when the thin film to be formed is a silicon oxide film, the source gas is SiH 4 , SiCl 4 , Si 2 Cl 6 , Si (NO 2 ) 4 , Si (N 2 O 2 ) 2 , SiF 4 , SiF 6 Or Si (CNO) 4 . Other source gases include Si and H mixtures, Si and N mixtures, Si and F mixtures, Si and O mixtures, and Si, N and O mixtures. Of course, the above-described type of thin film and source gas are exemplary, and the technical spirit of the present invention is not limited to the type of exemplary material.
또한, 반응가스는 형성하고자 하는 박막의 종류에 따라 적절하게 선택될 수 있다. 예를 들어, 형성하고자 하는 박막이 실리콘 산화막일 경우, 상기 반응가스는 O2를 포함할 수 있다. 물론, 상술한 박막과 반응가스의 종류는 예시적이며, 본 발명의 기술적 사상이 이러한 예시적인 물질의 종류에 한정되는 것은 아니다.In addition, the reaction gas may be appropriately selected depending on the type of thin film to be formed. For example, when the thin film to be formed is a silicon oxide film, the reaction gas may include O 2 . Of course, the type of the thin film and the reaction gas described above are exemplary, and the technical spirit of the present invention is not limited to the exemplary material.
또한, 증착챔버(140) 내에서 기판 지지대(160)가 상부와 하부로 이동할 수 있도록 기판 지지대(160)의 중심에 구동부(170)를 포함할 수 있다. 구동부(170)는 기판 지지대(160)의 중심에 형성된 것으로 도시되었으나, 기판(10)의 크기 및 증착될 박막의 두께 균일도를 조절하기 위하여 그 위치가 변동되어 설계될 수도 있다. 또, 구동부(170)는 증착될 박막의 두께 균일도를 조절하기 위하여 회전을 할 수 있도록 설계될 수도 있다. 추가적으로, 기판 지지대(160)는 히터를 더 포함할 수 있다. In addition, the
한편, 반도체 소자의 제조 장치(100)는 구동부(170)와 연계되어 기판 지지대(160)와 샤워헤드(150) 간의 간격을 제어할 수 있는, 제어부(180)를 더 포함할 수 있다. 제어부(180)는, 제 1 박막 패턴(30a)의 CD 균일도를 보상하는 제 2 박막(40)을 형성하도록, 제 1 박막 패턴(30a)의 CD 균일도에 대응한 기판 지지대(160)와 샤워헤드(150) 간의 소정의 간격 정보를 저장한 데이터베이스를 포함할 수 있다.Meanwhile, the
도 2와 도 4를 함께 참조하면, 복수의 라인 앤드 스페이스(line and space) 패턴으로 구성된 제 1 박막 패턴(30a)에서 기판 중앙에서의 라인 평균 폭(B1)이 기판 에지에서의 라인 평균 폭(B3)보다 더 작은 경우, 기판(10)과 샤워헤드(150) 간의 간격을 기준간격보다 더 작게 설정함으로써, 기판 중앙에서의 두께(T1)가 기판 에지에서의 두께(T2)보다 더 큰 제 2 박막(40)을 형성할 수 있다. 여기에서, 상기 기준간격은 기판의 중앙에서 에지까지의 두께가 모두 균일한 제 2 박막을 형성할 수 있는 기판(10)과 샤워헤드(150) 간의 간격을 의미한다. 한편, 복수의 라인 앤드 스페이스(line and space) 패턴으로 구성된 제 1 박막 패턴(30a)에서 기판 중앙에서의 라인 평균 폭이 기판 에지에서의 라인 평균 폭보다 더 작을수록, 기판(10)과 샤워헤드(150) 간의 간격을 더 작게 설정할 수 있다. 2 and 4 together, in the first
도 3과 도 4를 함께 참조하면, 복수의 라인 앤드 스페이스(line and space) 패턴으로 구성된 제 1 박막 패턴(30a)에서 기판 중앙에서의 라인 평균 폭(B1)이 기판 에지에서의 라인 평균 폭(B3)보다 더 클 경우, 기판(10)과 샤워헤드(150) 간의 간격을 기준간격보다 더 크게 설정함으로써, 기판 중앙에서의 두께(T1)가 기판 에지에서의 두께(T2)보다 더 작은 제 2 박막(40)을 형성할 수 있다. 여기에서, 상기 기준간격은 기판의 중앙에서 에지까지의 두께가 모두 균일한 제 2 박막을 형성할 수 있는 기판(10)과 샤워헤드(150) 간의 간격을 의미한다. 한편, 복수의 라인 앤드 스페이스(line and space) 패턴으로 구성된 제 1 박막 패턴(30a)에서 기판 중앙에서의 라인 평균 폭이 기판 에지에서의 라인 평균 폭보다 더 클수록, 기판(10)과 샤워헤드(150) 간의 간격을 더 크게 설정할 수 있다. Referring to FIGS. 3 and 4 together, in the first
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.Although the present invention has been described with reference to the embodiments shown in the drawings, these are merely exemplary, and those skilled in the art will understand that various modifications and equivalent other embodiments are possible. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.
10 : 기판
30a : 제 1 박막 패턴
40 : 제 2 박막
140 : 증착챔버
150 : 샤워헤드
160 : 기판 지지대
170 : 구동부
180 : 제어부10: substrate
30a: first thin film pattern
40: second thin film
140: deposition chamber
150: shower head
160: substrate support
170: drive unit
180: control unit
Claims (7)
상기 제 1 박막 패턴의 CD 균일도(Critical Dimension uniformity)를 측정하는 제 2 단계;
상기 제 1 박막 패턴의 CD 균일도를 보상하는 제 2 박막을 형성하기 위한 전 단계로서, 상기 제 1 박막 패턴의 CD 균일도를 반영한 정보를 피드백 받아 기판 지지대를 상하로 움직여 샤워헤드와 상기 기판 간의 간격을 조절하는 제 3 단계;
상기 제 1 박막 패턴 상에 상기 제 2 박막을 형성하는 제 4 단계;
상기 제 2 박막에 대하여 전면식각 공정을 수행함으로써 상기 제 1 박막 패턴의 측부에 스페이서(spacer) 형태의 제 2 박막 패턴을 형성하는 제 5 단계; 및
상기 제 1 박막 패턴을 제거하는 제 6 단계; 를 포함하며,
상기 제 1 박막 패턴은 복수의 라인 앤드 스페이스(line and space) 패턴을 포함하고, 상기 제 1 박막 패턴의 CD 균일도를 반영한 정보는 상기 복수의 라인 앤드 스페이스 패턴에서 상기 기판 중앙에서의 라인 평균 폭이 상기 기판 에지에서의 라인 평균 폭보다 더 작다는 정보를 포함하는 경우, 상기 제 3 단계는, 상기 기판 중앙에서의 두께가 상기 기판 에지에서의 두께보다 더 큰 상기 제 2 박막을 형성하기 위한 전 단계로서, 상기 제 1 박막 패턴을 구성하는 상기 기판 중앙에서의 라인 평균 폭이 상기 기판 에지에서의 라인 평균 폭보다 더 작을수록 상기 기판과 상기 샤워헤드 간의 간격을 더 작게 설정하는 단계를 포함하고,
상기 제 1 박막 패턴은 복수의 라인 앤드 스페이스(line and space) 패턴을 포함하고, 상기 제 1 박막 패턴의 CD 균일도를 반영한 정보는 상기 복수의 라인 앤드 스페이스 패턴에서 상기 기판 중앙에서의 라인 평균 폭이 상기 기판 에지에서의 라인 평균 폭보다 더 크다는 정보를 포함하는 경우, 상기 제 3 단계는, 상기 기판 중앙에서의 두께가 상기 기판 에지에서의 두께보다 더 작은 상기 제 2 박막을 형성하기 위한 전 단계로서, 상기 제 1 박막 패턴을 구성하는 상기 기판 중앙에서의 라인 평균 폭이 상기 기판 에지에서의 라인 평균 폭보다 더 클수록 상기 기판과 상기 샤워헤드 간의 간격을 더 크게 설정하는 단계를 포함하고,
상기 제 1 단계 내지 상기 제 6 단계는 더블 패터닝 공정(double patterning technology)의 일부인 것을 특징으로 하는,
반도체 소자의 제조 방법.Forming a first thin film pattern on the substrate;
A second step of measuring CD uniformity of the first thin film pattern;
As a preliminary step for forming a second thin film for compensating the CD uniformity of the first thin film pattern, the substrate support is moved up and down by receiving information reflecting the CD uniformity of the first thin film pattern to increase the distance between the showerhead and the substrate. Third step of adjusting;
A fourth step of forming the second thin film on the first thin film pattern;
A fifth step of forming a second thin film pattern having a spacer shape on the side of the first thin film pattern by performing an entire surface etching process on the second thin film; And
A sixth step of removing the first thin film pattern; Including;
The first thin film pattern includes a plurality of line and space patterns, and the information reflecting the CD uniformity of the first thin film pattern has a line average width at the center of the substrate in the plurality of line and space patterns. If including information that is less than the line average width at the substrate edge, the third step is a previous step for forming the second thin film whose thickness at the center of the substrate is greater than the thickness at the substrate edge; Setting the distance between the substrate and the showerhead to be smaller as the line average width at the center of the substrate constituting the first thin film pattern is smaller than the line average width at the substrate edge,
The first thin film pattern includes a plurality of line and space patterns, and the information reflecting the CD uniformity of the first thin film pattern has a line average width at the center of the substrate in the plurality of line and space patterns. If including information that is greater than the line average width at the substrate edge, the third step is a previous step for forming the second thin film having a thickness at the center of the substrate less than the thickness at the substrate edge. And setting a larger distance between the substrate and the showerhead as the line average width at the center of the substrate constituting the first thin film pattern is larger than the line average width at the substrate edge.
Wherein the first to sixth steps are part of a double patterning technology,
Method of manufacturing a semiconductor device.
상하로 높이가 가변될 수 있는 기판 지지대와 소스가스와 반응가스가 공급되는 샤워헤드를 구비하는, 증착챔버; 및
상기 제 1 박막 패턴의 CD 균일도를 반영한 정보를 피드백 받아 상기 기판 지지대를 상하로 움직여 상기 샤워헤드와 상기 기판 간의 간격을 조절할 수 있는 제어부; 를 구비하고,
상기 제 1 박막 패턴은 복수의 라인 앤드 스페이스(line and space) 패턴을 포함하고, 상기 제 1 박막 패턴의 CD 균일도를 반영한 정보는 상기 복수의 라인 앤드 스페이스 패턴에서 상기 기판 중앙에서의 라인 평균 폭이 상기 기판 에지에서의 라인 평균 폭보다 더 작다는 정보를 포함하는 경우, 상기 제어부는, 상기 기판 중앙에서의 두께가 상기 기판 에지에서의 두께보다 더 큰 상기 제 2 박막을 형성하기 위해, 상기 제 1 박막 패턴을 구성하는 상기 기판 중앙에서의 라인 평균 폭이 상기 기판 에지에서의 라인 평균 폭보다 더 작을수록 상기 기판과 상기 샤워헤드 간의 간격을 더 작게 설정하고,
상기 제 1 박막 패턴은 복수의 라인 앤드 스페이스(line and space) 패턴을 포함하고, 상기 제 1 박막 패턴의 CD 균일도를 반영한 정보는 상기 복수의 라인 앤드 스페이스 패턴에서 상기 기판 중앙에서의 라인 평균 폭이 상기 기판 에지에서의 라인 평균 폭보다 더 크다는 정보를 포함하는 경우, 상기 제어부는, 상기 기판 중앙에서의 두께가 상기 기판 에지에서의 두께보다 더 작은 상기 제 2 박막을 형성하기 위해, 상기 제 1 박막 패턴을 구성하는 상기 기판 중앙에서의 라인 평균 폭이 상기 기판 에지에서의 라인 평균 폭보다 더 클수록 상기 기판과 상기 샤워헤드 간의 간격을 더 크게 설정하는,
반도체 소자의 제조 장치. A manufacturing apparatus for implementing a semiconductor device by a double patterning technology of forming a second thin film on a substrate on which a first thin film pattern is already formed to compensate for CD uniformity of the first thin film pattern.
A deposition chamber having a substrate support, the height of which may be varied up and down, and a shower head supplied with a source gas and a reaction gas; And
A control unit which receives the information reflecting the CD uniformity of the first thin film pattern and adjusts the distance between the shower head and the substrate by moving the substrate support up and down; And
The first thin film pattern includes a plurality of line and space patterns, and the information reflecting the CD uniformity of the first thin film pattern has a line average width at the center of the substrate in the plurality of line and space patterns. And including information that is less than the line average width at the substrate edge, the controller controls the first thin film to form the second thin film having a thickness at the center of the substrate greater than the thickness at the substrate edge. As the line average width at the center of the substrate constituting the thin film pattern is smaller than the line average width at the substrate edge, the distance between the substrate and the showerhead is set smaller,
The first thin film pattern includes a plurality of line and space patterns, and the information reflecting the CD uniformity of the first thin film pattern has a line average width at the center of the substrate in the plurality of line and space patterns. And including information that is greater than the line average width at the substrate edge, the controller is configured to form the second thin film so that the thickness at the center of the substrate is smaller than the thickness at the substrate edge. The larger the average line width at the center of the substrate constituting the pattern is than the average line width at the edge of the substrate, the larger the distance between the substrate and the showerhead,
Device for manufacturing a semiconductor device.
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