KR102066721B1 - Quad Flat Non-leaded RF chip package - Google Patents

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Abstract

본 발명은 매칭 회로나 수동 소자를 포함하는 주변 회로 칩, 알에프 다이 및 상기 주변 회로 칩과 상기 알에프 다이가 실장되는 큐에프엔 서브스트레이트로 구성되는 알에프 칩 패키지에 있어서, 상기 큐에프엔 서브스트레이트의 가장자리 영역에는 패드가 형성되어 있고, 상기 패드가 형성되지 않은 중앙의 일부 영역에

Figure 112018029179876-pat00008
형상의 캐비티가 형성되어 있으며, 상기 큐에프엔 서브스트레이트의 캐비티에 상기 알에프 다이가 실장되고, 상기 주변 회로 칩의 패드 중 일부는 상기 큐에프엔 서브스트레이트의 패드와 오버랩되도록 배치되어, 도전체 물질의 인터커넥션 핀을 통해서 전기적으로 연결되며, 상기 주변 회로 칩의 패드 중 다른 일부는 상기 알에프 다이의 패드와 오버랩되도록 배치되어, 상기 도전체 물질의 인터커넥션 핀을 통해서 전기적으로 연결되는 것을 특징으로 하는 큐에프엔 알에프 칩 패키지가 제공된다.The present invention relates to an RF chip package including a peripheral circuit chip including a matching circuit or a passive element, an RF die, and a CuN substrate on which the peripheral circuit chip and the RF die are mounted, wherein the edge region of the CFN substrate is included. The pad is formed in the center of the region where the pad is not formed.
Figure 112018029179876-pat00008
The cavity of the shape is formed, the RF die is mounted in the cavity of the cup n substrate, a portion of the pad of the peripheral circuit chip is disposed so as to overlap with the pad of the cup n substrate, inter And electrically connected through a connection pin, wherein another part of the pad of the peripheral circuit chip is arranged to overlap with the pad of the die, and is electrically connected through an interconnect pin of the conductor material. RF chip package is provided.

Description

큐에프엔 알에프 칩 패키지{Quad Flat Non-leaded RF chip package}QF Flat Non-leaded RF chip package

본 발명은 큐에프엔 알에프 칩 패키지에 관한 것으로서, 보다 상세하게는 알에프 다이와 주변 회로 칩 사이에 단차가 존재하는 경우에 큐에프엔 서브스트레이트에 미리

Figure 112018029179876-pat00001
형상의 캐비티를 형성하고, 상술한 캐비티에 알에프 다이를 실장하고, 인터커넥션 핀을 통해서 주변 회로 칩의 패드와 알에프 다이의 패드를 전기적으로 연결함으로써, 알에프 다이와 주변 회로 칩 사이에 단차로 인해서 발생되는 부작용을 효과적으로 억제할 수 있는 큐에프엔 알에프 칩 패키지에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a chip and chip chip package, and more particularly, to a cup en substrate in case there is a step between the die die and a peripheral circuit chip.
Figure 112018029179876-pat00001
By forming the cavity of the shape, mounting the RF die in the above-described cavity, and electrically connecting the pad of the peripheral circuit chip and the pad of the RF die through the interconnection pins, The present invention relates to a Cu and RF chip package that can effectively suppress side effects.

ICT(Information and Communications Technologies) 기술의 확산으로 인해 실외공간에서 이루어지던 다양한 활동들이 점차 실내에서 진행되고 있다. 이로 인해, 일상생활에서 실내공간이 차지하는 비율은 점차 높아지고 있으며, 더불어 내비게이션 등과 같이 실외공간을 대상으로 제공되어 오던 서비스들이 점차 실내공간을 대상으로 확장되어 가고 있다.Due to the proliferation of ICT (Information and Communications Technologies) technology, various activities in the outdoor space are gradually progressing indoors. As a result, the proportion of indoor space in everyday life is gradually increasing, and services that have been provided for outdoor spaces such as navigation are gradually expanding to indoor spaces.

이러한 서비스 수요를 만족시키기 위해서, 고성능을 제공하는 알에프(RF; Radio Frequency) 제품이 제안되고 있다.In order to satisfy such service demand, RF (Radio Frequency) products that provide high performance have been proposed.

상술한 것처럼, 고성능을 제공하기 위해서는 알에프 제품은 하나의 패키지 내에 매칭 회로나 수동 소자를 포함하는 주변 회로 칩과 알에프 다이가 배치되어 본딩되는 것이 필요하다. 또한, 알에프 제품의 고밀도화를 위해서 QFN(Quad Flat Non-leaded) 패키지가 채용되고 있는 추세이다.As described above, in order to provide high performance, an RF product requires that an RF die and a peripheral circuit chip including a matching circuit or a passive element are disposed and bonded in one package. In addition, quad flat non-leaded (QFN) packages are being adopted to increase the density of RF products.

한편, 매칭 회로나 수동 소자를 포함하는 주변 회로 칩과 알에프 다이는 두께가 서로 달라, 단차가 존재하므로, 하나의 QFN 패키지 내에 매칭 회로나 수동 소자를 포함하는 주변 회로 칩과 알에프 다이가 본딩되는 경우에 상술한 단차로 인하여, 와이어 본딩 공정이 복잡해지거나 주파수 특성이 감소되는 문제점이 있었다.Meanwhile, since the peripheral circuit chip and the RF die including the matching circuit or the passive element have different thicknesses and there are steps, the peripheral circuit chip and the RF die including the matching circuit or the passive element are bonded in one QFN package. Due to the above-described step, there is a problem that the wire bonding process is complicated or the frequency characteristic is reduced.

본 발명의 배경기술은 대한민국 공개특허공보 10-2012-0098556호에 게시되어 있다.Background art of the present invention is published in Republic of Korea Patent Publication No. 10-2012-0098556.

따라서 본 발명은 종래 기술의 문제점을 해결하기 위하여 안출된 것으로, 본 발명이 이루고자 하는 기술적 과제는, 알에프 다이와 주변 회로 칩 사이에 단차가 존재하는 경우에 큐에프엔 서브스트레이트에 미리

Figure 112018029179876-pat00002
형상의 캐비티를 형성하고, 상술한 캐비티에 알에프 다이를 실장하고, 인터커넥션 핀을 통해서 주변 회로 칩의 패드와 알에프 다이의 패드를 전기적으로 연결함으로써, 알에프 다이와 주변 회로 칩 사이에 단차로 인해서 발생되는 부작용을 효과적으로 억제할 수 있는 큐에프엔 알에프 칩 패키지를 제공하는 것이다.Accordingly, the present invention has been made in order to solve the problems of the prior art, and the technical problem to be achieved by the present invention is in advance in the UE substrate when there is a step between the RF die and the peripheral circuit chip.
Figure 112018029179876-pat00002
By forming the cavity of the shape, mounting the RF die in the above-described cavity, and electrically connecting the pad of the peripheral circuit chip and the pad of the RF die through the interconnection pins, It is to provide a chip and RF chip package that can effectively suppress the side effects.

본 발명이 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.Technical problems to be achieved by the present invention are not limited to the above-mentioned technical problems, and other technical problems not mentioned above will be clearly understood by those skilled in the art from the following description. Could be.

상기와 같은 목적을 달성하기 위하여 본 발명의 일 실시예에 따른 큐에프엔 알에프 칩 패키지는 매칭 회로나 수동 소자를 포함하는 주변 회로 칩, 알에프 다이 및 상기 주변 회로 칩과 상기 알에프 다이가 실장되는 큐에프엔 서브스트레이트로 구성되는 알에프 칩 패키지에 있어서, 상기 큐에프엔 서브스트레이트의 가장자리 영역에는 패드가 형성되어 있고, 상기 패드가 형성되지 않은 중앙의 일부 영역에

Figure 112018029179876-pat00003
형상의 캐비티가 형성되어 있으며, 상기 큐에프엔 서브스트레이트의 캐비티에 상기 알에프 다이가 실장되고, 상기 주변 회로 칩의 패드 중 일부는 상기 큐에프엔 서브스트레이트의 패드와 오버랩되도록 배치되어, 도전체 물질의 인터커넥션 핀을 통해서 전기적으로 연결되며, 상기 주변 회로 칩의 패드 중 다른 일부는 상기 알에프 다이의 패드와 오버랩되도록 배치되어, 상기 도전체 물질의 인터커넥션 핀을 통해서 전기적으로 연결되는 것을 특징으로 한다.In order to achieve the above object, the NFC chip package according to the embodiment of the present invention may include a peripheral circuit chip, an RF die, and a peripheral circuit chip including a matching circuit or a passive element, and the NFC of the peripheral circuit chip and the RF die. In an RF chip package composed of a substrate, pads are formed in an edge region of the UE substrate, and a portion of the central region where the pads are not formed.
Figure 112018029179876-pat00003
The cavity of the shape is formed, the RF die is mounted in the cavity of the cup n substrate, a portion of the pad of the peripheral circuit chip is disposed so as to overlap with the pad of the cup n substrate, inter And is electrically connected via a connection pin, wherein another part of the pad of the peripheral circuit chip is disposed to overlap with the pad of the RF die, and is electrically connected through an interconnect pin of the conductor material.

본 발명의 일 실시예에 따른 큐에프엔 알에프 칩 패키지는, 상기 캐비티의 깊이가 상기 알에프 다이의 두께의 1 배 ~ 1.3 배 정도인 것이 바람직하다.In the QNF chip package according to an embodiment of the present invention, the depth of the cavity is preferably about 1 times to about 1.3 times the thickness of the RF die.

본 발명의 실시예들에 따른 큐에프엔 알에프 칩 패키지는 알에프 다이와 주변 회로 칩 사이에 단차가 존재하는 경우에 큐에프엔 서브스트레이트에 미리

Figure 112018029179876-pat00004
형상의 캐비티를 형성하고, 상술한 캐비티에 알에프 다이를 실장하고, 인터커넥션 핀을 통해서 주변 회로 칩의 패드와 알에프 다이의 패드를 전기적으로 연결함으로써, 알에프 다이와 주변 회로 칩 사이에 단차로 인해서 발생되는 부작용을 효과적으로 억제할 수 있다.The KFN chip chip package according to the embodiments of the present invention is pre-set in the KFN substrate when there is a step between the RF die and the peripheral circuit chip.
Figure 112018029179876-pat00004
By forming the cavity of the shape, mounting the RF die in the above-mentioned cavity, and electrically connecting the pad of the peripheral circuit chip and the pad of the RF die through the interconnection pins, Side effects can be effectively suppressed.

도 1은 본 발명의 일 실시예에 따른 큐에프엔 알에프 칩 패키지에 채용되는 큐에프엔 서브스트레이트의 평면도.
도 2는 도 1의 단면도.
도 3은 본 발명의 일 실시예에 따른 큐에프엔 알에프 칩 패키지의 단면도.1 is a plan view of a KF substrate employed in the KF chip chip package according to an embodiment of the present invention.
2 is a cross-sectional view of FIG.
3 is a cross-sectional view of a KF NFC chip package according to an embodiment of the present invention.

후술하는 본 발명에 대한 상세한 설명은, 본 발명이 실시될 수 있는 특정 실시예를 예시로서 도시하는 첨부 도면을 참조한다. 이들 실시예는 당업자가 본 발명을 실시할 수 있기에 충분하도록 상세히 설명된다. 본 발명의 다양한 실시예는 서로 다르지만 상호 배타적일 필요는 없음이 이해되어야 한다. 예를 들어, 여기에 기재되어 있는 특정 형상, 구조 및 특성은 일 실시예에 관련하여 본 발명의 정신 및 범위를 벗어나지 않으면서 다른 실시예로 구현될 수 있다. 또한, 각각의 개시된 실시예 내의 개별 구성요소의 위치 또는 배치는 본 발명의 정신 및 범위를 벗어나지 않으면서 변경될 수 있음이 이해되어야 한다. DETAILED DESCRIPTION The following detailed description of the invention refers to the accompanying drawings that show, by way of illustration, specific embodiments in which the invention may be practiced. These embodiments are described in sufficient detail to enable those skilled in the art to practice the invention. It should be understood that the various embodiments of the present invention are different but need not be mutually exclusive. For example, certain shapes, structures, and characteristics described herein may be embodied in other embodiments without departing from the spirit and scope of the invention with respect to one embodiment. In addition, it is to be understood that the location or arrangement of individual components within each disclosed embodiment may be changed without departing from the spirit and scope of the invention.

따라서, 후술하는 상세한 설명은 한정적인 의미로서 취하려는 것이 아니며, 본 발명의 범위는, 적절하게 설명된다면, 그 청구항들이 주장하는 것과 균등한 모든 범위와 더불어 첨부된 청구항에 의해서만 한정된다. 도면에서 유사한 참조부호는 여러 측면에 걸쳐서 동일하거나 유사한 기능을 지칭하며, 길이 및 면적, 두께 등과 그 형태는 편의를 위하여 과장되어 표현될 수도 있다.The following detailed description, therefore, is not to be taken in a limiting sense, and the scope of the present invention, if properly described, is defined only by the appended claims, along with the full range of equivalents to which such claims are entitled. In the drawings, like reference numerals refer to the same or similar functions throughout the several aspects, and length, area, thickness, and the like may be exaggerated for convenience.

본 발명의 일 실시예에 따른 큐에프엔 알에프 칩 패키지는 도 1, 도 2 및 도 3 에 도시된 것처럼, 매칭 회로나 수동 소자를 포함하는 주변 회로 칩(210, 220), 알에프 다이(300) 및 상기 주변 회로 칩(210, 220)과 상기 알에프 다이(300)가 실장되는 큐에프엔 서브스트레이트(100)를 포함하여 구성된다.As illustrated in FIGS. 1, 2, and 3, the CUF chip package according to the exemplary embodiment of the present invention may include peripheral circuit chips 210 and 220, an RF die 300, and a matching circuit or a passive element. The peripheral circuit chip (210, 220) and the RF die 300 is mounted to include a CN substrate 100 is mounted.

여기에서, 상기 큐에프엔 서브스트레이트(100)는 실리콘 큐에프엔 서브스트레이트나 구리 큐에프엔 서브스트레이트로 구성될 수 있으며, 상기 큐에프엔 서브스트레이트(100)는 도 1에 도시된 것처럼, 가장자리 영역에는 패드(111, 112, 113, 114, 115, 116, 117, 118, 121, 122, 123, 124, 125, 126, 127, 128, 131, 132, 133, 134, 135, 136, 137, 138, 141, 142, 143, 144, 145, 146, 147, 148)가 형성되어 있고, 상기 패드(111, 112, 113, 114, 115, 116, 117, 118, 121, 122, 123, 124, 125, 126, 127, 128, 131, 132, 133, 134, 135, 136, 137, 138, 141, 142, 143, 144, 145, 146, 147, 148)가 형성되지 않은 중앙의 일부 영역에는 도 2에 도시된 것처럼,

Figure 112018029179876-pat00005
형상의 캐비티(150)가 식각 공정이나 그라인딩 공정으로 형성되어 있다.Here, the CuN substrate 100 may be formed of a silicon CN substrate or a copper CN substrate, and the UE substrate 100 may include pads (eg, pads) formed at edges thereof. 111, 112, 113, 114, 115, 116, 117, 118, 121, 122, 123, 124, 125, 126, 127, 128, 131, 132, 133, 134, 135, 136, 137, 138, 141, 142, 143, 144, 145, 146, 147, 148, and the pads 111, 112, 113, 114, 115, 116, 117, 118, 121, 122, 123, 124, 125, 126, 127, 128, 131, 132, 133, 134, 135, 136, 137, 138, 141, 142, 143, 144, 145, 146, 147, 148 are not formed in the central region shown in Figure 2 Like,
Figure 112018029179876-pat00005
The cavity 150 of the shape is formed by an etching process or a grinding process.

한편, 상기 큐에프엔 서브스트레이트(100)의 캐비티(150)에는 상기 알에프 다이(300)가 실장되고, 상기 주변 회로 칩(210, 220)의 패드 중 일부(211, 221)는 상기 큐에프엔 서브스트레이트(100)의 패드(114, 134)와 오버랩되도록 배치되어, 도전체 물질의 인터커넥션 핀(411, 421)을 통해서 전기적으로 연결되며, 상기 주변 회로 칩(210, 220)의 패드 중 다른 일부(212, 222)는 상기 알에프 다이(300)의 패드(301, 302)와 오버랩되도록 배치되어, 상기 도전체 물질의 인터커넥션 핀(412, 422)을 통해서 전기적으로 연결된다.Meanwhile, the RF die 300 is mounted in the cavity 150 of the CFN substrate 100, and some of the pads 211 and 221 of the peripheral circuit chips 210 and 220 are disposed in the CFN substrate. Disposed so as to overlap with the pads 114 and 134 of (100), and electrically connected through interconnection pins 411 and 421 of a conductor material, the other part of the pads of the peripheral circuit chip 210 and 220 ( 212 and 222 are disposed to overlap with pads 301 and 302 of the RF die 300 and are electrically connected through interconnection pins 412 and 422 of the conductor material.

상기 인터커넥션 핀은 도 3에 도시된 것처럼, Au, Ag, Cu 또는 Al과 같은 도정성 물질로 원기둥 형상으로 형성되며, 상기 주변 회로 칩(210, 220)의 패드 중 일부(211, 221)와 상기 큐에프엔 서브스트레이트(100)의 패드(114, 134) 사이에 인터커넥션 핀(411, 421)을 배치하고 압착하여, 상기 주변 회로 칩(210, 220)의 패드 중 일부(211, 221)와 상기 큐에프엔 서브스트레이트(100)의 패드(114, 134)가 인터커넥션 핀(411, 421)을 통해서 전기적으로 연결된다.As shown in FIG. 3, the interconnection pins are formed in a cylindrical shape with a conductive material such as Au, Ag, Cu, or Al, and a portion of the pads of the peripheral circuit chips 210 and 220 may be connected to a portion 211 and 221. The interconnection pins 411 and 421 are disposed between the pads 114 and 134 of the QN substrate 100 and compressed to form a portion of the pads 211 and 221 of the peripheral circuit chip 210 and 220. Pads 114 and 134 of the Q & P substrate 100 are electrically connected through interconnect pins 411 and 421.

또한, 상기 주변 회로 칩(210, 220)의 패드 중 다른 일부(212, 222)와 상기 알에프 다이(300)의 패드(301, 302) 사이에 인터커넥션 핀(412, 422)을 배치하고 압착하여, 상기 주변 회로 칩(210, 220)의 패드 중 다른 일부(212, 222)와 상기 알에프 다이(300)의 패드(301, 302)가 인터커넥션 핀(412, 422)을 통해서 전기적으로 연결된다.In addition, the interconnection pins 412 and 422 are disposed and compressed between the other portions 212 and 222 of the pads of the peripheral circuit chips 210 and 220 and the pads 301 and 302 of the RF die 300. The other portions 212 and 222 of the pads of the peripheral circuit chips 210 and 220 and the pads 301 and 302 of the RF die 300 are electrically connected through the interconnection pins 412 and 422.

여기에서, 상기 캐비티(150)의 깊이는 상기 알에프 다이(300)의 두께의 1 배 ~ 1.3 배 정도 정도로 유지될 수 있도록 상기 캐비티(150)가 형성됨으로써, 상기 알에프 다이(300)와 상기 주변 회로 칩(210, 220) 사이에 존재하는 단차를 줄일 수 있다.Here, the cavity 150 is formed such that the depth of the cavity 150 may be maintained at about 1 to about 1.3 times the thickness of the RF die 300, whereby the RF die 300 and the peripheral circuit are formed. The step difference existing between the chips 210 and 220 can be reduced.

본 발명의 일 실시예에 따른 큐에프엔 알에프 칩 패키지는 상기 큐에프엔 서브스트레이트(100)에 미리

Figure 112018029179876-pat00006
형상의 캐비티(150)를 형성하고, 상기 캐비티(150)에 알에프 다이(300)를 실장한 후에, 상기 주변 회로 칩(210, 220)의 패드 중 일부(211, 221)와 상기 큐에프엔 서브스트레이트(100)의 패드(114, 134)를 인터커넥션 핀(411, 421)을 통해서 전기적으로 연결하며, 상기 주변 회로 칩(210, 220)의 패드 중 다른 일부(212, 222)와 상기 알에프 다이(300)의 패드(301, 302)를 인터커넥션 핀(412, 422)을 통해서 전기적으로 연결함으로써, 상기 알에프 다이(300)와 상기 주변 회로 칩(210, 220) 사이에 존재하는 단차를 줄일 수 있으므로, 본딩 공정이 복잡해지거나 주파수 특성이 감소되는 문제점을 효과적으로 억제할 수 있다.The CFN chip chip package according to the exemplary embodiment of the present invention is pre-set in the CFN substrate 100.
Figure 112018029179876-pat00006
After forming the cavity 150 having a shape and mounting the RF die 300 in the cavity 150, some of the pads 211 and 221 of the peripheral circuit chip 210 and 220 and the QN substrate are formed. Pads 114 and 134 of 100 are electrically connected through interconnection pins 411 and 421, the other portions 212 and 222 of the pads of the peripheral circuit chip 210 and 220 and the die die By electrically connecting the pads 301 and 302 of the wire 300 through the interconnection pins 412 and 422, the step difference between the RF die 300 and the peripheral circuit chips 210 and 220 may be reduced. Therefore, the problem that the bonding process becomes complicated or the frequency characteristic is reduced can be effectively suppressed.

이상, 본 발명을 본 발명의 원리를 예시하기 위한 바람직한 실시예와 관련하여 설명하고 도시하였지만, 본 발명은 그와 같이 도시되고 설명된 그대로의 구성 및 작용으로 한정되는 것이 아니다.While the invention has been described and illustrated in connection with a preferred embodiment for illustrating the principles of the invention, the invention is not limited to the configuration and operation as such is shown and described.

오히려, 첨부된 청구범위의 사상 및 범주를 일탈함이 없이 본 발명에 대한 다수의 변경 및 수정이 가능함을 당업자들은 잘 이해할 수 있을 것이다.Rather, those skilled in the art will appreciate that many modifications and variations of the present invention are possible without departing from the spirit and scope of the appended claims.

따라서, 그러한 모든 적절한 변경 및 수정과 균등물들도 본 발명의 범위에 속하는 것으로 간주되어야 할 것이다.Accordingly, all such suitable changes and modifications and equivalents should be considered to be within the scope of the present invention.

Claims (2)

매칭 회로나 수동 소자를 포함하는 주변 회로 칩, 알에프 다이 및 상기 주변 회로 칩과 상기 알에프 다이가 실장되는 큐에프엔 서브스트레이트로 구성되는 알에프 칩 패키지에 있어서,
상기 큐에프엔 서브스트레이트의 가장자리 영역에는 패드가 형성되어 있고, 상기 패드가 형성되지 않은 중앙의 일부 영역에
Figure 112019079572194-pat00007
형상의 캐비티가 형성되어 있으며,
상기 큐에프엔 서브스트레이트의 캐비티에 상기 알에프 다이가 실장되고,
상기 주변 회로 칩의 패드 중 일부는 상기 큐에프엔 서브스트레이트의 패드와 오버랩되도록 배치되어, 도전체 물질의 인터커넥션 핀을 통해서 전기적으로 연결되며,
상기 주변 회로 칩의 패드 중 다른 일부는 상기 알에프 다이의 패드와 오버랩되도록 배치되어, 상기 도전체 물질의 인터커넥션 핀을 통해서 전기적으로 연결되고,
상기 큐에프엔 서브스트레이트에 미리
Figure 112019079572194-pat00012
형상의 캐비티를 형성하고, 상기 캐비티에 알에프 다이를 실장한 후에, 상기 주변 회로 칩의 패드 중 일부와 상기 큐에프엔 서브스트레이트의 패드를, Au, Ag, Cu 또는 Al 물질로 원기둥 형상으로 형성된 인터커넥션 핀을 통해서 전기적으로 연결하며, 상기 주변 회로 칩의 패드 중 다른 일부와 상기 알에프 다이의 패드를 상기 Au, Ag, Cu 또는 Al 물질로 원기둥 형상으로 형성된 인터커넥션 핀을 통해서 전기적으로 연결하는 것을 특징으로 하는 큐에프엔 알에프 칩 패키지.An RF chip package comprising a peripheral circuit chip, an RF die including a matching circuit or a passive element, and a CuN substrate on which the peripheral circuit chip and the RF die are mounted,
Pads are formed in the edge region of the UE substrate, and in a portion of the center where the pads are not formed.
Figure 112019079572194-pat00007
The cavity of the shape is formed,
The RF die is mounted in a cavity of the CN & P substrate,
Some of the pads of the peripheral circuit chip are arranged to overlap with the pads of the QN substrate and are electrically connected through interconnection pins of conductor material,
Another part of the pad of the peripheral circuit chip is arranged to overlap with the pad of the RF die, and is electrically connected through the interconnect pin of the conductor material,
In advance in the UEF substrate
Figure 112019079572194-pat00012
After forming a cavity having a shape and mounting an RF die in the cavity, a portion of the pads of the peripheral circuit chip and the pad of the UE substrate are formed in a cylindrical shape with Au, Ag, Cu, or Al material. And electrically connect the other portion of the pad of the peripheral circuit chip and the pad of the RF die through an interconnection pin formed in a cylindrical shape of the Au, Ag, Cu or Al material. UF and RF chip package. 청구항 1에 있어서,
상기 캐비티의 깊이는 상기 알에프 다이의 두께의 1 배 ~ 1.3 배 정도인 것을 특징으로 하는 큐에프엔 알에프 칩 패키지.
The method according to claim 1,
And the depth of the cavity is about 1 times to about 1.3 times the thickness of the RF die chip package.
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