KR102065667B1 - Display driver integrated circuit and display device having the same - Google Patents

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Abstract

본 발명의 하나의 실시형태에 따른 디스플레이 드라이버 회로는 레퍼런스 패턴을 생성하는 패턴 생성기, 검증하기 위하여, 상기 레퍼런스 패턴을 수신하는 로직 회로 및 상기 로직 회로로부터 상기 레퍼런스 패턴에 대한 결과를 연산하는 이미지 합산 체크기를 포함하고, 상기 연산된 결과, 상기 이미지 합산 체크기는 상기 로직 회로의 패스(pass) 또는 페일(fail)을 판단하거나 상기 로직 회로 내 페일된 블록을 분석하기 위한 로그 파일(log file)을 제공한다.According to one embodiment of the present invention, a display driver circuit includes a pattern generator for generating a reference pattern, a logic circuit for receiving the reference pattern, and an image summing checker for calculating a result for the reference pattern from the logic circuit for verification. Wherein the calculated result adds a log file for determining a pass or fail of the logic circuit or analyzing a failed block in the logic circuit. .

Figure R1020130075822
Figure R1020130075822

Description

디스플레이 구동회로 및 이를 포함하는 디스플레이 장치{DISPLAY DRIVER INTEGRATED CIRCUIT AND DISPLAY DEVICE HAVING THE SAME}DISPLAY DRIVER INTEGRATED CIRCUIT AND DISPLAY DEVICE HAVING THE SAME}

본 발명은 디스플레이 구동 회로(display driver integrated circuit)에 관한 것으로, 좀더 구체적으로는 내부 로직을 자체적으로 테스트하거나 발생된불량을 분석할 수 있는 디스플레이 구동 회로를 포함하는 디스플레이 장치(display device)에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a display driver integrated circuit, and more particularly, to a display device including a display driving circuit which can test internal logic itself or analyze a generated defect. .

일반적으로 디스플레이 드라이버 집적회로(Display Driver IC)의 개발은 크게 IC 설계, Fabrication, EDS Test, IC Sample 단계로 진행이 되고, IC 단품(Wafer), ECOF(Film조립), Display Module(On Glass), Mobile Set 형태로 디스플레이(Display) 구동, 테스트, 검증 및 불량분석이 이루어진다. DDI의 경우, 입/출력 핀(Pin)의 개수가 다른 집적회로 대비 매우 많고, 저항을 줄이기 위해 입/출력 패드(Pad)의 크기를 줄이는 데에는 한계가 있다. 즉, 기본적인 구동을 위한 패드를 제외하면 테스트(Test)를 위한 패드의 수가 극히 제한된 특징을 가지고 있다. 이러한 제한된 테스트 패드(Test Pad)를 통해 DDI 내의 데이터 패스(Data Path)에 기능적 또는 동작적인 문제가 있을 경우, 내부 신호의 상태를 확인하지 않는 한, 설계 데이터베이스(database)를 하나하나 확인하여 원인을 찾을 때까지 문제의 원인을 밝히는데 매우 오랜 시간과 노력이 필요할 것이다.In general, the development of display driver ICs proceeds to the stages of IC design, fabrication, EDS test, and IC sample, and IC (Wafer), ECOF (Film Assembly), Display Module (On Glass), Display driving, testing, verification and failure analysis are carried out in the form of a mobile set. In the case of DDI, the number of input / output pins is much larger than that of other integrated circuits, and there is a limit in reducing the size of input / output pads in order to reduce resistance. That is, the number of pads for test is extremely limited except for the pads for basic driving. If there is a functional or operational problem in the data path in the DDI through these limited test pads, check the design database one by one unless the state of the internal signal is checked. It will take a long time and effort to identify the cause of the problem until you find it.

또한, 기본적인 디스플레이 구동을 위한 Data 입력 패드들의 경우도 입출력(I/O) 성능에 따라 High Speed 구동에 많은 제약이 있고, Full HD(high-density) 이상의 디스플레이 해상도 및 구동 속도 증가에 있어 실제 속도(Real Speed) 테스트 불가 영역에까지 이르고 있다.In addition, data input pads for basic display driving also have a lot of limitations in driving high speed according to input / output (I / O) performance, and the actual speed in increasing display resolution and driving speed over Full HD (high-density) Real Speed) is reaching the untestable area.

본 발명의 목적은 내부 로직 회로를 자체적으로 테스트하거나 발생된불량을 분석할 수 있는 디스플레이 구동 회로를 제공하는 것이다.It is an object of the present invention to provide a display driving circuit which can test internal logic circuits by itself or analyze the generated defects.

또한, 본 발명의 또 다른 목적은 상기 디스플레이 구동 회로를 포함하는 디스플레이 장치를 제공하는 것이다. Further, another object of the present invention is to provide a display device including the display driving circuit.

상기 목적을 달성하기 위하여 본 발명의 하나의 실시형태에 따른 디스플레이 드라이버 회로는 호스트로부터 이미지 데이터를 수신하고, 복수의 IP(Intellectual Property)들을 포함하는 로직 회로 및 상기 로직 회로로부터 상기 이미지 데이터에 대한 결과를 연산하는 이미지 합산 체크기를 포함하고, 상기 연산된 결과, 상기 이미지 합산 체크기는 상기 로직 회로의 패스(pass) 또는 페일(fail)을 판정하거나 복수의 IP들 중 페일된 IP를 분석하기 위한 로그 파일(log file)을 제공한다.In order to achieve the above object, a display driver circuit according to an embodiment of the present invention receives image data from a host, and includes a logic circuit including a plurality of intellectual properties (IP) and a result for the image data from the logic circuit. And an image summing checker for calculating a; and, as a result of the calculation, the image summing checker is a log file for determining a pass or fail of the logic circuit or analyzing a failed IP among a plurality of IPs. Provide a (log file).

실시 예에 따라, 상기 로직 회로를 검증하기 위한 레퍼런스 패턴을 생성하는 패턴 생성기를 더 포함하고, 상기 이미지 합산 체크기는 상기 로직 회로로부터 상기 레퍼런스 패턴에 대한 결과를 연산한다.The image generator may further include a pattern generator configured to generate a reference pattern for verifying the logic circuit, wherein the image summing checker calculates a result of the reference pattern from the logic circuit.

실시 예에 따라, 상기 이미지 데이터 또는 상기 레퍼런스 패턴 중 어느 하나를 출력하는 선택회로를 더 포함하고, 상기 선택 회로는 멀티플렉서(multiplexer)로 구현된다.According to an embodiment, the display device may further include a selection circuit configured to output one of the image data and the reference pattern, wherein the selection circuit is implemented as a multiplexer.

실시 예에 따라, 상기 패턴 생성기는 올 블랙(All black) 패턴, 올 화이트(All white) 패턴, 1X1 체크(check) 패턴, 2X2 체크 패턴, 4X4 체크 패턴, 8X8 체크 패턴, 컬럼 레인보우(column rainbow) 패턴, 페이지(page) 레인보우 패턴, 0~255 그레이 페이지(gray page) 패턴, 0~239 그레이 컬럼 패턴, 20% 블랙 & 80% 화이트 패턴, 1(line)X1(line) 패턴, 2(line)X2(line) 패턴, 크로스토크(crosstalk) A 패턴, 크로스토크 B 패턴, 크로스토크 C 패턴, 및 플리커(flicker) 패턴을 포함한다.According to an embodiment, the pattern generator may include an all black pattern, an all white pattern, a 1X1 check pattern, a 2X2 check pattern, a 4X4 check pattern, an 8X8 check pattern, and a column rainbow. Pattern, page rainbow pattern, 0-255 gray page pattern, 0-239 gray column pattern, 20% black & 80% white pattern, 1 (line) X1 (line) pattern, 2 (line) X2 (line) pattern, crosstalk A pattern, crosstalk B pattern, crosstalk C pattern, and flicker pattern.

실시 예에 따라, 상기 이미지 데이터를 저장하는 메모리 장치를 더 포함하고, 상기 메모리 장치는 그래픽 램(graphic random access memory)로 구현된다.The memory device may further include a memory device that stores the image data, wherein the memory device is implemented as a graphic random access memory.

실시 예에 따라, 상기 로직 회로는 상기 이미지 데이터를 영상 정보로 처리하는 이미지 프로세서를 포함하고, 상기 이미지 프로세서는 이미지 프로세싱 유닛A, 이미지 프로세싱 유닛B, 및 이미지 프로세싱 유닛C을 포함한다.According to an embodiment, the logic circuit includes an image processor for processing the image data into image information, and the image processor includes an image processing unit A, an image processing unit B, and an image processing unit C.

실시 예에 따라, 상기 이미지 프로세싱 유닛A, 상기 이미지 프로세싱 유닛B, 및 상기 이미지 프로세싱 유닛C 각각은 상기 이미지 신호 또는 상기 레퍼런스 패턴 중 어느 하나를 수신하고, 상기 이미지 합산 체크기는 상기 이미지 프로세싱 유닛A, 상기 이미지 프로세싱 유닛B, 및 상기 이미지 프로세싱 유닛C 각각으로부터 출력을 연산하고, 상기 연산된 결과와 룩업 테이블(look-up table)을 비교한다.According to an embodiment, each of the image processing unit A, the image processing unit B, and the image processing unit C may receive one of the image signal or the reference pattern, and the image summing checker may include the image processing unit A, An output is computed from each of the image processing unit B and the image processing unit C, and a look-up table is compared with the calculated result.

실시 예에 따라, 상기 룩업 테이블은 상기 이미지 프로세싱 유닛A, 상기 이미지 프로세싱 유닛B, 및 상기 이미지 프로세싱 유닛C 각각의 시뮬레이션된 결과를 포함한다.According to an embodiment, the lookup table includes simulated results of each of the image processing unit A, the image processing unit B, and the image processing unit C.

본 발명의 다른 하나의 실시형태에 따른 디스플레이 장치는 디스플레이 패널 및 상기 디스플레이 패널을 구동하기 위한 디스플레이 드라이버 회로를 포함하고, 상기 디스플레이 드라이버 회로는 호스트로부터 이미지 데이터를 수신하고, 복수의 IP(Intellectual Property)들을 포함하는 로직 회로 및 상기 로직 회로로부터 상기 이미지 데이터에 대한 결과를 연산하는 이미지 합산 체크기를 포함하고, 상기 연산된 결과, 상기 이미지 합산 체크기는 상기 로직 회로의 패스(pass) 또는 페일(fail)을 판정하거나 복수의 IP들 중 페일된 IP를 분석하기 위한 로그 파일(log file)을 제공한다.A display apparatus according to another embodiment of the present invention includes a display panel and a display driver circuit for driving the display panel, wherein the display driver circuit receives image data from a host and receives a plurality of IPs (Intellectual Property). And an image summation checker for calculating a result for the image data from the logic circuit, wherein the computed result, the image summation checker, passes a pass or fail of the logic circuit. Provide a log file for determining or analyzing a failed IP among a plurality of IPs.

실시 예에 따라, 상기 디스플레이 드라이버는 상기 로직 회로를 검증하기 위한 레퍼런스 패턴을 생성하는 패턴 생성기를 더 포함하고, 상기 이미지 합산 체크기는 상기 로직 회로로부터 상기 레퍼런스 패턴에 대한 결과를 연산한다.The display driver may further include a pattern generator that generates a reference pattern for verifying the logic circuit, and the image sum checker calculates a result for the reference pattern from the logic circuit.

본 발명의 실시 예에 따른 디스플레이 장치는 폴트 커버지(fault coverage)를 증가시킬 수 있다. The display device according to an embodiment of the present invention can increase fault coverage.

도 1은 본 발명의 실시 예에 따른 디스플레이 장치(100)를 나타내는 블록도이다.
도 2a 및 도 2b는 일반적인 디스플레이 데이터 패스를 도시한 블록도이다.
도 3a 및 도 3b는 도 1에 도시된 디스플레이 드라이버 회로를 도시한 블록도이다.
도 4는 도 3에 도시된 ISCU를 도시한 블록도이다.
도 5a 내지 도 5q는 도 3에 도시된 RPG에 저장된 테스트 패턴들을 도시한 블록도이다.
도 6은 본 발명의 제2 실시 예에 따른 디스플레이 드라이버 회로의 동작을 도시한 순서도이다.
도 7은 본 발명의 제3 실시 예에 따른 디스플레이 드라이버 회로의 동작을 도시한 순서도이다.
도 8은 도 1에 도시된 디스플레이 장치(100)를 포함하는 컴퓨터 시스템(210)의 일 실시 예를 나타낸다.
도 9은 도 1에 도시된 디스플레이 장치(100)를 포함하는 컴퓨터 시스템(220)의 다른 실시 예를 나타낸다.
도 10는 도 1에 도시된 디스플레이 장치(100)를 포함하는 컴퓨터 시스템(230)의 또 다른 실시 예를 나타낸다. 1 is a block diagram illustrating a display apparatus 100 according to an exemplary embodiment.
2A and 2B are block diagrams illustrating a typical display data path.
3A and 3B are block diagrams illustrating the display driver circuit shown in FIG. 1.
4 is a block diagram illustrating the ISCU shown in FIG. 3.
5A through 5Q are block diagrams illustrating test patterns stored in the RPG shown in FIG. 3.
6 is a flowchart illustrating an operation of a display driver circuit according to a second exemplary embodiment of the present invention.
7 is a flowchart illustrating an operation of a display driver circuit according to a third exemplary embodiment of the present invention.
FIG. 8 illustrates an embodiment of a computer system 210 including the display apparatus 100 shown in FIG. 1.
FIG. 9 illustrates another embodiment of a computer system 220 including the display apparatus 100 shown in FIG. 1.
FIG. 10 illustrates another embodiment of a computer system 230 including the display device 100 shown in FIG. 1.

본문에 개시되어 있는 본 발명의 실시 예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시 예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시 예들에 한정되는 것으로 해석되어서는 안 된다.With respect to the embodiments of the present invention disclosed in the text, specific structural to functional descriptions are merely illustrated for the purpose of describing the embodiments of the present invention, the embodiments of the present invention may be implemented in various forms and It should not be construed as limited to the described embodiments.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시 예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.As the inventive concept allows for various changes and numerous embodiments, particular embodiments will be illustrated in the drawings and described in detail in the text. However, this is not intended to limit the present invention to the specific disclosed form, it should be understood to include all modifications, equivalents, and substitutes included in the spirit and scope of the present invention.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. Terms such as first and second may be used to describe various components, but the components should not be limited by the terms. The terms are used only for the purpose of distinguishing one component from another. For example, without departing from the scope of the present invention, the first component may be referred to as the second component, and similarly, the second component may be referred to as the first component.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.When a component is referred to as being "connected" or "connected" to another component, it may be directly connected to or connected to that other component, but it may be understood that other components may be present in between. Should be. On the other hand, when a component is said to be "directly connected" or "directly connected" to another component, it should be understood that there is no other component in between. Other expressions describing the relationship between components, such as "between" and "immediately between," or "neighboring to," and "directly neighboring to" should be interpreted as well.

본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 개시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.The terminology used herein is for the purpose of describing particular example embodiments only and is not intended to be limiting of the invention. Singular expressions include plural expressions unless the context clearly indicates otherwise. In this application, the terms "comprise" or "have" are intended to indicate that the disclosed feature, number, step, operation, component, part, or combination thereof exists, but one or more other features or numbers, It is to be understood that it does not exclude in advance the possibility of the presence or addition of steps, actions, components, parts or combinations thereof.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다. Unless defined otherwise, all terms used herein, including technical or scientific terms, have the same meaning as commonly understood by one of ordinary skill in the art. Terms such as those defined in the commonly used dictionaries should be construed as having meanings consistent with the meanings in the context of the related art and shall not be construed in ideal or excessively formal meanings unless expressly defined in this application. Do not.

한편, 어떤 실시 예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.On the other hand, when an embodiment may be implemented differently, a function or operation specified in a specific block may occur differently from the order specified in the flowchart. For example, two consecutive blocks may actually be performed substantially simultaneously, and the blocks may be performed upside down depending on the function or operation involved.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예들을 설명한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings.

도 1은 본 발명의 실시 예에 따른 디스플레이 장치(100)를 나타내는 블록도이다.1 is a block diagram illustrating a display apparatus 100 according to an exemplary embodiment.

도 1을 참조하면, 본 발명의 일 실시예에 따른 디스플레이 장치(100)는 디스플레이 드라이버 회로(display driver integrated circuit; 10) 및 디스플레이 패널(display panel; 20)을 포함한다. 디스플레이 드라이버 회로(10)는 호스트(50)(예를 들면, 애플리케이션 프로세서(application processor))로부터 전송된 영상 데이터를 호스트 인터페이스(30)를 통해 수신할 것이다. 디스플레이 드라이버 회로(10)는 상기 입력된 영상 데이터를 기초로 디스플레이 패널(20)을 구동하여 디스플레이 패널(20) 상에 입력된 영상 데이터에 해당하는 2차원 영상을 표시할 것이다. 디스플레이 드라이버 회로(10)는 또한 호스트(50)와 호스트 인터페이스(30)를 통하여 영상 데이터 입출력을 위한 통신을 할 수도 있다.Referring to FIG. 1, a display apparatus 100 according to an exemplary embodiment of the present invention includes a display driver integrated circuit 10 and a display panel 20. The display driver circuit 10 may receive image data transmitted from the host 50 (eg, an application processor) through the host interface 30. The display driver circuit 10 may drive the display panel 20 based on the input image data to display a 2D image corresponding to the image data input on the display panel 20. The display driver circuit 10 may also communicate with the host 50 for input and output of image data through the host interface 30.

디스플레이 패널(20)은 실제 영상이 표시되는 표시부이며, 박막 트랜지스터-액정 디스플레이(thin film transistor-liquid crystal display; TFT-LCD), 유기 발광 다이오드 디스플레이(organic light emitting diode; OLED), 전계 방출 디스플레이(filed emission display), 플라즈마 디스플레이 패널(plasma display panel; PDP) 등 전기적으로 전달되는 영상 신호를 입력받아 2차원 영상을 표시하는 표시 장치 중 하나일 것이다. The display panel 20 is a display unit for displaying an actual image, and includes a thin film transistor-liquid crystal display (TFT-LCD), an organic light emitting diode (OLED), and a field emission display The display device may be one of a display device that displays an 2D image by receiving an image signal that is electrically transmitted, such as a filed emission display and a plasma display panel (PDP).

디스플레이 드라이버 회로(10)는 로직 회로(11), 메모리 장치(12), 소스 드라이버(13), 게이트 드라이버(14), 전원공급 장치(15) 및 레귤레이터(16)를 포함할 것이다. 로직 회로(11)는 이미지 프로세서(image processor), 메모리 장치(12)를 제어하기 위한 메모리 컨트롤러(memory controller) 및 제어부를 구현한 복수의 IP(Intellectual Property)들을 포함할 것이다. 본 발명의 실시 예에 따른 로직 회로(11)은 도 2 내지 도 4를 통하여 상세히 설명될 것이다. The display driver circuit 10 may include a logic circuit 11, a memory device 12, a source driver 13, a gate driver 14, a power supply 15, and a regulator 16. The logic circuit 11 may include an image processor, a memory controller for controlling the memory device 12, and a plurality of intellectual properties (IPs) implementing the controller. The logic circuit 11 according to the embodiment of the present invention will be described in detail with reference to FIGS. 2 to 4.

영상 데이터는 메모리 장치(12)에 저장되어 활용될 것이다. 또한, 상기 영상 데이터는 소스 드라이버(13) 및 게이트 드라이버(14)로 전달되고, 그에 따라 디스플레이 패널(20)은 영상 신호를 표시할 것이다. The image data may be stored and utilized in the memory device 12. In addition, the image data is transmitted to the source driver 13 and the gate driver 14, so that the display panel 20 will display the image signal.

소스 드라이버(13)는 각 화소에 신호 전압을 인가할 것이다. 즉, 게이트 드라이버(14)가 디스플레이 패널(20)의 게이트에 펄스를 인가해 턴-온 상태로 만들어 주면 소스 드라이버(13)는 데이터 배선을 통해 디스플레이 패널(20) 상의 화소가 필요로 하는 전압을 인가할 것이다. 일반적으로 아날로그 전압을 직접 인가하는 아날로그 방식의 소스 드라이버가 주로 사용된 반면 최근에는 디지털 방식의 소스 드라이버(13)가 주로 사용될 것이다. 상기 디지털 방식의 소스 드라이버(13)는 신호 처리 도중 잡음의 영향을 최소화할 수 있고 논리 게이트 등을 사용한 신호의 변형이 쉬우며 메모리에 신호 저장이 용이하다는 장점을 가질 것이다. 상기 디지털 방식의 소스 드라이버(13)는 디지털 영상 신호를 대응하는 계조 전압으로 변환하여 디스플레이 패널(20)의 각 화소 전극에 인가할 것이다. 즉, 소스 드라이버(13)는 디지털 형식의 영상 데이터를 각 영상 화소 전압으로 변환하여 신호 배선에 인가한다.The source driver 13 will apply a signal voltage to each pixel. That is, when the gate driver 14 applies a pulse to the gate of the display panel 20 to turn on the source driver 13, the source driver 13 receives the voltage required by the pixel on the display panel 20 through the data line. Would approve. In general, an analog source driver for directly applying an analog voltage is mainly used, whereas in recent years, a digital source driver 13 will be mainly used. The digital source driver 13 may have an advantage of minimizing the influence of noise during signal processing, easily modifying a signal using a logic gate, and the like, and easily storing a signal in a memory. The digital source driver 13 converts the digital image signal into a corresponding gray voltage and applies it to each pixel electrode of the display panel 20. That is, the source driver 13 converts the image data in the digital format into the image pixel voltages and applies them to the signal wiring.

게이트 드라이버(14)는 디스플레이 패널(20)의 각 화소에 해당하는 게이트 전극에 인가될 전압을 발생시켜 게이트 배선에 인가할 것이다. 게이트에 턴-온 신호가 인가되어야 할 배선을 순차적으로 선택하여 해당 전압을 인가할 것이다. 게이트 드라이버(14)는 복수의 출력 단자를 가진 회로로 구현될 수 있으며, 일반적으로 상기 출력 단자의 개수는 디스플레이 패널(20)의 해상도에 따라 결정될 것이다. 디스플레이 패널(20)의 해상도가 높아지면 복수의 드라이버를 병렬로 연결하여 게이트 드라이버(14)를 구현할 것이다. 출력 신호의 형태는 턴-온 전압(turn-on voltage) 및 턴-오프 전압(turn-off voltage) 두 가지 레벨의 전압으로 만들어지는 펄스 형태가 될 것이다. The gate driver 14 generates a voltage to be applied to the gate electrode corresponding to each pixel of the display panel 20 and applies it to the gate wiring. The wiring to which the turn-on signal should be applied to the gate is sequentially selected to apply the corresponding voltage. The gate driver 14 may be implemented as a circuit having a plurality of output terminals, and in general, the number of the output terminals will be determined according to the resolution of the display panel 20. As the resolution of the display panel 20 increases, the gate driver 14 may be implemented by connecting a plurality of drivers in parallel. The output signal will be in the form of a pulse that is made up of two levels of voltage: turn-on voltage and turn-off voltage.

임의의 시점에서 각 출력 단자들의 출력 상태는 오직 한 개의 출력 단자에서만 상기 턴-온 전압이 출력되고 나머지 출력 단자들에서는 상기 턴-오프 전압이 출력될 것이다. 즉, 임의의 시점에서는 항상 하나의 게이트 배선에 연결된 디스플레이 패널(20)의 영상 화소들만 턴-온 상태가 되고 나머지 게이트 배선에 연결된 디스플레이 패널(20)의 영상 화소들은 턴-오프 상태가 될 것이다. 즉, 게이트 드라이버(14)는 게이트 배선을 순차적으로 선택하여 스캔 주사 신호를 인가할 것이다. 게이트 드라이버(14)가 주사선을 선택하여 스캔 펄스를 인가함으로써 영상 화소를 턴-온 상태로 해주면 소스 드라이버(13)는 신호 배선을 통해 각각의 영상 화소로 신호 전압을 인가할 것이다.At any point in time, the output state of each of the output terminals may be output at the turn-on voltage only at one output terminal, and at the other output terminals. That is, at any point in time, only the image pixels of the display panel 20 connected to one gate line will be turned on and the image pixels of the display panel 20 connected to the other gate lines will be turned off. That is, the gate driver 14 sequentially selects the gate wiring and applies the scan scan signal. When the gate driver 14 turns the image pixel on by selecting the scan line and applying a scan pulse, the source driver 13 will apply a signal voltage to each image pixel through the signal line.

메모리 장치(12)는 소스 드라이버(13)에 입력되는 영상 데이터를 저장하는 기억장치로서 램(random access memory)으로 구현될 수 있다. 실시 예로서, 메모리 장치(12)는 그래픽 램(Graphic RAM)으로 구현될 것이다. 메모리 장치(12)의 크기는 디스플레이 장치의 해상도(resolution) 및 각 화소당 표현할 수 있는 색의 가지 수에 따라 달라질 것이다. The memory device 12 may be implemented as a random access memory as a memory device for storing image data input to the source driver 13. In an embodiment, the memory device 12 may be implemented with a graphic RAM. The size of the memory device 12 will vary depending on the resolution of the display device and the number of colors that can be represented per pixel.

로직 회로(11)는 메모리 장치(12)를 액세스하며, 메모리 장치(12)에 저장되는 영상 데이터는 호스트 인터페이스(40)를 통해 호스트(50)로 입출력될 것이다. 디스플레이 드라이버 회로(10)는 호스트 인터페이스(40)를 통하여 호스트(50)와 데이터 통신을 할 것이다.The logic circuit 11 accesses the memory device 12, and the image data stored in the memory device 12 may be input / output to the host 50 through the host interface 40. The display driver circuit 10 will be in data communication with the host 50 via the host interface 40.

디스플레이 드라이버 회로(10) 및 디스플레이 패널(20)는 FPCB(flexible printed circuit board; 30)에 장착될 것이다. The display driver circuit 10 and the display panel 20 will be mounted on a flexible printed circuit board (FPCB) 30.

디스플레이 드라이버 회로(10)는 제1 레벨 인터페이스 신호(LV1)를 호스트(50)로 전송할 것이다. 또는, 호스트(50)는 제1 레벨 인터페이스 신호(LV1)를 디스플레이 드라이버 회로(10)로 전송할 것이다. 또한, 디스플레이 드라이버 회로(10), 디스플레이 패널(20), FPCB(30) 간에는 제2 레벨 인터페이스 신호(LV2)로 송수신할 것이다. The display driver circuit 10 will transmit the first level interface signal LV1 to the host 50. Alternatively, the host 50 may transmit the first level interface signal LV1 to the display driver circuit 10. In addition, the display driver circuit 10, the display panel 20, and the FPCB 30 will transmit and receive a second level interface signal LV2.

일반적인 DDI(Display Driver IC)의 경우, 내부 신호들의 모니터를 위해 BC(Backlight Control), SDO(Serial Data Output), TE(Display Tearing Effect Monitor), OSC(Internal Oscillator Clock) 등의 제한된 약 3~4개의 출력 핀(Pin)을 통하여 필요한 신호가 모니터 될 수 있었다. 그리고, 제한된 출력으로 인해 바이트(Byte)단위의 신호 모니터 또는 실시간으로 다량의 신호는 모니터 될 수 없었다.In general, the display driver IC (DDI) is limited to about 3 to 4 for monitoring internal signals such as backlight control (BC), serial data output (SDO), display tearing effect monitor (TE), and internal oscillator clock (OSC). Through the two output pins, the required signal could be monitored. In addition, due to the limited output, a signal monitor in byte units or a large amount of signals could not be monitored in real time.

만약 내부 신호 모니터를 위한 출력 패드(Output Pad)의 수를 늘린다 하여도, 출력단의 입출력(Output I/O) 성능에 의해 DDI 내부에서 100MHz 이상으로 동작하는 데이터 패스(Data Path)의 정보들을 실시간으로 모니터 할 수 없다. 또한, 로직 분석기(Logic Analyzer)와 같은 고가의 장비를 이용하더라도 내부 신호 모니터를 위한 출력 핀 수의 제한으로 인하여 구동에 대한 검증 및 불량 분석의 한계가 있다. Even if the number of output pads for the internal signal monitor is increased, the information of the data path operating at 100 MHz or more inside the DDI in real time by the output I / O performance of the output stage is real time. Can't monitor In addition, even if expensive equipment such as a logic analyzer is used, the limitation of output pin number for the internal signal monitor is limited in verifying the driving and analyzing the failure.

DDI에는 레지스터 리드(Register Read) 기능이 있으나, 레지스터 리드는 직렬 인터페이스(Serial Interface)를 통하여 낮은 스피드(Low Speed)로 리드(Read)될 것이다. 또한, Display 구동 구간 중 Vertical Porch 구간에서만 Read 데이터가 출력되어 Horizontal 단위로 실시간 모니터에 한계가 있다. 양산 중 불량분석의 과정에서, 로직 회로(logic circuit) 내부의 문제인지 감마(gamma) 및 소오스 블록(source block)쪽 문제인지를 판단하기 어렵다.The DDI has a register read function, but the register read will be read at a low speed through the serial interface. In addition, read data is output only in the vertical porch section of the display driving section, so there is a limit to the real-time monitor in horizontal units. In the process of failure analysis during mass production, it is difficult to determine whether the problem is a logic circuit or a gamma and source block.

테스트(test), 검증(verify) 또는 불량 분석 시, 고가의 리드(Read) 관련 장비 없이 실시간으로 엔지니어(Engineer)가 디스플레이 드라이버 회로(10)의 내부 상태를 확인 할 것이다. IC 단품, ECOF 필름, 디스플레이 모듈(Display Module), 모바일 장치(Mobile Set) 등의 각 개발 단계(Step)에서 IC 내부 디스플레이 데이터 패스(Display Data Path)의 상태는 모두 확인될 수 있다.During test, verify or failure analysis, the engineer will check the internal state of the display driver circuit 10 in real time without expensive read-related equipment. The status of the IC internal display data path can be checked at each development step of the IC unit, the ECOF film, the display module, the mobile set, and the like.

본 발명의 실시 예에 따른 디스플레이 드라이버 회로(10)는 내부에 image pattern generator 기능을 포함하고, 이미 정해진 이미지 패턴(image pattern)들에 따른 각각의 image IP 출력 결과 값과 미리 알고 있는 기대값을 비교하여 검증할 것이다. 즉, 디스플레이 드라이버 회로(10)는 내부 회로를 자체적으로 테스트하기 위한 BIST(Built-in Self Test)를 포함할 것이다.The display driver circuit 10 according to an embodiment of the present invention includes an image pattern generator function therein, and compares each image IP output result value according to previously determined image patterns with a previously known expected value. Will be verified. That is, the display driver circuit 10 may include a built-in self test (BIST) for testing the internal circuit itself.

도 2a 및 도 2b는 일반적인 디스플레이 데이터 패스를 도시한 블록도이다. 2A and 2B are block diagrams illustrating a typical display data path.

도 1, 도 2a 및 도 2b를 참조하면, 일반적으로, 애플리케이션 프로세서(AP)로부터 전송된 데이터(DL) 및 클록(CL) 신호는 HSSI 블록에 의하여 VS(vertical Sync), HS(Horizontal Sync), DD(Display Data[n:0]), 및 DE(Data Enable) 신호로 변경되고, Interface control 블록, 그래픽 메모리 블록, 이미지 프로세서 및 SDSR(Source Data Shift Register)을 거쳐 소스 드라이버로 전송될 것이다.1, 2A, and 2B, in general, data DL and clock CL signals transmitted from an application processor AP are converted into a vertical sync (VS), a horizontal sync (HS), a HSSI block, and the like. It will be changed to DD (Display Data [n: 0]), and DE (Data Enable) signals, and transferred to the source driver via an interface control block, a graphics memory block, an image processor, and a source data shift register (SDSR).

이미지 프로세서는 이미지 프로세싱 유닛A, 이미지 프로세싱 유닛B, 및 이미지 프로세싱 유닛C을 포함할 것이다. The image processor will include an image processing unit A, an image processing unit B, and an image processing unit C.

도 3a 및 도 3b는 도 1에 도시된 디스플레이 드라이버 회로를 도시한 블록도이다.3A and 3B are block diagrams illustrating the display driver circuit shown in FIG. 1.

도 1, 도 3a 및 도 3b를 참조하면, 로직 회로(11)는 HSSI 블록(111), RPG(Reference Pattern Generator; 112), Interface control 블록(114), 그래픽 메모리 블록(115), 이미지 프로세싱 유닛A(116), 이미지 프로세싱 유닛B(117), 이미지 프로세싱 유닛C(118), SDSR(Source Data Shift Register; 119) 및 ISCU(Image Summation Check Unit; 120)을 포함할 것이다. 1, 3A, and 3B, the logic circuit 11 may include an HSSI block 111, a reference pattern generator (RPG) 112, an interface control block 114, a graphic memory block 115, and an image processing unit. A 116, image processing unit B 117, image processing unit C 118, source data shift register (SDSR) 119, and image suspension check unit (ISCU) 120.

애플리케이션 프로세서(50)로부터 전송된 데이터 및 클록은 HSSI 블록(111)에 의하여 VS(Vertical Sync), HS(Horizontal Sync), DD(Display Data[n:0]), 및 DE(Data Enable) 신호로 변경될 것이다.The data and clock transmitted from the application processor 50 are transferred by the HSSI block 111 into VS (Vertical Sync), HS (Horizontal Sync), Display Data [n: 0], and DD (Data Enable) signals. Will change.

RPG(112)는 RVS(Reference Vertical Sync), RHS(Reference Horizontal Sync), RDD(Reference Display Data[n:0]), 및 RDE(Reference Data Enable)를 생성할 것이다. The RPG 112 will generate a reference vertical sync (RVS), a reference horizontal sync (RHS), a reference display data [n: 0] (RDD), and a reference data enable (RD).

선택 회로(113)는 HSSI 블록(111)과 RPG(112)의 출력 신호들 중 어느 하나를 출력할 것이다. The selection circuit 113 will output one of the output signals of the HSSI block 111 and the RPG 112.

선택 회로(113)로부터 선택된 출력 신호들은 Interface control 블록(114), 그래픽 메모리 블록(115), 이미지 프로세싱 유닛A(116), 이미지 프로세싱 유닛B(117), 이미지 프로세싱 유닛C(118) 및 SDSR(119)을 거쳐 소스 드라이버(13)로 전송될 것이다.The output signals selected from the selection circuit 113 are the interface control block 114, the graphics memory block 115, the image processing unit A 116, the image processing unit B 117, the image processing unit C 118 and the SDSR ( It will be sent to the source driver 13 via 119.

ISCU(120)은 선택 회로(113), Interface control 블록(114), 그래픽 메모리 블록(115), 이미지 프로세싱 유닛A(116), 이미지 프로세싱 유닛B(117), 이미지 프로세싱 유닛C(118) 및 SDSR(119)로부터 출력 신호들을 수신할 것이다. 본 발명의 실시 예에 따른 ISCU(120)는 도 4를 통하여 상세히 설명될 것이다. The ISCU 120 includes a selection circuit 113, an interface control block 114, a graphics memory block 115, an image processing unit A 116, an image processing unit B 117, an image processing unit C 118, and an SDSR. Will receive output signals from 119. ISCU 120 according to an embodiment of the present invention will be described in detail with reference to FIG.

또한, ISCU(120)는 RPG(112)로부터 기대되는 데이터 합 값인 EDSV(Expected Data Sum. Value)값을 수신할 것이다. 또한, ISCU(120)는 RPGE(Reference Pattern Gen. Enable), RPS(Reference Pattern Selection), RPM(Reference Pattern Mode), 및 RPP(Reference Pattern Period)를 수신할 것이다. In addition, the ISCU 120 will receive an EDSV (Expected Data Sum. Value) value, which is a data sum value expected from the RPG 112. In addition, the ISCU 120 may receive a reference pattern gen. Enable (RPGE), a reference pattern selection (RPS), a reference pattern mode (RPM), and a reference pattern period (RPP).

즉, RPG(112)에 의하여 생성된 테스트 패턴은 로직 회로(11) 내부의 블록들(114-119)로 전달될 것이다. 또한, 블록들(111-119) 각각의 출력은 ISCU(120)에 의하여 수신될 것이다. 따라서, 로직 회로(11) 내 블록들(111-119)은 테스트될 것이다. 이로 인하여, 로직 회로(11)의 폴트 커버리지(fault coverage)는 향상될 것이다. That is, the test pattern generated by the RPG 112 will be passed to the blocks 114-119 within the logic circuit 11. In addition, the output of each of blocks 111-119 will be received by ISCU 120. Thus, blocks 111-119 in logic circuit 11 will be tested. Due to this, the fault coverage of the logic circuit 11 will be improved.

본 발명의 실시 예에 따른 디스플레이 드라이버 회로(10)는 호스트(50) 즉, 애플리케이션 프로세서(application processor)로부터 데이터(data) 또는 클록(clock)을 송수신할 것이다. 호스트(50) 즉, 애플리케이션 프로세서로부터 고속 직렬 인터페이스(High Speed Serial I/F)에 의해 HSSI Block(111)으로 입력된 DD(Display Data)와 RPG(112)로부터 입력되는 RDD(Reference Display Data)는 Test 조건에 따라 사용자(User)에 의해 선택될 것이다.The display driver circuit 10 according to an exemplary embodiment of the present invention transmits and receives data or a clock from the host 50, that is, an application processor. The display data (DD) input from the host 50, that is, the HSSI block 111 by the high speed serial I / F from the application processor, and the reference display data (RDD) input from the RPG 112 are It will be selected by the user according to the test condition.

도 4는 도 3에 도시된 ISCU를 도시한 블록도이다.4 is a block diagram illustrating the ISCU shown in FIG. 3.

도 3 및 도 4를 참조하면, ISCU(120)는 TPSC(Test Pattern Sum Calculation; 121), 제1 선택회로(122), 제2 선택회로(123), 제3 선택회로(124), SEC(Summation Enable Controller; 125), DAU(Data Summation Unit; 126) 및 XOR 게이트(127)를 포함할 것이다. 3 and 4, the ISCU 120 includes a Test Pattern Sum Calculation (TPSC) 121, a first selection circuit 122, a second selection circuit 123, a third selection circuit 124, and a SEC ( Summation Enable Controller (125), Data Summation Unit (DAU) 126, and XOR gate 127.

TPSC(121)는 ERDS(expected reference data sum[m:0])을 출력할 것이다. The TPSC 121 will output ERDS (expected reference data sum [m: 0]).

제1 선택회로(122)는 선택 회로(113), Interface control 블록(114), 그래픽 메모리 블록(115), 이미지 프로세싱 유닛A(116), 이미지 프로세싱 유닛B(117), 이미지 프로세싱 유닛C(118) 및 SDSR(119)의 출력들 중 어느 하나를 출력할 것이다. 제2 선택회로(123)는 SCS(Summation Color Selection) 신호에 응답하여 제1 선택회로(122)의 출력(Input Data[N:0]) 중 레드 데이터(DR), 그린(DG), 및 블루(DB) 중 어느 하나를 출력할 것이다. 제3 선택회로(124)는 SEC(125)의 제어에 응답하여 제1 선택회로(122)의 출력(ID)과 제2 선택회로(123)의 출력 중 어느 하나를 출력할 것이다. .The first selection circuit 122 includes a selection circuit 113, an interface control block 114, a graphics memory block 115, an image processing unit A 116, an image processing unit B 117, and an image processing unit C 118. ) And one of the outputs of SDSR 119. The second selection circuit 123 receives red data DR, green DG, and blue of the outputs (Input Data [N: 0]) of the first selection circuit 122 in response to a SCS signal. Will print either (DB). The third selection circuit 124 may output one of an output ID of the first selection circuit 122 and an output of the second selection circuit 123 in response to the control of the SEC 125. .

DSU(126)은 제3 선택회로(124)로부터 전송된 데이터를 연산할 것이다. XOR 게이트(127)은 TPSC(121)부터 ERDS(expected reference data sum[m:0])과 DSU(126)의 출력을 비교할 것이다. 상기 비교된 결과, 동일하면 오류가 없는 것이고, 그렇지 않으면, 로직 회로(11) 내 특정 블록에서 오류가 발생한 것이다. 즉, ISCU(120)는 로직 회로(11)의 패스 또는 페일을 나타내는 VOCF(valid output comparison Flag)를 출력할 것이다. 또한, ISCU(120)는 DSU(126)의 출력인 SRD(Summation Result Data[m:0])을 출력할 것이다. The DSU 126 will calculate the data sent from the third selection circuit 124. The XOR gate 127 will compare the output of the DSU 126 with the expected reference data sum [m: 0] (ERDS) from TPSC 121. As a result of the comparison, if it is the same, there is no error, otherwise, an error occurs in a specific block in the logic circuit 11. That is, the ISCU 120 will output a valid output comparison flag (VOCF) indicating the pass or fail of the logic circuit 11. In addition, the ISCU 120 will output SRD (Summation Result Data [m: 0]) which is the output of the DSU 126.

ISCU(120)에 입력된 DD는 사용자에 의해 각각의 IP Block(예를 들면, 이미지 프로세싱 유닛A(116), 이미지 프로세싱 유닛B(117), 이미지 프로세싱 유닛C(118)) 출력 중 하나가 선택될 수 있고(Image Block Signal Selection), 선택된 DD에서 DR(Red), DG(Green), DB(Blue) Data 중 한가지 칼라(Color)에 해당하는 데이터가 선택될 수 있다.(Summation Color Selection).The DD input to the ISCU 120 is selected by one of the outputs of each IP Block (e.g., image processing unit A 116, image processing unit B 117, image processing unit C 118) by the user. (Image Block Signal Selection), and data corresponding to one color among DR (Red), DG (Green), and DB (Blue) Data may be selected in the selected DD. (Summation Color Selection).

여기서 선택된 데이터는 VS(Vertical Sync)(Frame 단위) 및 HS(Horizontal Sync)(Line 단위) 등의 설정된 Data Summation Period에 따라 Data 합(summation)을 위한 연산(operation)이 수행될 것이다.The selected data may be operated for data summation according to a set Data Summation Period such as VS (Vertical Sync) (Frame unit) and HS (Horizontal Sync) (Line unit).

또한, DSU(126)가 제3 선택회로(124)로부터 전송된 데이터를 연산하는 동안, 연산된 SRD(Summation Result Data)는 HSSI 블록(111)으로 전송되어 필요에 따라 사용자가 리드(Read)하여 디스플레이 구동 상태를 확인할 것이다. 그리고, RPG(112)에서 입력된 레퍼런스 패턴(Reference Pattern) 생성 조건에 따라 만들어진 ETSD(Expected Test Sum. Data[m:0])는 각각의 이미지 프로세싱 유닛A(116), 이미지 프로세싱 유닛B(117), 및 이미지 프로세싱 유닛C(118)을 통과한 디스플레이 데이터에 대응되도록 설정되어 SRD(Summation Result Data[m:0])와 비교되어 하나의 VOCF(Valid Output Comparison Flag)로 생성될 것이다. 사용자는 세트(Set)(예를 들면, 디스플레이 모듈) 상에서 SRD(Summation Result Data[m:0]) 또는 VOCF(Valid Output Comparison Flag)를 리드(Read)하여 디스플레이 드라이버 회로(10) 내부의 구동 상태를 파악할 수 있다.In addition, while the DSU 126 calculates the data transmitted from the third selection circuit 124, the calculated summation result data (SRD) is transmitted to the HSSI block 111 and read by the user as needed. You will see the display running. In addition, ETSD (Expected Test Sum.Data [m: 0]) generated according to a reference pattern generation condition input from the RPG 112 may be each of the image processing unit A 116 and the image processing unit B 117. And corresponding to the display data passed through the image processing unit C (118) to be compared with SRD (Summation Result Data [m: 0]) to generate one Valid Output Comparison Flag (VOCF). The user reads a Sum Result Result Data [m: 0] (VRD) or a Valid Output Comparison Flag (VOCF) on a set (eg, a display module) to drive a state inside the display driver circuit 10. Can be identified.

본 발명의 제1 실시 예는 테스트 패턴 생성(test pattern generation) 기능과 맞물려 image IP들에 대한 BIST(Built-in Self test) 기능도 지원할 것이다. The first embodiment of the present invention will also support a built-in self test (BIST) function for image IPs in conjunction with a test pattern generation function.

도 5a 내지 도 5q는 도 3에 도시된 RPG에 저장된 테스트 패턴들을 도시한 블록도이다.5A through 5Q are block diagrams illustrating test patterns stored in the RPG shown in FIG. 3.

도 5a를 참조하면, 올 블랙(All black) 패턴이 도시된다.Referring to FIG. 5A, an all black pattern is shown.

도 5b를 참조하면, 올 화이트(All white) 패턴이 도시된다.Referring to FIG. 5B, an all white pattern is shown.

도 5c를 참조하면, 1X1 체크(check) 패턴이 도시된다.Referring to FIG. 5C, a 1 × 1 check pattern is shown.

도 5d를 참조하면, 2X2 체크 패턴이 도시된다.Referring to FIG. 5D, a 2 × 2 check pattern is shown.

도 5e를 참조하면, 4X4 체크 패턴이 도시된다.Referring to FIG. 5E, a 4 × 4 check pattern is shown.

도 5f를 참조하면, 8X8 체크 패턴이 도시된다.Referring to FIG. 5F, an 8 × 8 check pattern is shown.

도 5g를 참조하면, 컬럼 레인보우(column rainbow) 패턴이 도시된다.5G, a column rainbow pattern is shown.

도 5h를 참조하면, 페이지(page) 레인보우 패턴이 도시된다.Referring to FIG. 5H, a page rainbow pattern is shown.

도 5i를 참조하면, 0~255 그레이 페이지(gray page) 패턴이 도시된다.Referring to FIG. 5I, a 0 to 255 gray page pattern is shown.

도 5j를 참조하면, 0~239 그레이 컬럼 패턴이 도시된다.Referring to Figure 5J, 0-239 gray column pattern is shown.

도 5k를 참조하면, 20% 블랙, 80% 화이트 패턴이 도시된다.Referring to FIG. 5K, a 20% black, 80% white pattern is shown.

도 5l를 참조하면, 1(line)X1(line) 패턴이 도시된다.Referring to Figure 5L, a 1 (line) X 1 (line) pattern is shown.

도 5m를 참조하면, 2(line)X2(line) 패턴이 도시된다.Referring to FIG. 5M, a 2 (line) X2 (line) pattern is shown.

도 5n를 참조하면, 크로스토크(crosstalk) A 패턴이 도시된다.Referring to FIG. 5N, a crosstalk A pattern is shown.

도 5o를 참조하면, 크로스토크 B 패턴이 도시된다.Referring to FIG. 5O, a crosstalk B pattern is shown.

도 5p를 참조하면, 크로스토크 C 패턴이 도시된다.Referring to FIG. 5P, a crosstalk C pattern is shown.

도 5q를 참조하면, 플리커(flicker) 패턴이 도시된다.Referring to FIG. 5Q, a flicker pattern is shown.

도 6은 본 발명의 제2 실시 예에 따른 디스플레이 드라이버 회로의 동작을 도시한 순서도이다. 6 is a flowchart illustrating an operation of a display driver circuit according to a second exemplary embodiment of the present invention.

도 6를 참조하면, 본 발명의 이미지 프로세서는 이미지 프로세싱 유닛A(116), 이미지 프로세싱 유닛B(117), 및 이미지 프로세싱 유닛C(118)를 포함할 것이다. Referring to FIG. 6, an image processor of the present invention will include an image processing unit A 116, an image processing unit B 117, and an image processing unit C 118.

S11 단계에서, 이미지 프로세싱 유닛A(116), 이미지 프로세싱 유닛B(117), 및 이미지 프로세싱 유닛C(118)은 모두 구동될 것이다. 즉, 이미지 프로세싱 유닛A(116), 이미지 프로세싱 유닛B(117), 및 이미지 프로세싱 유닛C(118)는 이미지 신호 또는 테스트 패턴을 수신할 것이다. In step S11, the image processing unit A 116, the image processing unit B 117, and the image processing unit C 118 will all be driven. That is, image processing unit A 116, image processing unit B 117, and image processing unit C 118 will receive an image signal or test pattern.

S12 단계에서, ISCU(120)는 이미지 프로세싱 유닛A(116), 이미지 프로세싱 유닛B(117), 및 이미지 프로세싱 유닛C(118) 각각의 출력을 수신할 것이다. 그리고, ISCU(120)는 수신된 출력들 각각을 연산할 것이다. In step S12, the ISCU 120 will receive the output of each of the image processing unit A 116, the image processing unit B 117, and the image processing unit C 118. The ISCU 120 will then compute each of the received outputs.

S13 단계에서, ISCU(120)에서 실행될 연산 동작은 시뮬레이션(simulation)을 통하여 실행된다. In operation S13, a calculation operation to be executed in the ISCU 120 is performed through simulation.

S14 단계에서, 시뮬레이션을 통하여 산출한 결과와 ISCU(120)로부터 연산된 결과를 비교한다. In step S14, the result calculated through the simulation is compared with the result calculated from the ISCU 120.

S15 단계에서, 비교 결과를 분석한다. 즉, 비교한 결과, 동일하면, 이미지 프로세싱 유닛A(116), 이미지 프로세싱 유닛B(117), 및 이미지 프로세싱 유닛C(118) 각각은 모두 검증된 것이다. 그렇지 않으면, 이미지 프로세싱 유닛A(116), 이미지 프로세싱 유닛B(117), 및 이미지 프로세싱 유닛C(118) 중 어느 하나에 페일이 발생된 것이다. 페일이 발생되면, 페일이 발생된 블록을 찾아서 디버깅을 수행할 것이다. In step S15, the comparison result is analyzed. That is, as a result of the comparison, if identical, each of the image processing unit A 116, the image processing unit B 117, and the image processing unit C 118 are all verified. Otherwise, a failure has occurred in any one of the image processing unit A 116, the image processing unit B 117, and the image processing unit C 118. If a fail occurs, it will find the block where the fail occurred and perform debugging.

또한, 이러한 불편함을 개선하기 위해서 IC(즉, 디스플레이 드라이버 회로(10)) 내부의 테스트 패턴 생성(test pattern generation) 기능과 연계하는 방식으로 확장할 수 있다. In addition, in order to alleviate this inconvenience, it may be extended in a manner that is associated with a test pattern generation function inside the IC (ie, the display driver circuit 10).

도 7은 본 발명의 제3 실시 예에 따른 디스플레이 드라이버 회로의 동작을 도시한 순서도이다. 7 is a flowchart illustrating an operation of a display driver circuit according to a third exemplary embodiment of the present invention.

도 7를 참조하면, S21 단계에서, 이미지 프로세싱 유닛A(116), 이미지 프로세싱 유닛B(117), 및 이미지 프로세싱 유닛C(118)은 모두 구동될 것이다. 즉, 이미지 프로세싱 유닛A(116), 이미지 프로세싱 유닛B(117), 및 이미지 프로세싱 유닛C(118)는 이미지 신호 또는 테스트 패턴을 수신할 것이다. Referring to FIG. 7, in step S21, the image processing unit A 116, the image processing unit B 117, and the image processing unit C 118 will all be driven. That is, image processing unit A 116, image processing unit B 117, and image processing unit C 118 will receive an image signal or test pattern.

S22 단계에서, RPG(112)를 실행할 것이다. 즉, RPG(112)는 레퍼런스 테스트 패턴을 생성할 것이다. 예시적으로, RPG(112)는 올 블랙(All black) 패턴, 올 화이트(All white) 패턴, 1X1 체크(check) 패턴, 2X2 체크 패턴, 4X4 체크 패턴, 8X8 체크 패턴, 컬럼 레인보우(column rainbow) 패턴, 페이지(page) 레인보우 패턴, 0~255 그레이 페이지(gray page) 패턴, 0~239 그레이 컬럼 패턴, 20% 블랙 & 80% 화이트 패턴, 1(line)X1(line) 패턴, 2(line)X2(line) 패턴, 크로스토크(crosstalk) A 패턴, 크로스토크 B 패턴, 크로스토크 C 패턴, 플리커(flicker) 패턴을 생성할 것이다. In step S22, the RPG 112 will be executed. That is, the RPG 112 will generate a reference test pattern. In an exemplary embodiment, the RPG 112 may include an all black pattern, an all white pattern, a 1 × 1 check pattern, a 2 × 2 check pattern, a 4 × 4 check pattern, an 8 × 8 check pattern, and a column rainbow. Pattern, page rainbow pattern, 0-255 gray page pattern, 0-239 gray column pattern, 20% black & 80% white pattern, 1 (line) X1 (line) pattern, 2 (line) An X2 (line) pattern, a crosstalk A pattern, a crosstalk B pattern, a crosstalk C pattern, and a flicker pattern will be generated.

S23 단계에서, ISCU(120)는 이미지 프로세싱 유닛A(116), 이미지 프로세싱 유닛B(117), 및 이미지 프로세싱 유닛C(118) 각각의 출력을 수신할 것이다. 그리고, ISCU(120)는 수신된 출력들 각각을 연산할 것이다. In step S23, the ISCU 120 will receive the output of each of the image processing unit A 116, the image processing unit B 117, and the image processing unit C 118. The ISCU 120 will then compute each of the received outputs.

S24 단계에서, ISCU(120)에서 실행될 연산 동작을 시뮬레이션(simulation)을 통하여 실행하고, 그 결과를 룩업 테이블(look-up table)에 저장한다. In operation S24, a calculation operation to be executed in the ISCU 120 is executed through simulation, and the result is stored in a look-up table.

S25 단계에서, ISCU(120)로부터 연산된 결과와 룩업 테이블을 비교한다. In operation S25, the result calculated from the ISCU 120 is compared with the lookup table.

S26 단계에서, 비교 결과를 분석한다. 즉, 비교한 결과, 동일하면, 이미지 프로세싱 유닛A(116), 이미지 프로세싱 유닛B(117), 및 이미지 프로세싱 유닛C(118) 각각은 모두 검증된 것이다. 그렇지 않으면, 이미지 프로세싱 유닛A(116), 이미지 프로세싱 유닛B(117), 및 이미지 프로세싱 유닛C(118) 중 어느 하나에 페일이 발생된 것이다. 페일이 발생되면, 페일이 발생된 블록을 찾아서 디버깅을 수행할 것이다.In step S26, the comparison result is analyzed. That is, as a result of the comparison, if identical, each of the image processing unit A 116, the image processing unit B 117, and the image processing unit C 118 are all verified. Otherwise, a failure has occurred in any one of the image processing unit A 116, the image processing unit B 117, and the image processing unit C 118. If a fail occurs, it will find the block where the fail occurred and perform debugging.

즉, 디스플레이 드라이버 회로 내부에 있는 test pattern 생성기인 RPG(112)를 이용하여, 특정 패턴들의 각 IP(intellectual Property)(복수의 IP 중, 예컨대 이미지 프로세서) 출력값을 LUT(Look-up table)형태로 IC에 미리 저장할 것이다. That is, by using the test pattern generator RPG 112 inside the display driver circuit, each IP (Intellectual Property) output of specific patterns (for example, an image processor, among a plurality of IPs) is output in the form of a look-up table (LUT). Will save to IC in advance.

이후 분석 단계에서 test pattern 기능과 image summation check기능을 동시에 온(ON)하여 디스플레이 드라이버 회로 내부에서 image IP 출력값을 자동으로 비교하여 그 결과만을 확인할 수 있다. In the analysis step, the test pattern function and the image summation check function can be turned on at the same time to automatically compare the image IP output values in the display driver circuit and check only the result.

결과 확인 방법으로는, 1 비트(bit) 레지스터(register) 값을 호스트(50) (즉, 애플리케이션 프로세서)에서 리드(read)하는 방식도 가능할 것이다. 또한, TE와 같은 출력 패드(output pad)를 통해 모니터링(monitoring)하는 것도 가능할 것이다. 즉, 이러한 BIST(Built-in Self test) 기능을 활용할 경우, 별도의 시뮬레이션(simulation) 시간이 소요되지 않기 때문에 빠르고 즉각적으로 디스플레이 구동 회로 내부의 상태를 확인할 수 있다.As a result checking method, a method of reading a 1 bit register value from the host 50 (ie, an application processor) may be possible. It would also be possible to monitor via an output pad such as TE. In other words, when the BIST (Built-in Self Test) function is used, a separate simulation time is not required, so the state inside the display driving circuit can be checked quickly and immediately.

디스플레이 드라이버 회로(10)의 단품 상태에서 EDS Test 진행 시, 외부 입출력(I/O) 상태 또는 성능에 관계없이 RPG(112)에서 출력되는 미리 정의된 패턴(Pattern)들에 의해, 모바일 장치(Mobile Set) 레벨(Level)에서 실제 동작 속도 이상으로 데이터 패스(Data Path)에 대한 검증이 가능할 것이다. When the EDS test is performed in the unit state of the display driver circuit 10, the mobile device may be configured by predefined patterns output from the RPG 112 regardless of the external input / output (I / O) state or performance. Set It will be possible to verify the data path beyond the actual operating speed at the level.

디스플레이 모듈(Display Module) 상태에서는 화면 불량 또는 구동 회로 불량 분석 시, 디스플레이 모듈 내 어떤 부분에서 문제점이 발생했는가를 빠르고 쉽게 판단할 수 있다. In the display module state, it is possible to quickly and easily determine in which part of the display module a problem occurs when analyzing a screen defect or a driving circuit defect.

탑재된 RPG(112)를 통해 Built-In Self Test(BIST)가 가능하고, 이를 통해 불량 분석 시 하나하나의 디지털 로직 시뮬레이션(Digital Logic Simulation)을 하지 않더라도 최소한 디지털(Digital) 회로 내의 데이터 패스(Data Path)에 문제가 있는지 자동으로 확인 가능할 것이다. Built-in self test (BIST) is possible through the built-in RPG 112, and this enables at least a data path in a digital circuit even without performing a single digital logic simulation for failure analysis. Path will automatically check if there is a problem.

도 8은 도 1에 도시된 디스플레이 장치(100)를 포함하는 컴퓨터 시스템(210)의 일 실시 예를 나타낸다. FIG. 8 illustrates an embodiment of a computer system 210 including the display device 100 shown in FIG. 1.

도 8을 참조하면, 컴퓨터 시스템(210)은 메모리 장치(211), 메모리 장치(211)을 제어하는 메모리 컨트롤러(212), 무선 송수신기(213), 안테나(214), 애플리케이션 프로세서(215), 입력 장치(216) 및 디스플레이 장치(217)를 포함한다.Referring to FIG. 8, the computer system 210 may include a memory device 211, a memory controller 212 controlling a memory device 211, a wireless transceiver 213, an antenna 214, an application processor 215, and an input. Device 216 and display device 217.

무선 송수신기(213)는 안테나(214)를 통하여 무선 신호를 주거나 받을 수 있다. 예컨대, 무선 송수신기(213)는 안테나(214)를 통하여 수신된 무선 신호를 애플리케이션 프로세서(215)에서 처리될 수 있는 신호로 변경할 수 있다.The radio transceiver 213 may transmit or receive a radio signal through the antenna 214. For example, the wireless transceiver 213 may convert the wireless signal received through the antenna 214 into a signal that can be processed by the application processor 215.

따라서, 애플리케이션 프로세서(215)는 무선 송수신기(213)로부터 출력된 신호를 처리하고 처리된 신호를 디스플레이 장치(217)로 전송할 수 있다. 또한, 무선 송수신기(213)는 애플리케이션 프로세서(215)으로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(214)를 통하여 외부 장치로 출력할 수 있다.Accordingly, the application processor 215 may process a signal output from the wireless transceiver 213 and transmit the processed signal to the display device 217. In addition, the wireless transceiver 213 may convert a signal output from the application processor 215 into a wireless signal and output the changed wireless signal to an external device through the antenna 214.

입력 장치(216)는 애플리케이션 프로세서(215)의 동작을 제어하기 위한 제어 신호 또는 애플리케이션 프로세서(215)에 의하여 처리될 데이터를 입력할 수 있는 장치로서, 터치 패드 (touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad), 또는 키보드로 구현될 수 있다.The input device 216 is a device capable of inputting a control signal for controlling the operation of the application processor 215 or data to be processed by the application processor 215. The input device 216 may include a touch pad and a computer mouse. It may be implemented as a pointing device, a keypad, or a keyboard.

실시 예에 따라, 메모리 장치(211)의 동작을 제어할 수 있는 메모리 컨트롤러(212)는 애플리케이션 프로세서(215)의 일부로서 구현될 수 있고 또한 애플리케이션 프로세서(215)와 별도의 칩으로 구현될 수 있다.According to an embodiment, the memory controller 212 capable of controlling the operation of the memory device 211 may be implemented as part of the application processor 215 and may be implemented as a chip separate from the application processor 215. .

실시 예에 따라, 디스플레이 장치(217)는 도 1에 도시된 디스플레이 장치(100)로 구현될 수 있다. According to an embodiment, the display device 217 may be implemented with the display device 100 shown in FIG. 1.

도 9은 도 1에 도시된 디스플레이 장치(100)를 포함하는 컴퓨터 시스템(220)의 다른 실시 예를 나타낸다. FIG. 9 illustrates another embodiment of a computer system 220 including the display apparatus 100 shown in FIG. 1.

도 9을 참조하면, 컴퓨터 시스템(220)은 PC(personal computer), 네트워크 서버(Network Server), 태블릿(tablet) PC, 넷-북(net-book), e-리더(e-reader), PDA (personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어로 구현될 수 있다.Referring to FIG. 9, a computer system 220 includes a personal computer, a network server, a tablet PC, a net-book, an e-reader, a PDA. (personal digital assistant), a portable multimedia player (PMP), an MP3 player, or an MP4 player.

컴퓨터 시스템(220)은 메모리 장치(221)와 메모리 장치(221)의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(222), 애플리케이션 프로세서(223), 입력 장치(224) 및 디스플레이 장치(225)를 포함한다.The computer system 220 may include a memory controller 222, an application processor 223, an input device 224, and a display device 225 that may control data processing operations of the memory device 221 and the memory device 221. Include.

애플리케이션 프로세서(223)는 입력 장치(224)를 통하여 입력된 데이터에 따라 메모리 장치(221)에 저장된 데이터를 디스플레이 장치(225)를 통하여 디스플레이할 수 있다. 예컨대, 입력 장치(224)는 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다. 애플리케이션 프로세서(223)는 컴퓨터 시스템(220)의 전반적인 동작을 제어할 수 있고 메모리 컨트롤러(222)의 동작을 제어할 수 있다.The application processor 223 may display the data stored in the memory device 221 through the display device 225 according to the data input through the input device 224. For example, the input device 224 may be implemented as a pointing device such as a touch pad or a computer mouse, a keypad, or a keyboard. The application processor 223 may control the overall operation of the computer system 220 and may control the operation of the memory controller 222.

실시 예에 따라 메모리 장치(221)의 동작을 제어할 수 있는 메모리 컨트롤러(222)는 애플리케이션 프로세서(223)의 일부로서 구현될 수 있고 또한 애플리케이션 프로세서(223)와 별도의 칩으로 구현될 수 있다.According to an embodiment, the memory controller 222 that can control the operation of the memory device 221 may be implemented as part of the application processor 223, or may be implemented as a chip separate from the application processor 223.

실시 예에 따라, 디스플레이 장치(225)는 도 1에 도시된 디스플레이 장치(100)로 구현될 수 있다. According to an embodiment, the display device 225 may be implemented with the display device 100 shown in FIG. 1.

도 10는 도 1에 도시된 디스플레이 장치(100)를 포함하는 컴퓨터 시스템(230)의 또 다른 실시 예를 나타낸다. FIG. 10 illustrates another embodiment of a computer system 230 including the display device 100 shown in FIG. 1.

도 10을 참조하면, 컴퓨터 시스템(230)은 이미지 처리 장치(Image Process Device), 예컨대 디지털 카메라 또는 디지털 카메라가 부착된 이동 전화기, 스마트 폰(smart phone) 또는 테블릿(tablet) 으로 구현될 수 있다.Referring to FIG. 10, the computer system 230 may be implemented as an image processing device, such as a digital camera or a mobile phone with a digital camera, a smart phone, or a tablet. .

컴퓨터 시스템(230)은 메모리 장치(231)와 메모리 장치(231)의 데이터 처리 동작, 예컨대 라이트(write) 동작 또는 리드(read) 동작을 제어할 수 있는 메모리 컨트롤러(232)를 포함한다. 또한, 컴퓨터 시스템(230)은 애플리케이션 프로세서(233), 이미지 센서(234) 및 디스플레이 장치(235)을 더 포함한다. The computer system 230 includes a memory controller 232 that can control data processing operations, such as a write operation or a read operation, of the memory device 231 and the memory device 231. In addition, the computer system 230 further includes an application processor 233, an image sensor 234, and a display device 235.

컴퓨터 시스템(230)의 이미지 센서(234)는 광학 이미지를 디지털 신호들로 변환하고, 변환된 디지털 신호들은 애플리케이션 프로세서(233) 또는 메모리 컨트롤러(232)로 전송된다. 애플리케이션 프로세서(233)의 제어에 따라, 상기 변환된 디지털 신호들은 디스플레이 장치(235)를 통하여 디스플레이되거나 또는 메모리 컨트롤러(232)를 통하여 메모리 장치(231)에 저장될 수 있다.Image sensor 234 of computer system 230 converts the optical image into digital signals, and the converted digital signals are sent to application processor 233 or memory controller 232. Under the control of the application processor 233, the converted digital signals may be displayed through the display device 235 or stored in the memory device 231 through the memory controller 232.

또한, 메모리 장치(231)에 저장된 데이터는 애플리케이션 프로세서(233) 또는 메모리 컨트롤러(232)의 제어에 따라 디스플레이 장치(235)를 통하여 디스플레이된다. In addition, the data stored in the memory device 231 is displayed through the display device 235 under the control of the application processor 233 or the memory controller 232.

실시 예에 따라, 메모리 장치(231)의 동작을 제어할 수 있는 메모리 컨트롤러(232)는 애플리케이션 프로세서(233)의 일부로서 구현될 수 있고 또한 애플리케이션 프로세서(233)와 별개의 칩으로 구현될 수 있다.According to an embodiment, the memory controller 232 capable of controlling the operation of the memory device 231 may be implemented as part of the application processor 233 or may be implemented as a separate chip from the application processor 233. .

실시 예에 따라, 디스플레이 장치(235)는 도 1에 도시된 디스플레이 장치(100)로 구현될 수 있다. According to an embodiment, the display device 235 may be implemented with the display device 100 shown in FIG. 1.

본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.Although the present invention has been described with reference to one embodiment shown in the drawings, this is merely exemplary, and those skilled in the art will understand that various modifications and equivalent other embodiments are possible therefrom. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.

본 발명은 내부 로직 회로를 자체적으로 테스트할 수 있는 디스플레이 드라이버 집적회로를 포함하는 디스플레이 장치에 적용이 가능하다.The present invention is applicable to a display device including a display driver integrated circuit that can test the internal logic circuit itself.

상기에서는 본 발명의 바람직한 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although the above has been described with reference to a preferred embodiment of the present invention, those skilled in the art will be variously modified and changed within the scope of the invention without departing from the spirit and scope of the invention described in the claims below. I can understand that you can.

10 : 디스플레이 드라이버 집적회로
20 : 디스플레이 패널
30 : FPCB
40 : 호스트 인터페이스
100 : 디스플레이 장치
210, 220, 230 : 본 발명의 실시 예에 따른 컴퓨터 시스템10: display driver integrated circuit
20: display panel
30: FPCB
40: host interface
100: display device
210, 220, 230: computer system according to an embodiment of the present invention

Claims (10)

호스트로부터 이미지 데이터를 수신하고, 복수의 IP(Intellectual Property)들을 포함하는 로직 회로;
상기 로직 회로를 검증하기 위한 레퍼런스 패턴을 생성하는 패턴 생성기; 및
상기 로직 회로로부터 상기 레퍼런스 패턴에 대한 결과를 연산하고, 상기 연산된 결과와 상기 레퍼런스 패턴에 대한 시뮬레이션 결과를 비교하여 상기 로직 회로의 패스(pass) 또는 페일(fail)을 판정하거나 복수의 IP들 중 페일된 IP를 분석하기 위한 로그 파일(log file)을 제공하는 이미지 합산 체크기를 포함하는 디스플레이 드라이버 회로.A logic circuit that receives image data from a host and includes a plurality of Intellectual Properties (IP);
A pattern generator for generating a reference pattern for verifying the logic circuit; And
Computing a result for the reference pattern from the logic circuit, and comparing the calculated result with the simulation result for the reference pattern to determine the pass or fail of the logic circuit or a plurality of IPs. Display driver circuitry comprising an image summing checker that provides a log file for analyzing the failed IP. 제 1 항에 있어서,
상기 시뮬레이션 결과는 룩업 테이블(look-up table)에 미리 저장되며,
상기 이미지 합산 체크기는 상기 연산된 결과와 상기 룩업 테이블(look-up table)에 저장된 상기 시뮬레이션 결과를 비교하는 것을 특징으로 하는 디스플레이 드라이버 회로.The method of claim 1,
The simulation result is stored in advance in a look-up table,
And the image sum checker compares the calculated result with the simulation result stored in the look-up table. 제 1 항에 있어서,
상기 이미지 데이터 또는 상기 레퍼런스 패턴 중 어느 하나를 출력하는 선택회로를 더 포함하고,
상기 선택 회로는 멀티플렉서(multiplexer)로 구현되는 디스플레이 드라이버 회로.The method of claim 1,
A selection circuit for outputting any one of the image data or the reference pattern,
And the selection circuit is implemented as a multiplexer. 제 1 항에 있어서,
상기 패턴 생성기는 올 블랙(All black) 패턴, 올 화이트(All white) 패턴, 1X1 체크(check) 패턴, 2X2 체크 패턴, 4X4 체크 패턴, 8X8 체크 패턴, 컬럼 레인보우(column rainbow) 패턴, 페이지(page) 레인보우 패턴, 0~255 그레이 페이지(gray page) 패턴, 0~239 그레이 컬럼 패턴, 20% 블랙 & 80% 화이트 패턴, 1(line)X1(line) 패턴, 2(line)X2(line) 패턴, 크로스토크(crosstalk) A 패턴, 크로스토크 B 패턴, 크로스토크 C 패턴, 및 플리커(flicker) 패턴을 포함하는 디스플레이 드라이버 회로.The method of claim 1,
The pattern generator includes an all black pattern, an all white pattern, a 1X1 check pattern, a 2X2 check pattern, a 4X4 check pattern, an 8X8 check pattern, a column rainbow pattern, a page ) Rainbow Pattern, 0 ~ 255 Gray Page Pattern, 0 ~ 239 Gray Column Pattern, 20% Black & 80% White Pattern, 1 (line) X1 (line) Pattern, 2 (line) X2 (line) Pattern A display driver circuit comprising a crosstalk A pattern, a crosstalk B pattern, a crosstalk C pattern, and a flicker pattern. 제 3 항에 있어서,
상기 이미지 데이터를 저장하는 메모리 장치를 더 포함하고,
상기 메모리 장치는 그래픽 램(graphic random access memory)로 구현되는 디스플레이 드라이버 회로.The method of claim 3, wherein
Further comprising a memory device for storing the image data,
The memory device is a display driver circuit implemented with a graphic random access memory (RAM). 제 3 항에 있어서,
상기 로직 회로의 복수의 IP(Intellectual Property)들 중 적어도 어느 하나는 상기 이미지 데이터를 영상 정보로 처리하는 이미지 프로세서이고,
상기 이미지 프로세서는 이미지 프로세싱 유닛A, 이미지 프로세싱 유닛B, 및 이미지 프로세싱 유닛C을 포함하는 디스플레이 드라이버 회로.The method of claim 3, wherein
At least one of a plurality of IPs (Intellectual Property) of the logic circuit is an image processor for processing the image data as image information,
And the image processor includes an image processing unit A, an image processing unit B, and an image processing unit C. 제 6 항에 있어서,
상기 이미지 프로세싱 유닛A, 상기 이미지 프로세싱 유닛B, 및 상기 이미지 프로세싱 유닛C 각각은 상기 이미지 데이터 또는 상기 레퍼런스 패턴 중 어느 하나를 수신하고,
상기 이미지 합산 체크기는 상기 이미지 프로세싱 유닛A, 상기 이미지 프로세싱 유닛B, 및 상기 이미지 프로세싱 유닛C 각각으로부터 출력을 연산하고, 상기 연산된 결과와 룩업 테이블(look-up table)을 비교하는 디스플레이 드라이버 회로.The method of claim 6,
Each of the image processing unit A, the image processing unit B, and the image processing unit C receives one of the image data or the reference pattern,
And the image sum checker computes an output from each of the image processing unit A, the image processing unit B, and the image processing unit C, and compares the calculated result with a look-up table. 제 7 항에 있어서,
상기 룩업 테이블은 상기 이미지 프로세싱 유닛A, 상기 이미지 프로세싱 유닛B, 및 상기 이미지 프로세싱 유닛C 각각의 시뮬레이션된 결과를 포함하는 디스플레이 드라이버 회로.The method of claim 7, wherein
And the lookup table includes simulated results of each of the image processing unit A, the image processing unit B, and the image processing unit C. 디스플레이 패널; 및
상기 디스플레이 패널을 구동하기 위한 디스플레이 드라이버 회로를 포함하고,
상기 디스플레이 드라이버 회로는
호스트로부터 이미지 데이터를 수신하고, 복수의 IP(Intellectual Property)들을 포함하는 로직 회로;
상기 로직 회로를 검증하기 위한 레퍼런스 패턴을 생성하는 패턴 생성기; 및
상기 로직 회로로부터 상기 레퍼런스 패턴에 대한 결과를 연산하고, 상기 연산된 결과와 상기 레퍼런스 패턴에 대한 시뮬레이션 결과를 비교하여 상기 로직 회로의 패스(pass) 또는 페일(fail)을 판정하거나 복수의 IP들 중 페일된 IP를 분석하기 위한 로그 파일(log file)을 제공하는 이미지 합산 체크기를 포함하는 디스플레이 장치.Display panel; And
A display driver circuit for driving the display panel,
The display driver circuit
A logic circuit that receives image data from a host and includes a plurality of Intellectual Properties (IP);
A pattern generator for generating a reference pattern for verifying the logic circuit; And
Computing a result for the reference pattern from the logic circuit, and comparing the calculated result with the simulation result for the reference pattern to determine the pass or fail of the logic circuit or a plurality of IPs. A display device comprising an image summation checker that provides a log file for analyzing failed IPs. 제 9 항에 있어서,
상기 시뮬레이션 결과는 룩업 테이블(look-up table)에 미리 저장되며,
상기 이미지 합산 체크기는 상기 연산된 결과와 상기 룩업 테이블(look-up table)에 저장된 상기 시뮬레이션 결과를 비교하는 것을 특징으로 하는 디스플레이 장치.The method of claim 9,
The simulation result is stored in advance in a look-up table,
And the image sum checker compares the calculated result with the simulation result stored in the look-up table.
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