KR102055501B1 - Digital-analog hybrid low dropout regulator - Google Patents

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KR102055501B1
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울산과학기술원
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Abstract

일측에 따르면, 복수의 트랜지스터를 포함하고, 상기 복수의 트랜지스터 각각의 게이트 전압 크기에 응답하여 출력전류의 크기를 결정하는 트랜지스터부, 기준전압과 상기 출력전류에 상응하는 출력전압의 크기를 비교하고, 비교 결과를 출력하는 비교기, 상기 비교기로부터 전달되는 비교 결과에 응답하여 게이트 전압 생성부를 제어하는 제1 신호를 생성하는 스위치 제어부 및 상기 제1 신호에 응답하여 미리 설정된 복수의 전압 레벨 중 제1 전압 레벨을 상기 트랜지스터부로 출력하는 미들 레벨 전압(VAG)으로 생성하는 게이트 전압 생성부를 포함하는 전압 안정기가 제공된다.According to one side, including a plurality of transistors, the transistor unit for determining the magnitude of the output current in response to the gate voltage magnitude of each of the plurality of transistors, comparing the magnitude of the output voltage corresponding to the reference voltage and the output current, A comparator for outputting a comparison result, a switch controller generating a first signal for controlling a gate voltage generator in response to the comparison result transmitted from the comparator, and a first voltage level among a plurality of preset voltage levels in response to the first signal A voltage stabilizer including a gate voltage generator for generating a middle level voltage (VAG) output to the transistor unit is provided.

Description

디지털-아날로그 혼성 전압 안정기{DIGITAL-ANALOG HYBRID LOW DROPOUT REGULATOR}DIGITAL-ANALOG HYBRID LOW DROPOUT REGULATOR}

전압 안정기에 연관되며, 보다 구체적으로, 출력전압 리플(ripple)과 정착 시간(settling time)을 개선하는 디지털-아날로그 혼성 전압 안정기에 연관된다.It is associated with a voltage stabilizer, and more particularly with a digital-analog hybrid voltage stabilizer that improves output voltage ripple and settling time.

디지털 전압 안정기는 일정한 출력전압을 생성하는 회로로서, 대역폭이 넓은 오차증폭기를 필요로 하지 않아 낮은 공급전압에서도 동작이 가능하다는 특징이 존재한다. 그러나 일반적인 디지털 전압 안정기의 경우, 부하전류에 급격한 변화가 발생되면 최하위 비트(LSB: Least Significant Bit)에 대응하는 트랜지스터가 턴 온 되고, 이어서 다시 턴 오프 되기를 반복하는 토글링 현상이 발생하게 된다. 이에 따라, 디지털 전압 안정기 경우 최하위 비트에 대응하는 트랜지스터로 전류가 흐르고 또는 흐르지 않기를 반복하기 때문에 출력전압 리플이 발생하게 된다.The digital voltage stabilizer is a circuit that generates a constant output voltage. It does not require a wide bandwidth error amplifier, so it can operate at a low supply voltage. However, in the case of a general digital voltage stabilizer, when a sudden change in the load current occurs, a transistor corresponding to the least significant bit (LSB) is turned on, and then a toggling phenomenon that is repeatedly turned off occurs. Accordingly, in the case of the digital voltage stabilizer, the output voltage ripple occurs because the current flows repeatedly to or not from the transistor corresponding to the least significant bit.

대한민국 등록특허 제10-1408201호는 고속 전류 추적 기법을 이용한 디지털 LDO 레귤레이터에 관한 발명이다. 구체적으로, 대상특허는 부하전류가 변화할 때 동작된 스위치의 개수와 출력전압과 기준전압이 다시 동일해지는 시점에서 동작하는 스위치 개수의 평균값을 이용하여 제어되어야 할 스위치의 개수를 결정하는 디지털 제어기의 구성을 개시하고 있다.Korean Patent No. 10-1408201 relates to a digital LDO regulator using a fast current tracking technique. Specifically, the target patent is a digital controller for determining the number of switches to be controlled using the average value of the number of switches operated when the load current changes and the number of switches operated when the output voltage and the reference voltage become equal again. The configuration is disclosed.

일측에 따르면, 복수의 트랜지스터를 포함하고, 상기 복수의 트랜지스터 각각의 게이트 전압 크기에 응답하여 출력전류의 크기를 결정하는 트랜지스터부, 기준전압과 상기 출력전류에 상응하는 출력전압의 크기를 비교하고, 비교 결과를 출력하는 비교기, 상기 비교기로부터 전달되는 비교 결과에 응답하여 게이트 전압 생성부를 제어하는 제1 신호를 생성하는 스위치 제어부 및 상기 제1 신호에 응답하여 미리 설정된 복수의 전압 레벨 중 제1 전압 레벨을 상기 트랜지스터부로 출력하는 미들 레벨 전압(VAG)으로 생성하는 게이트 전압 생성부를 포함하는 전압 안정기가 제공된다.According to one side, including a plurality of transistors, the transistor unit for determining the magnitude of the output current in response to the gate voltage magnitude of each of the plurality of transistors, comparing the magnitude of the reference voltage and the output voltage corresponding to the output current, A comparator for outputting a comparison result, a switch controller generating a first signal for controlling a gate voltage generator in response to a comparison result transmitted from the comparator, and a first voltage level among a plurality of preset voltage levels in response to the first signal Provided is a voltage stabilizer including a gate voltage generator for generating a middle level voltage (VAG) output to the transistor unit.

일실시예에 따르면, 상기 스위치 제어부는 상기 비교 결과에 응답하여 상기 트랜지스터부의 스위치 어레이를 제어하는 제2 신호를 생성할 수 있다.According to an embodiment, the switch controller may generate a second signal for controlling the switch array of the transistor unit in response to the comparison result.

다른 일실시예에 따르면, 상기 트랜지스터부는 각각의 트랜지스터의 게이트 노드의 연결을 스위칭하는 스위치 어레이를 포함할 수 있다. 상기 스위치 어레이는 상기 제2 신호에 응답하여 각각의 트랜지스터의 게이트 전압 크기를 트랜지스터의 전원 전압(VDD) 및 상기 게이트 전압 생성부가 출력하는 미들 레벨 전압(VAG) 중 어느 하나로 결정할 수 있다.According to another embodiment, the transistor unit may include a switch array for switching the connection of the gate node of each transistor. The switch array may determine the gate voltage of each transistor as one of a power supply voltage VDD of the transistor and a middle level voltage VAG output by the gate voltage generator in response to the second signal.

또 다른 일실시예에 따르면, 상기 게이트 전압 생성부는 상기 트랜지스터부 내에서 최하위 비트(LSB: Least Significant Bit)에 대응하는 제1 트랜지스터와 동일한 폭(width) 및 길이(length) 비율을 갖는 복제 트랜지스터(replica transistor)를 포함할 수 있다. 보다 구체적으로, 상기 복제 트랜지스터는 상기 게이트 전압 생성부의 기준전류를 생성할 수 있다.In example embodiments, the gate voltage generator may include a replication transistor having the same width and length ratio as a first transistor corresponding to a least significant bit (LSB) in the transistor unit. replica transistors). More specifically, the replication transistor can generate a reference current of the gate voltage generator.

또 다른 일실시예에 따르면, 상기 복제 트랜지스터의 게이트 노드에는 접지 전압이 입력되고, 상기 복제 트랜지스터의 드레인 노드에는 상기 기준전압이 입력되어, 상기 복제 트랜지스터의 소스 노드 및 드레인 노드를 따라서 상기 게이트 전압 생성부의 기준전류가 흐를 수 있다.According to another embodiment, the ground voltage is input to the gate node of the replication transistor and the reference voltage is input to the drain node of the replication transistor to generate the gate voltage along the source node and the drain node of the replication transistor. Negative reference current can flow.

또 다른 일실시예에 따르면, 상기 게이트 전압 생성부는 복수의 트랜지스터를 포함하고, 상기 복수의 트랜지스터 각각은 상기 복수의 전압 레벨 중 어느 하나에 대응하고, 각각의 트랜지스터는 대응하는 전압 레벨에 따라 상기 복제 트랜지스터의 폭 및 길이 비율의 소정 배수만큼의 폭 및 길이 비율을 갖는 것을 특징으로 할 수 있다.According to another embodiment, the gate voltage generator includes a plurality of transistors, each of the plurality of transistors corresponding to any one of the plurality of voltage levels, and each transistor corresponding to the duplicated voltage level according to a corresponding voltage level. It may be characterized by having the width and length ratio by a predetermined multiple of the width and length ratio of the transistor.

또 다른 일실시예에 따르면, 상기 게이트 전압 생성부는 상기 제1 신호에 응답하여 상기 복수의 트랜지스터 중 어느 하나를 상기 트랜지스터부의 게이트 노드로 연결하는 스위치를 포함할 수 있다. 또한, 상기 복수의 트랜지스터의 소스 노드에는 트랜지스터의 전원 전압(VDD)이 입력되고, 상기 트랜지스터부의 게이트 노드로 연결된 트랜지스터의 소스 노드 및 드레인 노드를 따라서 상기 기준전류가 흐를 수 있다.According to another embodiment, the gate voltage generator may include a switch for connecting any one of the plurality of transistors to a gate node of the transistor unit in response to the first signal. In addition, a source voltage VDD of a transistor may be input to a source node of the plurality of transistors, and the reference current may flow along a source node and a drain node of a transistor connected to a gate node of the transistor unit.

또 다른 일실시예에 따르면, 상기 게이트 전압 생성부에서 상기 트랜지스터부의 게이트 노드로 연결된 트랜지스터와 상기 트랜지스터부의 상기 최하위 비트(LSB: Least Significant Bit)에 대응하는 제1 트랜지스터는 상기 소정 배수에 상응하는 전류 거울(current mirror) 회로를 구성할 수 있다. 또한, 상기 제1 트랜지스터의 소스 노드 및 드레인 노드를 따라서 흐르는 제1 전류는 상기 기준전류를 소정 배수만큼 나눈 값으로 감소할 수 있다.According to another embodiment, the transistor connected to the gate node of the transistor unit in the gate voltage generation unit and the first transistor corresponding to the least significant bit (LSB) of the transistor unit are currents corresponding to the predetermined multiples. It is possible to construct a current mirror circuit. In addition, the first current flowing along the source and drain nodes of the first transistor may be reduced by dividing the reference current by a predetermined multiple.

다른 일측에 따르면, 복수의 트랜지스터를 포함하고, 상기 복수의 트랜지스터 각각의 게이트 전압 크기에 응답하여 출력전류의 크기를 결정하는 트랜지스터부, 기준전압과 상기 출력전류에 상응하는 출력전압의 크기를 비교하는 제1 비교기 및 상기 출력전압의 기울기 변화량을 검출하여 소정의 임계치와 비교하는 제2 비교기를 포함하고, 상기 비교 결과를 출력하는 비교 회로, 상기 비교기로부터 전달되는 비교 결과에 응답하여 게이트 전압 생성부를 제어하는 제1 신호를 생성하는 스위치 제어부 및 상기 제1 신호에 응답하여 미리 설정된 복수의 전압 레벨 중 제1 전압 레벨을 상기 트랜지스터부로 출력하는 미들 레벨 전압(VAG)으로 생성하는 게이트 전압 생성부를 포함할 수 있다.According to another aspect, a transistor comprising a plurality of transistors, and for determining the magnitude of the output current in response to the gate voltage magnitude of each of the plurality of transistors, comparing the magnitude of the output voltage corresponding to the reference voltage and the output current A first comparator and a second comparator which detects an amount of change in the slope of the output voltage and compares it with a predetermined threshold; a comparison circuit outputting the comparison result; and controlling a gate voltage generator in response to a comparison result transmitted from the comparator And a switch controller configured to generate a first signal, and a gate voltage generator configured to generate a first voltage level among a plurality of preset voltage levels in response to the first signal as a middle level voltage VAG output to the transistor unit. have.

일실시예에 따르면, 상기 제2 비교기는 제1 증폭기를 포함하고, 상기 제1 증폭기의 제1 입력 노드에는 상기 디지털 전압 안정기의 출력 노드가 연결되고, 상기 제1 입력 노드 및 상기 제1 증폭기의 제2 입력 노드 사이에는 저항이 연결되고, 상기 제2 입력 노드와 접지 노드 사이에는 커패시터가 연결될 수 있다. 상기 커패시터를 따라 흐르는 전류는 상기 출력전압의 기울기와 비례할 수 있다.According to an embodiment, the second comparator includes a first amplifier, and an output node of the digital voltage stabilizer is connected to a first input node of the first amplifier, and the first input node and the first amplifier are connected to each other. A resistor may be connected between the second input node, and a capacitor may be connected between the second input node and the ground node. The current flowing along the capacitor may be proportional to the slope of the output voltage.

다른 일실시예에 따르면, 상기 제2 비교기는 상기 제1 증폭기의 출력 노드와 각각 연결되는 제2 증폭기 및 제3 증폭기를 더 포함할 수 있다. 상기 제2 증폭기는 상기 출력전압이 상기 기준전압 보다 크고, 상기 출력전압의 기울기가 제1 임계치 이하인 경우에 상기 출력전압을 감소시키기 위한 제1 제어 신호를 출력할 수 있다. 또한, 상기 제3 증폭기는 상기 출력전압이 상기 기준전압 보다 작고, 상기 출력전압의 기울기가 제2 임계치 이하인 경우에 상기 출력전압을 증가시키기 위한 제2 제어 신호를 출력할 수 있다.According to another embodiment, the second comparator may further include a second amplifier and a third amplifier connected to the output node of the first amplifier, respectively. The second amplifier may output a first control signal for reducing the output voltage when the output voltage is greater than the reference voltage and the slope of the output voltage is less than or equal to a first threshold. The third amplifier may output a second control signal for increasing the output voltage when the output voltage is less than the reference voltage and the slope of the output voltage is less than or equal to a second threshold.

도 1은 일실시예에 따른 전압 안정기의 회로도이다.
도 2는 도 1에서 설명된 전압 안정기 내의 게이트 전압 생성기의 구체적 구조를 도시하는 회로도이다.
도 3은 일실시예에 따라 전압 안정기가 갖는 출력전압의 리플 크기를 설명하는 그래프이다.
도 4는 다른 일실시예에 따른 전압 안정기의 회로도이다.
도 5a 및 도 5b는 도 4의 전압 안정기가 갖는 정착 시간의 특징을 설명하는 그래프이다.1 is a circuit diagram of a voltage stabilizer according to an embodiment.
FIG. 2 is a circuit diagram showing a specific structure of the gate voltage generator in the voltage stabilizer described in FIG.
3 is a graph illustrating a ripple magnitude of an output voltage of a voltage stabilizer according to an exemplary embodiment.
4 is a circuit diagram of a voltage stabilizer according to another embodiment.
5A and 5B are graphs illustrating characteristics of the settling time of the voltage stabilizer of FIG. 4.

실시예들에 대한 특정한 구조적 또는 기능적 설명들은 단지 예시를 위한 목적으로 개시된 것으로서, 다양한 형태로 변경되어 실시될 수 있다. 따라서, 실시예들은 특정한 개시형태로 한정되는 것이 아니며, 본 명세서의 범위는 기술적 사상에 포함되는 변경, 균등물, 또는 대체물을 포함한다.Specific structural or functional descriptions of the embodiments are disclosed for purposes of illustration only, and may be practiced in various forms. Accordingly, the embodiments are not limited to the specific disclosure, and the scope of the present specification includes changes, equivalents, or substitutes included in the technical idea.

제1 또는 제2 등의 용어를 다양한 구성요소들을 설명하는데 사용될 수 있지만, 이런 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 해석되어야 한다. 예를 들어, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.Terms such as first or second may be used to describe various components, but such terms should be interpreted only for the purpose of distinguishing one component from another component. For example, the first component may be referred to as a second component, and similarly, the second component may also be referred to as a first component.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다.When a component is referred to as being "connected" to another component, it should be understood that there may be a direct connection or connection to that other component, but there may be other components in between.

단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함으로 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.Singular expressions include plural expressions unless the context clearly indicates otherwise. In this specification, terms such as "comprise" or "have" are intended to designate that the stated feature, number, step, operation, component, part, or combination thereof is present, but one or more other features or numbers, It is to be understood that it does not exclude in advance the possibility of the presence or addition of steps, actions, components, parts or combinations thereof.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 해당 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.Unless defined otherwise, all terms used herein, including technical or scientific terms, have the same meaning as commonly understood by one of ordinary skill in the art. Terms such as those defined in the commonly used dictionaries should be construed as having meanings consistent with the meanings in the context of the related art, and are not construed in ideal or excessively formal meanings unless expressly defined herein. Do not.

이하, 실시예들을 첨부된 도면들을 참조하여 상세하게 설명한다. 첨부 도면을 참조하여 설명함에 있어, 도면 부호에 관계없이 동일한 구성 요소는 동일한 참조 부호를 부여하고, 이에 대한 중복되는 설명은 생략하기로 한다.Hereinafter, embodiments will be described in detail with reference to the accompanying drawings. In the description with reference to the accompanying drawings, the same components will be given the same reference numerals regardless of the reference numerals, and duplicate description thereof will be omitted.

전압 안정기의 제1 First voltage stabilizer 실시예Example

도 1은 일실시예에 따른 전압 안정기의 회로도이다. 도 1을 참조하면, 전압 안정기는 트랜지스터부(110), 비교기(120), 스위치 제어부(130) 및 게이트 전압 생성부(140)를 포함할 수 있다. 트랜지스터부(110)는 복수의 트랜지스터를 포함할 수 있다. 예시적으로, 복수의 트랜지스터 각각은 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 구현될 수 있다. 트랜지스터부(110) 내의 트랜지스터들이 MOSFET으로 구현되는 실시예는 이해를 돕기 위한 예시적 기재일 뿐, 다른 실시예를 제한하거나 한정하는 것으로 해석되어서는 안될 것이다. 트랜지스터부(110)는 복수의 트랜지스터 각각의 게이트 전압 크기에 응답하여 출력전류의 크기를 결정할 수 있다.1 is a circuit diagram of a voltage stabilizer according to an embodiment. Referring to FIG. 1, the voltage stabilizer may include a transistor unit 110, a comparator 120, a switch controller 130, and a gate voltage generator 140. The transistor unit 110 may include a plurality of transistors. In exemplary embodiments, each of the plurality of transistors may be implemented by a metal oxide semiconductor field effect transistor (MOSFET). Embodiments in which the transistors in the transistor unit 110 are implemented with MOSFETs are merely illustrative and are not to be construed as limiting or limiting other embodiments. The transistor unit 110 may determine the magnitude of the output current in response to the magnitude of the gate voltage of each of the plurality of transistors.

예시적으로, 트랜지스터부(110) 내에는 N(N은 1 이상의 정수)개의 트랜지스터가 존재할 수 있다. 이 경우에, 제1 트랜지스터의 소스 노드와 드레인 노드를 따라 흐르는 전류는 전압 안정기가 공급하는 출력전압의 최상위 비트(MSB: Most Significant Bit)에 대응할 수 있다. 이러한 원리로, 제N 트랜지스터의 소스 노드와 드레인 노드를 따라 흐르는 전류는 전압 안정기가 공급하는 출력전압의 최하위 비트(LSB: Least Significant Bit)에 대응할 수 있다. 본 실시예의 전압 안정기는 트랜지스터부(110)에 포함되는 각각의 트랜지스터의 게이트 노드로 0(GND: Ground) 또는 1(공급전압, VDD) 뿐만 아니라 미리 결정된 미들 레벨 전압(VAG)을 공급함으로써 출력전압의 리플을 줄이는 효과를 기대할 수 있다. 이하에서는, 본 실시예의 전압 안정기가 출력전압의 리플을 경감시키는 과정에 대해 보다 자세히 설명될 것이다.For example, N transistors (where N is an integer of 1 or more) may be present in the transistor unit 110. In this case, the current flowing along the source node and the drain node of the first transistor may correspond to the most significant bit (MSB) of the output voltage supplied by the voltage stabilizer. In this way, the current flowing along the source and drain nodes of the Nth transistor may correspond to the least significant bit (LSB) of the output voltage supplied by the voltage stabilizer. The voltage stabilizer according to the present embodiment supplies a predetermined middle level voltage V AG as well as 0 (GND: Ground) or 1 (supply voltage, V DD ) to the gate node of each transistor included in the transistor unit 110. The effect of reducing the ripple of the output voltage can be expected. In the following, the process of the voltage stabilizer of the present embodiment to reduce the ripple of the output voltage will be described in more detail.

비교기(120)는 기준전압과 상기 출력전류에 상응하는 출력전압의 크기를 비교할 수 있다. 또한, 비교기(120)는 기준전압 및 출력전압에 대한 비교 결과를 스위치 제어부(130)로 출력할 수 있다.The comparator 120 may compare the magnitude of the output voltage corresponding to the reference voltage and the output current. In addition, the comparator 120 may output a result of comparing the reference voltage and the output voltage to the switch controller 130.

스위치 제어부(130)는 비교기(120)로부터 전달되는 비교 결과에 응답하여 게이트 전압 생성부(140)를 제어하는 제1 신호를 생성할 수 있다. 상기 제1 신호는 게이트 전압 생성부(140)가 생성할 수 있는 복수의 전압 레벨의 개수에 대응하는 디지털 신호로 구현될 수 있다. 예를 들어, 상기 복수의 전압 레벨의 개수가 N+1(N은 1 이상의 정수) 개인 경우, 상기 제1 신호는 N+1 비트의 디지털 신호로 구현되어 각각의 비트에 따라 게이트 전압 생성부(140) 내의 특정 전압 레벨이 선택되도록 구현될 수 있다.The switch controller 130 may generate a first signal for controlling the gate voltage generator 140 in response to the comparison result transmitted from the comparator 120. The first signal may be implemented as a digital signal corresponding to the number of voltage levels that the gate voltage generator 140 may generate. For example, when the number of the plurality of voltage levels is N + 1 (N is an integer greater than or equal to 1), the first signal is implemented as a digital signal of N + 1 bits so that a gate voltage generator (eg, The specific voltage level within 140 may be implemented to be selected.

게이트 전압 생성부(140)는 스위치 제어부(140)가 전달하는 제1 신호에 응답하여 미리 설정된 복수의 전압 레벨 중 제1 전압 레벨을 상기 트랜지스터부로 출력하는 미들 레벨 전압(VAG)으로 생성할 수 있다. 예시적으로, 복수의 전압 레벨은 N+1(N은 1 이상의 정수) 개로 구성되며, 제N 전압 레벨을 나타내는 VN으로부터 제0 전압 레벨을 나타내는 V0까지의 전압 레벨을 포함할 수 있다. 보다 구체적으로, V0은 접지 전압(0V, GND)을 나타낼 수 있다. 또한, 미들 레벨 전압(VAG)이 제N 전압 레벨인 경우에 최하위 비트에 대응하는 제1 트랜지스터로 ILSB의 크기가 전류가 흐르는 경우, 미들 레벨 전압(VAG)이 제N-1 전압 레벨인 경우에 최하위 비트에 대응하는 제1 트랜지스터로는 ILSB/2의 크기의 전류가 흐르도록 각각의 전압 레벨들의 크기의 간격이 설정될 수 있다. 위에 기재된 게이트 전압 생성부(140)가 생성하는 복수의 전압 레벨들의 간격은 이해를 돕기 위한 예시적인 기재일 뿐, 다른 실시예를 한정하거나 제한하는 것으로 해석되어서는 안될 것이다. 예를 들면, 미들 레벨 전압(VAG)이 제N 전압 레벨인 경우에 최하위 비트에 대응하는 제1 트랜지스터로 ILSB의 크기가 전류가 흐르는 경우, 미들 레벨 전압(VAG)이 제N-1 전압 레벨인 경우에 최하위 비트에 대응하는 제1 트랜지스터로는 ILSB/3의 크기의 전류가 흐르도록 각각의 전압 레벨들의 크기의 간격이 설정되도록 하는 것과 같은 다양한 변형 실시예 또한 구현 가능할 것이다.The gate voltage generator 140 may generate the first voltage level among a plurality of preset voltage levels in response to the first signal transmitted from the switch controller 140 as the middle level voltage V AG outputting the first voltage level to the transistor unit. have. For example, the plurality of voltage levels may include N + 1 (N is an integer of 1 or more), and may include voltage levels from V N representing the Nth voltage level to V 0 representing the 0 th voltage level. More specifically, V 0 may represent ground voltages 0V and GND. Further, when the magnitude of I LSB flows to the first transistor corresponding to the least significant bit when the middle level voltage V AG is the Nth voltage level, the middle level voltage V AG is the N-1 voltage level. In this case, an interval of the magnitude of each voltage level may be set to the first transistor corresponding to the least significant bit so that a current having the magnitude of I LSB / 2 flows. The intervals of the plurality of voltage levels generated by the gate voltage generator 140 described above are merely illustrative for the purpose of understanding and should not be construed as limiting or limiting other embodiments. For example, when the size of I LSB flows to the first transistor corresponding to the least significant bit when the middle level voltage V AG is the Nth voltage level, the middle level voltage V AG is N-1. In the case of the voltage level, various modifications may also be implemented, such as allowing the first transistor corresponding to the least significant bit to set the interval of the magnitude of each voltage level such that a current of I LSB / 3 flows.

트랜지스터부(110)에 포함되는 각각의 트랜지스터들은 게이트 전압 생성부(140)로부터 전달되는 미들 레벨 전압(VAG)의 레벨에 따라 완전히 턴 오프 되거나 부분적으로 켜진 상태가 유지됨으로써 전압 생성기의 과도 상태(transient state)에서의 출력전압의 리플 크기를 감소시킬 수 있다.Each transistor included in the transistor unit 110 is completely turned off or partially turned on according to the level of the middle level voltage V AG transmitted from the gate voltage generator 140, thereby maintaining a transient state of the voltage generator ( The ripple magnitude of the output voltage in a transient state can be reduced.

게이트 전압 생성기의 구현 예시Example implementation of a gate voltage generator

도 2는 도 1에서 설명된 전압 안정기 내의 게이트 전압 생성부의 구체적 구조를 도시하는 회로도이다. 도 2를 참조하면, 게이트 전압 생성부가 제공하는 복수의 전압 레벨이 4 개인 경우의 게이트 전압 생성부의 회로도가 도시된다. 본 실시예에서는 복수의 전압 레벨이 4 개인 경우에 대해 설명되나, 앞서 기재한 것과 같이 복수의 전압 레벨의 개수는 이해를 돕기 위한 예시적 기재일뿐, 다른 실시예를 한정하거나 제한하는 것으로 해석되어서는 안될 것이다. 예를 들면, 게이트 전압 생성부의 N=10으로 설정되어 10 개의 복수의 전압 레벨이 미리 설정된 경우나 또는 게이트 전압 생성부의 N=20으로 설정되어 20 개의 복수의 전압 레벨이 미리 설정된 경우 또한 본 실시예의 범위에 포함된다고 할 것이다.FIG. 2 is a circuit diagram illustrating a specific structure of a gate voltage generator in the voltage stabilizer described in FIG. 1. Referring to FIG. 2, a circuit diagram of the gate voltage generator when a plurality of voltage levels provided by the gate voltage generator is four is illustrated. In the present embodiment, a case in which the plurality of voltage levels is four will be described. However, as described above, the number of the plurality of voltage levels is merely an example for clarity, and should be interpreted as limiting or limiting other embodiments. I will not. For example, when a plurality of ten voltage levels are set in advance by setting N = 10 in the gate voltage generation unit or when a plurality of twenty voltage levels are set in advance by setting N = 20 in the gate voltage generation unit. It will be included in the scope.

도 2에서 설명되는 전압 안정기는 트랜지스터부(210), 비교기(220), 스위치 제어부(230) 및 게이트 전압 생성부(240)를 포함할 수 있다. 구체적으로, 게이트 전압 생성부(240)는 복제 트랜지스터(241), 복수의 트랜지스터(242) 및 스위치(243)를 포함할 수 있다.The voltage stabilizer described in FIG. 2 may include a transistor unit 210, a comparator 220, a switch controller 230, and a gate voltage generator 240. In detail, the gate voltage generator 240 may include a copy transistor 241, a plurality of transistors 242, and a switch 243.

게이트 전압 생성부(240)는 트랜지스터부(210) 내에서 최하위 비트에 대응하는 제1 트랜지스터 M11과 동일한 폭(width) 및 길이(length) 비율을 갖는 복제 트랜지스터(replica transistor)(241) MREP를 포함할 수 있다. 이하의 설명에서, 폭 및 길이 비율은 W/L로서 트랜지스터의 폭을 길이로 나눈 값을 나타낸다. 복제 트랜지스터(241) MREP는 게이트 전압 생성부(240)의 기준전류를 생성할 수 있다.The gate voltage generator 240 is a replica transistor 241 M REP having the same width and length ratio as the first transistor M 11 corresponding to the least significant bit in the transistor unit 210. It may include. In the following description, the width and length ratios represent W / L divided by the width of the transistor. The replication transistor 241 M REP may generate a reference current of the gate voltage generator 240.

복제 트랜지스터(241) MREP의 게이트 노드에는 접지 전압(GND), 0V가 입력될 수 있다. 또한, 복제 트랜지스터(241) MREP의 드레인 노드에는 기준전압 VREF가 입력될 수 있다. 구체적으로, 복제 트랜지스터(241) MREP의 드레인 노드는 제1 증폭기 AMP1의 동작에 따라 기준전압 VREF로 고정된다.The ground voltage GND and 0V may be input to the gate node of the replication transistor 241 M REP . In addition, the reference voltage V REF may be input to the drain node of the replication transistor 241 M REP . In detail, the drain node of the replication transistor 241 M REP is fixed to the reference voltage V REF according to the operation of the first amplifier AMP 1 .

이에 따라, 복제 트랜지스터(241) MREP의 소스 노드 및 드레인 노드를 따라서 게이트 전압 생성부(240)의 기준전류 IREF가 흐를 수 있다. 이 경우에, 기준전류 IREF의 크기는 게이트 전압이 0V로 연결된 제1 트랜지스터 M1의 최하위 비트 전류와 그 크기가 같다. 이에 따라, 도 2에 도시된 제2 증폭기 AMP2의 출력 노드에 VK(K는 1 이상 4 이하의 임의의 정수)가 인가되면, 게이트 전압 생성부(240)의 복수의 트랜지스터(242) 중 제K 트랜지스터는 트랜지스터부(210)의 제1 트랜지스터 M11보다 2K배 큰 트랜지스터로서 동작하게 될 것이다.Accordingly, the reference current I REF of the gate voltage generator 240 may flow along the source node and the drain node of the replication transistor 241 M REP . In this case, the magnitude of the reference current I REF is the same as the least significant bit current of the first transistor M 1 with the gate voltage connected to 0V. Accordingly, when V K (K is an integer greater than or equal to 1 and less than or equal to 4) is applied to the output node of the second amplifier AMP 2 illustrated in FIG. 2, the plurality of transistors 242 of the gate voltage generator 240 may be used. The K th transistor may operate as a transistor 2 K times larger than the first transistor M 11 of the transistor unit 210.

또한, 게이트 전압 생성부(240)에 포함되는 복수의 트랜지스터(M21, M22, M23, M24) 각각은 복수의 전압 레벨 중 어느 하나에 대응된다. 예를 들어, 트랜지스터 M21은 제1 전압 레벨 V1에 대응하고, 트랜지스터 M22는 제2 전압 레벨 V2에 대응하고, 이러한 원리로 트랜지스터 M24는 제4 전압 레벨 V4에 대응하게 될 것이다. 각각의 트랜지스터는 대응하는 전압 레벨에 따라 복제 트랜지스터(241) MREP의 폭 및 길이 비율의 소정 배수만큼의 폭 및 길이 비율을 가질 수 있다. 구체적으로, 트랜지스터 M21은 복제 트랜지스터(241) MREP의 폭 및 길이 비율 W/L의 2 배인 2W/L을 폭 및 길이 비율로 가질 수 있다. 트랜지스터 M22는 복제 트랜지스터(241) MREP의 폭 및 길이 비율 W/L의 4 배인 22W/L을 폭 및 길이 비율로 가질 수 있다. 트랜지스터 M23은 복제 트랜지스터(241) MREP의 폭 및 길이 비율 W/L의 8 배인 23W/L을 폭 및 길이 비율로 가질 수 있다. 마찬가지로, 트랜지스터 M24은 복제 트랜지스터(241) MREP의 폭 및 길이 비율 W/L의 16 배인 24W/L을 폭 및 길이 비율로 가질 수 있다. 앞서 기재한 복수의 트랜지스터(M21, M22, M23, M24)들의 폭 및 길이 비율은 이해를 돕기 위한 예시적 기재일 뿐, 본원 실시예의 범위를 한정하거나 제한하는 것으로 해석되어서는 안될 것이다. 통상의 기술자의 선택에 따라, 복제 트랜지스터(241) MREP의 폭 및 길이 비율 W/L의 NK 배인 NKW/L을 폭 및 길이 비율로 설정하는 것 또한 구현 가능할 것이다.In addition, each of the transistors M 21 , M 22 , M 23, and M 24 included in the gate voltage generator 240 corresponds to any one of the plurality of voltage levels. For example, transistor M 21 corresponds to first voltage level V 1 , transistor M 22 corresponds to second voltage level V 2 , and in this principle transistor M 24 will correspond to fourth voltage level V 4 . . Each transistor may have a width and length ratio by a predetermined multiple of the width and length ratio of the replication transistor 241 M REP according to the corresponding voltage level. In detail, the transistor M 21 may have a width and length ratio of 2W / L which is twice the width and length ratio W / L of the replication transistor 241 M REP . Transistor M 22 may have a width and length ratio of 2 2 W / L, which is four times the width and length ratio W / L of replication transistor 241 M REP . Transistor M 23 may have a width and length ratio of 2 3 W / L, which is eight times the width and length ratio W / L of replication transistor 241 M REP . Similarly, transistor M 24 may have a width and length ratio of 2 4 W / L, which is 16 times the width and length ratio W / L of replication transistor 241 M REP . The width and length ratios of the plurality of transistors M 21 , M 22 , M 23, M 24 described above are merely illustrative for the purpose of understanding and should not be construed as limiting or limiting the scope of the embodiments herein. . According to the choice of a person skilled in the art, it may also be possible to set N K W / L, which is N K times the width and length ratio W / L of the replication transistor 241 M REP , to the width and length ratio.

게이트 전압 생성부(240)는 스위치 제어부(230)로부터 전달 되는 제1 신호 AG<4:0>에 응답하여 복수의 트랜지스터 중 어느 하나를 트랜지스터부(210)의 게이트 노드로 연결하는 스위치(243)를 포함할 수 있다. 복수의 트랜지스터(242)의 소스 노드에는 트랜지스터의 전원 전압(VDD)이 입력될 수 있다. 또한, 트랜지스터부(210)의 게이트 노드로 연결된 트랜지스터의 소스 노드 및 드레인 노드를 따라서 기준전류 IREF가 흐를 수 있다. 예시적으로, 제1 신호 AG<4:0> 중 AG<3>이 하이(High) 값인 경우에 트랜지스터 M23이 트랜지스터부(210)의 게이트 노드와 연결될 수 있다. 이 경우에는, 트랜지스터 M23의 소스 노드 및 드레인 노드를 따라서 기준전류 IREF가 흐르게 될 것이다.The gate voltage generator 240 connects one of the plurality of transistors to the gate node of the transistor unit 210 in response to the first signal AG <4: 0> transmitted from the switch controller 230. It may include. The power supply voltage V DD of the transistor may be input to the source nodes of the plurality of transistors 242. In addition, the reference current I REF may flow along the source node and the drain node of the transistor connected to the gate node of the transistor unit 210. For example, when AG <3> of the first signals AG <4: 0> is a high value, the transistor M 23 may be connected to the gate node of the transistor unit 210. In this case, the reference current I REF will flow along the source node and the drain node of the transistor M 23 .

보다 구체적으로, 게이트 전압 생성부(240)에서 트랜지스터부(210)의 게이트 노드로 연결된 트랜지스터와 트랜지스터부의 최하위 비트에 대응하는 제1 트랜지스터 M11은 소정 배수에 상응하는 전류 거울 회로를 구성할 수 있다. 이에 따라 제1 트랜지스터 M11의 소스 노드 및 드레인 노드를 따라서 흐르는 제1 전류 ILSB는 기준전류 IREF를 소정 배수만큼 나눈 값으로 감소할 수 있다. 구체적으로, 제1 신호 AG<4:0>에 의해 제1 트랜지스터 M11보다 폭 및 길이 비율이 2K 배 큰 트랜지스터가 선택된 경우, 선택된 트랜지스터의 소스 노드 및 드레인 노드를 따라서 기준전류 IREF가 흐르게 될 것이다. 이 경우에, 선택된 트랜지스터와 제1 트랜지스터 M11는 2K:1의 전류 거울 회로를 형성하기 때문에 ILSB는 IREF의 1/2K 배로 줄어들 수 있다. 게이트 전압 생성부(240) 내에 증폭기 두 개(AMP1, AMP2)가 포함되긴 하지만 해당 증폭기들은 정상 상태(steady state)에서 직류 전압만 생성하면 되므로, 넓은 대역폭을 필요로 하지 않아, 본 실시예의 전압 안정기가 낮은 공급전압에서 동작 가능하다는 효과를 제공할 수 있다.More specifically, the transistor connected to the gate node of the transistor unit 210 in the gate voltage generator 240 and the first transistor M 11 corresponding to the least significant bit of the transistor unit may constitute a current mirror circuit corresponding to a predetermined multiple. . Accordingly, the first current I LSB flowing along the source and drain nodes of the first transistor M 11 may be reduced by dividing the reference current I REF by a predetermined multiple. Specifically, when a transistor having a width and length ratio of 2 K times larger than the first transistor M 11 is selected by the first signal AG <4: 0>, the reference current I REF flows along the source and drain nodes of the selected transistor. Will be. In this case, since the selected transistor and the first transistor M 11 form a current mirror circuit of 2 K : 1, I LSB can be reduced to 1/2 K times of I REF . Although two amplifiers AMP 1 and AMP 2 are included in the gate voltage generator 240, the amplifiers need only generate a DC voltage in a steady state, and thus do not require a wide bandwidth. It can provide the effect that the voltage stabilizer can operate at a lower supply voltage.

또한, 트랜지스터부(210)는 각각의 트랜지스터의 게이트 노드의 연결을 스위칭하는 스위치 어레이를 포함할 수 있다. 이에 따라, 스위치 제어부(230)는 비교 결과에 응답하여 트랜지스터부(110)의 스위치 어레이를 제어하는 제2 신호 MPSW<10:0>를 생성할 수 있다. 스위치 어레이는 제2 신호 MPSW<10:0>에 응답하여 각각의 트랜지스터의 게이트 전압 크기를 트랜지스터의 전원 전압(VDD) 및 상기 게이트 전압 생성부가 출력하는 미들 레벨 전압(VAG) 중 어느 하나로 결정할 수 있다.In addition, the transistor unit 210 may include a switch array for switching the connection of the gate node of each transistor. Accordingly, the switch controller 230 may generate the second signal MP SW <10: 0> for controlling the switch array of the transistor unit 110 in response to the comparison result. In response to the second signal MP SW <10: 0>, the switch array sets the gate voltage of each transistor to one of a power supply voltage V DD of the transistor and a middle level voltage V AG output by the gate voltage generator. You can decide.

제2 신호 MPSW<10:0>는 디지털 신호로 구현될 수 있다. 제2 신호 MPSW<10:0>의 각각의 비트는 트랜지스터부(210) 내의 각각의 트랜지스터를 제어하도록 결정될 수 있다. 예를 들어, 트랜지스터부(210) 내에 N 개의 트랜지스터가 포함되는 경우, 제2 신호 MPSW<10:0>는 N 비트의 디지털 신호로 구현될 수 있다. 예시적으로, 제2 신호 MPSW<10:0>의 제1 비트가 하이(high)인 경우, 트랜지스터부(210)의 제1 트랜지스터가 턴 온 될 수 있다. 또한, 제2 신호 MPSW<10:0>의 제1 비트가 로우(low)인 경우, 트랜지스터부(210)의 제1 트랜지스터는 게이트 노드의 미들 레벨 전압 크기에 따라 부분적으로 턴 온 될 수 있다.The second signal MP SW <10: 0> may be implemented as a digital signal. Each bit of the second signal MP SW <10: 0> may be determined to control each transistor in the transistor unit 210. For example, when N transistors are included in the transistor unit 210, the second signal MP SW <10: 0> may be implemented as an N bit digital signal. For example, when the first bit of the second signal MP SW <10: 0> is high, the first transistor of the transistor unit 210 may be turned on. In addition, when the first bit of the second signal MP SW <10: 0> is low, the first transistor of the transistor unit 210 may be partially turned on according to the middle level voltage of the gate node. .

도 3은 일실시예에 따라 전압 안정기가 갖는 출력전압의 리플 크기를 설명하는 그래프이다. 도 3에서, VG,LSB는 최하위 비트에 대응하는 트랜지스터의 게이트 전압을 나타내고, ILSB는 최하위 비트에 대응하는 출력전류를 나타내고, VOUT은 출력전압을 나타낸다.3 is a graph illustrating a ripple magnitude of an output voltage of a voltage stabilizer according to an exemplary embodiment. In Figure 3, V G, LSB denotes a gate voltage of the transistor corresponding to the least significant bit, LSB I represents the output current corresponding to the least significant bit, V OUT denotes the output voltage.

도 3을 참조하면, 출력전압 VOUT에 대해 종래 기술에 따른 제1 그래프(310)가 나타내는 리플의 크기 ΔVR와 본 실시예에 따른 제2 그래프(320)가 나타내는 리플의 크기 ΔVR/2K가 도시된다. 종래의 전압 안정기의 경우, 정상 상태에서 트랜지스터부의 최하위 비트에 대응하는 트랜지스터의 게이트 전압이 접지 전압(GND, 0V) 또는 공급전압(VDD)를 반복하여 턴 온 및 턴 오프를 반복하지만, 본 실시예에 따른 전압 안정기의 경우에는 트랜지스터부가 미들 전압 레벨(VAG)에 대응하는 게이트 전압 VK을 공급받기 때문에 최하위 비트에 대응하는 트랜지스터가 부분적으로만 턴 온 될 수 있다. 따라서, 해당 트랜지스터의 출력전류 ILSB를 줄일 수 있고, 이에 따라 출력전압 VOUT의 리플 또한 이와 비례하여 줄어들 수 있을 것이다. 예시적으로, 게이트 전압 생성부가 공급하는 전압 레벨의 개수가 K 개인 경우, 출력전압의 리플은 2K 배 만큼 줄어드는 효과가 발생할 수 있다.Referring to FIG. 3, the magnitude ΔV R of the ripple represented by the first graph 310 according to the related art and the magnitude ΔV R / 2 of the ripple represented by the second graph 320 according to the present embodiment with respect to the output voltage V OUT . K is shown. In the conventional voltage stabilizer, the gate voltage of the transistor corresponding to the least significant bit of the transistor portion in the steady state repeats the ground voltage (GND, 0V) or the supply voltage (V DD ) to repeat the turn on and turn off, but the present embodiment In the case of the voltage stabilizer according to the example, since the transistor unit receives the gate voltage V K corresponding to the middle voltage level V AG , the transistor corresponding to the least significant bit may be partially turned on. Therefore, the output current I LSB of the corresponding transistor can be reduced, and accordingly, the ripple of the output voltage V OUT may be reduced in proportion thereto. For example, when the number of voltage levels supplied by the gate voltage generator is K, the ripple of the output voltage may be reduced by 2 K times.

전압 안정기의 제2 The second of the voltage stabilizer 실시예Example

도 4는 다른 일실시예에 따른 전압 안정기의 회로도이다. 도 4를 참조하면, 전압 안정기는 트랜지스터부(410) 및 비교 회로(420)를 포함할 수 있다. 또한, 도 4에 도시되지는 않았지만 전압 안정기는 스위치 제어부 및 게이트 전압 생성부를 더 포함할 수도 있을 것이다. 스위치 제어부 및 게이트 전압 생성부의 동작에 대해서는 앞서 도 1과 함께 기재한 설명이 그대로 적용될 수 있어 중복되는 설명은 생략하기로 한다.4 is a circuit diagram of a voltage stabilizer according to another embodiment. Referring to FIG. 4, the voltage stabilizer may include a transistor unit 410 and a comparison circuit 420. In addition, although not shown in FIG. 4, the voltage stabilizer may further include a switch controller and a gate voltage generator. For the operation of the switch controller and the gate voltage generator, the description described above with reference to FIG. 1 may be applied as it is, and redundant description thereof will be omitted.

트랜지스터부(410)는 복수의 트랜지스터를 포함할 수 있다. 또한, 복수의 트랜지스터 각각의 게이트 전압 크기에 응답하여 출력전류의 크기를 결정할 수 있다.The transistor unit 410 may include a plurality of transistors. In addition, the magnitude of the output current may be determined in response to the magnitude of the gate voltage of each of the plurality of transistors.

비교 회로(420)는 기준전압과 상기 출력전류에 상응하는 출력전압의 크기를 비교하는 제1 비교기(421), 상기 출력전압의 기울기 변화량을 검출하여 소정의 임계치와 비교하는 제2 비교기(422) 및 상기 비교 결과를 스위치 제어부로 출력하는 결정 회로(423)를 포함할 수 있다.The comparison circuit 420 includes a first comparator 421 for comparing a magnitude of an output voltage corresponding to a reference voltage and the output current, and a second comparator 422 for detecting an amount of change in the slope of the output voltage and comparing it with a predetermined threshold value. And a determination circuit 423 outputting the comparison result to the switch controller.

종래 디지털 전압 안정기에 사용된 비교기는 과도 상태에서 출력전압 VOUT이 기준전압 VREF를 기준으로 하강하고, VOUT의 기울기가 음수가 될 때까지 스위치 제어부가 생성하는 제2 신호(MPSW<10:0>)의 업데이트가 보류된다. 이에 따라, 종래의 디지털 전압 안정기의 경우에는 느린 정착 시간(settling time)을 갖는다는 단점이 존재한다.The comparator used in the conventional digital voltage stabilizer has a second signal (MP SW <10) generated by the switch controller until the output voltage V OUT falls on the reference voltage V REF in a transient state and the slope of V OUT becomes negative. The update of: 0>) is suspended. Accordingly, there is a disadvantage that the conventional digital voltage stabilizer has a slow settling time.

이하에서 설명되는 본 실시예의 비교 회로(420)는 출력전압 VOUT의 기울기가 음수가 될 때까지 기다리지 않고, 일정 양수 미만으로 하강하는 경우에도, 스위치 제어부가 생성하는 제2 신호(MPSW<10:0>)가 바로 업데이트될 수 있도록 제어하여 정착 시간을 단축하는 효과를 기대할 수 있다.The comparison circuit 420 of the present embodiment described below does not wait until the slope of the output voltage V OUT becomes negative, and even when the voltage falls below a certain positive value, the second signal MP SW <10 is generated. (0>) can be updated so that the fixing time can be shortened.

제1 비교기(421)는 제1 증폭기 A1을 포함할 수 있다. 제1 증폭기 A1은 입력 노드로 인가되는 출력전압 VOUT과 기준전압 VREF의 크기를 비교할 수 있다. 또한, 제1 비교기(421)는 비교 결과를 결정 회로(423)로 출력할 수 있다.The first comparator 421 can include a first amplifier A 1 . The first amplifier A 1 may compare the magnitudes of the output voltage V OUT and the reference voltage V REF applied to the input node. In addition, the first comparator 421 may output the comparison result to the determination circuit 423.

제2 비교기(422)는 제2 증폭기 A2를 포함할 수 있다. 제2 증폭기 A2의 제1 입력 노드에는 전압 안정기의 출력 노드가 연결될 수 있다. 또한, 제2 증폭기 A2의 제1 입력 노드 및 제2 입력 노드 사이에는 저항 RD가 연결될 수 있다. 제2 증폭기 A2의 제2 입력 노드와 접지 노드 사이에는 커패시터 CD가 연결될 수 있다. 커패시터 CD를 따라 흐르는 전류는 축전기 특성에 의해 출력전압 VOUT의 기울기와 비례할 것이다. 이 경우에, 저항 RD는 커패시터 CD를 따라 흐르는 전류를 전압으로 다시 전환할 수 있다. 전환된 전압 값은 제2 증폭기 A2에 의해 증폭될 수 있다.The second comparator 422 can include a second amplifier A 2 . An output node of the voltage stabilizer may be connected to the first input node of the second amplifier A 2 . In addition, a resistor R D may be connected between the first input node and the second input node of the second amplifier A 2 . A capacitor C D may be connected between the second input node of the second amplifier A 2 and the ground node. The current flowing through the capacitor C D will be proportional to the slope of the output voltage V OUT by the capacitor characteristics. In this case, the resistor R D can convert the current flowing through the capacitor C D back into a voltage. The converted voltage value can be amplified by the second amplifier A 2 .

제2 비교기(422)는 제2 증폭기 A2의 출력 노드와 각각 연결되는 제3 증폭기 A3 및 제4 증폭기 A4를 더 포함할 수 있다. 보다 구체적으로, 제3 증폭기 A3 및 제4 증폭기 A4 각각은 출력전압 VOUT의 기울기와 부호를 판단할 수 있다. 일실시예로서, 연결되는 제3 증폭기 A3는 출력전압 VOUT이 기준전압 VREF 보다 크고, 출력전압 VOUT의 기울기가 제1 임계치 이하인 경우에 출력전압 VOUT을 감소시키기 위한 제1 제어 신호를 출력할 수 있다. 다른 일실시예로서, 제4 증폭기 A4는 출력전압 VOUT이 기준전압 VREF 보다 작고, 출력전압 VOUT의 기울기가 제2 임계치 이하인 경우에 출력전압 VOUT을 증가시키기 위한 제2 제어 신호를 출력할 수 있다. 제3 증폭기 A3 및 제4 증폭기 A4 각각은 제2 비교기(422)에 포함되는 CTLN과 CTLP의 전압을 충전시킨 후, 출력전압 VOUT의 기울기 정보를 비교함으로써 넌-제로 결정 레벨(non-zero decision level)을 구현할 수 있다.The second comparator 422 may further include a third amplifier A 3 and a fourth amplifier A 4 connected to the output node of the second amplifier A 2 , respectively. More specifically, each of the third amplifier A 3 and the fourth amplifier A 4 may determine the slope and the sign of the output voltage V OUT . In one embodiment, the third amplifier A 3 is connected to a first control for reducing the output voltage V OUT is the slope of the output voltage V OUT is the reference voltage larger output voltage than V REF V OUT to or below a first threshold signal You can output In another embodiment, the fourth amplifier A 4 is a second control signal for increasing the output voltage V OUT is the slope of the output voltage V OUT is the reference voltage is less than V REF, the output voltage V OUT to or below a second threshold You can print Each of the third amplifier A 3 and the fourth amplifier A 4 charges the voltages of C TLN and C TLP included in the second comparator 422, and then compares the slope information of the output voltage V OUT to determine the non-zero determination level ( Non-zero decision level can be implemented.

도 5a 및 도 5b는 도 4의 전압 안정기가 갖는 정착 시간의 특징을 설명하는 그래프이다. 도 5a는 종래 기술의 전압 안정기의 정착 시간을 나타내는 그래프이고, 도 5b는 도 4의 실시예에 따른 전압 안정기가 갖는 정착 시간의 특징을 나타내는 그래프이다. 도 5a의 경우, 전압 안정기는 출력전압 VOUT이 기준전압 VREF를 기준으로 하강했을 때, 출력전압 VOUT의 기울기가 영보다 작거나 같아지는 시간 지점(521, 522, 523)에서 제2 신호 MPSW<10:0>가 업데이트 되어 제1 정착 시간(510)만큼의 시간이 소요되게 될 것이다.5A and 5B are graphs illustrating characteristics of the settling time of the voltage stabilizer of FIG. 4. 5A is a graph showing the settling time of the voltage stabilizer of the prior art, and FIG. 5B is a graph showing the characteristics of the settling time of the voltage stabilizer according to the embodiment of FIG. 4. The second signal in cases of 5a, voltage regulator output voltage V OUT is the reference voltage V REF to when lowered by the output voltage V OUT time points (521, 522, 523) being a slope of less than or equal to zero for The MP SW <10: 0> may be updated to take the same amount of time as the first settling time 510.

반면에, 도 5b에서 설명되는 전압 안정기는 출력전압 VOUT이 기준전압 VREF를 기준으로 하강했을 때, 출력전압 VOUT의 기울기가 음수가 될 때까지 기다리지 않고, 일정 양수 미만이 되는 시간 지점(541, 542, 543)에서 제2 신호 MPSW<10:0>가 업데이트 되어 제1 정착 시간(510)보다 짧아진 제2 정착 시간(530)을 갖는 효과를 기대할 수 있다.On the other hand, the voltage stabilizer is described in Figure 5b the output voltage V OUT is the reference voltage V when falling relative to REF, the output voltage V, the slope of the OUT without waiting for a negative number, the time point that is less than a certain positive ( At 541, 542, and 543, the second signal MP SW <10: 0> is updated to have an effect of having a second settling time 530 shorter than the first settling time 510.

이상에서 설명된 실시예들은 하드웨어 구성요소, 소프트웨어 구성요소, 및/또는 하드웨어 구성요소 및 소프트웨어 구성요소의 조합으로 구현될 수 있다. 예를 들어, 실시예들에서 설명된 장치, 방법 및 구성요소는, 예를 들어, 프로세서, 콘트롤러, ALU(arithmetic logic unit), 디지털 신호 프로세서(digital signal processor), 마이크로컴퓨터, FPGA(field programmable gate array), PLU(programmable logic unit), 마이크로프로세서, 또는 명령(instruction)을 실행하고 응답할 수 있는 다른 어떠한 장치와 같이, 하나 이상의 범용 컴퓨터 또는 특수 목적 컴퓨터를 이용하여 구현될 수 있다. 처리 장치는 운영 체제(OS) 및 상기 운영 체제 상에서 수행되는 하나 이상의 소프트웨어 애플리케이션을 수행할 수 있다. 또한, 처리 장치는 소프트웨어의 실행에 응답하여, 데이터를 접근, 저장, 조작, 처리 및 생성할 수도 있다. 이해의 편의를 위하여, 처리 장치는 하나가 사용되는 것으로 설명된 경우도 있지만, 해당 기술분야에서 통상의 지식을 가진 자는, 처리 장치가 복수 개의 처리 요소(processing element) 및/또는 복수 유형의 처리 요소를 포함할 수 있음을 알 수 있다. 예를 들어, 처리 장치는 복수 개의 프로세서 또는 하나의 프로세서 및 하나의 콘트롤러를 포함할 수 있다. 또한, 병렬 프로세서(parallel processor)와 같은, 다른 처리 구성(processing configuration)도 가능하다.The embodiments described above may be implemented as hardware components, software components, and / or combinations of hardware components and software components. For example, the devices, methods, and components described in the embodiments may include, for example, processors, controllers, arithmetic logic units (ALUs), digital signal processors, microcomputers, field programmable gates (FPGAs). It may be implemented using one or more general purpose or special purpose computers, such as an array, a programmable logic unit (PLU), a microprocessor, or any other device capable of executing and responding to instructions. The processing device may execute an operating system (OS) and one or more software applications running on the operating system. The processing device may also access, store, manipulate, process, and generate data in response to the execution of the software. For convenience of explanation, one processing device may be described as being used, but one of ordinary skill in the art will appreciate that the processing device includes a plurality of processing elements and / or a plurality of types of processing elements. It can be seen that it may include. For example, the processing device may include a plurality of processors or one processor and one controller. In addition, other processing configurations are possible, such as parallel processors.

소프트웨어는 컴퓨터 프로그램(computer program), 코드(code), 명령(instruction), 또는 이들 중 하나 이상의 조합을 포함할 수 있으며, 원하는 대로 동작하도록 처리 장치를 구성하거나 독립적으로 또는 결합적으로(collectively) 처리 장치를 명령할 수 있다. 소프트웨어 및/또는 데이터는, 처리 장치에 의하여 해석되거나 처리 장치에 명령 또는 데이터를 제공하기 위하여, 어떤 유형의 기계, 구성요소(component), 물리적 장치, 가상 장치(virtual equipment), 컴퓨터 저장 매체 또는 장치, 또는 전송되는 신호 파(signal wave)에 영구적으로, 또는 일시적으로 구체화(embody)될 수 있다. 소프트웨어는 네트워크로 연결된 컴퓨터 시스템 상에 분산되어서, 분산된 방법으로 저장되거나 실행될 수도 있다. 소프트웨어 및 데이터는 하나 이상의 컴퓨터 판독 가능 기록 매체에 저장될 수 있다.The software may include a computer program, code, instructions, or a combination of one or more of the above, and configure the processing device to operate as desired, or process it independently or collectively. You can command the device. Software and / or data may be any type of machine, component, physical device, virtual equipment, computer storage medium or device in order to be interpreted by or to provide instructions or data to the processing device. Or may be permanently or temporarily embodied in a signal wave to be transmitted. The software may be distributed over networked computer systems so that they may be stored or executed in a distributed manner. Software and data may be stored on one or more computer readable recording media.

실시예에 따른 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 컴퓨터 판독 가능 매체에 기록되는 프로그램 명령은 실시예를 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다. 상기된 하드웨어 장치는 실시예의 동작을 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.Method according to the embodiment is implemented in the form of program instructions that can be executed by various computer means may be recorded on a computer readable medium. Computer-readable media may include, alone or in combination with the program instructions, data files, data structures, and the like. Program instructions recorded on the computer readable medium may be those specially designed and constructed for the purposes of the embodiments, or they may be of the kind well-known and available to those having skill in the computer software arts. Examples of computer-readable recording media include magnetic media such as hard disks, floppy disks, and magnetic tape, optical media such as CD-ROMs, DVDs, and magnetic disks, such as floppy disks. Magneto-optical media, and hardware devices specifically configured to store and execute program instructions, such as ROM, RAM, flash memory, and the like. Examples of program instructions include not only machine code generated by a compiler, but also high-level language code that can be executed by a computer using an interpreter or the like. The hardware device described above may be configured to operate as one or more software modules to perform the operations of the embodiments, and vice versa.

이상과 같이 실시예들이 비록 한정된 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기를 기초로 다양한 기술적 수정 및 변형을 적용할 수 있다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.Although the embodiments have been described with reference to the accompanying drawings, those skilled in the art may apply various technical modifications and variations based on the above. For example, the described techniques may be performed in a different order than the described method, and / or components of the described systems, structures, devices, circuits, etc. may be combined or combined in a different form than the described method, or other components. Or even if replaced or substituted by equivalents, an appropriate result can be achieved.

Claims (10)

복수의 트랜지스터를 포함하고, 상기 복수의 트랜지스터 각각의 게이트 전압 크기에 응답하여 출력전류의 크기를 결정하는 트랜지스터부;
기준전압과 상기 출력전류에 상응하는 출력전압의 크기를 비교하고, 비교 결과를 출력하는 비교기;
상기 비교기로부터 전달되는 비교 결과에 응답하여 게이트 전압 생성부를 제어하는 제1 신호를 생성하는 스위치 제어부; 및
상기 제1 신호에 응답하여 미리 설정된 복수의 전압 레벨 중 제1 전압 레벨을 상기 트랜지스터부로 출력하는 미들 레벨 전압(VAG)으로 생성하는 게이트 전압 생성부
를 포함하는 전압 안정기.
A transistor unit including a plurality of transistors and determining a magnitude of an output current in response to a magnitude of a gate voltage of each of the plurality of transistors;
A comparator for comparing a magnitude of an output voltage corresponding to a reference voltage with the output current and outputting a comparison result;
A switch controller configured to generate a first signal for controlling a gate voltage generator in response to a comparison result transmitted from the comparator; And
A gate voltage generator configured to generate a first voltage level among a plurality of preset voltage levels in response to the first signal as a middle level voltage V AG that outputs the first voltage level to the transistor unit
Voltage stabilizer comprising a.
제1항에 있어서,
상기 스위치 제어부는,
상기 비교 결과에 응답하여 상기 트랜지스터부의 스위치 어레이를 제어하는 제2 신호를 생성하는 전압 안정기.
The method of claim 1,
The switch control unit,
And a voltage stabilizer for generating a second signal for controlling the switch array of the transistor section in response to the comparison result.
제2항에 있어서,
상기 트랜지스터부는,
각각의 트랜지스터의 게이트 노드의 연결을 스위칭하는 스위치 어레이를 포함하고,
상기 스위치 어레이는,
상기 제2 신호에 응답하여 각각의 트랜지스터의 게이트 전압 크기를 트랜지스터의 전원 전압(VDD) 및 상기 게이트 전압 생성부가 출력하는 미들 레벨 전압(VAG) 중 어느 하나로 결정하는 전압 안정기.
The method of claim 2,
The transistor unit,
A switch array for switching the connection of the gate node of each transistor,
The switch array,
And a gate voltage level of each transistor is determined by one of a power supply voltage (V DD ) of the transistor and a middle level voltage (V AG ) output by the gate voltage generator in response to the second signal.
제1항에 있어서,
상기 게이트 전압 생성부는,
상기 트랜지스터부 내에서 최하위 비트(LSB: Least Significant Bit)에 대응하는 제1 트랜지스터와 동일한 폭(width) 및 길이(length) 비율을 갖는 복제 트랜지스터(replica transistor)를 포함하고,
상기 복제 트랜지스터는 상기 게이트 전압 생성부의 기준전류를 생성하고,
상기 복제 트랜지스터의 게이트 노드에는 접지 전압이 입력되고, 상기 복제 트랜지스터의 드레인 노드에는 상기 기준전압이 입력되어, 상기 복제 트랜지스터의 소스 노드 및 드레인 노드를 따라서 상기 게이트 전압 생성부의 기준전류가 흐르는 전압 안정기.
The method of claim 1,
The gate voltage generator,
A replica transistor having the same width and length ratio as the first transistor corresponding to a least significant bit (LSB) in the transistor unit,
The copy transistor generates a reference current of the gate voltage generator,
And a ground voltage is input to a gate node of the copy transistor, and a reference voltage is input to a drain node of the copy transistor, and a reference current of the gate voltage generation unit flows along a source node and a drain node of the copy transistor.
제4항에 있어서,
상기 게이트 전압 생성부는,
복수의 트랜지스터를 포함하고, 상기 복수의 트랜지스터 각각은 상기 복수의 전압 레벨 중 어느 하나에 대응하고, 각각의 트랜지스터는 대응하는 전압 레벨에 따라 상기 복제 트랜지스터의 폭 및 길이 비율의 소정 배수만큼의 폭 및 길이 비율을 갖는 것을 특징으로 하는 전압 안정기.
The method of claim 4, wherein
The gate voltage generator,
A plurality of transistors, each of the plurality of transistors corresponding to any one of the plurality of voltage levels, each transistor having a width equal to a predetermined multiple of the width and length ratio of the replica transistor according to the corresponding voltage level; Voltage stabilizer, characterized in that it has a length ratio.
제5항에 있어서,
상기 게이트 전압 생성부는,
상기 제1 신호에 응답하여 상기 복수의 트랜지스터 중 어느 하나를 상기 트랜지스터부의 게이트 노드로 연결하는 스위치를 포함하고,
상기 복수의 트랜지스터의 소스 노드에는 트랜지스터의 전원 전압(VDD)이 입력되고, 상기 트랜지스터부의 게이트 노드로 연결된 트랜지스터의 소스 노드 및 드레인 노드를 따라서 상기 기준전류가 흐르는 전압 안정기.
The method of claim 5,
The gate voltage generator,
A switch connecting one of the plurality of transistors to a gate node of the transistor unit in response to the first signal;
And a power supply voltage (V DD ) of a transistor is input to source nodes of the plurality of transistors, and the reference current flows along a source node and a drain node of a transistor connected to a gate node of the transistor unit.
제6항에 있어서,
상기 게이트 전압 생성부에서 상기 트랜지스터부의 게이트 노드로 연결된 트랜지스터와 상기 트랜지스터부의 상기 최하위 비트(LSB: Least Significant Bit)에 대응하는 제1 트랜지스터는 상기 소정 배수에 상응하는 전류 거울(current mirror) 회로를 구성하고,
상기 제1 트랜지스터의 소스 노드 및 드레인 노드를 따라서 흐르는 제1 전류는 상기 기준전류를 소정 배수만큼 나눈 값으로 감소하는 전압 안정기.
The method of claim 6,
A transistor connected to the gate node of the transistor unit in the gate voltage generator and a first transistor corresponding to the least significant bit (LSB) of the transistor unit form a current mirror circuit corresponding to the predetermined multiple. and,
And a first current flowing along the source and drain nodes of the first transistor decreases the reference current by a predetermined multiple.
복수의 트랜지스터를 포함하고, 상기 복수의 트랜지스터 각각의 게이트 전압 크기에 응답하여 출력전류의 크기를 결정하는 트랜지스터부;
기준전압과 상기 출력전류에 상응하는 출력전압의 크기를 비교하는 제1 비교기 및 상기 출력전압의 기울기 변화량을 검출하여 소정의 임계치와 비교하는 제2 비교기를 포함하고, 상기 비교 결과를 출력하는 비교 회로;
상기 비교 회로로부터 전달되는 비교 결과에 응답하여 게이트 전압 생성부를 제어하는 제1 신호를 생성하는 스위치 제어부; 및
상기 제1 신호에 응답하여 미리 설정된 복수의 전압 레벨 중 제1 전압 레벨을 상기 트랜지스터부로 출력하는 미들 레벨 전압(VAG)으로 생성하는 게이트 전압 생성부
를 포함하는 전압 안정기.
A transistor unit including a plurality of transistors and determining a magnitude of an output current in response to a magnitude of a gate voltage of each of the plurality of transistors;
A first comparator for comparing the magnitude of the output voltage corresponding to the reference voltage and the output current, and a second comparator for detecting an amount of change in the slope of the output voltage and comparing it with a predetermined threshold, and outputting the comparison result. ;
A switch controller configured to generate a first signal for controlling a gate voltage generator in response to a comparison result transmitted from the comparison circuit; And
A gate voltage generator configured to generate a first voltage level among a plurality of preset voltage levels in response to the first signal as a middle level voltage VAG output to the transistor unit
Voltage stabilizer comprising a.
제8항에 있어서,
상기 제2 비교기는,
제1 증폭기를 포함하고, 상기 제1 증폭기의 제1 입력 노드에는 상기 전압 안정기의 출력 노드가 연결되고, 상기 제1 입력 노드 및 상기 제1 증폭기의 제2 입력 노드 사이에는 저항이 연결되고, 상기 제2 입력 노드와 접지 노드 사이에는 커패시터가 연결되고,
상기 커패시터를 따라 흐르는 전류는 상기 출력전압의 기울기와 비례하는 전압 안정기.
The method of claim 8,
The second comparator,
A first amplifier, wherein an output node of the voltage stabilizer is connected to a first input node of the first amplifier, a resistor is connected between the first input node and a second input node of the first amplifier, A capacitor is connected between the second input node and the ground node,
The voltage stabilizer, the current flowing along the capacitor is proportional to the slope of the output voltage.
제9항에 있어서,
상기 제2 비교기는,
상기 제1 증폭기의 출력 노드와 각각 연결되는 제2 증폭기 및 제3 증폭기를 더 포함하고,
상기 제2 증폭기는 상기 출력전압이 상기 기준전압 보다 크고, 상기 출력전압의 기울기가 제1 임계치 이하인 경우에 상기 출력전압을 감소시키기 위한 제1 제어 신호를 출력하고,
상기 제3 증폭기는 상기 출력전압이 상기 기준전압 보다 작고, 상기 출력전압의 기울기가 제2 임계치 이하인 경우에 상기 출력전압을 증가시키기 위한 제2 제어 신호를 출력하는 전압 안정기.The method of claim 9,
The second comparator,
And a second amplifier and a third amplifier respectively connected to the output node of the first amplifier,
The second amplifier outputs a first control signal for reducing the output voltage when the output voltage is greater than the reference voltage and the slope of the output voltage is less than or equal to a first threshold value,
And the third amplifier outputs a second control signal for increasing the output voltage when the output voltage is less than the reference voltage and the slope of the output voltage is less than or equal to a second threshold.
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