KR102047930B1 - Stack type semiconductor circuit with impedance calibration - Google Patents

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KR102047930B1 KR1020120147438A KR20120147438A KR102047930B1 KR 102047930 B1 KR102047930 B1 KR 102047930B1 KR 1020120147438 A KR1020120147438 A KR 1020120147438A KR 20120147438 A KR20120147438 A KR 20120147438A KR 102047930 B1 KR102047930 B1 KR 102047930B1
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Abstract

본 기술은 복수의 반도체 칩이 적층된 적층형 반도체 회로로서, 상기 복수의 반도체 칩이 임피던스 조정 정보를 공유하도록 구성되고, 상기 복수의 반도체 칩은 각각의 외부 저항 연결 패드가 관통 비아를 통해 서로 연결되며, 상기 외부 저항의 저항값을 상기 임피던스 조정 정보로서 공유하도록 구성된다.The present technology is a stacked semiconductor circuit in which a plurality of semiconductor chips are stacked, wherein the plurality of semiconductor chips are configured to share impedance adjustment information, and each of the plurality of semiconductor chips has respective external resistance connection pads connected to each other through through vias. And share the resistance value of the external resistor as the impedance adjustment information.

Figure R1020120147438
Figure R1020120147438

Description

임피던스 조정 기능을 갖는 적층형 반도체 회로{STACK TYPE SEMICONDUCTOR CIRCUIT WITH IMPEDANCE CALIBRATION}Stacked semiconductor circuit with impedance adjustment function {STACK TYPE SEMICONDUCTOR CIRCUIT WITH IMPEDANCE CALIBRATION}

본 발명은 반도체 회로에 관한 것으로서, 특히 임피던스 조정 기능을 갖는 적층형 반도체 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor circuits, and more particularly, to a stacked semiconductor circuit having an impedance adjustment function.

반도체 회로는 온 다이 터미네이션(on die termination) 회로 구성 및 드라이버의 정확한 동작을 위해 해당 구성의 임피던스를 목표값으로 조정하는 동작을 수행해야 한다. 따라서 반도체 회로는 임피던스 조정을 위한 임피던스 조정부를 구비해야 한다.The semiconductor circuitry must perform the operation of adjusting the impedance of the configuration to the target value for the on die termination circuit configuration and the correct operation of the driver. Therefore, the semiconductor circuit should have an impedance adjustment section for impedance adjustment.

반도체 회로는 복수의 반도체 칩을 적층한 형태로도 구성할 수 있는데, 이 경우 각 반도체 칩에 대하여 임피던스 조정이 이루어지지 않을 경우, 복수의 반도체 칩을 포함하는 시스템의 동작 성능을 저하시킬 수 있다.The semiconductor circuit may also be configured in the form of a plurality of semiconductor chips stacked. In this case, when impedance adjustment is not performed for each semiconductor chip, the operation performance of a system including the plurality of semiconductor chips may be degraded.

본 발명의 실시예는 정확한 임피던스 조정이 가능하도록 한 적층형 반도체 회로를 제공한다.Embodiments of the present invention provide a stacked semiconductor circuit that enables accurate impedance adjustment.

본 발명의 실시예는 복수의 반도체 칩이 적층된 적층형 반도체 회로로서, 상기 복수의 반도체 칩이 임피던스 조정 정보를 공유하도록 구성되고, 상기 복수의 반도체 칩은 각각의 외부 저항 연결 패드가 관통 비아를 통해 서로 연결되며, 상기 외부 저항의 저항값을 상기 임피던스 조정 정보로서 공유하도록 구성될 수 있다.An embodiment of the present invention is a stacked semiconductor circuit in which a plurality of semiconductor chips are stacked, wherein the plurality of semiconductor chips are configured to share impedance adjustment information, and each of the plurality of semiconductor chips has respective external resistor connection pads through through vias. It may be connected to each other, and configured to share the resistance value of the external resistor as the impedance adjustment information.

본 발명의 실시예는 복수의 반도체 칩이 적층된 적층형 반도체 회로로서, 상기 복수의 반도체 칩 각각의 외부 저항 연결 패드가 관통 비아를 통해 서로 연결되고, 상기 복수의 반도체 칩 중에서 어느 하나의 반도체 칩의 외부 저항 연결 패드가 외부 저항과 연결되며, 상기 복수의 반도체 칩의 임피던스 조정 동작이 서로 다른 시간에 수행되도록 구성될 수 있다.An embodiment of the present invention is a stacked semiconductor circuit in which a plurality of semiconductor chips are stacked, wherein external resistance connection pads of each of the plurality of semiconductor chips are connected to each other through through vias, and any one of the plurality of semiconductor chips An external resistor connection pad may be connected to an external resistor, and the impedance adjusting operation of the plurality of semiconductor chips may be performed at different times.

본 발명의 실시예는 복수의 반도체 칩이 적층된 적층형 반도체 회로로서, 상기 복수의 반도체 칩 각각은 적층되는 반도체 칩의 수만큼의 외부 저항 연결 패드들을 포함하고, 상기 복수의 반도체 칩 각각의 외부 저항 연결 패드들은 서로 다른 반도체 칩의 외부 저항 연결 패드들과 크로스 커플드(Cross Coupled) 구조로 연결되고, 상기 복수의 반도체 칩 중에서 어느 하나의 반도체 칩의 외부 저항 연결 패드들이 각각 서로 다른 외부 저항과 독립적으로 연결되며, 상기 복수의 반도체 칩의 임피던스 조정 동작이 동시에 수행되도록 구성될 수 있다.An embodiment of the present invention is a stacked semiconductor circuit in which a plurality of semiconductor chips are stacked, wherein each of the plurality of semiconductor chips includes as many external resistance connection pads as the number of stacked semiconductor chips, and each of the plurality of semiconductor chips includes an external resistor. The connection pads are cross-coupled with external resistance connection pads of different semiconductor chips, and external resistance connection pads of one of the plurality of semiconductor chips are independent from each other. Connected to each other, and the impedance adjusting operations of the plurality of semiconductor chips may be simultaneously performed.

본 발명의 실시예는 복수의 반도체 칩이 적층된 적층형 반도체 회로로서, 상기 복수의 반도체 칩 각각은 적층되는 반도체 칩의 수만큼의 외부 저항 연결 패드들을 포함하고, 상기 복수의 반도체 칩 각각의 외부 저항 연결 패드들은 서로 다른 반도체 칩의 외부 저항 연결 패드들과 크로스 커플드(Cross Coupled) 구조로 연결되고, 상기 복수의 반도체 칩 중에서 어느 하나의 반도체 칩의 외부 저항 연결 패드들이 각각 서로 다른 외부 저항과 독립적으로 연결되며, 상기 복수의 반도체 칩의 임피던스 조정 동작이 제어 신호에 응답하여 동시 또는 서로 다른 시간에 수행되도록 구성될 수 있다.An embodiment of the present invention is a stacked semiconductor circuit in which a plurality of semiconductor chips are stacked, wherein each of the plurality of semiconductor chips includes as many external resistance connection pads as the number of stacked semiconductor chips, and each of the plurality of semiconductor chips includes an external resistor. The connection pads are cross-coupled with external resistance connection pads of different semiconductor chips, and external resistance connection pads of one of the plurality of semiconductor chips are independent from each other. The impedance adjusting operation of the plurality of semiconductor chips may be configured to be performed simultaneously or at different times in response to a control signal.

본 기술은 적층형 반도체 회로의 임피던스 성능을 향상시킬 수 있다.The present technology can improve the impedance performance of a stacked semiconductor circuit.

도 1은 본 발명의 실시예에 따른 적층형 반도체 회로(1)의 블록도,
도 2는 본 발명의 다른 실시예에 따른 적층형 반도체 회로(100)의 블록도,
도 3은 본 발명의 또 다른 실시예에 따른 적층형 반도체 회로(200)의 블록도이다.1 is a block diagram of a stacked semiconductor circuit 1 according to an embodiment of the present invention;
2 is a block diagram of a stacked semiconductor circuit 100 according to another embodiment of the present invention;
3 is a block diagram of a stacked semiconductor circuit 200 according to another embodiment of the present invention.

이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention in more detail.

도 1은 본 발명의 실시예에 따른 적층형 반도체 회로(1)의 블록도이다.1 is a block diagram of a stacked semiconductor circuit 1 according to an embodiment of the present invention.

도 1에 도시된 바와 같이, 본 발명의 실시예에 따른 적층형 반도체 회로(1)는 제 1 반도체 칩(10)과 제 2 반도체 칩(20)이 적층된다.As shown in FIG. 1, in the stacked semiconductor circuit 1 according to an exemplary embodiment, a first semiconductor chip 10 and a second semiconductor chip 20 are stacked.

제 1 반도체 칩(10)과 제 2 반도체 칩(20)의 외부 저항 연결 패드(ZQ)에는 각각의 외부 저항(Rext1, Rext2)이 연결된다.The external resistors Rext1 and Rext2 are connected to the external resistance connection pads ZQ of the first semiconductor chip 10 and the second semiconductor chip 20.

즉, 제 1 반도체 칩(10)의 외부 저항 연결 패드(ZQ)에는 외부 저항(Rext1)이 연결되고, 제 2 반도체 칩(20)의 외부 저항 연결 패드(ZQ)에는 또 다른 외부 저항(Rext2)이 연결된다.That is, an external resistor Rext1 is connected to the external resistance connection pad ZQ of the first semiconductor chip 10, and another external resistor Rext2 is connected to the external resistance connection pad ZQ of the second semiconductor chip 20. Is connected.

제 1 반도체 칩(10)은 임피던스 조정부(11), 드라이빙 블록(12) 및 데이터 입/출력 패드(DQ)를 포함한다.The first semiconductor chip 10 includes an impedance adjusting unit 11, a driving block 12, and a data input / output pad DQ.

드라이빙 블록(12)은 데이터(DATA)를 드라이빙하여 데이터 입/출력 패드(DQ)로 출력한다.The driving block 12 drives data DATA and outputs the data to the data input / output pad DQ.

임피던스 조정부(11)는 외부 저항 연결 패드(ZQ)와 연결된 외부 저항(Rext1)을 기준으로 드라이빙 블록(12)의 임피던스를 조정한다.The impedance adjusting unit 11 adjusts the impedance of the driving block 12 based on the external resistor Reext1 connected to the external resistance connecting pad ZQ.

임피던스 조정부(11)는 외부 저항(Rext1)을 기준으로 생성한 임피던스 조정신호(PCODE<0:N>, NCODE<0:N>)를 이용하여 드라이빙 블록(12)의 임피던스를 외부 저항(Rext1)과 동일한 값으로 조정하는 임피던스 조정 동작을 수행한다.The impedance adjusting unit 11 uses the impedance adjusting signals PCODE <0: N> and NCODE <0: N> generated based on the external resistor Rext1 to adjust the impedance of the driving block 12 to the external resistor Rext1. Implement the impedance adjustment operation to adjust the value equal to.

제 2 반도체 칩(20)은 임피던스 조정부(21), 드라이빙 블록(22) 및 데이터 입/출력 패드(DQ)를 포함한다.The second semiconductor chip 20 includes an impedance adjusting unit 21, a driving block 22, and a data input / output pad DQ.

드라이빙 블록(22)은 데이터(DATA)를 드라이빙하여 데이터 입/출력 패드(DQ)로 출력한다.The driving block 22 drives the data DATA and outputs the data to the data input / output pad DQ.

임피던스 조정부(21)는 외부 저항 연결 패드(ZQ)과 연결된 외부 저항(Rext1)을 기준으로 드라이빙 블록(22)의 임피던스를 조정한다.The impedance adjusting unit 21 adjusts the impedance of the driving block 22 based on the external resistor Reext1 connected to the external resistance connecting pad ZQ.

임피던스 조정부(21)는 외부 저항(Rext1)을 기준으로 생성한 임피던스 조정신호(PCODE<0:N>, NCODE<0:N>)를 이용하여 드라이빙 블록(22)의 임피던스를 외부 저항(Rext2)과 동일한 값으로 조정하는 임피던스 조정 동작을 수행한다.The impedance adjusting unit 21 uses the impedance adjusting signals PCODE <0: N> and NCODE <0: N> generated based on the external resistor Rext1 to adjust the impedance of the driving block 22 to the external resistor Rext2. Implement the impedance adjustment operation to adjust the value equal to.

즉, 제 1 반도체 칩(10)과 제 2 반도체 칩(20)은 서로 독립적인 외부 저항(Rext1, Rext2)을 이용하여 독립적인 임피던스 조정 동작을 수행할 수 있다.
That is, the first semiconductor chip 10 and the second semiconductor chip 20 may perform independent impedance adjustment operations by using external resistors Rext1 and Rext2 that are independent of each other.

도 2는 본 발명의 다른 실시예에 따른 적층형 반도체 회로(100)의 블록도이다.2 is a block diagram of a stacked semiconductor circuit 100 according to another embodiment of the present invention.

본 발명의 다른 실시예에 따른 적층형 반도체 회로(100)는 복수의 반도체 칩이 적층되며, 도 2와 같이, 설명의 편의를 위해 제 1 반도체 칩(110)과 제 2 반도체 칩(120)을 도시하였다. 이후, 제 1 반도체 칩(110)과 제 2 반도체 칩(120)을 위주로 설명하기로 한다.In the stacked semiconductor circuit 100 according to another embodiment of the present invention, a plurality of semiconductor chips are stacked, and as shown in FIG. 2, the first semiconductor chip 110 and the second semiconductor chip 120 are illustrated for convenience of description. It was. Hereinafter, the first semiconductor chip 110 and the second semiconductor chip 120 will be described.

상기 복수의 반도체 칩이 임피던스 조정 정보로서, 외부 저항 값을 공유하도록 구성된다.The plurality of semiconductor chips are configured to share an external resistance value as impedance adjustment information.

본 발명의 다른 실시예에 따른 적층형 반도체 회로(100)는 적층된 복수의 반도체 칩들이 외부 저항 값을 공유하고, 서로 다른 시간에(순차를 두고) 임피던스 조정 동작을 수행할 수 있도록 한 것이다. 이때 적층된 복수의 반도체 칩들의 데이터 출력은 각자의 데이터 입/출력 패드(DQ)를 통해 독립적으로 이루어지도록 한다.The stacked semiconductor circuit 100 according to another exemplary embodiment of the present invention allows a plurality of stacked semiconductor chips to share external resistance values and perform impedance adjustment operations at different times (sequentially). In this case, data output of the plurality of stacked semiconductor chips may be independently performed through respective data input / output pads DQ.

제 1 반도체 칩(110)과 제 2 반도체 칩(120)의 외부 저항 연결 패드들(ZQ)이 관통 비아를 통해 서로 연결된다.External resistance connection pads ZQ of the first semiconductor chip 110 and the second semiconductor chip 120 are connected to each other through through vias.

이때 관통 비아로서 TSV(Through Silicon Via)가 사용될 수 있다.At this time, a through silicon via (TSV) may be used as the through via.

제 1 반도체 칩(110)의 외부 저항 연결 패드(ZQ)가 외부 저항(Rext)과 연결된다.The external resistor connection pad ZQ of the first semiconductor chip 110 is connected to the external resistor Rex.

제 1 반도체 칩(110)과 제 2 반도체 칩(120)의 데이터 입/출력 패드들(DQ)이 관통 비아(TSV)를 통해 서로 연결된다.The data input / output pads DQ of the first semiconductor chip 110 and the second semiconductor chip 120 are connected to each other through the through via TSV.

또한 제 1 반도체 칩(110)의 임피던스 조정 완료 신호(CAL_END0)를 전송하기 위한 신호라인이 관통 비아(TSV)를 통해 제 2 반도체 칩(120)과 연결된다.In addition, a signal line for transmitting the impedance adjustment completion signal CAL_END0 of the first semiconductor chip 110 is connected to the second semiconductor chip 120 through the through via TSV.

제 1 반도체 칩(110)과 제 2 반도체 칩(120)의 외부 저항 연결 패드들(ZQ)이 관통 비아를 통해 서로 연결되므로 제 1 반도체 칩(110)과 제 2 반도체 칩(120)의 임피던스 조정 동작이 동시에 이루어질 경우, 임피던스 조정 동작의 오류가 발생할 수 있다.Since the external resistance connection pads ZQ of the first semiconductor chip 110 and the second semiconductor chip 120 are connected to each other through through vias, the impedance of the first semiconductor chip 110 and the second semiconductor chip 120 may be adjusted. If the operation is performed at the same time, an error of the impedance adjustment operation may occur.

따라서 제 1 반도체 칩(110)과 제 2 반도체 칩(120)은 서로 다른 시간에 각각의 임피던스 조정동작을 수행하도록 구성된다.Therefore, the first semiconductor chip 110 and the second semiconductor chip 120 are configured to perform each impedance adjustment operation at different times.

제 1 반도체 칩(110)은 임피던스 조정부(111), 드라이빙 블록(112), 데이터 입/출력 패드(DQ), 외부 저항 연결 패드(ZQ) 및 복수의 관통 비아(TSV)를 포함한다.The first semiconductor chip 110 may include an impedance adjusting unit 111, a driving block 112, a data input / output pad DQ, an external resistance connecting pad ZQ, and a plurality of through vias TSV.

드라이빙 블록(112)은 데이터(DATA)를 드라이빙하여 데이터 입/출력 패드(DQ)로 출력하도록 구성된다.The driving block 112 is configured to drive the data DATA and output the data to the data input / output pad DQ.

임피던스 조정부(111)는 임피던스 조정 인에이블 신호(ZQCAL)와 임피던스 조정 완료 신호(CAL_END)가 모두 활성화되면, 외부 저항(Rext)을 기준으로 생성한 임피던스 조정신호(PCODE<0:N>, NCODE<0:N>)를 이용하여 드라이빙 블록(112)의 임피던스를 외부 저항(Rext)과 동일한 값으로 조정하는 임피던스 조정 동작을 개시하도록 구성된다.When both the impedance adjustment enable signal ZQCAL and the impedance adjustment completion signal CAL_END are activated, the impedance adjusting unit 111 generates the impedance adjusting signals PCODE <0: N> and NCODE <generated based on the external resistor Rex. 0: N>) to configure the impedance adjustment operation of adjusting the impedance of the driving block 112 to the same value as the external resistance Rex.

임피던스 조정부(111)는 임피던스 조정 인에이블 신호(ZQCAL)와 임피던스 조정 완료 신호(CAL_END)가 모두 활성화되는 것을 검출하기 위한 로직 게이트(113)를 포함한다.The impedance adjusting unit 111 includes a logic gate 113 for detecting that both the impedance adjusting enable signal ZQCAL and the impedance adjusting completion signal CAL_END are activated.

로직 게이트(113)는 전원 전압(VDD)을 임피던스 조정 완료 신호(CAL_END)로서 제공받도록 구성된다.The logic gate 113 is configured to receive the power supply voltage VDD as the impedance adjustment completion signal CAL_END.

이때 임피던스 조정 인에이블 신호(ZQCAL)는 임피던스 조정부(111) 내부 신호이거나, 외부 신호일 수 있다.In this case, the impedance adjustment enable signal ZQCAL may be an internal signal of the impedance adjusting unit 111 or an external signal.

임피던스 조정 동작은 반도체 회로의 초기 동작 구간 중에 수행될 수 있으며, 임피던스 조정 인에이블 신호(ZQCAL)는 내부 또는 외부에서 발생되어 임피던스 조정 가능 구간을 정의하는 신호일 수 있다.The impedance adjustment operation may be performed during an initial operation period of the semiconductor circuit, and the impedance adjustment enable signal ZQCAL may be a signal generated internally or externally to define an impedance adjustment period.

임피던스 조정 완료 신호(CAL_END)는 자신 보다 하위 반도체 칩이 임피던스 조정 동작의 완료를 정의하는 신호이다. 따라서 제 1 반도체 칩(110) 즉, 최하위 반도체 칩의 임피던스 조정부(111)는 전원 전압(VDD)을 임피던스 조정 완료 신호(CAL_END)로서 제공받는다.The impedance adjustment completion signal CAL_END is a signal in which a semiconductor chip lower than itself defines the completion of the impedance adjustment operation. Therefore, the impedance adjusting unit 111 of the first semiconductor chip 110, that is, the lowest semiconductor chip, receives the power supply voltage VDD as the impedance adjustment completion signal CAL_END.

임피던스 조정부(111)는 전원 전압(VDD)을 임피던스 조정 완료 신호(CAL_END)로서 제공받으므로 임피던스 조정 인에이블 신호(ZQCAL)가 활성화되면 임피던스 조정 동작을 개시한다.Since the impedance adjusting unit 111 receives the power supply voltage VDD as the impedance adjusting completion signal CAL_END, the impedance adjusting unit 111 starts the impedance adjusting operation when the impedance adjusting enable signal ZQCAL is activated.

인피던스 조정부(111)는 임피던스 조정 동작이 완료되면 자신의 임피던스 조정 동작의 완료를 정의하는 임피던스 조정 완료 신호(CAL_END0)를 활성화시키도록 구성된다.The impedance adjustment unit 111 is configured to activate the impedance adjustment completion signal CAL_END0 that defines the completion of its impedance adjustment operation when the impedance adjustment operation is completed.

임피던스 조정 완료 신호(CAL_END0)는 관통 비아(TSV)를 통해 제 2 반도체 칩(120)으로 전달된다.The impedance adjustment completion signal CAL_END0 is transmitted to the second semiconductor chip 120 through the through via TSV.

제 2 반도체 칩(120)은 임피던스 조정부(121), 드라이빙 블록(122), 데이터 입/출력 패드(DQ), 외부 저항 연결 패드(ZQ) 및 복수의 관통 비아(TSV)를 포함한다.The second semiconductor chip 120 includes an impedance adjusting unit 121, a driving block 122, a data input / output pad DQ, an external resistance connecting pad ZQ, and a plurality of through vias TSV.

드라이빙 블록(122)은 데이터(DATA)를 드라이빙하여 데이터 입/출력 패드(DQ)로 출력하도록 구성된다.The driving block 122 is configured to drive the data DATA and output the data to the data input / output pad DQ.

임피던스 조정부(121)는 임피던스 조정 인에이블 신호(ZQCAL)와 임피던스 조정 완료 신호(CAL_END0)가 모두 활성화되면, 외부 저항(Rext)을 기준으로 생성한 임피던스 조정신호(PCODE<0:N>, NCODE<0:N>)를 이용하여 드라이빙 블록(122)의 임피던스를 외부 저항(Rext)과 동일한 값으로 조정하는 임피던스 조정 동작을 개시하도록 구성된다.When both the impedance adjustment enable signal ZQCAL and the impedance adjustment completion signal CAL_END0 are activated, the impedance adjusting unit 121 generates impedance adjustment signals PCODE <0: N> and NCODE <generated based on the external resistor Rex. 0: N>) to configure the impedance adjustment operation of adjusting the impedance of the driving block 122 to the same value as the external resistance Rex.

임피던스 조정부(121)는 임피던스 조정 인에이블 신호(ZQCAL)와 임피던스 조정 완료 신호(CAL_END0)가 모두 활성화되는 것을 검출하기 위한 로직 게이트(123)를 포함한다.The impedance adjusting unit 121 includes a logic gate 123 for detecting that both the impedance adjusting enable signal ZQCAL and the impedance adjusting completion signal CAL_END0 are activated.

임피던스 조정부(121)는 임피던스 조정 완료 신호(CAL_END0) 및 임피던스 조정 인에이블 신호(ZQCAL)가 활성화되면 임피던스 조정 동작을 개시한다.The impedance adjusting unit 121 starts an impedance adjusting operation when the impedance adjusting completion signal CAL_END0 and the impedance adjusting enable signal ZQCAL are activated.

인피던스 조정부(121)는 임피던스 조정 동작이 완료되면 자신의 임피던스 조정 동작의 완료를 정의하는 임피던스 조정 완료 신호(CAL_END1)를 활성화시킨다.When the impedance adjustment operation 121 is completed, the impedance adjustment unit 121 activates the impedance adjustment completion signal CAL_END1 that defines the completion of its impedance adjustment operation.

임피던스 조정 완료 신호(CAL_END1)는 관통 비아(TSV)를 통해 상위의 반도체 칩으로 전달된다.The impedance adjustment completion signal CAL_END1 is transmitted to the upper semiconductor chip through the through via TSV.

이와 같이 구성된 본 발명의 다른 실시예에 따른 적층형 반도체 회로(100)의 임피던스 조정 동작을 설명하면 다음과 같다.Referring to the impedance adjustment operation of the stacked semiconductor circuit 100 according to another embodiment of the present invention configured as described above are as follows.

먼저, 임피던스 조정 인에이블 신호(ZQCAL)가 활성화되면 제 1 반도체 칩(110)이 임피던스 조정 동작을 수행한다.First, when the impedance adjustment enable signal ZQCAL is activated, the first semiconductor chip 110 performs an impedance adjustment operation.

이후, 제 1 반도체 칩(110)이 자신의 임피던스 조정 동작이 완료되었음을 정의하는 임피던스 조정 완료 신호(CAL_END0)을 활성화시킨다.Thereafter, the first semiconductor chip 110 activates the impedance adjustment completion signal CAL_END0 that defines that its impedance adjustment operation is completed.

한편, 제 2 반도체 칩(120)은 임피던스 조정 인에이블 신호(ZQCAL)가 활성화되더라도 임피던스 조정 완료 신호(CAL_END0)가 활성화되지 않았으므로 임피던스 조정 동작을 수행하지 못한다.Meanwhile, even if the impedance adjustment enable signal ZQCAL is activated, the second semiconductor chip 120 does not perform the impedance adjustment operation because the impedance adjustment completion signal CAL_END0 is not activated.

즉, 제 2 반도체 칩(120)은 제 1 반도체 칩(110)이 임피던스 조정 동작을 수행하는 동안 자신으로 인한 임피던스 미스매치가 발생하지 않도록 한다.That is, the second semiconductor chip 120 prevents an impedance mismatch due to itself while the first semiconductor chip 110 performs an impedance adjustment operation.

이후, 제 2 반도체 칩(120)은 임피던스 조정 완료 신호(CAL_END0)가 활성화됨에 따라 임피던스 조정 동작을 수행하고, 임피던스 조정 동작이 완료되면 임피던스 조정 완료 신호(CAL_END1)를 활성화시킨다.Thereafter, the second semiconductor chip 120 performs an impedance adjustment operation as the impedance adjustment completion signal CAL_END0 is activated, and activates the impedance adjustment completion signal CAL_END1 when the impedance adjustment operation is completed.

이때 제 1 반도체 칩(110)의 임피던스 조정 동작이 중지된 상태이므로 제 2 반도체 칩(120)의 임피던스 조정 동작에서의 임피던스 미스매치가 방지된다.At this time, since the impedance adjusting operation of the first semiconductor chip 110 is stopped, impedance mismatching in the impedance adjusting operation of the second semiconductor chip 120 is prevented.

이러한 방식으로 모든 반도체 칩들이 서로 다른 시간 동안 임피던스 조정 동작을 수행하게 되고, 각 반도체 칩들의 임피던스 조정 동작이 서로 방해를 받지 않고 독립적으로 이루어진다.In this manner, all the semiconductor chips perform impedance adjustment operations for different times, and the impedance adjustment operations of the respective semiconductor chips are independently performed without being disturbed.

한편, 제 1 반도체 칩(110)과 제 2 반도체 칩(120)은 칩 선택 신호(CS0, CS1)를 이용하여 서로 다른 시간에 임피던스 조정 동작을 수행하도록 하는 것도 가능하다.Meanwhile, the first semiconductor chip 110 and the second semiconductor chip 120 may also perform impedance adjustment operations at different times by using the chip select signals CS0 and CS1.

이때 칩 선택 신호(CS0, CS1)는 각각 제 1 반도체 칩(110)과 제 2 반도체 칩(120)을 선택하기 위한 신호이다. 즉, 칩 선택 신호(CS0, CS1)에 따라 제 1 반도체 칩(110)과 제 2 반도체 칩(120) 각각의 활성화 여부가 결정될 수 있다.In this case, the chip selection signals CS0 and CS1 are signals for selecting the first semiconductor chip 110 and the second semiconductor chip 120, respectively. That is, whether to activate each of the first semiconductor chip 110 and the second semiconductor chip 120 may be determined according to the chip selection signals CS0 and CS1.

따라서 외부에서 칩 선택 신호(CS0)와 칩 선택 신호(CS1)를 정해진 시차를 두고 순차적으로 활성화시키고, 그에 따라 제 1 반도체 칩(110)과 제 2 반도체 칩(120)이 순차적으로 서로 다른 시간에 상술한 임피던스 조정 동작을 수행하는 것도 가능하다.
Therefore, the chip select signal CS0 and the chip select signal CS1 are sequentially activated at a predetermined time interval from the outside, so that the first semiconductor chip 110 and the second semiconductor chip 120 are sequentially at different times. It is also possible to perform the impedance adjustment operation described above.

도 3은 본 발명의 또 다른 실시예에 따른 적층형 반도체 회로(200)의 블록도이다.3 is a block diagram of a stacked semiconductor circuit 200 according to another embodiment of the present invention.

본 발명의 다른 실시예에 따른 적층형 반도체 회로(200)는 복수의 반도체 칩이 적층되며, 도 3과 같이, 제 1 반도체 칩(210)과 제 2 반도체 칩(220)으로 구성된 예를 든 것이다.In the stacked semiconductor circuit 200 according to another embodiment of the present invention, a plurality of semiconductor chips are stacked, and as shown in FIG. 3, the first semiconductor chip 210 and the second semiconductor chip 220 are illustrated.

본 발명의 다른 실시예에 따른 적층형 반도체 회로(200)는 제 1 반도체 칩(210)과 제 2 반도체 칩(220)이 동시 또는 서로 다른 시간에 임피던스 조정 동작을 수행할 수 있도록 한 것이다. 이때 제 1 반도체 칩(210)과 제 2 반도체 칩(220)의 데이터 출력은 각자의 데이터 입/출력 패드(DQ)를 통해 독립적으로 이루어지도록 한다.The stacked semiconductor circuit 200 according to another exemplary embodiment of the present invention allows the first semiconductor chip 210 and the second semiconductor chip 220 to perform impedance adjustment operations at the same time or at different times. In this case, data output of the first semiconductor chip 210 and the second semiconductor chip 220 may be independently performed through respective data input / output pads DQ.

제 1 반도체 칩(210)과 제 2 반도체 칩(220)은 각각 적층된 반도체 칩들의 수만큼 즉, 2개의 외부 저항 연결 패드들(ZQ)을 포함한다.Each of the first semiconductor chip 210 and the second semiconductor chip 220 includes two external resistance connection pads ZQ, that is, the number of stacked semiconductor chips.

제 1 반도체 칩(210)의 2개의 외부 저항 연결 패드들(ZQ)과 제 2 반도체 칩(220)의 2개의 외부 저항 연결 패드들(ZQ)을 관통 비아(TSV)를 통해 크로스 커플드(Cross Coupled) 구조로 연결한다.Two external resistance connection pads ZQ of the first semiconductor chip 210 and two external resistance connection pads ZQ of the second semiconductor chip 220 are cross-coupled through the through via TSV. Coupled) Connect the structure.

이때 관통 비아로서 TSV(Through Silicon Via)가 사용될 수 있다.At this time, a through silicon via (TSV) may be used as the through via.

한편, 상술한 외부 저항 연결 패드들(ZQ)을 크로스 커플드 구조로 연결하는 것은 생산성 측면과 관통 비아(TSV)의 구조적 특성을 고려한 것이다.On the other hand, connecting the above-described external resistance connection pads ZQ in a cross-coupled structure takes into account the productivity and structural characteristics of the through via TSV.

먼저, 적층되는 복수의 반도체 칩들 중에서 특정 칩을 다르게 설계하는 것은 생산성 측면에서 매우 비효율적일 수 있고, 관통 비아(TSV)는 적층된 반도체 칩들을 기준으로 보았을 때, 동일 선상에 위치한다.First, designing a specific chip differently from among a plurality of stacked semiconductor chips may be very inefficient in terms of productivity, and the through via TSV may be located on the same line when viewed based on the stacked semiconductor chips.

따라서 외부 저항 연결 패드들(ZQ)을 크로스 커플드 구조로 연결한 것이다.Therefore, the external resistance connection pads ZQ are connected in a cross coupled structure.

제 1 반도체 칩(210)의 2개의 외부 저항 연결 패드(ZQ) 중에서 어느 하나는 외부 저항(Rext1)과 연결되고, 다른 하나는 외부 저항(Rext2)과 연결된다.One of the two external resistance connection pads ZQ of the first semiconductor chip 210 is connected to the external resistor Reext1, and the other is connected to the external resistor Reext2.

즉, 2개의 외부 저항 연결 패드(ZQ)가 각각의 외부 저항과 독립적으로 연결된다.That is, two external resistance connection pads ZQ are connected to each external resistor independently.

결국, 상술한 크로스 커플드 구조로 인하여 외부 저항들(Rext1, Rext2)은 제 1 반도체 칩(210) 및 제 2 반도체 칩(220)과 서로 독립적으로 연결된다.As a result, the external resistors Rext1 and Rext2 are independently connected to the first semiconductor chip 210 and the second semiconductor chip 220 due to the cross-coupled structure described above.

즉, 외부 저항(Rext1)은 제 1 반도체 칩(210)의 임피던스 조정부(211)와 연결되고, 외부 저항(Rext2)은 제 2 반도체(220)의 임피던스 조정부(221)와 연결된다.That is, the external resistor Reext1 is connected to the impedance adjuster 211 of the first semiconductor chip 210, and the external resistor Reext2 is connected to the impedance adjuster 221 of the second semiconductor 220.

제 1 반도체 칩(210)과 제 2 반도체 칩(220)의 데이터 입/출력 패드들(DQ)이 관통 비아(TSV)를 통해 서로 연결된다.The data input / output pads DQ of the first semiconductor chip 210 and the second semiconductor chip 220 are connected to each other through the through via TSV.

또한 제 1 반도체 칩(210)의 임피던스 조정 완료 신호(CAL_END0)를 전송하기 위한 신호라인이 관통 비아(TSV)를 통해 제 2 반도체 칩(220)과 연결된다.In addition, a signal line for transmitting the impedance adjustment completion signal CAL_END0 of the first semiconductor chip 210 is connected to the second semiconductor chip 220 through the through via TSV.

제 1 반도체 칩(210)은 임피던스 조정부(211), 드라이빙 블록(212), 데이터 입/출력 패드(DQ), 복수의 외부 저항 연결 패드(ZQ) 및 복수의 관통 비아(TSV)를 포함한다.The first semiconductor chip 210 includes an impedance adjusting unit 211, a driving block 212, a data input / output pad DQ, a plurality of external resistance connecting pads ZQ, and a plurality of through vias TSVs.

드라이빙 블록(212)은 데이터(DATA)를 드라이빙하여 데이터 입/출력 패드(DQ)로 출력하도록 구성된다.The driving block 212 is configured to drive the data DATA and output the data to the data input / output pad DQ.

임피던스 조정부(211)는 임피던스 조정 인에이블 신호(ZQCAL)와 임피던스 조정 완료 신호(CAL_END)가 모두 활성화되면, 외부 저항(Rext1)을 기준으로 생성한 임피던스 조정신호(PCODE<0:N>, NCODE<0:N>)를 이용하여 드라이빙 블록(212)의 임피던스를 외부 저항(Rext1)과 동일한 값으로 조정하는 임피던스 조정 동작을 개시하도록 구성된다.When both the impedance adjustment enable signal ZQCAL and the impedance adjustment completion signal CAL_END are activated, the impedance adjusting unit 211 generates the impedance adjusting signals PCODE <0: N> and NCODE <generated based on the external resistor Rext1. 0: N>) to configure the impedance adjustment operation of adjusting the impedance of the driving block 212 to the same value as the external resistance Reext1.

임피던스 조정부(211)는 임피던스 조정 인에이블 신호(ZQCAL)와 임피던스 조정 완료 신호(CAL_END)가 모두 활성화되는 것을 검출하기 위한 로직 게이트(213)를 포함한다.The impedance adjusting unit 211 includes a logic gate 213 for detecting that both the impedance adjusting enable signal ZQCAL and the impedance adjusting completion signal CAL_END are activated.

로직 게이트(213)는 전원 전압(VDD)을 임피던스 조정 완료 신호(CAL_END)로서 제공받도록 구성된다.The logic gate 213 is configured to receive the power supply voltage VDD as the impedance adjustment completion signal CAL_END.

이때 임피던스 조정 인에이블 신호(ZQCAL)는 임피던스 조정부(211) 내부 신호이거나, 외부 신호일 수 있다.In this case, the impedance adjusting enable signal ZQCAL may be an internal signal of the impedance adjusting unit 211 or an external signal.

임피던스 조정 동작은 반도체 회로의 초기 동작 구간 중에 수행될 수 있으며, 임피던스 조정 인에이블 신호(ZQCAL)는 내부 또는 외부에서 발생되어 임피던스 조정 가능 구간을 정의하는 신호일 수 있다.The impedance adjustment operation may be performed during an initial operation period of the semiconductor circuit, and the impedance adjustment enable signal ZQCAL may be a signal generated internally or externally to define an impedance adjustment period.

임피던스 조정 완료 신호(CAL_END)는 자신 보다 하위 반도체 칩이 임피던스 조정 동작의 완료를 정의하는 신호이다. 따라서 제 1 반도체 칩(210) 즉, 최하위 반도체 칩의 임피던스 조정부(211)는 전원 전압(VDD)을 임피던스 조정 완료 신호(CAL_END)로서 제공받는다.The impedance adjustment completion signal CAL_END is a signal in which a semiconductor chip lower than itself defines the completion of the impedance adjustment operation. Therefore, the impedance adjusting unit 211 of the first semiconductor chip 210, that is, the lowest semiconductor chip, receives the power supply voltage VDD as the impedance adjustment completion signal CAL_END.

임피던스 조정부(211)는 전원 전압(VDD)을 임피던스 조정 완료 신호(CAL_END)로서 제공받으므로 임피던스 조정 인에이블 신호(ZQCAL)가 활성화되면 임피던스 조정 동작을 개시한다.Since the impedance adjusting unit 211 receives the power supply voltage VDD as the impedance adjusting completion signal CAL_END, the impedance adjusting unit 211 starts the impedance adjusting operation when the impedance adjusting enable signal ZQCAL is activated.

인피던스 조정부(211)는 임피던스 조정 동작이 완료되면 자신의 임피던스 조정 동작의 완료를 정의하는 임피던스 조정 완료 신호(CAL_END0)를 활성화시키도록 구성된다.The impedance adjustment unit 211 is configured to activate the impedance adjustment completion signal CAL_END0 that defines the completion of its impedance adjustment operation when the impedance adjustment operation is completed.

임피던스 조정 완료 신호(CAL_END0)는 관통 비아(TSV)를 통해 제 2 반도체 칩(220)으로 전달된다.The impedance adjustment completion signal CAL_END0 is transmitted to the second semiconductor chip 220 through the through via TSV.

제 2 반도체 칩(220)은 임피던스 조정부(221), 드라이빙 블록(222), 데이터 입/출력 패드(DQ), 복수의 외부 저항 연결 패드(ZQ) 및 복수의 관통 비아(TSV)를 포함한다.The second semiconductor chip 220 includes an impedance adjusting unit 221, a driving block 222, a data input / output pad DQ, a plurality of external resistance connection pads ZQ, and a plurality of through vias TSVs.

드라이빙 블록(222)은 데이터(DATA)를 드라이빙하여 데이터 입/출력 패드(DQ)로 출력하도록 구성된다.The driving block 222 is configured to drive the data DATA and output the data to the data input / output pad DQ.

임피던스 조정부(221)는 임피던스 조정 인에이블 신호(ZQCAL)와 임피던스 조정 완료 신호(CAL_END0)가 모두 활성화되면, 외부 저항(Rext2)을 기준으로 생성한 임피던스 조정신호(PCODE<0:N>, NCODE<0:N>)를 이용하여 드라이빙 블록(222)의 임피던스를 외부 저항(Rext2)과 동일한 값으로 조정하는 임피던스 조정 동작을 개시하도록 구성된다.When both the impedance adjustment enable signal ZQCAL and the impedance adjustment completion signal CAL_END0 are activated, the impedance adjusting unit 221 generates the impedance adjustment signals PCODE <0: N> and NCODE <generated based on the external resistor Reext2. 0: N>) to configure the impedance adjustment operation of adjusting the impedance of the driving block 222 to the same value as the external resistance Reext2.

임피던스 조정부(221)는 임피던스 조정 인에이블 신호(ZQCAL)와 임피던스 조정 완료 신호(CAL_END0)가 모두 활성화되는 것을 검출하기 위한 로직 게이트(223)를 포함한다.The impedance adjusting unit 221 includes a logic gate 223 for detecting that both the impedance adjusting enable signal ZQCAL and the impedance adjusting completion signal CAL_END0 are activated.

임피던스 조정부(221)는 임피던스 조정 완료 신호(CAL_END0) 및 임피던스 조정 인에이블 신호(ZQCAL)가 활성화되면 임피던스 조정 동작을 개시한다.The impedance adjusting unit 221 starts an impedance adjusting operation when the impedance adjusting completion signal CAL_END0 and the impedance adjusting enable signal ZQCAL are activated.

인피던스 조정부(221)는 임피던스 조정 동작이 완료되면 자신의 임피던스 조정 동작의 완료를 정의하는 임피던스 조정 완료 신호(CAL_END1)를 활성화시킨다.When the impedance adjustment operation is completed, the impedance adjustment unit 221 activates the impedance adjustment completion signal CAL_END1 that defines the completion of its impedance adjustment operation.

임피던스 조정 완료 신호(CAL_END1)는 관통 비아(TSV)를 통해 상위의 반도체 칩으로 전달된다.The impedance adjustment completion signal CAL_END1 is transmitted to the upper semiconductor chip through the through via TSV.

한편, 상술한 로직 게이트들(213, 223)은 제어 신호(도시 생략)에 따라 그 동작이 비 활성화되도록 구성할 수 있다. 로직 게이트들(213, 223)이 비 활성화되는 경우, 임피던스 조정 인에이블 신호(ZQCAL)에 따라 임피던스 조정 동작 개시여부가 결정될 수 있다.Meanwhile, the above-described logic gates 213 and 223 may be configured to deactivate the operation according to a control signal (not shown). When the logic gates 213 and 223 are deactivated, whether to start the impedance adjustment operation may be determined according to the impedance adjustment enable signal ZQCAL.

이때 제어 신호를 생성하기 위한 소스로서, 테스트 모드 신호, MRS(Mode Register Set) 또는 전자 퓨즈(E-Fuse) 등이 사용될 수 있다.In this case, as a source for generating the control signal, a test mode signal, a mode register set (MRS), or an electronic fuse (E-Fuse) may be used.

이와 같이 구성된 본 발명의 다른 실시예에 따른 적층형 반도체 회로(200)의 임피던스 조정 동작을 설명하면 다음과 같다.Referring to the impedance adjustment operation of the stacked semiconductor circuit 200 according to another embodiment of the present invention configured as described above are as follows.

먼저, 상술한 바와 같이, 외부 저항들(Rext1, Rext2)은 제 1 반도체 칩(210) 및 제 2 반도체 칩(220)과 서로 독립적으로 연결되므로 제 1 반도체 칩(210)과 제 2 반도체 칩(220)은 동시에 독립적인 임피던스 조정 동작을 수행할 수 있다.First, as described above, since the external resistors Rext1 and Rext2 are independently connected to the first semiconductor chip 210 and the second semiconductor chip 220, the first semiconductor chip 210 and the second semiconductor chip ( 220 may simultaneously perform an independent impedance adjustment operation.

이때 제 1 반도체 칩(210)과 제 2 반도체 칩(220)이 동시에 독립적인 임피던스 조정 동작을 수행하는 경우, 상술한 로직 게이트들(213, 223)을 제어 신호를 이용하여 비 활성화시킨다.In this case, when the first semiconductor chip 210 and the second semiconductor chip 220 simultaneously perform independent impedance adjustment operations, the logic gates 213 and 223 described above are deactivated by using a control signal.

다음으로, 제 1 반도체 칩(210)과 제 2 반도체 칩(220)이 서로 다른 시간에 임피던스 조정 동작을 수행하는 방식을 설명하기로 한다.Next, a method in which the first semiconductor chip 210 and the second semiconductor chip 220 perform an impedance adjustment operation at different times will be described.

임피던스 조정 인에이블 신호(ZQCAL)가 활성화되면 제 1 반도체 칩(210)이 임피던스 조정 동작을 수행한다.When the impedance adjustment enable signal ZQCAL is activated, the first semiconductor chip 210 performs an impedance adjustment operation.

이후, 제 1 반도체 칩(210)이 자신의 임피던스 조정 동작이 완료되었음을 정의하는 임피던스 조정 완료 신호(CAL_END0)을 활성화시킨다.Thereafter, the first semiconductor chip 210 activates the impedance adjustment completion signal CAL_END0 which defines that its impedance adjustment operation is completed.

한편, 제 2 반도체 칩(220)은 임피던스 조정 인에이블 신호(ZQCAL)가 활성화되더라도 임피던스 조정 완료 신호(CAL_END0)가 활성화되지 않았으므로 임피던스 조정 동작을 수행하지 못한다.Meanwhile, even when the impedance adjustment enable signal ZQCAL is activated, the second semiconductor chip 220 does not perform the impedance adjustment operation because the impedance adjustment completion signal CAL_END0 is not activated.

이후, 제 2 반도체 칩(220)은 임피던스 조정 완료 신호(CAL_END0)가 활성화됨에 따라 임피던스 조정 동작을 수행하고, 임피던스 조정 동작이 완료되면 임피던스 조정 완료 신호(CAL_END1)를 활성화시킨다.Thereafter, the second semiconductor chip 220 performs an impedance adjustment operation as the impedance adjustment completion signal CAL_END0 is activated, and activates the impedance adjustment completion signal CAL_END1 when the impedance adjustment operation is completed.

이러한 방식으로 제 1 반도체 칩(210)와 제 2 반도체 칩(220)의 임피던스 조정 동작이 독립적으로 이루어질 수 있다.In this manner, the impedance adjustment operation of the first semiconductor chip 210 and the second semiconductor chip 220 may be independently performed.

한편, 제 1 반도체 칩(210)과 제 2 반도체 칩(220)은 칩 선택 신호(CS0, CS1)를 이용하여 서로 다른 시간에 임피던스 조정 동작을 수행하도록 하는 것도 가능하다.Meanwhile, the first semiconductor chip 210 and the second semiconductor chip 220 may be configured to perform impedance adjustment operations at different times by using the chip select signals CS0 and CS1.

이때 칩 선택 신호(CS0, CS1)는 각각 제 1 반도체 칩(210)과 제 2 반도체 칩(220)을 선택하기 위한 신호이다. 즉, 칩 선택 신호(CS0, CS1)에 따라 제 1 반도체 칩(210)과 제 2 반도체 칩(220) 각각의 활성화 여부가 결정될 수 있다.In this case, the chip selection signals CS0 and CS1 are signals for selecting the first semiconductor chip 210 and the second semiconductor chip 220, respectively. That is, whether to activate each of the first semiconductor chip 210 and the second semiconductor chip 220 may be determined according to the chip selection signals CS0 and CS1.

따라서 외부에서 칩 선택 신호(CS0)와 칩 선택 신호(CS1)를 정해진 시차를 두고 순차적으로 활성화시키고, 그에 따라 제 1 반도체 칩(210)과 제 2 반도체 칩(220)이 순차적으로 서로 다른 시간에 상술한 임피던스 조정 동작을 수행하는 것도 가능하다.
Therefore, the chip select signal CS0 and the chip select signal CS1 are sequentially activated at a predetermined time interval from the outside, so that the first semiconductor chip 210 and the second semiconductor chip 220 are sequentially different from each other at a different time. It is also possible to perform the impedance adjustment operation described above.

이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.As such, those skilled in the art will appreciate that the present invention can be implemented in other specific forms without changing the technical spirit or essential features thereof. Therefore, the above-described embodiments are to be understood as illustrative in all respects and not as restrictive. The scope of the present invention is shown by the following claims rather than the detailed description, and all changes or modifications derived from the meaning and scope of the claims and their equivalents should be construed as being included in the scope of the present invention. do.

Claims (18)

삭제delete 삭제delete 복수의 반도체 칩이 적층된 적층형 반도체 회로로서,
상기 복수의 반도체 칩 각각의 외부 저항 연결 패드가 관통 비아를 통해 서로 연결되고,
상기 복수의 반도체 칩 중에서 어느 하나의 반도체 칩의 외부 저항 연결 패드가 외부 저항과 연결되며,
상기 복수의 반도체 칩의 임피던스 조정 동작이 서로 다른 시간에 수행되도록 구성되고,
상기 복수의 반도체 칩 각각은 자신의 임피던스 조정 동작이 완료됨을 정의하는 임피던스 조정 완료 신호를 상위의 반도체 칩으로 전송하도록 구성되는 적층형 반도체 회로.A stacked semiconductor circuit in which a plurality of semiconductor chips are stacked,
External resistance connection pads of each of the plurality of semiconductor chips are connected to each other through through vias,
An external resistance connection pad of any one of the plurality of semiconductor chips is connected to an external resistor,
Configured to perform impedance adjustment operations of the plurality of semiconductor chips at different times,
And each of the plurality of semiconductor chips is configured to transmit an impedance adjustment completion signal to the upper semiconductor chip defining that its impedance adjustment operation is completed. 삭제delete ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈Claim 5 was abandoned upon payment of a set-up fee. 제 3 항에 있어서,
상기 임피던스 조정 완료 신호를 상기 상위의 반도체 칩으로 전송하기 위한 관통 비아를 더 포함하는 적층형 반도체 회로.The method of claim 3, wherein
And a through via for transmitting the impedance adjustment completion signal to the upper semiconductor chip. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈Claim 6 has been abandoned upon payment of a setup registration fee. 제 3 항에 있어서,
상기 상위의 반도체 칩은 상기 임피던스 조정 완료 신호에 응답하여 자신의 임피던스 조정 동작을 수행하도록 구성되는 적층형 반도체 회로.The method of claim 3, wherein
And the upper semiconductor chip is configured to perform its impedance adjustment operation in response to the impedance adjustment completion signal. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈Claim 7 was abandoned upon payment of a set-up fee. 제 3 항에 있어서,
상기 복수의 반도체 칩은 각각
입력된 데이터를 드라이빙하도록 구성된 드라이빙 블록, 및
임피던스 조정 인에이블 신호와 상기 임피던스 조정 완료 신호가 모두 활성화되면, 상기 외부 저항의 저항값을 기준으로 상기 드라이빙 블록의 임피던스를 조정하는 동작을 개시하도록 구성된 임피던스 조정부를 포함하는 적층형 반도체 회로.The method of claim 3, wherein
Each of the plurality of semiconductor chips
A driving block configured to drive input data, and
And an impedance adjustment unit configured to initiate an operation of adjusting an impedance of the driving block based on a resistance value of the external resistance when both an impedance adjustment enable signal and the impedance adjustment completion signal are activated. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈Claim 8 has been abandoned upon payment of a set-up fee. 제 3 항에 있어서,
상기 복수의 반도체 칩은
서로 다른 시간에 활성화되는 칩 선택 신호들 각각에 응답하여 상기 임피던스 조정 동작이 서로 다른 시간에 수행되도록 구성되는 적층형 반도체 회로.The method of claim 3, wherein
The plurality of semiconductor chips
And the impedance adjusting operation is performed at different times in response to each of the chip select signals activated at different times. 복수의 반도체 칩이 적층된 적층형 반도체 회로로서,
상기 복수의 반도체 칩 각각은 적층되는 반도체 칩의 수만큼의 외부 저항 연결 패드들을 포함하고,
상기 복수의 반도체 칩 각각의 외부 저항 연결 패드들은 서로 다른 반도체 칩의 외부 저항 연결 패드들과 크로스 커플드(Cross Coupled) 구조로 연결되고,
상기 복수의 반도체 칩 중에서 어느 하나의 반도체 칩의 외부 저항 연결 패드들이 각각 서로 다른 외부 저항과 독립적으로 연결되며,
상기 복수의 반도체 칩의 임피던스 조정 동작이 동시에 수행되도록 구성되는 적층형 반도체 회로.A stacked semiconductor circuit in which a plurality of semiconductor chips are stacked,
Each of the plurality of semiconductor chips includes as many external resistance connection pads as the number of stacked semiconductor chips,
The external resistance connection pads of each of the plurality of semiconductor chips are connected to the external resistance connection pads of different semiconductor chips in a cross coupled structure.
External resistor connection pads of any one of the plurality of semiconductor chips are independently connected to different external resistors,
And a stacked semiconductor circuit configured to simultaneously perform impedance adjustment operations of the plurality of semiconductor chips. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈Claim 10 has been abandoned upon payment of a setup registration fee. 제 9 항에 있어서,
상기 복수의 반도체 칩은 각각
입력된 데이터를 드라이빙하도록 구성된 드라이빙 블록, 및
임피던스 조정 인에이블 신호가 활성화되면, 자신과 연결된 외부 저항의 저항값을 기준으로 상기 드라이빙 블록의 임피던스를 조정하는 동작을 개시하도록 구성된 임피던스 조정부를 포함하는 적층형 반도체 회로.The method of claim 9,
Each of the plurality of semiconductor chips
A driving block configured to drive input data, and
And an impedance adjusting unit configured to initiate an operation of adjusting an impedance of the driving block based on a resistance value of an external resistor connected to the impedance adjusting enable signal when the impedance adjusting enable signal is activated. 복수의 반도체 칩이 적층된 적층형 반도체 회로로서,
상기 복수의 반도체 칩 각각은 적층되는 반도체 칩의 수만큼의 외부 저항 연결 패드들을 포함하고,
상기 복수의 반도체 칩 각각의 외부 저항 연결 패드들은 서로 다른 반도체 칩의 외부 저항 연결 패드들과 크로스 커플드(Cross Coupled) 구조로 연결되고,
상기 복수의 반도체 칩 중에서 어느 하나의 반도체 칩의 외부 저항 연결 패드들이 각각 서로 다른 외부 저항과 독립적으로 연결되며,
상기 복수의 반도체 칩의 임피던스 조정 동작이 제어 신호에 응답하여 동시 또는 서로 다른 시간에 수행되도록 구성되는 적층형 반도체 회로.A stacked semiconductor circuit in which a plurality of semiconductor chips are stacked,
Each of the plurality of semiconductor chips includes as many external resistance connection pads as the number of stacked semiconductor chips,
The external resistance connection pads of each of the plurality of semiconductor chips are connected to the external resistance connection pads of different semiconductor chips in a cross coupled structure.
External resistor connection pads of any one of the plurality of semiconductor chips are independently connected to different external resistors,
And the impedance adjusting operation of the plurality of semiconductor chips is performed simultaneously or at different times in response to a control signal. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈Claim 12 was abandoned upon payment of a set-up fee. 제 11 항에 있어서,
상기 복수의 반도체 칩 각각은 자신의 임피던스 조정 동작이 완료됨을 정의하는 임피던스 조정 완료 신호를 상위의 반도체 칩으로 전송하도록 구성되는 적층형 반도체 회로.The method of claim 11,
And each of the plurality of semiconductor chips is configured to transmit an impedance adjustment completion signal to the upper semiconductor chip defining that its impedance adjustment operation is completed. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈Claim 13 was abandoned upon payment of a set-up fee. 제 12 항에 있어서,
상기 임피던스 조정 완료 신호를 상기 상위의 반도체 칩으로 전송하기 위한 관통 비아를 더 포함하는 적층형 반도체 회로.The method of claim 12,
And a through via for transmitting the impedance adjustment completion signal to the upper semiconductor chip. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈Claim 14 was abandoned upon payment of a set-up fee. 제 12 항에 있어서,
상기 상위의 반도체 칩은 상기 임피던스 조정 완료 신호에 응답하여 자신의 임피던스 조정 동작을 수행하도록 구성되는 적층형 반도체 회로.The method of claim 12,
And the upper semiconductor chip is configured to perform its impedance adjustment operation in response to the impedance adjustment completion signal. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈Claim 15 was abandoned upon payment of a set-up fee. 제 12 항에 있어서,
상기 복수의 반도체 칩은 각각
입력된 데이터를 드라이빙하도록 구성된 드라이빙 블록, 및
임피던스 조정 인에이블 신호와 상기 임피던스 조정 완료 신호가 모두 활성화되면, 자신과 연결된 외부 저항의 저항값을 기준으로 상기 드라이빙 블록의 임피던스를 조정하는 동작을 개시하도록 구성된 임피던스 조정부를 포함하는 적층형 반도체 회로.The method of claim 12,
Each of the plurality of semiconductor chips
A driving block configured to drive input data, and
And an impedance adjusting unit configured to initiate an operation of adjusting an impedance of the driving block based on a resistance value of an external resistor connected to the impedance adjusting enable signal and the impedance adjusting completion signal. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈Claim 16 was abandoned upon payment of a set-up fee. 제 12 항에 있어서,
상기 복수의 반도체 칩은 각각
입력된 데이터를 드라이빙하도록 구성된 드라이빙 블록, 및
상기 제어 신호에 따라 상기 임피던스 조정 완료 신호와 상관없이 임피던스 조정 인에이블 신호가 활성화되면, 자신과 연결된 외부 저항의 저항값을 기준으로 상기 드라이빙 블록의 임피던스를 조정하는 동작을 개시하도록 구성된 임피던스 조정부를 포함하는 적층형 반도체 회로.The method of claim 12,
Each of the plurality of semiconductor chips
A driving block configured to drive input data, and
And an impedance adjusting unit configured to initiate an operation of adjusting an impedance of the driving block based on a resistance value of an external resistor connected to the impedance adjusting enable signal when the impedance adjusting enable signal is activated according to the control signal. Multilayer semiconductor circuit. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈Claim 17 was abandoned upon payment of a set-up fee. 제 11 항에 있어서,
상기 제어 신호는
테스트 모드 신호, MRS(Mode Register Set) 신호 또는 전자 퓨즈(E-Fuse) 신호를 포함하는 적층형 반도체 회로.The method of claim 11,
The control signal is
A stacked semiconductor circuit comprising a test mode signal, a mode register set (MRS) signal, or an electronic fuse (E-Fuse) signal. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈Claim 18 was abandoned when the set registration fee was paid. 제 11 항에 있어서,
상기 복수의 반도체 칩은
서로 다른 시간에 활성화되는 칩 선택 신호들 각각에 응답하여 상기 임피던스 조정 동작이 서로 다른 시간에 수행되도록 구성되는 적층형 반도체 회로. The method of claim 11,
The plurality of semiconductor chips
And the impedance adjusting operation is performed at different times in response to each of the chip select signals activated at different times.
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