KR102041743B1 - Pci 익스프레스 강화 - Google Patents

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Abstract

링크가 활성 상태에서 퇴장하는 것이 식별되며, 링크는 복수개의 레인을 포함한다. 링크를 통해 이전에 전송된 데이터에 기초하여 레인에 대한 패리티 정보가 유지되며, 패리티 정보의 표시는 활성 상태로부터 퇴장하기 전에 전송된다.

Description

PCI 익스프레스 강화{PCI EXPRESS ENHANCEMENTS}
본 개시는 컴퓨팅 시스템에 관한 것으로, 특히 (배타적이지 않으나) 포인트-투-포인트 인터커넥트에 관한 것이다.
반도체 처리 및 로직 설계의 발전으로 말미암아 집적 회로 디바이스 상에서 존재할 수 있는 로직의 양적 증가가 가능하게 되었다. 그 결과로서, 컴퓨터 시스템 구성은 한 시스템 내의 단일 또는 복수의 집적 회로에서부터 개개의 집적 회로상에 존재하는 다중 코어, 다중 하드웨어 쓰레드, 및 다중 논리 프로세서뿐만 아니라, 그러한 프로세서 내에서 집적된 다른 인터페이스에 이르기까지 진화하였다. 프로세서 또는 집적 회로는 전형적으로 단일의 물리적인 프로세서 다이를 포함하는데, 이 프로세서 다이는 임의의 개수의 코어, 하드웨어 쓰레드, 논리 프로세서, 인터페이스, 메모리 제어기 허브 등을 포함할 수 있다.
더 많은 처리 능력을 더 작은 패키지 내에 맞추어 넣으려는 역량이 더 커진 결과로서, 소형의 컴퓨팅 디바이스의 인기가 증가하고 있다. 스마트폰, 태블릿, 울트라신 노트북, 및 다른 사용자 장비가 기하급수적으로 증가하였다. 그러나 이렇게 소형의 디바이스는 데이터 저장 및 폼 팩터를 초과하는 복잡한 처리를 모두 서버에 의존하고 있다. 그 결과, 고성능 컴퓨팅 마켓(즉, 서버 공간)의 수요가 또한 증가하였다. 예를 들면, 현대의 서버에서는 컴퓨팅 능력을 높이기 위해 일반적으로 다중 코어를 가진 단일 프로세서뿐만 아니라, (다중 소켓이라고도 지칭하는) 다중 물리 프로세서가 존재한다. 그러나 컴퓨팅 시스템에서 장치의 개수와 함께 처리 능력이 증가함에 따라서, 소켓과 다른 장치 간의 통신이 더욱 중요해지고 있다.
실제로, 애초에 전기 통신을 취급하였던 전통적인 멀티-드롭 버스로부터 고속의 통신을 용이하게 해주는 완전히 발달한 인터커넥트 아키텍처에 이르기까지 인터커넥트 기술이 성장하였다. 불행하게도, 더욱 높은 속도로 소모해버리는 미래의 프로세서의 수요로서, 해당하는 수요는 기존의 인터커넥트 아키텍처의 역량에 집중되고 있다.
도 1은 인터커넥트 아키텍처를 포함하는 컴퓨팅 시스템의 실시예를 예시한다.
도 2는 계층화된 스택(layered stack)을 포함하는 인터커넥트 아키텍처의 실시예를 예시한다.
도 3은 인터커넥트 아키텍처 내부에서 생성되거나 수신되는 요청 또는 패킷의 실시예를 예시한다.
도 4는 인터커넥트 아키텍처의 송신기와 수신기 쌍의 실시예를 예시한다.
도 5는 예시적인 두 커넥터 인터커넥트 채널의 실시예를 예시한다.
도 6은 비아를 포함하는 인터커넥트 구조의 횡단면의 간략화한 블록도이다.
도 7은 비아 스터브를 백드릴링한 인터커넥트의 횡단면의 표현이다.
도 8은 레인 오류 상태 레지스터를 포함하는 역량 구조를 표현하는 블록도이다.
도 9는 다중 레인 인터커넥트에서 데이터 흐름을 예시하는 간략화한 다이어그램이다.
도 10은 예시적인 프레이밍 토큰 심볼의 표현을 도시한다.
도 11은 예시적인 스킵(SKP) 정렬된 세트를 포함하는 데이터 흐름을 예시하는 간략화한 다이어그램이다.
도 12는 오류 레지스터로 보고될 수 있는 레인 오류를 예시하는 간략화한 블록도이다.
도 13a 내지 도 13d는 링크의 레인 오류를 보고하는 예시적인 기술을 예시하는 플로우차트다.
도 14는 멀티코어 프로세서를 포함하는 컴퓨팅 시스템의 블록도의 실시예를 예시한다.
도 15는 멀티코어 프로세서를 포함하는 컴퓨팅 시스템의 블록도의 다른 실시예를 예시한다.
도 16은 프로세서의 블록도의 실시예를 예시한다.
도 17은 프로세서를 포함하는 컴퓨팅 시스템의 블록도의 다른 실시예를 예시한다.
도 18은 다중 프로세서를 포함하는 컴퓨팅 시스템의 블록도의 실시예를 예시한다.
도 19는 시스템 온 칩(System on Chip, SoC)으로서 구현된 예시적인 시스템을 예시한다.
여러 도면에서 동일한 참조 부호 및 표시는 동일한 요소를 나타낸다.
하기 설명에서, 특정 형태의 프로세서 및 시스템 구성, 특정 하드웨어 구조, 특정 아키텍처적 및 마이크로 아키텍처적 세부사항, 특정 레지스터 구성, 특정 명령어 타입, 특정 시스템 컴포넌트, 특정 측정치/높이, 특정 프로세서 파이프라인 스테이지, 및 동작 등의 예와 같은 많은 특정한 세부 사항이 본 발명의 철저한 이해를 제공하기 위해 설명된다. 그러나 본 기술에서 통상의 지식을 가진 자들에게는 이러한 특정 세부사항이 본 발명의 주제를 실시하기 위해 반드시 이용될 필요가 있지 않다는 것이 자명할 것이다. 다른 사례에서, 본 발명을 불필요하게 모호하지 않도록 하기 위해, 특정하고 대안적인 프로세서 아키텍처, 설명된 알고리즘에 대한 특정 로직 회로/코드, 특정 펌웨어 코드, 특정 로직 구성, 특정 제조 기술 및 재료, 특정 컴파일러 구현, 코드 내 알고리즘의 특정 표현, 특정 파워다운 및 게이팅 기술/로직, 및 컴퓨터 시스템의 다른 특정 동작의 세부사항과 같은 널리 공지된 컴포넌트 또는 방법에 관해서는 자세하게 설명하지 않았다.
비록 다음과 같은 실시예가 컴퓨팅 플랫폼이나 마이크로프로세서와 같은 특정 집적 회로에서 에너지 보존 및 에너지 효율에 관하여 설명될 수 있을지라도, 다른 실시예는 다른 형태의 집적 회로 및 로직 디바이스에 적용 가능하다. 본 명세서에서 설명되는 실시예의 유사한 기술 및 가르침은 더 나은 에너지 효율 및 에너지 보전으로부터 또한 이득을 받을 수 있는 다른 형태의 회로 또는 반도체 디바이스에 적용될 수 있다. 예를 들면, 설명된 실시예는 데스크톱 컴퓨터 시스템 또는 울트라북TM으로 한정되지 않는다. 그리고 휴대형 디바이스, 태블릿, 다른 신(thin) 노트북, 시스템 온 칩(systems on a chip, SOC) 디바이스, 및 임베디드 애플리케이션과 같은 다른 디바이스에서도 사용될 수 있다. 휴대형 디바이스의 몇 가지 예는 셀룰러 폰, 인터넷 프로토콜 디바이스, 디지털 카메라, 개인 휴대정보 단말기(personal digital assistant, PDA), 및 휴대 PC를 포함한다. 임베디드 애플리케이션은 통상적으로 아래에서 교시된 기능 및 동작을 수행할 수 있는 마이크로컨트롤러, 디지털 신호 프로세서(digital signal processor, DSP), 시스템 온 칩, 네트워크 컴퓨터(network computer, NetPC), 셋톱 박스, 네트워크 허브, 광역 네트워크(wide area network, WAN) 스위치, 또는 임의의 다른 시스템을 포함한다. 더욱이, 본 명세서에서 설명된 장치, 방법 및 시스템은 물리적인 컴퓨팅 디바이스로 한정되지 않고, 에너지 보존 및 효율을 위해 소프트웨어를 최적화하는 것에도 관련될 수 있다. 아래의 설명에서 즉시 명백해지는 바와 같이, 본 명세서에서 설명된 방법, 장치 및 시스템의 실시예는 (하드웨어, 펌웨어, 소프트웨어 또는 이들의 조합과 관련한 것이든 아니든) 성능 고려 사항과 장차 균형을 이루는 '녹색 기술'에 중요하게 고려될 수 있다.
컴퓨팅 시스템이 발달하면서, 컴퓨팅 시스템 내 컴포넌트들은 더욱 복잡해지고 있다. 그 결과 컴포넌트들 사이를 연결하고 통신하게 하는 인터커넥트 아키텍처 또한 최적한 컴포넌트 동작에 필요한 대역폭 요구가 충족되는 것을 보장하기 위해 복잡도가 증가되고 있다. 그뿐만 아니라, 다양한 세분된 시장은 시장의 요구에 맞는 인터커넥트 아키텍처의 다양한 양상을 요구하고 있다. 예를 들면, 서버는 고성능을 요구하는데 반해, 모바일 에코시스템은 때로는 절전을 위해 전체 성능을 희생할 수 있다. 그렇지만, 이것은 절전을 극대화하면서 최고로 가능한 성능을 제공하려는 대부분의 패브릭의 한 가지 목적이다. 아래에서, 본 명세서에서 설명된 본 발명의 양태로부터 잠재적으로 이득을 받게 될 복수의 인터커넥트가 논의된다.
하나의 인터커넥트 패브릭 아키텍처는 PCIe 아키텍처를 포함한다. PCIe의 기본적인 목표는 여러 세분 시장, 즉 클라이언트(데스크톱 및 모바일), 서버(표준 및 기업), 및 임베디드 및 통신 디바이스를 연결해주는 개방형 아키텍처에서 여러 벤더들의 컴포넌트 및 디바이스를 상호 동작할 수 있게 하는 것이다. PCI 익스프레스는 다양한 미래의 컴퓨팅 및 통신 플랫폼을 목적으로 정의된 고성능의 범용 I/O 인터커넥트이다. 그의 사용 모델, 적재-저장(load-store) 아키텍처, 및 소프트웨어 인터페이스와 같은 일부 PCI 속성은 개정을 통해 유지되어 온 반면, 이전의 병렬 버스 구현은 뛰어난 확장성의 완전 직렬 인터페이스로 대체되었다. PCI 익스프레스의 최신 버전은 새로운 레벨의 성능 및 특징을 넘겨주기 위해 최신의 포인트-투-포인트 인터커넥트, 스위치-기반 기술, 및 패킷화된 프로토콜을 활용한다. 전력 관리, 서비스 품질(Quality Of Service, QoS), 핫-플러그/핫-스왑 지원, 데이터 무결성, 및 오류 처리는 PCI 익스프레스에 의해 지원되는 최신의 특징들 중 일부이다.
도 1을 참조하면, 한 세트의 컴포넌트들을 상호접속하는 포인트-투-포인트 링크로 구성된 일 실시예가 도시된다. 시스템(100)은 제어기 허브(115)에 연결된 프로세서(105) 및 시스템 메모리(110)를 포함한다. 프로세서(105)는 마이크로프로세서, 호스트 프로세서, 임베디드 프로세서, 코-프로세서, 또는 여타 프로세서와 같은 임의의 프로세싱 요소를 포함할 수 있다. 프로세서(105)는 프론트-사이드 버스(front-side bus, FSB)(106)를 통해 제어기 허브(115)에 연결된다. 일 실시예에서, FSB(106)는 아래에서 설명되는 바와 같이 직렬의 포인트-투-포인트 인터커넥트이다. 다른 실시예에서, 링크(106)는 다양한 인터커넥트 표준을 준용하는 직렬의 차동 인터커넥트 아키텍처를 포함한다.
시스템 메모리(110)는 시스템(100) 내 디바이스에 의해 액세스 가능한 랜덤 액세스 메모리(random access memory, RAM), 비-휘발성(non-volatile, NV) 메모리, 또는 여타 메모리와 같은 임의의 메모리 디바이스를 포함한다. 시스템 메모리(110)는 메모리 인터페이스(116)를 통해 제어기 허브(115)에 연결된다. 메모리 인터페이스의 예는 더블-데이터 레이트(double-data rate, DDR) 메모리 인터페이스, 듀얼-채널 DDR 메모리 인터페이스, 및 다이나믹 RAM(dynamic RAM, DRAM) 메모리 인터페이스를 포함한다.
일 실시예에서, 제어기 허브(115)는 주변 컴포넌트 인터커넥트 익스프레스(Peripheral Component Interconnect Express, PCIe 또는 PCIE) 상호 접속 아키텍처 내 루트 허브, 루트 콤플렉스, 또는 루트 제어기다. 제어기 허브(115)의 예는 칩셋, 메모리 제어기 허브(memory controller hub, MCH), 노스브릿지, 인터커넥트 제어기 허브(interconnect controller hub, ICH), 사우스브릿지, 및 루트 제어기/허브를 포함한다. 종종 칩셋이라는 용어는 물리적으로 별개인 두 개의 제어기 허브, 즉 인터커넥트 제어기 허브(ICH)에 연결된 메모리 제어기 허브(MCH)를 말한다. 본 발명의 시스템은 종종 프로세서(105)와 함께 집적된 MCH를 포함하지만, 제어기(115)는 아래에서 설명되는 바와 유사한 방식으로 I/O 디바이스와 통신한다는 것을 주목하여야 한다. 일부 실시예에서, 옵션으로 피어-투-피어 라우팅이 루트 콤플렉스(115)를 통해 지원된다.
여기서, 제어기 허브(115)는 직렬 링크(119)를 통해 스위치/브릿지(120)에 연결된다. 인터페이스/포트(117 및 121)라고도 지칭될 수 있는 입력/출력 모듈(117 및 121)은 제어기 허브(115)와 스위치(120) 사이의 통신을 제공하는 계층화된 프로토콜 스택을 포함/구현할 수 있다. 일 실시예에서, 복수의 디바이스가 스위치(120)에 연결될 수 있다.
스위치/브릿지(120)는 패킷/메시지를 디바이스(125)로부터 업스트림으로, 즉 루트 콤플렉스를 향한 계층 위쪽의 제어기 허브(115)로 라우팅하며 다운스트림으로, 즉 루트 제어기로부터 계층 아래쪽으로, 프로세서(105) 또는 시스템 메모리(110)로부터 디바이스(125)로 라우팅한다. 일 실시예에서, 스위치(120)는 복수의 가상 PCI 간 브릿지 디바이스(virtual PCI-to-PCI bridge device)의 로직 어셈블리라고 지칭된다. 디바이스(125)는 I/O 디바이스, 네트워크 인터페이스 제어기(Network Interface Controller, NIC), 애드-인(add-in) 카드, 오디오 프로세서, 네트워크 프로세서, 하드-드라이브, 저장 디바이스, CD/DVD ROM, 모니터, 프린터, 마우스, 키보드, 라우터, 이동식 저장 디바이스, 파이어와이어 디바이스, 범용 직렬 버스(Universal Serial Bus, USB) 디바이스, 스캐너, 및 기타 입력/출력 디바이스와 같은 전자 시스템에 연결되는 임의의 내부 또는 외부 디바이스나 컴포넌트를 포함한다. 종종 PCIe에 대한 방언으로, 이를테면 디바이스는 엔드포인트라고 지칭된다. 비록 구체적으로 도시되지 않을지라도, 디바이스(125)는 레거시 또는 다른 버전의 PCI 디바이스를 지원하는 PCIe 대 PCI/PCI-X 브릿지를 포함할 수 있다. PCIe 내 엔드포인트 디바이스는 종종 레거시, PCIe, 또는 루트 콤플렉스 통합 엔드포인트라고 분류되기도 한다.
그래픽 가속기(130) 또한 직렬 링크(132)를 통해 제어기 허브(115)에 연결될 수 있다. 일 실시예에서, 그래픽 가속기(130)는 ICH에 연결된 MCH에 연결된다. 그러면 스위치(120) 및 이에 따른 I/O 디바이스(125)는 ICH에 연결된다. I/O 모듈(131 및 118) 또한 그래픽 가속기(130)와 제어기 허브(115) 사이에서 통신하는 계층화된 프로토콜 스택을 구현한다. 앞에서 MCH의 설명과 마찬가지로, 그래픽 제어기 또는 그래픽 가속기(130) 자체는 프로세서(105) 내에 통합될 수 있다.
도 2를 참조하면, 계층화된 프로토콜 스택의 실시예가 예시된다. 계층화된 프로토콜 스택(200)은 퀵 패스 인터커넥트(Quick Path Interconnect, QPI) 스택, PCIe 스택, 차세대 고성능 컴퓨팅 인터커넥트(next generation high performance computing interconnect, HPI) 스택, 또는 다른 계층화된 스택과 같은 임의 형태를 포함한다. 도 1 내지 도 4를 참조하여 바로 아래의 설명은 PCIe 스택과 관련될지라도, 다른 인터커넥트 스택에도 똑같은 개념이 적용될 수 있다. 일 실시예에서, 프로토콜 스택(200)은 트랜잭션 계층(205), 링크 계층(210), 및 물리 계층(220)을 포함하는 PCIe 프로토콜 스택이다. 도 1에서 인터페이스(117, 118, 121, 122, 126, 및 131)와 같은 인터페이스는 통신 프로토콜 스택(200)으로서 대표될 수 있다. 통신 프로토콜 스택이라는 표현은 프로토콜 스택을 구현/포함하는 모듈 또는 인터페이스라고도 지칭될 수 있다.
PCI 익스프레스는 패킷을 사용하여 컴포넌트들 사이에서 정보를 전달한다. 패킷은 트랜잭션 계층(205) 및 데이터 링크 계층(210)에서 형성되어 정보를 송신 컴포넌트로부터 수신 컴포넌트로 전달한다. 송신된 패킷은 다른 계층을 통해 흐르므로, 패킷은 그러한 계층에서 패킷을 처리하는데 필요한 부가적인 정보로 확장된다. 수신 측에서, 역 처리가 수행되며 패킷은 이들의 물리 계층(220) 표현으로부터 데이터 링크 계층(210) 표현으로 변환되고 최종적으로 (트랜잭션 계층 패킷의 경우) 수신 디바이스의 트랜잭션 계층(205)에 의해 처리될 수 있는 형태로 변환된다.
트랜잭션 계층
일 실시예에서, 트랜잭션 계층(205)은 디바이스의 프로세싱 코어와 인터커넥트 아키텍처, 이를테면 데이터 링크 계층(210)과 물리 계층(220) 사이에서 인터페이스를 제공한다. 이와 관련하여, 트랜잭션 계층(205)의 주요 기능은 패킷(즉, 트랜잭션 계층 패킷(transaction layer packet) 또는 TLP)의 조립과 해체이다. 트랜잭션 계층(205)은 전형적으로 TLP에 대하여 신용 기반 흐름 제어(credit-based flow control)를 관리한다. PCIe는 스플릿 트랜잭션(split transaction), 즉 타겟 디바이스가 응답에 필요한 데이터를 수집하는 동안 링크로 하여금 다른 트래픽을 전달하게 해주는, 요청과 응답이 시간적으로 분리되어 있는 트랜잭션을 구현한다.
또한 PCIe는 신용 기반 흐름 제어를 활용한다. 이러한 체계에서, 디바이스는 트랜잭션 계층(205)에서 각각의 수신 버퍼마다 초기의 신용 수량을 광고한다. 도 1의 제어기 허브(115)와 같이, 링크의 반대편에 있는 외부 디바이스는 각각의 TLP에 의해 소비된 신용의 개수를 카운트한다. 트랜잭션은 만일 그 트랜잭션이 신용 한계치를 초과하지 않으면 송신될 수 있다. 응답을 수신하면, 크레딧 수량이 복원된다. 신용 체계의 장점은 신용 제한에 처하지 않으면, 신용 반환의 지연은 성능에 영향을 미치지 않는다는 것이다.
일 실시예에서, 네 개의 트랜잭션 어드레스 공간은 구성 어드레스 공간, 메모리 어드레스 공간, 입력/출력 어드레스 공간, 및 메시지 어드레스 공간을 포함한다. 메모리 공간 트랜잭션은 데이터를 메모리-매핑된 장소로/로부터 전달하는 읽기 요청 및 쓰기 요청 중 하나 이상을 포함한다. 일 실시예에서, 메모리 공간 트랜잭션은 두 가지 상이한 어드레스 포맷, 예를 들면, 32-비트 어드레스와 같이 짧은 어드레스 포맷, 또는 64-비트 어드레스와 같이 긴 어드레스 포맷을 사용할 수 있다. 구성 공간 트랜잭션은 PCIe 디바이스의 구성 공간에 액세스하는데 사용된다. 구성 공간으로의 트랜잭션은 읽기 요청 및 쓰기 요청을 포함한다. 메시지 공간 트랜잭션(또는 간단히 메시지)은 PCIe 에이전트들 간의 대역-내(in-band) 통신을 지원하기 위해 정의된다.
그러므로 일 실시예에서, 트랜잭션 계층(205)은 패킷 헤더/패이로드(206)를 조립한다. 현재 패킷 헤더/패이로드의 포맷은 PCIe 사양서 웹사이트에서 PCIe 사양서에서 찾아볼 수 있다.
이제 도 3을 참조하면, PCIe 트랜잭션 서술자가 예시된다. 일 실시예에서, 트랜잭션 서술자(300)는 트랜잭션 서술자(300)는 트랜잭션 정보를 운반하는 메커니즘이다. 이와 관련하여, 트랙잭션 서술자(300)는 시스템에서 트랜잭션의 식별(identification)을 지원한다. 다른 잠재적인 사용례는 디폴트 트랜잭션 정렬 및 트랜잭션의 채널과의 연계의 추적 수정을 포함한다.
트랜잭션 서술자(300)는 글로벌 식별자 필드(302), 속성 필드(304) 및 채널 식별자 필드(306)를 포함한다. 예시된 예에서, 글로벌 식별자 필드(302)는 로컬 트랜잭션 식별자 필드(308) 및 소스 식별자 필드(310)를 포함하는 것으로 도시된다. 일 실시예에서, 글로벌 트랜잭션 식별자(302)는 모든 미해결 요청(outstanding request)에 고유하다.
일 구현예에 따르면, 로컬 트랜잭션 식별자 필드(308)는 요청 에이전트에 의해 생성되는 필드이며, 그 요청 에이전트에게 완료를 요구하는 모든 미처리 요청에 고유하다. 뿐만 아니라, 이 예에서, 소스 식별자(310)는 PCIe 계층구조 내에서 요청자 에이전트를 고유하게 식별한다. 따라서, 소스 ID(310)와 함께, 로컬 트랜잭션 식별자(308) 필드는 계층 도메인 내에서 트랜잭션의 전역적인 식별을 제공한다.
속성 필드(304)는 트랜잭션의 특성 및 관계를 명시한다. 이와 관련하여, 속성 필드(304)는 트랜잭션의 디폴트 처리의 수정을 허용하는 부가 정보를 제공하기 위해 잠재적으로 사용된다. 일 실시예에서, 속성 필드(304)는 우선순위 필드(312), 예약 필드(314), 순서 필드(316), 및 노-스누프(no-snoop) 필드(318)를 포함한다. 여기서, 우선순위 서브필드(312)는 트랜잭션에 우선순위를 할당하는 개시자(initiator)에 의해 수정될 수 있다. 예약 속성 필드(314)는 미래를 위해 예약으로 남겨 놓거나 또는 벤더-정의(vendor-defined) 용도로 남겨 놓는다. 우선순위 또는 보안 속성을 이용하는 있음직한 사용례 모델은 예약 속성 필드를 이용하여 구현될 수 있다.
이 예에서, 순서 속성 필드(316)는 디폴트 정렬 규칙(default ordering rules)을 수정할 수 있는 정렬의 타입을 전달하는 옵션 정보를 공급하기 위해 사용될 수 있다. 일 예의 구현예에 따르면, "0"라는 정렬 속성은 디폴트 정렬 규칙을 적용한다는 것을 나타내며, "1"이라는 정렬 속성은 완화된 정렬(relaxed ordering)를 나타내는데, 쓰기(write)는 동일한 방향으로 쓰기를 진행할 수 있으며, 읽기 완료(read completion)는 동일한 방향으로 쓰기를 진행할 수 있다. 스누프 속성 필드(318)는 트랜잭션이 스누프되는지를 결정하기 위해 사용된다. 도시된 바와 같이, 채널 ID 필드 필드(306)는 트랜잭션이 연관되어 있는 채널을 식별한다.
링크 계층
데이터 링크 계층(210)이라고도 지칭되는 링크 계층(210)은 트랜잭션 계층(205)과 물리 계층(220) 사이의 중간 단계로서 작용한다. 일 실시예에서, 데이터 링크 계층(210)의 기능은 두 컴포넌트들 사이에서 트랜잭션 계층 패킷(Transaction Layer Packet, TLP)을 교환하기 위한 신뢰할 수 있는 메커니즘을 제공하는 것이다. 데이터 링크 계층(210)의 일 측은 트랜잭션 계층(205)에 의해 조립되는 TLP를 받아들이고, 패킷 시퀀스 식별자(211) 즉, 식별 번호 또는 패킷 번호를 적용하고, 오류 검출 코드, 즉 CRC(212)를 계산하여 적용하고, 수정된 TLP를 물리 계층(820)에 제공하여 물리 계층을 통해 외부 디바이스로 전송한다.
물리 계층
일 실시예에서, 물리 계층(220)은 패킷을 외부 디바이스에 물리적으로 송신하는 논리 서브블록(221) 및 전기 서브블록(222)을 포함한다. 여기서 논리 서브블록(221)은 물리 계층(221)의 "디지털" 기능에 필요한 역할을 수행한다. 이와 관련하여, 논리 서브블록은 물리 서브블록(222)에 의해 전송하기 위한 발송 정보를 준비하는 송신 섹션과, 수신된 정보를 링크 계층(210)에 전달하기 전에 수신된 정보를 식별하고 준비하는 수신 섹션을 포함한다.
물리 블록(222)은 송신기와 수신기를 포함한다. 송신기는 논리 서브블록(2821)에 의해, 송신기가 직렬화하여 외부 디바이스에 송신하는 심볼을 공급받는다. 수신기는 외부 디바이스로부터 직렬화된 심볼을 공급받고 수신된 신호를 비트스트림으로 변환한다. 비트스트림은 역직렬화되어 논리 서브블록(221)에 공급된다. 일 실시예에서, 8b/10b 송신 코드가 채용되고, 10-비트 심볼이 송신되고/수신된다. 여기서, 패킷을 프레임(223)으로 구성하기 위해 특수한 심볼이 사용된다. 또한 일 예에서, 수신기는 또한 입력되는 직렬 스트림으로부터 복구된 심볼 클록을 제공한다.
앞에서 설명된 바와 같이, 비록 트랜잭션 계층(205), 링크 계층(210) 및 물리 계층(2820)이 PCIe 프로토콜 스택의 특정 실시예에 관하여 설명되었지만, 계층화된 프로토콜 스택은 그렇게 제한되지 않는다. 실제로, 임의의 계층화된 프로토콜이 포함되고/구현될 수 있다. 일 예로서, 계층화된 프로토콜로서 표현되는 포트/인터페이스는, (1) 패킷을 조립하는 제 1 계층 즉, 트랜잭션 계층과, 패킷을 순차적으로 배열하는 제 2 계층 즉, 링크 계층과, 패킷을 송신하는 제 3 계층 즉, 물리 계층을 포함할 수 있다. 특정 예로서, 공통 표준 인터페이스(common standard interface, CSI) 계층화된 프로토콜이 활용된다.
다음으로 도 4를 참조하면, PCIe 직렬 포인트-투-포인트 패브릭의 실시예가 도시된다. PCIe 직렬 포인트-투-포인트 링크의 실시예가 예시되지만, 직렬 포인트-투-포인트는 직렬 데이터를 송신하기 위한 임의의 송신 경로를 포함하므로, 직렬 포인트-투-포인트 링크는 그렇게 한정되지 않는다. 도시된 실시예에서, 기본 PCIe 링크는 두 개의 저 전압의 차동 구동된 신호 쌍들, 즉 송신 쌍(406/411) 및 수신 쌍(412/407)을 포함할 수 있다. 따라서, 디바이스(405)는 데이터를 디바이스(410)로 송신하는 송신 로직(906) 및 데이터를 디바이스(410)로부터 수신하는 수신 로직(407)을 포함한다. 다시 말해서, 두 개의 송신 경로, 즉 경로(416 및 417), 및 두 개의 수신 경로, 즉 경로(418 및 419)가 PCIe 링크에 포함된다.
송신 경로는 송신 회선, 구리 회선, 광 회선, 무선 통신 채널, 적외선 통신 링크, 또는 다른 통신 경로와 같이 데이터를 송신하기 위한 임의의 경로를 말한다. 두 디바이스, 이를테면 디바이스(405)와 디바이스(410) 사이의 접속은 링크(415)와 같은 링크라고 지칭된다. 링크는 하나의 레인(lane)을 지원할 수 있고, 각각의 레인은 한 세트의 차동 신호 쌍(하나의 쌍은 송신용, 하나의 쌍은 수신용)을 나타낸다. 대역폭을 조정하기 위해, 링크는 xN으로 표기된 복수의 레인을 합친 것일 수 있으며, 여기서 N은 예를 들어 1, 2, 4, 8, 12, 16, 32, 64, 또는 그 보다 넓은 임의의 지원된 링크 폭이다.
차동 쌍은 레인(416 및 417)과 같이 차동 신호를 송신하는 두 개의 송신 경로를 말한다. 일 예로서, 회선(416)이 저전압 레벨에서 고전압 레벨로 토글할 때, 즉 상승 에지일 때, 회선(417)은 하이 로직 레벨에서 로우 로직 레벨로, 즉 하강 에지로 진행한다. 차동 신호는 잠재적으로 더 양호한 신호 무결성(signal integrity), 즉 크로스-커플링, 전압 오버슈트/언더슈트, 링잉 등과 같은 더 양호한 전기적 특성을 보여준다. 이것은 송신 주파수를 더 빠르게 해줄 수 있는 더 나은 타이밍 윈도우를 가능하게 해준다.
고속 채널
PCI/PCIe 사양의 버전은 PCIe 버전 4.0(또는 PCI 4.0)이다. 16GT/s 비트 레이트에서, PCIe 4.0은 소프트웨어 및 기계적 인터페이스와의 호환성을 보존하면서, 인터커넥트 성능 대역폭을 PCIe 3.0 사양보다 두 배로 하는 목적을 가지고 있다. 종래 PCIe 세대보다 성능 대역폭을 증가시키면 플랫폼 레벨에서 저가, 저전력 및 최소의 섭동을 제공하는 것을 목적으로 하면서도 각종 개발 중인 애플리케이션의 대역폭 요구를 증가시키는 것과 일관한 성능 조정을 제공할 수 있다. PCIe 아키텍처를 널리 수용하는데 있어서 주요 요인 중 하나는 대량 제조 역량 및 저가 회로 보드, 저가 커넥터 등과 같은 재료에 대해 민감하다는 것이다.
16GT/s 비트 레이트는 성능, 생산능력, 비용, 전력 및 호환성 간의 최적한 상쇄관계를 제공하는 것을 목적으로 한다. PCIe 4.0에 대해 16GT/s를 지원하는 디바이스 및 채널의 특성을 권장하기 위해 타당성 분석이 수행되었다. PCI-SIG 분석은 여러 토폴로지를 대상으로 하였다. 예를 들어, 분석은 PCIe 3.0 사양에 비해 대역폭을 두 배로 하는 구리에 대해 수행된 16GT/s는 대략 PCIe 3.0 전력 레벨에서 기술적으로 실현 가능한 것으로 결정되었다. 여기서, 16GT/s 인터커넥트는 대세의 실리콘 프로세스 기술에서 잠재적으로 제조되며, 이전의 PCIe 아키텍처 세대와의 호환성을 유지하면서 기존의 저가 재료 및 기반설비와 함께 배치된다.
더 높은 데이터 레이트의 직렬 I/O(예를 들면, PCIe 4.0 하의 16GT/s)는 상당한 열을 소산시키며, 잠재적으로 실리콘(Si) 영역의 사용을 증가시켜주는 회로 복잡도를 높여준다. 이러한 고려 사항은 PCIe 4.0(및 그러한 다른 고속 인터커넥트 아키텍처)을 레인 카운트(lane count)를 더 많이 활용하는 CPU 및 시스템에 통합하는 것을 제한하는 잠재성을 갖는다. 일부 예시적인 구현에서, 예를 들면, PCIe 4.0과 같은 고속 아키텍처 내에서 채용되는 인터커넥트 길이 및 커넥터의 개수에 대하여 제한이 가해진다. 예를 들어, 그러한 제한은 사양 레벨에서 정의된다. 일 예로, 인터커넥트 채널 길이는 하나(1)의 커넥터 및 열두 개(12) 또는 그보다 적은 인치로 제한된다.
인터커넥터 채널에 제한을 두면 그의 애플리케이션을 몇몇 시스템으로 한정시킬 수 있다. 예를 들어, 서버 인터커넥트 애플리케이션에서, 플랫폼 인터커넥트는 때때로 이십(20) 인치나 그보다 길게 할 수 있고 두 커넥터를 가질 수 있다. 인터커넥트 채널을 최대 12" 길이 및 단일 커넥터로 제약하는 아키텍처가 있다면, 잠재적으로 다른 예 중에서, 두 개의 12" 채널을 결합하고 서버 시스템 내 디바이스들 사이의 거리를 수용하기 위해 별도의 중계기 칩 또는 여타 추가 디바이스가 포함될 것이다.
일부 구현예에서, 16GT/s 데이터 통신 속도를 그대로 지원하면서 두 개의 커넥터 채널을 20인치 길이보다 크거나 같게 해주는, PCIe 4.0 및 다른 인터커넥트를 준수하도록 구성된 인터커넥트 링크가 제공될 수 있다. 예를 들어, 회로 및 인터커넥트는 길게 이어지는 인터커넥트 채널로 인해 중계기 및 다른 디바이스가 생략될 수 있도록 함께 최적화될 수 있다. 이것은 제조 비용을 줄이고, I/O 지연을 줄이며, 부가적인 애플리케이션에 더 높은 대역폭 속도의 아키텍처를 적용할 수 있게 확장하는데 도움이 될 수 있다. 예를 들어, 중계기 칩은 송신기, 수신기, 클럭 발생(예를 들면, 위상 고정 루프(phase lock loop, PLL), 클럭 복구, 및 연관된 로직 기능을 포함할 수 있다. 이와 같은 컴포넌트는 귀중한 보드 공간을 활용할 수 있다. 또한, x16 PCIe 4.0 인터커넥트의 경우, 각각의 중계기는 다른 잠재적인 단점 중에서, 여분의 전력을 낭비할 수 있고 시스템의 제조 시 추가 비용을 도입시킬 수 있다. 예를 들어, 중계기는 부가적인 I/O 지연을 도입할 수 있다.
도 5는 예시적인 2-커넥터 채널 구성을 도시한다. 예를 들어, 채널(500)은 채널 링크가 시스템 내 두 디바이스(예를 들면, 505, 510)를 접속하도록 이어줄 수 있는, 다른 요소 중에서도, (예를 들면 CPU의) 소켓, 마더 보드, 애딩 카드(adding card), 라이저 보드(riser board) 상의 섹션과 같은 많은 섹션을 포함할 수 있다. 채널 섹션은 각기 각자의 길이를 가질 수 있는데, 본 예에서는 길이 Ll=l", L2=10.5", L3=0.5", L4=4", L5=3", 및 L6=l"를 갖고, 총 20"라는 채널(500)의 총 길이를 갖는다. 채널은 (각 패키지에서) 각자의 커넥터(515, 520)를 이용하여 각 디바이스(505, 510)에 접속될 수 있다.
전통적인 기술을 이용하여, 도 5에서 예시된 바와 같은 구성은 링크 전반에서 네거티브 마진(negative margin)을 얻을 수 있다. 일 예에서, 잠재적으로 다른 특징 중에서도, 결과적으로 커넥터 스터브(connector stub)를 최소화하고, SPU 소켓 영향을 최소화하고, 개선된 저손실 퍼스널 컴퓨터 보드(personal computer board, PCB) 향상을 적극 활용하고, 온-칩 수신기 프론트 엔드 이득의 증가를 제공하여, 링크 전반에 포지티브 이득을 실현하는, 16GT/s 비트 레이트를 지원하는 20"의 2-커넥터 인터커넥트(예를 들면, 500)가 제공될 수 있다.
커넥터는 층들 간의 전기적 접속을 만들어 주기 위해 사용되는 하나 이상의 비아를 포함할 수 있다. 비아는 예를 들어 신호나 전력을 회로 보드의 층이나 컴포넌트들 사이에서 운반하기 위해 사용될 수 있다. 고속 시스템에서, 커넥터, 칩 또는 보드 상의 비아 잔재물의 부분은 비아를 활용하는 포인트-투-포인트 전기적 링크 내에서 사용되지 않는 부분이다. 도 6을 참조하면, 회로 보드 또는 다른 컴포넌트의 횡단면의 간략화한 표현(600)이 도시된다. 컴포넌트는 하나 이상의 스터브 비아(605, 610)를 포함할 수 있다. 비아는 예를 들어 도금된 관통 홀(plated through hole, PTH) 기술을 통해 인쇄 회로 보드 상의 층들 간의 전기적 접속을 만들어 줄 수 있다. 예를 들어, 비아는 커넥터의 핀을 내부 신호 층(예를 들면, 트레이스)에 접속할 수 있다. 예를 들어, 도 6의 예에서, 링크의 일부분은 PTH 비아의 일부분(예를 들면, 615, 620)을 이용하여 링크의 한 부분을 컴포넌트의 층(630)을 따라서 링크(또는 채널) 상의 다른 컴포넌트, 다른 비아 등으로 이어지는 다른 부분(예를 들면, 트레이스(예를 들어, 625))에 접속시키도록 구현될 수 있다. 비아의 나머지 부분(예를 들면, 635)은 스터브라고 간주될 수 있다. 비아를 활용하는 고속 접속부에서, 비아 스터브(635)는 채널(예를 들어, 레인)에서 신호 훼손을 초래하는 공진 영향(예를 들면, 공진 주파수 널)을 일으킬 수 있다. 따라서, 일부 구현예에서, 비아 스터브는 그러한 영향에 대비하여 이를 완화시키기 위해 (650)에서 보는 바와 같이 백드릴링될 수 있다. 백드릴링(Back-drilling)은 이와 같은 부정적인 전자기 영향의 원천이 되는 비아의 스터브 부분을 제거할 수 있다. 일부 사례에서, 백드릴링은 제조후 드릴링 프로세스로서 구현될 수 있는데, 이 경우 백드릴링된 구멍은 원래의 도금된 관통 구멍(PTH)보다 큰 직경을 갖는다.
20" 16GT/s 채널에서 채용되는 두 커넥터에서 비아 스터브는 예를 들어 백드릴링, U-턴 비아(U-turn via), 및 다른 해법을 통해 제거되거나 최소화될 수 있다. 백드릴링의 사례에서, 커넥터의 종류는 백드릴링에 잘 맞는 후보가 되는 커넥터 종류에 기초하여 선택될 수 있다. 예를 들어, 몇몇 커넥터는 기계적으로 손상될 수 있고 이들 커넥터가 백드릴링된다면 망가질 수 있다. 표면 실장 커넥터와 같은 다른 종류의 커넥터가 더 적절할 수 있다.
백드릴링을 통한 커넥터의 전기적인 품질을 개선하는 것 이외에, CPU 소켓의 전기적 품질은 또한 소켓에서 20" 16GT/s 채널을 가능하게 하기 위해 개선될 수 있다. 예를 들어, 비아를 사용하는 보드를 통해 접속되고 라우팅되는 20" 16GT/s 채널 레인에 대응하는 CPU 소켓 또는 다른 디바이스의 각 핀이 백드릴링될 수 있다. 이와 같이 길다란 2-커넥터, 고속 채널의 소켓 스터브 길이는 또한 채널에 의해 활용되는 트레이스용 핀에 가깝게 층을 남겨둠으로써 축소들 수 있다. 이것은 이와 같은 레인을 보드의 그러한 층을 통해 라우팅함으로써 (비아의) 소켓 터브 길이가 한정되게 해줄 수 있다.
CPU 소켓 영향을 최소화하려면 20" 16GT/s 채널의 레인에 레이아웃 우선순위가 주어지도록 보드의 핀 배치 및 브레이크아웃 레이아웃을 설계하는 것이 연루될 수 있다. 예를 들어, 20" 16GT/s 채널에 접속된 CPU의 모든 핀마다 백드릴링이 이용 가능하도록 하는 채널이 층상에서 라우팅되게 설계될 수 있다. 대안으로(또는 부가적으로), 20" 16GT/s 채널이 소켓 스터브의 길이를 제한되게 하는 층을 활용하도록 하는 라우팅이 설계될 수 있다.
도 7은 두 디바이스(705, 710)가 (20" 16GT/s를 구현하는 링크와 같은) 예시적인 두 커넥터 링크를 이용하여 접속되는 보드의 횡단면의 간략화한 표현이다. 본 예에서, 백드릴링이 핀필드에 있는 다른 브레이크아웃 채널을 차단하지 않고 적용될 수 있도록 하는 디바이스(705, 710) 핀의 브레이크아웃이 설계될 수 있다. 예를 들어, 보드의 하부 층상에서 라우팅되는 외측 핀(예를 들어, 720)의 브레이크아웃 위쪽 층에서 내측 핀(예를 들어, 715)이 브레이크아웃하도록 설계될 수 있다. 또한, 백드릴링(예를 들면, 725a-f)으로 인해 전력 평면 및 형상에 구멍을 내어서 결과적으로 불충분한 전력 전달 네트워크를 초래하는 위험성이 있으므로, 비아 스터브가 천공될 예정인 임의의 핀(예를 들면, 20" 16GT/s 채널의 핀)이 전력 비아에 인접하게 배치되지 않도록 핀이 설계되어 배치될 수 있다. 또한, 접지 핀은 다른 규칙 및 예 중에서, 백드릴링 이후 접지 평면상에 결과적으로 생긴 구멍에 기초하여 배치될 수 있다.
링크 전반에 걸쳐 긍정적인 이득을 그대로 실현하면서 비트 레이트가 16GT/s를 충족하거나 초과하게 해주기 위해 부가적인 특징이 20"의 두 커넥터 채널에 포함될 수 있다. 예를 들어, 4GHz에서 0.48dB/in보다 적거나 실질적으로 같은 트레이스 차동 삽입 손실을 가진 보드와 같은 저손실 PC 보드가 실현될 수 있다.
12"의 두 커넥터 채널의 커넥터 및 소켓에서 스터브 영향을 완화하고 저손실 보드를 사용하는 채널을 제공하는 것 이외에, 일부 사례에서, 수신기 프론트에서 추가 이득을 더 제공하고 그리고/또는 연속 시간 선형 등화기(continuous time linear equalizer, CTLE)에서 추가적인 피킹을 더 제공함으로써, 최소한 20"의 채널에서 16GT/s 속도가 실현될 수 있다. 일부 예에서, 수신기 프론트 엔드는 다른 잠재적인 예 중에서, 예를 들어, CTLE, AGC(automatic gain control), DFE(decision-feedback equalizer), 및/또는 데이터 샘플러(슬라이서라고도 호칭함)를 포함하는 신호 데이터 경로에 있는 결합된 아날로그 회로를 포함할 수 있다. 예를 들어, 일 구현예에서, 수신기 프론트 엔드 및/또는 CTLE에서 (예를 들어 PCIe 4.0의 베이스라인보다 높은) 대략 총 6dB의 이득을 추가하면 20" 16GT/s 채널을 실현하는데 도움이 될 수 있다. 보통의 이득 량(예를 들어, 대략 6dB)을 실현하는 것은 예를 들어, 다른 예 중에서, 하나의 이득 단을 추가함으로써 전력 및 회로 복잡도를 적당히 높이기만 하여도 달성될 수 있다. 또한, 일부 시스템에서, 이득은 채널상에서 조정 가능하거나 그렇지 않으면 구성 가능할 수 있다. 예를 들어, 다른 예 중에서도, 채널은 16GT/s 속도가 활용되는 애플리케이션에서 프로그램적으로 조정될 수 있으며 이득은 더 낮은 속도를 이용하는 애플리케이션에서는 개의치 않을 수 있다.
신뢰성, 가용성, 및 보수성(Reliability, Availability, and Serviceability, RAS)
일부 구현예에서, PCIe와 같은 인터커넥트 아키텍처는 시스템에서 신뢰성, 가용성, 및 보수성(RAS)의 강화를 포함할 수 있다. 이러한 관심은 모든 데이터 레이트에서 적용할 수 있지만, 일부 아키텍처는 더 높은 데이터 레이트와 관련하여 특별한 인코딩 체계를 적용할 수 있다. 예를 들어, PCIe 4.0(뿐만 아니라 PCIe 버전 3.0)은 예를 들어 데이터 레이트가 8GT/s를 초과하는 128b/130b 인코딩 체계를 채용한다. 128b/130b 인코딩 체계에서, 적절하다면 다른 예 중에서도, 링크에서 어느 레인(들)이 예측 분석을 수행하지 못하였고 축소된 링크 폭을 이용하여 작업하지 못하였는지를 식별하기 위해 SKP(또는 "스킵(skip)") 정렬된 세트(SKP Ordered Set, SKP OS)별로 레인별 패리티(per-lane parity)가 제공된다. 레인 패리티는 링크의 특정 레인에서 오류를 식별할 때 효과적인 툴일 수 있으나, 일부 사례에서, (예를 들어, 링크에서 논리 유휴 프레이밍 토큰(idle framing token, IDL)을 가진) 링크가 우세하게 유휴일 때, 프레이밍 토큰(예를 들어, IDL)에서의 오류가 패리티 정보를 그 포인트까지 제거해버리는 링크 발견을 초래할 수 있으므로, 패리티 비트를 통해 제공되는 검출 능력을 약화시키는 일이 드러날 수 있다. 추가적인 맹점은 오류를 하위 평가하게 만들 수 있는 전통적인 아키텍처의 오류 검출 메커니즘에서 존재할 수 있다. 예를 들면, 인터커넥트 아키텍처는 다른 단점 중에서도, 검출된 프레이밍 토큰 오류와 관련하는 결함 레인을 과소 인지하거나 완전히 검출하지 못할 수 있다.
일부 아키텍처에서, 레지스터는 링크에서는 물론이고 일부 사례에서는 오류가 나타나는 특정 레인에서 검출되거나 예기되는 오류를 식별하도록 제공될 수 있다. 예를 들면, 도 8에서 도시된 바와 같이, PCIe는 이차 PCIe 확장 역량(Secondary PCIe Extended Capability) 구조와 같은 역량 구조와 관련하여 레인 오류 상태(Lane Error Status, LES) 레지스터(805)를 제공할 수 있다. 그러한 역량 구조(800)는 LES 레지스터(805) 이외에 이차 PCIe 확장 역량 헤더(Secondary PCIe Extended Capability Header)(810), 링크 제어 3 레지스터(Link Control 3 Register)(815), 및 균등화 제어 레지스터(Equalization Control Register)(820)를 포함할 수 있다. 일부 구현예에서, LES 레지스터는 32-비트 벡터를 포함할 수 있으며, 여기서 각 비트는 예를 들면 (레인 번호로 식별된) 링크 내 레인에 대응하며, 레인이 오류를 검출하였는지를 표시한다. LES 레지스터 내에서 오류 이벤트의 보고를 초래할 수 일련의 오류가 PCIe에서 정의된다. 예를 들면, 앞에서 소개한 바와 같이, 다른 예 중에서, 데이터 패리티는 마지막 SKP OS(또는 데이터 스트림 시작(Start of Data Stream, SDS) 정렬된 세트) 다음에 스크램블링된 이후에 전송되는 모든 데이터 블록의 패이로드에서 짝수 패리티가 존재하는 것으로 검출되는지를 표시하는 SKP OS에 포함된 데이터 패리티 비트를 통해 구현될 수 있다. 그렇지만 데이터 패리티는 각 레인마다 독립적으로 계산될 수 있다. 수신기 및 송신기 디바이스는 동일한 기술을 이용하여 패리티를 계산하며 수신기는 각 레인마다 계산된 패리티를 (패리티 비트에 의해 식별된 것으로서) 송신기에 의해 계산된 패리티와 비교하여 잠재적 오류를 식별한다. 예를 들어, 만일 계산되고 수신된 값들이 일치하지 않으면, (예를 들면 불일치가 검출되었던 레인 번호에 대응하는) LES 레지스터 내 비트가 설정될 수 있다.
앞에서 논의되고 도 9의 간략화한 표현(900)에서 예시된 바와 같이, 데이터는 링크의 둘 이상의 레인에서 전송될 수 있다. 예를 들어, 예시적인 PCIe에서 도시된 바와 같이, 데이터 송신의 기본 주체는 8-비트 데이터 문자로서 구현되는 심볼과 같은 심볼일 수 있다. 데이터 블록의 패이로드는 프레이밍 토큰, 트랜잭션 계층 패킷(transaction layer packet, TLP), 데이터 링크 계층(data link layer packet, DLLP) 등을 포함할 수 있는 데이터 스트림으로서 정의된 심볼 스트림이다. 데이터 스트림의 각 심볼은 전송용 링크의 단일 레인상에 놓일 수 있는데, 이 때 심볼의 스트림은 링크의 모든 레인에 걸쳐 줄무늬 표시되고 블록 경계를 이어준다. 또한, 일부 사례에서, 물리 계층은 레인별 블록 코드를 사용할 수 있다. 각 블록은 2-비트 싱크 헤더 및 패이로드를 포함할 수 있다. PCIe에서, 블록이 포함하는 패이로드의 형태를 정의하는 두 개의 유효 싱크 헤더 인코딩, 즉 10b 및 01b가 정의된다. 예를 들어, 10b라는 싱크 헤더는 데이터 블록을 표시할 수 있으며 싱크 헤더 01b는 정렬된 세트 블록을 표시할 수 있다. 예로서, 도 9는 네 개의 레인, 즉 레인 0, 1, 2, 및 3을 통한 데이터 스트림의 송신을 도시한다. 다중 레인 링크의 모든 레인들은 동일한 싱크 헤더를 가진 블록들을 동시에 송신한다. 비트 송신 순서는 ("H0-H1"로서 레인 상에 놓인 "H1H0"로서 표현된) 싱크 헤더부터 시작한 다음 뒤이어 레인 상에서 "S0"에서 시작하여 "S7"으로 끝나는 것으로 배치되는 "S7-S6-S5-S4-S3-S2-S1-S0"로서 표현된 제 1 심볼일 수 있다.
PCIe는 수신기에게 데이터 스트림에서 불일치 또는 무효의 싱크 헤더에 대응하는 오류를 LES 레지스터에 보고하라는 옵션을 준다. 예를 들면, 다른 예 중에서도, (예를 들어, 데이터 스트림에서 처음 두 UI 동안) 하나 이상의 레인이 무효 값(예를 들면, 00b, 11b)을 가진 싱크 헤더를 포함하는 것을 식별하는 것은 LES 레지스터에 보고될 수 있는 레인 상의 오류로서 식별될 수 있다.
도 10을 참조하면, 예시적인 프레이밍 토큰(framing token)(1005, 1010, 1015, 1020, 1025)의 표현이 도시된다. 프레이밍 토큰(또는 "토큰")은 토큰과 연관된 심볼의 개수를 명시 또는 암시하는 캡슐화된 물리 계층 데이터일 수 있고 그것에 의해 다음 번 프레이밍 토큰의 위치를 식별할 수 있다. 데이터 스트림 중 프레이밍 토큰은 데이터 스트림의 제 1 데이터 블록의 제 1 레인(예를 들면, 레인 0)의 제 1 심볼(심볼 0) 내에 배치될 수 있다. 일 예에서, PCIe는 TLP 시작(start of TLP, STP) 토큰(1005), 데이터 스트림 종료(end of data stream, EDS) 토큰(1010), 불량 종료(end bad, EDB) 토큰(1015), DLLP 시작(start of DLLP, SDP) 토큰(1020), 및 논리적 유휴(logical idle, IDL) 토큰(1025)을 비롯하여 다섯 프레이밍 토큰을 정의한다. STP 토큰(1005)은 네(4) 심볼 길이일 수 있고 뒤이어 데이터 링크 계층 정보가 나온다. 예시적인 EDS 토큰(1010)은 네(4) 심볼 길이일 수 있고 다음 블록은 정렬된 세트 블록일 것이라고 표시할 수 있다. EDB 토큰(1015) 역시 네(4) 심볼 길이일 수 있고 TLP가 "불량"이었고 무효화되었다고 확인할 수 있다. EDB는 항시 TLP 데이터 뒤에 나온다. 또한, SDP 토큰(1020)은 두(2) 심볼 길이로 짧을 수 있으며 뒤이어 DLLP 정보가 나올 수 있다. 마지막으로, 본 예에서, IDS 토큰(1025)은 단일 심볼일 수 있고 어떤 TLP, DLLP 또는 다른 프레이밍 토큰도 링크를 통해 송신되지 않을 때 송신될 수 있다.
도 11은 PCIe와 같은 특정의 인터커넥트 아키텍처에 따라서 정의된 데이터 스트림의 특징을 예시하는, 예시적인 x8 링크를 통해 전송되는 예시적인 데이터를 도시하는 표현(1100)을 예시한다. 본 예에서, 데이터는 SKP 정렬된 세트의 전송을 포함할 수 있다. 본 예에서, 스트림은 데이터 블록을 표시하는 싱크 헤더 H1H=10b의 전송으로부터 시작할 수 있다. 따라서, STP 프레이밍 토큰은 레인 0-3에서 TLP 스트림의 시작을 표시하는 제 1 심볼 0로서 전송될 수 있다. 링크 순환 중복 검사(link cyclic redundancy check, LCRC)가 TLP 데이터의 뒤에 나오고, 또한 그 뒤를 이어 DLLP 데이터가 전송될 예정이라는 것을 (예를 들어, 심볼 3-4에서) 표시하는 SDP 헤더가 나올 수 있다. 순환 중복 검사(CRC) 데이터가 또한 DLLP 데이터와 관련하여 제공될 수 있다.
도 11의 예에서, 일련의 UI 동안 링크를 통해 아무 데이터도 송신되지 않으므로 논리 유휴(IDL) 토큰이 전송된다. 이후 레인 상에서 정렬된 세트 데이터로 전이하는 것을 표시하기 위해 EDS 토큰이 전송될 수 있다. 예를 들어, 후속 데이터 블록이 정렬된 세트 데이터 블록일 것이라는 것을 표시하는 "01b"로서 인코딩된 다른 싱크 헤더가 (예를 들어, (1105)에서) 전송될 수 있다. 이와 같은 특정의 예에서, 전송된 정렬된 집합은 SKP 정렬된 세트(ordered set, OS)이다. 앞에서 설명된 바와 같이, 일부 구현에서, SKP OS는 링크의 각 레인(예를 들면, 레인 0-7)마다 패리티 상태를 표시하는 패리티 비트를 포함할 수 있다. SKP OS는 수신기에게 식별될 수 있는 정의된 레이아웃을 더 가질 수 있다. 예를 들어, PCIe에서 128b/130b 인코딩의 사례에서, SKP OS는 기본 16 심볼을 포함할 수 있다. 네 개 SKP 심볼의 그룹핑은 포트에 의해 추가되거나 제거될 수 있고, 따라서 SKP OS는 8, 12, 16, 20, 또는 24 심볼 등일 수 있다. 또한, SKP END 심볼은 도 11에서 예시된 바와 같이, 다른 예 중에서도, 레인 상에서 SKP OS의 끝 위치 및 레인을 통해 송신된 다음 블록 싱크 헤더의 위치를 표시하기 위해 제공될 수 있다.
일부 예시적인 구현예에서, 인터커넥트 아키텍처에서 추가적인 레인 오류를 검출하는 로직이 제공될 수 있다. 시스템에서 소프트웨어는 LES 레지스터와 같은 레지스터를 모니터링하여 일정 기간동안 레인별로 오류를 추적할 수 있다. 하나의 레인 오류는 오류로 인한 문제가 있다고 표시하지 않을 수 있다. 그러나 오류는 레인의 하나 이상의 특정 레인 상에서 통계적으로 상당한 빈도로 발생하므로, 시스템 소프트웨어는 잠재적인 문제가 특정 레인과 관련하여 존재한다고 결정할 수 있다. 또한, 일부 구현예에서, 오류를 일으키는 경향의 레인을 통해 최소 일부 시스템 데이터를 송신하는 것을 방지하기 위해, 다른 예 중에서도, 링크를 재구성하고, 링크의 면밀한 검사를 위한 티켓을 발생하는 것과 같은 교정 조치가 취해질 수 있다. 몇몇 오류는 레인별로 검출하기 어려울 수 있다. 일부 메커니즘은 (예를 들어, 패리티 또는 부정확한 싱크 헤더에 기초하여) 링크에서 일부분의 오류를 검출하고 보고하도록 제공되었지만, 부가적인 사례의 레인 특정 규칙을 그대로 식별하는 다른 아키텍처 특징 및 규칙이 활용될 수 있다. 다른 예 및 고려 사항 중에서, 이러한 오류는 또한 개개 레인의 양호한 상태에 관한 더 완전한 그림을 구성하기 위해 전통적인 레인 오류 보고와 함께 레지스터에 보고될 수 있다.
앞에서 설명한 PCIe의 예에서와 같이 제 1 예에서, 만일 레인이 무효(불일치된, 부정확한, 그렇지 않으면 예상하지 못한) EDS 토큰을 바로 앞에 둔 정렬된 세트 블록을 수신하면, 무효 EDS 토큰이 검출되었던 레인에서 오류가 추정될 수 있다. 또한, 레인에서 무효 EDS 토큰과 관련하는 오류는 이를테면 PCIe LES 레지스터에다 대응하는 비트를 설정함으로써 오류 레지스터에 보고될 수 있다.
다른 예에서, 특정의 정렬된 세트에 대해 미리 결정된 포맷이 추가적인 레인 오류를 식별하기 위해 활용될 수 있다. 예를 들면, SKP OS는 정렬된 세트의 끝을 식별하는 SKP_END 심볼이 송신될 때까지 잘 정의된 SKP 심볼을 포함할 수 있다. 만일 정렬된 세트의 예상된 SKP 심볼 내에서 (그리고 SKP_END 심볼에 앞서) 무효 또는 잘못된 SKP 심볼이 특정 레인에서 식별되면, 잘못된 SKP 심볼의 식별은 LES 레지스터와 같은 오류 레지스터 내부에서 특정 레인의 오류를 보고하는 것을 트리거하는데 사용될 수 있다. 또한, 예상하지 못한 심볼이 레인을 통해 수신되었다는 것을 식별하는 특정 OS 심볼의 정의된 타이밍이 또한 사용될 수 있다. 예를 들어, SKP 정렬된 세트의 예에 대해 계속 하자면, 잠재적으로 다른 예 중에서, SKP OS 내 심볼의 개수는 4의 배수일 것이므로, 링크의 하나 이상의 특정 레인에서 심볼 8, 12, 16, 20, 또는 24 내 SKP_END를 수신하지 않으면 특정 레인에 대해 대응하는 비트가 오류 레지스터에 설정되게 할 수 있다.
일부 구현예에서, 각종 프레이밍 오류가 발생할 수 있고 검출될 수 있다. 예를 들어, 프레이밍 토큰일 것으로 예상되는 심볼을 처리할 때, 프레이밍 토큰의 정의와 일치하지 않은 심볼 또는 심볼 시퀀스를 수신하면 이는 프레이밍 오류일 수 있다. 또한, 몇몇 프레이밍 토큰은 다른 유형의 데이터 뒤에 오는 것으로 정의될 수 있으며, 특정한 프레이밍 토큰의 예상하지 못한 도달(또는 지연)은 프레이밍 오류일 수 있다. 두 번째 예로서, TLP에 바로 뒤이어 EDB 토큰이 수신되는 것이 명시될 수 있으며, (TLP 바로 다음과 다른) 임의의 시간에 EDB 토큰을 수신하게 되면, 다른 예 중에서도, PCIe의 사양서에서 정의된 프레이밍 오류와 같은 프레이밍 오류를 트리거시킬 수 있다. 일부 구현예에서, 프레이밍 오류가 시스템 내부에서 식별될 수 있지만, 프레이밍 오류는 레인별로 결정되지 않거나 또는 링크의 특정 레인에 맵핑되지 않는다. 실제로, 일부 사례에서, 다른 예 중에서, 프레이밍 오류는 링크 복구가 개시되게 할 수 있어서, 링크 복구로 인해 패리티 계산이 지워져 버릴 때 레인 오류 검출을 더욱 복잡하게 하고 (예를 들어, SKP OS 내에서 전송된 패리티 비트를 통해) 보고하게 만든다.
일부 구현예에서, (예를 들어, 수신기 디바이스에서) 논리 PHY에 포함된 로직은 또한 프레이밍 토큰으로부터 결함 레인을 식별할 수 있다. 제 1 예에서, 프레이밍 토큰의 심볼은 (도 10의 예에서 도시된 바와 같이) 명시될 수 있으며 예상된 심볼 값을 벗어나는 심볼 중 한 심볼에서뿐만 아니라, 오류의 토큰 심볼이 식별된 레인에서의 오류를 검출하는 것이 식별될 수 있다. 예를 들어, 프레이밍 토큰의 제 1 심볼이 식별될 수 있으며 만일 그 제 1 심볼이 PHY에 대해 정의된 한 세트의 프레이밍 토큰 중 임의의 토큰의 제 1 심볼과 일치하지 않으면, 오류가 발생될 수 있다. 이러한 오류는 예를 들어 LES 레지스터에 기록될 수 있다. PCIe 프레이밍 토큰의 예에서, 만일 수신된 프레이밍 토큰의 제 1 심볼이 PCIe IDL, SDP, STP, EDB, 또는 EDS에 대해 정의된 제 1 심볼과 일치하지 않으면, 오류의 제 1 프레이밍 토큰 심볼이 나오는 레인에 대해 오류가 결정될 수 있고 이 오류는 식별된 레인에 대한 레인 오류 레지스터에 기록될 수 있다.
두 번째로, 다른 예에서, IDL 프레이밍 토큰은 단 하나의 심볼 길이이지만 TLP, DLLP 또는 다른 프레이밍 토큰을 송신하지 않을 때 링크의 모든 레인을 통해 송신될 것이라고 명시될 수 있다. 따라서, 제 1 IDL이 네 개 이상의 레인을 가진 링크의 레인에서 출현하면, 이것은 IDL의 사례가 레인 n+1, n+2, 및 n+3(제 1 레인 n(n 모듈로 4=0)의 경우)에서도 출현할 것이라고 예측될 수 있다. IDL 토큰을 송신한 후, 다음 STP 또는 SDP 토큰의 제 1 심볼이 미래 심볼 시간의 레인 0에서 송신될 것이라고 명시될 수 있다. 따라서, IDL 토큰의 사용 및 예상된 사용에 관한 이와 같은 제약이 주어질 때, 만일 IDL이 예상대로 반복되지 않거나 또는 제 1 IDL이 맞지 않은 레인에서 출현하면, 비반복 IDL 또는 그렇지 않으면 오류 심볼이 출현하였던 레인이 식별될 수 있고, 또한 LES 레지스터와 같은 오류 레지스터에 특정 레인에 대한 오류로서 기록될 수 있다.
또 다른 예에서, EDB 토큰은 PCIe에서 네 심볼 길이와 같은 특정 길이인 것으로 정의될 수 있다. 그 결과, 제 1 EDB 심볼을 식별함에 따라 프레이밍 오류가 초래될 수 있지만 정의된 길이에 포함된 바로 후속 심볼에서 추가 EDB 심볼을 식별함에 따라 초래되는 것은 아니다. 예를 들어, PCIe에서, TLP에 바로 뒤에 오는 프레이밍 토큰 EDB가 레인 n(n 모듈로 4 = 0)에서 검출되지만, 레인 n+1, n+2, 또는 n+3 중 어느 레인에서도 검출되지 않으면, 예상한 유효 EDB 심볼이 출현하지 않은 임의의 레인(예를 들면, 레인 n+1, n+2, 또는 n+3)에 대한 오류가 오류 레지스터에 보고될 수 있다. 또한 EDB 토큰의 제 1 심볼은 TLP 스트림 바로 뒤에 배치되는 것으로 정의될 수 있는데, 이는 선행 프레이밍 토큰인 STP가 링크에서 출현하는 마지막 프레이밍 토큰이었다는 것을 의미한다. 따라서, 다른 예 중에서도, EDB 토큰의 제 1 심볼이 레인 n에서 출현하였지만, 가장 최근의 과거 프레이밍 토큰은 STP 토큰과 다른 어떤 토큰이었을 때 레인 n에서의 오류가 식별되고 오류 레지스터에 보고될 수 있다.
EDB 토큰 프레이밍 오류의 예와 유사하게, 프레이밍 오류는 또한 다른 프레이밍 토큰의 길이, 포맷, 및 배치와 달라진 점을 기초로 할 수 있다. 예를 들어, 다른 예에서, (예를 들어, DLLP 트래픽에 선행하는) 유효 SDP 토큰의 배치 규칙과 일관하여 SDP의 제 1 심볼이 레인 n에서 검출되지만, 레인 n+1이 SDP 토큰의 예상된 제 2 심볼과 일치하지 않는 경우, 논리 PHY 로직은 레인 n+1에서의 오류를 식별하고 오류를 오류 레지스터에 기록할 수 있다.
도 12는 레인 오류(예를 들면, 1205, 1210, 1215, 1220, 1225, 1230, 1235, 1240)의 확장된 검출 및 레인 오류를 링크에 대응하는 PCIe LES 레지스터와 같은 예시적인 오류 레지스터(1250)에 기록하는 것을 예시하는 간략화한 블록도이다. 예를 들어, 검출될 수 있는 추가 오류는 (앞의 예에서 설명한 바와 같이) 이전의 EDS 토큰 오류(1215) 및 SKP OS 오류(1220) 없는 OS 블록과 같은 정렬된 세트 레인 오류를 포함한다. 아키텍처 내부에서 정렬된 세트, 데이터 블록, 및 프레이밍 토큰에 대해 정의된 규칙을 활용하는 잠재적으로 다른 예 중에서, 제 1 심볼 프레이밍 토큰 오류(1225), (예를 들어, 레인 n에서 초기 IDL 다음에 적절히 IDL을 반복하는 것과 관련하는) IDL 프레이밍 토큰 오류(1230), (예를 들어, 앞의 설명에서 예를 들어 개요 설명된 것으로서, EDB 토큰 심볼을 배치할 때의 오류가 연루되는) EDB 프레이밍 토큰 오류(1235), 및 (예를 들어, SDP 토큰의 제 2 심볼에서 검출된 오류가 연루되는) SDP 프레이밍 토큰 오류(1240)와 같은 프레이밍 토큰 레인 오류를 비롯한 또 다른 오류가 보고될 수 있다.
앞에서 설명한 바와 같이, 일부 사례에서, 링크 복구를 강제하는 오류 또는 다른 이벤트는 패리티 결정과 같은 레인 오류 검출 메커니즘을 훼손시킬 수 있다. 앞에서 설명한 바와 같이, 수신 및 송신 디바이스는 데이터 스트림 또는 여타 스트림의 패리티를 결정할 수 있으며 송신기에 의해 결정된 패리티 정보는 수신한 패리티 정보를 수신기에 의해 같은 데이터 스트림에 대해 결정된 바와 같은 (레인에 대해) 대응하는 패리티 정보와 비교하기 위해 수신기로 전달될 수 있다. 패리티 정보는 주기적으로 전송될 수 있다. 예를 들어, 송신기에 의해 각 레인마다 결정된 패리티를 표시하는 SKP OS 심볼 내 하나 이상의 패리티 비트를 포함하는 SKP OS가 전송될 수 있다. 그러나 일부 전통적인 시스템에서, 링크 복구 또는 다른 이벤트는 패리티 정보가 수신기로 전달되는 이전에 결정된 패리티 정보에 앞서 소거 및/또는 다시 시작되게 하는 결과를 초래할 수 있다. 따라서, 그러한 사례에서, 패리티 정보에 기초하여 특정 레인에 대해 결정된 오류는 또한 망실되어 보고되지 않은 채로 남아 있을 수 있고, 그래서 특정 레인에 대한 오류 보고의 정확성을 훼손할 수 있다.
일 실시예에서, 링크에서 복구될 각 레인마다 데이터 보고 패리티 정보를 포함하는 SKP OS 또는 다른 데이터 세트만큼 자동으로 링크 복구를 앞서게 해줌으로써 패리티 정보가 보존될 수 있다. 예를 들어, 프레이밍 오류 또는 링크 복구를 트리거링하는 다른 이벤트에 응답하여 (패리트 비트를 포함하는) SKP OS가 전송되도록 하는 링크 복구 프로토콜이 재정의될 수 있다. 이렇게 함으로써 SKP OS는 송신기에 의해 결정된 패리티 정보를 링크 복구가 트리거되었던 시점까지 전달할 수 있고, 그래서 수신기는 패리티 정보에 기초하여 잠재적 레인 오류를 식별할 수 있게 된다.
일 예에서, 링크가 복구로 진입하기 위해 활성(예를 들어, L0) 상태를 그만 두기 전에 SKP OS를 전송함으로써 패리티 정보가 복구에 앞서 전송할 수 있다. 예를 들어, 각각의 송신기는 (예를 들면, SKP OS 들 사이의 최대 간격과 같은 미리 정의된 간격에 따라서) SKP OS를 전송한 다음 복구에 진입하기 전에 EDS 토큰을 가진 추가 데이터 블록을 전송할 수 있다. 이렇게 함으로써 수신기는 프레이밍 에러를 유발하였을 수 있는 하나 이상의 데이터 블록을 비롯하여, 수신기가 수신하였던 선행 데이터 블록에 대한 패리티를 수신하는 것을 보장할 수 있다. 수신기는 또한 패리티 비트 비교가 오류임을 표시하면 적절한 LES에다 오류를 기록할 수 있다.
다른 예에서, (패리티 정보가 유실되기 전에 틀림없이 전달되게 하려는 시도로) 복구 또는 다른 이벤트에 앞서 패리티 정보를 성급하게 폐기하는 대신, SKP OS 패리티와 같은 패리티 정보는 링크가 활성 상태(예를 들면, PCIe에서 "LinkUp = lb")인 동안 데이터 스트림 전체에 패리티를 포함하도록 확장될 수 있다. 또한, 패리티 정보는 패리티 정보가 복구 이벤트 내내 지속되도록 링크의 각 레인마다 지속적으로 유지될 수 있다. 전통적인 링크 복구로 인해 (예를 들어 복구에 의해 중단되어) 선행 데이터 블록의 패리티 정보가 유실되는 경우, 지속적으로 패리티 정보를 저장하게 되면 패리티가 복구 내내 보존되고 복구 후에 (예를 들어, 복구에 뒤이어 제 1 SKP OS에서) 전달될 수 있다. 또한, 일부 사례에서, 링크의 복구 다음에 (및 다음 SKP OS에 앞서) 전송된 새로운 데이터 블록의 패리티 정보가 또한 결정될 수 있고, 일부 사례에서는 보존된 복구 전 패리티 정보에 추가될 수 있으며, 다른 예 중에서도, 이렇게 결합된 패리티 정보는 예를 들어 다음 SKP OS에서 전달될 수 있다.
전술한 예는 비제한적인 예이고 특정의 원리 및 특징만을 예시하려는 목적으로 제공될 뿐이라는 것을 인식하여야 한다. 또한, 일부 시스템은 전술한 특징 및 컴포넌트 중 둘 이상의 다양한 조합을 포함할 수 있다. 예로서, 시스템은 전술한 레인 오류 검출 기능성과 같이 전술한 예시적인 오류 검출 특징들의 조합을 포함할 수 있다.
도 13a 내지 도 13d를 참조하면, 링크의 레인에서 오류를 검출하기 위한 예시적인 기술을 예시하는 예시적인 플로우차트(1300a-d)가 도시된다. 예를 들어, 도 13a에서, 데이터는 복수 개의 레인을 포함하는 링크를 통해 수신(1305)될 수 있다. 데이터는 심볼을 포함할 수 있으며 심볼은 심볼 중 하나 이상이 오류 심볼인지를 결정(1310)하기 위해 모니터링될 수 있다. 오류 심볼은 다른 예 중에서도, 부정확한 값을 갖고, 맞지 않거나 예상하지 않은 순서로 맞지 않거나 예상하지 않은 레인을 통해 송신되고, 특정의 정의된 시퀀스에 속하지 않은, 프레이밍 토큰(예를 들어, EDB, EDS, STP, IDL, SDP 등), 정렬된 세트(예를 들어, SKP OS 등), 또는 달리 정의된 시퀀스 내 심볼을 포함할 수 있다. 오류 심볼이 전송되었던 레인이 식별(1315)되며 식별된 레인의 레인 오류는 다른 예 중에서, 오류 심볼에 기초하여 예를 들어 레인 오류 레지스터에서 보고(1320)될 수 있다.
도 13b를 참조하면, 데이터는 복수 개의 레인을 포함하는 링크를 통해 송신(1325)될 수 있다. 패리티 정보는 링크 상의 각 레인마다 유지(1330)될 수 있다. 링크가 (이를테면 링크의 복구와 관련하여) 활성 상태를 벗어나는 것을 식별(1335)하는 것에 대응하여, 활성 링크 상태에서 벗어나기 전에 패리티 정보의 표시가 전송(1340)될 수 있다. 일 예에서, 패리티 정보의 표시는 PCIe SKP 정렬된 세트와 같이, 수신 측으로 전송된 정렬된 세트의 패리티 비트에 포함되어 있을 수 있다. 패리티 정보의 표시는 (예를 들어, 특정 정보의 수신 측에 의해) 그 수신 측에 의해 수신된 패리티 정보와 패리티 정보를 비교하기 위해 사용될 수 있다. 패리티 정보의 불일치는 불일치된 패리티 정보에 대응하는 레인이 레인 오류에 연루되어 있다는 증거로서 식별될 수 있다.
도 13c의 예에서, 데이터는 링크의 레인을 통해 송신(1345)될 수 있고 패리티 정보는 각 레인에서 식별된 송신 데이터에 기초하여 각 레인마다 결정(1350)될 수 있다. 링크의 복구가 발생할 수 있으며 패리티 정보는 복구 내내 유지(1355)될 수 있다. 복구 이후, 각 레인의 패리티 정보의 표시가 전달(1370)될 수 있고 이러한 표시는 링크 복구 내내 유지된 패리티 정보에 기초할 수 있다. 선택사양으로, 링크 복구 다음에 데이터가 링크를 통해 송신(1360)될 수 있으며 패리티 정보는 이러한 복구 후 데이터에 기초하여 각 레인마다 결정될 수 있다. 각 레인의 패리티 정보는 각 레인에서 복구 전 및 후 데이터 모두에 기초하여 갱신(1365)될 수 있으며 전달된(1370) 패리티 정보의 표시는 이와 같이 조합된 패리티 정보를 표시할 수 있다.
도 13c의 예에 대응하는 도 13d에서, 제 1 데이터는 링크를 통해 수신(1375)될 수 있고 제 1 패리티 정보는 레인을 통해 수신된 데이터에 기초하여 각 레인마다 결정(1380)될 수 있다. 이러한 패리티 정보는 제 1 데이터의 수신 이후 링크의 복구 내내 유지(1385)될 수 있다. 수신된 SKP 정렬된 세트의 패리티 비트에서 식별된 바와 같은 제 2 패리티 데이터가 링크의 복구 다음에 수신(1398)될 수 있다. 이러한 제 2 패리티 데이터는 링크 복구 내내 (그리고 링크 복구 다음에도) 유지된 패리티 정보와 비교될 수 있다. 일부 사례에서, 다른 예 중에서, 유지된 패리티 정보는 링크 복구 다음에 레인을 통해 수신된(1390) 제 2 데이터에 기초하여 레인에 대해 결정된 패리티 정보를 감안하여 갱신(1394)된다(예를 들면, 이와 같은 복구 후 데이터의 송신에 기초하여 대응하는 송신기에 의해 패리티 정보의 갱신을 시작한다).
전술한 원리 및 예 중 많은 것이 PCIe 및 PCIe 사양의 특정 버전의 맥락에서 설명되었지만, 본 명세서에서 설명된 원리, 해법, 및 특징은 다른 프로토콜 및 시스템에 똑같이 적용할 수 있다는 것을 주목하여야 한다. 예를 들어, 유사한 레인 오류는 유사한 심볼, 데이터 스트림, 및 토큰에 기초한 다른 프로토콜뿐만 아니라, 다른 링크를 통해 송신된 데이터 내부에서 그러한 구조의 사용, 배치, 및 포맷팅에 대해 명시된 규칙을 사용하여 이러한 다른 링크에서 검출될 수 있다. 또한, (예를 들어, PCIe LES 레지스터 또는 SKP OS 이외에) 시스템 내에서 레인 오류 검출 및 보고 기능성을 제공하는 대안의 메커니즘 및 구조가 사용될 수 있다. 더욱이, 다른 예 중에서, 본 명세서에서 설명된 링크에 대한 논리적이고 물리적인 강화와 그의 대응하는 로직의 조합을 비롯한 전술한 해법들의 조합이 시스템 내에서 적용될 수 있다.
앞에서 설명된 장치, 방법 및 시스템은 전술한 바와 같은 임의의 전자 디바이스 또는 시스템에서 구현될 수 있다는 것을 주목하여야 한다. 특정의 예시로서, 첨부의 도면은 본 명세서에서 설명된 발명을 활용하기 위한 예시적인 시스템을 제공한다. 아래에서 시스템이 더 자세히 설명되므로, 다수의 여러 인터커넥트가 앞의 설명으로부터 개시되고, 설명되고, 다시 논의된다. 용이하게 자명해지는 것으로서, 앞에서 설명된 내용은 그와 같은 인터커넥트, 패브릭, 또는 아키텍처의 어느 것에도 적용될 수 있다.
도 14를 참조하면, 멀티코어 프로세서를 포함하는 컴퓨팅 시스템의 블록도의 실시예가 도시된다. 프로세서(1400)는 코드를 실행하는 마이크로프로세서, 임베디드 프로세서, 디지털 신호 프로세서(digital signal processor, DSP), 네트워크 프로세서, 휴대형 프로세서, 애플리케이션 프로세서, 코-프로세서, 시스템 온 칩(SOC), 또는 기타 장치와 같은 임의의 프로세서 또는 프로세싱 디바이스를 포함한다. 일 실시예에서, 프로세서(1400)는 적어도 두 개의 코어 - 코어(1401 및 1402)를 포함하며, 이들 코어는 비대칭 코어 또는 대칭 코어(예시된 실시예)를 포함할 수 있다. 그러나 프로세서(1400)는 대칭 또는 비대칭일 수 있는 임의의 개수의 프로세싱 요소를 포함할 수 있다.
일 실시예에서, 프로세싱 요소는 소프트웨어 스레드(software thread)를 지원하는 하드웨어 또는 로직을 말한다. 하드웨어 프로세싱 요소의 예는 실행 상태 또는 구조적 상태와 같은 프로세서의 상태를 보유할 수 있는 스레드 유닛, 스레드 슬롯, 스레드, 프로세스 유닛, 컨텍스트, 컨텍스트 유닛, 논리 프로세서, 하드웨어 스레드, 코어, 및/또는 임의의 다른 요소를 포함한다. 다시 말해서, 일 실시예에서, 프로세싱 요소는 소프트웨어 스레드, 오퍼레이팅 시스템, 어플리케이션, 또는 기타 코드와 같은, 코드와 독립적으로 연관될 수 있는 임의의 하드웨어를 말한다. 물리적 프로세서 (또는 프로세서 소켓)은 일반적으로 코어 또는 하드웨어 스레드와 같은 임의의 개수의 기타 프로세싱 요소를 잠재적으로 포함하는 집적 회로를 말한다.
코어는 종종 독립적인 아키텍처적인 상태를 유지할 수 있는 집적 회로에 배치된 로직을 말하며, 여기서 각각의 독립적으로 유지되는 아키텍처적인 상태는 적어도 일부의 전용된 실행 자원과 연관된다. 코어와 대조적으로, 하드웨어 스레드는 전형적으로 독립적인 아키텍처적 상태를 유지할 수 있는 집적 회로에 배치된 임의의 로직을 말하며, 여기서 독립적으로 유지되는 아키텍처적 상태는 실행 자원으로의 액세스를 공유한다. 알 수 있는 바와 같이, 어떤 자원이 공유되고 다른 자원이 아키텍처적 상태에 전용되고 있을 때, 하드웨어 스레드와 코어의 명칭 간의 경계가 겹친다. 그러나 종종, 코어와 하드웨어 스레드는 오퍼레이팅 시스템에 의해 개별적인 논리 프로세서라고 간주되는데, 이때 오퍼레이팅 시스템은 각 논리 프로세서의 동작을 개별적으로 스케줄링할 수 있다.
도 14에 도시된 바와 같이, 물리 프로세서(1400)는 두 개의 코어, 즉 코어(1401 및 1402)를 포함한다. 여기서, 코어(1401 및 1402)는 대칭 코어인 것으로, 즉, 코어는 동일한 구성, 기능 유닛, 및/또는 로직을 갖는 것으로 간주된다. 다른 실시예에서, 코어(1401)는 비순차적 프로세서 코어를 포함하는데 반해, 코어(1402)는 순차적 프로세서 코어를 포함한다. 그러나 코어(1401 및 1402)는 네이티브 코어, 소프트웨어 관리형 코어, 네이티브 명령어 집합 아키텍처(Instruction Set Architecture, ISA)를 실행하도록 적응된 코어, 번역된 명령어 집합 아키텍처(ISA)를 실행하도록 적응된 코어, 공통-설계된 코어, 또는 기타 공지된 코어와 같은 임의의 형태의 코어로부터 개별적으로 선택될 수 있다. 이기종 코어 환경(즉, 비대칭 코어)에서, 이진 변환과 같은 몇 가지 형태의 변환이 하나 또는 두 코어에서 코드를 스케줄 또는 실행하기 위해 활용될 수 있다. 추가적으로 설명하기 위하여, 코어(1402) 내 유닛은 도시된 실시예에서 유사한 방식으로 동작하므로, 코어(1401)에서 도시된 기능 유닛은 아래에서 더 상세히 설명된다.
도시된 바와 같이, 코어(1401)는 하드웨어 스레드 슬롯(1401a 및 1401b)이라고도 지칭될 수 있는 두 개의 하드웨어 스레드(1401a 및 1401b)를 포함한다. 그러므로 일 실시예에서, 오퍼레이팅 시스템과 같은 소프트웨어 엔티티는 프로세서(1400)를 잠재적으로 네 개의 소프트웨어 스레드를 동시에 실행할 수 있는 네 개의 개별 프로세서, 즉 논리 프로세서 또는 프로세싱 요소로서 프로세서(1400)라고 간주한다. 앞에서 언급한 바와 같이, 제 1 스레드는 아키텍처 상태 레지스터(1401a)와 연관되고, 제 2 스레드는 아키텍처 상태 레지스터(1401b)와 연관되고, 제 3 스레드는 아키텍처 상태 레지스터(1402a)와 연관될 수 있으며, 제 4 스레드는 아키텍처 상태 레지스터(1402b)와 연관될 수 있다. 여기서, 각각의 아키텍처 상태 레지스터(1401a, 1401b, 1402a, 및 1402b)는 앞에서 설명한 것처럼 프로세싱 요소, 스레드 슬롯, 또는 스레드 유닛이라고도 지칭될 수 있다. 예시된 바와 같이, 아키텍처 상태 레지스터(1401a)는 아키텍처 상태 레지스터(1401b) 내에 복제되며, 그래서 논리 프로세서(1401a) 및 논리 프로세서(1401b)에 대한 개개의 아키텍처 상태/컨텍스트가 저장될 수 있다. 코어(1401)에서, 스레드(1401a 및 1401b)에 대한 할당자 및 리네이머(renamer) 블록(1430) 내의 명령어 포인터 및 리네이밍 로직과 같은 다른 더 작은 자원들 또한 복제될 수 있다. 재정렬/리타이어먼트(reorder/retirement) 유닛(1435) 내 재정렬 버퍼, ILTB(1420), 적재/저장 버퍼, 및 큐와 같은 일부 자원은 파티셔닝을 통해 공유될 수 있다. 범용 내부 레지스터, 페이지-테이블 기반 레지스터(들), 저급 데이터-캐시 및 데이터-TLB(1415), 실행 유닛(들)(1440), 및 비순차적 유닛의 부분(1435)과 같은 기타 자원은 잠재적으로 완전히 공유된다.
프로세서(1400)는 종종 완전 공유될 수 있거나, 파티셔닝을 통해 공유될 수 있거나, 또는 프로세싱 요소에 의해/프로세싱 요소에 전용될 수 있는 기타 자원을 포함하기도 한다. 도 14에서, 프로세서의 예시적인 논리 유닛/자원을 가진 전적으로 예시적인 프로세서의 실시예가 도시된다. 프로세서는 이러한 기능적 유닛 중 임의의 기능적 유닛을 포함하거나 제외할 수 있을 뿐만 아니라, 도시되지 않은 임의의 다른 공지된 기능적 유닛, 로직, 또는 펌웨어를 포함할 수 있다는 것을 주목하자. 예시된 바와 같이, 코어(1401)는 간소화한 대표적인 비순차적(out-of-order, OOO) 프로세서 코어를 포함한다. 그러나 여러 실시예에서는 순차적 프로세서가 활용될 수 있다. OOO 코어는 실행될/취할 브랜치를 예측하는 브랜치 타겟 버퍼(1420) 및 명령어의 어드레스 변환 엔트리를 저장하는 명령어-변환 버퍼(instruction-translation buffer, I-TLB)(1420)를 포함한다.
코어(1401)는 또한 페치 유닛(1420)에 결합되어 페치된 요소를 디코딩하는 디코딩 모듈(1425)을 포함한다. 일 실시예에서, 페치 로직은 스레드 슬롯(1401a, 1401b)과 각기 연관된 개개의 시퀀서를 포함한다. 보통 코어(1401)는 프로세서(1400) 상에서 실행가능한 명령어를 정의/명시하는 제 1 ISA와 연관된다. 종종 제 1 ISA의 일부인 머신 코드 명령어는 수행될 명령어 또는 동작을 참조/명시하는 명령어(오피코드(opcode)라고도 지칭됨)의 일부분을 포함한다. 디코딩 로직(1425)은 이러한 명령어를 이들의 오피코드로부터 인식하고 디코딩된 명령어를 전달하여 파이프라인에서 제 1 ISA에 의해 정의된 바와 같이 처리하는 회로를 포함한다. 예를 들면, 아래에서 더 상세히 설명하는 바와 같이, 디코더(1425)는 일 실시예에서, 트랜잭션 명령어와 같은 특정 명령어를 인식하도록 설계 또는 적응된 로직을 포함한다. 디코더(1425)에 의한 인식의 결과로서, 아키텍처 또는 코어(1401)는 특정하고, 미리 정의된 조치를 취하여 적절한 명령어와 연관된 작업을 수행한다. 본 명세서에서 기술된 작업, 블록, 동작, 및 방법 중 임의의 것은 단일 또는 다중의 명령어에 응답하여 수행될 수 있는데, 그 명령어 중 일부는 신규 또는 이전의 명령어일 수 있다는 것을 주목하는 것이 중요하다. 일 실시예에서, 디코더(1426)는 동일한 ISA(또는 그의 서브세트)를 인식한다는 것을 주목하자. 대안으로, 이기종 코어 환경에서, 디코더(1426)는 제 2 ISA(제 1 ISA의 서브세트 또는 별도의 ISA)를 인식한다.
일 예에서, 할당자 및 리네이머 블록(1430)은 명령어 처리 결과를 저장하는 레지스터 파일과 같이, 자원을 보존하는 할당자를 포함한다. 그러나 스레드(1401a 및 1401b)는 잠재적으로 비순차적 순서로 실행할 수 있으며, 이 경우 할당자 및 리네이머 블록(1430)은 또한 명령어 결과를 추적하는 재정렬 버퍼와 같은 다른 자원을 갖고 있다. 유닛(1430)은 또한 프로그램/명령어 참조 레지스터를 프로세서(1400) 내부의 다른 레지스터로 리네임하는 레지스터 리네이머를 포함할 수 있다. 재정렬/리타이어먼트 유닛(1435)은 앞에서 언급한 재정렬 버퍼, 적재 버퍼, 및 저장 버퍼와 같이, 비순차적 실행을 지원하고 나중에 비순차적으로 실행된 명령어의 순차적 리타이어먼트를 지원하는 컴포넌트를 포함한다.
일 실시예에서, 스케줄러 및 실행 유닛(들)(1440)은 실행 유닛의 명령어/동작을 스케줄링하는 스케줄러 유닛을 포함한다. 예를 들면, 부동 소수점 명령어는 이용 가능한 부동 소수점 실행 유닛을 갖는 실행 유닛의 한 포트에서 스케줄된다. 실행 유닛과 연관된 레지스터 파일이 또한 정보 명령어 처리 결과를 저장하기 위해 포함된다. 예시적인 실행 유닛은 부동 소수점 실행 유닛, 정수 실행 유닛, 점프 실행 유닛, 적재 실행 유닛, 저장 실행 유닛, 및 기타 공지된 실행 유닛을 포함한다.
하위 레벨 데이터 캐시 및 데이터 변환 버퍼(D-TLB)(1450)는 실행 유닛(들)(1440)에 연결된다. 데이터 캐시는 잠재적으로 메모리 코히어런시 상태로 유지되는 데이터 오퍼랜드와 같이, 요소에서 최근에 사용된/동작된 것을 저장한다. D-TLB는 물리적 어드레스 변환에 대한 최신의 가상적/선형적인 것을 저장한다. 특정한 예로서, 프로세서는 물리 메모리를 복수개의 가상 페이지로 나누는 페이지 테이블 구조를 포함할 수 있다.
여기서, 코어(1401 및 1402)는 온-칩 인터페이스(1410)와 연관된 제 2 레벨 캐시와 같은 상위-레벨 또는 그 이상 레벨의 캐시로의 액세스를 공유한다. 상위-레벨 또는 그 이상 레벨은 실행 유닛(들)로부터 증가하거나 더 멀어지는 캐시 레벨을 말한다는 것을 주목하자. 일 실시예에서, 상위-레벨 캐시는 제 2 또는 제 3 레벨 데이터 캐시와 같이, 프로세서(1400)의 메모리 계층에서 마지막 캐시인 라스트-레벨 데이터 캐시이다. 그러나 상위 레벨 캐시는 명령어 캐시와 연관될 수 있거나 명령어 캐시를 포함할 수 있으므로, 그렇게 제한되지 않는다. 트레이스 캐시 - 명령어 캐시의 한 형태임 - 는 그 대신에 최근에 디코딩된 트레이스를 저장하기 위해 디코더(1425) 뒤에 연결될 수 있다. 여기서, 명령어는 잠재적으로 복수의 마이크로 명령어(마이크로-동작)으로 디코딩될 수 있는 매크로-명령어(즉, 디코더에 의해 인식되는 일반 명령어)를 말한다.
도시된 구성에서, 프로세서(1400)는 또한 온-칩 인터페이스 모듈(1410)을 포함한다. 역사적으로, 아래에서 더 상세히 설명되는 메모리 제어기는 프로세서(1400) 외부의 컴퓨팅 시스템에 포함되었다. 이러한 시나리오에서, 온-칩 인터페이스(1410)는 시스템 메모리(1475), (종종 메모리 제어기 허브를 메모리(1475)에 접속하는 것 및 I/O 제어기 허브를 주변 장치에 접속하는 것을 포함하는) 칩셋, 메모리 제어기 허브, 노스브릿지, 또는 기타 집적 회로와 같이, 프로세서(1400) 외부의 디바이스와 통신한다. 그리고 이러한 시나리오에서, 버스(1405)는 멀티-드롭 버스, 포인트-투-포인트 인터커넥트, 직렬 인터커넥트, 병렬 버스, 코히어런트(예를 들면, 캐시 코히어런트) 버스, 계층화된 프로토콜 아키텍처, 차동 버스, 및 GTL 버스와 같은 임의의 공지된 인터커넥트를 포함할 수 있다.
메모리(1475)는 프로세서(1400)에 전용될 수 있거나 시스템 내 다른 디바이스와 공유될 수 있다. 메모리(1475) 타입의 공통적인 예는 DRAM, SRAM, 비휘발성(non-volatile) 메모리(NV 메모리), 및 기타 공지된 저장 디바이스를 포함한다. 디바이스(1480)는 그래픽 가속기, 메모리 제어기 허브에 연결된 프로세서 또는 카드, I/O 제어기 허브에 결합된 데이터 저장소, 무선 송수신기, 플래시 디바이스, 오디오 제어기, 네트워크 제어기, 또는 기타 공지된 디바이스를 포함할 수 있다는 것을 주목하자.
그러나 최근에 더 많은 로직 및 디바이스가 SOC와 같이 단일 다이 상에 통합되고 있으므로, 이들 디바이스는 각기 프로세서(1400) 상에 통합될 수 있다. 예를 들면, 일 실시예에서, 메모리 제어기 허브는 프로세서(1400)와 동일한 패키지 및/또는 다이 상에 존재한다. 여기서, 코어의 일부분(온-코어 부분)(1410)은 메모리(1475) 또는 그래픽 디바이스(1480)와 같은 다른 디바이스와 인터페이스하기 위한 하나 이상의 제어기(들)를 포함한다. 그러한 디바이스와 인터페이스하기 위한 인터커넥트 및 제어기를 포함하는 구성은 종종 온-코어(또는 언-코어(un-core) 구성)이라고 지칭하기도 한다. 일 예로서, 온-칩 인터페이스(1410)는 온-칩 통신을 위한 링 인터커넥트 및 오프-칩 통신을 위한 고속의 직렬 포인트-투-포인트 링크(1405)를 포함한다. 그렇지만, SOC 환경에서, 네트워크 인터페이스, 코-프로세서, 메모리(1475), 그래픽 프로세서(1480), 및 임의의 여타 공지된 컴퓨터 장치/인터페이스와 같은 더 많은 디바이스들이 단일의 다이 또는 집적된 회로 상에서 통합되어 고기능 및 저전력 소비가 가능한 작은 폼 팩터를 제공할 수 있다.
일 실시예에서, 프로세서(1400)는 애플리케이션 코드(1476)를 컴파일, 변환, 및/또는 최적화하는 컴파일러, 최적화, 및/또는 변환기 코드(1477)를 실행하여 본 명세서에서 기술된 장치 및 방법을 지원하거나 이들과 인터페이싱할 수 있다. 컴파일러는 종종 소스 텍스트/코드를 타겟 텍스트/코드로 변환하는 프로그램 또는 프로그램의 세트를 포함한다. 보통, 컴파일러를 이용한 프로그램/애플리케이션 코드의 컴파일은 복수의 국면에서 이루어지며 상위-레벨의 프로그래밍 코드를 하위-레벨의 머신 또는 어셈블리 언어 코드로 변환하기 위해 실행된다. 그렇지만, 싱글 패스 컴파일러는 여전히 간단한 컴파일을 위해 활용될 수 있다. 컴파일러는 임의의 공지된 컴파일 기술을 활용할 수 있으며 어휘 분석, 사전처리, 파싱, 시맨틱 분석, 코드 생성, 코드 변환, 및 코드 최적화와 같은 임의의 공지된 컴파일러 동작을 수행할 수 있다.
종종 더 큰 컴파일러가 복수의 국면을 포함하지만, 대부분의 이러한 국면은 종종 두 가지의 일반적인 단계, 즉 (1) 프론트-엔드, 즉 일반적으로 구문론적 처리, 의미론적 처리, 및 일부의 변환/최적화가 발생할 수 있는 프론트-엔드, 및 (2) 백-엔드, 즉 분석, 변환, 최적화, 및 코드 생성이 발생하는 백-엔드 내에 포함된다. 일부 컴파일러는 컴파일러의 프론트-엔드와 백-엔드 간의 서술의 흐릿함을 설명하는 미들을 말한다. 그 결과로서, 컴파일러의 삽입, 연관, 생성, 또는 기타 동작이라 하는 것은 전술한 국면이나 패스 중 임의의 것뿐만 아니라, 컴파일러의 임의의 다른 공지된 국면 또는 패스에서 발생할 수 있다. 예시적인 예로서, 컴파일러는 컴파일의 프론트-엔드 국면에서 호출/동작의 삽입 및 그런 다음 변환 국면 동안 호출/동작의 하위-레벨 코드로의 변환과 같이, 동작, 호출, 함수 등을 잠재적으로 컴파일의 하나 이상의 국면에 삽입한다. 동적 컴파일 동안, 컴파일러 코드 또는 동적 최적화 코드는 그러한 동작/호출을 삽입할 뿐만 아니라 런타임 동안 실행을 위한 코드를 최적화할 수 있다는 것을 주목하자. 특정의 예시적인 예로서, 이진 코드(이미 컴파일된 코드)는 런타임 동안 동적으로 최적화될 수 있다. 여기서, 프로그램 코드는 동적의 최적화 코드, 이진 코드, 또는 이들의 조합을 포함할 수 있다.
컴파일러와 유사한, 이진 변환기와 같은 변환기는 코드를 정적 또는 동적으로 변환하여 코드를 최적화 및/또는 변환한다. 그러므로 코드, 애플리케이션 코드, 프로그램 코드, 또는 기타 소프트웨어 환경의 실행이라는 것은 (1) 프로그램 코드를 컴파일하기 위해, 소프트웨어 구조를 유지하기 위해, 기타 동작을 수행하기 위해, 코드를 최적화하기 위해, 또는 코드를 변환하기 위해 동적 또는 정적으로 컴파일러 프로그램(들), 최적화 코드 최적화기, 또는 변환기의 실행, (2) 최적화된/컴파일된 애플리케이션 코드와 같은 동작/호출을 포함하는 메인 프로그램 코드의 실행, (3) 라이브러리와 같이, 기타 소프트웨어 관련된 동작을 수행하거나 코드를 최적화하기 위하여 소프트웨어 구조를 유지하는 메인 프로그램 코드와 연관된 기타 프로그램 코드의 실행, 또는 (4) 이들의 조합을 말할 수 있다.
이제 도 15를 참조하면, 멀티코어 프로세서의 실시예의 블록도가 도시된다. 도 15의 실시예에서 도시된 바와 같이, 프로세서(1500)는 여러 도메인을 포함한다. 구체적으로, 코어 도메인(1530)은 복수개의 코어(1530A-1530N)를 포함하고, 그래픽 도메인(1560)은 미디어 엔진(1565)을 갖는 하나 이상의 그래픽 엔진을 포함한다.
다양한 실시예에서, 시스템 에이전트 도메인(1510)은 전력 제어 이벤트 및 전력 관리를 처리하여, 도메인(1530 및 1560)의 개개 유닛(예를 들면, 코어 및/또는 그래픽 엔진)가 특정 유닛에서 발생하는 활동(또는 비활동)을 감안하여 적절한 전력 모드/레벨(예를 들면, 활성, 터보, 슬립(sleep), 동면(hibernate), 딥 슬립(deep sleep), 또는 여타의 최신 구성 전력 인터페이스(Advanced Configuration Power Interface)와 같은 상태)에서 역학적으로 동작하도록 독립적으로 제어할 수 있도록 한다. 각각의 도메인(1530 및 1560)은 상이한 전압 및/또는 전력에서 동작할 수 있으며, 그뿐만 아니라 도메인 내에서 개개의 유닛은 각기 잠재적으로 독립적인 주파수 및 전압에서 동작한다. 세 개의 도메인만이 도시되어 있지만, 본 발명의 범위는 이러한 관점으로 한정되지 않으며 다른 실시예에서는 부가적인 도메인이 존재할 수 있다는 것을 이해해야 한다.
도시된 바와 같이, 각각의 코어(1530)는 다양한 실행 유닛 및 부가적인 처리 요소 이외에 하위 레벨의 캐시를 더 포함한다. 여기서, 각종 코어는 서로 연결되고 최종 레벨 캐시(last level cache, LLC)(1540A-1540N)의 복수의 유닛 또는 슬라이스로 형성된 공유 캐시 메모리에도 연결되며, 이러한 LLC는 종종 저장 및 캐시 제어기 기능성을 포함하고 코어들 사이에서 공유될 뿐만 아니라, 잠재적으로 그래픽 엔진들 사이에서도 공유된다.
도시된 바와 같이, 링 인터커넥트(1550)는 코어들을 함께 연결하고, 코어와 LLC 슬라이스 사이에서 연결되는 복수의 링 스톱(1552A-1552N)을 통해 코어 도메인(1530), 그래픽 도메인(1560) 및 시스템 에이전트 회로(1510) 사이에서 인터커넥트를 제공한다. 도 15에서 보는 바와 같이, 인터커넥트(1550)는 어드레스 정보, 데이터 정보, 확인응답 정보, 및 스누프/무효 정보를 비롯한 다양한 정보를 전달하기 위해 사용된다. 비록 링 인터커넥트가 예시되지만, 임의의 공지된 온-다이 인터커넥트 또는 패브릭이 활용될 수 있다. 예시적인 예로서, 앞에서 논의된 일부 패브릭(예를 들면, 다른 온-다이 인터커넥트, 온-칩 시스템 패브릭(On-chip System Fabric, OSF), 최신 마이크로제어기 버스 아키텍처(Advanced Microcontroller Bus Architecture, AMBA) 인터커넥트, 다차원 메시 패브릭, 또는 여타 공지된 인터커넥트 아키텍처)이 유사한 방식으로 활용될 수 있다.
또한, 도시된 바와 같이, 시스템 에이전트 도메인(1510)은 연관된 디스플레이의 제어 및 연관된 디스플레이와의 인터페이스를 제공하는 디스플레이 엔진(1512)을 포함한다. 시스템 에이전트 도메인(1510)은 다른 유닛, 이를테면 시스템 메모리(예를 들어, 여러 DIMM으로 구현된 DRAM)과의 인터페이스를 제공하는 통합된 메모리 제어기(1520) 및 메모리 코히어런스 동작을 수행하는 코히어런스 로직(1522)을 포함할 수 있다. 여러 인터페이스는 프로세서와 다른 회로 사이의 상호접속이 가능하도록 제공될 수 있다. 예를 들면, 일 실시예에서, 적어도 하나의 직접 미디어 인터페이스(direct media interface, DMI)(1516) 인터페이스뿐만 아니라 하나 이상의 PCIeTM 인터페이스(1514)가 제공된다. 디스플레이 엔진 및 이와 같은 인터페이스는 전형적으로 PCIeTM 브릿지(1518)를 통해 메모리에 연결된다. 또한, 부가적인 프로세서 또는 여타 회로와 같은 다른 에이전트들 사이의 통신을 제공하기 위해, 하나 이상의 다른 인터페이스가 제공될 수 있다.
이제 도 16을 참조하면, 대표적인 코어의 블록도, 구체적으로는 도 15의 코어(1530)와 같은 코어의 백-엔드의 논리 블록의 블록도가 도시된다. 일반적으로, 도 16에 도시된 구조는 입력 명령어를 페치하고, 다양한 처리(예를 들면, 캐싱, 디코딩, 브랜치 예측 등)를 수행하고, 명령어/동작을 비순차적(out-of-order, OOO) 엔진(1680)으로 전달하기 위해 사용되는 프론트 엔드 유닛(1670)을 갖는 비순차적 프로세서를 포함한다. OOO 엔진(1680)은 디코딩된 명령어에 대해 추가 처리를 수행한다.
구체적으로, 도 16의 실시예에서, 비순차적 엔진(1680)은 프론트 엔드 유닛(1670)으로부터 하나 이상의 마이크로-명령어 또는 uop(micro-instruction)의 형태일 수 있는 디코딩된 명령어를 수신하고, 이 명령어를 레지스터 등과 같은 적절한 자원에 할당하는 할당 유닛(1682)을 포함한다. 그 다음, 명령어는 자원을 예약하고 이 자원을 복수개의 실행 유닛(1686A-1686N) 중 하나에서 실행하기 위해 스케줄링하는 예약 스테이션(1684)으로 제공된다. 예를 들면, 다른 것 중에서도, 산술 논리 유닛(arithmetic logic unit, ALU), 적재 및 저장 유닛, 벡터 프로세싱 유닛(vector processing unit, VPU), 부동 소수점 실행 유닛을 비롯한 다양한 형태의 실행 유닛이 제공될 수 있다. 이러한 여러 실행 유닛으로부터의 결과는 정렬되지 않은 결과를 받아 이를 올바른 프로그램 순서로 반환하는 재정렬 버퍼(reorder buffer, ROB)(1688)에 제공된다.
도 16을 계속 참조하면, 프론트 엔드 유닛(1670) 및 비순차적 엔진(1680)은 모두 메모리 계층 구조의 상이한 레벨에 연결된다는 것을 주목하자. 구체적으로, 명령어 레벨 캐시(1672)가 도시되고, 이 캐시는 차례로 중간 레벨 캐시(1676)에 연결되고, 이 캐시는 차례로 최종 레벨 캐시(1695)에 연결된다. 일 실시예에서, 최종 레벨 캐시(1695)는 온-칩(때로는 언코어(uncore)라고 지칭함) 유닛(1690)에서 구현된다. 일 예로서, 유닛(1690)은 도 15의 시스템 에이전트(1510)와 유사하다. 앞에서 논의된 바와 같이, 언코어(1690)는 예시된 실시예에서 ED RAM을 통해 구현되는 시스템 메모리(1699)와 통신한다. 비순차적 엔진(1680) 내 각종 실행 유닛(1686)은 중간 레벨 캐시(1676)와도 통신하는 제 1 레벨 캐시(1674)와 통신한다는 것 또한 주목하자. 부가적인 코어(1630N-2-1630N)는 LLC(1695)에 연결될 수 있다는 것도 주목하자. 도 16의 실시예에서 이와 같이 하이 레벨에서 도시되지만, 다양한 대안 및 추가적인 컴포넌트가 제시될 수 있다는 것을 이해해야 한다.
도 17을 참조하면, 명령어를 실행하는 실행 유닛을 포함하는 프로세서와 함께 구성된 예시적인 컴퓨터 시스템의 블록도가 도시되며, 이 블록도에서 본 발명의 일 실시예에 따라서 한가지 이상의 특징을 구현하는 인터커넥트 중 하나 이상의 인터커넥트가 예시된다. 시스템(1700)은 본 발명에 따라서, 본 명세서에서 설명된 실시예에서와 같이, 데이터를 처리하기 위한 알고리즘을 수행하는 로직을 포함하는 실행 유닛을 사용하는 프로세서(1702)와 같은 컴포넌트를 포함한다. 비록 (다른 마이크로프로세서, 엔지니어링 워크스테이션, 및 셋톱 박스 등을 갖는 PC를 비롯한) 다른 시스템이 또한 사용될 수 있을지라도, 시스템(1700)은 PENTIUM IIITM, PENTIUM 4TM, XeonTM, 아이타니엄(Itanium), XScale TM 및/또는 StrongARM TM 마이크로프로세서에 기반한 프로세싱 시스템을 나타낸다. 일 실시예에서, 비록 다른 오퍼레이팅 시스템(예를 들면, UNIX 및 리눅스), 임베디드 소프트웨어, 및/또는 그래픽 유저 인터페이스가 또한 사용될 수 있을지라도, 샘플 시스템(1700)은 워싱톤 레드몬드 소재의 마이크로소프트 코포레이션으로부터 구입 가능한 WINDOWSTM 오퍼레이팅 시스템의 버전을 실행한다. 그러므로 본 발명의 실시예는 하드웨어 회로와 소프트웨어의 임의의 특정한 조합으로 한정되지 않는다.
실시예는 컴퓨터 시스템으로 한정되지 않는다. 본 발명의 대안의 실시예는 휴대형 디바이스 및 임베디드 애플리케이션과 같은 다른 디바이스에서 사용될 수 있다. 휴대형 디바이스의 몇 가지 예는 셀룰러 폰, 인터넷 프로토콜 디바이스, 디지털 카메라, 개인 휴대 정보 단말(personal digital assistant, PDA), 및 휴대형 PC를 포함한다. 임베디드 애플리케이션은 적어도 일 실시예에 따라서 하나 이상의 명령어를 수행할 수 있는 마이크로 제어기, 디지털 신호 프로세서(digital signal processor, DSP), 시스템 온 칩, 네트워크 컴퓨터(NetPC), 셋톱 박스, 네트워크 허브, 광역 네트워크(wide area network, WAN) 스위치, 또는 임의의 다른 시스템을 포함할 수 있다.
이와 같이 예시된 실시예에서, 프로세서(1702)는 적어도 하나의 명령어를 수행하는 알고리즘을 구현하는 하나 이상의 실행 유닛(1708)을 포함한다. 일 실시예는 싱글 프로세서 데스크톱 또는 서버 시스템의 맥락에서 설명될 수 있지만, 대안의 실시예는 멀티프로세서 시스템에 포함될 수 있다. 시스템(1700)은 '허브' 시스템 아키텍처의 일 예이다. 컴퓨터 시스템(1700)은 데이터 신호를 처리하는 프로세서(1702)를 포함한다. 예시적인 일 예로서, 프로세서(1702)는 복잡 명령어 집합 컴퓨터(complex instruction set computer, CISC) 마이크로프로세서, 축소 명령어 집합 컴퓨팅(reduced instruction set computing, RISC) 마이크로프로세서, 아주 긴 명령어 워드(very long instruction word, VLIW) 마이크로프로세서, 명령어 집합들의 조합을 구현하는 프로세서, 또는 예를 들어 디지털 신호 프로세서와 같은 임의의 다른 프로세서 디바이스를 포함한다. 프로세서(1702)는 데이터 신호를 프로세서(1702)와 시스템(1700) 내 다른 컴포넌트 사이에서 전송하는 프로세서 버스(1710)에 연결된다. 시스템(1700)의 요소(예를 들면, 그래픽 가속기(1712), 메모리 제어기 허브(1716), 메모리(1720), I/O 제어기 허브(1724), 무선 송수신기(1726), 플래시 BIOS(1728), 네트워크 제어기(1734), 오디오 제어기(1736), 직렬 확장 포트(1738), I/O 제어기(1740) 등)는 본 기술에 친숙한 자들에게 널리 알려진 통상적인 기능을 수행한다.
일 실시예에서, 프로세서(1702)는 레벨 1(L1) 내부 캐시 메모리(1704)를 포함한다. 아키텍처에 따라서, 프로세서(1702)는 단일의 내부 캐시 또는 복수 레벨의 내부 캐시를 가질 수 있다. 다른 실시예는 특별한 구현 및 필요에 따라 내부와 외부 캐시들의 조합을 포함한다. 레지스터 파일(1706)은 정수 레지스터, 부동 소수점 레지스터, 벡터 레지스터, 뱅크형 레지스터, 셰도우 레지스터, 체크포인트 레지스터, 상태 레지스터, 및 명령어 포인터 레지스터를 포함하는 각종 레지스터 내에 상이한 형태의 데이터를 저장한다.
정수 및 부동 소수점 연산을 수행하는 로직을 포함하는 실행 유닛(1708) 또한 프로세서(1702) 내에 상주한다. 일 실시예에서, 프로세서(1702)는 실행될 때 소정의 마이크로명령어에 대한 알고리즘을 수행하거나 복잡한 시나리오를 처리하는 마이크로코드를 저장하는 마이크로코드(ucode) ROM을 포함한다. 여기서, 마이크로코드는 잠재적으로 프로세서(1702)의 로직 버그/픽스를 처리하기 위해 잠재적으로 갱신 가능하다. 일 실시예에서, 실행 유닛(1708)은 묶음 명령어 집합(1709)을 처리하는 로직을 포함한다. 묶음 명령어 집합(1709)을 명령어를 실행하기 위해 연관된 회로와 함께 범용 프로세서(1702)의 명령어 집합 내에 포함시킴으로써, 많은 멀티미디어 애플리케이션에 의해 사용되는 연산은 범용 프로세서(1702) 내 묶음 데이터를 이용하여 수행될 수 있다. 그러므로 많은 멀티미디어 애플리케이션은 묶음 데이터에 대해 연산을 수행하기 위한 프로세서의 데이터 버스의 전체 폭을 이용함으로써 더 효과적으로 가속되고 실행된다. 이것은 잠재적으로 프로세서의 데이터 버스 전체에 더 작은 단위의 데이터를 전달할 필요를 제거하여 하나 이상의 연산을 하나의 데이터 요소에서 한 번에 수행하게 된다.
실행 유닛(1708)의 대안의 실시예는 또한 마이크로 제어기, 임베디드 프로세서, 그래픽 디바이스, DSP, 및 다른 형태의 로직 회로에서도 사용될 수 있다. 시스템(1700)은 메모리(1720)를 포함한다. 메모리(1720)는 다이나믹 랜덤 액세스 메모리(dynamic random access memory, DRAM) 디바이스, 스태틱 랜덤 액세스 메모리(static random access memory, SRAM) 디바이스, 플래시 메모리 디바이스, 또는 기타 메모리 디바이스를 포함한다. 메모리(1720)는 프로세서(1702)에 의해 실행되는 데이터 신호로 표현된 명령어 및/또는 데이터를 저장한다.
본 발명의 전술한 임의의 특징이나 양태는 도 17에서 예시된 하나 이상의 인터커넥트에서 활용될 수 있다는 것을 주목하자. 예를 들면, 프로세서(1702)의 내부 유닛들을 연결하기 위한, 도시되지 않은 온-다이 인터커넥트(on-die interconnect, ODI)는 전술한 본 발명의 하나 이상의 양태를 구현한다. 또는 본 발명은 예시된 다른 컴포넌트들을 연결하기 위한 프로세서 버스(1710)(예를 들면, 다른 공지된 고성능 컴퓨팅 인터커넥트), 메모리(1720)와의 고 대역폭 메모리 경로(1718), 그래픽 가속기(1712)와의 포인트-투-포인트 링크(예를 들면, 주변 컴포넌트 인터커넥트 익스프레스(PCIe) 준용 패브릭), 제어기 허브 인터커넥트(1722), I/O 또는 기타 인터커넥트(예를 들면, USB, PCI, PCIe)와 연관된다. 그러한 컴포넌트들의 몇 가지 예는 오디오 제어기(1736), 펌웨어 허브(플래시 BIOS)(1728), 무선 송수신기(1726), 데이터 저장소(1724), 사용자 입력 및 키보드 인터페이스(1742)를 포함하는 레거시 I/O 제어기(1710), 범용 직렬 버스(Universal Serial Bus, USB)와 같은 직렬 확장 포트(1738), 및 네트워크 제어기(1734)를 포함한다. 데이터 저장 디바이스(1724)는 하드 디스크 드라이브, 플로피 디스크 드라이브, CD-ROM 드라이브, 플래시 메모리 장치, 또는 여타 대량 저장 디바이스를 포함할 수 있다.
이제 도 18을 참조하면, 본 발명의 실시예에 따라서 제 2 시스템(1800)의 블록도가 도시된다. 도 18에 도시된 바와 같이, 멀티프로세서 시스템(1800)은 포인트-투-포인트 인터커넥트 시스템이며, 포인트-투-포인트 인터커넥트(1850)를 통하여 결합된 제 1 프로세서(1870) 및 제 2 프로세서(1880)를 포함한다. 프로세서(1870 및 1880)는 각기 프로세서의 일부 버전일 수 있다. 일 실시예에서, (1852 및 1854)는 고성능 아키텍처와 같은, 직렬의 포인트-투-포인트 코히어런트 인터커넥트 패브릭의 일부이다. 결과적으로, 본 발명은 QPI 아키텍처 내에서 구현될 수 있다.
단지 두 프로세서들(1870, 1880)만이 도시되어 있지만, 본 발명의 범위는 이것으로 한정되지 않음은 물론이다. 다른 실시예에서, 하나 이상의 부가적인 프로세서들이 특정 프로세서에서 존재할 수 있다.
프로세서(1870, 1880)는 각기 통합된 메모리 제어기 유닛(1872 및 1882)을 포함하는 것으로 도시된다. 프로세서(1870)는 그의 버스 제어기 유닛의 일부로서 포인트-투-포인트(P-P) 인터페이스(1876 및 1878)를 포함하며, 마찬가지로 제 2 프로세서(1880)는 P-P 인터페이스(1886 및 1888)를 포함한다. 프로세서(1870, 1880)는 포인트-투-포인트(P-P) 인터페이스 회로(1878, 1888)를 이용하는 P-P 인터페이스(1850)를 통해 정보를 교환할 수 있다. 도 18에 도시된 바와 같이, IMC(1872 및 1882)는 프로세서를 각각의 메모리, 즉 각각의 프로세서에 국부적으로 소속되는 메인 메모리의 일부일 수 있는 메모리(1832) 및 메모리(1834)에 연결한다.
프로세서(1870, 1880)는 각기 포인트-투-포인트 인터페이스 회로(1876, 1894, 1886, 1898)를 이용하는 개개의 P-P 인터페이스(1852, 1854)를 통해 칩셋(1890)과 정보를 교환한다. 칩셋(1890)은 또한 고성능 그래픽 인터커넥트(1839)를 따라서 놓인 인터페이스 회로(1892)를 통해 고성능 그래픽 회로(1838)와 정보를 교환한다.
공유 캐시(도시되지 않음)는 프로세서 또는 두 프로세서 이외의 곳 중 어느 한 곳에 포함될 수 있지만, P-P 인터커넥트를 통해 프로세서와 접속되어, 만일 프로세서가 저전력 모드에 놓여있을 때 프로세서의 로컬 캐시 정보 중 어느 하나 또는 모두가 공유 캐시에 저장될 수 있게 한다.
칩셋(1890)은 인터페이스(1895)를 통해 제 1 버스(1816)에 연결될 수 있다. 일 실시예에서, 본 발명의 범위가 이것으로 한정되지 않지만, 제 1 버스(1816)는 주변 컴포넌트 인터커넥트(PCI) 버스, 또는 PCI 익스프레스나 다른 3 세대 I/O 인터커넥트 버스와 같은 버스일 수 있다.
도 18에 도시된 바와 같이, 각종 I/O 장치(1814)는 제 1 버스(1816)를 제 2 버스(1820)에 연결하는 버스 브릿지(1818)와 함께 제 1 버스(1816)에 연결된다. 일 실시예에서, 제 2 버스(1820)는 적은 핀 수(low pin count, LPC) 버스를 포함한다. 일 실시예에서, 예를 들면 키보드 및/또는 마우스(1822), 통신 디바이스(1827) 및 종종 명령어/코드 및 데이터(1830)를 포함하는 디스크 드라이브나 다른 대량 저장 디바이스와 같은 저장 유닛(1828)를 비롯한 각종 디바이스가 제 2 버스(1820)에 연결된다. 또한, 오디오 I/O(1824)는 제 2 버스(1820)에 연결된 것으로 도시된다. 포함된 컴포넌트 및 인터커넥트 아키텍처가 바뀐 다른 아키텍처가 가능하다는 것을 주목하자. 예를 들면, 도 18의 포인트-투-포인트 아키텍처 대신, 시스템은 멀티-드롭 버스 또는 다른 그러한 아키텍처를 구현할 수 있다.
이제 도 19를 참조하면, 본 발명에 따른 시스템 온-칩(SOC) 디자인의 실시예가 도시된다. 특정한 예시적인 예로서, SOC(1900)는 사용자 장비(UE)에 포함된다. 일 실시예에서, UE는 휴대폰, 스마트폰, 태블릿, 울트라-신 노트북, 광대역 어댑터를 갖춘 노트북, 또는 임의의 다른 유사 통신 디바이스와 같이 최종 사용자에 의해 사용되는 임의의 디바이스를 말한다. 종종 UE는 GSM 네트워크에서 잠재적으로 사실상 이동국(mobile station, MS)에 대응하는 기지국이나 노드에 접속한다.
여기서, SOC(1900)는 2 코어(1906 및 1907)를 포함한다. 앞에서 논의한 바와 유사하게, 코어(1906 및 1907)는 인텔® 아키텍처 코어TM-기반의 프로세서, 어드번스드 마이크로 디바이스 인코포레이티드(Advanced Micro Devices, Inc, AMD) 프로세서, MIPS-기반 프로세서, ARM-기반 프로세서 디자인, 또는 이들의 고객뿐만 아니라 이들의 실시권자 또는 사용자와 같은 명령어 집합 아키텍처를 준수할 수 있다. 코어(1906 및 1907)는 버스 인터페이스 유닛(1909) 및 L2 캐시(1911)와 연관된 캐시 제어(1908)에 연결되어 SOC(1900)의 다른 부품과 통신한다. 인터커넥트(1910)는 앞에서 논의한 바와 같이, 본 명세서에서 설명된 하나 이상의 양태를 잠재적으로 구현하는 IOSF, AMBA, 또는 기타 인터커넥트와 같은 온-칩 인터커넥트를 포함한다.
인터커넥트(1910)는 SIM 카드와 인터페이싱하는 가입자 식별 모듈(Subscriber Identity Module, SIM)(1930), 코어(1906 및 1907)에 의한 실행을 위한 부팅 코드를 보유하여 SOC(1900)를 초기화하고 부팅하는 부팅 롬(1935), 외부 메모리(예를 들면, DRAM(1960))와 인터페이스하는 SDRAM 제어기(1940), 비휘발성 메모리(예를 들면, 플래시(1965))와 인터페이싱하는 플래시 제어기(1945), 주변 장치와 인터페이싱하는 주변 장치 제어(1950)(예를 들면, 직렬 주변장치 인터페이스), 입력(예를 들면, 터치에 의한 입력)을 디스플레이하고 수신하는 비디오 코덱(1920) 및 비디오 인터페이스(1925), 그래픽 관련 계산을 수행하는 GPU(1915) 등과 같은 다른 컴포넌트에 통신 채널을 제공한다. 이러한 인터페이스 중 임의의 인터페이스는 본 명세서에서 설명된 본 발명의 양태를 포함할 수 있다.
또한, 시스템은 블루투스 모듈(1970), 3G 모뎀(1975), GPS(1985), 및 WiFi(1985)와 같은 통신을 위한 주변장치를 예시한다. 앞에서 언급한 바와 같이, UE는 통신을 위한 라디오를 포함한다는 것을 주목하자. 결과적으로, 이와 같은 주변장치 통신 모듈 모두가 필요한 것은 아니다. 그러나 UE의 일부 형태에서, 외부 통신을 위한 라디오가 포함될 것이다.
본 발명이 제한된 개수의 실시예에 대해 기술되었지만, 본 기술에서 통상의 지식을 가진 자들에게는 이로부터 다수의 수정과 변경이 인식될 것이다. 첨부의 청구범위는 그러한 모든 수정과 변경이 본 발명의 참 사상과 범위 내에 속하는 것으로 망라하고자 한다.
디자인은 모방에 이르는 창조에서부터 제조에 이르기까지 여러 단계를 거칠 수 있다. 디자인을 표현하는 데이터는 다수의 방식으로 디자인을 표현할 수 있다. 첫 번째로, 모방에서 유용한 것으로서, 하드웨어는 하드웨어 서술 언어 또는 다른 기능적 서술 언어를 이용하여 표현될 수 있다. 또한, 로직 및/또는 트랜지스터 게이트를 가진 회로 레벨 모델은 디자인 프로세서의 일부 단계에서 생성될 수 있다. 뿐만 아니라, 몇몇 단계에서, 대부분의 디자인은 하드웨어 모델로 각종 디바이스의 물리적인 배치를 표현하는 데이터의 레벨에 이른다. 통상의 반도체 제조 기술이 사용되는 경우, 하드웨어 모델을 표현하는 데이터는 집적 회로를 제조하는데 사용되는 마스크 용도의 여러 마스크 층 상에 각종 특징의 존재 또는 부재를 명시하는 데이터일 수 있다. 디자인의 임의의 표현에 있어서, 데이터는 임의의 형태의 머신 판독가능한 매체에 저장될 수 있다. 메모리 또는 디스크와 같은 자기 또는 광 저장소는 정보를 저장하기 위해 변조되거나 그렇지 않고 그러한 정보를 전송하기 위해 생성되는 광 또는 전기파를 통해 전송되는 정보를 저장하는 머신 판독가능한 매체일 수 있다. 코드나 디자인을 표시 또는 전달하는 전기 반송파가 전기 신호의 복사, 버퍼링, 또는 재전송이 수행되는 범위에 이르기까지 전송될 때, 새로운 복사가 이루어진다. 그러므로 통신 공급자 또는 네트워크 공급자는 유형의 머신-판독가능한 매체상에, 적어도 일시적으로, 본 발명의 실시예들의 기술을 구현하는 반송파로 인코딩된 정보와 같은 물품을 저장할 수 있다.
본 명세서에서 사용된 모듈은 하드웨어, 소프트웨어, 및/또는 펌웨어의 임의의 조합을 말한다. 예로서, 모듈은 마이크로제어기에 의해 실행되도록 적응된 코드를 저장하는 비일시적인 매체와 연관되는 마이크로제어기와 같은 하드웨어를 포함한다. 그러므로 일 실시예에서, 모듈이라고 언급하는 것은 비일시적 매체상에 보유되는 코드를 인식 및/또는 실행하도록 명시적으로 구성된 하드웨어를 말하는 것이다. 그뿐만 아니라, 다른 실시예에서, 모듈의 사용은 마이크로제어기에 의해 실행되어 미리 설정된 동작을 수행하도록 명시적으로 적응된 코드를 포함하는 비일시적 매체를 말한다. 또 다른 실시예에서 추론될 수 있는 것처럼, (이 예에서) 모듈이라는 용어는 마이크로제어기와 비일시적 매체의 조합을 말할 수 있다. 종종 떼어져 있는 것처럼 도시되는 모듈 경계는 일반적으로 변하기도 하며 잠재적으로 중첩한다. 예를 들면, 제 1 및 제 2 모듈은 하드웨어, 소프트웨어, 펌웨어, 또는 이들의 조합을 공유하면서, 잠재적으로 일부의 독립적인 하드웨어, 소프트웨어, 또는 펌웨어를 유지할 수 있다. 일 실시예에서, 로직이라는 용어의 사용은 트랜지스터, 레지스터와 같은 하드웨어, 또는 프로그래머블 로직 디바이스와 같은 다른 하드웨어를 포함한다.
일 실시예에서, '하도록 구성된'이라는 관용구의 사용은 지정되거나 결정된 작업을 수행하도록 장치, 하드웨어, 로직, 또는 소자를 배열, 조립, 제조, 판매 제안, 수입 및/또는 설계하는 것을 말한다. 이 예에서, 동작하지 않는 장치 또는 요소는 만일 이것이 지정된 작업을 수행하도록 설계되고, 결합되고, 및/또는 상호접속된다면 여전히 그 지정된 작업을 수행'하도록 구성'된다. 전적으로 예시적인 예로서, 로직 게이트는 동작 중에 0이나 1을 제공할 수 있다. 그러나 인에이블 신호를 클록에 제공'하도록 구성된' 로직 게이트라도 1이나 0을 제공할 수 있는 모든 잠재적인 로직 게이트를 포함하지는 않는다. 그 대신, 로직 게이트는 동작 중에 1이나 0의 출력이 발생하여 클럭을 인에이블하게 하는 몇 가지 방식으로 결합된 로직 게이트이다. 되풀이하면 '하도록 구성된'이라는 용어의 사용은 동작을 필요로 하지 않지만, 그 대신 장치, 하드웨어, 및/또는 소자의 잠재한 상태에 초점을 맞추는 것임을 주목하여야 하며, 이 경우 잠재적 상태에서 장치, 하드웨어, 및/또는 소자는 장치, 하드웨어, 및/또는 소자가 동작하고 있을 때 특별한 작업을 수행하도록 설계된다.
그뿐만 아니라, 일 실시예에서, '하도록', '할 수 있는', 및/또는 '동작 가능한'이라는 관용구의 사용은 장치, 로직, 하드웨어, 및/또는 소자를 명시된 방식으로 사용할 수 있게 하는 그런 방법으로 일부 장치, 로직, 하드웨어, 및/또는 소자가 설계된 것을 말한다. 일 실시예에서, 하도록, 할 수 있는, 또는 동작 가능한이라는 용어의 사용은 장치, 로직, 하드웨어, 및/또는 소자의 잠재한 상태를 말하며, 이 경우 장치, 로직, 하드웨어, 및/또는 소자는 동작하고 있지 않지만 명시된 방식으로 장치를 사용할 수 있게 하는 그러한 방식으로 설계되어 있다.
본 명세서에서 사용된 바와 같은 값은 개수, 상태, 논리 상태, 또는 이진 논리 상태의 임의의 공지된 표현을 포함한다. 종종, 논리 레벨, 논리 값, 또는 논리 값의 사용은 단순히 이진 논리 상태를 표현하는 1의 값 및 0의 값을 말하기도 한다. 예를 들면, 1은 하이 로직 레벨을 말하며 0은 로우 로직 레벨을 말한다. 일 실시예에서, 트랜지스터 또는 플래시 셀과 같은 저장 셀은 단일의 논리값이나 여러 논리 값을 보유할 수 있다. 그러나 컴퓨터 시스템에서 값의 다른 표현이 사용되고 있다. 예를 들면, 십진수 10은 1010이라는 이진값 및 16진 문자 A로서 표현될 수도 있다. 그러므로 값은 컴퓨터 시스템에서 보유될 수 있는 정보의 임의의 표현을 포함한다.
더욱이, 상태는 값 또는 값의 부분으로 표현될 수 있다. 예로서, 논리 1과 같은 제 1 값은 디폴트 또는 초기 상태를 표현할 수 있고, 반면 논리 0과 같은 제 2 값은 비-디폴트 상태를 표현할 수 있다. 또한, 일 실시예에서, 리셋 또는 셋이라는 용어는 각기 디폴트 및 갱신된 값이나 상태를 말한다. 예를 들면, 디폴트 값은 잠재적으로 하이 논리 값, 즉 리셋을 포함하며, 반면 갱신된 값은 잠재적으로 로우 논리 값, 즉 셋을 포함한다. 값들의 임의의 조합은 임의의 개수의 상태들을 표현하기 위해 활용될 수 있다.
전술한 방법, 하드웨어, 소프트웨어, 펌웨어 또는 코드 세트의 실시예들은 프로세싱 요소에 의해 실행 가능한 머신 액세스 가능한, 머신 판독가능한, 컴퓨터 액세스 가능한, 또는 컴퓨터 판독가능한 매체 상에 저장된 명령어 또는 코드를 통해 구현될 수 있다. 비일시적 머신 액세스 가능한/판독 가능한 매체는 컴퓨터 또는 전자 시스템과 같은 머신에 의해 판독가능한 형태의 정보를 제공(즉, 저장 및/또는 전송)하는 임의의 메커니즘을 포함한다. 예를 들면, 비일시적인 머신 액세스 가능한 매체는 스태틱 랜덤 액세스 메모리(static random-access memory, SRAM) 또는 다이나믹 RAM(dynamic random-access memory, DRAM)과 같은 랜덤 액세스 메모리(RAM); ROM; 자기 또는 광 저장 매체; 플래시 메모리 디바이스; 전기 저장 디바이스; 광 저장 디바이스; 음향 저장 디바이스; 일시적(전파된) 신호(예를 들면, 반송파, 적외선 신호, 디지털 신호)로부터 수신된 정보를 보유하기 위한 다른 형태의 저장 디바이스 등을 포함하며, 이들은 이들로부터 정보를 수신할 수 있는 비일시적 매체와 구별될 것이다.
본 발명의 실시예들을 수행하는 로직을 프로그래밍하는데 사용되는 명령어는 DRAM, 캐시, 플래시 메모리, 또는 여타 저장소와 같은 시스템 내 메모리 내에 저장될 수 있다. 그뿐만 아니라, 명령어는 네트워크를 통해 또는 다른 컴퓨터 판독가능한 매체에 의해 분산될 수 있다. 그래서 머신 판독가능한 매체는 머신(예를 들면, 컴퓨터)에 의해 판독가능한 형태로 정보를 저장 또는 전송하기 위한 임의의 메커니즘, 다만 이것으로 제한되지 않지만, 플로피 디스켓, 광 디스크, 컴팩트 디스크 판독 전용 메모리(Compact Disc, Read-Only Memory, CD-ROM), 및 광자기 디스크, 판독 전용 메모리(Read-Only Memory, ROM), 랜덤 액세스 메모리(RAM), 소거가능한 프로그래머블 판독 전용 메모리(Erasable Programmable Read-Only Memory, EPROM), 전기적으로 소거가능한 프로그래머블 판독 전용 메모리(Electrically Erasable Programmable Read-Only Memory, EEPROM), 자기 또는 광 카드, 플래시 메모리, 또는 전기, 광, 음향이나 다른 형태의 전파 신호(예를 들면, 반송파, 적외선 신호, 디지털 신호 등)를 통해 인터넷을 거쳐 정보의 전송에 사용되는 유형의 머신 판독가능한 저장소를 포함할 수 있다. 따라서, 컴퓨터 판독가능한 매체는 전자 명령어 또는 정보를 머신(예를 들면, 컴퓨터)에 의해 판독가능한 형태로 저장 또는 전송하기에 적합한 임의의 형태의 유형의 머신 판독가능한 매체를 포함한다.
다음의 예는 본 명세서에 따른 실시예들과 관련된다. 하나 이상의 실시예는 초당 최소 16기가전송(gigatransfer per second, GT/s)의 비트 레이트를 지원하는 주변 컴포넌트 인터커넥트 익스프레스(Peripheral Component Interconnect (PCI) Express, PCIe)에 기초한 채널을 제공하는 장치, 시스템, 머신 판독 가능한 저장소, 머신 판독가능한 매체, 하드웨어 및/또는 소프트웨어 기반 로직, 및 방법을 제공할 수 있으며, 여기서 채널은 두 개의 커넥터를 포함하고 12인치보다 큰 길이를 갖는다.
적어도 하나의 예에서, 채널은 적어도 하나의 비아를 포함하며, 비아의 스터브는 적어도 부분적으로 제거된다.
적어도 하나의 예에서, 비아는 스터브를 제거하기 위해 백드릴링된다.
적어도 하나의 예에서, 비아는 커넥터 중 제 1 커넥터의 비아이다.
적어도 하나의 예에서, 커넥터에 의해 제 1 디바이스에 접속하도록 활용된 각각의 비아는 백드릴링된다.
적어도 하나의 예에서, 제 2 디바이스에 접속하도록 활용된 커넥터 중 제 2 커넥터의 비아는 백드릴링된다.
적어도 하나의 예에서, 비아는 프로세서 소켓의 비아이다.
적어도 하나의 예에서, 채널의 각각의 레인은 각자의 프로세서 소켓의 대응하는 부분을 포함하며, 비아 스터브를 가진 채널의 레인에 대응하는 각각의 프로세서 소켓은 백드릴링된다.
적어도 하나의 예에서, 저손실 회로 보드가 제공되며 채널은 회로 보드 상에서 적어도 부분적으로 구현된다.
적어도 하나의 예에서, 저손실 회로 보드는 보다 적은 트레이스 차동 삽입 손실을 갖는다. 적어도 하나의 예에서, 이득은 채널의 수신기 프론트 엔드에서 적용된다.
적어도 하나의 예에서, 이득은 대략 6dB를 포함한다.
적어도 하나의 예에서, 이득은 채널의 연속 시간 선형 등화기에 적용된다.
적어도 하나의 예에서, 수신기 프론트 엔드 및 연속 시간 선형 등화기에 적용된 조합 이득은 대략 6dB이다.
적어도 하나의 예에서, 채널은 백드릴링된 스터브를 가진 적어도 하나의 비아를 포함하고, 채널은 저손실 회로 보드 상에서 적어도 부분적으로 구현되며, 대략 6dB의 조합 이득은 채널의 수신기 프론트 엔드 및 채널의 연속 시간 선형 등화기 중 하나 이상에 적용된다.
적어도 하나의 예에서, 채널의 길이는 최소한 이십(20) 인치이다.
하나 이상의 실시예는 데이터를 두 개의 커넥터 다중 레인 링크를 포함하는 채널을 통해 최소 16GT/s의 비트 레이트로 전송하는 장치, 시스템, 머신 판독가능한 저장소, 머신 판독가능한 매체, 하드웨어 및/또는 소프트웨어 기반 로직, 및 방법을 제공할 수 있으며, 여기서 채널의 길이는 12 인치보다 크다.
적어도 하나의 예에서, 채널의 길이는 최소한 이십(20) 인치이다.
적어도 하나의 예에서, 채널은 하나 이상의 비아를 포함하며 비아의 스터브는 백드릴링된다.
적어도 하나의 예에서, 하나 이상의 비아는 두 커넥터 중 하나 또는 양쪽에 포함된다.
적어도 하나의 예에서, 채널은 프로세서 소켓을 포함하며 프로세서 소켓은 비아를 포함한다.
적어도 하나의 예에서, 채널은 백드릴링된 스터브를 가진 최소한 하나의 비아를 포함하고, 채널은 저손실 회로 보드 상에서 적어도 부분적으로 구현되며, 대략 6dB의 조합 이득은 채널의 수신기 프론트 엔드 및 채널의 연속 시간 선형 등화기 중 하나 이상에 적용된다.
적어도 하나의 예에서, 채널은 PCIe 기반 채널을 포함한다.
하나 이상의 실시예는 두 개의 커넥터의 다중 레인 링크를 포함하는 채널을 통해 최소 16GT/s의 비트 레이트로 송신된 데이터를 수신하는 장치, 시스템, 머신 판독 가능한 저장소, 머신 판독가능한 매체, 하드웨어 및/또는 소프트웨어 기반 로직, 및 방법을 제공할 수 있으며, 여기서 채널의 길이는 12인치보다 크다.
적어도 하나의 예에서, 채널의 길이는 최소한 이십(20) 인치이다.
적어도 하나의 예에서, 채널은 하나 이상의 비아를 포함하며 비아의 스터브는 백드릴링된다.
적어도 하나의 예에서, 하나 이상의 비아는 두 커넥터 중 하나 또는 양쪽에 포함된다.
적어도 하나의 예에서, 채널은 프로세서 소켓을 포함하며 프로세서 소켓은 비아를 포함한다.
적어도 하나의 예에서, 채널은 백드릴링된 스터브를 가진 적어도 하나의 비아를 포함하고, 채널은 저손실 회로 보드 상에서 적어도 부분적으로 구현되며, 대략 6dB의 조합 이득은 채널의 수신기 프론트 엔드 및 채널의 연속 시간 선형 등화기 중 하나 이상에 적용된다.
적어도 하나의 예에서, 채널은 PCIe 기반 채널을 포함한다.
적어도 하나의 예에서, 시스템이 제공되며 시스템은 제 1 디바이스 및 인터커넥트 채널을 이용하여 제 1 디바이스에 통신으로 연결된 제 2 디바이스를 포함하며, 인터커넥트 채널은 최소 16GT/s의 비트 레이트를 지원하는 주변 컴포넌트 인터커넥트 익스프레스(Peripheral Component Interconnect (PCI) Express, PCIe) 프로토콜 기반 링크를 포함하며, 링크는 두 커넥터를 포함하고 12인치보다 큰 길이를 갖는다.
적어도 하나의 예에서, 시스템은 서버 칩셋이다.
적어도 하나의 예에서, 제 1 디바이스는 프로세서 디바이스를 포함한다.
하나 이상의 실시예는 링크의 복수의 레인 중 특정 레인을 통해 송신된 적어도 하나의 오류 심볼의 검출에 기초하여 특정 레인에서 제 1 레인 오류를 식별하고, 레인 오류 레지스터에서 제 1 레인 오류를 보고하는 제공하는 장치, 시스템, 머신 판독 가능한 저장소, 머신 판독가능한 매체, 하드웨어 및/또는 소프트웨어 기반 로직, 및 방법을 제공할 수 있다.
적어도 하나의 예에서, 레인 오류 레지스터에서 보고된 레인 오류는 복수개의 레인에서 해당 레인을 식별한다.
적어도 하나의 예에서, 복수개의 레인 중 적어도 한 레인에서 오류의 싱크 헤더의 검출에 기초하여 제 2 레인 오류가 식별되며, 제 2 레인 오류는 레인 오류 레지스터에서 보고된다.
적어도 하나의 예에서, 링크를 통해 송신된 데이터 스트림에 대한 패리티 정보 불일치라는 결정에 기초하여 제 3 레인 오류가 식별되며, 제 3 레인 오류는 레인 오류 레지스터에서 보고된다.
적어도 하나의 예에서, 패리티 정보는 SKP 정렬된 세트(SKP ordered set, SKP OS) 내에서 수신된다.
적어도 하나의 예에서, I/O 로직은 물리 계층 로직을 포함한다.
적어도 하나의 예에서, 오류 심볼은 SKP OS에 포함된 심볼에 대한 오류를 포함한다.
적어도 하나의 예에서, 오류 심볼은 SKP OS 내 제 1 SLP OS 심볼과 SKP OS 내 SLP_END 마커 사이에서 검출된 논-SKP OS 심볼을 포함한다.
적어도 하나의 예에서, 오류 심볼은 SKP OS의 심볼 8, 12, 16, 20, 또는 24과 다른 심볼에서 배치된 SKP_END를 포함한다.
적어도 하나의 예에서, 오류 심볼은 프레이밍 토큰의 제 1 심볼을 포함한다.
적어도 하나의 예에서, 프레이밍 토큰은 PCIe 프레이밍 토큰을 포함한다.
적어도 하나의 예에서, 프레이밍 토큰은 논리 유휴 토큰(logical idle token, IDL), 데이터 링크 계층 패킷의 시작 데이터 토큰(start of data link layer packet (DLLP) data token, SDP), 트랜잭션 계층 패킷의 시작 데이터 토큰(start of transaction layer packet (TLP) data token, STP), 및 불량 종료 TLP 토큰(end bad TLP token, EDB) 중 적어도 하나를 포함한다.
적어도 하나의 예에서, 오류 심볼은 오류의 IDL 토큰 심볼을 포함한다.
적어도 하나의 예에서, 제 1 IDL 토큰은 복수개의 레인 내 특정 레인 n에 포함되며 오류 심볼은 복수개의 레인 내 레인 n+1, n+2, 및 n+3 중 임의의 레인에서 검출된 논-IDL 심볼을 포함한다.
적어도 하나의 예에서, 오류 심볼은 EDB 토큰 심볼을 포함한다.
적어도 하나의 예에서, 제 1 EDB 토큰은 복수개의 레인 내 특정 레인 n의 뒤에 나오며 오류 심볼은 복수개의 레인 내 레인 n+1, n+2, 및 n+3 중 임의의 레인에서 검출된 논-EDB 심볼을 포함한다.
적어도 하나의 예에서, 오류 심볼은 EDB 토큰의 심볼을 포함하며 EDB 토큰은 SDP 토큰과 다른 프레이밍 토큰의 뒤에 나온다.
적어도 하나의 예에서, 오류 심볼은 SDP 토큰 심볼을 포함한다.
적어도 하나의 예에서, SDP 토큰의 제 1 심볼은 복수개의 레인 내 특정 레인 n에 포함되며 오류 심볼은 복수개의 레인 내 레인 n+1에서 검출된 논-SDP 심볼을 포함한다.
적어도 하나의 예에서, 레인 오류 레지스터는 PCIe 레인 오류 상태(PCIe Lane Error Status, LES) 레지스터를 포함한다.
적어도 하나의 예에서, 링크는 PCIe 준수 링크를 포함한다.
적어도 하나의 예에서, 제 2 레인 오류는 선행 EDS 토큰이 빠져 있는 정렬된 세트 블록의 검출에 기초하여 링크에서 식별된다.
적어도 하나의 예에서, 정렬된 세트 심볼, IDL 토큰 심볼, SDP 토큰 심볼, STP 토큰 심볼, 및 EDB 토큰 심볼 중 임의의 심볼의 검출에 기초하여 레인 오류가 식별되고 보고된다.
적어도 하나의 예에서, 레인 오류 레지스터는 특정 레인이 연루된 레인 오류를 식별하기 위해 모니터링되며, 레인 오류 레지스터에서 특정 레인에 대해 결정된 복수개의 오류에 기초하여 특정 레인이 결함 있다고 결정될 수 있다.
적어도 하나의 예에서, 특정 레인이 결함 있는 것을 결정하는 것은 복수개 오류의 통계적 분석을 포함한다.
하나 이상의 실시예는 링크가 활성 상태에서 퇴장하는 것을 식별 - 링크는 복수개의 레인을 포함함 - 하고, 링크를 통해 이전에 전송된 데이터에 기초하여 레인에 대한 패리티 정보를 유지하고, 활성 상태로부터 퇴장하기 전에 패리티 정보의 표시를 전송하는 장치, 시스템, 머신 판독 가능한 저장소, 머신 판독가능한 매체, 하드웨어 및/또는 소프트웨어 기반 로직, 및 방법을 제공할 수 있다.
적어도 하나의 예에서, 패리티 정보의 표시는 퇴장에 대응하여 전송된다.
적어도 하나의 예에서, 패리티 정보의 표시는 정렬된 세트 내에서 전송된다.
적어도 하나의 예에서, 각각의 레인에 대한 패리티 정보의 표시는 정렬된 세트에 포함된 각 레인의 각각의 패리티 비트에 포함되어 있다.
적어도 하나의 예에서, 정렬된 세트는 PCIe SKP OS를 포함한다.
적어도 하나의 예에서, 링크는 링크 복구에 기초하여 활성 상태에서 퇴장한다.
적어도 하나의 예에서, 링크 복구는 링크에서 검출된 오류에 기초한다.
적어도 하나의 예에서, 오류는 프레이밍 토큰 오류(framing token error)를 포함한다.
하나 이상의 실시예는 복수 개의 레인을 포함하는 링크를 통해 데이터를 송신하고, 송신된 데이터에 기초하여 각각의 레인에 대한 패리티 정보를 유지하고, 링크가 활성 상태에서 퇴장하는 것을 식별하고, 활성 상태로부터 퇴장하기 전에 패리티 정보의 표시를 전송하는 장치, 시스템, 머신 판독 가능한 저장소, 머신 판독가능한 매체, 하드웨어 및/또는 소프트웨어 기반 로직, 및 방법을 제공할 수 있다.
하나 이상의 실시예는 링크를 통해 이전에 전송된 데이터에 기초하여 링크의 복수개의 레인 각각에 대한 제 1 패리티 정보를 유지하고, 링크를 활성 상태에서 퇴장하게 하는 이벤트에 응답하여 제 2 패리티 정보를 수신 - 2 패리티 정보는 활성 상태로부터 퇴장하기 전에 전송되도록 되어 있음 - 하는 장치, 시스템, 머신 판독 가능한 저장소, 머신 판독가능한 매체, 하드웨어 및/또는 소프트웨어 기반 로직, 및 방법을 제공할 수 있다. 제 1 패리티 정보는 레인 중 하나 이상의 레인에서 잠재적 레인 오류를 식별하기 위해 제 2 정보와 비교된다.
적어도 하나의 예에서, 제 2 패리티 정보는 정렬된 세트에 포함되어 있다.
적어도 하나의 예에서, 제 2 패리티 정보는 정렬된 세트에 포함된 패리티 비트에 포함되어 있다.
적어도 하나의 예에서, 정렬된 세트는 SKP OS를 포함한다.
적어도 하나의 예에서, 링크는 링크의 복구에 기초하여 활성 상태에서 퇴장한다.
적어도 하나의 예에서, 복구는 링크에서 검출된 오류에 의해 트리거링된이다.
적어도 하나의 예에서, 오류는 프레이밍 토큰 오류를 포함한다.
적어도 하나의 예에서, 잠재적 레인 오류는 레인 오류 레지스터로 보고된다.
적어도 하나의 예에서, 레인 오류 레지스터는 LES 레지스터를 포함한다.
적어도 하나의 예에서, 이벤트는 링크에서 검출된 에러를 포함한다.
적어도 하나의 예에서, 링크의 복구는 오류에 기초하여 트리거링되며 복구는 링크가 활성 상태에서 퇴장하게 만든다.
적어도 하나의 예에서, 잠재적 레인 오류는 제 1 패리티 정보가 제 2 패리티 정보와 일치하지 않는다는 것을 검출함에 따라 식별된다.
하나 이상의 실시예는 복수 개의 레인을 포함하는 링크를 통해 데이터를 수신하고, 데이터에 기초하여 각각의 레인에 대한 제 1 패리티 정보를 유지하고, 이벤트에 응답하여 제 2 패리티 정보를 수신 - 이벤트는 링크가 활성 상태에서 퇴장하게 하며 제 2 패리티 정보는 활성 상태로부터 퇴장하기 전에 전송되도록 되어 있음 - 하고, 제 1 패리티 정보를 제 2 패리티 정보와 비교하여 레인 중 하나 이상의 레인에서 잠재적 레인 오류를 식별하는 장치, 시스템, 머신 판독 가능한 저장소, 머신 판독가능한 매체, 하드웨어 및/또는 소프트웨어 기반 로직, 및 방법을 제공할 수 있다.
하나 이상의 실시예는 링크를 통해 송신된 데이터의 제 1 부분에 기초하여 링크의 복수개의 레인 각각에 대한 패리티 정보를 유지 - 패리티 정보는 링크의 복구 내내 유지됨 - 하고, 링크의 복구 다음에 패리티 정보의 계산을 재개하는 장치, 시스템, 머신 판독 가능한 저장소, 머신 판독가능한 매체, 하드웨어 및/또는 소프트웨어 기반 로직, 및 방법을 제공할 수 있으며, 여기서 패리티 정보는 또한 링크를 통해 송신된 데이터의 제 2 부분에 기초하며 데이터의 제 2 부분은 복구가 지속적인 것으로 간주된다.
적어도 하나의 예에서, 데이터의 제 1 부분은 제 1 데이터 블록에 대응하며, 데이터의 제 1 부분은 상이한 제 2 데이터 블록에 대응한다.
적어도 하나의 예에서, 제 1 데이터 블록은 복구에 의해 중단되며 제 2 블록은 복구 다음에 시작한다.
적어도 하나의 예에서, 복구는 링크에서 검출된 오류에 기초한다.
적어도 하나의 예에서, 패리티 정보의 표시는 데이터의 제 1 및 제 2 부분에 기초하여 계산된 수신기 디바이스로 전송된다.
적어도 하나의 예에서, 패리티 정보는 제 1 패리티 정보를 포함하며 I/O 로직은 또한 송신기 디바이스로부터, 데이터의 제 1 및 제 2 부분에 기초하여 송신기 디바이스에 의해 계산된 제 2 패리티 정보의 표시를 수신하고, 제 2 패리티 정보의 표시를 제 1 패리티 정보와 비교한다.
적어도 하나의 예에서, 제 2 패리티 정보의 표시를 제 1 패리티 정보와 비교한 것에 기초하여 복수개의 레인 중 하나 이상의 레인에서 잠재적 오류가 존재하는지가 결정된다.
적어도 하나의 예에서, 잠재적 오류는 레인 오류 레지스터에서 보고된다.
적어도 하나의 예에서, 레인 오류 레지스터는 LES 레지스터를 포함한다.
적어도 하나의 예에서, 제 2 패리티 정보의 표시는 SKP OS에 포함된다.
적어도 하나의 예에서, 제 2 패리티 정보의 표시는 SKP OS의 패리티 비트를 포함한다.
적어도 하나의 예에서, 링크는 PCIe 준수 링크를 포함한다.
하나 이상의 실시예는 복수개의 레인을 포함하는 링크를 통해 제 1 데이터를 송신하고, 송신된 제 1 데이터에 기초하여 각각의 레인에 대한 패리티 정보를 결정하고, 링크의 복구에 참여 - 패리티 정보는 링크의 복구 내내 유지됨 - 하고, 링크의 복구 다음에 링크를 통해 제 2 데이터를 송신하고, 패리티 정보를 갱신하여 갱신된 패리티 정보를 발생 - 갱신된 패리티 정보는 제 1 데이터 및 제 2 데이터에 기초함 - 하는 장치, 시스템, 머신 판독 가능한 저장소, 머신 판독가능한 매체, 하드웨어 및/또는 소프트웨어 기반 로직, 및 방법을 제공할 수 있다.
하나 이상의 실시예는 디바이스로부터 제 1 데이터를 수신 - 제 1 데이터는 복수개의 레인을 포함하는 링크를 통해 수신됨 - 하고, 수신한 제 1 데이터에 기초하여 각각의 레인에 대한 패리티 정보를 결정하고, 링크의 복구에 참여 - 패리티 정보는 링크의 복구 내내 유지됨 - 하고, 링크의 복구 다음에 디바이스로부터 링크를 통해 제 2 데이터를 수신하고, 패리티 정보를 갱신하여 갱신된 패리티 정보를 발생 - 갱신된 패리티 정보는 제 1 데이터 및 제 2 데이터에 기초함 - 하는 장치, 시스템, 머신 판독 가능한 저장소, 머신 판독가능한 매체, 하드웨어 및/또는 소프트웨어 기반 로직, 및 방법을 제공할 수 있다.
적어도 하나의 예에서, 특정 패리티 정보는 다른 패리티 정보와 비교되어 하나 이상의 잠재적 레인 오류를 결정할 수 있다.
적어도 하나의 예에서, 다른 패리티 정보는 SKP OS에 포함되어 있다.
적어도 하나의 예에서, 다른 패리티 정보는 SKP OS에 포함된 패리티 비트로부터 식별될 수 있다.
하나 이상의 실시예는 디바이스로부터 제 1 데이터를 수신 - 제 1 데이터는 복수개의 레인을 포함하는 링크를 통해 수신됨 - 하고, 수신된 제 1 데이터에 기초하여 각각의 레인에 대한 패리티 정보를 결정하고, 링크의 복구에 참여 - 패리티 정보는 링크의 복구 내내 유지될 것임 - 하고, 링크의 복구 다음에 디바이스로부터 링크를 통해 제 2 데이터를 수신하고, 패리티 정보를 갱신하여 갱신된 패리티 정보를 발생 - 갱신된 패리티 정보는 제 1 데이터 및 제 2 데이터에 기초할 것임 - 하는 장치, 시스템, 머신 판독 가능한 저장소, 머신 판독가능한 매체, 하드웨어 및/또는 소프트웨어 기반 로직, 및 방법을 제공할 수 있다.
본 명세서 전체에서 "일 실시예" 또는 실시예"라고 언급하는 것은 실시예와 관련하여 설명된 특정한 특징, 구조, 또는 특성이 본 발명의 적어도 하나의 실시예에 포함되어 있다는 것을 의미한다. 그래서, 본 명세서의 여러 곳에서 "일 실시예에서" 또는 "실시예에서"라는 문구가 출현한다 하여 반드시 동일한 실시예를 말하는 것은 아니다. 그뿐만 아니라, 특정한 특징, 구조, 또는 특성은 하나 이상의 실시예들에서 임의의 적절한 방식으로 조합될 수 있다.
전술한 명세서에서, 상세한 설명은 특정의 예시적인 실시예를 참조하여 제공되었다. 그러나 첨부의 청구범위에서 진술되는 바와 같이 본 발명의 폭넓은 사상과 범위를 일탈하지 않고도 다양한 수정 및 변경이 이루어질 수 있다는 것이 분명할 것이다. 따라서, 명세서와 도면은 제한적인 의미라기보다 오히려 예시적인 의미로 간주된다. 그뿐만 아니라, 실시예 및 다른 예시적인 언어의 전술한 사용은 필연적으로 동일한 실시예 또는 동일한 예를 말하는 것이 아니고, 상이하고 구별되는 실시예는 물론이고 잠재적으로 동일한 실시예를 말할 수 있다.

Claims (23)

  1. 링크의 복수의 레인의 각각에 대응하는 패리티를 계산하는 포트 송신기―레인에 대응하는 상기 패리티는 상기 레인에 의해 전달되는 데이터 블록의 패이로드의 짝수 패리티를 포함함―와,
    특정 레인과 연관된 SKP 정렬된 세트(ordered set, OS)를 생성하는 I/O 로직―상기 SKP OS는 데이터 패리티 비트를 포함하고, 상기 데이터 패리티 비트는 상기 특정 레인의 짝수 패리티를 나타냄―과,
    상기 특정 레인 상에서 상기 SKP OS를 송신하는 송신기를 포함하는
    장치.
  2. 제 1 항에 있어서,
    상기 패리티는 모든 다른 레인과 독립적으로 계산되는
    장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    각각의 SKP OS는 상기 링크의 복수의 레인의 각각에 대해 생성되며, 대응하는 레인에 대해 계산되는 패리티를 나타내는 데이터 패리티 비트를 포함하는
    장치.
  4. 제 1 항 또는 제 2 항에 있어서,
    데이터 시퀀스 시작(start of data sequence, SDS) OS를 수신하는 수신기를 더 포함하고, 상기 패리티는 상기 SDS OS의 수신으로 시작하여 전달되는 데이터 블록의 패이로드 세트에 기초하여 계산되는
    장치.
  5. 제 4 항에 있어서,
    상기 SDS OS는 상기 복수의 레인에 대한 패리티의 계산을 초기화하는
    장치.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 SKP OS는 활성 링크 상태로부터의 퇴장(exit)에 응답하여 송신되는
    장치.
  7. 제 6 항에 있어서,
    상기 활성 링크 상태로부터의 퇴장은 링크 복구에 기초하는
    장치.
  8. 제 1 항 또는 제 2 항에 있어서,
    상기 SKP OS는 주변 컴포넌트 인터커넥트 익스프레스(Peripheral Component Interconnect Express, PCIe) 기반 프로토콜에 따른 포맷을 포함하는
    장치.
  9. 복수의 레인을 포함하는 링크 상에서 데이터 블록을 수신하고,
    상기 복수의 레인 중 특정 레인 상에서 SKP 정렬된 세트(OS)를 수신하는 수신기―상기 SKP OS는 상기 특정 레인과 연관되고, 상기 SKP OS는 데이터 패리티 비트를 포함하고, 상기 데이터 패리티 비트는 전송 디바이스에 의해 상기 특정 레인 상에서 송신되는 상기 데이터 블록에 대해 계산되는 제 1 짝수 패리티 값을 나타냄―와,
    상기 데이터 블록의 패이로드에 대한 제 2 패리티 값을 계산하는 패리티 계산기와,
    상기 제 1 짝수 패리티 값과 상기 제 2 패리티 값을 비교하여 에러 조건이 존재하는지 여부를 판정하는 패리티 비교 로직을 포함하는
    장치.
  10. 제 9 항에 있어서,
    상기 제 1 짝수 패리티 값은 상기 복수의 레인 중 다른 레인 상에서 송신되는 데이터 블록에 대해 계산되는 패리티 값과 독립적으로 계산되는
    장치.
  11. 제 9 항 또는 제 10 항에 있어서,
    각각의 SKP OS는 상기 링크의 복수의 레인의 각각에 대해 생성되며, 대응하는 레인 상에서 송신되는 데이터 블록에 대해 계산되는 패리티를 나타내는 데이터 패리티 비트를 포함하는
    장치.
  12. 제 9 항 또는 제 10 항에 있어서,
    데이터 시퀀스 시작(SDS) OS를 전송하는 송신기를 더 포함하고, 상기 패리티는 상기 SDS OS의 전송에 후속하여 전달되는 데이터 블록의 패이로드 세트에 기초하여 계산되는
    장치.
  13. 제 12 항에 있어서,
    상기 SDS OS는 상기 복수의 레인에 대한 패리티의 계산을 초기화하는
    장치.
  14. 제 9 항 또는 제 10 항에 있어서,
    상기 SKP OS는 활성 링크 상태로부터의 퇴장에 응답하는
    장치.
  15. 제 14 항에 있어서,
    상기 활성 링크 상태로부터의 퇴장은 링크 복구에 기초하는
    장치.
  16. 제 9 항 또는 제 10 항에 있어서,
    상기 SKP OS는 주변 컴포넌트 인터커넥트 익스프레스(PCIe) 기반 프로토콜에 따른 포맷을 포함하는
    장치.
  17. 링크의 복수의 레인의 각각에 대응하는 패리티를 계산하는 단계―레인에 대응하는 상기 패리티는 상기 레인에 의해 전달되는 데이터 블록의 패이로드의 짝수 패리티를 포함함―와,
    특정 레인과 연관된 SKP 정렬된 세트(OS)를 생성하는 단계―상기 SKP OS는 데이터 패리티 비트를 포함하고, 상기 데이터 패리티 비트는 상기 특정 레인의 짝수 패리티를 나타냄―와,
    상기 특정 레인 상에서 상기 SKP OS를 송신하는 단계를 포함하는
    방법.
  18. 링크의 복수의 레인의 각각에 대응하는 패리티를 계산하는 수단―레인에 대응하는 상기 패리티는 상기 레인에 의해 전달되는 데이터 블록의 패이로드의 짝수 패리티를 포함함―과,
    특정 레인과 연관된 SKP 정렬된 세트(OS)를 생성하는 수단―상기 SKP OS는 데이터 패리티 비트를 포함하고, 상기 데이터 패리티 비트는 상기 특정 레인의 짝수 패리티를 나타냄―과,
    상기 특정 레인 상에서 상기 SKP OS를 송신하는 수단을 포함하는
    시스템.
  19. 제 1 디바이스와,
    포인트-투-포인트 직렬 데이터 링크(point-to-point serial data link)에 의해 상기 제 1 디바이스에 연결되는 제 2 디바이스를 포함하되, 상기 데이터 링크는 복수의 레인을 포함하고, 상기 제 2 디바이스는,
    상기 데이터 링크의 복수의 레인의 각각에 대응하는 패리티를 계산하는 포트 송신기―레인에 대응하는 상기 패리티는 상기 레인 상에서 전달되는 데이터 블록의 패이로드의 짝수 패리티를 포함함―와,
    특정 레인과 연관된 SKP 정렬된 세트(OS)를 생성하는 I/O 로직―상기 SKP OS는 데이터 패리티 비트를 포함하고, 상기 데이터 패리티 비트는 상기 특정 레인의 짝수 패리티를 나타냄―과,
    상기 특정 레인 상에서 상기 제 1 디바이스로 상기 SKP OS를 송신하는 송신기를 포함하는
    시스템.
  20. 제 19 항에 있어서,
    상기 제 2 디바이스는 프로세서 디바이스를 포함하는
    시스템.
  21. 제 19 항에 있어서,
    상기 제 2 디바이스는 루트 포트를 포함하는
    시스템.
  22. 제 19 항에 있어서,
    상기 제 1 디바이스는 그래픽 프로세서를 포함하는
    시스템.
  23. 제 19 항에 있어서,
    상기 제 1 디바이스는 메모리 제어기를 포함하는
    시스템.
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