KR102035792B1 - Apparatus for generating two dimension sliding test window using fpga and metheod therefod - Google Patents

Apparatus for generating two dimension sliding test window using fpga and metheod therefod Download PDF

Info

Publication number
KR102035792B1
KR102035792B1 KR1020190067854A KR20190067854A KR102035792B1 KR 102035792 B1 KR102035792 B1 KR 102035792B1 KR 1020190067854 A KR1020190067854 A KR 1020190067854A KR 20190067854 A KR20190067854 A KR 20190067854A KR 102035792 B1 KR102035792 B1 KR 102035792B1
Authority
KR
South Korea
Prior art keywords
test window
data
generating
dimensional sliding
window
Prior art date
Application number
KR1020190067854A
Other languages
Korean (ko)
Inventor
하창훈
Original Assignee
한화시스템(주)
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 한화시스템(주) filed Critical 한화시스템(주)
Priority to KR1020190067854A priority Critical patent/KR102035792B1/en
Application granted granted Critical
Publication of KR102035792B1 publication Critical patent/KR102035792B1/en

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
    • G06T1/00—General purpose image data processing
    • G06T1/60—Memory management
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01S—RADIO DIRECTION-FINDING; RADIO NAVIGATION; DETERMINING DISTANCE OR VELOCITY BY USE OF RADIO WAVES; LOCATING OR PRESENCE-DETECTING BY USE OF THE REFLECTION OR RERADIATION OF RADIO WAVES; ANALOGOUS ARRANGEMENTS USING OTHER WAVES
    • G01S7/00—Details of systems according to groups G01S13/00, G01S15/00, G01S17/00
    • G01S7/02—Details of systems according to groups G01S13/00, G01S15/00, G01S17/00 of systems according to group G01S13/00
    • G01S7/40—Means for monitoring or calibrating
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
    • G06T1/00—General purpose image data processing
    • G06T1/20—Processor architectures; Processor configuration, e.g. pipelining

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Remote Sensing (AREA)
  • Image Processing (AREA)

Abstract

According to an embodiment, disclosed are an apparatus for generating a two dimensional sliding test window using an FPGA, and a method thereof. The apparatus for generating a two dimensional (2D) sliding test window may include: an input control part configured to output the memory address value of data required for generating the 2D sliding test window when an operation start synchronization signal is inputted from the outside; and a register array configured to move the data read from the memory address value in a pipeline manner, and to output test window data designed according to the size and shape of the test window.

Description

FPGA를 이용한 2차원 슬라이딩 테스트 윈도를 생성하기 위한 장치 및 그 방법{APPARATUS FOR GENERATING TWO DIMENSION SLIDING TEST WINDOW USING FPGA AND METHEOD THEREFOD}Apparatus and method for generating two-dimensional sliding test window using FPGA {APPARATUS FOR GENERATING TWO DIMENSION SLIDING TEST WINDOW USING FPGA AND METHEOD THEREFOD}

실시예는 2차원 검사 기법에 관한 것으로, 보다 상세하게는 FPGA를 이용한 2차원 슬라이딩 테스트 윈도를 생성하기 위한 장치 및 그 방법에 관한 것이다.The embodiment relates to a two-dimensional inspection technique, and more particularly, to an apparatus and method for generating a two-dimensional sliding test window using an FPGA.

레이더 혹은 영상 신호처리는 일반적으로 실시간성을 위해 고속 연산을 필요로 하며, 대부분 수 GHz Clock으로 동작하는 고속 DSP 등을 이용해 S/W로 신호처리를 구현하고 있다. 하지만 S/W는 순차적 처리방식이기 때문에 연산속도 개선을 위해서는 다수의 DSP 혹은 GPU등을 이용해야 하고, 따라서 원하는 연산속도를 만족시키기 위하여 가격이나 크기 면에서 H/W를 무겁게 가져가야 하는 단점이 있다. 반면에 FPGA는 동작 Clock이 수백 MHz로, DSP 등에 비해 상대적으로 낮은 편이지만 Pipeline 방식의 로직 설계가 가능하고, 로직의 병렬 배치가 용이하기 때문에 단일 칩으로도 원하는 연산속도를 얻을 수 있다. 하지만 S/W에 비해 구현에 대한 유연성이 부족하고, 복잡한 연산 로직을 구현하기에는 난이도가 높아서, 신호처리 분야에서는 초기 데이터에 대한 단순 가공, 예를 들어 색 보정 등의 영상 전처리 혹은 Digital Down Converter, Digital Filtering 등의 레이더 전처리 과정에서만 주로 사용되고 있다.Radar or video signal processing generally requires high-speed computation for real-time performance, and most of them implement signal processing in S / W using high-speed DSP operating at several GHz clock. However, since S / W is a sequential processing method, it is necessary to use multiple DSPs or GPUs to improve the computational speed, and therefore, there is a disadvantage in that H / W must be taken in terms of price or size in order to satisfy a desired computational speed. . FPGAs, on the other hand, operate at hundreds of MHz, which is relatively lower than DSPs, but they allow for pipelined logic design, and the parallel arrangement of logics allows the desired computational speed to be achieved with a single chip. However, due to the lack of flexibility in implementation and difficulty in implementing complex arithmetic logic compared to S / W, in the field of signal processing, simple processing of initial data such as image preprocessing such as color correction or Digital Down Converter, Digital It is mainly used only in the radar preprocessing process such as filtering.

레이더 신호처리 및 영상 신호처리에서 표적의 탐지, 추적 또는 특징점 검출 등에서 일반적으로 사용하는 방법은 슬라이딩 테스트 윈도우를 이용한 검출 방법이다. 이 방법은 검사셀(Cell Under Test)이 표적인지 판단하기 위하여 주변 셀 영역을 Test Window로 설정하고 Test Window 셀 데이터를 이용하여 검사셀의 유효성을 판단한다.In radar signal processing and image signal processing, a method generally used for detecting a target, tracking, or detecting a feature point is a detection method using a sliding test window. In this method, in order to determine whether a test cell (Cell Under Test) is a target, the peripheral cell area is set as a test window and the test window cell data is used to determine the validity of the test cell.

1차원에서는 검사하고자 하는 데이터 영역을 좌우 방향으로 이동하면서 CUT에 대한 검사를 수행하고, 2차원에서는 좌우, 상하의 2차원 방향으로 이동하면서 CUT 검사를 수행한다.In one dimension, the CUT inspection is performed while moving the data area to be examined in the left and right directions, and in the two dimensions, the CUT inspection is performed while moving in the left, right, up and down two-dimensional directions.

이 검사 방법의 원리 및 로직은 단순하다. 하지만 기존 S/W로 구현할 경우 테스트 윈도우가 이동할 때 마다, 테스트 윈도우 셀이 갱신되어야 하므로, 테스트 셀 개수만큼 메모리에 저장된 값을 읽어와서 검사를 실시해야 한다. 영상처리의 예를 들어, 1024x768 영상을 8x8의 테스트 윈도우로 검사를 실시한다고 했을 때, 최악의 경우 테스트 윈도우 형성에만 1024x768x8x8 = 50331648 번의 메모리 액세스가 필요하다. 단순히 1GHz로 동작하는 프로세서에 1번 메모리 액세스 하는데 1clock이 소모된다고 가정하면, 테스트 윈도우 형성에만 50ms 이상이 소모된다.The principle and logic of this inspection method is simple. However, when implementing the existing S / W, every time the test window moves, the test window cell must be updated, so the value stored in the memory as many as the number of test cells should be read and tested. As an example of image processing, when a 1024x768 image is inspected with a test window of 8x8, in the worst case, only 1024x768x8x8 = 50331648 memory accesses are required to form the test window. Assuming that 1 clock is consumed once for memory access to a processor running at 1 GHz, more than 50 ms is spent in forming the test window.

등록특허공보 제10-0512552호Patent Registration No. 10-0512552 등록특허공보 제10-1651541호Patent Application Publication No. 10-1651541

실시예는 FPGA를 이용한 2차원 슬라이딩 테스트 윈도를 생성하기 위한 장치 및 그 방법을 제공할 수 있다.Embodiments can provide an apparatus and method for generating a two-dimensional sliding test window using an FPGA.

본 발명의 일 실시예에 따른 2차원 슬라이딩 테스트 윈도우를 생성하기 위한 장치는 외부로부터 연산 시작 동기 신호가 입력되면, 2차원 슬라이딩 테스트 윈도우의 생성에 필요한 데이터의 메모리 주소값을 출력하는 입력 제어부; 및 상기 메모리 주소값으로부터 읽어온 데이터를 파이프라인 방식으로 이동시키며 테스트 윈도우의 크기 및 형태에 따라 설계되는 테스트 윈도우 데이터를 출력하는 레지스터 어레이;를 포함할 수 있다.An apparatus for generating a two-dimensional sliding test window according to an embodiment of the present invention includes an input control unit for outputting a memory address value of data required for generating a two-dimensional sliding test window when an operation start synchronization signal is input from the outside; And a register array configured to move the data read from the memory address value in a pipelined manner and to output test window data designed according to the size and shape of the test window.

상기 입력 제어부는 상기 2차원 슬라이딩 테스트 윈도우의 생성에 필요한 데이터의 요청을 위해 매 클럭마다 데이터의 메모리 주소값을 출력할 수 있다.The input controller may output a memory address value of the data every clock to request data required for generating the 2D sliding test window.

상기 레지스터 어레이는 상기 테스트 윈도우 데이터를 출력하면서 상기 테스트 윈도우 데이터가 유효한지를 알려주는 유효성 값을 출력할 수 있다.The register array may output a valid value indicating whether the test window data is valid while outputting the test window data.

상기 유효성 값은 유효성 판단이 가능한 미리 약속된 값일 수 있다.The validity value may be a predetermined value for which validity determination is possible.

상기 2차원 슬라이딩 테스트 윈도우를 생성하기 위한 장치는 상기 데이터의 메모리 주소값에 따라 메모리로부터 읽어온 데이터를 상기 레지스터 어레이에 입력하는 읽기 로직부를 더 포함할 수 있다.The apparatus for generating the two-dimensional sliding test window may further include a read logic unit configured to input data read from a memory into the register array according to a memory address value of the data.

상기 읽기 로직부는 상기 메모리로부터 읽어온 데이터와 함께 상기 읽어온 데이터가 유효한지를 알려주는 유효성 값을 상기 레지스터 어레이에 입력할 수 있다.The read logic unit may input a valid value indicating whether the read data is valid together with the data read from the memory, to the register array.

상기 읽기 로직부는 상기 메모리로부터 읽어온 데이터를 입력하는데 발생된 N 클럭의 지연과 동일하게 상기 유효성 값을 지연시켜 입력할 수 있다.The read logic unit may delay and input the validity value in the same manner as the delay of the N clock generated to input data read from the memory.

상기 2차원 슬라이딩 테스트 윈도우를 생성하기 위한 장치는 상기 레지스터 어레이로부터 출력되는 테스트 윈도우 데이터를 입력 받는 검사 로직부를 더 포함할 수 있다.The apparatus for generating the two-dimensional sliding test window may further include an inspection logic unit receiving test window data output from the register array.

상기 검사 로직부는 상기 테스트 윈도우 데이터와 함께 상기 테스트 윈도우 데이터가 유효한지를 알려주는 유효성 값을 입력받을 수 있다.The inspection logic unit may receive a valid value indicating whether the test window data is valid together with the test window data.

상기 검사 로직부는 상기 유효성 값이 입력되면 상기 입력 받은 유효성 값에 따라 유효하지 않은 테스트 윈도우 값은 사용하지 않는다.When the validity value is input, the check logic unit does not use an invalid test window value according to the received validity value.

본 발명의 다른 실시예에 따른 2차원 슬라이딩 테스트 윈도우를 생성하기 위한 방법은 입력 제어부가 외부로부터 연산 시작 동기 신호가 입력되면, 2차원 슬라이딩 테스트 윈도우의 생성에 필요한 데이터의 메모리 주소값을 출력하는 단계; 및 레지스터 어레이가 상기 메모리 주소값으로부터 읽어온 데이터를 파이프라인 방식으로 이동시키며 테스트 윈도우의 크기 및 형태에 따라 설계되는 테스트 윈도우 데이터를 출력하는 단계를 포함할 수 있다.According to another aspect of the present invention, there is provided a method for generating a two-dimensional sliding test window, when an operation start synchronization signal is input from an external controller, outputting a memory address value of data necessary for generating a two-dimensional sliding test window. ; And a register array moving the data read from the memory address value in a pipelined manner and outputting test window data designed according to a size and shape of a test window.

상기 테스트 윈도우 데이터를 출력하는 단계에서는 상기 테스트 윈도우 데이터를 출력하면서 상기 테스트 윈도우 데이터가 유효한지를 알려주는 유효성 값을 출력할 수 있다.The outputting of the test window data may output a validity value indicating whether the test window data is valid while outputting the test window data.

상기 2차원 슬라이딩 테스트 윈도우를 생성하기 위한 방법은 읽기 로직부가 상기 데이터의 메모리 주소값에 따라 메모리로부터 읽어온 데이터를 상기 레지스터 어레이에 입력하는 단계를 더 포함할 수 있다.The method for generating the 2D sliding test window may further include inputting, by a read logic unit, data read from a memory into the register array according to a memory address value of the data.

상기 입력하는 단계에서는 상기 메모리로부터 읽어온 데이터와 함께 상기 읽어온 데이터가 유효한지를 알려주는 유효성 값을 상기 레지스터 어레이에 입력할 수 있다.In the inputting step, a valid value indicating whether the read data is valid together with the data read from the memory may be input to the register array.

상기 2차원 슬라이딩 테스트 윈도우를 생성하기 위한 방법은 검사 로직부가 상기 레지스터 어레이로부터 출력되는 테스트 윈도우 데이터를 입력 받는 단계를 더 포함할 수 있다.The method for generating the two-dimensional sliding test window may further include a test logic unit receiving test window data output from the register array.

상기 입력받는 단계에서는 상기 테스트 윈도우 데이터와 함께 상기 테스트 윈도우 데이터가 유효한지를 알려주는 유효성 값을 입력받을 수 있다.In the receiving step, a valid value indicating whether the test window data is valid together with the test window data may be input.

실시예에 따르면, 2차원 슬라이딩 테스트 윈도우를 FPGA pipeline 방식으로 구현할 수 있다.According to the embodiment, the two-dimensional sliding test window may be implemented by the FPGA pipeline method.

실시예에 따르면, 기존의 소프트웨어로 구현한 방식에 비해 메모리에 액세스하는 연산 시간을 줄일 수 있고, 윈도우 줄 바꿈 씨 발생하는 문제도 해결할 수 있다.According to the embodiment, the operation time for accessing the memory can be shortened and the problem caused by window wrapping can be solved as compared with the conventional software implementation.

도 1은 1차원 슬라이딩 테스트 윈도우의 개념을 설명하기 위한 도면이다.
도 2는 FPGA Pipeline 방식으로 1차원 테스트 윈도우를 형성하는 방법을 나타내는 도면이다.
도 3은 2차원 슬라이딩 테스트 윈도우의 개념을 설명하기 위한 도면이다.
도 4는 2차원 슬라이딩 테스트 윈도우의 이동하는 원리를 설명하기 위한 도면이다.
도 5는 FPGA Pipeline 방식으로 2차원 테스트 윈도우를 형성하는 방법을 나타내는 도면이다.
도 6은 테스트 윈도우가 1에서 2로 우측 한 칸 이동한 경우를 보여주는 도면이다.
도 7은 ④ 경계 끝 - 정상상태에서 레지스터 어레이에 신규 데이터 V18와 V19가 입력되면서 구성된 테스트 윈도우에 오류가 발생한 경우 인 ⑤ ⑥을 보여주는 도면이다.
도 8은 신규 데이터 V18와 V19가 입력되고 구성된 테스트 윈도우에 오류가 발생한 경우 인 ⑤ ⑥ 이후 신규 데이터인 V20이 입력되면서 윈도우의 줄이 바뀌면서 정상적인 테스트 윈도우가 형성되는 도면이다.
도 9는 본 발명의 일 실시예에 따른 2차원 슬라이딩 테스트 윈도를 생성하기 위한 장치를 나타내는 도면이다.
도 10은 입출력 지연 타이밍을 나타내는 도면이다.
도 11은 경계 조건에서 테스트 데이터가 무효인 경우를 설명하기 위한 도면이다.
도 12는 경계 조건에서 테스트 데이터가 폴딩되는 경우를 설명하기 위한 도면이다.1 is a view for explaining the concept of a one-dimensional sliding test window.
2 is a diagram illustrating a method of forming a one-dimensional test window using an FPGA pipeline method.
3 is a view for explaining the concept of a two-dimensional sliding test window.
4 is a view for explaining the principle of movement of the two-dimensional sliding test window.
5 is a diagram illustrating a method of forming a two-dimensional test window using an FPGA pipeline method.
FIG. 6 is a diagram illustrating a case in which a test window is moved from one to two right by one space.
7 is a diagram illustrating ⑤ ⑥ when an error occurs in a test window configured by inputting new data V 18 and V 19 into the register array in the boundary state-steady state.
FIG. 8 is a diagram in which a normal test window is formed by changing the line of the window when new data V 18 and V 19 are input and V 20 is input after ⑤ ⑥ when an error occurs in the configured test window.
9 is a diagram illustrating an apparatus for generating a two-dimensional sliding test window according to an embodiment of the present invention.
10 is a diagram illustrating input and output delay timings.
11 is a diagram for explaining a case where test data is invalid under boundary conditions.
12 is a diagram for describing a case in which test data is folded under boundary conditions.

이하에서는, 첨부된 도면을 참조하여 실시예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 대응하는 구성 요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.Hereinafter, exemplary embodiments will be described in detail with reference to the accompanying drawings, and the same or corresponding components will be given the same reference numerals regardless of the reference numerals, and redundant description thereof will be omitted.

또한, 본 발명의 구성 요소를 설명하는 데 있어서, 동일한 명칭의 구성 요소에 대하여 도면에 따라 다른 참조부호를 부여할 수도 있으며, 서로 다른 도면임에도 불구하고 동일한 참조부호를 부여할 수도 있다. 그러나, 이와 같은 경우라 하더라도 해당 구성 요소가 실시예에 따라 서로 다른 기능을 갖는다는 것을 의미하거나, 서로 다른 실시예에서 동일한 기능을 갖는다는 것을 의미하는 것은 아니며, 각각의 구성 요소의 기능은 해당 실시예에서의 각각의 구성 요소에 대한 설명에 기초하여 판단하여야 할 것이다.In addition, in describing the components of the present invention, different reference numerals may be given to components having the same name according to the drawings, and the same reference numerals may be given even though they are different drawings. However, even in such a case, it does not mean that the corresponding components have different functions according to the embodiments, or does not mean that they have the same functions in different embodiments, and the functions of the respective components may be implemented. Judgment should be made based on the description of each component in the example.

실시예에서는, 레이더 신호 처리 및 영상 신호 처리에서 표적 탐지, 추적 또는 특징점 검출 등에 사용되는 2차원 검사 기법으로, 2차원 레이더 신호 처리 또는 영상 신호 처리 시 슬라이딩 테스트 윈도우를 이용한 검사를 FPGA(Field Programmable Gate Array)로 구현하고자 한다.In the embodiment, a two-dimensional inspection technique used for target detection, tracking, or feature point detection in radar signal processing and image signal processing, and inspection using a sliding test window during two-dimensional radar signal processing or image signal processing may be performed using a field programmable gate (FPGA). Array).

도 1은 1차원 슬라이딩 테스트 윈도우의 개념을 설명하기 위한 도면이고, 도 2는 FPGA Pipeline 방식으로 1차원 테스트 윈도우를 형성하는 방법을 나타내는 도면이다.1 is a view for explaining the concept of a one-dimensional sliding test window, Figure 2 is a view showing a method for forming a one-dimensional test window in the FPGA pipeline method.

도 1을 참조하면, 여기에서 CUT(Cell Under Test)는 검사하고자 하는 대상 값이며, 좌우 Test Window 영역 셀들의 값을 이용해 CUT에 대한 검사를 수행한다. 이 방법의 한 예로는 레이더 신호처리에서 1D CFAR(Constant False Alarm Rate) 계산방법이 있다. Referring to FIG. 1, a CUT (Cell Under Test) is a target value to be inspected, and the CUT is inspected using values of left and right Test Window area cells. An example of this method is the 1D Constant False Alarm Rate (CFAR) calculation method in radar signal processing.

도 2를 참조하면, '-1'이 붙어있는 하늘색 박스는 clock 지연이 1인 레지스터, 즉 플립플롭(flip-flop)이다. 그림에서 알 수 있듯이 1차원 슬라이딩 테스트 윈도우는 윈도우가 한 방향으로만 움직이기 때문에 Pipeline 방식 구현이 용이하고, 이미 FPGA를 이용한 레이더 신호처리 기법 관련 논문들에서 이와 같은 방법을 언급하고 있다.Referring to FIG. 2, the light blue box marked with '-1' is a register having a clock delay of 1, that is, flip-flop. As can be seen from the figure, the one-dimensional sliding test window is easy to implement the pipeline method because the window moves only in one direction, and the method of radar signal processing using FPGA has already mentioned this method.

도 3은 2차원 슬라이딩 테스트 윈도우의 개념을 설명하기 위한 도면이고, 도 4는 2차원 윈도우 테스트 윈도우의 이동하는 원리를 설명하기 위한 도면이고, 도 5는 FPGA Pipeline 방식으로 2차원 테스트 윈도우를 형성하는 방법을 나타내는 도면이고, 도 6은 테스트 윈도우가 1에서 2로 우측 한 칸 이동한 경우를 보여주는 도면이고, 도 7은 ④ 경계 끝 - 정상상태에서 레지스터 어레이에 신규 데이터 V18와 V19가 입력되면서 구성된 테스트 윈도우에 오류가 발생한 경우 인 ⑤ ⑥을 보여주는 도면이다. 이러한 윈도우 데이터 오류 상황에서는 윈도우가 유효하지 않은 것으로 출력해야 한다. 도 8은 신규 데이터 V18와 V19가 입력되고 구성된 테스트 윈도우에 오류가 발생한 경우 인 ⑤ ⑥ 이후 신규 데이터인 V20이 입력되면서 윈도우의 줄이 바뀌면서 정상적인 테스트 윈도우가 형성되는 도면이다. 3 is a view for explaining the concept of the two-dimensional sliding test window, Figure 4 is a view for explaining the principle of the movement of the two-dimensional window test window, Figure 5 is a method for forming a two-dimensional test window in the FPGA pipeline method 6 is a diagram illustrating a case in which the test window is moved from one to two right by one, and FIG. 7 illustrates that the new data V 18 and V 19 are input to the register array at the boundary of the boundary-steady state. The diagram shows ⑤ ⑥ when an error occurs in the configured test window. In this window data error situation, the window should be output as invalid. FIG. 8 is a diagram in which a normal test window is formed by changing the line of the window when new data V 18 and V 19 are input and V 20 is input after ⑤ ⑥ when an error occurs in the configured test window.

도 3을 참조하면, 레이더 신호처리 혹은 영상 신호처리에 있어서 획득된 2차원 데이터에서 표적 혹은 특징점을 검출하기 위하여 2차원 테스트 윈도우(검사영역)를 설정하고, 설정된 윈도우 내의 데이터를 이용해 검사를 실시한다. 테스트 윈도우는 2차원으로 슬라이딩(이동) 하면서, 전 데이터 영역의 검사를 수행한다. 검사를 위해 CUT 상하좌우 주변의 테스트 윈도우 셀 데이터를 이용한다.Referring to FIG. 3, a two-dimensional test window (inspection area) is set to detect a target or a feature point from two-dimensional data obtained in radar signal processing or image signal processing, and inspection is performed using data in the set window. . The test window slides in two dimensions and performs inspection of the entire data area. Use the test window cell data around the top, bottom, left and right of the CUT for inspection.

2차원 슬라이딩 테스트 윈도우를 FPGA로 구현하였을 경우 문제점에 대해 설명하기로 한다. 설명을 위하여 데이터 윈도우를 6x6, 테스트 윈도우를 3x3으로 축소시켜 생각해본다. 앞의 개념에 따라 2차원 슬라이딩 테스트 윈도우는 도 4의 빨간 박스처럼 진행될 것이다. 이것을 Pipeline 방식을 이용한 FPGA 2차원 슬라이딩 테스트 윈도우 개념으로 만들어보면 도 5처럼 될 것이다. 이제 슬라이딩 윈도우를 이동해 본다. 도 6은 테스트 윈도우가 1에서 2로 우측 한 칸 이동한 경우이다. Pipeline 방식으로 데이터를 흘렸을 경우 원하는 테스트 셀 데이터를 잘 취해온다. 도 7, 8은 테스트 윈도우가 ④에서 ⑦로 줄을 바꾸기 위한 과정이다. 도 7의 ④ 윈도우가 2차원 데이터 경계에 위치한 상태에서 다음, 다다음 clock에 레지스터 어레이에 신규 데이터 V18, V19가 입력되면 Pipeline 방식으로 테스트 윈도우 형성 시 ⑤, ⑥과 같이 윈도우 데이터 오류가 발생함을 알 수 있다. 이렇게 테스트 윈도우가 줄이 바뀌는 상황에서는 도 8과 같이 유효한 윈도우가 형성될 때까지 수 clock (윈도우 크기에 따라 가변, 도 7, 8의 예에서는 3 clock) 만큼의 데이터를 레지스터 어레이 Pipeline에 흘려줘야 원하는 테스트 셀 데이터를 얻을 수 있음을 알 수 있다. 이런 예외처리는 FPGA 로직으로 어렵지 않게 구현할 수 있지만 매번 줄을 바꿀 때 마다 테스트 윈도우의 가로 크기만큼의 로직 지연 및 예외처리를 해주어야 한다.Problems when the two-dimensional sliding test window is implemented in an FPGA will be described. To illustrate, consider reducing the data window to 6x6 and the test window to 3x3. According to the above concept, the two-dimensional sliding test window will proceed like the red box of FIG. If you make this with the pipelined FPGA two-dimensional sliding test window concept will be as shown in FIG. Now move the sliding window. 6 illustrates a case in which the test window is moved from one to two to the right by one space. If the data is flowed by the pipeline, the desired test cell data is taken well. 7, 8 is a process for the test window to change the line from ④ to ⑦. Fig following from the state of 7 ④ window is located in the two-dimensional data boundary, and a window data error, is: If the clock in the new data V 18, V 19 input to the register array when the test form windows in Pipeline method ⑤, ⑥ It can be seen that. In this situation where the test windows are lined up, a number of clocks (variable according to the window size, 3 clocks in the example of FIGS. 7 and 8) need to be flowed to the register array pipeline until a valid window is formed as shown in FIG. It can be seen that test cell data can be obtained. This exception can be implemented in FPGA logic without difficulty, but each line change requires a logic delay and exception handling of the width of the test window.

앞에서 언급한 내용을 정리하면, 2차원 슬라이딩 테스트 윈도우를 생성에 있어서 기존에 소프트웨어로 구현한 방식에는 메모리에 액세스하는 시간만으로도 연산시간 소모가 크기 때문에, 이를 개선하고자 2차원 윈도우 이동의 개념을 토대로 FPGA Pipeline 방식으로 구현하는 방법을 검토해 보았고, 윈도우 줄바꿈 시 문제점이 있음을 확인하였다.In summary, the conventional software-implemented method for creating a two-dimensional sliding test window consumes much computation time just by accessing memory. We examined how to implement the pipeline method and confirmed that there is a problem in window wrapping.

도 9는 본 발명의 일 실시예에 따른 2차원 슬라이딩 테스트 윈도를 생성하기 위한 장치를 나타내는 도면이고, 도 10은 입출력 지연 타이밍을 나타내는 도면이다.FIG. 9 illustrates an apparatus for generating a two-dimensional sliding test window according to an embodiment of the present invention, and FIG. 10 illustrates input / output delay timing.

도 9를 참조하면, 본 발명의 일 실시예에 따른 2차원 고속 슬라이딩 테스트 윈도를 생성하기 위한 장치는 읽기 로직부(100), 윈도우 생성부(200), 검사 로직부(300)를 포함할 수 있다.9, an apparatus for generating a 2D fast sliding test window according to an embodiment of the present invention may include a read logic unit 100, a window generator 200, and an inspection logic unit 300. have.

읽기 로직부(100)는 윈도우 생성부(200)에서 필요로 하는 데이터를 입력할 수 있다. 읽기 로직부(100)는 윈도우 생성부(200)로부터 출력된 데이터의 메모리 주소값을 이용하여 메모리로부터 데이터를 읽어와 윈도우 생성부(200)로 입력할 수 있다.The read logic unit 100 may input data required by the window generator 200. The read logic unit 100 may read data from the memory using the memory address value of the data output from the window generator 200 and input the data to the window generator 200.

이때, 메모리에서 데이터를 읽어와 윈도우 생성부(200)로 입력하는데 N 클럭의 지연이 발생할 수 있다. 다시 말해, 윈도우 생성부(200)에서 요청한 데이터가 N 클럭 후 입력된다는 의미이고, 이러한 지연은 외부 요인에 의해 변화될 수 있다.At this time, the N clock delay may occur when reading data from the memory and inputting the data to the window generator 200. In other words, it means that the data requested by the window generator 200 is input after N clocks, and this delay may be changed by external factors.

따라서 읽기 로직부(100)는 윈도우 생성부(200)로 입력하는 데이터가 언제부터 유효한지를 알려주는 유효성 값 즉, 데이터 입력 시작 시점을 나타내는 값을 입력하되, 데이터의 입력 지연인 N 클럭과 동일하게 지연시켜 입력할 수 있다.Accordingly, the read logic unit 100 inputs a valid value indicating when the data input to the window generator 200 is valid, that is, a value indicating a data input start time, and is equal to the N clock, which is an input delay of data. You can delay the input.

윈도우 생성부(200)는 2차원 슬라이딩 테스트 윈도우를 생성할 수 있다. 이러한 윈도우 생성부(200)는 입력 제어부(210), 레지스터 어레이(220)를 포함할 수 있다.The window generator 200 may generate a two-dimensional sliding test window. The window generator 200 may include an input controller 210 and a register array 220.

입력 제어부(210)는 2차원 슬라이딩 테스트 윈도우의 생성을 위한 연산에 필요한 데이터가 준비되면, 외부로부터 연산 시작 동기 신호가 입력될 수 있다. 입력 제어부(210)는 외부로부터 연산 시작 동기 신호가 입력되면, 2차원 슬라이딩 테스트 윈도우의 생성에 필요한 데이터의 요청을 위해 매 클럭마다 데이터의 메모리 주소값을 읽기 로직부(100)에 출력할 수 있다. 이때, 입력 제어부(210)는 데이터의 메모리 주소값이 유효한지를 알려주는 유효성 값(Boolean)도 동시에 출력할 수 있다.When the data necessary for the calculation for generating the two-dimensional sliding test window is prepared, the input control unit 210 may input an operation start synchronization signal from the outside. When the operation start synchronization signal is input from the outside, the input control unit 210 may output the memory address value of the data to the read logic unit 100 every clock to request data required for generating the two-dimensional sliding test window. . In this case, the input controller 210 may simultaneously output a validity value Boolean indicating whether the memory address value of the data is valid.

레지스터 어레이(220)는 입력된 데이터를 파이프라인 방식으로 이동시키며 2차원 슬라이딩 테스트 윈도우(이하 테스트 윈도우라고 한다)의 크기 및 형태에 따라 설계되는 테스트 윈도우 데이터를 출력할 수 있다. 또한 레지스터 어레이(220)는 출력되는 테스트 윈도우 데이터에 대한 유효성 값을 동시에 출력할 수 있다.The register array 220 may move the input data in a pipeline manner and output test window data designed according to the size and shape of the two-dimensional sliding test window (hereinafter, referred to as a test window). In addition, the register array 220 may simultaneously output a validity value for the output test window data.

이때 출력되는 유효성 값은 개별 테스트 윈도우 데이터에 대한 유효성이 아니고 연산 시작 동시 입력 후 정상적인 테스트 윈도우 데이터가 출력됨을 의미한다.In this case, the validity value output is not validity of individual test window data, but means that normal test window data is output after simultaneous start of operation.

그 외에 개별 테스트 윈도우 데이터에 대한 유효성은 사전에 약속된 값, 예를 들어 NaN(Not a Number) 등 값 자체로 유효성을 판단할 수 있는 것을 출력한다. 개별 테스트 윈도우 데이터가 무효한 경우는 테스트 윈도우의 경계조건에 의해 발생할 수 있다.In addition, the validity of the individual test window data is output to be able to determine the validity based on a predetermined value, for example, a value such as NaN (Not a Number). If the individual test window data is invalid, it may be caused by the boundary condition of the test window.

검사 로직부(300)는 테스트 윈도우 데이터와 함께 유효성 값을 입력 받고, 입력 받은 유효성 값에 따라 유효하지 않은 테스트 윈도우 값은 사용하지 않게 된다.The inspection logic unit 300 receives the validity value together with the test window data, and does not use the invalid test window value according to the input validity value.

도 11은 경계 조건에서 테스트 데이터가 무효인 경우를 설명하기 위한 도면이고, 도 12는 경계 조건에서 테스트 데이터가 폴딩되는 경우를 설명하기 위한 도면이다.FIG. 11 is a diagram illustrating a case in which test data is invalid in a boundary condition, and FIG. 12 is a diagram illustrating a case in which test data is folded in a boundary condition.

도 11을 참조하면, 경계조건에서 테스트 데이터가 무효되는 상황을 보여주고 있다. 테스트 윈도우 영역이 데이터 윈도우의 경계를 넘어간 경우, 경계 밖의 테스트 데이터는 무효가 되어 V0, V1, V6, V7, V12, V13의 6개 데이터만을 사용하여 검사를 수행하게 된다. 이 방법은 영상처리에서 일반적으로 사용하는 방법이다.Referring to FIG. 11, the test data is invalid in a boundary condition. When the test window area crosses the boundary of the data window, the test data outside the boundary becomes invalid and the inspection is performed using only six data of V0, V1, V6, V7, V12, and V13. This method is commonly used in image processing.

도 12를 참조하면, 경계조건에서 테스트 윈도우가 폴딩(Folding)되는 상황을 보여주고 있다. 테스트 윈도우가 데이터 윈도우 경계를 넘어가는 경우 윈도우가 반대편으로 폴딩되어 테스트 데이터를 취해온다. 이런 상황은 레이더 신호처리 레인지 도플러(Range-Doppler) 맵에서의 CFAR처리 시 발생할 수 있다. 그림에서 유효한 테스트 데이터는 V0, V1, V5, V6, V7, V11, V12, V13, V17이다.Referring to FIG. 12, a test window is folded in a boundary condition. If the test window crosses the data window boundary, the window is folded to the opposite side to take test data. This situation can occur during CFAR processing on the radar signal processing Range Doppler map. Valid test data in the figure are V0, V1, V5, V6, V7, V11, V12, V13, and V17.

본 실시예에서 사용되는 '~부'라는 용어는 소프트웨어 또는 FPGA(field-programmable gate array) 또는 ASIC과 같은 하드웨어 구성요소를 의미하며, '~부'는 어떤 역할들을 수행한다. 그렇지만 '~부'는 소프트웨어 또는 하드웨어에 한정되는 의미는 아니다. '~부'는 어드레싱할 수 있는 저장 매체에 있도록 구성될 수도 있고 하나 또는 그 이상의 프로세서들을 재생시키도록 구성될 수도 있다. 따라서, 일 예로서 '~부'는 소프트웨어 구성요소들, 객체지향 소프트웨어 구성요소들, 클래스 구성요소들 및 태스크 구성요소들과 같은 구성요소들과, 프로세스들, 함수들, 속성들, 프로시저들, 서브루틴들, 프로그램 코드의 세그먼트들, 드라이버들, 펌웨어, 마이크로코드, 회로, 데이터, 데이터베이스, 데이터 구조들, 테이블들, 어레이들, 및 변수들을 포함한다. 구성요소들과 '~부'들 안에서 제공되는 기능은 더 작은 수의 구성요소들 및 '~부'들로 결합되거나 추가적인 구성요소들과 '~부'들로 더 분리될 수 있다. 뿐만 아니라, 구성요소들 및 '~부'들은 디바이스 또는 보안 멀티미디어카드 내의 하나 또는 그 이상의 CPU들을 재생시키도록 구현될 수도 있다.The term '~ part' used in the present embodiment refers to software or a hardware component such as a field-programmable gate array (FPGA) or an ASIC, and '~ part' performs certain roles. However, '~' is not meant to be limited to software or hardware. '~ Portion' may be configured to be in an addressable storage medium or may be configured to play one or more processors. Thus, as an example, '~' means components such as software components, object-oriented software components, class components, and task components, and processes, functions, properties, procedures, and the like. Subroutines, segments of program code, drivers, firmware, microcode, circuits, data, databases, data structures, tables, arrays, and variables. The functionality provided within the components and the 'parts' may be combined into a smaller number of components and the 'parts' or further separated into additional components and the 'parts'. In addition, the components and '~' may be implemented to play one or more CPUs in the device or secure multimedia card.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although described above with reference to a preferred embodiment of the present invention, those skilled in the art will be variously modified and changed within the scope of the invention without departing from the spirit and scope of the invention described in the claims below I can understand that you can.

100: 읽기 로직부
200: 윈도우 생성부
210: 입력 제어부
220: 레지스터 어레이
300: 검사 로직부100: read logic section
200: window generation unit
210: input control unit
220: resistor array
300: inspection logic

Claims (16)

외부로부터 연산 시작 동기 신호가 입력되면, 2차원 슬라이딩 테스트 윈도우의 생성에 필요한 데이터의 메모리 주소값을 출력하는 입력 제어부;
상기 메모리 주소값으로부터 읽어온 데이터를 파이프라인 방식으로 이동시키며 테스트 윈도우의 크기 및 형태에 따라 설계되는 테스트 윈도우 데이터를 출력하는 레지스터 어레이; 및
상기 데이터의 메모리 주소값에 따라 메모리로부터 읽어온 데이터 및 상기 읽어온 데이터가 유효한지를 알려주는 유효성 값을 상기 레지스터 어레이에 입력하는 읽기 로직부;
를 포함하는 것을 특징으로 하는 2차원 슬라이딩 테스트 윈도우를 생성하기 위한 장치.An input control unit outputting a memory address value of data required for generating a two-dimensional sliding test window when an operation start synchronization signal is input from the outside;
A register array configured to move the data read from the memory address value in a pipelined manner and to output test window data designed according to a size and shape of a test window; And
A read logic unit for inputting data read from a memory and a valid value indicating whether the read data is valid according to a memory address value of the data to the register array;
Apparatus for generating a two-dimensional sliding test window comprising a. 제1항에 있어서,
상기 입력 제어부는,
상기 2차원 슬라이딩 테스트 윈도우의 생성에 필요한 데이터의 요청을 위해 매 클럭마다 데이터의 메모리 주소값을 출력하는 것;
을 특징으로 하는 2차원 슬라이딩 테스트 윈도우를 생성하기 위한 장치.The method of claim 1,
The input control unit,
Outputting a memory address value of the data every clock to request data necessary for generating the two-dimensional sliding test window;
Apparatus for generating a two-dimensional sliding test window, characterized in that. 제1항에 있어서,
상기 레지스터 어레이는,
상기 테스트 윈도우 데이터를 출력하면서 상기 테스트 윈도우 데이터가 유효한지를 알려주는 유효성 값을 출력하는 것;
을 특징으로 하는 2차원 슬라이딩 테스트 윈도우를 생성하기 위한 장치.The method of claim 1,
The register array,
Outputting a valid value indicating whether the test window data is valid while outputting the test window data;
Apparatus for generating a two-dimensional sliding test window, characterized in that. 제3항에 있어서,
상기 유효성 값은,
유효성 판단이 가능한 미리 약속된 값인 것;
을 특징으로 하는 2차원 슬라이딩 테스트 윈도우를 생성하기 위한 장치.The method of claim 3,
The validity value is,
A pre-determined value of which validity judgment is possible;
Apparatus for generating a two-dimensional sliding test window, characterized in that. 삭제delete 삭제delete 제1항에 있어서,
상기 읽기 로직부는,
상기 메모리로부터 읽어온 데이터를 입력하는데 발생된 N 클럭의 지연과 동일하게 상기 유효성 값을 지연시켜 입력하는 것;
을 특징으로 하는 2차원 슬라이딩 테스트 윈도우를 생성하기 위한 장치.The method of claim 1,
The read logic unit,
Delaying and inputting the validity value equal to the delay of the N clock generated in inputting the data read from the memory;
Apparatus for generating a two-dimensional sliding test window, characterized in that. 제1항에 있어서,
상기 레지스터 어레이로부터 출력되는 테스트 윈도우 데이터를 입력 받는 검사 로직부;
를 더 포함하는 것을 특징으로 하는 2차원 슬라이딩 테스트 윈도우를 생성하기 위한 장치.The method of claim 1,
An inspection logic unit receiving test window data output from the register array;
Apparatus for generating a two-dimensional sliding test window further comprising. 제8항에 있어서,
상기 검사 로직부는,
상기 테스트 윈도우 데이터와 함께 상기 테스트 윈도우 데이터가 유효한지를 알려주는 유효성 값을 입력받는 것;
을 특징으로 하는 2차원 슬라이딩 테스트 윈도우를 생성하기 위한 장치.The method of claim 8,
The inspection logic unit,
Receiving a validity value indicating whether the test window data is valid together with the test window data;
Apparatus for generating a two-dimensional sliding test window, characterized in that. 제9항에 있어서,
상기 검사 로직부는,
상기 유효성 값이 입력되면 상기 입력 받은 유효성 값에 따라 유효하지 않은 테스트 윈도우 값은 사용하지 않는 것;
을 특징으로 하는 2차원 슬라이딩 테스트 윈도우를 생성하기 위한 장치.The method of claim 9,
The inspection logic unit,
If the validity value is input, do not use an invalid test window value according to the received validity value;
Apparatus for generating a two-dimensional sliding test window, characterized in that. 입력 제어부가 외부로부터 연산 시작 동기 신호가 입력되면, 2차원 슬라이딩 테스트 윈도우의 생성에 필요한 데이터의 메모리 주소값을 출력하는 단계;
레지스터 어레이가 상기 메모리 주소값으로부터 읽어온 데이터를 파이프라인 방식으로 이동시키며 테스트 윈도우의 크기 및 형태에 따라 설계되는 테스트 윈도우 데이터를 출력하는 단계; 및
읽기 로직부가 상기 데이터의 메모리 주소값에 따라 메모리로부터 읽어온 데이터 및 상기 읽어온 데이터가 유효한지를 알려주는 유효성 값을 상기 레지스터 어레이에 입력하는 단계;
를 포함하는 것을 특징으로 하는 2차원 슬라이딩 테스트 윈도우를 생성하기 위한 방법.Outputting, by the input control unit, a memory address value of data necessary for generating a two-dimensional sliding test window when an operation start synchronization signal is input from the outside;
A register array moving the data read from the memory address value in a pipeline manner and outputting test window data designed according to a size and shape of a test window; And
Inputting, by the read logic unit, the data read from the memory and a valid value indicating whether the read data is valid according to a memory address value of the data to the register array;
Method for generating a two-dimensional sliding test window comprising a. 제11항에 있어서,
상기 테스트 윈도우 데이터를 출력하는 단계는,
상기 테스트 윈도우 데이터를 출력하면서 상기 테스트 윈도우 데이터가 유효한지를 알려주는 유효성 값을 출력하는 단계;
를 포함하는 것을 특징으로 하는 2차원 슬라이딩 테스트 윈도우를 생성하기 위한 방법.The method of claim 11,
The step of outputting the test window data,
Outputting a valid value indicating whether the test window data is valid while outputting the test window data;
Method for generating a two-dimensional sliding test window comprising a. 삭제delete 삭제delete 제11항에 있어서,
검사 로직부가 상기 레지스터 어레이로부터 출력되는 테스트 윈도우 데이터를 입력 받는 단계;
를 더 포함하는 것을 특징으로 하는 2차원 슬라이딩 테스트 윈도우를 생성하기 위한 방법.The method of claim 11,
A test logic unit receiving test window data output from the register array;
The method for generating a two-dimensional sliding test window further comprising. 제15항에 있어서,
상기 입력받는 단계는,
상기 테스트 윈도우 데이터와 함께 상기 테스트 윈도우 데이터가 유효한지를 알려주는 유효성 값을 입력받는 단계;
를 포함하는 것을 특징으로 하는 2차원 슬라이딩 테스트 윈도우를 생성하기 위한 방법.The method of claim 15,
Receiving the input,
Receiving a valid value indicating whether the test window data is valid together with the test window data;
Method for generating a two-dimensional sliding test window comprising a.
KR1020190067854A 2019-06-10 2019-06-10 Apparatus for generating two dimension sliding test window using fpga and metheod therefod KR102035792B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020190067854A KR102035792B1 (en) 2019-06-10 2019-06-10 Apparatus for generating two dimension sliding test window using fpga and metheod therefod

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190067854A KR102035792B1 (en) 2019-06-10 2019-06-10 Apparatus for generating two dimension sliding test window using fpga and metheod therefod

Publications (1)

Publication Number Publication Date
KR102035792B1 true KR102035792B1 (en) 2019-10-23

Family

ID=68460726

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190067854A KR102035792B1 (en) 2019-06-10 2019-06-10 Apparatus for generating two dimension sliding test window using fpga and metheod therefod

Country Status (1)

Country Link
KR (1) KR102035792B1 (en)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010041173A (en) * 1998-12-22 2001-05-15 요트.게.아. 롤페즈 Cache with access to a moving two-dimensional window
KR100512552B1 (en) 2003-05-15 2005-09-05 휴먼앤퓨처정보통신(주) Apparatus and method of detecting a movement by a radar, using finite interval moving slide window impulse filter
KR20070118623A (en) * 2005-04-08 2007-12-17 이세라 인코포레이티드 Data access and permute unit
KR101651541B1 (en) 2015-02-11 2016-08-26 국방과학연구소 A method of detecting Identification friend or foe signal based on sliding window

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010041173A (en) * 1998-12-22 2001-05-15 요트.게.아. 롤페즈 Cache with access to a moving two-dimensional window
KR100512552B1 (en) 2003-05-15 2005-09-05 휴먼앤퓨처정보통신(주) Apparatus and method of detecting a movement by a radar, using finite interval moving slide window impulse filter
KR20070118623A (en) * 2005-04-08 2007-12-17 이세라 인코포레이티드 Data access and permute unit
KR101651541B1 (en) 2015-02-11 2016-08-26 국방과학연구소 A method of detecting Identification friend or foe signal based on sliding window

Similar Documents

Publication Publication Date Title
US7398419B2 (en) Method and apparatus for seeding differences in lock-stepped processors
JP2016192224A (en) System, and method, for processing image data regarding focuses of note in whole image
CN109635630B (en) Hand joint point detection method, device and storage medium
Rao et al. An efficient reconfigurable architecture and implementation of edge detection algorithm using Handle-C
Bonny et al. Image edge detectors under different noise levels with FPGA implementations
Park et al. A 182 mW 94.3 f/s in Full HD Pattern-Matching Based Image Recognition Accelerator for an Embedded Vision System in 0.13-$\mu {\rm m} $ CMOS Technology
Weberruss et al. ORB feature extraction and matching in hardware
Chen et al. End‐to‐End Ship Detection in SAR Images for Complex Scenes Based on Deep CNNs
Wang et al. A novel parallel architecture for template matching based on zero-mean normalized cross-correlation
KR102035792B1 (en) Apparatus for generating two dimension sliding test window using fpga and metheod therefod
Meribout et al. A parallel algorithm for real-time object recognition
Bhatti et al. A new FPGA based architecture to improve performance of deflectometry image processing algorithm
Qasaimeh et al. A novel SIFT architecture and ASIC implementation for real time SOC application
US20150146877A1 (en) System and a method for determining approximate set of visible objects in beam tracing
Ngo et al. Real time iris segmentation on FPGA
US20130212362A1 (en) Image processing device and data processor
Spagnolo et al. Connected component analysis for traffic sign recognition embedded processing systems
Malik HARDWARE ACCELERATION OF CANNY EDGE DETECTION ON FPGA USING HIGH LEVEL SYNTHESIS
Ghaffari et al. A fully pipelined FPGA architecture for multiscale BRISK descriptors with a novel hardware-aware sampling pattern
CA2835490A1 (en) A system and a method for determining approximate set of visible objects in beam tracing
Yong et al. Efficient parallel recursive Gaussian SIFT algorithm based on multi-core DSP
US11809989B2 (en) Preventing glitch propagation
Zhang et al. Design and Implementation of Real-Time Processing Systems
Cooke et al. A comparison of correntropy-based feature tracking on FPGAs and GPUs
Zhou et al. Implementations of the hough transform on the embedded multicore processors

Legal Events

Date Code Title Description
E701 Decision to grant or registration of patent right
GRNT Written decision to grant